JP2526772B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2526772B2 JP2526772B2 JP4327906A JP32790692A JP2526772B2 JP 2526772 B2 JP2526772 B2 JP 2526772B2 JP 4327906 A JP4327906 A JP 4327906A JP 32790692 A JP32790692 A JP 32790692A JP 2526772 B2 JP2526772 B2 JP 2526772B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- silicon oxide
- stacked capacitor
- impurities
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 17
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 31
- 239000003990 capacitor Substances 0.000 claims description 31
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 29
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 15
- 239000011229 interlayer Substances 0.000 claims description 11
- 239000012808 vapor phase Substances 0.000 claims description 10
- 230000002265 prevention Effects 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 claims description 2
- 239000011574 phosphorus Substances 0.000 claims description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims 1
- 229910052796 boron Inorganic materials 0.000 claims 1
- 239000004020 conductor Substances 0.000 claims 1
- 235000012239 silicon dioxide Nutrition 0.000 claims 1
- 239000000377 silicon dioxide Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- 239000005380 borophosphosilicate glass Substances 0.000 description 14
- 238000003860 storage Methods 0.000 description 9
- 239000007789 gas Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 239000012071 phase Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003449 preventive effect Effects 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法、特に半導体記憶装置のスタックトキャパシタの形
成方法に関するものである。
方法、特に半導体記憶装置のスタックトキャパシタの形
成方法に関するものである。
【０００２】
【従来の技術】近年、ＤＲＡＭの高集積化に伴いセルサ
イズは縮小し、キャパシタの面積は小さくなる傾向にあ
る。そこで十分な容量を確保するため、容量部面積が大
きく、耐α線特性や容量部間の干渉が少ないスタックト
キャパシタやトレンチスタックトキャパシタが用いられ
ている（特開平３−１６５５５２号公報，特開平３−５
７２６２号公報、特開平１−２５７３６５号公報，特開
平１−２７０３４３号公報，特開昭６２−４８０６２号
公報，特開昭６２−２８６２７０号公報参照）。
イズは縮小し、キャパシタの面積は小さくなる傾向にあ
る。そこで十分な容量を確保するため、容量部面積が大
きく、耐α線特性や容量部間の干渉が少ないスタックト
キャパシタやトレンチスタックトキャパシタが用いられ
ている（特開平３−１６５５５２号公報，特開平３−５
７２６２号公報、特開平１−２５７３６５号公報，特開
平１−２７０３４３号公報，特開昭６２−４８０６２号
公報，特開昭６２−２８６２７０号公報参照）。
【０００３】しかし、６４ＭｂｉｔＤＲＡＭでは、セル
面積が１．５μｍ2 以下になると見込まれており、十分
な容量を得ようとするとスタック電極の高さが増大し、
光リソグラフィーの焦点深度の関係から後工程において
問題を残す。そこで、スタック蓄積電極の形状をシリン
ダまたはフィン、トンネルタイプのように３次元構造に
して面積を増やす方法が検討されている。例えば、イン
ターナショナル エレクトロン デバイス ミーティン
グ（ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ）１９８８年５９３−
５９５頁の３−ディメンジョナル スタックト キャパ
シタ セル フォー １６メガ アン６４メガ ＤＲＡ
Ｍｓ（３−ＤＩＭＥＮＳＩＯＮＡＬ ＳＴＡＣＫＥＤ
ＣＡＰＡＣＩＴＯＲ ＣＥＬＬ ＦＯＲ １６Ｍ ＡＮ
Ｄ ６４Ｍ ＤＲＡＭＳ）と題された論文において、蓄
積電極をフィン構造とすることで蓄積電極の面積を増加
させ、６４ＭｂＤＲＡＭに適用可能であることが示され
ている。このことからもスタックトキャパシタ構造を３
次元化することが非常に重要であることがわかる。
面積が１．５μｍ2 以下になると見込まれており、十分
な容量を得ようとするとスタック電極の高さが増大し、
光リソグラフィーの焦点深度の関係から後工程において
問題を残す。そこで、スタック蓄積電極の形状をシリン
ダまたはフィン、トンネルタイプのように３次元構造に
して面積を増やす方法が検討されている。例えば、イン
ターナショナル エレクトロン デバイス ミーティン
グ（ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ）１９８８年５９３−
５９５頁の３−ディメンジョナル スタックト キャパ
シタ セル フォー １６メガ アン６４メガ ＤＲＡ
Ｍｓ（３−ＤＩＭＥＮＳＩＯＮＡＬ ＳＴＡＣＫＥＤ
ＣＡＰＡＣＩＴＯＲ ＣＥＬＬ ＦＯＲ １６Ｍ ＡＮ
Ｄ ６４Ｍ ＤＲＡＭＳ）と題された論文において、蓄
積電極をフィン構造とすることで蓄積電極の面積を増加
させ、６４ＭｂＤＲＡＭに適用可能であることが示され
ている。このことからもスタックトキャパシタ構造を３
次元化することが非常に重要であることがわかる。
【０００４】これらフィンやシリンダ等の３次元構造を
有する蓄積電極は、シリコン酸化膜とシリコン電極を積
層あるいは加工することにより形成される。このため、
電極形成後には形状加工に用いたシリコン酸化膜を除去
しなくてはならない。この時、半導体装置の絶縁に用い
られている蓄積電極下部の層間膜がエッチングされない
ように、電極下部に層間膜エッチング防止層としてシリ
コン窒化膜が広く用いられている。シリコン窒化膜を使
う理由は、シリコン窒化膜のふっ化水素によるエッチン
グレートはシリコン酸化膜に比べて１／１００程度と小
さいからである。
有する蓄積電極は、シリコン酸化膜とシリコン電極を積
層あるいは加工することにより形成される。このため、
電極形成後には形状加工に用いたシリコン酸化膜を除去
しなくてはならない。この時、半導体装置の絶縁に用い
られている蓄積電極下部の層間膜がエッチングされない
ように、電極下部に層間膜エッチング防止層としてシリ
コン窒化膜が広く用いられている。シリコン窒化膜を使
う理由は、シリコン窒化膜のふっ化水素によるエッチン
グレートはシリコン酸化膜に比べて１／１００程度と小
さいからである。
【０００５】
【発明が解決しようとする課題】しかしながら、蓄積電
極下部に層間膜エッチング防止層としてシリコン窒化膜
を用いると、窒化膜は応力が大きいために層間膜に割れ
（クラック）や、隙間（ボイド）が発生し半導体装置の
製造工程において支障をきたす。さらに、シリコン窒化
膜は、電気的なトラップ密度の高い絶縁膜であるため
に、チャージアップを起こし、半導体装置の動作にも悪
影響を及ぼしてしまう。
極下部に層間膜エッチング防止層としてシリコン窒化膜
を用いると、窒化膜は応力が大きいために層間膜に割れ
（クラック）や、隙間（ボイド）が発生し半導体装置の
製造工程において支障をきたす。さらに、シリコン窒化
膜は、電気的なトラップ密度の高い絶縁膜であるため
に、チャージアップを起こし、半導体装置の動作にも悪
影響を及ぼしてしまう。
【０００６】このためシリコン窒化膜厚を薄くする方法
も考えられるが、シリコン酸化膜との選択比が１００倍
程度であるため、数１００オングストローム以上の膜厚
が必要となってしまう。
も考えられるが、シリコン酸化膜との選択比が１００倍
程度であるため、数１００オングストローム以上の膜厚
が必要となってしまう。
【０００７】本発明の目的は、スタックトキャパシタ形
成工程における欠点を解決するため、不純物を含むシリ
コン酸化膜を選択的に除去する方法を提供することにあ
る。
成工程における欠点を解決するため、不純物を含むシリ
コン酸化膜を選択的に除去する方法を提供することにあ
る。
【０００８】さらに、本発明の他の目的は、半導体装置
形成工程に支障をきたす層間膜エッチング防止シリコン
窒化膜を用いずにフィンやシリンダ構造のスタックキャ
パシタを形成する方法を提供することにある。
形成工程に支障をきたす層間膜エッチング防止シリコン
窒化膜を用いずにフィンやシリンダ構造のスタックキャ
パシタを形成する方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、半導体記憶装
置のスタックトキャパシタ形成工程において、スタック
トキャパシタ下部の層間膜のエッチング防止膜として５
００オングストローム以下の膜厚のシリコン窒化膜を用
い、かつ、電極の形状加工に不純物を含んだシリコン酸
化膜を用い、気相ＨＦ処理により前記不純物を含んだシ
リコン酸化膜を選択的に除去することを特徴とする
置のスタックトキャパシタ形成工程において、スタック
トキャパシタ下部の層間膜のエッチング防止膜として５
００オングストローム以下の膜厚のシリコン窒化膜を用
い、かつ、電極の形状加工に不純物を含んだシリコン酸
化膜を用い、気相ＨＦ処理により前記不純物を含んだシ
リコン酸化膜を選択的に除去することを特徴とする
【００１０】また、本発明によれば、スタックトキャパ
シタ下部の層間膜のエッチング防止膜としてシリコン酸
化膜を用い、かつ、電極の形状加工に不純物を含んだシ
リコン酸化膜を用い、気相ＨＦ処理により前記不純物を
含んだシリコン酸化膜を選択的に除去することを特徴と
する。
シタ下部の層間膜のエッチング防止膜としてシリコン酸
化膜を用い、かつ、電極の形状加工に不純物を含んだシ
リコン酸化膜を用い、気相ＨＦ処理により前記不純物を
含んだシリコン酸化膜を選択的に除去することを特徴と
する。
【００１１】
【作用】本発明者は、複雑な３次元構造を有するスタッ
クトキャパシタ周辺および内部の、不純物を含むシリコ
ン酸化膜を気相ＨＦ処理を施すことにより選択的に除去
できることを見出した。例えば、不純物を含むシリコン
酸化膜とシリコン窒化膜との選択比は、ＨＦ溶液を用い
た場合、１００倍程度であるが、ＨＦガス中でエッチン
グを行った場合、５０００倍以上の選択比が得られるこ
とが分かった。本発明の製造方法をスタックトキャパシ
タ形成工程に適用すると、層間膜エッチング防止膜に用
いているシリコン窒化膜の膜厚を１００オングストロー
ム程度に薄くできる。このため、シリコン窒化膜に起因
する応力を大幅に低減でき、クラックやボイドに起因す
る不良を低減できる。なお、シリコン窒化膜の膜厚の上
限としては、９０％以上のデバイスの歩留まりを得るた
めに、５００オングストローム程度が適当である。
クトキャパシタ周辺および内部の、不純物を含むシリコ
ン酸化膜を気相ＨＦ処理を施すことにより選択的に除去
できることを見出した。例えば、不純物を含むシリコン
酸化膜とシリコン窒化膜との選択比は、ＨＦ溶液を用い
た場合、１００倍程度であるが、ＨＦガス中でエッチン
グを行った場合、５０００倍以上の選択比が得られるこ
とが分かった。本発明の製造方法をスタックトキャパシ
タ形成工程に適用すると、層間膜エッチング防止膜に用
いているシリコン窒化膜の膜厚を１００オングストロー
ム程度に薄くできる。このため、シリコン窒化膜に起因
する応力を大幅に低減でき、クラックやボイドに起因す
る不良を低減できる。なお、シリコン窒化膜の膜厚の上
限としては、９０％以上のデバイスの歩留まりを得るた
めに、５００オングストローム程度が適当である。
【００１２】また、本発明者は、気相ＨＦ処理では、不
純物を含むシリコン酸化膜のエッチング速度が不純物を
含まないＣＶＤシリコン酸化膜に対し、２０００倍程度
速いことを見出した。このことは不純物を添加していな
いシリコン酸化膜を、従来のシリコン窒化膜の代わりに
用いることが可能であることを意味する。これにより、
シリコン窒化膜の応力およびチャージアップに起因する
不良を大幅に低減できた。
純物を含むシリコン酸化膜のエッチング速度が不純物を
含まないＣＶＤシリコン酸化膜に対し、２０００倍程度
速いことを見出した。このことは不純物を添加していな
いシリコン酸化膜を、従来のシリコン窒化膜の代わりに
用いることが可能であることを意味する。これにより、
シリコン窒化膜の応力およびチャージアップに起因する
不良を大幅に低減できた。
【００１３】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１４】（実施例１）本発明の選択気相ＨＦ処理を
用いた蓄積電極の形成例を、シリンダ構造のスタックキ
ャパシタについて示す。
用いた蓄積電極の形成例を、シリンダ構造のスタックキ
ャパシタについて示す。
【００１５】図１〜図８は、気相ＨＦ処理を用いたスタ
ックトキャパシタの製造方法を説明する断面図である。
まず、図１に示すように、Ｓｉ基板１上に５０００オン
グストロームのボロフォスフォシリケートガラス（以後
ＢＰＳＧと略記する）膜２を常圧ＣＶＤ法により、Ｓｉ
Ｈ4，ＰＨ3，Ｂ 2 Ｈ 6 ，Ｏ2ガスを用いて堆積し、窒素
中、８００℃，３０分のアニールを行った。その上に、
エッチストッパー膜として５００オングストロームのＣ
ＶＤシリコン酸化膜３をＬＰＣＶＤ法により堆積した。
その上にレジスト４を塗布してパターニングし、続いて
図２に示すようにドライエッチングでＢＰＳＧ膜２とＣ
ＶＤシリコン酸化膜３をエッチングする。
ックトキャパシタの製造方法を説明する断面図である。
まず、図１に示すように、Ｓｉ基板１上に５０００オン
グストロームのボロフォスフォシリケートガラス（以後
ＢＰＳＧと略記する）膜２を常圧ＣＶＤ法により、Ｓｉ
Ｈ4，ＰＨ3，Ｂ 2 Ｈ 6 ，Ｏ2ガスを用いて堆積し、窒素
中、８００℃，３０分のアニールを行った。その上に、
エッチストッパー膜として５００オングストロームのＣ
ＶＤシリコン酸化膜３をＬＰＣＶＤ法により堆積した。
その上にレジスト４を塗布してパターニングし、続いて
図２に示すようにドライエッチングでＢＰＳＧ膜２とＣ
ＶＤシリコン酸化膜３をエッチングする。
【００１６】その後、図３に示すようにリンドープポリ
シリコン膜５をＬＰＣＶＤ法により１０００オングスト
ローム堆積し、この上に再びＢＰＳＧ膜６を、８０００
オングストローム堆積した。このＢＰＳＧ膜６上にレジ
スト７を塗布しパターニングする。これをマスクにして
図４に示すようにＢＰＳＧ膜６とリンドープポリシリコ
ン膜５をドライエッチングする。ここで、ポリシリコン
膜５をエッチングする際、ポリシリコン膜５の下のＣＶ
Ｄシリコン酸化膜３がエッチングされないようにＳｉと
ＳｉＯ2 の選択比が高い条件でエッチングを行う必要が
ある。この上に、さらにリンドープポリシリコン膜８
を、図５に示すように７００オングストローム堆積し、
ポリシリコンに全面的に前記同様の異方性エッチングを
施す。これにより、ＣＶＤシリコン酸化膜３の上方、角
柱形のＢＰＳＧコア酸化膜６の上方のポリシリコン膜８
は除去されるが、角柱形のＢＰＳＧ膜６の側方全周のポ
リシリコン膜８は、図６に示すように、上方角部がなだ
らかになって残る。この残った側壁部分を以後サイドウ
ォール８′と呼ぶ。
シリコン膜５をＬＰＣＶＤ法により１０００オングスト
ローム堆積し、この上に再びＢＰＳＧ膜６を、８０００
オングストローム堆積した。このＢＰＳＧ膜６上にレジ
スト７を塗布しパターニングする。これをマスクにして
図４に示すようにＢＰＳＧ膜６とリンドープポリシリコ
ン膜５をドライエッチングする。ここで、ポリシリコン
膜５をエッチングする際、ポリシリコン膜５の下のＣＶ
Ｄシリコン酸化膜３がエッチングされないようにＳｉと
ＳｉＯ2 の選択比が高い条件でエッチングを行う必要が
ある。この上に、さらにリンドープポリシリコン膜８
を、図５に示すように７００オングストローム堆積し、
ポリシリコンに全面的に前記同様の異方性エッチングを
施す。これにより、ＣＶＤシリコン酸化膜３の上方、角
柱形のＢＰＳＧコア酸化膜６の上方のポリシリコン膜８
は除去されるが、角柱形のＢＰＳＧ膜６の側方全周のポ
リシリコン膜８は、図６に示すように、上方角部がなだ
らかになって残る。この残った側壁部分を以後サイドウ
ォール８′と呼ぶ。
【００１７】次に、選択気相ＨＦ処理を施した。気相Ｈ
Ｆ処理は、ＨＦ分圧６００Ｐａ、Ｈ2 Ｏ分圧３００Ｐａ
で、５分間実施した。この条件では、ＣＶＤシリコン酸
化膜のエッチング速度が１０オングストローム／ｍｉｎ
であるのに対し、ＢＰＳＧ膜のエッチング速度は１μｍ
／ｍｉｎであるため、蓄積電極の下のＣＶＤシリコン酸
化膜３をエッチングすることなく、コアであるＢＰＳＧ
膜６のみをエッチングでき、図７に示すようにシリンダ
型蓄積電極が形成された。このポリシリコン膜の側壁部
が電極面積の増加に寄与し、キャパシタエリアを増加す
ることなくデバイス動作に必要な容量値を得ることがで
きる。
Ｆ処理は、ＨＦ分圧６００Ｐａ、Ｈ2 Ｏ分圧３００Ｐａ
で、５分間実施した。この条件では、ＣＶＤシリコン酸
化膜のエッチング速度が１０オングストローム／ｍｉｎ
であるのに対し、ＢＰＳＧ膜のエッチング速度は１μｍ
／ｍｉｎであるため、蓄積電極の下のＣＶＤシリコン酸
化膜３をエッチングすることなく、コアであるＢＰＳＧ
膜６のみをエッチングでき、図７に示すようにシリンダ
型蓄積電極が形成された。このポリシリコン膜の側壁部
が電極面積の増加に寄与し、キャパシタエリアを増加す
ることなくデバイス動作に必要な容量値を得ることがで
きる。
【００１８】次に、洗浄を施した後、ＨＦ処理により自
然酸化膜を除去し、シリコン窒化膜を７０オングストロ
ーム堆積した。この後、酸化炉で酸化処理を行い図８に
示すように容量絶縁膜としてＳｉＯ2 ／Ｓｉ3 Ｎ4 膜９
を形成した。次に上部電極としてリンドープポリシリコ
ンをＬＰＣＶＤ法により２０００オングストローム堆積
し、電極加工を行い上層電極１０を形成した。
然酸化膜を除去し、シリコン窒化膜を７０オングストロ
ーム堆積した。この後、酸化炉で酸化処理を行い図８に
示すように容量絶縁膜としてＳｉＯ2 ／Ｓｉ3 Ｎ4 膜９
を形成した。次に上部電極としてリンドープポリシリコ
ンをＬＰＣＶＤ法により２０００オングストローム堆積
し、電極加工を行い上層電極１０を形成した。
【００１９】以上のようにして、シリンダ型スタックキ
ャパシタを形成した。
ャパシタを形成した。
【００２０】また、層間膜のエッチング防止層として、
シリコン酸化膜の代わりにシリコン窒化膜を用いたキャ
パシタも作成した。シリコン窒化膜の厚さは１００，５
００，１０００，２０００オングストロームの４通りで
行った。
シリコン酸化膜の代わりにシリコン窒化膜を用いたキャ
パシタも作成した。シリコン窒化膜の厚さは１００，５
００，１０００，２０００オングストロームの４通りで
行った。
【００２１】以上５通りのキャパシタの初期不良発生率
を表１に示す。
を表１に示す。
【００２２】
【表１】
【００２３】判定条件は電界３ＭＶ／ｃｍ印加でリーク
電流１ｍＡ／ｃｍ2以上流れるものを不良チップとし
た。測定は、各条件につき８１個のキャパシタについて
行った。表１より、シリコン窒化膜厚が薄くなるにつ
れ、初期不良率が減少していることが分かる。
電流１ｍＡ／ｃｍ2以上流れるものを不良チップとし
た。測定は、各条件につき８１個のキャパシタについて
行った。表１より、シリコン窒化膜厚が薄くなるにつ
れ、初期不良率が減少していることが分かる。
【００２４】このように、選択気相ＨＦ処理を用いるこ
とで、キャパシタ電極の下地にシリコン窒化膜を用いる
必要がなくなり、あるいはシリコン窒化膜を用いてもそ
の厚さを薄くすることができるので、シリコン窒化膜の
応力に伴う、クラックやボイドの発生を防ぐことがで
き、歩留まりの向上につながる。
とで、キャパシタ電極の下地にシリコン窒化膜を用いる
必要がなくなり、あるいはシリコン窒化膜を用いてもそ
の厚さを薄くすることができるので、シリコン窒化膜の
応力に伴う、クラックやボイドの発生を防ぐことがで
き、歩留まりの向上につながる。
【００２５】（実施例２）選択気相ＨＦ処理を用いた、
他のキャパシタの製造方法の実施例を示す。
他のキャパシタの製造方法の実施例を示す。
【００２６】図９〜図１４は、気相ＨＦ処理を用いたス
タックトキャパシタの製造方法を説明する断面図であ
る。
タックトキャパシタの製造方法を説明する断面図であ
る。
【００２７】まず、図９に示すように実施例１と同様
に、Ｓｉ基板１上に５０００オングストロームのＢＰＳ
Ｇ膜２と５００オングストロームのＣＶＤシリコン酸化
膜３を堆積する。その上に、ＢＰＳＧ膜６、リンドープ
ポリシリコン膜８、ＢＰＳＧ膜１１の順にいずれも膜厚
１０００オングストローム堆積する。
に、Ｓｉ基板１上に５０００オングストロームのＢＰＳ
Ｇ膜２と５００オングストロームのＣＶＤシリコン酸化
膜３を堆積する。その上に、ＢＰＳＧ膜６、リンドープ
ポリシリコン膜８、ＢＰＳＧ膜１１の順にいずれも膜厚
１０００オングストローム堆積する。
【００２８】その上にレジストを塗布してパターニング
し、反応性ドライエッチングでシリコン酸化膜とポリシ
リコン膜を交互にエッチングし、図１０に示すようにＳ
ｉ基板までコンタクトを開口する。
し、反応性ドライエッチングでシリコン酸化膜とポリシ
リコン膜を交互にエッチングし、図１０に示すようにＳ
ｉ基板までコンタクトを開口する。
【００２９】レジストを除去した後、図１１に示すよう
にリンドープポリシリコン膜１２を１０００オングスト
ローム堆積し、コンタクトホールを埋め込む。この上
に、再びレジストを塗布し、スタック電極の平面パター
ンをパターニングし、図１２に示すようにドライエッチ
ングでリンドープポリシリコン８までエッチングする。
にリンドープポリシリコン膜１２を１０００オングスト
ローム堆積し、コンタクトホールを埋め込む。この上
に、再びレジストを塗布し、スタック電極の平面パター
ンをパターニングし、図１２に示すようにドライエッチ
ングでリンドープポリシリコン８までエッチングする。
【００３０】これに、気相ＨＦ処理を実施例１と同様に
施すことにより、図１３に示すようにＢＰＳＧ膜のみを
エッチング除去し、フィン型チップ電極が形成された。
施すことにより、図１３に示すようにＢＰＳＧ膜のみを
エッチング除去し、フィン型チップ電極が形成された。
【００３１】次に、実施例１と同様にして、ＳｉＯ2 ／
Ｓｉ3 Ｎ4 膜９および上部電極としてリンドープポリシ
リコンを２０００オングストローム堆積し、電極加工を
行い上層電極１０を形成した（図１４）。
Ｓｉ3 Ｎ4 膜９および上部電極としてリンドープポリシ
リコンを２０００オングストローム堆積し、電極加工を
行い上層電極１０を形成した（図１４）。
【００３２】以上のようにして、フィン型スタックキャ
パシタを形成した。
パシタを形成した。
【００３３】
【発明の効果】本発明のように選択気相ＨＦ処理をスタ
ック電極の間に挟まれたシリコン酸化膜の除去に用いる
と、エッチングストッパー膜としてシリコン窒化膜を用
いることなく、あるいはシリコン窒化膜を用いたとして
も薄くすることができるので、シリンダやフィン構造の
ような３次元構造のスタックキャパシタを形成でき、シ
リコン窒化膜の応力およびチャージアップに起因する不
良を大幅に低減できる。
ック電極の間に挟まれたシリコン酸化膜の除去に用いる
と、エッチングストッパー膜としてシリコン窒化膜を用
いることなく、あるいはシリコン窒化膜を用いたとして
も薄くすることができるので、シリンダやフィン構造の
ような３次元構造のスタックキャパシタを形成でき、シ
リコン窒化膜の応力およびチャージアップに起因する不
良を大幅に低減できる。
【図１】本発明の一実施例を説明するための断面図であ
る。
る。
【図２】本発明の一実施例を説明するための断面図であ
る。
る。
【図３】本発明の一実施例を説明するための断面図であ
る。
る。
【図４】本発明の一実施例を説明するための断面図であ
る。
る。
【図５】本発明の一実施例を説明するための断面図であ
る。
る。
【図６】本発明の一実施例を説明するための断面図であ
る。
る。
【図７】本発明の一実施例を説明するための断面図であ
る。
る。
【図８】本発明の一実施例を説明するための断面図であ
る。
る。
【図９】本発明の別の実施例を説明するための断面図で
ある。
ある。
【図１０】本発明の別の実施例を説明するための断面図
である。
である。
【図１１】本発明の別の実施例を説明するための断面図
である。
である。
【図１２】本発明の別の実施例を説明するための断面図
である。
である。
【図１３】本発明の別の実施例を説明するための断面図
である。
である。
【図１４】本発明の別の実施例を説明するための断面図
である。
である。
１ シリコン基板 ２，６，１１ ＢＰＳＧ膜 ３ ＣＶＤシリコン酸化膜 ４，７ レジスト ５，８，１２ リンドープポリシリコン膜 ８′ サイドウォール ９ ＳｉＯ2 ／Ｓｉ3 Ｎ4 膜 １０ 上部電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−204930（ＪＰ，Ａ) 特開 平２−260453（ＪＰ，Ａ) 特開 平３−263371（ＪＰ，Ａ) 特開 平４−25170（ＪＰ，Ａ) 特開 平３−142966（ＪＰ，Ａ) 特開 平４−340270（ＪＰ，Ａ)
Claims (4)
- 【請求項１】半導体記憶装置のスタックトキャパシタ形
成工程において、スタックトキャパシタ下部の層間膜の
エッチング防止膜として５００オングストローム以下の
膜厚のシリコン窒化膜を用い、かつ、電極の形状加工に
不純物を含んだシリコン酸化膜を用い、気相ＨＦ処理に
より前記不純物を含んだシリコン酸化膜を選択的に除去
することを特徴とする半導体装置の製造方法。 - 【請求項２】半導体記憶装置のスタックトキャパシタ形
成工程において、スタックトキャパシタ下部の層間膜の
エッチング防止膜としてシリコン酸化膜を用い、かつ、
電極の形状加工に不純物を含んだシリコン酸化膜を用
い、気相ＨＦ処理により前記不純物を含んだシリコン酸
化膜を選択的に除去することを特徴とする半導体装置の
製造方法。 - 【請求項３】前記不純物を含んだシリコン酸化膜は、少
なくともボロンおよび／またはリンを含むシリケートガ
ラスであることを特徴とする請求項１または２記載の半
導体装置の製造方法。 - 【請求項４】前記スタックトキャパシタは、フィン構造
またはシリンダ構造であることを特徴とする請求項１〜
３のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4327906A JP2526772B2 (ja) | 1992-12-08 | 1992-12-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4327906A JP2526772B2 (ja) | 1992-12-08 | 1992-12-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196649A JPH06196649A (ja) | 1994-07-15 |
| JP2526772B2 true JP2526772B2 (ja) | 1996-08-21 |
Family
ID=18204316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4327906A Expired - Lifetime JP2526772B2 (ja) | 1992-12-08 | 1992-12-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526772B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2728025B2 (ja) * | 1995-04-13 | 1998-03-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2820065B2 (ja) * | 1995-04-27 | 1998-11-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100335765B1 (ko) * | 1995-06-24 | 2002-11-02 | 주식회사 하이닉스반도체 | 반도체소자의전하저장전극형성방법 |
| DE19624698C2 (de) * | 1995-06-27 | 2002-03-14 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung und Verfahren zur Herstellung einer Halbleiterspeichereinrichtung |
| JPH0917968A (ja) * | 1995-06-27 | 1997-01-17 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| KR100238615B1 (ko) * | 1996-06-04 | 2000-01-15 | 가네꼬 히사시 | 스택된 캐패시터를 갖는 반도체 기억장치의 제조 방법 |
| JP2930016B2 (ja) * | 1996-07-04 | 1999-08-03 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5904537A (en) * | 1996-11-18 | 1999-05-18 | Powerchip Semiconductor Corp. | Method of manufacturing a crown-fin-pillar capacitor for high density drams |
| JP3139678B2 (ja) | 1998-11-09 | 2001-03-05 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JP2006175583A (ja) * | 2004-11-29 | 2006-07-06 | Chemitoronics Co Ltd | マイクロ構造体の製造方法 |
| JP5260861B2 (ja) * | 2006-11-29 | 2013-08-14 | 東京エレクトロン株式会社 | キャパシタ電極の製造方法と製造システムおよび記録媒体 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219264A (ja) * | 1989-02-20 | 1990-08-31 | Matsushita Electric Ind Co Ltd | Ｄｒａｍセルおよびその製造方法 |
| JPH02260453A (ja) * | 1989-03-31 | 1990-10-23 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH088231B2 (ja) * | 1989-10-02 | 1996-01-29 | 大日本スクリーン製造株式会社 | 絶縁膜の選択的除去方法 |
| JPH03142966A (ja) * | 1989-10-30 | 1991-06-18 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2676168B2 (ja) * | 1990-02-06 | 1997-11-12 | 三菱電機株式会社 | 半導体装置 |
| JPH0425170A (ja) * | 1990-05-21 | 1992-01-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| JP3134319B2 (ja) * | 1991-02-07 | 2001-02-13 | 日本電気株式会社 | 半導体メモリの製造方法 |
-
1992
- 1992-12-08 JP JP4327906A patent/JP2526772B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06196649A (ja) | 1994-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7291531B2 (en) | Method of fabricating semiconductor device having capacitor | |
| KR100568733B1 (ko) | 개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법 | |
| US6495411B1 (en) | Technique to improve deep trench capacitance by increasing surface thereof | |
| US20050263814A1 (en) | Bottom electrode of capacitor of semiconductor device and method of forming the same | |
| US5895250A (en) | Method of forming semicrown-shaped stacked capacitors for dynamic random access memory | |
| JP2930016B2 (ja) | 半導体装置の製造方法 | |
| JP2006140488A (ja) | ストレージキャパシタの製造方法及びストレージキャパシタ | |
| JPH0724284B2 (ja) | 半導体装置の製造方法 | |
| TWI440166B (zh) | 動態隨機存取記憶體的電容器下電極的製造方法 | |
| KR100272911B1 (ko) | 반도체 장치내에 실린더형 커패시터 하판을 형성하는 개선된 방법 | |
| JP2526772B2 (ja) | 半導体装置の製造方法 | |
| KR100541682B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| US7183170B2 (en) | Manufacturing method of semiconductor device | |
| KR20080017155A (ko) | 반도체 장치의 제조 방법 | |
| JP2820065B2 (ja) | 半導体装置の製造方法 | |
| JP2712926B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3435849B2 (ja) | 半導体装置の製造方法 | |
| TW388991B (en) | Method for fabricating DRAM capacitor | |
| JPS6342164A (ja) | 半導体集積回路装置の製造方法 | |
| KR100620659B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| JP2898929B2 (ja) | スタックｄｒａｍの製造方法 | |
| TW432683B (en) | Fabrication method of stacked bottom storage node for reducing the crystallization of amorphous silicon | |
| KR100887052B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| JP2002026291A (ja) | 半導体装置の製造方法 | |
| KR19990030505A (ko) | 캐패시터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960416 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080614 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110614 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110614 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120614 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120614 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130614 Year of fee payment: 17 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130614 Year of fee payment: 17 |