JP3134319B2 - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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Landscapes
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリの製造方法
に関し、特に積層容量の下層電極形状の形成方法に関す
る。
に関し、特に積層容量の下層電極形状の形成方法に関す
る。
【０００２】
【従来の技術】電荷の形で二進情報を貯蔵する半導体メ
モリはセル面積が小さいため、高集積、大容量、メモリ
セルとして優れている。特にメモリセルとして一つのト
ランジスタと一つの容量とからなるメモリセル（以下１
Ｔ１Ｃセルと略す）は、構成要素も少なく、セル面積も
小さいため高集積用メモリセルとして重要である。とこ
ろでメモリの高集積化によるメモリセルサイズの縮小に
伴い、１Ｔ１Ｃセル構造における容量部面積が減少して
きている。そして容量部面積の減少による記憶電荷量の
減少は、耐α粒子問題、センス増幅器の感度の劣化を引
起こす。
モリはセル面積が小さいため、高集積、大容量、メモリ
セルとして優れている。特にメモリセルとして一つのト
ランジスタと一つの容量とからなるメモリセル（以下１
Ｔ１Ｃセルと略す）は、構成要素も少なく、セル面積も
小さいため高集積用メモリセルとして重要である。とこ
ろでメモリの高集積化によるメモリセルサイズの縮小に
伴い、１Ｔ１Ｃセル構造における容量部面積が減少して
きている。そして容量部面積の減少による記憶電荷量の
減少は、耐α粒子問題、センス増幅器の感度の劣化を引
起こす。
【０００３】従来、このような問題を解決するため、メ
モリセル面積の縮小にも拘らず大きな記憶容量部を形成
する方法が知られている。たとえば１９８８年の国際固
体素子会議（インタナショナル・エレクトロン・デバイ
シス・ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ））
の論文集，第５９６頁から第５９９頁に「ア・ニュー・
スタックト・キャパシタ・ＤＲＡＭセル・キャラクタラ
イズド・バイ・ア・ストレージ・キャパシタ・オン・ア
・ビット・ライン・ストラクチャ（Ａ Ｎｅｗ Ｓｔａ
ｃｋｅｄ Ｃａｐａｃｉｔｏｒ ＤＲＡＭ Ｃｅｌｌ
Ｃｈａｒａｃｔａｒｉｓｅｄｂｙ ａＳｔｏｒａｇｅ
Ｃａｐａｃｉｔｏｒ Ｏｎ ａ Ｂｉｔ−ｌｉｎｅ Ｓ
ｔｒｕｃｔｕｒｅ）」と題して発表された論文において
は、図６に示したごとく、１Ｔ１Ｃセルの容量部をビッ
ト線上に形成して容量部平面積を最大限に活用したもの
が示されている。図６では６が下層電極（電荷蓄積電
極）、７が容量絶縁膜、８が上層電極（対向電極）、１
４がビット線、１５がワード線をそれぞれ示している。
モリセル面積の縮小にも拘らず大きな記憶容量部を形成
する方法が知られている。たとえば１９８８年の国際固
体素子会議（インタナショナル・エレクトロン・デバイ
シス・ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ））
の論文集，第５９６頁から第５９９頁に「ア・ニュー・
スタックト・キャパシタ・ＤＲＡＭセル・キャラクタラ
イズド・バイ・ア・ストレージ・キャパシタ・オン・ア
・ビット・ライン・ストラクチャ（Ａ Ｎｅｗ Ｓｔａ
ｃｋｅｄ Ｃａｐａｃｉｔｏｒ ＤＲＡＭ Ｃｅｌｌ
Ｃｈａｒａｃｔａｒｉｓｅｄｂｙ ａＳｔｏｒａｇｅ
Ｃａｐａｃｉｔｏｒ Ｏｎ ａ Ｂｉｔ−ｌｉｎｅ Ｓ
ｔｒｕｃｔｕｒｅ）」と題して発表された論文において
は、図６に示したごとく、１Ｔ１Ｃセルの容量部をビッ
ト線上に形成して容量部平面積を最大限に活用したもの
が示されている。図６では６が下層電極（電荷蓄積電
極）、７が容量絶縁膜、８が上層電極（対向電極）、１
４がビット線、１５がワード線をそれぞれ示している。
【０００４】
【発明が解決しようとする課題】しかしながら、メモリ
セル面積の縮小に伴いこの様な従来構造では下層電極の
表面積増加にも限界があり、表面積の増加を達成するた
めには下層電極の膜厚を厚くしなければならない。下層
電極膜厚の増加は表面段差の増加をもたらす。そしてこ
の表面段差の増加はリソグラフィ技術をもちいたパター
ン形状転写時に大きな問題となっている。
セル面積の縮小に伴いこの様な従来構造では下層電極の
表面積増加にも限界があり、表面積の増加を達成するた
めには下層電極の膜厚を厚くしなければならない。下層
電極膜厚の増加は表面段差の増加をもたらす。そしてこ
の表面段差の増加はリソグラフィ技術をもちいたパター
ン形状転写時に大きな問題となっている。
【０００５】本発明の目的は、このような問題点を除去
して、高集積化に適した半導体メモリの積層容量構造に
おける下層電極構造の製造方法を提供することにある。
して、高集積化に適した半導体メモリの積層容量構造に
おける下層電極構造の製造方法を提供することにある。
【０００６】
【０００７】
【課題を解決するための手段】本発明の半導体メモリの
製造方法は、不純物領域を形成した半導体基板上に酸化
シリコン膜および該酸化シリコン膜上に窒化シリコン膜
を形成する工程と、前記窒化シリコン膜上にリンドープ
酸化シリコン膜およびノンドープ酸化シリコン膜のそれ
ぞれ複数膜を交互に堆積する工程と、前記ノンドープ酸
化シリコン膜、リンドープ酸化シリコン膜、窒化シリコ
ン膜及び酸化シリコン膜を貫通して前記不純物領域に達
するコンタクト孔を形成する工程と、前記ノンドープ酸
化シリコン膜と前記リンドープ酸化シリコン膜とでエッ
チングレートが異なるエッチングを施すことにより前記
コンタクト孔側面にうねりを設ける工程と、前記コンタ
クト孔を導体で埋める工程と、前記窒化シリコン膜をエ
ッチングストッパとして前記ノンドープ酸化シリコン膜
およびリンドープ酸化シリコン膜をエッチング除去して
側面に一定のうねりのある積層容量の下層電極を形成す
る工程とを含む含むというものである。
製造方法は、不純物領域を形成した半導体基板上に酸化
シリコン膜および該酸化シリコン膜上に窒化シリコン膜
を形成する工程と、前記窒化シリコン膜上にリンドープ
酸化シリコン膜およびノンドープ酸化シリコン膜のそれ
ぞれ複数膜を交互に堆積する工程と、前記ノンドープ酸
化シリコン膜、リンドープ酸化シリコン膜、窒化シリコ
ン膜及び酸化シリコン膜を貫通して前記不純物領域に達
するコンタクト孔を形成する工程と、前記ノンドープ酸
化シリコン膜と前記リンドープ酸化シリコン膜とでエッ
チングレートが異なるエッチングを施すことにより前記
コンタクト孔側面にうねりを設ける工程と、前記コンタ
クト孔を導体で埋める工程と、前記窒化シリコン膜をエ
ッチングストッパとして前記ノンドープ酸化シリコン膜
およびリンドープ酸化シリコン膜をエッチング除去して
側面に一定のうねりのある積層容量の下層電極を形成す
る工程とを含む含むというものである。
【０００８】
【実施例】以下本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の一実施例により得られた構
造を示す模式的断面図である。
造を示す模式的断面図である。
【００１０】この図１では、１ＴＩＣメモりセルの積層
容量の下層電極６の側面に一定のうねりを設けることに
より、下層電極の表面積を増加させ蓄積容量を増加させ
ることができる。１はシリコン基板、２は素子分離酸化
膜、３は高濃度ｎ型拡散層、４は第１の絶縁膜（酸化シ
リコン膜９、５は第２の絶縁膜（窒化シリコン膜）、６
はうねりを有した下層電極、７は容量絶縁膜、８は対向
電極（上層電極）を各々示している。
容量の下層電極６の側面に一定のうねりを設けることに
より、下層電極の表面積を増加させ蓄積容量を増加させ
ることができる。１はシリコン基板、２は素子分離酸化
膜、３は高濃度ｎ型拡散層、４は第１の絶縁膜（酸化シ
リコン膜９、５は第２の絶縁膜（窒化シリコン膜）、６
はうねりを有した下層電極、７は容量絶縁膜、８は対向
電極（上層電極）を各々示している。
【００１１】又、容量絶縁膜７は厚さがほぼ均一で下層
電極の表面のうねりに沿って設けられている。
電極の表面のうねりに沿って設けられている。
【００１２】図２〜図５は本発明の一実施例の半導体メ
モリ製造方法を説明するため工程順に示した断面図であ
る。
モリ製造方法を説明するため工程順に示した断面図であ
る。
【００１３】まず、図２に示すように、ｐ型単結晶のシ
リコン１上の素子分離領域に酸化シリコン膜２を設け、
ｎ型ソース・ドレイン領域３を設けた後、全面に第１の
絶縁膜４として酸化シリコン膜、第２の絶縁膜５として
窒化シリコン膜を堆積し、その後第３の絶縁膜としてリ
ンドープ酸化シリコン膜９−１，９−２，９−３と第４
の絶縁膜としてノンドープ酸化膜１０−１，１０−２，
１０−３をそれぞれ厚さ１０〜１００ｎｍずつ交互に堆
積する。
リコン１上の素子分離領域に酸化シリコン膜２を設け、
ｎ型ソース・ドレイン領域３を設けた後、全面に第１の
絶縁膜４として酸化シリコン膜、第２の絶縁膜５として
窒化シリコン膜を堆積し、その後第３の絶縁膜としてリ
ンドープ酸化シリコン膜９−１，９−２，９−３と第４
の絶縁膜としてノンドープ酸化膜１０−１，１０−２，
１０−３をそれぞれ厚さ１０〜１００ｎｍずつ交互に堆
積する。
【００１４】次に、図３に示すように、ｎ型ソース・ド
レイン領域３上の一部を除いて全面を覆うレジスト膜１
１を形成した後、このレジスト膜１１をエッチングマス
クとし反応性スパッタエッチング技術を用いて第４の絶
縁膜ないし第１の絶縁膜および酸化シリコン膜２をエッ
チング除去しコンタクト孔１２を開孔する。
レイン領域３上の一部を除いて全面を覆うレジスト膜１
１を形成した後、このレジスト膜１１をエッチングマス
クとし反応性スパッタエッチング技術を用いて第４の絶
縁膜ないし第１の絶縁膜および酸化シリコン膜２をエッ
チング除去しコンタクト孔１２を開孔する。
【００１５】次に、図４に示すように、レジスト膜１１
を除去した後希フッ酸を用いてコンタクト内をエッチン
グし、さらにリンドープポリシリコンなどの導体１３を
コンタクト内に埋める。希フッ酸を用いてコンタクト孔
内をエッチングすると、リンドープ酸化シリコン膜９−
１，９−２，９−３とノンドープ酸化シリコン膜１０−
１，１０−２，１０−３のエッチングレートが異なるた
め、コンタクト孔内の側壁に凹凸ができる。リンドープ
酸化シリコン膜厚とノンドープ酸化シリコン膜厚との比
および希フッ酸によるエッチング時間によりコンタクト
内の側壁のうねりの大きさを制御することができる。例
えば４〜５モル％のリンを含有するリンドープ酸化シリ
コン膜の場合０．５％の希フッ酸を用いることにより１
０〜１００ｎｍ程度の凹凸をつけることができる。
を除去した後希フッ酸を用いてコンタクト内をエッチン
グし、さらにリンドープポリシリコンなどの導体１３を
コンタクト内に埋める。希フッ酸を用いてコンタクト孔
内をエッチングすると、リンドープ酸化シリコン膜９−
１，９−２，９−３とノンドープ酸化シリコン膜１０−
１，１０−２，１０−３のエッチングレートが異なるた
め、コンタクト孔内の側壁に凹凸ができる。リンドープ
酸化シリコン膜厚とノンドープ酸化シリコン膜厚との比
および希フッ酸によるエッチング時間によりコンタクト
内の側壁のうねりの大きさを制御することができる。例
えば４〜５モル％のリンを含有するリンドープ酸化シリ
コン膜の場合０．５％の希フッ酸を用いることにより１
０〜１００ｎｍ程度の凹凸をつけることができる。
【００１６】次に、図５に示すように、導体１３を反応
性スパッタエッチング技術を用いてエッチバックしコン
タクト孔内にのみ導体１３ａとして残した後、窒化シリ
コン膜（５）をエッチングマスクとしてリンドープ酸化
シリコン膜９−１〜９−３およびノンドープ酸化シリコ
ン膜１０−１〜１０−３をエッチング除去する。
性スパッタエッチング技術を用いてエッチバックしコン
タクト孔内にのみ導体１３ａとして残した後、窒化シリ
コン膜（５）をエッチングマスクとしてリンドープ酸化
シリコン膜９−１〜９−３およびノンドープ酸化シリコ
ン膜１０−１〜１０−３をエッチング除去する。
【００１７】次に、図１に示すように、熱酸化又はＣＶ
Ｄ法により酸化シリコンなどの容量絶縁膜７および上層
配線８（対向電極）を形成して積層容量部を形成する。
容量絶縁膜７の厚さは酸化シリコン膜換算で４〜６ｎｍ
にする。
Ｄ法により酸化シリコンなどの容量絶縁膜７および上層
配線８（対向電極）を形成して積層容量部を形成する。
容量絶縁膜７の厚さは酸化シリコン膜換算で４〜６ｎｍ
にする。
【００１８】以上の説明から明らかなように、下層電極
はコンタクト孔と自己整合的に形成されるので、高集積
化に有利である。
はコンタクト孔と自己整合的に形成されるので、高集積
化に有利である。
【００１９】
【発明の効果】本発明によれば、下層電極の側面に一定
のうねりを設けることにより下層電極の表面積を大きく
確保することが可能となり、微細な下層電極においても
大きな蓄積容量を容易に得ることができる。従って半導
体メモリの高集積化に寄与する効果がある。
のうねりを設けることにより下層電極の表面積を大きく
確保することが可能となり、微細な下層電極においても
大きな蓄積容量を容易に得ることができる。従って半導
体メモリの高集積化に寄与する効果がある。
【００２０】
【図１】本発明の一実施例の半導体メモリセルの積層容
量を示す断面図である。
量を示す断面図である。
【００２１】
【図２】本発明の一実施例の製造方法を説明するための
断面図である。
断面図である。
【００２２】
【図３】本発明の一実施例の製造方法を説明するための
断面図である。
断面図である。
【００２３】
【図４】本発明の一実施例の製造方法を説明するための
断面図である。
断面図である。
【００２４】
【図５】本発明の一実施例の製造方法を説明するための
断面図である。
断面図である。
【００２５】
【図６】従来の半導体メモリセルの積層容量を示す断面
図である。
図である。
【００２６】
１ ｐ型のシリコン基板 ２ 酸化シリコン膜 ３ ｎ型ソース・ドレイン領域 ４ 酸化シリコン膜（第１の絶縁膜） ５ 窒化シリコン膜（第２の絶縁膜） ６ 下層電極 ７ 容量絶縁膜 ８ 上層電極 ９−１，９−２，９−３ リンドープ酸化シリコン膜
（第３の絶縁膜） １０−１，１０−２，１０−３ ノンドープ酸化シリ
コン膜（第４の絶縁膜） １１ レジスト膜 １２ コンタクト孔 １３，１３ａ 導体 １４ ビット線 １５ ワード線 １６，１７ 酸化シリコン膜
（第３の絶縁膜） １０−１，１０−２，１０−３ ノンドープ酸化シリ
コン膜（第４の絶縁膜） １１ レジスト膜 １２ コンタクト孔 １３，１３ａ 導体 １４ ビット線 １５ ワード線 １６，１７ 酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (1)
- 【請求項１】 不純物領域を形成した半導体基板上に酸
化シリコン膜および該酸化シリコン膜上に窒化シリコン
膜を形成する工程と、前記窒化シリコン膜上にリンドー
プ酸化シリコン膜およびノンドープ酸化シリコン膜のそ
れぞれ複数膜を交互に堆積する工程と、前記ノンドープ
酸化シリコン膜、リンドープ酸化シリコン膜、窒化シリ
コン膜及び酸化シリコン膜を貫通して前記不純物領域に
達するコンタクト孔を形成する工程と、前記ノンドープ
酸化シリコン膜と前記リンドープ酸化シリコン膜とでエ
ッチングレートが異なるエッチングを施すことにより前
記コンタクト孔側面にうねりを設ける工程と、前記コン
タクト孔を導体で埋める工程と、前記窒化シリコン膜を
エッチングストッパとして前記ノンドープ酸化シリコン
膜およびリンドープ酸化シリコン膜をエッチング除去し
て側面に一定のうねりのある積層容量の下層電極を形成
する工程とを含むことを特徴とする半導体メモリの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03016172A JP3134319B2 (ja) | 1991-02-07 | 1991-02-07 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03016172A JP3134319B2 (ja) | 1991-02-07 | 1991-02-07 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04340270A JPH04340270A (ja) | 1992-11-26 |
| JP3134319B2 true JP3134319B2 (ja) | 2001-02-13 |
Family
ID=11909093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03016172A Expired - Fee Related JP3134319B2 (ja) | 1991-02-07 | 1991-02-07 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134319B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2526772B2 (ja) * | 1992-12-08 | 1996-08-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR960011652B1 (ko) * | 1993-04-14 | 1996-08-24 | 현대전자산업 주식회사 | 스택캐패시터 및 그 제조방법 |
| TW307905B (en) * | 1996-05-29 | 1997-06-11 | Mos Electronics Taiwan Inc | Method of forming memory cell by corrugated oxide spacer |
| JP2898927B2 (ja) * | 1996-10-03 | 1999-06-02 | 台湾茂▲しい▼電子股▲ふん▼有限公司 | 高密度スタックｄｒａｍの製造方法 |
| JP2898929B2 (ja) * | 1996-10-11 | 1999-06-02 | 台湾茂▲しい▼電子股▲ふん▼有限公司 | スタックｄｒａｍの製造方法 |
| KR100507865B1 (ko) * | 2000-08-31 | 2005-08-18 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조 방법 |
| KR101587601B1 (ko) | 2009-01-14 | 2016-01-25 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
| US10985171B2 (en) * | 2018-09-26 | 2021-04-20 | Sandisk Technologies Llc | Three-dimensional flat NAND memory device including wavy word lines and method of making the same |
-
1991
- 1991-02-07 JP JP03016172A patent/JP3134319B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04340270A (ja) | 1992-11-26 |
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