JPH07106435A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH07106435A JPH07106435A JP5252824A JP25282493A JPH07106435A JP H07106435 A JPH07106435 A JP H07106435A JP 5252824 A JP5252824 A JP 5252824A JP 25282493 A JP25282493 A JP 25282493A JP H07106435 A JPH07106435 A JP H07106435A
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- semiconductor memory
- word line
- storage capacitor
- word
- memory device
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Abstract
(57)【要約】
【目的】 ワード線の配線遅延が小さく高速動作が可能
な、残留分極により情報を記憶する不揮発性の半導体記
憶装置を、強誘電体の特性劣化を招くことなく実現す
る。 【構成】 蓄積容量部（２２）の下に、ワード線（８）
およびデータ線（１２）に加え、新たな配線層（１６）
を設ける。 【効果】 その配線層をワード母線として階層型ワード
線構成を適用することにより、ワード遅延が小さくな
る。ワード母線を配線してから強誘電体膜を形成するの
で、特性劣化が起こらない。
な、残留分極により情報を記憶する不揮発性の半導体記
憶装置を、強誘電体の特性劣化を招くことなく実現す
る。 【構成】 蓄積容量部（２２）の下に、ワード線（８）
およびデータ線（１２）に加え、新たな配線層（１６）
を設ける。 【効果】 その配線層をワード母線として階層型ワード
線構成を適用することにより、ワード遅延が小さくな
る。ワード母線を配線してから強誘電体膜を形成するの
で、特性劣化が起こらない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置とその
製造方法に関する。特に、キャパシタ絶縁膜を強誘電体
とした積層容量型セルを用いた半導体記憶装置とその製
造方法に関する。
製造方法に関する。特に、キャパシタ絶縁膜を強誘電体
とした積層容量型セルを用いた半導体記憶装置とその製
造方法に関する。
【０００２】
【従来の技術】キャパシタ絶縁膜に強誘電体を用いて残
留分極により情報を記憶する不揮発性メモリが提案され
ている。ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）と同程度の面積でメモリセルが構成でき、同程度の
動作速度で書き込み・読み出しが可能なメモリとして注
目されている。そのメモリセルの一例の断面図を図２に
示す。ここで、１は半導体基板、２は素子間分離酸化
膜、３は拡散層、７はゲート酸化膜、８はゲート電極、
９は酸化膜、１２はデータ線、２１は蓄積電極、２２は
強誘電体膜、２３はプレート電極である。メモリセル
は、１個のトランジスタと１個の強誘電体キャパシタで
構成されている１トランジスタ１キャパシタ型セルであ
る。周知の折り返し型データ線構成を用いている。ま
た、特開平１−１７９４４９に記述されている、データ
線（１２）の上に蓄積電極（２１）を設ける構造によ
り、蓄積電極の領域を最大限に大きくしている。また、
強誘電体膜（２２）の形成が、ワード線（８）とデータ
線（１２）の形成後となる。
留分極により情報を記憶する不揮発性メモリが提案され
ている。ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）と同程度の面積でメモリセルが構成でき、同程度の
動作速度で書き込み・読み出しが可能なメモリとして注
目されている。そのメモリセルの一例の断面図を図２に
示す。ここで、１は半導体基板、２は素子間分離酸化
膜、３は拡散層、７はゲート酸化膜、８はゲート電極、
９は酸化膜、１２はデータ線、２１は蓄積電極、２２は
強誘電体膜、２３はプレート電極である。メモリセル
は、１個のトランジスタと１個の強誘電体キャパシタで
構成されている１トランジスタ１キャパシタ型セルであ
る。周知の折り返し型データ線構成を用いている。ま
た、特開平１−１７９４４９に記述されている、データ
線（１２）の上に蓄積電極（２１）を設ける構造によ
り、蓄積電極の領域を最大限に大きくしている。また、
強誘電体膜（２２）の形成が、ワード線（８）とデータ
線（１２）の形成後となる。
【０００３】
【発明が解決しようとする課題】この不揮発性メモリを
高集積化していくと、ロウデコーダの面積を増加させえ
たくないため、ワード線あたりのメモリセル数が増加す
る。それに伴い、ワード線の配線遅延が大きくなり、動
作速度が遅くなる。ＤＲＡＭでは、ワード線の配線遅延
を小さくするために、アルミニウムなどの金属配線によ
り、ワード線を裏打ちする手法が広く用いられている。
そのようなワード線裏打ち用配線をキャパシタ上に設け
ようとすると、その形成は強誘電体膜（２２）の形成後
となる。そのとき、配線工程の水素アニールにより、強
誘電体のヒステリシス特性が劣化し、残留分極が小さく
なる。ＤＲＡＭのワード線遅延を小さくする別な手法と
して、１９９３ アイ・イー・イー・イー インターナ
ショナル ソリッド−ステート サーキッツ コンファ
レンス、ダイジェスト オブ テクニカル ペーパーズ
（1993年2月）第50頁から第51頁（1993 IEEE Internati
onal Solid-State Circuits Conference, Digest of Te
chnical Papers, pp.50-51 (Feb. 19993)）に、階層型
ワード線構成が提案されている。その手法を用いても、
同文献の図１（Fig.1）中のＭＷＬ，ＭＷＬバー（ＭＷ
Ｌに上線）に対応するワード母線を、強誘電体膜上に構
成するかぎり、同様な問題が生ずる。
高集積化していくと、ロウデコーダの面積を増加させえ
たくないため、ワード線あたりのメモリセル数が増加す
る。それに伴い、ワード線の配線遅延が大きくなり、動
作速度が遅くなる。ＤＲＡＭでは、ワード線の配線遅延
を小さくするために、アルミニウムなどの金属配線によ
り、ワード線を裏打ちする手法が広く用いられている。
そのようなワード線裏打ち用配線をキャパシタ上に設け
ようとすると、その形成は強誘電体膜（２２）の形成後
となる。そのとき、配線工程の水素アニールにより、強
誘電体のヒステリシス特性が劣化し、残留分極が小さく
なる。ＤＲＡＭのワード線遅延を小さくする別な手法と
して、１９９３ アイ・イー・イー・イー インターナ
ショナル ソリッド−ステート サーキッツ コンファ
レンス、ダイジェスト オブ テクニカル ペーパーズ
（1993年2月）第50頁から第51頁（1993 IEEE Internati
onal Solid-State Circuits Conference, Digest of Te
chnical Papers, pp.50-51 (Feb. 19993)）に、階層型
ワード線構成が提案されている。その手法を用いても、
同文献の図１（Fig.1）中のＭＷＬ，ＭＷＬバー（ＭＷ
Ｌに上線）に対応するワード母線を、強誘電体膜上に構
成するかぎり、同様な問題が生ずる。
【０００４】本発明は、この問題を解決するためになさ
れた。すなわち本発明の目的は、ワード線の配線遅延が
小さく、高速に動作する半導体記憶装置を、強誘電体の
特性劣化を招くことなく、実現することにある。
れた。すなわち本発明の目的は、ワード線の配線遅延が
小さく、高速に動作する半導体記憶装置を、強誘電体の
特性劣化を招くことなく、実現することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明の特徴は、データ線と蓄積電極との間に配線層
を設けて、蓄積容量コンタクトパターンを避けるように
レイアウトし、その配線の形成後に蓄積電極を形成する
ことにある。
の本発明の特徴は、データ線と蓄積電極との間に配線層
を設けて、蓄積容量コンタクトパターンを避けるように
レイアウトし、その配線の形成後に蓄積電極を形成する
ことにある。
【０００６】
【作用】蓄積電極の下部の配線層をワード母線として用
いて階層型ワード線構成を適用することにより、ワード
線遅延を低減できる。強誘電体膜の形成はこの配線層を
形成した後に行うので、強誘電体の特性劣化はない。
いて階層型ワード線構成を適用することにより、ワード
線遅延を低減できる。強誘電体膜の形成はこの配線層を
形成した後に行うので、強誘電体の特性劣化はない。
【０００７】
【実施例】以下、本発明を実施例により説明する。
【０００８】図１に本発明によるメモリセルの断面図を
図１に、平面図を図３に示す。データ線（１２）と蓄積
電極（２１）の間に、ワード母線（１６）を設けている
ことが特徴である。図１で、１は半導体基板、２は素子
間分離酸化膜、３は拡散層、４は酸化膜、５は側壁酸化
膜、６は溝ゲート、７はゲート酸化膜、８はゲート電極
であるワード線、９は窒化膜、１０は側壁窒化膜、１１
は層間酸化膜、１２はデータ線、１３は窒化膜、１４は
側壁窒化膜、１５は層間酸化膜、１６はワード母線、１
７は層間酸化膜、１８は多結晶シリコン、２１は蓄積電
極、２２は強誘電体膜、２３はプレート電極である。図
３で、３０は活性領域パターン、３１は溝形成パター
ン、３２はワード線パターン、３３はデータ線コンタク
トパターン、３４はデータ線パターン、３５はワード母
線パターン、３６は蓄積容量コンタクトパターン、３７
は蓄積電極パターンである。図３では、簡略化のため
に、２つの蓄積電極だけを示している。
図１に、平面図を図３に示す。データ線（１２）と蓄積
電極（２１）の間に、ワード母線（１６）を設けている
ことが特徴である。図１で、１は半導体基板、２は素子
間分離酸化膜、３は拡散層、４は酸化膜、５は側壁酸化
膜、６は溝ゲート、７はゲート酸化膜、８はゲート電極
であるワード線、９は窒化膜、１０は側壁窒化膜、１１
は層間酸化膜、１２はデータ線、１３は窒化膜、１４は
側壁窒化膜、１５は層間酸化膜、１６はワード母線、１
７は層間酸化膜、１８は多結晶シリコン、２１は蓄積電
極、２２は強誘電体膜、２３はプレート電極である。図
３で、３０は活性領域パターン、３１は溝形成パター
ン、３２はワード線パターン、３３はデータ線コンタク
トパターン、３４はデータ線パターン、３５はワード母
線パターン、３６は蓄積容量コンタクトパターン、３７
は蓄積電極パターンである。図３では、簡略化のため
に、２つの蓄積電極だけを示している。
【０００９】このメモリセルは、１トランジスタ１キャ
パシタ型メモリセルで、折り返し型データ線構成を用い
ている。ワード線（８）とデータ線（１２）の上に蓄積
電極（２１）を配置するために、トランジスタのチャネ
ル（溝型）や、拡散層が形成される活性領域（３０）
を、ワード線（３２）とデータ線（３４）の両方に対し
て傾けて配置し、データ線（３４）を避けるように蓄積
容量コンタクト（３６）を配置している。蓄積電極パタ
ーンは、キャパシタ面積が最大になるように配置されて
いる。このとき、データ線コンタクト（３３）および蓄
積容量コンタクト（３６）が、それぞれワード線（３
２）方向に並ぶ。このため、蓄積容量コンタクト（３
６）を避けて、データ線コンタクト（３３）上を通過す
るようにして、ワード線パターン（３２）と同じ方向
に、ワード母線（３５）をレイアウトできる。このワー
ド母線（３５）は、ワード線の２倍以上のピッチであれ
ば、セル面積を増加させずにレイアウトできる。前記文
献に述べられているように、階層型ワード線構成でワー
ド母線はワード線複数本に対して一本で良いため、セル
面積を増加させなくて済む。この階層型ワード線構成に
より、ワード線の配線遅延を大幅に短縮できる。
パシタ型メモリセルで、折り返し型データ線構成を用い
ている。ワード線（８）とデータ線（１２）の上に蓄積
電極（２１）を配置するために、トランジスタのチャネ
ル（溝型）や、拡散層が形成される活性領域（３０）
を、ワード線（３２）とデータ線（３４）の両方に対し
て傾けて配置し、データ線（３４）を避けるように蓄積
容量コンタクト（３６）を配置している。蓄積電極パタ
ーンは、キャパシタ面積が最大になるように配置されて
いる。このとき、データ線コンタクト（３３）および蓄
積容量コンタクト（３６）が、それぞれワード線（３
２）方向に並ぶ。このため、蓄積容量コンタクト（３
６）を避けて、データ線コンタクト（３３）上を通過す
るようにして、ワード線パターン（３２）と同じ方向
に、ワード母線（３５）をレイアウトできる。このワー
ド母線（３５）は、ワード線の２倍以上のピッチであれ
ば、セル面積を増加させずにレイアウトできる。前記文
献に述べられているように、階層型ワード線構成でワー
ド母線はワード線複数本に対して一本で良いため、セル
面積を増加させなくて済む。この階層型ワード線構成に
より、ワード線の配線遅延を大幅に短縮できる。
【００１０】なお、ここでは、メモリセルトランジスタ
の短チャネル効果を抑制するため、溝型のゲート構造を
採用している。この構造により、溝の深さに応じて、実
効的にゲート長の長いトランジスタを作ることができ
る。溝型ゲートのトランジスタでは、溝の側壁を伝わる
リーク電流が懸念されるので、素子分離にはトレンチ素
子分離（２）を用いた。
の短チャネル効果を抑制するため、溝型のゲート構造を
採用している。この構造により、溝の深さに応じて、実
効的にゲート長の長いトランジスタを作ることができ
る。溝型ゲートのトランジスタでは、溝の側壁を伝わる
リーク電流が懸念されるので、素子分離にはトレンチ素
子分離（２）を用いた。
【００１１】また、ワード線（８）やデータ線（１２）
を被う絶縁膜（９、１０、１３、１４）を窒化膜とし、
層間絶縁膜（１１、１５、１７）を酸化膜として、膜の
種類を変えているため、エッチングの選択比の違いを効
果的に利用して自己整合プロセスが使え、セル面積の縮
小が可能となっている。
を被う絶縁膜（９、１０、１３、１４）を窒化膜とし、
層間絶縁膜（１１、１５、１７）を酸化膜として、膜の
種類を変えているため、エッチングの選択比の違いを効
果的に利用して自己整合プロセスが使え、セル面積の縮
小が可能となっている。
【００１２】図４から図１４に従い、図１及び図３に示
したメモリセルの製造工程を説明する。
したメモリセルの製造工程を説明する。
【００１３】まず、図４に示したように、半導体基板
（１）に素子間分離酸化膜（２）を形成する。本実施例
では、上述したように、トランジスタとして溝型ゲート
構造を用いるので、周知のトレンチ素子分離法で、基板
（１）に対して垂直な酸化膜面ができるようにした。具
体的には、基板（１）に溝を掘り、これを酸化膜で埋め
戻す方法を採用した。素子間分離酸化膜（２）の膜厚
は、０．３μｍ程度に設定した。素子間分離酸化膜
（２）を形成した後に、表面全体に、予め拡散層（３）
領域を形成する。本実施例では、メモリセル領域だけに
注目しているが、周辺回路については、導電型の異なる
トランジスタを形成するので、拡散層（３）にも、種類
の異なるものが作られる。拡散層（３）の形成には、周
知のイオン打ち込み法を用いた。深さは、０．１μｍ程
度である。
（１）に素子間分離酸化膜（２）を形成する。本実施例
では、上述したように、トランジスタとして溝型ゲート
構造を用いるので、周知のトレンチ素子分離法で、基板
（１）に対して垂直な酸化膜面ができるようにした。具
体的には、基板（１）に溝を掘り、これを酸化膜で埋め
戻す方法を採用した。素子間分離酸化膜（２）の膜厚
は、０．３μｍ程度に設定した。素子間分離酸化膜
（２）を形成した後に、表面全体に、予め拡散層（３）
領域を形成する。本実施例では、メモリセル領域だけに
注目しているが、周辺回路については、導電型の異なる
トランジスタを形成するので、拡散層（３）にも、種類
の異なるものが作られる。拡散層（３）の形成には、周
知のイオン打ち込み法を用いた。深さは、０．１μｍ程
度である。
【００１４】次に、図５に示したように、イオン打ち込
みに伴う表面の汚染などを除去し、この表面に酸化膜
（４）を、周知の気層成長法で堆積させる。膜厚は０．
１μｍから０．３μｍである。この酸化膜に、溝型ゲー
トを掘るための穴を開ける。この穴の開口には、周知の
光リソグラフィを用いた。開口部の大きさは０．２μｍ
から０．３μｍである。開口後、さらに表面全体に０．
０５μｍの酸化膜（５）を堆積して、これを周知の異方
性エッチングで全面エッチすると、表面に堆積した酸化
膜（４）の側壁にのみ酸化膜（５）が残る。
みに伴う表面の汚染などを除去し、この表面に酸化膜
（４）を、周知の気層成長法で堆積させる。膜厚は０．
１μｍから０．３μｍである。この酸化膜に、溝型ゲー
トを掘るための穴を開ける。この穴の開口には、周知の
光リソグラフィを用いた。開口部の大きさは０．２μｍ
から０．３μｍである。開口後、さらに表面全体に０．
０５μｍの酸化膜（５）を堆積して、これを周知の異方
性エッチングで全面エッチすると、表面に堆積した酸化
膜（４）の側壁にのみ酸化膜（５）が残る。
【００１５】次に、図６に示したように、この酸化膜
（４、５）をマスクにして、基板に溝（６）を掘り、こ
の溝（６）で拡散層（３）を分離する。溝の深さは、
０．２μｍとした。図５に示した側壁酸化膜（５）の役
割は、光リソグラフィできまる寸法より小さな溝を、自
己整合で開けることにある。また、図６に示したよう
に、この側壁酸化膜（５）があるために、溝と表面のコ
ーナー部がテーパー状になり、その後のゲート電極形成
が容易になる。
（４、５）をマスクにして、基板に溝（６）を掘り、こ
の溝（６）で拡散層（３）を分離する。溝の深さは、
０．２μｍとした。図５に示した側壁酸化膜（５）の役
割は、光リソグラフィできまる寸法より小さな溝を、自
己整合で開けることにある。また、図６に示したよう
に、この側壁酸化膜（５）があるために、溝と表面のコ
ーナー部がテーパー状になり、その後のゲート電極形成
が容易になる。
【００１６】次に、図７に示したように、溝の表面にゲ
ート絶縁膜（７）を成長させ、さらに、ゲート電極
（８）を堆積し、このゲート電極（８）を、その上に堆
積した窒化膜（９）をマスクにしてパターニングする。
本実施例では、ゲート絶縁膜（７）として薄膜化の可能
なＴａ2Ｏ5膜を使用して、酸化膜換算で３ｎｍを得た。
また、ゲート電極には、タングステンを用いた。ゲート
電極の寸法は、０．２μｍである。タングステンは、従
来ゲート材料として広く用いられている多結晶シリコン
と比べて、抵抗が１／５０以下なので、ワード線の配線
遅延の低減に有効である。
ート絶縁膜（７）を成長させ、さらに、ゲート電極
（８）を堆積し、このゲート電極（８）を、その上に堆
積した窒化膜（９）をマスクにしてパターニングする。
本実施例では、ゲート絶縁膜（７）として薄膜化の可能
なＴａ2Ｏ5膜を使用して、酸化膜換算で３ｎｍを得た。
また、ゲート電極には、タングステンを用いた。ゲート
電極の寸法は、０．２μｍである。タングステンは、従
来ゲート材料として広く用いられている多結晶シリコン
と比べて、抵抗が１／５０以下なので、ワード線の配線
遅延の低減に有効である。
【００１７】さらに、図８に示したように、ゲート電極
（８）の表面に０．０５から０．１μｍの窒化膜（１
０）を堆積し、これを周知の異方性エッチで全面エッチ
する。その結果、ゲート電極（８）の側壁に側壁窒化膜
（１０）が残る。さらに、この窒化膜をマスクにして、
酸化膜と窒化膜の選択比を利用したエッチング法で、ワ
ード電極（８）の下にある酸化膜（４）をエッチングし
て基板の拡散層表面を露出させる。
（８）の表面に０．０５から０．１μｍの窒化膜（１
０）を堆積し、これを周知の異方性エッチで全面エッチ
する。その結果、ゲート電極（８）の側壁に側壁窒化膜
（１０）が残る。さらに、この窒化膜をマスクにして、
酸化膜と窒化膜の選択比を利用したエッチング法で、ワ
ード電極（８）の下にある酸化膜（４）をエッチングし
て基板の拡散層表面を露出させる。
【００１８】次に、図９に示したように、基板表面全体
に酸化膜を堆積して、周知のエッチバック法を用いて平
坦化する。その結果、ワード線の表面を被う窒化膜
（９）が露出するとともに、基板表面が平坦化する。
に酸化膜を堆積して、周知のエッチバック法を用いて平
坦化する。その結果、ワード線の表面を被う窒化膜
（９）が露出するとともに、基板表面が平坦化する。
【００１９】次に、図１０に示したように、隣接するワ
ード線間の酸化膜（１１）だけを除去して、データ線
（１２）が基板の拡散層と接する領域を開口する。この
上に、データ線（１２）となるタングステンを、周知の
スパッタ法もしくは気層成長法で堆積する。膜厚は、
０．１μｍ程度にした。タングステンのデータ線（１
３）も、ワード線と同様に、表面に窒化膜（１３）を堆
積して、これをマスクに加工し、さらに、側壁窒化膜
（１４）で被う。
ード線間の酸化膜（１１）だけを除去して、データ線
（１２）が基板の拡散層と接する領域を開口する。この
上に、データ線（１２）となるタングステンを、周知の
スパッタ法もしくは気層成長法で堆積する。膜厚は、
０．１μｍ程度にした。タングステンのデータ線（１
３）も、ワード線と同様に、表面に窒化膜（１３）を堆
積して、これをマスクに加工し、さらに、側壁窒化膜
（１４）で被う。
【００２０】さらに、図１１に示したように、基板上に
酸化膜（１５）を堆積して平坦化する。ここでは示して
いないが、ワード母線と同じ配線層を周辺回路で用いる
ために、光リソグラフィにより、周辺回路のゲート電極
（ワード線と同じ層で形成してある）や、基板、および
データ線に達するコンタクトを開口する。そして、ワー
ド母線（１６）となるタングステンを堆積し、光リソグ
ラフィを用いてパターン形成を行う。その後、ワード母
線の上に酸化膜（１７）を堆積して平坦化する。このワ
ード母線の配線層は、蓄積電極よりも下に形成されてい
ることにより、周辺回路部との段差が小さく、深いコン
タクト孔を形成することなく、容易に周辺回路の接続に
用いることができる。なお、この配線層にタングステン
を用いるのは、形成後に行われる蓄積容量の形成に伴う
熱工程を考慮すると、高融点金属が望ましいためであ
る。
酸化膜（１５）を堆積して平坦化する。ここでは示して
いないが、ワード母線と同じ配線層を周辺回路で用いる
ために、光リソグラフィにより、周辺回路のゲート電極
（ワード線と同じ層で形成してある）や、基板、および
データ線に達するコンタクトを開口する。そして、ワー
ド母線（１６）となるタングステンを堆積し、光リソグ
ラフィを用いてパターン形成を行う。その後、ワード母
線の上に酸化膜（１７）を堆積して平坦化する。このワ
ード母線の配線層は、蓄積電極よりも下に形成されてい
ることにより、周辺回路部との段差が小さく、深いコン
タクト孔を形成することなく、容易に周辺回路の接続に
用いることができる。なお、この配線層にタングステン
を用いるのは、形成後に行われる蓄積容量の形成に伴う
熱工程を考慮すると、高融点金属が望ましいためであ
る。
【００２１】次に、図１２に示したように、基板に達す
る蓄積容量部のコンタクトを開口する。この際にも光リ
ソグラフィを用いてパターン形成を行う。この際、ワー
ド線（８）もデータ線（１２）も表面は窒化膜（９、１
３）で被われているので、コンタクトが図のようにワー
ド線に掛かっても、ワード線が露出する心配はない。そ
して、ここで開口したコンタクト孔に、不純物を含んだ
多結晶シリコン（１８）を埋めて、拡散層を上に持ち上
げる。
る蓄積容量部のコンタクトを開口する。この際にも光リ
ソグラフィを用いてパターン形成を行う。この際、ワー
ド線（８）もデータ線（１２）も表面は窒化膜（９、１
３）で被われているので、コンタクトが図のようにワー
ド線に掛かっても、ワード線が露出する心配はない。そ
して、ここで開口したコンタクト孔に、不純物を含んだ
多結晶シリコン（１８）を埋めて、拡散層を上に持ち上
げる。
【００２２】次に、図１３に示したように、白金を堆積
し、光リソグラフィを用いてパターン形成し、蓄積電極
（２１）を形成する。ここで、白金を用いているのは、
強誘電体を用いたキャパシタの電極材料として優れてい
るためである。
し、光リソグラフィを用いてパターン形成し、蓄積電極
（２１）を形成する。ここで、白金を用いているのは、
強誘電体を用いたキャパシタの電極材料として優れてい
るためである。
【００２３】次に、図１４に示したように、この白金の
表面にＰＺＴなどの強誘電体膜（２２）を堆積し、さら
に、プレート電極（２３）となる白金を堆積する。以上
により、図１に示したメモリセル構造が実現される。こ
の製造方法では、ワード母線（１６）を配線してから強
誘電体膜（２２）を形成するので、強誘電体の特性劣化
が起こらない。
表面にＰＺＴなどの強誘電体膜（２２）を堆積し、さら
に、プレート電極（２３）となる白金を堆積する。以上
により、図１に示したメモリセル構造が実現される。こ
の製造方法では、ワード母線（１６）を配線してから強
誘電体膜（２２）を形成するので、強誘電体の特性劣化
が起こらない。
【００２４】本発明は、データ線の上層で蓄積電極の下
層に少なくとも一層の配線を設けるという趣旨を逸脱し
ないかぎり、以上に説明した実施例に限定されるもので
はない。例えば、トランジスタは溝型でなく通常のゲー
ト構造にしてもよい。また、製造工程と共に示した各部
の材料および寸法は、本発明を限定するものではない。
さらに、折り返しデータ線構成でなく開放型データ線構
成であっても、蓄積容量コンタクトパターンに配線を通
すだけの隙間があれば、本発明を適用できる。また、１
トランジスタ１キャパシタ型以外のメモリセル、例えば
２トランジスタ２キャパシタ型メモリセルにも、本発明
は適用できる。場合によっては、データ線の上層で蓄積
電極の下層に、ワード線と同じピッチで配線し、ワード
線の裏打ち用としてもよい。
層に少なくとも一層の配線を設けるという趣旨を逸脱し
ないかぎり、以上に説明した実施例に限定されるもので
はない。例えば、トランジスタは溝型でなく通常のゲー
ト構造にしてもよい。また、製造工程と共に示した各部
の材料および寸法は、本発明を限定するものではない。
さらに、折り返しデータ線構成でなく開放型データ線構
成であっても、蓄積容量コンタクトパターンに配線を通
すだけの隙間があれば、本発明を適用できる。また、１
トランジスタ１キャパシタ型以外のメモリセル、例えば
２トランジスタ２キャパシタ型メモリセルにも、本発明
は適用できる。場合によっては、データ線の上層で蓄積
電極の下層に、ワード線と同じピッチで配線し、ワード
線の裏打ち用としてもよい。
【００２５】
【発明の効果】以上述べてきたように、データ線と蓄積
電極の間に配線層を設けた本発明のメモリセルの構造で
は、その配線層をワード母線として階層型ワード線構成
を適用しワード遅延を小さくできる。その製造工程にお
いて、ワード母線を配線してから強誘電体膜を形成する
ので、強誘電体の特性劣化が起こらない。
電極の間に配線層を設けた本発明のメモリセルの構造で
は、その配線層をワード母線として階層型ワード線構成
を適用しワード遅延を小さくできる。その製造工程にお
いて、ワード母線を配線してから強誘電体膜を形成する
ので、強誘電体の特性劣化が起こらない。
【００２６】
【図１】本発明によるメモリセルの断面図である。
【図２】従来のメモリセルの断面図である。
【図３】本発明によるメモリセルの平面図である。
【図４】本発明によるメモリセルの製造工程を示す断面
図（その１）である。
図（その１）である。
【図５】本発明によるメモリセルの製造工程を示す断面
図（その２）である。
図（その２）である。
【図６】本発明によるメモリセルの製造工程を示す断面
図（その３）である。
図（その３）である。
【図７】本発明によるメモリセルの製造工程を示す断面
図（その４）である。
図（その４）である。
【図８】本発明によるメモリセルの製造工程を示す断面
図（その５）である。
図（その５）である。
【図９】本発明によるメモリセルの製造工程を示す断面
図（その６）である。
図（その６）である。
【図１０】本発明によるメモリセルの製造工程を示す断
面図（その７）である。
面図（その７）である。
【図１１】本発明によるメモリセルの製造工程を示す断
面図（その８）である。
面図（その８）である。
【図１２】本発明によるメモリセルの製造工程を示す断
面図（その９）である。
面図（その９）である。
【図１３】本発明によるメモリセルの製造工程を示す断
面図（その１０）である。
面図（その１０）である。
【図１４】本発明によるメモリセルの製造工程を示す断
面図（その１１）である。
面図（その１１）である。
１…半導体基板、２…素子間分離酸化膜、３…拡散層、
４…酸化膜、５…側壁酸化膜、６…溝ゲート、７…ゲー
ト酸化膜、８…ゲート電極（ワード線）、９…窒化膜、
１０…側壁窒化膜、１１…層間酸化膜、１２…データ
線、１３…窒化膜、１４…側壁窒化膜、１５…層間酸化
膜、１６…ワード母線、１７…層間酸化膜、１８…多結
晶シリコン、２１…蓄積電極、２２…強誘電体膜、２３
…プレート電極、３０…活性領域パターン、３１…溝形
成パターン、３２…ワード線パターン、３３…データ線
コンタクトパターン、３４…データ線パターン、３５…
ワード母線パターン、３６…蓄積容量コンタクトパター
ン、３７…蓄積電極パターン。
４…酸化膜、５…側壁酸化膜、６…溝ゲート、７…ゲー
ト酸化膜、８…ゲート電極（ワード線）、９…窒化膜、
１０…側壁窒化膜、１１…層間酸化膜、１２…データ
線、１３…窒化膜、１４…側壁窒化膜、１５…層間酸化
膜、１６…ワード母線、１７…層間酸化膜、１８…多結
晶シリコン、２１…蓄積電極、２２…強誘電体膜、２３
…プレート電極、３０…活性領域パターン、３１…溝形
成パターン、３２…ワード線パターン、３３…データ線
コンタクトパターン、３４…データ線パターン、３５…
ワード母線パターン、３６…蓄積容量コンタクトパター
ン、３７…蓄積電極パターン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｃ 7210−4Ｍ 27/10 ３２５ Ｎ 7210−4Ｍ ３２５ Ｈ (72)発明者 竹内 幹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (7)
- 【請求項１】スイッチ用トランジスタと情報記憶用キャ
パシタより構成され、該情報記憶用キャパシタの絶縁膜
は強誘電体から成り、該情報記憶用キャパシタの残留分
極により情報を記憶する半導体記憶装置において、該ス
イッチ用トランジスタを選択するためのワード線と、か
つ、該電荷蓄積用キャパシタに電荷を供給するためのデ
ータ線の上層で、さらに、該電荷蓄積用キャパシタの一
方の電極である蓄積電極の下層に、少なくとも一層の配
線が設けられていることを特徴とする半導体記憶装置。 - 【請求項２】該配線は、ワード線にほぼ平行で、かつ、
ワード線の２倍以上のピッチで配置されることを特徴と
する、請求項１に記載の半導体記憶装置。 - 【請求項３】該配線は、階層型ワード線構成のワード母
線として使用されることを特徴とする、請求項２に記載
の半導体記憶装置。 - 【請求項４】該配線は、タングステンなどの高融点金
属、もしくは、金属とシリコンの化合物であるシリサイ
ドから成ることを特徴とする、請求項１に記載の半導体
記憶装置。 - 【請求項５】該スイッチ用トランジスタと該データ線と
のコンタクトは、該配線の直下に配置されていることを
特徴とする、請求項１に記載の半導体記憶装置。 - 【請求項６】該ワード線および該データ線は、窒化膜に
より被われていることを特徴とする、請求項１に記載の
半導体記憶装置。 - 【請求項７】スイッチ用トランジスタと情報記憶用キャ
パシタより構成され、該情報記憶用キャパシタの絶縁膜
は強誘電体から成り、該情報記憶用キャパシタの残留分
極により情報を記憶する半導体記憶装置の製造方法にお
いて、該スイッチ用トランジスタを選択するためのワー
ド線と、かつ、該電荷蓄積用キャパシタに電荷を供給す
るためのデータ線の上層に、少なくとも一層の配線を形
成した後に、該電荷蓄積用キャパシタの一方の電極であ
る蓄積電極を形成することを特徴とする半導体記憶装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252824A JPH07106435A (ja) | 1993-10-08 | 1993-10-08 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252824A JPH07106435A (ja) | 1993-10-08 | 1993-10-08 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106435A true JPH07106435A (ja) | 1995-04-21 |
Family
ID=17242723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5252824A Pending JPH07106435A (ja) | 1993-10-08 | 1993-10-08 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106435A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001177068A (ja) * | 1999-11-11 | 2001-06-29 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ素子並びにその製造方法 |
| JP2007518250A (ja) * | 2003-09-17 | 2007-07-05 | マイクロン テクノロジー，インコーポレイテッド | Ｄｒａｍアクセス・トランジスタ及び形成方法 |
| JP2008535217A (ja) * | 2005-03-25 | 2008-08-28 | マイクロン テクノロジー， インク． | 凹まされたアクセス装置の形成方法 |
| JP2009071247A (ja) * | 2007-09-18 | 2009-04-02 | Elpida Memory Inc | 半導体記憶装置 |
| JP2010502008A (ja) * | 2006-08-21 | 2010-01-21 | マイクロン テクノロジー， インク． | 凹んだゲートを具えたｄｒａｍトランジスタ、およびその製造方法 |
| JP2010034567A (ja) * | 2001-04-27 | 2010-02-12 | Micron Technology Inc | 窪み付きゲート構造を有するメモリデバイス及びその製造方法 |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
-
1993
- 1993-10-08 JP JP5252824A patent/JPH07106435A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001177068A (ja) * | 1999-11-11 | 2001-06-29 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ素子並びにその製造方法 |
| JP2010034567A (ja) * | 2001-04-27 | 2010-02-12 | Micron Technology Inc | 窪み付きゲート構造を有するメモリデバイス及びその製造方法 |
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| JP2012033939A (ja) * | 2003-09-17 | 2012-02-16 | Micron Technology Inc | Ｄｒａｍアクセス・トランジスタ及び形成方法 |
| JP2008535217A (ja) * | 2005-03-25 | 2008-08-28 | マイクロン テクノロジー， インク． | 凹まされたアクセス装置の形成方法 |
| JP2010502008A (ja) * | 2006-08-21 | 2010-01-21 | マイクロン テクノロジー， インク． | 凹んだゲートを具えたｄｒａｍトランジスタ、およびその製造方法 |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| JP2009071247A (ja) * | 2007-09-18 | 2009-04-02 | Elpida Memory Inc | 半導体記憶装置 |
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