JP2009071247A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】第1のワード線20、第2のワード線33、ビット線及びキャパシタとトランジスタを含むメモリセルを有する半導体記憶装置であって、トランジスタは、半導体基板主面から突起した柱状半導体層14と、柱状半導体層14の側面に形成されたゲート絶縁膜19と、柱状半導体層14の側面を覆うように設けられたゲート電極20と、柱状半導体層14の上部に形成された上部拡散層と、柱状半導体層14の側面下方の半導体基板部分に形成された下部拡散層18とを有し、このトランジスタとキャパシタを含むメモリセルが配置された第1のセルアレイ部と、第1のセルアレイ部と同じレイアウトでダミーセルが配置された第2のセルアレイ部を有し、第2のセルアレイ部において、第1のワード線20と第2のワード線33が導電プラグ30を介して接続されている半導体記憶装置。
【選択図】図3
Description
第1の方向に沿った複数の第1のワード線と、
第1のワード線の上層側に第1の方向に沿って設けられ、対応する第1のワード線に電気的に接続された第2のワード線と、
第1の方向と交差する第2の方向に沿った複数のビット線と、
キャパシタと、このキャパシタに接続するソース、第1のワード線に接続するゲート、及びビット線に接続するドレインを有するトランジスタとを含み、第1のワード線とビット線の交差部に配置されたメモリセルを有する半導体記憶装置であって、
前記トランジスタは、半導体基板の主面に対して上方に突起した柱状半導体層と、この柱状半導体層の側面に形成されたゲート絶縁膜と、このゲート絶縁膜を介して前記柱状半導体層の側面を覆うように設けられたゲート電極と、この柱状半導体層の上部に形成された上部拡散層と、この柱状半導体層の側面下方の半導体基板部分に形成された下部拡散層とを有し、
前記キャパシタは、対応する前記トランジスタの柱状半導体層の直上に設けられ、この柱状半導体層の上部拡散層と第1の導電プラグを介して接続された下部電極と、誘電体膜と、上部電極とを有し、
前記半導体記憶装置は、前記トランジスタと前記キャパシタを含む第1のセルが配置された第1のセルアレイ部と、
第1のセルと同じ構造の柱状半導体層、ゲート絶縁膜、ゲート電極、下部電極、誘電体膜および上部電極を含む第2のセル、第1のワード線並びにビット線が、第1のセルアレイ部と同じレイアウトで配置された第2のセルアレイ部を有し、
第2のセルアレイ部において、第1のワード線と第2のワード線が第2の導電プラグを介して接続されている半導体記憶装置が提供される。
2 ピラー(ワード吊り部)
3 ビット線(セルアレイ部)
4 ビット線(ワード吊り部)
5 ワード吊り配線
6 容量コンタクト
7 シリンダ型キャパシタ(セルアレイ部)
8 シリンダ型キャパシタ(ワード吊り)
9 ワード吊りコンタクト
10A ワード線方向ピラー間隔
10B ビット線方向ピラー間隔
11 シリコン基板
12 酸化膜
13 マスク窒化膜
14 ピラー
15 側面酸化膜
16 サイドウォール窒化膜
17 酸化膜
18 下部拡散層
19 ゲート絶縁膜
20 ゲート電極(ワード線)
21 第1の層間絶縁膜
22 マスク酸化膜
23 ピラー上部開口部
24 第1の上部拡散層
25 サイドウォール窒化膜
26 シリコンプラグ層(第2の上部拡散層)
27 第2の層間絶縁膜
28 第1のストッパー窒化膜
29 ワード吊りコンタクトホール
30 ワード吊りコンタクトプラグ
31 第3の層間絶縁膜
32 ワード吊り配線形成用の溝
33 ワード吊り配線
34 第4の層間絶縁膜
35 容量コンタクトプラグ
36 第2のストッパー窒化膜
37 シリンダ層間絶縁膜
38 容量下部電極
39 容量絶縁膜
40 容量上部電極
50 ビット線部絶縁膜
51 ビット線
52 ビット線部拡散層
71 ピラー(セルアレイ部)
72 ピラー(ワード吊り部)
73 ビット線(セルアレイ部)
75 ワード吊り配線
76 容量コンタクト(セルアレイ部)
77 シリンダ型キャパシタ
79 ワード吊りコンタクト
80 セルアレイ部端部のビット線
101 シリコン基板
102 ゲート電極
103 ドレイン領域
104 ソース領域
105 ゲート絶縁膜
106 ソース電極
107 絶縁膜
108 絶縁膜
109 ドレイン電極
110 チャネルストッパ
111 フィールド絶縁膜
Claims (7)
- 第1の方向に沿った複数の第1のワード線と、
第1のワード線の上層側に第1の方向に沿って設けられ、対応する第1のワード線に電気的に接続された第2のワード線と、
第1の方向と交差する第2の方向に沿った複数のビット線と、
キャパシタと、このキャパシタに接続するソース、第1のワード線に接続するゲート、及びビット線に接続するドレインを有するトランジスタとを含み、第1のワード線とビット線の交差部に配置されたメモリセルを有する半導体記憶装置であって、
前記トランジスタは、半導体基板の主面に対して上方に突起した柱状半導体層と、この柱状半導体層の側面に形成されたゲート絶縁膜と、このゲート絶縁膜を介して前記柱状半導体層の側面を覆うように設けられたゲート電極と、この柱状半導体層の上部に形成された上部拡散層と、この柱状半導体層の側面下方の半導体基板部分に形成された下部拡散層とを有し、
前記キャパシタは、対応する前記トランジスタの柱状半導体層の直上に設けられ、この柱状半導体層の上部拡散層と第1の導電プラグを介して接続された下部電極と、誘電体膜と、上部電極とを有し、
前記半導体記憶装置は、前記トランジスタと前記キャパシタを含む第1のセルが配置された第1のセルアレイ部と、
第1のセルと同じ構造の柱状半導体層、ゲート絶縁膜、ゲート電極、下部電極、誘電体膜および上部電極を含む第2のセル、第1のワード線並びにビット線が、第1のセルアレイ部と同じレイアウトで配置された第2のセルアレイ部を有し、
第2のセルアレイ部において、第1のワード線と第2のワード線が第2の導電プラグを介して接続されている半導体記憶装置。 - 第2のセルは、当該第2のセル内の柱状半導体層と下部電極との間に絶縁膜が介在し、メモリセルとして動作しない請求項1に記載の半導体記憶装置。
- 第2のセルアレイ部において、第2の導電プラグは、第1の方向に沿って配置された複数の第2のセルにわたって延在している請求項1又は2に記載の半導体記憶装置。
- 第2のセルアレイ部において、第2の導電プラグは、柱状半導体層上に重なるように配置されている請求項1から3のいずれかに記載の半導体記憶装置。
- 第2のワード線は、前記キャパシタの下層側において、第2の方向に隣接する第1のセルの第1の導電プラグ間を通過するように配置されている請求項1から4のいずれかに記載の半導体記憶装置。
- 第1のワード線は、不純物含有ポリシリコンで形成され、第2のワード線は、第1のワード線より抵抗率の低い金属含有材料で形成されている請求項1から5のいずれかに記載の半導体記憶装置。
- 前記ビット線は、第1のワード線の下層側で交差している請求項1から6のいずれかに記載の半導体記憶装置。
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