JP5596260B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関するものである。
従来、ＳＴＣ（Stacked Capacitor Cell）型のＤＲＡＭ（Dynamic Random Access Memory）においては、微細化に伴うキャパシタの電気容量減少を補償するために、キャパシタを立体化し、高さ方向に表面積を大きくすることにより対応してきた。このため、キャパシタ断面のアスペクト比が増加したり、素子構造の複雑化を招いたりして、製造が困難になり、容量の確保と歩留りの確保の両立が困難になってきている。従来のキャパシタの構造例としては、特開２００４−７１７５９号公報に開示されるものが挙げられる。
一方、半導体装置の高機能化、高性能化に伴い、配線層の層数が増加しているが、高さ方向に伸びたキャパシタを形成した後に多層の配線構造を形成すると、歩留まりが低下する傾向があった。また、ロジック混載ＤＲＡＭの製造において、メモリセル専用のプロセスをロジック形成プロセスにも追加することになり、基本プロセスに対して、コストの増大や歩留りの低下が避けられない。
図１１に示すように、従来のＤＲＡＭ断面構造において、メモリセル領域（図１１（ａ））ではキャパシタ素子が形成され、空間が有効に利用されているが、周辺回路領域（図１１（ｂ））では、メモリセル領域のキャパシタ素子形成領域に対応する層領域においてスルーホールとその内部のビアプラグが存在するだけで、空間の利用効率が低い。
また、前述のように、ＤＲＡＭのキャパシタ素子は微細化に伴って不足する蓄積容量を確保するためにキャパシタ構造を高さ方向に大きくする必要があり、周辺回路領域では、スルーホールが通過するだけの領域の占める割合が世代毎に大きくなっている。これは、スルーホール抵抗の増大等、基本素子の性能を低下させる要因となっている。
また、従来のメモリセル内のキャパシタ領域には、信号線や他の電源線等の配線を通過させることができないので、キャパシタ完成後に独立に配線形成を行う必要がある。そのため、周辺回路において配線層を必要十分な層数とすることが困難となり、周辺回路の性能向上を十分に行うことができない。
加えて、キャパシタと配線を別々に形成するためにコスト増加の要因となっている。
以上のような理由で、大容量のＤＲＡＭ混載ロジックＬＳＩを低コストで実現することは困難である。
特開２００４−７１７５９号公報
本発明の目的は、十分な容量のメモリを有しながら、高密度で製造が容易な構造を有する半導体装置を提供することにある。
本発明によれば、以下の半導体装置およびその製造方法が提供される。
（１）半導体基板上に形成されたソース拡散層およびドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有するトランジスタと、
前記トランジスタを覆う第１の層間絶縁膜と、
第１の層間絶縁膜に形成された第１のホール内に充填され、前記ソース拡散層およびドレイン拡散層の一方に接続された第１の導体プラグと、
第１の層間絶縁膜に形成された第２のホール内に充填され、前記ソース拡散層およびドレイン拡散層の他方に接続された第２の導体プラグと、
第１の導体プラグ及び第２の導体プラグを覆う第２の層間絶縁膜と、
第２の層間絶縁膜を貫通する第３のホール内に充填され、第１の導体プラグに接続された第３の導体プラグと、
第３の導体プラグに接続され、第１の方向に沿って設けられた第１の配線と、
第１の配線を覆う第３の層間絶縁膜と、
第１の方向と交差する第２方向に沿って設けられた第２の配線と、
第２の配線を覆う第４の層間絶縁膜と、
第４の層間絶縁膜、第３の層間絶縁膜および第２の層間絶縁膜を貫通し、第２の導体プラグに達し且つ第２の配線の側面が露出するように形成された第４のホールと、
第４のホールの内壁に設けられた誘電体膜と、
第４のホール内に充填され、第２の導体プラグに接続された第４の導体プラグを有し、
第４の導体プラグと第２の配線とこれらの間に挟まれた前記誘電体膜とでキャパシタが形成されている半導体装置。
（２）第１の配線の直上に第１の方向に沿って設けられた第３の配線と、
第３の配線を覆う第５の層間絶縁膜をさらに有し、
前記第４のホールは、第５の層間絶縁膜、第４の層間絶縁膜、第３の層間絶縁膜および第２の層間絶縁膜を貫通し、第２の導体プラグに達し且つ第３の配線および第２の配線の側面が露出するように形成され、
第４の導体プラグと第３の配線とこれらの間に挟まれた前記誘電体膜とでさらにキャパシタが形成されている上記１項に記載の半導体装置。
（３）前記トランジスタ及び前記キャパシタを含むメモリセルと、前記ゲート電極を構成するワード線と、前記第１の配線を構成するビット線がマトリックス配置されたメモリセルアレイを有し、
第２の配線は、ワード線の直上に重なるように配置され、
第２の導体プラグは、基板平面において、第１の配線および第２の配線が形成されていない領域へ延在し、この延在部に接続するように第４の導体プラグが配置されている上記１項に記載の半導体装置。
（４）前記トランジスタ及び前記キャパシタを含むメモリセルと、前記ゲート電極を構成するワード線と、前記第１の配線を構成するビット線がマトリックス配置されたメモリセルアレイを有し、
第２の配線はワード線の直上に重なるように配置され、
第３の配線はビット線の直上に重なるように配置され、
第２の導体プラグは、基板平面において、第１の配線、第２の配線および第３の配線が形成されていない領域へ延在し、この延在部に接続するように第４の導体プラグが配置されている上記２項に記載の半導体装置。
（５）第２の導体プラグは、基板平面において、第２の方向に沿って両方に延在し、
第４の導体プラグとして、第１の配線を挟んで、一方の延在部に接続する導体プラグと他方の延在部に接続する導体プラグが設けられている上記３項又は４項に記載の半導体装置。
（６）前記トランジスタ及び前記キャパシタを含むメモリセルと、前記ゲート電極を構成するワード線と、前記第１の配線を構成するビット線がマトリックス配置されたメモリセルアレイと、
前記半導体基板上に形成されたソース拡散層およびドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有するトランジスタを備えた周辺回路を有し、
前記周辺回路の形成領域において、
第２の層間絶縁膜上に、第１の配線と同じ材料の配線層が形成され、
第３の層間絶縁膜上に、第２の配線と同じ材料の配線層が形成されている上記１項又は３項に記載の半導体装置。
（７）前記トランジスタ及び前記キャパシタを含むメモリセルと、前記ゲート電極を構成するワード線と、前記第１の配線を構成するビット線がマトリックス配置されたメモリセルアレイと、
前記半導体基板上に形成されたソース拡散層およびドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有するトランジスタを備えた周辺回路を有し、
前記周辺回路の形成領域において、
第２の層間絶縁膜上に、第１の配線と同じ材料の配線層が形成され、
第３の層間絶縁膜上に、第２の配線と同じ材料の配線層が形成され、
第４の層間絶縁膜上に、第３の配線と同じ材料の配線層が形成されている上記２項又は４項に記載の半導体装置。
（８）半導体基板上に、ソース拡散層、ドレイン拡散層、及び前記ソース拡散層と前記ドレイン拡散層との間にゲート絶縁膜を介して形成されたゲート電極を有するメモリセルトランジスタを形成する工程と、
前記トランジスタを覆う第１の層間絶縁膜を形成する工程と、
第１の層間絶縁膜に第１のホール及び第２のホールを形成し、第１のホール及び第２のホール内に充填され、第１のトランジスタのソース拡散層およびドレイン拡散層の一方および他方にそれぞれ接続された第１の導体プラグ及び第２の導体プラグを形成する工程と、
第１の導体プラグ及び第２の導体プラグを覆う第２の層間絶縁膜を形成する工程と、
第２の層間絶縁膜を貫通する第３のホールを形成し、第３のホール内に充填され、第１の導体プラグに接続された第３の導体プラグを形成する工程と、
第３の導体プラグに接続し、第１の方向に沿った第１の配線を形成する工程と、
第１の配線を覆う第３の層間絶縁膜を形成する工程と、
第１の方向と交差する第２方向に沿った第２の配線を形成する工程と、
第２の配線を覆う第４の層間絶縁膜を形成する工程と、
第４の層間絶縁膜、第３の層間絶縁膜および第２の層間絶縁膜を貫通し、第２の導体プラグに達し且つ第２の配線の側面が露出するように形成された第４のホールを形成する工程と、
第４のホールの内壁に誘電体膜を形成する工程と、
第４のホール内に充填され、第２の導体プラグに接続された第４の導体プラグを形成し、第４の導体プラグと第２の配線とこれらの間に挟まれた前記誘電体膜とでキャパシタが形成される工程を有する半導体装置の製造方法。
（９）前記半導体基板上に、ソース拡散層、ドレイン拡散層、及び前記ソース拡散層と前記ドレイン拡散層との間にゲート絶縁膜を介して形成されたゲート電極を有する周辺回路トランジスタを形成する工程をさらに有し、
第１の配線の形成と同時に、第１の配線と同じ材料で第２の層間絶縁膜上に前記周辺回路トランジスタに電気的に接続する第１の周辺回路配線層を形成し、
第２の配線の形成と同時に、第２の配線と同じ材料で第３の層間絶縁膜上に前記周辺回路トランジスタに電気的に接続する第２の周辺回路配線層を形成する上記８項に記載の半導体装置の製造方法。
本発明によれば、十分な容量のメモリを有しながら、高密度で製造が容易な構造を有する半導体装置を提供することができる。
以下、本発明の好適な実施の形態について説明する。
本実施形態の半導体装置は、キャパシタが形成される層領域（キャパシタ領域）に配線層を有し、この配線層をキャパシタ素子の対向電極として利用できる構造を有する。このため、十分な蓄積容量の確保と高密度化の両立を図ることができる。
本実施形態では、ＤＲＡＭキャパシタ素子において、蓄積電極に対向する対向電極を、全てのセルに共通な専用電極としないで、キャパシタ領域内を通過する配線で形成している。これにより、この配線を、周辺回路領域においても配線として利用することができ、従来高アスペクト比のスルーホール及びその内部のビアプラグが通過するだけだった領域に、必要な配線を設けることができる。また、キャパシタ領域においても配線を設けるため、空間の利用効率が向上する。このため、全体の高さが低く抑えられ、歩留まりの向上や材料の消費抑制によるコストの低減を図ることができる。
また、本実施形態では、ＤＲＡＭキャパシタ素子における対向電極の動作電圧を全てのセルに共通の専用電圧とせず、対向電極を構成する配線に個別に異なった電圧を給電することができる。従来構造では、個別に異なった電圧が給電される配線をキャパシタ形成後にメモリセル領域上に形成していたが、本実施形態ではキャパシタ領域内に直接通過させることが可能となり、この配線を利用して周辺回路にとって必要十分な配線を設けることができるため、周辺回路の性能を向上させることができる。
また、微細化に伴うキャパシタ素子の高段差化により生じる、信頼性や歩留まりの低下、周辺回路領域におけるスルーホール抵抗の増大を抑えることができる。
このような本実施形態の半導体装置の製造においては、メモリセル形成プロセスと周辺回路形成プロセスとの整合性が高まるため、大容量ＤＲＡＭ混載ＬＳＩを容易に実現できる。
加えて、メモリセルレイアウトを、直交する直線状の単純なパターンで形成することができるため、加工性が向上し、歩留りの向上を図ることができる。
以下に、本実施形態の半導体装置の一例について図面を参照して説明する。
図１は、本実施例の半導体装置のメモリセルアレイ領域のレイアウトを示す平面図である。図２は、図１に示すメモリセルアレイの部分断面図である。図２において、シリコン基板１から層間絶縁膜２２までの断面は図１のＡ−Ａ線に沿った断面を示し、窒化シリコン膜３２から上の断面は図１のＢ−Ｂ線に沿った断面を示す。Ｂ−Ｂ線に沿った断面において、ビット線コンタクトプラグ３１ｂ、ビット線４０、セル内配線６０、６ｎは透視的に描いている。図３は、対応する平面図は示していないが、本実施例における周辺回路領域の構造を示す断面図である。
図１において、素子分離領域により区分された活性領域１０が基板平面内に規則性を持って配置されている。活性領域の延在方向に直交する方向に沿って、ＭＯＳトランジスタのゲート電極とゲート電極同士を接続する配線が一体となったワード線２０が配置されている。ワード線に直交する方向に沿ってメモリセルの情報を伝送するためのビット線（データ線）４０が配置されている。
ワード線２０及びビット線４０のそれぞれと同様のパターンで必要な数のセル内配線５０、５ｎ（ｎは配線５０に加えて必要な配線層数）およびセル内配線６０、６ｎ（ｎは配線６０に加えて必要な配線層数）が配置されている。ワード線２０の直上には、セル内配線５０、５ｎが重なるように配置され、ビット線４０の直上には、セル内配線６０、６ｎが重なるように配置されている。
活性領域１０の中央にビット線と接続するためのビット線コンタクトプラグ３１が配置され、同一活性領域上の両端に、情報を蓄積するキャパシタと接続するためのキャパシタコンタクトプラグ３０が配置されている。このキャパシタコンタクトプラグ３０は、基板平面（レイアウト平面）において、ビット線４０、セル内配線５０、５ｎおよび６０、６ｎが存在しない領域までワード線方向に沿った両方向へ延在し、縦長のパターンとなっている。この基板平面において、個々のキャパシタコンタクトプラグ３０に対して、ビット線４０を挟んで両側（図中の上側と下側）の、ビット線４０、セル内配線５０、５ｎおよび６０、６ｎが存在しない領域上にそれぞれ、キャパシタ用ホールパターン９０および９１が配置される。一つのキャパシタコンタクトプラグ３０の一方の延在部に接続するホールパターン９０と、他方の延在部に接続するホールパターン９１が１ビットのセルを構成する。このホールパターン９０、９１に相当するホール内には、容量絶縁膜９２を介して蓄積電極９３が設けられる。
従来のＤＲＡＭメモリセルでは、キャパシタの対向電極としてメモリセルアレイ全体を覆う共通電極を設けるが、本実施例では、セル内配線５０、５ｎおよび６０、６ｎが対向電極となり、このような対向電極が配線の形態で多数独立して存在する。これらのセル内配線の電位は、全て基準電位としてもよいが、メモリセルの信号量を最適とするために、例えば５０％を基準電位、３０％を他の電源線、２０％を信号線というように、このＤＲＡＭメモリセルを使用するＬＳＩ製品の目的により配線の用途を選ぶことが可能となる。
図２に示されるように、Ｐ型シリコン基板１上には、ポリシリコン層２０ａ、窒化タングステン層２０ｂ、タングステン層２０ｃから構成されるワード線２０が形成され、このワード線は活性領域上でゲート電極として機能する。このゲート電極と、ゲート絶縁膜（シリコン酸化膜）１４、チャネル領域、Ｎ型低濃度拡散層、Ｎ型高濃度拡散層で構成されるＮ型ＭＯＳトランジスタが形成されている。
ワード線２０間のスペースには、高濃度拡散層に接続され、キャパシタ素子と接続するためのコンタクトプラグ３０、高濃度拡散層に接続され、ビット線と接続するためのコンタクトプラグ３１ａが形成されている。これらのコンタクトプラグは、不純物を含むポリシリコンで形成することができる。
ビット線接続用のコンタクトプラグ３１ａは、その上部の層間絶縁膜３３に形成された例えば窒化チタンとタングステンの積層構造を有するコンタクトプラグ３１ｂを介してビット線４０に接続される。
ビット線４０は、例えば窒化チタンとタングステンの積層膜から形成されている。ビット線４０の上部には層間絶縁膜７０が設けられ、この層間絶縁膜上に、ビット線に直交するセル内配線５０が形成されている。セル内配線５０は、例えば窒化チタン５０ａとアルミニウム５０ｂと窒化チタン５０ｃの積層膜で構成されている。この積層膜上には、窒化シリコン層５０ｄが設けられている。セル内配線５０の上部には層間絶縁膜８０が設けられ、この層間絶縁膜上に、例えば窒化チタン６０ａとアルミニウム６０ｂと窒化チタン６０ｃの積層膜で構成されたセル内配線６０が形成されている。この積層膜上には、窒化シリコン層６０ｄが設けられている。このセル内配線６０はセル内配線５０に直交するように、すなわちワード線２０に直交するように形成されている。
さらに順次、必要な配線層の数に応じて、層間絶縁膜７ｎおよび８ｎ（ｎはさらに必要な層数）、セル内配線５ｎおよび６ｎが形成される。セル内配線５ｎとセル内配線６ｎは、レイアウト平面において直交し、それぞれ窒化チタン５ｎａ、６ｎａ、アルミニウム５ｎｂ、６ｎｂ、窒化チタン５ｎｃ、６ｎｃの積層膜で形成することができる。これらの積層膜上には窒化シリコン膜５ｎｄ、６ｎｄが形成されている。
レイアウト平面において、ビット線４０、セル内配線５０、５ｎおよび６０、６ｎが配置されていない個々の領域（ビット線間、各層のセル内配線間のスペースが重なった領域）を覆うように開口され、ホール（キャパシタ用ホールパターン９０、９１に対応）が形成されている。このホール内に、容量絶縁膜９２として例えば酸化アルミニウムと酸化ハフニウムの積層膜が設けられ、蓄積電極９３として例えば窒化チタンがこのホールを埋め込むように形成されている。蓄積電極９３が容量絶縁膜９２を挟んでセル内配線５０、５ｎ、６０、６ｎの側壁と対向している部分にキャパシタ素子が形成されている。最上層のセル内配線の上部の層間絶縁膜９８上には層間絶縁膜９９が成膜され、図示しないが、さらに上部に必要に応じて配線層や保護膜が形成されている。
図３に示すように、本実施例における周辺回路領域においては、Ｐ型シリコン基板１上に、ポリシリコン層２３ａ、窒化タングステン層２３ｂ、タングステン層２３ｃから構成されるゲート電極２３と、シリコン酸化膜からなるゲート絶縁膜１４、チャネル領域、Ｎ型低濃度拡散層、Ｎ型高濃度拡散層で構成されるＮ型ＭＯＳトランジスタが形成されている。図示しないがＰ型ＭＯＳトランジスタも必要に応じて形成されている。
これらのトランジスタを覆うように、メモリセル領域と共通の層間絶縁膜２２、３３、７０、８０、７１および窒化シリコン膜３２が形成されている。
ゲート電極２３を避けるように高濃度拡散層に接続されるコンタクトプラグ３４が形成されており、このコンタクトプラグ３４は上部配線４１と接続されている。この配線４１は、メモリセル内のビット線４０と同材料で同時に形成される。配線４１の上部には、上層配線１５０との接続を目的としてビアプラグ２００が形成されている。この配線１５０は、メモリセルにおけるセル内配線５０と同材料（窒化チタン層１５０ａ、アルミニウム層１５０ｂ、窒化チタン層１５０ｃ）で同時に形成される。配線１５０上にはキャップ窒化シリコン層１５０ｄが形成され、その上部には、この配線層１５０と上層配線１６０との接続を目的としてビアプラグ２１０が形成されている。配線１６０は、メモリセルにおけるセル内配線６０と同材料（窒化チタン層１６０ａ、アルミニウム層１６０ｂ、窒化チタン層１６０ｃ）で同時に形成される。配線層１６０上にはキャップ窒化シリコン層１６０ｄが形成されている。
さらに順次、必要な配線層の数に応じて、層間絶縁膜７ｎおよび８ｎ（ｎはさらに必要な配線層数）、ビアプラグ２０ｎおよび２１ｎ、配線１５ｎおよび１６ｎが形成される。配線１５ｎおよび１６ｎはそれぞれ、メモリセルにおけるセル内配線５ｎおよび６ｎと同材料（窒化チタン層１５ｎａ、１６ｎａ、アルミニウム層１５ｎａ、１６ｎｂ、窒化チタン層１５ｎｃ、１６ｎｃ）で同時に形成される。これらの配線上には窒化シリコン膜１５ｎｄ、１６ｎｄが形成されている。
配線１６ｎおよび層間絶縁膜８ｎ上の層間絶縁膜９８の上部には層間絶縁膜９９が成膜され、図示しないが、さらに上部に必要に応じて配線層や保護膜が形成されている。
上記の周辺回路領域の構造は、シリコン基板上に形成されるＭＯＳトランジスタと、多層の配線と、配線間を接続するためのビアプラグと、層間絶縁膜により構成されている。図１１に示す従来構造と比較して分かるように、キャパシタ形成領域に対応する層領域において従来構造では深いビアプラグが存在するだけであったが、その領域に配線が形成されている。周辺回路領域の構造は、ＤＲＡＭメモリセルを持たないＬＳＩの断面構造と同様な構造をとることができるため、スルーホール抵抗の低減を含め、十分な性能を持つＤＲＡＭ混載ＬＳＩを得ることができる。
次に、図４〜１０を参照して上記実施例のメモリセル領域の製造方法の一例を説明する。図４は、図１のＡ−Ａ線に沿った断面に対応する。図５〜図１０においては、シリコン基板１から層間絶縁膜２２までの断面は図１のＡ−Ａ線に沿った断面を示し、窒化シリコン膜３２から上の断面は図１のＢ−Ｂ線に沿った断面を示す。Ｂ−Ｂ線に沿った断面において、ビット線コンタクトプラグ３１ｂ、ビット線４０、セル内配線６０、６ｎは透視的に描いている。
まず、図４に示す構造が得られるまでの製造工程を説明する。
シリコン基板上に酸化膜で形成された素子分離２を形成する。このシリコン基板表面に必要な不純物をイオン注入し、次いで不純物活性化のためにアニールを行う。
次に、ゲート酸化膜１４を熱酸化法で形成した後、ゲート電極となるポリシリコン膜２０ａ、窒化タングステン膜２０ｂ及びタングステン膜２０ｃ、並びにキャップ絶縁膜となる窒化シリコン膜２１を順次堆積する。リソグラフィ技術およびドライエッチング技術により、この積層膜をパターニングしてワード線２０を形成する。
次に、不純物をイオン注入して浅い低濃度拡散層を形成する。次いで、窒化シリコン膜を形成し、エッチバックを行ってワード線（ゲート電極）の側面に窒化シリコン膜からなる側壁スペーサを形成する。その後、不純物をイオン注入して深い高濃度拡散層を形成する。
次に、ワード線間のスペースを埋め込むように、例えばＢＰＳＧ膜からなる層間絶縁膜２２を形成する。必要に応じてＣＭＰ（化学的機械的研磨）により平坦化した後、リソグラフィ技術およびドライエッチング技術を用いてコンタクトホールを形成する。次いで、コンタクトホールを埋め込むように、不純物を含むポリシリコン膜を形成する。続いて、ＣＭＰを行ってホール外の平坦部のポリシリコン膜を除去してコンタクトプラグ３０および３１ａを形成する。
次に、エッチングストッパとなる窒化シリコン膜３２と酸化シリコンからなる層間絶縁膜３３を形成する。その後、リソグラフィ技術およびエッチング技術を用いて、ビット線コンタクトプラグを形成するためのコンタクトホールを形成する。次いで、このコンタクトホールを埋め込むように、例えば窒化チタン膜とタングステン膜の積層膜を形成する。続いて、ＣＭＰを行ってホール外の平坦部の積層膜を除去してビット線コンタクトプラグ３１ｂを形成する。
次に、例えば窒化チタン膜とタングステン膜の積層膜を成膜した後、リソグラフィ技術およびドライエッチング技術を用いてこの積層膜を加工し、ワード線２０に直交するビット線４０を形成する。このビット線の形成と同時に、図示しないが周辺回路領域において配線４０を形成する。
以上の工程により、図４に示す構造を得ることができる。
次に、図５に示す構造が得られるまでの製造工程を説明する。
ビット線４０及び配線４１を覆うように層間絶縁膜７０形成した後、この層間絶縁膜７０に、図示しないが周辺回路領域において上層配線との接続のためのビアプラグ２００を形成する。
次に、セル内配線５０となる窒化チタン膜５０ａ、アルミニウム膜５０ｂ及び窒化チタン膜５０ｃ、並びにキャップ絶縁膜となる窒化シリコン膜５０ｄを順次形成する。次いで、リソグラフィ技術およびドライエッチング技術を用いて、ワード線２０とほぼ同様のパターンを持つセル内配線５０を形成する。このセル内配線の形成と同時に、図示しないが周辺回路領域において配線１５０を形成する。
次に、セル内配線５０を覆うように層間絶縁膜８０を形成した後、図示しないが周辺回路領域において上層配線との接続のためのビアプラグ２１０を形成する。
次に、セル内配線６０となる窒化チタン膜６０ａ、アルミニウム膜６０ｂ及び窒化チタン膜６０ｃ、並びにキャップ絶縁膜となる窒化シリコン膜６０ｄを順次形成する。次いで、リソグラフィ技術およびドライエッチング技術を用いて、ビット線４０とほぼ同様のパターンを持つセル内配線６０を形成する。このセル内配線の形成と同時に、図示しないが周辺回路領域において配線１６０を形成する。この配線１６０とセル内配線６０を覆うように層間絶縁膜７１を形成する。
以上の工程により、図５に示す構造を得ることができる。
この後、図６に示すように、さらに必要な配線層数ｎに応じて以下のとおり、順次セル内配線５ｎ、６ｎを形成する。
層間絶縁膜７ｎを形成した後、この層間絶縁膜７ｎに、図示しないが周辺回路領域において上層配線との接続のためのビアプラグ２０ｎを形成する。
次に、セル内配線５ｎとなる窒化チタン膜５ｎａ、アルミニウム膜５ｎｂ及び窒化チタン膜５ｎｃ、並びにキャップ絶縁膜となる窒化シリコン膜５ｎｄを順次形成する。次いで、リソグラフィ技術およびドライエッチング技術を用いて、ワード線２０とほぼ同様のパターンを持つセル内配線５ｎを形成する。セル内配線５ｎの形成と同時に、図示しないが周辺領域において配線１５ｎを形成する。
次に、セル内配線５ｎを覆うように層間絶縁膜８ｎを形成した後、図示しないが周辺回路領域において上層配線との接続のためのビアプラグ２１ｎを形成する。
次に、セル内配線６ｎとなる窒化チタン膜６ｎａ、アルミニウム膜６ｎｂ及び窒化チタン膜６ｎｃ、並びにキャップ絶縁膜となる窒化シリコン膜６ｎｄを順次形成する。次いで、リソグラフィ技術およびドライエッチング技術を用いて、ビット線４０とほぼ同様のパターンを持つセル内配線６ｎを形成する。セル内配線６ｎの形成と同時に、図示しないが周辺領域において配線１６ｎを形成する。
次に、最上層となるセル内配線６ｎを覆うように層間絶縁膜９８を形成する。
以上の工程により、図６に示す構造を得ることができる。
次に、図７に示す構造が得られるまでの製造工程を説明する。
レイアウト平面において、ビット線４０、セル内配線５０、５ｎおよび６０、６ｎが配置されていない領域（ビット線間、各層のセル内配線間のスペースが重なった領域）を包含する領域が開口するようにホールを形成する。このホールは、リソグラフィ技術およびドライエッチング技術を用いて形成する。ドライエッチングにおいては、酸化シリコン膜のエッチング速度に対して窒化シリコン膜のエッチング速度が、例えば１／５０程度遅い条件を選ぶことにより、セル内配線上の窒化シリコン膜からなるキャップ絶縁膜５０ｄ、５ｎｄ、６０ｄ、６ｎｄはほとんどエッチングされない。また、コンタクトプラグ３０上部の窒化シリコン膜３２にてエッチングを制御性良く止めることができる。その後、窒化シリコン膜３２のエッチング速度が比較的早い条件でドライエッチングを行って、コンタクトプラグ３０上の窒化シリコン膜３２を除去する。
以上の工程により、図７に示す構造を得ることができる。形成されたホール内では、ビット線４０、セル内配線５０、５ｎおよび６０、６ｎの側面が露出する。
次に、図８に示すように、ホール内を含む表面に、酸化アルミニウムと酸化ハフニウムの積層膜からなる容量絶縁膜９２と保護酸化膜９４を順次形成する。
次に、図９に示すように、異方性ドライエッチング技術を用いてエッチバックを行い、ホール外部およびホール底部の容量絶縁膜９２および保護酸化膜９４を除去する。
次に、フッ酸を用いたウェットエッチングによりホール内の保護酸化膜９４を除去する。その後、ホールを埋め込むように例えば窒化チタン膜を形成し、次いでドライエッチング技術によりホール外部表面の窒化チタンを除去して蓄積電極９３を形成する。これにより、図１０に示す構造を得ることができる。
この後、層間絶縁膜９９を形成し、さらに必要に応じて配線層や保護膜を形成して、ＤＲＡＭメモリと周辺回路を備えた半導体製品を得ることができる。
上記の製造プロセスでは、必要なセル内配線を全て形成した後に、ホールを形成してキャパシタを形成したが、例えばセル内配線が６層分必要な場合、セル内配線を３層分形成した後にホールを形成してキャパシタを形成し、続いて残りの３層分のセル内配線を形成した後にホールを形成してキャパシタを形成するというように、キャパシタの形成を複数回に分けて行うことも可能である。これにより、分割された各工程において十分な加工精度を保つことができ、所望の蓄積容量をもつＤＲＡＭメモリ領域を精度よく容易に形成することができる。
本発明は、ＤＲＡＭメモリセルを搭載する半導体装置全般に適用可能であり、上記の実施例に限定されるものではない。
本発明による半導体装置の一実施例のメモリセルアレイ領域のレイアウトを示す平面図。 本発明による実施例のメモリセル領域の断面図。 本発明による実施例の周辺回路領域の断面図。 本発明による製造方法の一例を説明するためのビット線形成後のメモリセル領域の断面図。 図４に示す構造の形成工程に続く工程によるセル内配線６０形成後のメモリセル領域の断面図。 図５に示す構造の形成工程に続く工程によるセル内配線６ｎ形成後のメモリセル領域の断面図。 図６に示す構造の形成工程に続く工程によるキャパシタ用ホール形成後のメモリセル領域の断面図。 図７に示す構造の形成工程に続く工程による容量絶縁膜形成後のメモリセル領域の断面図。 図８に示す構造の形成工程に続く工程による容量絶縁膜エッチバック後のメモリセル領域の断面図。 図９に示す構造の形成工程に続く工程によるキャパシタ形成後のメモリセル領域の構造断面図。 従来技術による半導体装置のＤＲＡＭメモリセル領域および周辺回路領域の断面図。
符号の説明
１．Ｐ型シリコン基板
２．素子分離用酸化膜
１０．活性領域
１４．ゲート絶縁膜
２０．ワード線（ゲート電極）
２０ａ．ポリシリコン層
２０ｂ．窒化タングステン層
２０ｃ．タングステン層
２１．キャップ窒化シリコン層
２２．層間絶縁膜
２３．ゲート電極
２３ａ．ポリシリコン層
２３ｂ．窒化タングステン層
２３ｃ．タングステン層
３０．キャパシタコンタクトプラグ
３１．ビット線コンタクトプラグ
３１ａ．ビット線コンタクトプラグ下部
３１ｂ．ビット線コンタクトプラグ上部
３２．キャパシタ用ホールパターンストッパ用窒化シリコン膜
３３．層間絶縁膜
３４．コンタクトプラグ
４０．ビット線（データ線）
４１．配線
５０．ビット線と直交するセル内配線
５０ａ．窒化チタン層
５０ｂ．アルミニウム層
５０ｃ．窒化チタン層
５０ｄ．キャップ窒化シリコン層
５ｎ．ビット線と直交するセル内配線
５ｎａ．窒化チタン層
５ｎｂ．アルミニウム層
５ｎｃ．窒化チタン層
５ｎｄ．キャップ窒化シリコン層
６０．ワード線と直交するセル内配線
６０ａ．窒化チタン層
６０ｂ．アルミニウム層
６０ｃ．窒化チタン層
６０ｄ．キャップ窒化シリコン層
６ｎ．ワード線と直交するセル内配線
６ｎａ．窒化チタン層
６ｎｂ．アルミニウム層
６ｎｃ．窒化チタン層
６ｎｄ．キャップ窒化シリコン層
７０．層間絶縁膜
７１．層間絶縁膜
７ｎ．層間絶縁膜
８０．層間絶縁膜
８ｎ．層間絶縁膜
９０．キャパシタ用ホールパターン
９１．キャパシタ用ホールパターン
９２．容量絶縁膜
９３．蓄積電極
９４．容量絶縁膜保護膜
９８．層間絶縁膜
９９．層間絶縁膜
１５０．セル内配線５０と同時に形成する周辺回路用配線
１５０ａ．窒化チタン層
１５０ｂ．アルミニウム層
１５０ｃ．窒化チタン層
１５０ｄ．キャップ窒化シリコン層
１５ｎ．セル内配線５ｎと同時に形成する周辺回路用配線
１５ｎａ．窒化チタン層
１５ｎｂ．アルミニウム層
１５ｎｃ．窒化チタン層
１５ｎｄ．キャップ窒化シリコン層
１６０．セル内配線６０と同時に形成する周辺回路用配線
１６０ａ．窒化チタン層
１６０ｂ．アルミニウム層
１６０ｃ．窒化チタン層
１６０ｄ．キャップ窒化シリコン層
１６ｎ．セル内配線６ｎと同時に形成する周辺回路用配線
１６ｎａ．窒化チタン層
１６ｎｂ．アルミニウム層
１６ｎｃ．窒化チタン層
１６ｎｄ．キャップ窒化シリコン層
２００．ビアプラグ
２０ｎ．ビアプラグ
２１０．ビアプラグ
２１ｎ．ビアプラグ

Claims (6)

  1. 半導体基板上に形成されたソース拡散層およびドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有するトランジスタと、
    前記トランジスタを覆う第１の層間絶縁膜と、
    第１の層間絶縁膜に形成された第１のホール内に充填され、前記ソース拡散層およびドレイン拡散層の一方に接続された第１の導体プラグと、
    第１の層間絶縁膜に形成された第２のホール内に充填され、前記ソース拡散層およびドレイン拡散層の他方に接続された第２の導体プラグと、
    第１の導体プラグ及び第２の導体プラグを覆う第２の層間絶縁膜と、
    第２の層間絶縁膜を貫通する第３のホール内に充填され、第１の導体プラグに接続された第３の導体プラグと、
    第３の導体プラグに接続され、第１の方向に沿って設けられた第１の配線と、
    第１の配線を覆う第３の層間絶縁膜と、
    第１の方向と交差する第２の方向に沿って設けられた第２の配線と、
    第２の配線を覆う第４の層間絶縁膜と、
    第４の層間絶縁膜、第３の層間絶縁膜および第２の層間絶縁膜を貫通し、第２の導体プラグに達し且つ第２の配線の側面が露出するように形成された第４のホールと、
    第４のホールの内壁に設けられた誘電体膜と、
    第４のホール内に充填され、第２の導体プラグに接続された第４の導体プラグを有し、
    第４の導体プラグと第２の配線とこれらの間に挟まれた前記誘電体膜とでキャパシタが形成され、
    第１の配線の直上に第１の方向に沿って設けられた第３の配線と、
    第３の配線を覆う第５の層間絶縁膜をさらに有し、
    前記第４のホールは、第５の層間絶縁膜、第４の層間絶縁膜、第３の層間絶縁膜および第２の層間絶縁膜を貫通し、第２の導体プラグに達し且つ第３の配線および第２の配線の側面が露出するように形成され、
    第４の導体プラグと第３の配線とこれらの間に挟まれた前記誘電体膜とでさらにキャパシタが形成されている半導体装置。
  2. 半導体基板上に形成されたソース拡散層およびドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有するトランジスタと、
    前記トランジスタを覆う第１の層間絶縁膜と、
    第１の層間絶縁膜に形成された第１のホール内に充填され、前記ソース拡散層およびドレイン拡散層の一方に接続された第１の導体プラグと、
    第１の層間絶縁膜に形成された第２のホール内に充填され、前記ソース拡散層およびドレイン拡散層の他方に接続された第２の導体プラグと、
    第１の導体プラグ及び第２の導体プラグを覆う第２の層間絶縁膜と、
    第２の層間絶縁膜を貫通する第３のホール内に充填され、第１の導体プラグに接続された第３の導体プラグと、
    第３の導体プラグに接続され、第１の方向に沿って設けられた第１の配線と、
    第１の配線を覆う第３の層間絶縁膜と、
    第１の方向と交差する第２の方向に沿って設けられた第２の配線と、
    第２の配線を覆う第４の層間絶縁膜と、
    第４の層間絶縁膜、第３の層間絶縁膜および第２の層間絶縁膜を貫通し、第２の導体プラグに達し且つ第２の配線の側面が露出するように形成された第４のホールと、
    第４のホールの内壁に設けられた誘電体膜と、
    第４のホール内に充填され、第２の導体プラグに接続された第４の導体プラグを有し、
    第４の導体プラグと第２の配線とこれらの間に挟まれた前記誘電体膜とでキャパシタが形成され、
    前記トランジスタ及び前記キャパシタを含むメモリセルと、前記ゲート電極を構成するワード線と、前記第１の配線を構成するビット線がマトリックス配置されたメモリセルアレイを有し、
    第２の配線は、ワード線の直上に重なるように配置され、
    第２の導体プラグは、基板平面において、第１の配線および第２の配線が形成されていない領域へ延在し、この延在部に接続するように第４の導体プラグが配置されている半導体装置。
  3. 前記トランジスタ及び前記キャパシタを含むメモリセルと、前記ゲート電極を構成するワード線と、前記第１の配線を構成するビット線がマトリックス配置されたメモリセルアレイを有し、
    第２の配線はワード線の直上に重なるように配置され、
    第３の配線はビット線の直上に重なるように配置され、
    第２の導体プラグは、基板平面において、第１の配線、第２の配線および第３の配線が形成されていない領域へ延在し、この延在部に接続するように第４の導体プラグが配置されている請求項１に記載の半導体装置。
  4. 第２の導体プラグは、基板平面において、第２の方向に沿って両方に延在し、
    第４の導体プラグとして、第１の配線を挟んで、一方の延在部に接続する導体プラグと他方の延在部に接続する導体プラグが設けられている請求項２又は３に記載の半導体装置。
  5. 前記トランジスタ及び前記キャパシタを含むメモリセルと、前記ゲート電極を構成するワード線と、前記第１の配線を構成するビット線がマトリックス配置されたメモリセルアレイと、
    前記半導体基板上に形成されたソース拡散層およびドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有するトランジスタを備えた周辺回路を有し、
    前記周辺回路の形成領域において、
    第２の層間絶縁膜上に、第１の配線と同じ材料の配線層が形成され、
    第３の層間絶縁膜上に、第２の配線と同じ材料の配線層が形成されている請求項２に記載の半導体装置。
  6. 前記トランジスタ及び前記キャパシタを含むメモリセルと、前記ゲート電極を構成するワード線と、前記第１の配線を構成するビット線がマトリックス配置されたメモリセルアレイと、
    前記半導体基板上に形成されたソース拡散層およびドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有するトランジスタを備えた周辺回路を有し、
    前記周辺回路の形成領域において、
    第２の層間絶縁膜上に、第１の配線と同じ材料の配線層が形成され、
    第３の層間絶縁膜上に、第２の配線と同じ材料の配線層が形成され、
    第４の層間絶縁膜上に、第３の配線と同じ材料の配線層が形成されている請求項１又は３に記載の半導体装置。
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