JPWO2002075812A1 - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents
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Abstract
ゲート電極(7)(ワード線WL)の側壁に酸化シリコン膜によって構成される側壁絶縁膜(11)を形成し、ビット線容量の主要な成分である対ワード線容量成分を小さくする。また、コンタクトホール(12)の上部の酸化シリコン膜(31)をドライエッチングしてゲート電極(7)(ワード線WL)のスペースの上部にビット線接続用の開孔を形成する際、酸化シリコン膜(31)の下層にエッチングストッパとなる窒化シリコン膜(19)を設け、開孔の底部がキャップ絶縁膜(9)の上面よりも下方に後退する量を低減する。
Description
技術分野
本発明は、半導体集積回路装置およびその製造技術に関し、特に、DRAM(Dynamic Random Access Memory)を有する半導体集積回路装置およびその製造に適用して有効な技術に関する。
背景技術
半導体集積回路装置の製造プロセスでは、半導体基板上に堆積した酸化シリコン膜をエッチングして開孔を形成する際、開孔の底部に露出する下層の酸化シリコン膜が過剰にエッチングされるのを防ぐため、上層の酸化シリコン膜と下層の酸化シリコン膜との間に窒化シリコン膜を設け、これをエッチングのストッパとして利用することが行われている(例えば特開平11−26574号公報など)。
また、近年の大容量DRAMなどの製造プロセスでは、微細化されたワード線のスペースにビット線および容量素子と半導体基板とを接続するための開孔を形成する際、ワード線の上部を覆う絶縁膜(キャップ絶縁膜)と側壁を覆う絶縁膜(側壁絶縁膜)とを窒化シリコン膜で構成し、酸化シリコン膜と窒化シリコン膜とのエッチングレート差を利用することによって、上記開孔をワード線のスペースに対して自己整合的に形成するセルフアライン・コンタクト(Self Align・Contact;SAC)技術が採用されている。(例えば特開平9−252098号公報など)。
また、特開2000−77622号公報は、ワード線のキャップ絶縁膜と側壁絶縁膜とを酸化シリコン膜で構成したDRAMに関するものであるが、ワード線の上部の層間絶縁膜をエッチングして開孔を形成する際に酸化シリコン膜からなる側壁絶縁膜がエッチングされるのを防ぐため、上記層間絶縁膜を窒化シリコン膜とその上部に形成した酸化シリコン膜とで構成し、下層の窒化シリコン膜をエッチングのストッパとして利用する技術を開示している。
発明の開示
本発明者は、256メガビット(Mbit)DRAMおよび1ギガビット(Gbit)DRAMの開発を進めるなかで、リフレッシュ時間間隔を長くするための一対策として、ビット線容量の低減を図ることを検討している。
ビット線容量の成分は、対隣接ビット線、対基板、対蓄積電極、対ワード線および対プレート電極に分けられるが、ビット線の上方に情報蓄積用容量素子を配置する、いわゆるキャパシタ・オーバー・ビットライン(Capacitor Over Bitline;COB)構造のメモリセルの場合は、ビット線とワード線との距離が近くなるために、対ワード線容量成分が最大の成分となる。従って、ビット線容量を低減するためには、対ワード線容量を低減することが最優先課題となる。
前述したように、セルフアライン・コンタクト(SAC)技術を採用する従来の製造プロセスでは、ワード線の上部と側壁とを酸化シリコン膜に対するエッチング選択比が大きい窒化シリコン膜で覆っている。しかし、窒化シリコン膜の比誘電率は、酸化シリコン膜のそれよりも約2倍程度大きいため、ワード線の上部と側壁とを窒化シリコン膜で覆うと、ビット線の対ワード線容量が大きくなってしまう。
一方、ビット線の対ワード線容量を低減するために、ワード線の側壁絶縁膜あるいはキャップ絶縁膜を酸化シリコン膜で構成した場合は、ワード線のスペースにビット線と基板とを接続する開孔(コンタクトホール)を形成する際に側壁絶縁膜あるいはキャップ絶縁膜が深く削られ、開孔の底部がワード線に近接してしまうため、この場合も、ビット線の対ワード線容量が大きくなってしまう。
本発明の目的は、メモリセルサイズが微細化されたDRAMのビット線容量を低減することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体集積回路装置は、半導体基板上に、互いに並行して延在するように形成された複数の第1導体片と、前記第1導体片の側壁に形成された酸化シリコン膜からなる第1側壁絶縁膜と、前記第1導体片の間に形成された第2導体片と、前記複数の第1および第2導体片の上部に形成された窒化シリコン膜からなる第1絶縁膜と、前記第1絶縁膜の上部に形成された酸化シリコン膜からなる第2絶縁膜とを有し、前記複数の第2導体片のそれぞれの上部の前記第1および第2絶縁膜には第1開孔が形成され、前記第1開孔の内部には、前記第2導体片に電気的に接続された第3導体片が形成されているものである。
本発明の半導体集積回路装置の製造方法は、以下の工程を有している。
半導体基板上に第1導体片を形成し、第1導体片および半導体基板の上部に第1絶縁膜を形成する工程と、前記第1導体片の間に位置するように、前記第1絶縁膜に第1開孔を形成した後、前記第1開孔の側壁に酸化シリコン膜からなる第1側壁絶縁膜を形成する工程と、前記第1開孔の内部に第2導体片を形成する工程と、前記第1および第2導体片の上部に窒化シリコン膜からなる第2絶縁膜を形成し、前記第2絶縁膜の上部に酸化シリコン膜からなる第3絶縁膜を形成する工程と、前記第1開孔の上部の前記第3絶縁膜および前記第2絶縁膜に第2開孔を形成し、前記第2開孔の底部に前記第2導体片を露出させた後、前記第2開孔の内部に、前記第2導体片に電気的に接続された第3導体片を形成する工程。
発明を実施するための最良の形態
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有するものには同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
図1は、本実施形態のDRAM(Dynamic Random Access Memory)が形成された半導体チップ1Aの全体平面図である。
長方形の半導体チップ1Aの主面には、例えば256Mbit(メガビット)の記憶容量を有するDRAMが形成されている。このDRAMは、複数のメモリアレイ(MARY)からなる記憶部とそれらの周囲に配置された周辺回路部PCとを有している。また、半導体チップ1Aの中央部には、ワイヤやバンプ電極などが接続される複数のボンディングパッドBPが1列に配置されている。
図2は、メモリアレイ(MARY)の一端部を示す半導体基板(以下、基板という)の断面図である。
例えばp型の単結晶シリコンからなる基板1の主面にはp型ウエル2が形成されており、p型ウエル2には素子分離溝4が形成されている。この素子分離溝4によって周囲を規定されたp型ウエル2のアクティブ領域には、複数のメモリセルが形成されている。メモリセルのそれぞれは、nチャネル型MISFET(Metal Insulator Semiconductor Field Effect Transistor)によって構成された一個のメモリセル選択用MISFETQtとその上部に形成された一個の情報蓄積用容量素子Cとによって構成されている。メモリセル選択用MISFETQtは、主としてゲート絶縁膜6、アクティブ領域以外の領域においてワード線WLを構成するゲート電極7および一対のn型半導体領域(ソース、ドレイン領域)8によって構成されている。ゲート電極7(ワード線WL)は、例えばP(リン)がドープされたn型多結晶シリコン膜、WN(窒化タングステン)膜およびW(タングステン)膜を積層した3層の導電体膜によって構成されている。
図3は、周辺回路部(PC)の一部を示す基板1の断面図である。周辺回路部(PC)の基板1にはp型ウエル2およびn型ウエル3が形成されている。p型ウエルのアクティブ領域にはnチャネル型MISFETQnが形成され、n型ウエル3のアクティブ領域にはpチャネル型MISFETQpが形成されている。nチャネル型MISFETQnは、主としてゲート絶縁膜6、ゲート電極7および一対のn+型半導体領域(ソース、ドレイン領域)17によって構成され、pチャネル型MISFETQpは、主としてゲート絶縁膜6、ゲート電極7および一対のp+型半導体領域(ソース、ドレイン領域)18によって構成されている。すなわち、周辺回路部(PC)は、nチャネル型MISFETQnとpチャネル型MISFETQpとを組み合わせた相補型MISFETによって構成されている。
図2に示すように、メモリセル選択用MISFETQtのゲート電極7(ワード線WL)の側壁には、2層の側壁絶縁膜10、11が形成されている。外側の側壁絶縁膜11は、例えば30nm程度の膜厚を有する酸化シリコン膜によって構成され、内側の側壁絶縁膜10は、第1の側壁絶縁膜11よりも薄い膜厚(例えば10nm〜15nm程度)の窒化シリコン膜によって構成されている。酸化シリコン膜によって構成された側壁絶縁膜11の高さは、ゲート電極7(ワード線WL)の上面よりも高く、かつゲート電極7(ワード線WL)の上部を覆っているキャップ絶縁膜9の上端部よりも低くなっている。
ゲート電極7、7のスペースには、上記2層の側壁絶縁膜10、11によって周囲を囲まれたコンタクトホール(開孔)12、13が形成されており、コンタクトホール12、13の内部には、例えばP(リン)がドープされたn型多結晶シリコン膜によって構成されたプラグ(導体層)14が埋め込まれている。
メモリセル選択用MISFETQtの上部には2層の絶縁膜(下層から順に窒化シリコン膜19および酸化シリコン膜31)が形成されており、酸化シリコン膜31の上部にはメモリセルに対してデータの書き込みおよび読み出しを行うビット線BLが形成されている。ビット線BLは、例えばW(タングステン)のようなメタル膜によって構成されている。ビット線BLは、酸化シリコン膜31および窒化シリコン膜19に形成されたスルーホール32とその下部の前記コンタクトホール12とを通じてメモリセル選択用MISFETQtのn型半導体領域(ソース、ドレイン)8の一方と電気的に接続されている。スルーホール32の内部には、例えばTiN膜の上部にW膜を積層したメタル膜によって構成されるプラグ33が埋め込まれている。
ビット線BLの上部には酸化シリコン膜34および窒化シリコン膜35が形成されており、窒化シリコン膜35の上部には情報蓄積用容量素子Cが形成されている。情報蓄積用容量素子Cは、窒化シリコン膜35の上部の厚い膜厚の酸化シリコン膜39をエッチングして形成した深い溝40の内部に形成された下部電極41と、下部電極41の上部に形成された容量絶縁膜42および上部電極43とによって構成されている。
情報蓄積用容量素子Cの下部電極41は、例えばRu(ルテニウム)膜によって構成され、スルーホール36およびその下部のコンタクトホール13を通じてメモリセル選択用MISFETQtのn型半導体領域(ソース、ドレイン)8の他方と電気的に接続されている。容量絶縁膜42は、例えばBST(BaXSr1−XTiO3;Barium Strontium Titanate)膜によって構成され、上部電極43は例えばRu膜によって構成されている。この情報蓄積用容量素子Cの上部には、酸化シリコン膜51を介してAl合金配線52が形成されている。
図3に示すように、周辺回路部(PC)のnチャネル型MISFETQnおよびpチャネル型MISFETQpのそれぞれの側壁には、2層の側壁絶縁膜10、21が形成されている。外側の側壁絶縁膜21は、例えば70nm程度の膜厚を有する酸化シリコン膜によって構成され、内側の側壁絶縁膜10は、前述したメモリセル選択用MISFETQtの側壁絶縁膜10と同じ窒化シリコン膜によって構成されている。
nチャネル型MISFETQnの上部には第1層配線44、45が形成され、pチャネル型MISFETQpの上部には第1層配線46、47が形成されている。これらの第1層配線44〜47は、前述したビット線BLと同じメタル膜によって構成され、ビット線BLを形成する工程で同時に形成される。
第1層配線44、45は、その下部の絶縁膜(酸化シリコン膜31、窒化シリコン膜19および酸化シリコン膜22)に形成されたコンタクトホール48を通じてnチャネル型MISFETQnのn+型半導体領域(ソース、ドレイン領域)17と電気的に接続されている。また、第1層配線46、47は、その下部の絶縁膜(酸化シリコン膜31、窒化シリコン膜19および酸化シリコン膜22)に形成されたコンタクトホール49を通じてpチャネル型MISFETQpのp+型半導体領域(ソース、ドレイン領域)18と電気的に接続されている。コンタクトホール48、49の内部には、例えばTiN膜の上部にW膜を積層したメタル膜によって構成されるプラグ33が埋め込まれている。
第1層配線44〜47の上部には、下層から順に酸化シリコン膜34、窒化シリコン膜35、厚い膜厚の酸化シリコン膜39および酸化シリコン膜51が形成され、酸化シリコン膜51の上部には第2層配線であるAl合金配線53、54が形成されている。Al合金配線53は、その下部の絶縁膜(酸化シリコン膜51、酸化シリコン膜39、窒化シリコン膜35および酸化シリコン膜34)に形成されたスルーホール55を通じて第1層配線44と電気的に接続されている。スルーホール55の内部には、例えばTiN膜の上部にW膜を積層したメタル膜によって構成されるプラグ56が埋め込まれている。
次に、上記のように構成された本実施形態のDRAMの製造方法を図4〜図58を用いて工程順に説明する。
まず、図4(メモリアレイの一端部を示す平面図)、図5(図4のA−A線に沿った断面図)および図6(周辺回路部の一部を示す断面図)に示すように、基板1の主面の素子分離領域に素子分離溝4を形成する。素子分離溝4は、基板1の主面をエッチングして深さ300〜400nm程度の溝を形成し、続いてこの溝の内部を含む基板1上にCVD法で膜厚600nm程度酸化シリコン膜5を堆積した後、溝の外部の不要な酸化シリコン膜5を化学機械研磨(Chemical Mechanical Polishing;CMP)法で研磨、除去することによって形成する。図4に示すように、素子分離溝4を形成することにより、メモリアレイには、周囲が素子分離溝4で囲まれた細長い島状のパターンを有する多数のアクティブ領域Lが形成される。
次に、図7(メモリアレイの一端部を示す断面図)および図8(周辺回路部の一部を示す断面図)に示すように、基板1の一部にB(ホウ素)をイオン注入し、他の一部にP(リン)をイオン注入した後、基板1を熱処理してこれらの不純物を基板1内に拡散させることにより、p型ウエル2およびn型ウエル3を形成する。
次に、図9、図10および図11に示すように、基板1を熱酸化してp型ウエル2およびn型ウエル3のそれぞれの表面に膜厚6nm〜7nm程度の酸化シリコンからなるゲート絶縁膜6を形成し、続いてゲート絶縁膜6の上部にメモリセル選択用MISFETQt、nチャネル型MISFETQnおよびpチャネル型MISFETQpのそれぞれのゲート電極7を形成する。ゲート電極7を形成するには、例えばP(リン)をドープした膜厚70nm程度のn型多結晶シリコン膜をゲート絶縁膜6上にCVD法で堆積し、続いてその上部に膜厚5nm程度のWN(窒化タングステン)膜および膜厚60nm程度のW(タングステン)膜をスパッタリング法で堆積し、さらにその上部に膜厚200nm程度のキャップ絶縁膜9を堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングする。キャップ絶縁膜9は、窒化シリコン膜(または酸化シリコン膜と窒化シリコン膜との積層膜)で構成する。ゲート電極7は、ポリサイド膜(多結晶シリコン膜と高融点金属シリサイド膜との積層膜)で構成してもよい。
図9に示すように、メモリセル選択用MISFETQtのゲート電極7は、アクティブ領域L以外の領域でワード線WLを構成し、アクティブ領域Lの長辺と斜めに交差する方向に延在する。メモリセル選択用MISFETQtのゲート電極7のゲート長は、例えば0.13□m〜1.4□m程度、隣接するゲート電極7(ワード線WL)とのスペースは、例えば0.12□m程度である。
次に、図12および図13に示すように、p型ウエル2にAs(ヒ素)をイオン注入することによって、メモリアレイのp型ウエル2にn型半導体領域(ソース、ドレイン領域)8を形成し、周辺回路部のp型ウエル2にn−型半導体領域15を形成する。また、周辺回路部のn型ウエル3にB(ホウ素)をイオン注入することによって、p−型半導体領域16を形成する。ここまでの工程により、メモリセル選択用MISFETQtが略完成する。
次に、図14および図15に示すように、基板1上にCVD法で膜厚10nm〜15nm程度の薄い窒化シリコン膜10Aを堆積した後、その上部にCVD法で膜厚70nm程度の酸化シリコン膜21Aを堆積することにより、ゲート電極7(ワード線WL)のスペースを酸化シリコン膜21Aで埋め込む。酸化シリコン膜21Aは、ゲート電極7(ワード線WL)のスペースの2分の1より大きい膜厚で堆積し、このスペースに空隙ができないようにする。窒化シリコン膜10Aは、後の工程でゲート電極7のスペースにコンタクトホール(開孔)を形成するためのドライエッチングを行う際、素子分離溝4の内部の酸化シリコン膜5が削られるのを防ぐエッチングストッパとして使用される。従って、酸化シリコン膜5の削れ量が問題とならないような場合は、窒化シリコン膜10Aを省略してもよい。
次に、図16に示すように、周辺回路部の酸化シリコン膜21Aおよび窒化シリコン膜10Aを異方的にエッチングしてゲート電極7の側壁に2層の側壁絶縁膜21、10を形成する。次に、図17に示すように、周辺回路部のp型ウエル2にP(リン)をイオン注入することによって、n+型半導体領域(ソース、ドレイン領域)17を形成し、n型ウエル3にB(ホウ素)をイオン注入することによって、p+型半導体領域(ソース、ドレイン領域)18を形成する。ここまでの工程により、周辺回路部のnチャネル型MISFETQnおよびpチャネル型MISFETQpが略完成する。
次に、図18および図19に示すように、基板1上にCVD法で膜厚600nm程度の厚い酸化シリコン膜22を堆積した後、この酸化シリコン膜22を化学機械研磨法で研磨、平坦化することにより、酸化シリコン膜22の表面の高さをメモリアレイと周辺回路部とで均一にする。このとき、キャップ絶縁膜9の一部を構成する窒化シリコン膜を研磨のストッパに用い、酸化シリコン膜22の表面の高さをキャップ絶縁膜9の上面まで後退させてもよい。
次に、図20および図21(図9のB−B線に沿った断面図)に示すように、酸化シリコン膜22の上部にCVD法で膜厚10nm程度の薄い酸化シリコン膜23を堆積し、続いて酸化シリコン膜23の上部にCVD法で膜厚70nm程度の多結晶シリコン膜24Aを堆積した後、多結晶シリコン膜24Aの上部に膜厚60nm程度の反射防止膜25および膜厚400nm程度のフォトレジスト膜26をスピン塗布する。酸化シリコン膜23は、化学機械研磨法で研磨されたときに生じた下層の酸化シリコン膜22の表面の微細な傷を補修するために堆積する。
次に、図22および図23に示すように、フォトレジスト膜26をマスクにして反射防止膜25および多結晶シリコン膜24Aのそれぞれの一部をドライエッチングすることにより、耐エッチングマスク24を形成する。図24は、多結晶シリコン膜24Aによって構成された上記耐エッチングマスク24のパターン(グレイの着色を施した部分)を示す平面図である。図示のように、耐エッチングマスク24は、メモリアレイを横切ってアクティブ領域Lの長辺方向に延在する細長いスリット状または溝状の開孔27を有している。ゲート電極7のスペースにコンタクトホール(開孔)12、13を形成するための耐エッチングマスク24にこのようなスリット状(溝状)の開孔部27を設けた理由については後述する。
次に、フォトレジスト膜26および反射防止膜25を除去した後、図25および図26に示すように、耐エッチングマスク24をマスクにして開孔27内の酸化シリコン膜23、22、21Aをドライエッチングすることにより、n型半導体領域(ソース、ドレイン領域)8の上部、すなわちゲート電極7のスペースにコンタクトホール(開孔)12、13を形成する。コンタクトホール12、13の一方(コンタクトホール12)は、n型半導体領域(ソース、ドレイン領域)8の一方とビット線BLとを接続するために使用され、他方(コンタクトホール13)は、n型半導体領域(ソース、ドレイン領域)8の他方と情報蓄積用容量素子Cの下部電極41とを接続するために使用される。
上記酸化シリコン膜23、22、21Aのドライエッチングは、キャップ絶縁膜9の一部を構成する窒化シリコン膜および窒化シリコン膜10Aをエッチングストッパにして行う。これにより、酸化シリコン膜21A、22、23をドライエッチングする際に素子分離溝4の内部の酸化シリコン膜5が削られる不具合を防止することができると共に、キャップ絶縁膜9が削られてゲート電極7(ワード線WL)の上面が露出する不具合を防止することができる。また、このドライエッチングを行うことにより、ゲート電極7(ワード線WL)の側壁に窒化シリコン膜10Aによって構成される側壁絶縁膜10が形成される。
次に、図27および図28に示すように、基板1上にCVD法で膜厚30nm程度の酸化シリコン膜11Aを堆積した後、図29に示すように、酸化シリコン膜11Aを異方的にエッチングすることにより、ゲート電極7(ワード線WL)の側壁に酸化シリコン膜11Aによって構成される側壁絶縁膜11を形成する。このとき、図30に示すように、スリット状(溝状)の開孔27の延在方向に沿った酸化シリコン膜22、21Aの側壁にも、酸化シリコン膜11Aによって構成される側壁絶縁膜11が形成される。
上記酸化シリコン膜11Aの異方性エッチングは、窒化シリコンからなる側壁絶縁膜10およびキャップ絶縁膜9の一部である窒化シリコン膜をエッチングストッパにして行う。これにより、ゲート電極7(ワード線WL)の側壁に形成される側壁絶縁膜11の高さがキャップ絶縁膜9の上面よりも低くなる(図29)。また、側壁絶縁膜11に対して施される異方性エッチングのエッチング量は、後にキャップ絶縁膜9の窒化シリコン膜をストッパにして行われる化学機械研磨によるキャップ絶縁膜9の膜減りを考慮しても、酸化シリコンからなる側壁絶縁膜11の上端がキャップ絶縁膜9の上面よりも確実に低くなるように、側壁絶縁膜11の上端とキャップ絶縁膜9の上面との高さの差を確保しておくことが望ましい。一方、酸化シリコン膜22、21Aの側壁に形成される側壁絶縁膜11は、ゲート電極7(ワード線WL)の側壁に形成される側壁絶縁膜11よりも上端部の位置が高くなる(図30)。
ここまでの工程により、メモリセル選択用MISFETQtのゲート電極7(ワード線WL)の側壁には、薄い膜厚の窒化シリコン膜(10A)とそれよりも厚い膜厚の酸化シリコン膜(11A)とによって構成される2層の側壁絶縁膜10、11が形成される。また、酸化シリコン膜(11A)によって構成される側壁絶縁膜11は、ゲート電極7(ワード線WL)の側壁における高さがキャップ絶縁膜9の上面よりも低いため、ゲート電極7(ワード線WL)のスペースに形成されたコンタクトホール12、13のゲート長方向に沿った断面は、図29に示すように、上部の径(a)が底部の径(b)よりも大きくなる(a>b)。
次に、図31および図32に示すように、コンタクトホール12、13の底部に残った薄い膜厚の窒化シリコン膜10Aをドライエッチングで除去してn型半導体領域(ソース、ドレイン領域)8の表面を露出させる。続いて、このドライエッチングでダメージを受けたn型半導体領域(ソース、ドレイン領域)8の表面を薄くドライエッチングしてダメージを除去した後、この表面をフッ酸で洗浄する。
次に、図33および図34に示すように、例えばP(リン)をドープした膜厚100nm程度のn型多結晶シリコン膜14AをCVD法で堆積することにより、コンタクトホール12、13の内部をn型多結晶シリコン膜14Aで埋め込む。なお、周辺回路部にコンタクトホール12、13よりも径の大きいコンタクトホールがある場合は、コンタクトホール内部のn型多結晶シリコン膜14Aの膜厚が不足し、次の工程でn型多結晶シリコン膜14Aを研磨したときにコンタクトホールの底部の基板1が削れる虞れがあるので、n型多結晶シリコン膜14Aの上部に、例えばCVD法で膜厚200nm程度の酸化シリコン膜をさらに堆積しておいてもよい。
次に、図35および図36に示すように、n型多結晶シリコン膜14A、多結晶シリコンからなる耐エッチングマスク24およびその下層の酸化シリコン膜21A、22、23を化学機械研磨法で研磨することにより、コンタクトホール12、13の外部のn型多結晶シリコン膜14Aを除去し、コンタクトホール12、13の内部にn型多結晶シリコン膜14Aによって構成されるプラグ14を形成する。この化学機械研磨は、キャップ絶縁膜9の一部を構成する窒化シリコン膜をストッパにして行う。
このように、本実施形態では、まずアクティブ領域Lの長辺方向に延在するスリット状(溝状)の開孔27を有する耐エッチングマスク24を使って酸化シリコン膜21A、22、23をドライエッチングすることにより、ゲート電極7のスペースにコンタクトホール(開孔部)12、13を形成する。次に、コンタクトホール12、13の壁面を構成するゲート電極7の側壁および酸化シリコン膜22、21Aの側壁に酸化シリコン膜11Aによって構成される側壁絶縁膜11を形成した後、コンタクトホール12、13の内部にプラグ14を形成する。
また、本実施形態では、キャップ絶縁膜9の一部を窒化シリコン膜で構成する積層構造とすることにより、前記n型多結晶シリコン膜14Aに化学機械研磨を施す際に前記窒化シリコン膜をストッパとして使用することができるので、キャップ絶縁膜9の膜厚の制御が容易になる。
さらに、本実施形態のキャップ絶縁膜9は、前記化学機械研磨の際にストッパとして使用される窒化シリコン膜の下層に酸化シリコン膜を設けた積層構造となっているので、前記ゲート電極7の加工の際に対レジスト選択比や対タングステン選択比の観点からは好ましくない窒化シリコン膜の膜厚を抑えつつ、化学機械研磨終了時点でのキャップ絶縁膜9の膜厚を確保することができる。
図37(a)は、上記したスリット状(溝状)の開孔27を有する耐エッチングマスク24を使って形成したコンタクトホール12の概略平面図である。このコンタクトホール12の側壁には酸化シリコン膜によって構成される側壁絶縁膜11が形成されるので、この側壁絶縁膜11の内側の領域(グレイの着色を施した領域)がコンタクトホール12の底部に露出したn型半導体領域8とプラグ14とが接触する領域になる。
一方、図37(b)は、コンタクトホール開孔領域に穴状の開孔30を有する耐エッチングマスクを使って形成したコンタクトホール12の概略平面図である。この場合もコンタクトホール12の側壁に側壁絶縁膜11が形成されるので、この側壁絶縁膜11の内側の領域(グレイの着色を施した領域))がコンタクトホール12の底部に露出したn型半導体領域8とプラグ14とが接触する領域になる。ところが、このような穴状の開孔30を有する耐エッチングマスクを使って形成したコンタクトホール12は、フォトマスクの合わせずれによって開孔30の位置がアクティブ領域Lの長辺方向にずれた場合、図37(c)に示すように、n型半導体領域8とプラグ14とが接触する領域が小さくなる。これに対し、アクティブ領域Lの長辺方向に延在するスリット状(溝状)の開孔部27を有する耐エッチングマスクを使って形成したコンタクトホール12の場合は、フォトマスクの合わせずれによって開孔27の位置がアクティブ領域Lの長辺方向にずれた場合でも、n型半導体領域8とプラグ14とが接触する領域が小さくなることはない。すなわち、スリット状(溝状)の開孔27を有する耐エッチングマスクを使ってコンタクトホール12を形成する本実施形態によれば、コンタクトホール12に埋め込んだプラグ14とn型半導体領域8との接触面積を最大限に確保することができるので、プラグ14とn型半導体領域8との間の接触抵抗の増大を抑制することができる。
耐エッチングマスクに形成された開孔の形状によるプラグ14とn型半導体領域8とのコンタクト面積の差は、従来のセルフアライン・コンタクト(SAC)技術で行われているように、ゲート電極の側壁に側壁絶縁膜を形成した後、ゲート電極のスペースにコンタクトホールを形成する場合と、本実施形態のように、ゲート電極のスペースにコンタクトホールを形成した後、ゲート電極の側壁に側壁絶縁膜を形成する場合とで異なってくる。
次に、図38および図39に示すように、基板1上にCVD法で膜厚20nm程度の窒化シリコン膜19を堆積し、続いて窒化シリコン膜19の上部にCVD法で膜厚300nm程度の酸化シリコン膜31を堆積した後、化学機械研磨法で酸化シリコン膜31を100nm程度研磨することによって、その表面を平坦化する。酸化シリコン膜31の平坦化は、後の工程でメモリセル選択用MISFETQtの上部に形成されるスルーホール(32、36)の開孔精度を高くするために行う。
次に、図40および図41に示すように、フォトレジスト膜28をマスクにしてコンタクトホール12の上部の酸化シリコン膜31をドライエッチングする。酸化シリコン膜31のドライエッチングは、その下層の窒化シリコン膜19をエッチングストッパに用いて行う。すなわち、このドライエッチングは、窒化シリコン膜19に対する酸化シリコン膜31のエッチング選択比が大きくなるような条件で行い、コンタクトホール12の上部の窒化シリコン膜19が完全には除去されないようにする。
次に、図42、図43および図44に示すように、上記フォトレジスト膜28をマスクにしてコンタクトホール12の上部の窒化シリコン膜19をドライエッチングすることにより、コンタクトホール12の上部にスルーホール32を形成する。窒化シリコン膜19のドライエッチングは、酸化シリコン膜に対するエッチング選択比が大きくなるような条件で行う。
ここで、酸化シリコン膜31の下層に窒化シリコン膜19を設けた理由を図45および図46を用いて説明する。図45は、図42のA−A線(アクティブ領域Lの長辺方向)に沿った断面図、図46は、同じくB−B線(ワード線Wの延在方向)に沿った断面図であり、いずれも酸化シリコン膜31の下層に窒化シリコン膜19を設けない場合の図である。
アクティブ領域Lの長辺方向に沿った断面(図45)を見ると、ゲート電極7(ワード線WL)の上部は窒化シリコン膜を含んだキャップ絶縁膜9で覆われている。そのため、フォトレジスト膜28をマスクにしてコンタクトホール12の上部の酸化シリコン膜31をドライエッチングする際に、スルーホール32とその下部のコンタクトホール12との位置が多少ずれた場合でも、キャップ絶縁膜9がエッチングストッパとなるため、スルーホール32の底部がキャップ絶縁膜9の上面よりも下方に後退する量は僅かで済む。
ところが、ワード線Wの延在方向に沿った断面(図46)を見ると、コンタクトホール12の下方には、エッチングストッパとなる窒化シリコン膜(19)が存在しない。そのため、酸化シリコン膜31をエッチングすると、その下層の酸化シリコン膜22や、酸化シリコンからなる側壁絶縁膜11までもがエッチングされてしまい、スルーホール32の底部がキャップ絶縁膜9の上面よりも大幅に後退する(図の矢印で示す箇所)。その結果、後述する工程でスルーホール32の内部にメタルのプラグ33を埋め込み、さらにプラグ33の上部にビット線BLを形成した場合、プラグ33とゲート電極7(ワード線WL)との距離が短くなるために、ビット線BLとゲート電極7(ワード線WL)との間に形成される容量が大きくなってしまう。
これに対し、本実施形態のように、酸化シリコン膜31の下層に窒化シリコン膜19を設けた場合は、前記図44に示すように、スルーホール32の底部の酸化シリコン膜22や側壁絶縁膜11の削れが僅かで済むため、スルーホール32の内部に埋め込まれるプラグ33とゲート電極7(ワード線WL)との距離を確保することができ、ビット線BLとゲート電極7(ワード線WL)との間に形成される容量の増加を防止することができる。
次に、図47に示すように、酸化シリコン膜31の上部に形成したフォトレジスト膜29をマスクにして周辺回路部の酸化シリコン膜31、窒化シリコン膜19、酸化シリコン膜22を順次エッチングすることにより、nチャネル型MISFETQnのn+型半導体領域(ソース、ドレイン領域)17の上部にコンタクトホール48を形成し、pチャネル型MISFETQpのp+型半導体領域(ソース、ドレイン領域)18の上部にコンタクトホール49を形成する。
次に、図48〜図50に示すように、スルーホール32およびコンタクトホール48、49の内部にプラグ33を形成する。プラグ33を形成するには、例えばCVD法で酸化シリコン膜31の上部にTiNなどからなるバリアメタル膜を堆積し、続いてバリアメタル膜の上部にCVD法でW膜を堆積することによってスルーホール32およびコンタクトホール48、49の内部にこれらの膜を埋め込んだ後、スルーホール32およびコンタクトホール48、49の外部のこれらの膜を化学機械研磨法で除去する。
次に、図51〜図53に示すように、酸化シリコン膜31の上部にビット線BLを形成する。また、図54に示すように、周辺回路部の酸化シリコン膜31の上部に第1層配線44〜47を形成する。ビット線BLおよび第1層配線44〜47を形成するには、例えば酸化シリコン膜31の上部にスパッタリング法で膜厚10nm程度のTiN膜(またはWN膜)および膜厚50nm程度のW膜を堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングする。ビット線BLは、スルーホール32の内部に埋め込まれたプラグ33およびコンタクトホール12の内部に埋め込まれたプラグ14を介してメモリセル選択用MISFETQtのn型半導体領域(ソース、ドレイン領域)8の一方と電気的に接続される。
このように、本実施形態のDRAMは、メモリセル選択用MISFETQtのゲート電極7の側壁に窒化シリコン膜によって構成される側壁絶縁膜10と酸化シリコン膜によって構成される側壁絶縁膜11とを形成し、これらの側壁絶縁膜10、11によって周囲を囲まれたゲート電極7のスペース(コンタクトホール12、13)にプラグ14を埋め込む。これにより、酸化シリコン膜よりも比誘電率が大きい窒化シリコン膜だけで側壁絶縁膜を構成する従来のセルフアライン・コンタクト(SAC)技術に比べて側壁絶縁膜の実効的な比誘電率を小さくすることができるため、ビット線容量の主要な成分である対ワード線容量成分を小さくすることができる。
また、本実施形態のDRAMは、ゲート電極7の上部のキャップ絶縁膜9を酸化シリコン膜と窒化シリコン膜との積層膜で構成する。これにより、酸化シリコン膜よりも比誘電率が大きい窒化シリコン膜だけでキャップ絶縁膜を構成する従来のセルフアライン・コンタクト(SAC)技術に比べてキャップ絶縁膜の実効的な比誘電率を小さくすることができるため、ビット線容量の対ワード線容量成分をさらに小さくすることができる。
また、本実施形態のDRAMは、ビット線BLの下部の酸化シリコン膜31をエッチングしてスルーホール32を形成する際、あらかじめ酸化シリコン膜31の下層にエッチングストッパとなる窒化シリコン膜19を形成しておき、スルーホール32の底部の酸化シリコン膜22や側壁絶縁膜11の削れを抑制する。これにより、スルーホール32の内部に埋め込まれるプラグ33とゲート電極7(ワード線WL)との距離を確保することができるので、ビット線容量の対ワード線容量成分をさらに小さくすることができる。
次に、図55に示すように、ビット線BLの上部にCVD法で膜厚300nm程度の酸化シリコン膜34を堆積した後、その表面を化学機械研磨法で平坦化する。次に、酸化シリコン膜34の上部にCVD法で膜厚50nm程度の窒化シリコン膜35を堆積した後、窒化シリコン膜35、酸化シリコン膜35、31および窒化シリコン膜19を順次ドライエッチングすることによって、プラグ14が埋め込まれたコンタクトホール13の上部にスルーホール36を形成する。
この場合も、酸化シリコン膜31の下層に窒化シリコン膜19を形成したことにより、フォトマスクの合わせずれなどによってスルーホール36とコンタクトホール13との位置が多少ずれた場合でも、窒化シリコン膜19がエッチングストッパとなるため、スルーホール36の底部の酸化シリコン膜22の削れを抑制することができる。これにより、次の工程でスルーホール36の内部に埋め込まれるプラグ37とゲート電極7(ワード線WL)との距離を確保することができるので、後の工程でスルーホール36の上部に形成される情報蓄積用容量素子Cとゲート電極7(ワード線WL)との間に形成される容量の増加を防止し、ゲート電極7(ワード線WL)の遅延を抑制することができる。
次に、スルーホール36の内部にプラグ37を形成し、さらにプラグ37の表面にバリアメタル膜38を形成する。プラグ37およびバリアメタル膜38を形成するには、例えば窒化シリコン膜35の上部にPをドープしたn型多結晶シリコン膜をCVD法で堆積することによってスルーホール36の内部にn型多結晶シリコン膜を埋め込んだ後、スルーホール36の外部のn型多結晶シリコン膜をドライエッチングで除去する。このとき、スルーホール36の内部のn型多結晶シリコン膜をオーバーエッチングし、プラグ37の表面を窒化シリコン膜35の表面よりも下方に後退させることによって、プラグ37の上部にバリアメタル膜38を埋め込むためのスペースを確保する。次に、窒化シリコン膜35の上部にスパッタリング法でTiN膜を堆積することにより、スルーホール36内のプラグ37の上部にTaN(窒化タンタル)膜を埋め込んだ後、スルーホール36の外部のTaN膜を化学機械研磨法で除去する。
後の工程でスルーホール36の上部に形成される情報蓄積用容量素子Cの下部電極とプラグ37との間に介在する上記バリアメタル膜38は、情報蓄積容量素子Cの容量絶縁膜形成工程で行われる高温熱処理の際に、下部電極を構成するRu膜とプラグ37を構成する多結晶シリコン膜との界面で所望しない反応が生じるのを抑制するために形成する。
前述したように、ゲート電極7の側壁に形成された2層の側壁絶縁膜10、11のうち、外側の側壁絶縁膜11は、ゲート電極7の側壁における高さがキャップ絶縁膜9の上面よりも低いため、ゲート長方向に沿ったコンタクトホール12、13の断面は、上部の径が底部の径よりも大きい(図29参照)。すなわち、コンタクトホール12、13の内部に埋め込まれたプラグ14の径は、コンタクトホール12、13の底部よりも上部の方が大きい。
これにより、コンタクトホール13の上部にスルーホール36を形成した際、フォトマスクの合わせずれなどによってスルーホール36の中心がコンタクトホール13の中心からずれたとしても、コンタクトホール13の表面積が大きいために、両者の接触面積を十分に確保することができる。
次に、図56に示すように、スルーホール36の上部に下部電極41、容量絶縁膜42および上部電極43によって構成される情報蓄積用容量素子Cを形成し、スルーホール36の内部に埋め込まれたプラグ37およびコンタクトホール13の内部に埋め込まれたプラグ14を介して情報蓄積用容量素子Cの下部電極41とメモリセル選択用MISFETQtのn型半導体領域(ソース、ドレイン領域)8の他方とを電気的に接続することにより、メモリセルが略完成する。
情報蓄積用容量素子Cは、次のような方法で形成する。まず、窒化シリコン膜35の上部にCVD法で膜厚1□m程度の厚い酸化シリコン膜39を堆積し、続いてフォトレジスト膜(図示せず)をマスクにして酸化シリコン膜39ドライエッチングすることにより、スルーホール36の上部に溝40を形成する。酸化シリコン膜39のエッチングは、窒化シリコン膜35をエッチングストッパにして行い、下層の酸化シリコン膜34が削られないようにする。
次に、溝40の内部を含む酸化シリコン膜39の上部にCVD法で膜厚70nm〜80nm程度のRu膜を堆積する。次に、溝40の内部のRu膜が除去されるのを防ぐために溝40の内部にフォトレジスト膜を埋め込んだ後、このフォトレジスト膜で覆われていない溝40の外部のRu膜をドライエッチングによって除去し、溝40の内部に埋め込んだフォトレジスト膜をアッシングで除去することにより、溝40の側壁および底面にRu膜によって構成される下部電極41を形成する。
次に、下部電極41が形成された溝40の内部を含む酸化シリコン膜39上に容量絶縁膜42を形成する。容量絶縁膜42は、例えばCVD法で堆積した膜厚は20nm程度のBST膜によって構成する。容量絶縁膜42は、BST膜の他、例えばBaTiO3(チタン酸バリウム)、PbTiO3(チタン酸鉛)、PZT、PLT、PLZTなどのペロブスカイト型金属酸化物からなる高(強)誘電体膜によって構成することもできる。
次に、容量絶縁膜42の上部に上部電極43を形成する。上部電極43は、例えばCVD法またはスパッタリング法で堆積した膜厚200nm程度のRu膜によって構成する。ここまでの工程により、Ru膜によって構成される下部電極41、BST膜によって構成される容量絶縁膜42およびRu膜によって構成される上部電極43からなる情報蓄積用容量素子Cが完成する。
次に、図57に示すように、情報蓄積用容量素子Cの上部にCVD法で酸化シリコン膜51を堆積した後、図58に示すように、周辺回路部の酸化シリコン膜51、39、窒化シリコン膜35および酸化シリコン膜34を順次エッチングして第1層配線44の上部にスルーホール55を形成した後、スルーホール55の内部にプラグ56を形成する。プラグ56は、例えばTiN膜とW膜との積層膜で構成する。
その後、酸化シリコン膜51の上部にスパッタリング法で形成したAl合金膜をパターニングしてAl合金配線52〜54を形成することにより、前記図2および図3に示すDRAMが略完成する。
(実施の形態2)
本実施形態のDRAMの製造方法を図59〜図62を用いて工程順に説明する。まず、図59に示すように、前記実施の形態1と同様の方法でメモリアレイにメモリセル選択用MISFETQtを形成し、周辺回路部にnチャネル型MISFETQn、pチャネル型MISFETQpを形成した後、それらの上部に酸化シリコン膜22、23を形成し、酸化シリコン膜23の上部に多結晶シリコン膜からなる耐エッチングマスク24を形成する。ここまでの工程は、前記実施の形態1の図4〜図24に示した工程と同じである。
次に、図60に示すように、耐エッチングマスク24をマスクにして酸化シリコン膜21A、22、23をドライエッチングすることにより、ゲート電極7のスペースにコンタクトホール(開孔)12、13を形成する。このとき、本実施形態では、n型半導体領域(ソース、ドレイン領域)8の上部を覆っている窒化シリコン膜10Aもエッチングし、コンタクトホール(開孔)12、13の底部にn型半導体領域(ソース、ドレイン領域)8の表面を露出させる。前記実施の形態1と同様、ここまでの工程により、ゲート電極7(ワード線WL)の側壁に窒化シリコン膜10Aによって構成される側壁絶縁膜10が形成される。
次に、上記ドライエッチングでダメージを受けたn型半導体領域(ソース、ドレイン領域)8の表面を薄くドライエッチングし、次いでフッ酸洗浄を行った後、図61に示すように、基板1上にCVD法で膜厚30nm程度の酸化シリコン膜11Aを堆積し、続いて図62に示すように、酸化シリコン膜11Aを異方的にエッチングすることにより、ゲート電極7(ワード線WL)の側壁に膜厚30nm程度の酸化シリコン膜11Aによって構成される側壁絶縁膜11を形成する。その後の工程は、前記実施の形態1と同じである。
このように、本実施形態の製造方法は、コンタクトホール12、13の底部の窒化シリコン膜10Aを除去した後、ゲート電極7(ワード線WL)の側壁に側壁絶縁膜11を形成するので、側壁絶縁膜11の底部には窒化シリコン膜10Aが残らない(図62)。
一方、ゲート電極7(ワード線WL)の側壁に側壁絶縁膜11を形成した後にコンタクトホール12、13の底部の窒化シリコン膜10Aを除去する前記実施の形態1の製造方法では、側壁絶縁膜11の底部に窒化シリコン膜10Aが残る(図31)。このように、ゲート電極7(ワード線WL)の側壁端部に窒化シリコン膜10Aが残ると、この窒化シリコン膜10Aとその下層のゲート絶縁膜6との界面が帯電し、メモリセルのリーク電流を変動させる要因となる。
従って、ゲート電極7(ワード線WL)の側壁端部に窒化シリコン膜10Aを残さない本実施形態の製造方法によれば、このような不具合を防止してメモリセルの特性変動を抑制することができる。
(実施の形態3)
本実施形態のDRAMの製造方法を図63〜図80を用いて工程順に説明する。まず、図63および図64に示すように、前記実施の形態1と同様の方法でメモリアレイにメモリセル選択用MISFETQtを形成し、周辺回路部にnチャネル型MISFETQnおよびpチャネル型MISFETQpを形成した後、それらの上部に堆積した酸化シリコン膜22を化学機械研磨法で研磨、平坦化する。ここまでの工程は、前記実施の形態1の図4〜図19に示した工程と同じである。ただし、本実施形態では、キャップ絶縁膜9の一部を構成する窒化シリコン膜を研磨のストッパに用い、酸化シリコン膜22の表面の高さをキャップ絶縁膜9の上面まで後退させる。
次に、図65〜図67に示すように、酸化シリコン膜22の上部にCVD法で酸化シリコン膜23を堆積した後、酸化シリコン膜23の上部に形成したフォトレジスト膜60をマスクにして酸化シリコン膜23、22、21Aをドライエッチングすることにより、n型半導体領域(ソース、ドレイン領域)8の上部、すなわちゲート電極7のスペースに丸穴状のコンタクトホール(開孔)61、62を形成する。酸化シリコン膜23、22、21Aのドライエッチングは、キャップ絶縁膜9の一部を構成する窒化シリコン膜および窒化シリコン膜10Aをエッチングストッパにして行う。これにより、酸化シリコン膜21A、22、23をドライエッチングする際に素子分離溝4の内部の酸化シリコン膜5が削られる不具合を防止することができると共に、キャップ絶縁膜9が削られてゲート電極7(ワード線WL)の上面が露出する不具合を防止することができる。また、このドライエッチングを行うことにより、ゲート電極7(ワード線WL)の側壁に窒化シリコン膜10Aによって構成される側壁絶縁膜10が形成される。
このように、本実施形態では、酸化シリコン膜23の上部に形成したフォトレジスト膜60をマスクにしたドライエッチングでゲート電極7のスペースに丸穴状のコンタクトホール(開孔)61、62を形成する。これにより、多結晶シリコン膜からなる耐エッチングマスク24をマスクにしたドライエッチングでゲート電極7のスペースにコンタクトホール(開孔)12、13を形成する前記実施の形態1の方法に比べて工程を短縮することができる。
次に、図68および図69に示すように、基板1上に堆積した酸化シリコン膜を異方的にエッチングすることにより、ゲート電極7(ワード線WL)の側壁に側壁絶縁膜11を形成する。前述したように、本実施形態では、酸化シリコン膜22を研磨、平坦化する際、その表面の高さをキャップ絶縁膜9の上面まで後退させるため(図63参照)、側壁絶縁膜11の高さは、アクティブ領域の長辺方向(A−A線方向)とこれに交差するゲート電極7(ワード線WL)の延在方向(B−B線方向)とで等しくなる。また、側壁絶縁膜11の上端は、キャップ絶縁膜9の上面よりも低くしておく。
次に、図70および図71に示すように、コンタクトホール61、62の底部に残った薄い膜厚の窒化シリコン膜10Aをドライエッチングで除去してn型半導体領域(ソース、ドレイン領域)8の表面を露出させた後、例えばP(リン)をドープしたn型多結晶シリコン膜をコンタクトホール61、62の内部に埋め込むことによって、プラグ14を形成する。
本実施形態の製造方法では、側壁絶縁膜11の上端は、すべての方向でキャップ絶縁膜9の上面よりも低くなるため、コンタクトホール61、62の内部に埋め込まれたプラグ14の表面は、前記実施の形態1のそれに比べて面積が広くなる。すなわち、コンタクトホール61とその上部に形成されるスルーホール32との接触面積およびコンタクトホール62とその上部に形成されるスルーホール36との接触面積は、いずれも前記実施の形態1のそれに比べて大きくなる。
次に、図72および図73に示すように、基板1上にCVD法で膜厚20nm程度の窒化シリコン膜19を堆積し、続いて窒化シリコン膜19の上部にCVD法で膜厚300nm程度の酸化シリコン膜31を堆積した後、化学機械研磨法で酸化シリコン膜31を100nm程度研磨することによって、その表面を平坦化する。
次に、図74および図75に示すように、フォトレジスト膜28をマスクにしてコンタクトホール61の上部の酸化シリコン膜31をドライエッチングする。酸化シリコン膜31のドライエッチングは、その下層の窒化シリコン膜19をエッチングストッパに用いて行う。すなわち、このドライエッチングは、窒化シリコン膜19に対する酸化シリコン膜31のエッチング選択比が大きくなるような条件で行い、コンタクトホール61の上部の窒化シリコン膜19が完全には除去されないようにする。
次に、図76、図77および図78に示すように、上記フォトレジスト膜28をマスクにしてコンタクトホール61の上部の窒化シリコン膜19をドライエッチングすることにより、コンタクトホール61の上部にスルーホール32を形成する。窒化シリコン膜19のドライエッチングは、酸化シリコン膜に対するエッチング選択比が大きくなるような条件で行う。
このように、酸化シリコン膜31の下層に窒化シリコン膜19を設けることにより、スルーホール32の底部の酸化シリコン膜22や側壁絶縁膜11の削れが僅かで済むため、前記実施の形態1と同様、スルーホール32の内部に埋め込まれるプラグ33とゲート電極7(ワード線WL)との距離を確保することができ、ビット線BLとゲート電極7(ワード線WL)との間に形成される容量の増加を防止することができる。
次に、図79および図80に示すように、スルーホール32の内部に前述した方法でプラグ33を形成する。その後の工程は、前記実施の形態1と同様であるため、その説明は省略する。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態では、DRAMに適用した場合について説明したが、これに限定されるものではない。すなわち本発明は、ゲート電極の側壁絶縁膜の少なくとも一部を酸化シリコン膜で構成した場合において、ゲート電極の上部を覆う酸化シリコン膜をエッチングしてゲート電極のスペースにコンタクトホール(開孔)を形成するプロセスを有する半導体集積回路装置に適用することができる。
産業上の利用可能性
本発明によれば、ビット線の容量を低減することができる。これにより、情報蓄積用容量素子に蓄積された電荷(情報)を読み出すときの信号電圧を大きくすることができるので、信号のノイズマージンが大きくなり、リフレッシュサイクルを延ばし、消費電力を低減することができる。
また、一本のビット線に接続するメモリセルの数を増やすことができるので、センスアンプの数を減らすことができ、その分、チップ面積を縮小することができるので、ウエハ当たりのチップ取得数を増やして製造歩留まりを向上させることができる。
【図面の簡単な説明】
図1は、本発明の一実施の形態であるDRAMを形成した半導体チップの全体平面図である。
図2は、本発明の一実施の形態であるDRAMの構成を示す半導体基板の要部断面図である。
図3は、本発明の一実施の形態であるDRAMの構成を示す半導体基板の要部断面図である。
図4は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部平面図である。
図5は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図6は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図7は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図8は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図9は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部平面図である。
図10は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図11は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図12は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図13は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図14は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図15は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図16は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図17は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図18は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図19は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図20は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図21は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図22は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図23は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図24は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部平面図である。
図25は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図26は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図27は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図28は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図29は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図30は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図31は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図32は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図33は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図34は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図35は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図36は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図37(a)は、スリット状(溝状)の開孔部を有する耐エッチングマスクを使って形成したコンタクトホールの概略平面図、(b)および(c)は、穴状の開孔部を有する耐エッチングマスクを使って形成したコンタクトホールの概略平面図である。
図38は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図39は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図40は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図41は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図42は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部平面図である。
図43は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図44は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図45は、本発明者が検討した問題点を説明する断面図である。
図46は、本発明者が検討した問題点を説明する断面図である。
図47は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図48は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図49は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図50は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図51は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部平面図である。
図52は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図53は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図54は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図55は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図56は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図57は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図58は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図59は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図60は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図61は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図62は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図63は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図64は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図65は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部平面図である。
図66は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図67は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図68は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図69は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図70は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図71は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図72は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図73は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図74は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図75は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図76は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部平面図である。
図77は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図78は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図79は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図80は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
本発明は、半導体集積回路装置およびその製造技術に関し、特に、DRAM(Dynamic Random Access Memory)を有する半導体集積回路装置およびその製造に適用して有効な技術に関する。
背景技術
半導体集積回路装置の製造プロセスでは、半導体基板上に堆積した酸化シリコン膜をエッチングして開孔を形成する際、開孔の底部に露出する下層の酸化シリコン膜が過剰にエッチングされるのを防ぐため、上層の酸化シリコン膜と下層の酸化シリコン膜との間に窒化シリコン膜を設け、これをエッチングのストッパとして利用することが行われている(例えば特開平11−26574号公報など)。
また、近年の大容量DRAMなどの製造プロセスでは、微細化されたワード線のスペースにビット線および容量素子と半導体基板とを接続するための開孔を形成する際、ワード線の上部を覆う絶縁膜(キャップ絶縁膜)と側壁を覆う絶縁膜(側壁絶縁膜)とを窒化シリコン膜で構成し、酸化シリコン膜と窒化シリコン膜とのエッチングレート差を利用することによって、上記開孔をワード線のスペースに対して自己整合的に形成するセルフアライン・コンタクト(Self Align・Contact;SAC)技術が採用されている。(例えば特開平9−252098号公報など)。
また、特開2000−77622号公報は、ワード線のキャップ絶縁膜と側壁絶縁膜とを酸化シリコン膜で構成したDRAMに関するものであるが、ワード線の上部の層間絶縁膜をエッチングして開孔を形成する際に酸化シリコン膜からなる側壁絶縁膜がエッチングされるのを防ぐため、上記層間絶縁膜を窒化シリコン膜とその上部に形成した酸化シリコン膜とで構成し、下層の窒化シリコン膜をエッチングのストッパとして利用する技術を開示している。
発明の開示
本発明者は、256メガビット(Mbit)DRAMおよび1ギガビット(Gbit)DRAMの開発を進めるなかで、リフレッシュ時間間隔を長くするための一対策として、ビット線容量の低減を図ることを検討している。
ビット線容量の成分は、対隣接ビット線、対基板、対蓄積電極、対ワード線および対プレート電極に分けられるが、ビット線の上方に情報蓄積用容量素子を配置する、いわゆるキャパシタ・オーバー・ビットライン(Capacitor Over Bitline;COB)構造のメモリセルの場合は、ビット線とワード線との距離が近くなるために、対ワード線容量成分が最大の成分となる。従って、ビット線容量を低減するためには、対ワード線容量を低減することが最優先課題となる。
前述したように、セルフアライン・コンタクト(SAC)技術を採用する従来の製造プロセスでは、ワード線の上部と側壁とを酸化シリコン膜に対するエッチング選択比が大きい窒化シリコン膜で覆っている。しかし、窒化シリコン膜の比誘電率は、酸化シリコン膜のそれよりも約2倍程度大きいため、ワード線の上部と側壁とを窒化シリコン膜で覆うと、ビット線の対ワード線容量が大きくなってしまう。
一方、ビット線の対ワード線容量を低減するために、ワード線の側壁絶縁膜あるいはキャップ絶縁膜を酸化シリコン膜で構成した場合は、ワード線のスペースにビット線と基板とを接続する開孔(コンタクトホール)を形成する際に側壁絶縁膜あるいはキャップ絶縁膜が深く削られ、開孔の底部がワード線に近接してしまうため、この場合も、ビット線の対ワード線容量が大きくなってしまう。
本発明の目的は、メモリセルサイズが微細化されたDRAMのビット線容量を低減することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体集積回路装置は、半導体基板上に、互いに並行して延在するように形成された複数の第1導体片と、前記第1導体片の側壁に形成された酸化シリコン膜からなる第1側壁絶縁膜と、前記第1導体片の間に形成された第2導体片と、前記複数の第1および第2導体片の上部に形成された窒化シリコン膜からなる第1絶縁膜と、前記第1絶縁膜の上部に形成された酸化シリコン膜からなる第2絶縁膜とを有し、前記複数の第2導体片のそれぞれの上部の前記第1および第2絶縁膜には第1開孔が形成され、前記第1開孔の内部には、前記第2導体片に電気的に接続された第3導体片が形成されているものである。
本発明の半導体集積回路装置の製造方法は、以下の工程を有している。
半導体基板上に第1導体片を形成し、第1導体片および半導体基板の上部に第1絶縁膜を形成する工程と、前記第1導体片の間に位置するように、前記第1絶縁膜に第1開孔を形成した後、前記第1開孔の側壁に酸化シリコン膜からなる第1側壁絶縁膜を形成する工程と、前記第1開孔の内部に第2導体片を形成する工程と、前記第1および第2導体片の上部に窒化シリコン膜からなる第2絶縁膜を形成し、前記第2絶縁膜の上部に酸化シリコン膜からなる第3絶縁膜を形成する工程と、前記第1開孔の上部の前記第3絶縁膜および前記第2絶縁膜に第2開孔を形成し、前記第2開孔の底部に前記第2導体片を露出させた後、前記第2開孔の内部に、前記第2導体片に電気的に接続された第3導体片を形成する工程。
発明を実施するための最良の形態
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有するものには同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
図1は、本実施形態のDRAM(Dynamic Random Access Memory)が形成された半導体チップ1Aの全体平面図である。
長方形の半導体チップ1Aの主面には、例えば256Mbit(メガビット)の記憶容量を有するDRAMが形成されている。このDRAMは、複数のメモリアレイ(MARY)からなる記憶部とそれらの周囲に配置された周辺回路部PCとを有している。また、半導体チップ1Aの中央部には、ワイヤやバンプ電極などが接続される複数のボンディングパッドBPが1列に配置されている。
図2は、メモリアレイ(MARY)の一端部を示す半導体基板(以下、基板という)の断面図である。
例えばp型の単結晶シリコンからなる基板1の主面にはp型ウエル2が形成されており、p型ウエル2には素子分離溝4が形成されている。この素子分離溝4によって周囲を規定されたp型ウエル2のアクティブ領域には、複数のメモリセルが形成されている。メモリセルのそれぞれは、nチャネル型MISFET(Metal Insulator Semiconductor Field Effect Transistor)によって構成された一個のメモリセル選択用MISFETQtとその上部に形成された一個の情報蓄積用容量素子Cとによって構成されている。メモリセル選択用MISFETQtは、主としてゲート絶縁膜6、アクティブ領域以外の領域においてワード線WLを構成するゲート電極7および一対のn型半導体領域(ソース、ドレイン領域)8によって構成されている。ゲート電極7(ワード線WL)は、例えばP(リン)がドープされたn型多結晶シリコン膜、WN(窒化タングステン)膜およびW(タングステン)膜を積層した3層の導電体膜によって構成されている。
図3は、周辺回路部(PC)の一部を示す基板1の断面図である。周辺回路部(PC)の基板1にはp型ウエル2およびn型ウエル3が形成されている。p型ウエルのアクティブ領域にはnチャネル型MISFETQnが形成され、n型ウエル3のアクティブ領域にはpチャネル型MISFETQpが形成されている。nチャネル型MISFETQnは、主としてゲート絶縁膜6、ゲート電極7および一対のn+型半導体領域(ソース、ドレイン領域)17によって構成され、pチャネル型MISFETQpは、主としてゲート絶縁膜6、ゲート電極7および一対のp+型半導体領域(ソース、ドレイン領域)18によって構成されている。すなわち、周辺回路部(PC)は、nチャネル型MISFETQnとpチャネル型MISFETQpとを組み合わせた相補型MISFETによって構成されている。
図2に示すように、メモリセル選択用MISFETQtのゲート電極7(ワード線WL)の側壁には、2層の側壁絶縁膜10、11が形成されている。外側の側壁絶縁膜11は、例えば30nm程度の膜厚を有する酸化シリコン膜によって構成され、内側の側壁絶縁膜10は、第1の側壁絶縁膜11よりも薄い膜厚(例えば10nm〜15nm程度)の窒化シリコン膜によって構成されている。酸化シリコン膜によって構成された側壁絶縁膜11の高さは、ゲート電極7(ワード線WL)の上面よりも高く、かつゲート電極7(ワード線WL)の上部を覆っているキャップ絶縁膜9の上端部よりも低くなっている。
ゲート電極7、7のスペースには、上記2層の側壁絶縁膜10、11によって周囲を囲まれたコンタクトホール(開孔)12、13が形成されており、コンタクトホール12、13の内部には、例えばP(リン)がドープされたn型多結晶シリコン膜によって構成されたプラグ(導体層)14が埋め込まれている。
メモリセル選択用MISFETQtの上部には2層の絶縁膜(下層から順に窒化シリコン膜19および酸化シリコン膜31)が形成されており、酸化シリコン膜31の上部にはメモリセルに対してデータの書き込みおよび読み出しを行うビット線BLが形成されている。ビット線BLは、例えばW(タングステン)のようなメタル膜によって構成されている。ビット線BLは、酸化シリコン膜31および窒化シリコン膜19に形成されたスルーホール32とその下部の前記コンタクトホール12とを通じてメモリセル選択用MISFETQtのn型半導体領域(ソース、ドレイン)8の一方と電気的に接続されている。スルーホール32の内部には、例えばTiN膜の上部にW膜を積層したメタル膜によって構成されるプラグ33が埋め込まれている。
ビット線BLの上部には酸化シリコン膜34および窒化シリコン膜35が形成されており、窒化シリコン膜35の上部には情報蓄積用容量素子Cが形成されている。情報蓄積用容量素子Cは、窒化シリコン膜35の上部の厚い膜厚の酸化シリコン膜39をエッチングして形成した深い溝40の内部に形成された下部電極41と、下部電極41の上部に形成された容量絶縁膜42および上部電極43とによって構成されている。
情報蓄積用容量素子Cの下部電極41は、例えばRu(ルテニウム)膜によって構成され、スルーホール36およびその下部のコンタクトホール13を通じてメモリセル選択用MISFETQtのn型半導体領域(ソース、ドレイン)8の他方と電気的に接続されている。容量絶縁膜42は、例えばBST(BaXSr1−XTiO3;Barium Strontium Titanate)膜によって構成され、上部電極43は例えばRu膜によって構成されている。この情報蓄積用容量素子Cの上部には、酸化シリコン膜51を介してAl合金配線52が形成されている。
図3に示すように、周辺回路部(PC)のnチャネル型MISFETQnおよびpチャネル型MISFETQpのそれぞれの側壁には、2層の側壁絶縁膜10、21が形成されている。外側の側壁絶縁膜21は、例えば70nm程度の膜厚を有する酸化シリコン膜によって構成され、内側の側壁絶縁膜10は、前述したメモリセル選択用MISFETQtの側壁絶縁膜10と同じ窒化シリコン膜によって構成されている。
nチャネル型MISFETQnの上部には第1層配線44、45が形成され、pチャネル型MISFETQpの上部には第1層配線46、47が形成されている。これらの第1層配線44〜47は、前述したビット線BLと同じメタル膜によって構成され、ビット線BLを形成する工程で同時に形成される。
第1層配線44、45は、その下部の絶縁膜(酸化シリコン膜31、窒化シリコン膜19および酸化シリコン膜22)に形成されたコンタクトホール48を通じてnチャネル型MISFETQnのn+型半導体領域(ソース、ドレイン領域)17と電気的に接続されている。また、第1層配線46、47は、その下部の絶縁膜(酸化シリコン膜31、窒化シリコン膜19および酸化シリコン膜22)に形成されたコンタクトホール49を通じてpチャネル型MISFETQpのp+型半導体領域(ソース、ドレイン領域)18と電気的に接続されている。コンタクトホール48、49の内部には、例えばTiN膜の上部にW膜を積層したメタル膜によって構成されるプラグ33が埋め込まれている。
第1層配線44〜47の上部には、下層から順に酸化シリコン膜34、窒化シリコン膜35、厚い膜厚の酸化シリコン膜39および酸化シリコン膜51が形成され、酸化シリコン膜51の上部には第2層配線であるAl合金配線53、54が形成されている。Al合金配線53は、その下部の絶縁膜(酸化シリコン膜51、酸化シリコン膜39、窒化シリコン膜35および酸化シリコン膜34)に形成されたスルーホール55を通じて第1層配線44と電気的に接続されている。スルーホール55の内部には、例えばTiN膜の上部にW膜を積層したメタル膜によって構成されるプラグ56が埋め込まれている。
次に、上記のように構成された本実施形態のDRAMの製造方法を図4〜図58を用いて工程順に説明する。
まず、図4(メモリアレイの一端部を示す平面図)、図5(図4のA−A線に沿った断面図)および図6(周辺回路部の一部を示す断面図)に示すように、基板1の主面の素子分離領域に素子分離溝4を形成する。素子分離溝4は、基板1の主面をエッチングして深さ300〜400nm程度の溝を形成し、続いてこの溝の内部を含む基板1上にCVD法で膜厚600nm程度酸化シリコン膜5を堆積した後、溝の外部の不要な酸化シリコン膜5を化学機械研磨(Chemical Mechanical Polishing;CMP)法で研磨、除去することによって形成する。図4に示すように、素子分離溝4を形成することにより、メモリアレイには、周囲が素子分離溝4で囲まれた細長い島状のパターンを有する多数のアクティブ領域Lが形成される。
次に、図7(メモリアレイの一端部を示す断面図)および図8(周辺回路部の一部を示す断面図)に示すように、基板1の一部にB(ホウ素)をイオン注入し、他の一部にP(リン)をイオン注入した後、基板1を熱処理してこれらの不純物を基板1内に拡散させることにより、p型ウエル2およびn型ウエル3を形成する。
次に、図9、図10および図11に示すように、基板1を熱酸化してp型ウエル2およびn型ウエル3のそれぞれの表面に膜厚6nm〜7nm程度の酸化シリコンからなるゲート絶縁膜6を形成し、続いてゲート絶縁膜6の上部にメモリセル選択用MISFETQt、nチャネル型MISFETQnおよびpチャネル型MISFETQpのそれぞれのゲート電極7を形成する。ゲート電極7を形成するには、例えばP(リン)をドープした膜厚70nm程度のn型多結晶シリコン膜をゲート絶縁膜6上にCVD法で堆積し、続いてその上部に膜厚5nm程度のWN(窒化タングステン)膜および膜厚60nm程度のW(タングステン)膜をスパッタリング法で堆積し、さらにその上部に膜厚200nm程度のキャップ絶縁膜9を堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングする。キャップ絶縁膜9は、窒化シリコン膜(または酸化シリコン膜と窒化シリコン膜との積層膜)で構成する。ゲート電極7は、ポリサイド膜(多結晶シリコン膜と高融点金属シリサイド膜との積層膜)で構成してもよい。
図9に示すように、メモリセル選択用MISFETQtのゲート電極7は、アクティブ領域L以外の領域でワード線WLを構成し、アクティブ領域Lの長辺と斜めに交差する方向に延在する。メモリセル選択用MISFETQtのゲート電極7のゲート長は、例えば0.13□m〜1.4□m程度、隣接するゲート電極7(ワード線WL)とのスペースは、例えば0.12□m程度である。
次に、図12および図13に示すように、p型ウエル2にAs(ヒ素)をイオン注入することによって、メモリアレイのp型ウエル2にn型半導体領域(ソース、ドレイン領域)8を形成し、周辺回路部のp型ウエル2にn−型半導体領域15を形成する。また、周辺回路部のn型ウエル3にB(ホウ素)をイオン注入することによって、p−型半導体領域16を形成する。ここまでの工程により、メモリセル選択用MISFETQtが略完成する。
次に、図14および図15に示すように、基板1上にCVD法で膜厚10nm〜15nm程度の薄い窒化シリコン膜10Aを堆積した後、その上部にCVD法で膜厚70nm程度の酸化シリコン膜21Aを堆積することにより、ゲート電極7(ワード線WL)のスペースを酸化シリコン膜21Aで埋め込む。酸化シリコン膜21Aは、ゲート電極7(ワード線WL)のスペースの2分の1より大きい膜厚で堆積し、このスペースに空隙ができないようにする。窒化シリコン膜10Aは、後の工程でゲート電極7のスペースにコンタクトホール(開孔)を形成するためのドライエッチングを行う際、素子分離溝4の内部の酸化シリコン膜5が削られるのを防ぐエッチングストッパとして使用される。従って、酸化シリコン膜5の削れ量が問題とならないような場合は、窒化シリコン膜10Aを省略してもよい。
次に、図16に示すように、周辺回路部の酸化シリコン膜21Aおよび窒化シリコン膜10Aを異方的にエッチングしてゲート電極7の側壁に2層の側壁絶縁膜21、10を形成する。次に、図17に示すように、周辺回路部のp型ウエル2にP(リン)をイオン注入することによって、n+型半導体領域(ソース、ドレイン領域)17を形成し、n型ウエル3にB(ホウ素)をイオン注入することによって、p+型半導体領域(ソース、ドレイン領域)18を形成する。ここまでの工程により、周辺回路部のnチャネル型MISFETQnおよびpチャネル型MISFETQpが略完成する。
次に、図18および図19に示すように、基板1上にCVD法で膜厚600nm程度の厚い酸化シリコン膜22を堆積した後、この酸化シリコン膜22を化学機械研磨法で研磨、平坦化することにより、酸化シリコン膜22の表面の高さをメモリアレイと周辺回路部とで均一にする。このとき、キャップ絶縁膜9の一部を構成する窒化シリコン膜を研磨のストッパに用い、酸化シリコン膜22の表面の高さをキャップ絶縁膜9の上面まで後退させてもよい。
次に、図20および図21(図9のB−B線に沿った断面図)に示すように、酸化シリコン膜22の上部にCVD法で膜厚10nm程度の薄い酸化シリコン膜23を堆積し、続いて酸化シリコン膜23の上部にCVD法で膜厚70nm程度の多結晶シリコン膜24Aを堆積した後、多結晶シリコン膜24Aの上部に膜厚60nm程度の反射防止膜25および膜厚400nm程度のフォトレジスト膜26をスピン塗布する。酸化シリコン膜23は、化学機械研磨法で研磨されたときに生じた下層の酸化シリコン膜22の表面の微細な傷を補修するために堆積する。
次に、図22および図23に示すように、フォトレジスト膜26をマスクにして反射防止膜25および多結晶シリコン膜24Aのそれぞれの一部をドライエッチングすることにより、耐エッチングマスク24を形成する。図24は、多結晶シリコン膜24Aによって構成された上記耐エッチングマスク24のパターン(グレイの着色を施した部分)を示す平面図である。図示のように、耐エッチングマスク24は、メモリアレイを横切ってアクティブ領域Lの長辺方向に延在する細長いスリット状または溝状の開孔27を有している。ゲート電極7のスペースにコンタクトホール(開孔)12、13を形成するための耐エッチングマスク24にこのようなスリット状(溝状)の開孔部27を設けた理由については後述する。
次に、フォトレジスト膜26および反射防止膜25を除去した後、図25および図26に示すように、耐エッチングマスク24をマスクにして開孔27内の酸化シリコン膜23、22、21Aをドライエッチングすることにより、n型半導体領域(ソース、ドレイン領域)8の上部、すなわちゲート電極7のスペースにコンタクトホール(開孔)12、13を形成する。コンタクトホール12、13の一方(コンタクトホール12)は、n型半導体領域(ソース、ドレイン領域)8の一方とビット線BLとを接続するために使用され、他方(コンタクトホール13)は、n型半導体領域(ソース、ドレイン領域)8の他方と情報蓄積用容量素子Cの下部電極41とを接続するために使用される。
上記酸化シリコン膜23、22、21Aのドライエッチングは、キャップ絶縁膜9の一部を構成する窒化シリコン膜および窒化シリコン膜10Aをエッチングストッパにして行う。これにより、酸化シリコン膜21A、22、23をドライエッチングする際に素子分離溝4の内部の酸化シリコン膜5が削られる不具合を防止することができると共に、キャップ絶縁膜9が削られてゲート電極7(ワード線WL)の上面が露出する不具合を防止することができる。また、このドライエッチングを行うことにより、ゲート電極7(ワード線WL)の側壁に窒化シリコン膜10Aによって構成される側壁絶縁膜10が形成される。
次に、図27および図28に示すように、基板1上にCVD法で膜厚30nm程度の酸化シリコン膜11Aを堆積した後、図29に示すように、酸化シリコン膜11Aを異方的にエッチングすることにより、ゲート電極7(ワード線WL)の側壁に酸化シリコン膜11Aによって構成される側壁絶縁膜11を形成する。このとき、図30に示すように、スリット状(溝状)の開孔27の延在方向に沿った酸化シリコン膜22、21Aの側壁にも、酸化シリコン膜11Aによって構成される側壁絶縁膜11が形成される。
上記酸化シリコン膜11Aの異方性エッチングは、窒化シリコンからなる側壁絶縁膜10およびキャップ絶縁膜9の一部である窒化シリコン膜をエッチングストッパにして行う。これにより、ゲート電極7(ワード線WL)の側壁に形成される側壁絶縁膜11の高さがキャップ絶縁膜9の上面よりも低くなる(図29)。また、側壁絶縁膜11に対して施される異方性エッチングのエッチング量は、後にキャップ絶縁膜9の窒化シリコン膜をストッパにして行われる化学機械研磨によるキャップ絶縁膜9の膜減りを考慮しても、酸化シリコンからなる側壁絶縁膜11の上端がキャップ絶縁膜9の上面よりも確実に低くなるように、側壁絶縁膜11の上端とキャップ絶縁膜9の上面との高さの差を確保しておくことが望ましい。一方、酸化シリコン膜22、21Aの側壁に形成される側壁絶縁膜11は、ゲート電極7(ワード線WL)の側壁に形成される側壁絶縁膜11よりも上端部の位置が高くなる(図30)。
ここまでの工程により、メモリセル選択用MISFETQtのゲート電極7(ワード線WL)の側壁には、薄い膜厚の窒化シリコン膜(10A)とそれよりも厚い膜厚の酸化シリコン膜(11A)とによって構成される2層の側壁絶縁膜10、11が形成される。また、酸化シリコン膜(11A)によって構成される側壁絶縁膜11は、ゲート電極7(ワード線WL)の側壁における高さがキャップ絶縁膜9の上面よりも低いため、ゲート電極7(ワード線WL)のスペースに形成されたコンタクトホール12、13のゲート長方向に沿った断面は、図29に示すように、上部の径(a)が底部の径(b)よりも大きくなる(a>b)。
次に、図31および図32に示すように、コンタクトホール12、13の底部に残った薄い膜厚の窒化シリコン膜10Aをドライエッチングで除去してn型半導体領域(ソース、ドレイン領域)8の表面を露出させる。続いて、このドライエッチングでダメージを受けたn型半導体領域(ソース、ドレイン領域)8の表面を薄くドライエッチングしてダメージを除去した後、この表面をフッ酸で洗浄する。
次に、図33および図34に示すように、例えばP(リン)をドープした膜厚100nm程度のn型多結晶シリコン膜14AをCVD法で堆積することにより、コンタクトホール12、13の内部をn型多結晶シリコン膜14Aで埋め込む。なお、周辺回路部にコンタクトホール12、13よりも径の大きいコンタクトホールがある場合は、コンタクトホール内部のn型多結晶シリコン膜14Aの膜厚が不足し、次の工程でn型多結晶シリコン膜14Aを研磨したときにコンタクトホールの底部の基板1が削れる虞れがあるので、n型多結晶シリコン膜14Aの上部に、例えばCVD法で膜厚200nm程度の酸化シリコン膜をさらに堆積しておいてもよい。
次に、図35および図36に示すように、n型多結晶シリコン膜14A、多結晶シリコンからなる耐エッチングマスク24およびその下層の酸化シリコン膜21A、22、23を化学機械研磨法で研磨することにより、コンタクトホール12、13の外部のn型多結晶シリコン膜14Aを除去し、コンタクトホール12、13の内部にn型多結晶シリコン膜14Aによって構成されるプラグ14を形成する。この化学機械研磨は、キャップ絶縁膜9の一部を構成する窒化シリコン膜をストッパにして行う。
このように、本実施形態では、まずアクティブ領域Lの長辺方向に延在するスリット状(溝状)の開孔27を有する耐エッチングマスク24を使って酸化シリコン膜21A、22、23をドライエッチングすることにより、ゲート電極7のスペースにコンタクトホール(開孔部)12、13を形成する。次に、コンタクトホール12、13の壁面を構成するゲート電極7の側壁および酸化シリコン膜22、21Aの側壁に酸化シリコン膜11Aによって構成される側壁絶縁膜11を形成した後、コンタクトホール12、13の内部にプラグ14を形成する。
また、本実施形態では、キャップ絶縁膜9の一部を窒化シリコン膜で構成する積層構造とすることにより、前記n型多結晶シリコン膜14Aに化学機械研磨を施す際に前記窒化シリコン膜をストッパとして使用することができるので、キャップ絶縁膜9の膜厚の制御が容易になる。
さらに、本実施形態のキャップ絶縁膜9は、前記化学機械研磨の際にストッパとして使用される窒化シリコン膜の下層に酸化シリコン膜を設けた積層構造となっているので、前記ゲート電極7の加工の際に対レジスト選択比や対タングステン選択比の観点からは好ましくない窒化シリコン膜の膜厚を抑えつつ、化学機械研磨終了時点でのキャップ絶縁膜9の膜厚を確保することができる。
図37(a)は、上記したスリット状(溝状)の開孔27を有する耐エッチングマスク24を使って形成したコンタクトホール12の概略平面図である。このコンタクトホール12の側壁には酸化シリコン膜によって構成される側壁絶縁膜11が形成されるので、この側壁絶縁膜11の内側の領域(グレイの着色を施した領域)がコンタクトホール12の底部に露出したn型半導体領域8とプラグ14とが接触する領域になる。
一方、図37(b)は、コンタクトホール開孔領域に穴状の開孔30を有する耐エッチングマスクを使って形成したコンタクトホール12の概略平面図である。この場合もコンタクトホール12の側壁に側壁絶縁膜11が形成されるので、この側壁絶縁膜11の内側の領域(グレイの着色を施した領域))がコンタクトホール12の底部に露出したn型半導体領域8とプラグ14とが接触する領域になる。ところが、このような穴状の開孔30を有する耐エッチングマスクを使って形成したコンタクトホール12は、フォトマスクの合わせずれによって開孔30の位置がアクティブ領域Lの長辺方向にずれた場合、図37(c)に示すように、n型半導体領域8とプラグ14とが接触する領域が小さくなる。これに対し、アクティブ領域Lの長辺方向に延在するスリット状(溝状)の開孔部27を有する耐エッチングマスクを使って形成したコンタクトホール12の場合は、フォトマスクの合わせずれによって開孔27の位置がアクティブ領域Lの長辺方向にずれた場合でも、n型半導体領域8とプラグ14とが接触する領域が小さくなることはない。すなわち、スリット状(溝状)の開孔27を有する耐エッチングマスクを使ってコンタクトホール12を形成する本実施形態によれば、コンタクトホール12に埋め込んだプラグ14とn型半導体領域8との接触面積を最大限に確保することができるので、プラグ14とn型半導体領域8との間の接触抵抗の増大を抑制することができる。
耐エッチングマスクに形成された開孔の形状によるプラグ14とn型半導体領域8とのコンタクト面積の差は、従来のセルフアライン・コンタクト(SAC)技術で行われているように、ゲート電極の側壁に側壁絶縁膜を形成した後、ゲート電極のスペースにコンタクトホールを形成する場合と、本実施形態のように、ゲート電極のスペースにコンタクトホールを形成した後、ゲート電極の側壁に側壁絶縁膜を形成する場合とで異なってくる。
次に、図38および図39に示すように、基板1上にCVD法で膜厚20nm程度の窒化シリコン膜19を堆積し、続いて窒化シリコン膜19の上部にCVD法で膜厚300nm程度の酸化シリコン膜31を堆積した後、化学機械研磨法で酸化シリコン膜31を100nm程度研磨することによって、その表面を平坦化する。酸化シリコン膜31の平坦化は、後の工程でメモリセル選択用MISFETQtの上部に形成されるスルーホール(32、36)の開孔精度を高くするために行う。
次に、図40および図41に示すように、フォトレジスト膜28をマスクにしてコンタクトホール12の上部の酸化シリコン膜31をドライエッチングする。酸化シリコン膜31のドライエッチングは、その下層の窒化シリコン膜19をエッチングストッパに用いて行う。すなわち、このドライエッチングは、窒化シリコン膜19に対する酸化シリコン膜31のエッチング選択比が大きくなるような条件で行い、コンタクトホール12の上部の窒化シリコン膜19が完全には除去されないようにする。
次に、図42、図43および図44に示すように、上記フォトレジスト膜28をマスクにしてコンタクトホール12の上部の窒化シリコン膜19をドライエッチングすることにより、コンタクトホール12の上部にスルーホール32を形成する。窒化シリコン膜19のドライエッチングは、酸化シリコン膜に対するエッチング選択比が大きくなるような条件で行う。
ここで、酸化シリコン膜31の下層に窒化シリコン膜19を設けた理由を図45および図46を用いて説明する。図45は、図42のA−A線(アクティブ領域Lの長辺方向)に沿った断面図、図46は、同じくB−B線(ワード線Wの延在方向)に沿った断面図であり、いずれも酸化シリコン膜31の下層に窒化シリコン膜19を設けない場合の図である。
アクティブ領域Lの長辺方向に沿った断面(図45)を見ると、ゲート電極7(ワード線WL)の上部は窒化シリコン膜を含んだキャップ絶縁膜9で覆われている。そのため、フォトレジスト膜28をマスクにしてコンタクトホール12の上部の酸化シリコン膜31をドライエッチングする際に、スルーホール32とその下部のコンタクトホール12との位置が多少ずれた場合でも、キャップ絶縁膜9がエッチングストッパとなるため、スルーホール32の底部がキャップ絶縁膜9の上面よりも下方に後退する量は僅かで済む。
ところが、ワード線Wの延在方向に沿った断面(図46)を見ると、コンタクトホール12の下方には、エッチングストッパとなる窒化シリコン膜(19)が存在しない。そのため、酸化シリコン膜31をエッチングすると、その下層の酸化シリコン膜22や、酸化シリコンからなる側壁絶縁膜11までもがエッチングされてしまい、スルーホール32の底部がキャップ絶縁膜9の上面よりも大幅に後退する(図の矢印で示す箇所)。その結果、後述する工程でスルーホール32の内部にメタルのプラグ33を埋め込み、さらにプラグ33の上部にビット線BLを形成した場合、プラグ33とゲート電極7(ワード線WL)との距離が短くなるために、ビット線BLとゲート電極7(ワード線WL)との間に形成される容量が大きくなってしまう。
これに対し、本実施形態のように、酸化シリコン膜31の下層に窒化シリコン膜19を設けた場合は、前記図44に示すように、スルーホール32の底部の酸化シリコン膜22や側壁絶縁膜11の削れが僅かで済むため、スルーホール32の内部に埋め込まれるプラグ33とゲート電極7(ワード線WL)との距離を確保することができ、ビット線BLとゲート電極7(ワード線WL)との間に形成される容量の増加を防止することができる。
次に、図47に示すように、酸化シリコン膜31の上部に形成したフォトレジスト膜29をマスクにして周辺回路部の酸化シリコン膜31、窒化シリコン膜19、酸化シリコン膜22を順次エッチングすることにより、nチャネル型MISFETQnのn+型半導体領域(ソース、ドレイン領域)17の上部にコンタクトホール48を形成し、pチャネル型MISFETQpのp+型半導体領域(ソース、ドレイン領域)18の上部にコンタクトホール49を形成する。
次に、図48〜図50に示すように、スルーホール32およびコンタクトホール48、49の内部にプラグ33を形成する。プラグ33を形成するには、例えばCVD法で酸化シリコン膜31の上部にTiNなどからなるバリアメタル膜を堆積し、続いてバリアメタル膜の上部にCVD法でW膜を堆積することによってスルーホール32およびコンタクトホール48、49の内部にこれらの膜を埋め込んだ後、スルーホール32およびコンタクトホール48、49の外部のこれらの膜を化学機械研磨法で除去する。
次に、図51〜図53に示すように、酸化シリコン膜31の上部にビット線BLを形成する。また、図54に示すように、周辺回路部の酸化シリコン膜31の上部に第1層配線44〜47を形成する。ビット線BLおよび第1層配線44〜47を形成するには、例えば酸化シリコン膜31の上部にスパッタリング法で膜厚10nm程度のTiN膜(またはWN膜)および膜厚50nm程度のW膜を堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングする。ビット線BLは、スルーホール32の内部に埋め込まれたプラグ33およびコンタクトホール12の内部に埋め込まれたプラグ14を介してメモリセル選択用MISFETQtのn型半導体領域(ソース、ドレイン領域)8の一方と電気的に接続される。
このように、本実施形態のDRAMは、メモリセル選択用MISFETQtのゲート電極7の側壁に窒化シリコン膜によって構成される側壁絶縁膜10と酸化シリコン膜によって構成される側壁絶縁膜11とを形成し、これらの側壁絶縁膜10、11によって周囲を囲まれたゲート電極7のスペース(コンタクトホール12、13)にプラグ14を埋め込む。これにより、酸化シリコン膜よりも比誘電率が大きい窒化シリコン膜だけで側壁絶縁膜を構成する従来のセルフアライン・コンタクト(SAC)技術に比べて側壁絶縁膜の実効的な比誘電率を小さくすることができるため、ビット線容量の主要な成分である対ワード線容量成分を小さくすることができる。
また、本実施形態のDRAMは、ゲート電極7の上部のキャップ絶縁膜9を酸化シリコン膜と窒化シリコン膜との積層膜で構成する。これにより、酸化シリコン膜よりも比誘電率が大きい窒化シリコン膜だけでキャップ絶縁膜を構成する従来のセルフアライン・コンタクト(SAC)技術に比べてキャップ絶縁膜の実効的な比誘電率を小さくすることができるため、ビット線容量の対ワード線容量成分をさらに小さくすることができる。
また、本実施形態のDRAMは、ビット線BLの下部の酸化シリコン膜31をエッチングしてスルーホール32を形成する際、あらかじめ酸化シリコン膜31の下層にエッチングストッパとなる窒化シリコン膜19を形成しておき、スルーホール32の底部の酸化シリコン膜22や側壁絶縁膜11の削れを抑制する。これにより、スルーホール32の内部に埋め込まれるプラグ33とゲート電極7(ワード線WL)との距離を確保することができるので、ビット線容量の対ワード線容量成分をさらに小さくすることができる。
次に、図55に示すように、ビット線BLの上部にCVD法で膜厚300nm程度の酸化シリコン膜34を堆積した後、その表面を化学機械研磨法で平坦化する。次に、酸化シリコン膜34の上部にCVD法で膜厚50nm程度の窒化シリコン膜35を堆積した後、窒化シリコン膜35、酸化シリコン膜35、31および窒化シリコン膜19を順次ドライエッチングすることによって、プラグ14が埋め込まれたコンタクトホール13の上部にスルーホール36を形成する。
この場合も、酸化シリコン膜31の下層に窒化シリコン膜19を形成したことにより、フォトマスクの合わせずれなどによってスルーホール36とコンタクトホール13との位置が多少ずれた場合でも、窒化シリコン膜19がエッチングストッパとなるため、スルーホール36の底部の酸化シリコン膜22の削れを抑制することができる。これにより、次の工程でスルーホール36の内部に埋め込まれるプラグ37とゲート電極7(ワード線WL)との距離を確保することができるので、後の工程でスルーホール36の上部に形成される情報蓄積用容量素子Cとゲート電極7(ワード線WL)との間に形成される容量の増加を防止し、ゲート電極7(ワード線WL)の遅延を抑制することができる。
次に、スルーホール36の内部にプラグ37を形成し、さらにプラグ37の表面にバリアメタル膜38を形成する。プラグ37およびバリアメタル膜38を形成するには、例えば窒化シリコン膜35の上部にPをドープしたn型多結晶シリコン膜をCVD法で堆積することによってスルーホール36の内部にn型多結晶シリコン膜を埋め込んだ後、スルーホール36の外部のn型多結晶シリコン膜をドライエッチングで除去する。このとき、スルーホール36の内部のn型多結晶シリコン膜をオーバーエッチングし、プラグ37の表面を窒化シリコン膜35の表面よりも下方に後退させることによって、プラグ37の上部にバリアメタル膜38を埋め込むためのスペースを確保する。次に、窒化シリコン膜35の上部にスパッタリング法でTiN膜を堆積することにより、スルーホール36内のプラグ37の上部にTaN(窒化タンタル)膜を埋め込んだ後、スルーホール36の外部のTaN膜を化学機械研磨法で除去する。
後の工程でスルーホール36の上部に形成される情報蓄積用容量素子Cの下部電極とプラグ37との間に介在する上記バリアメタル膜38は、情報蓄積容量素子Cの容量絶縁膜形成工程で行われる高温熱処理の際に、下部電極を構成するRu膜とプラグ37を構成する多結晶シリコン膜との界面で所望しない反応が生じるのを抑制するために形成する。
前述したように、ゲート電極7の側壁に形成された2層の側壁絶縁膜10、11のうち、外側の側壁絶縁膜11は、ゲート電極7の側壁における高さがキャップ絶縁膜9の上面よりも低いため、ゲート長方向に沿ったコンタクトホール12、13の断面は、上部の径が底部の径よりも大きい(図29参照)。すなわち、コンタクトホール12、13の内部に埋め込まれたプラグ14の径は、コンタクトホール12、13の底部よりも上部の方が大きい。
これにより、コンタクトホール13の上部にスルーホール36を形成した際、フォトマスクの合わせずれなどによってスルーホール36の中心がコンタクトホール13の中心からずれたとしても、コンタクトホール13の表面積が大きいために、両者の接触面積を十分に確保することができる。
次に、図56に示すように、スルーホール36の上部に下部電極41、容量絶縁膜42および上部電極43によって構成される情報蓄積用容量素子Cを形成し、スルーホール36の内部に埋め込まれたプラグ37およびコンタクトホール13の内部に埋め込まれたプラグ14を介して情報蓄積用容量素子Cの下部電極41とメモリセル選択用MISFETQtのn型半導体領域(ソース、ドレイン領域)8の他方とを電気的に接続することにより、メモリセルが略完成する。
情報蓄積用容量素子Cは、次のような方法で形成する。まず、窒化シリコン膜35の上部にCVD法で膜厚1□m程度の厚い酸化シリコン膜39を堆積し、続いてフォトレジスト膜(図示せず)をマスクにして酸化シリコン膜39ドライエッチングすることにより、スルーホール36の上部に溝40を形成する。酸化シリコン膜39のエッチングは、窒化シリコン膜35をエッチングストッパにして行い、下層の酸化シリコン膜34が削られないようにする。
次に、溝40の内部を含む酸化シリコン膜39の上部にCVD法で膜厚70nm〜80nm程度のRu膜を堆積する。次に、溝40の内部のRu膜が除去されるのを防ぐために溝40の内部にフォトレジスト膜を埋め込んだ後、このフォトレジスト膜で覆われていない溝40の外部のRu膜をドライエッチングによって除去し、溝40の内部に埋め込んだフォトレジスト膜をアッシングで除去することにより、溝40の側壁および底面にRu膜によって構成される下部電極41を形成する。
次に、下部電極41が形成された溝40の内部を含む酸化シリコン膜39上に容量絶縁膜42を形成する。容量絶縁膜42は、例えばCVD法で堆積した膜厚は20nm程度のBST膜によって構成する。容量絶縁膜42は、BST膜の他、例えばBaTiO3(チタン酸バリウム)、PbTiO3(チタン酸鉛)、PZT、PLT、PLZTなどのペロブスカイト型金属酸化物からなる高(強)誘電体膜によって構成することもできる。
次に、容量絶縁膜42の上部に上部電極43を形成する。上部電極43は、例えばCVD法またはスパッタリング法で堆積した膜厚200nm程度のRu膜によって構成する。ここまでの工程により、Ru膜によって構成される下部電極41、BST膜によって構成される容量絶縁膜42およびRu膜によって構成される上部電極43からなる情報蓄積用容量素子Cが完成する。
次に、図57に示すように、情報蓄積用容量素子Cの上部にCVD法で酸化シリコン膜51を堆積した後、図58に示すように、周辺回路部の酸化シリコン膜51、39、窒化シリコン膜35および酸化シリコン膜34を順次エッチングして第1層配線44の上部にスルーホール55を形成した後、スルーホール55の内部にプラグ56を形成する。プラグ56は、例えばTiN膜とW膜との積層膜で構成する。
その後、酸化シリコン膜51の上部にスパッタリング法で形成したAl合金膜をパターニングしてAl合金配線52〜54を形成することにより、前記図2および図3に示すDRAMが略完成する。
(実施の形態2)
本実施形態のDRAMの製造方法を図59〜図62を用いて工程順に説明する。まず、図59に示すように、前記実施の形態1と同様の方法でメモリアレイにメモリセル選択用MISFETQtを形成し、周辺回路部にnチャネル型MISFETQn、pチャネル型MISFETQpを形成した後、それらの上部に酸化シリコン膜22、23を形成し、酸化シリコン膜23の上部に多結晶シリコン膜からなる耐エッチングマスク24を形成する。ここまでの工程は、前記実施の形態1の図4〜図24に示した工程と同じである。
次に、図60に示すように、耐エッチングマスク24をマスクにして酸化シリコン膜21A、22、23をドライエッチングすることにより、ゲート電極7のスペースにコンタクトホール(開孔)12、13を形成する。このとき、本実施形態では、n型半導体領域(ソース、ドレイン領域)8の上部を覆っている窒化シリコン膜10Aもエッチングし、コンタクトホール(開孔)12、13の底部にn型半導体領域(ソース、ドレイン領域)8の表面を露出させる。前記実施の形態1と同様、ここまでの工程により、ゲート電極7(ワード線WL)の側壁に窒化シリコン膜10Aによって構成される側壁絶縁膜10が形成される。
次に、上記ドライエッチングでダメージを受けたn型半導体領域(ソース、ドレイン領域)8の表面を薄くドライエッチングし、次いでフッ酸洗浄を行った後、図61に示すように、基板1上にCVD法で膜厚30nm程度の酸化シリコン膜11Aを堆積し、続いて図62に示すように、酸化シリコン膜11Aを異方的にエッチングすることにより、ゲート電極7(ワード線WL)の側壁に膜厚30nm程度の酸化シリコン膜11Aによって構成される側壁絶縁膜11を形成する。その後の工程は、前記実施の形態1と同じである。
このように、本実施形態の製造方法は、コンタクトホール12、13の底部の窒化シリコン膜10Aを除去した後、ゲート電極7(ワード線WL)の側壁に側壁絶縁膜11を形成するので、側壁絶縁膜11の底部には窒化シリコン膜10Aが残らない(図62)。
一方、ゲート電極7(ワード線WL)の側壁に側壁絶縁膜11を形成した後にコンタクトホール12、13の底部の窒化シリコン膜10Aを除去する前記実施の形態1の製造方法では、側壁絶縁膜11の底部に窒化シリコン膜10Aが残る(図31)。このように、ゲート電極7(ワード線WL)の側壁端部に窒化シリコン膜10Aが残ると、この窒化シリコン膜10Aとその下層のゲート絶縁膜6との界面が帯電し、メモリセルのリーク電流を変動させる要因となる。
従って、ゲート電極7(ワード線WL)の側壁端部に窒化シリコン膜10Aを残さない本実施形態の製造方法によれば、このような不具合を防止してメモリセルの特性変動を抑制することができる。
(実施の形態3)
本実施形態のDRAMの製造方法を図63〜図80を用いて工程順に説明する。まず、図63および図64に示すように、前記実施の形態1と同様の方法でメモリアレイにメモリセル選択用MISFETQtを形成し、周辺回路部にnチャネル型MISFETQnおよびpチャネル型MISFETQpを形成した後、それらの上部に堆積した酸化シリコン膜22を化学機械研磨法で研磨、平坦化する。ここまでの工程は、前記実施の形態1の図4〜図19に示した工程と同じである。ただし、本実施形態では、キャップ絶縁膜9の一部を構成する窒化シリコン膜を研磨のストッパに用い、酸化シリコン膜22の表面の高さをキャップ絶縁膜9の上面まで後退させる。
次に、図65〜図67に示すように、酸化シリコン膜22の上部にCVD法で酸化シリコン膜23を堆積した後、酸化シリコン膜23の上部に形成したフォトレジスト膜60をマスクにして酸化シリコン膜23、22、21Aをドライエッチングすることにより、n型半導体領域(ソース、ドレイン領域)8の上部、すなわちゲート電極7のスペースに丸穴状のコンタクトホール(開孔)61、62を形成する。酸化シリコン膜23、22、21Aのドライエッチングは、キャップ絶縁膜9の一部を構成する窒化シリコン膜および窒化シリコン膜10Aをエッチングストッパにして行う。これにより、酸化シリコン膜21A、22、23をドライエッチングする際に素子分離溝4の内部の酸化シリコン膜5が削られる不具合を防止することができると共に、キャップ絶縁膜9が削られてゲート電極7(ワード線WL)の上面が露出する不具合を防止することができる。また、このドライエッチングを行うことにより、ゲート電極7(ワード線WL)の側壁に窒化シリコン膜10Aによって構成される側壁絶縁膜10が形成される。
このように、本実施形態では、酸化シリコン膜23の上部に形成したフォトレジスト膜60をマスクにしたドライエッチングでゲート電極7のスペースに丸穴状のコンタクトホール(開孔)61、62を形成する。これにより、多結晶シリコン膜からなる耐エッチングマスク24をマスクにしたドライエッチングでゲート電極7のスペースにコンタクトホール(開孔)12、13を形成する前記実施の形態1の方法に比べて工程を短縮することができる。
次に、図68および図69に示すように、基板1上に堆積した酸化シリコン膜を異方的にエッチングすることにより、ゲート電極7(ワード線WL)の側壁に側壁絶縁膜11を形成する。前述したように、本実施形態では、酸化シリコン膜22を研磨、平坦化する際、その表面の高さをキャップ絶縁膜9の上面まで後退させるため(図63参照)、側壁絶縁膜11の高さは、アクティブ領域の長辺方向(A−A線方向)とこれに交差するゲート電極7(ワード線WL)の延在方向(B−B線方向)とで等しくなる。また、側壁絶縁膜11の上端は、キャップ絶縁膜9の上面よりも低くしておく。
次に、図70および図71に示すように、コンタクトホール61、62の底部に残った薄い膜厚の窒化シリコン膜10Aをドライエッチングで除去してn型半導体領域(ソース、ドレイン領域)8の表面を露出させた後、例えばP(リン)をドープしたn型多結晶シリコン膜をコンタクトホール61、62の内部に埋め込むことによって、プラグ14を形成する。
本実施形態の製造方法では、側壁絶縁膜11の上端は、すべての方向でキャップ絶縁膜9の上面よりも低くなるため、コンタクトホール61、62の内部に埋め込まれたプラグ14の表面は、前記実施の形態1のそれに比べて面積が広くなる。すなわち、コンタクトホール61とその上部に形成されるスルーホール32との接触面積およびコンタクトホール62とその上部に形成されるスルーホール36との接触面積は、いずれも前記実施の形態1のそれに比べて大きくなる。
次に、図72および図73に示すように、基板1上にCVD法で膜厚20nm程度の窒化シリコン膜19を堆積し、続いて窒化シリコン膜19の上部にCVD法で膜厚300nm程度の酸化シリコン膜31を堆積した後、化学機械研磨法で酸化シリコン膜31を100nm程度研磨することによって、その表面を平坦化する。
次に、図74および図75に示すように、フォトレジスト膜28をマスクにしてコンタクトホール61の上部の酸化シリコン膜31をドライエッチングする。酸化シリコン膜31のドライエッチングは、その下層の窒化シリコン膜19をエッチングストッパに用いて行う。すなわち、このドライエッチングは、窒化シリコン膜19に対する酸化シリコン膜31のエッチング選択比が大きくなるような条件で行い、コンタクトホール61の上部の窒化シリコン膜19が完全には除去されないようにする。
次に、図76、図77および図78に示すように、上記フォトレジスト膜28をマスクにしてコンタクトホール61の上部の窒化シリコン膜19をドライエッチングすることにより、コンタクトホール61の上部にスルーホール32を形成する。窒化シリコン膜19のドライエッチングは、酸化シリコン膜に対するエッチング選択比が大きくなるような条件で行う。
このように、酸化シリコン膜31の下層に窒化シリコン膜19を設けることにより、スルーホール32の底部の酸化シリコン膜22や側壁絶縁膜11の削れが僅かで済むため、前記実施の形態1と同様、スルーホール32の内部に埋め込まれるプラグ33とゲート電極7(ワード線WL)との距離を確保することができ、ビット線BLとゲート電極7(ワード線WL)との間に形成される容量の増加を防止することができる。
次に、図79および図80に示すように、スルーホール32の内部に前述した方法でプラグ33を形成する。その後の工程は、前記実施の形態1と同様であるため、その説明は省略する。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態では、DRAMに適用した場合について説明したが、これに限定されるものではない。すなわち本発明は、ゲート電極の側壁絶縁膜の少なくとも一部を酸化シリコン膜で構成した場合において、ゲート電極の上部を覆う酸化シリコン膜をエッチングしてゲート電極のスペースにコンタクトホール(開孔)を形成するプロセスを有する半導体集積回路装置に適用することができる。
産業上の利用可能性
本発明によれば、ビット線の容量を低減することができる。これにより、情報蓄積用容量素子に蓄積された電荷(情報)を読み出すときの信号電圧を大きくすることができるので、信号のノイズマージンが大きくなり、リフレッシュサイクルを延ばし、消費電力を低減することができる。
また、一本のビット線に接続するメモリセルの数を増やすことができるので、センスアンプの数を減らすことができ、その分、チップ面積を縮小することができるので、ウエハ当たりのチップ取得数を増やして製造歩留まりを向上させることができる。
【図面の簡単な説明】
図1は、本発明の一実施の形態であるDRAMを形成した半導体チップの全体平面図である。
図2は、本発明の一実施の形態であるDRAMの構成を示す半導体基板の要部断面図である。
図3は、本発明の一実施の形態であるDRAMの構成を示す半導体基板の要部断面図である。
図4は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部平面図である。
図5は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図6は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図7は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図8は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図9は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部平面図である。
図10は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図11は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図12は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図13は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図14は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図15は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図16は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図17は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図18は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図19は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図20は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図21は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図22は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図23は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図24は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部平面図である。
図25は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図26は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図27は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図28は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図29は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図30は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図31は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図32は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図33は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図34は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図35は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図36は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図37(a)は、スリット状(溝状)の開孔部を有する耐エッチングマスクを使って形成したコンタクトホールの概略平面図、(b)および(c)は、穴状の開孔部を有する耐エッチングマスクを使って形成したコンタクトホールの概略平面図である。
図38は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図39は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図40は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図41は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図42は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部平面図である。
図43は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図44は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図45は、本発明者が検討した問題点を説明する断面図である。
図46は、本発明者が検討した問題点を説明する断面図である。
図47は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図48は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図49は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図50は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図51は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部平面図である。
図52は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図53は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図54は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図55は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図56は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図57は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図58は、本発明の一実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図59は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図60は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図61は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図62は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図63は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図64は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図65は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部平面図である。
図66は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図67は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図68は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図69は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図70は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図71は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図72は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図73は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図74は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図75は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図76は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部平面図である。
図77は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図78は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図79は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
図80は、本発明の他の実施の形態であるDRAMの製造方法を示す半導体基板の要部断面図である。
Claims (29)
- 以下の工程を有する半導体集積回路装置の製造方法;
(a)半導体基板上に第1導体層を形成した後、前記第1導体層を所定の形状に加工することにより、前記半導体基板の第1領域に第1導体片を形成する工程、
(b)前記第1導体片および前記半導体基板の上部に第1絶縁膜を形成する工程、
(c)前記第1導体片の間に位置するように、前記第1絶縁膜に第1開孔を形成する工程、
(d)前記第1開孔の側壁に酸化シリコン膜からなる第1側壁絶縁膜を形成する工程、
(e)前記第1側壁絶縁膜が形成された前記第1開孔の内部を第2導体層で埋め込むことにより、前記第1開孔の内部に第2導体片を形成する工程、
(f)前記第1および第2導体片の上部に窒化シリコン膜からなる第2絶縁膜を形成する工程、
(g)前記第2絶縁膜の上部に酸化シリコン膜からなる第3絶縁膜を形成する工程、
(h)前記第1開孔の上部の前記第3絶縁膜および前記第2絶縁膜に第2開孔を形成することにより、前記第2開孔の底部に前記第2導体片を露出させる工程、
(i)前記第2開孔の内部を第3導体層で埋め込むことにより、前記第2開孔の内部に、前記第2導体片に電気的に接続された第3導体片を形成する工程。 - 請求項1記載の半導体集積回路装置の製造方法において、前記工程(a)と前記工程(b)との間に、
(j)前記第1導体片および前記半導体基板の上部に窒化シリコン膜からなる第4絶縁膜を形成する工程、
をさらに有し、前記工程(c)における前記第1開孔の形成は、前記第4絶縁膜に対する前記第1絶縁膜のエッチング選択比を大きくしたドライエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。 - 請求項2記載の半導体集積回路装置の製造方法において、前記工程(d)は、
(d−1)前記第1絶縁膜の上部および前記開孔の内部に前記酸化シリコン膜を形成する工程、
(d−2)前記酸化シリコン膜を異方的にエッチングすることにより、前記第1開孔の側壁に前記酸化シリコン膜からなる前記第1側壁絶縁膜を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項3記載の半導体集積回路装置の製造方法において、前記工程(d)と前記工程(e)との間に、
(k)前記第1側壁絶縁膜で覆われていない部分の前記第4絶縁膜を除去することにより、前記半導体基板の一部を露出させる工程、
をさらに有することを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、前記工程(a)は、
(a−1)前記半導体基板上に前記第1導体層を形成した後、前記第1導体層の上部に窒化シリコン膜からなる第5絶縁膜を形成する工程、
(a−2)前記第5絶縁膜および前記第1導体層を所定の形状に加工することにより、前記半導体基板の第1領域に、その上部が前記第5絶縁膜で覆われた前記第1導体片を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、前記工程(i)の後に、
(l)前記第3絶縁膜の上部に、前記第3導体片に電気的に接続された第4導体層を形成する工程、
をさらに有することを特徴とする半導体集積回路装置の製造方法。 - 請求項6記載の半導体集積回路装置の製造方法において、前記工程(l)の後に、
(m)前記第4導体層の上部に誘電体膜を形成し、前記誘電体膜の上部に第5導体層を形成することにより、前記第4導体層、前記誘電体膜および前記第5導体層からなる容量素子を形成する工程、
をさらに有することを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、前記工程(a)は、
(a−3)前記半導体基板上に前記第1導体層を形成した後、前記第1導体層を所定の形状に加工することにより、前記半導体基板の第2領域に第3導体片を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項8記載の半導体集積回路装置の製造方法において、前記第1絶縁膜は、第6絶縁膜とその上部に形成された第7絶縁膜とを含み、前記工程(b)は、
(b−1)前記第1導体片、前記第3導体片および前記半導体基板の上部に前記第6絶縁膜を形成する工程、
(b−2)前記第6絶縁膜を異方的にエッチングすることにより、前記第3導体片の側壁に前記第6絶縁膜からなる前記第2側壁絶縁膜を形成する工程、
(b−3)前記第6絶縁膜の上部に前記第7絶縁膜を形成した後、前記第7絶縁膜の上面を平坦化する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項9記載の半導体集積回路装置の製造方法において、前記第6絶縁膜の膜厚は、前記第1導体片同士のスペースの2分の1より大きいことを特徴とする半導体集積回路装置の製造方法。
- 以下の工程を有する半導体集積回路装置の製造方法;
(a)半導体基板上に、互いに並行して延在する複数の第1導体層を形成する工程、
(b)前記複数の第1導体層および前記半導体基板の上部に酸化シリコン膜からなる第1絶縁膜を形成する工程、
(c)前記複数の第1導体層のそれぞれの間に位置するように、前記第1絶縁膜に複数の第1開孔を形成する工程、
(d)前記複数の第1開孔のそれぞれの側壁に第1側壁絶縁膜を形成する工程、(e)前記第1側壁絶縁膜が形成された前記複数の第1開孔の内部を第2導体層で埋め込む工程、
(f)前記複数の第1および第2導体層の上部に窒化シリコン膜からなる第2絶縁膜を形成する工程、
(g)前記第2絶縁膜の上部に酸化シリコン膜からなる第3絶縁膜を形成する工程、
(h)前記複数の第1開孔のそれぞれの上部に位置するように、前記第3絶縁膜および前記第2絶縁膜に複数の第2開孔を形成することにより、前記複数の第2開孔の底部に前記第2導体層を露出させる工程、
(i)前記複数の第2開孔の内部に第3導体層を形成する工程。 - 請求項11記載の半導体集積回路装置の製造方法において、前記工程(a)と前記工程(b)との間に、
(j)前記複数の第1導体層および前記半導体基板の上部に窒化シリコン膜からなる第4絶縁膜を形成する工程、
をさらに有し、前記工程(c)における前記第1開孔の形成は、前記第4絶縁膜に対する前記第1絶縁膜のエッチング選択比を大きくしたドライエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。 - 請求項12記載の半導体集積回路装置の製造方法において、前記第1側壁絶縁膜は、酸化シリコン膜からなり、前記工程(d)は、
(d−1)前記第1絶縁膜の上部および前記開孔の内部に前記酸化シリコン膜を形成する工程、
(d−2)前記酸化シリコン膜を異方的にエッチングすることにより、前記第1開孔の側壁に前記酸化シリコン膜からなる前記第1側壁絶縁膜を形成する工程、
(d−3)前記第1側壁絶縁膜で覆われていない部分の前記第4絶縁膜を除去することにより、前記半導体基板の一部を露出させる工程、
をさらに有することを特徴とする半導体集積回路装置の製造方法。 - 請求項11記載の半導体集積回路装置の製造方法において、前記工程(a)は、
(a−1)前記半導体基板上に第1導体膜を形成した後、前記第1導体膜の上部に窒化シリコン膜からなる第5絶縁膜を形成する工程、
(a−2)前記第5絶縁膜および前記第1導体膜を所定の形状に加工することにより、前記半導体基板上に、それぞれの上部が前記第5絶縁膜で覆われた前記複数の第1導体層を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項11記載の半導体集積回路装置の製造方法において、前記工程(i)の後に、
(k)前記第3絶縁膜の上部に、前記第2導体層に電気的に接続された第4導体層を形成する工程、
(l)前記第4導体層の上部に誘電体膜を形成し、前記誘電体膜の上部に第5導体層を形成することにより、前記第4導体層、前記誘電体膜および前記第5導体層からなる容量素子を形成する工程、
をさらに有することを特徴とする半導体集積回路装置の製造方法。 - 以下の工程を有する半導体集積回路装置の製造方法;
(a)半導体基板上に第1導電体膜を形成した後、前記第1導電体膜の上部に窒化シリコン膜、または酸化シリコン膜と窒化シリコン膜との積層膜からなる第1絶縁膜を形成する工程、
(b)前記第1導電体膜および前記第1絶縁膜をエッチングすることにより、前記半導体基板の第1領域に第1ゲート電極を形成し、第2領域に第2ゲート電極を形成する工程、
(c)前記半導体基板の第1領域に前記第1ゲート電極を有する第1MISFETを形成する工程、
(d)前記第1、第2ゲート電極および前記半導体基板の上部に窒化シリコン膜からなる第2絶縁膜を形成し、前記第2絶縁膜の上部に酸化シリコン膜からなる第3絶縁膜を形成する工程、
(e)前記第2ゲート電極の側壁に前記第2、第3絶縁膜からなる第1側壁絶縁膜を形成した後、前記半導体基板の第2領域に前記第2ゲート電極を有する第2MISFETを形成する工程、
(f)前記第3絶縁膜の上部に酸化シリコン膜からなる第4絶縁膜を形成した後、前記第4絶縁膜の上面を平坦化する工程、
(g)前記半導体基板の第1領域の前記第4、第3および第2絶縁膜をエッチングすることにより、前記第1MISFETのソース、ドレインの上部に第1開孔を形成する工程、
(h)前記第1開孔の側壁に酸化シリコン膜からなる第2側壁絶縁膜を形成した後、前記第1開孔の内部を第2導体層で埋め込む工程、
(i)前記第1および第2MISFETの上部に窒化シリコン膜からなる第5絶縁膜を形成し、前記第5絶縁膜の上部に酸化シリコン膜からなる第6絶縁膜を形成する工程、
(j)前記第1MISFETのソース、ドレインの一方の上部に位置するように、前記第6および第5絶縁膜に第2開孔を形成することにより、前記第2開孔の底部に前記第2導体層を露出させる工程、
(k)前記第2開孔の内部を第3導体層で埋め込むことにより、前記第2開孔の内部に、前記第2導体層に電気的に接続された第3導体層を形成する工程。 - 請求項16記載の半導体集積回路装置の製造方法において、前記工程(j)で前記第2開孔を形成する際、前記第2MISFETのソース、ドレインの上部に第3開孔を形成し、前記工程(k)で前記第2開孔の内部を第3導体層で埋め込む際、前記第3開孔の内部を第4導体層で埋め込むことを特徴とする半導体集積回路装置の製造方法。
- 請求項17記載の半導体集積回路装置の製造方法において、前記工程(k)の後に、
(l)前記第6絶縁膜の上部に、前記第2開孔の内部の前記第3導体層に電気的に接続される第1配線、および前記第3開孔の内部の前記第4導体層に電気的に接続される第2配線を形成する工程、
をさらに有することを特徴とする半導体集積回路装置の製造方法。 - 請求項18記載の半導体集積回路装置の製造方法において、前記工程(l)の後に、
(m)前記第6絶縁膜の上部に第7絶縁膜を形成した後、前記第1MISFETのソース、ドレインの他方の上部に位置するように、前記第7、第6および第5絶縁膜に第4開孔を形成することにより、前記第4開孔の底部に前記第2導体層を露出させる工程、
(n)前記第4開孔の内部を第5導体層で埋め込む工程、
(o)前記第7絶縁膜の上部に第8絶縁膜を形成した後、前記第4開孔の上部の前記第8絶縁膜に第5開孔を形成することにより、前記第5開孔の底部に前記第4導体層を露出させる工程、
(p)前記第5開孔の内部に、前記4導体層に電気的に接続される第1電極を形成し、前記第1電極の上部に誘電体膜および第2電極を順次形成することにより、前記第1電極、前記誘電体膜および前記第2電極からなる容量素子を形成する工程、
をさらに有することを特徴とする半導体集積回路装置の製造方法。 - 請求項16記載の半導体集積回路装置の製造方法において、前記第1開孔は、前記第1MISFETの上部を跨ぐように形成されることを特徴とする半導体集積回路装置の製造方法。
- 請求項16記載の半導体集積回路装置の製造方法において、前記窒化シリコン膜からなる第2絶縁膜の膜厚は、前記酸化シリコン膜からなる第2側壁絶縁膜の膜厚よりも薄いことを特徴とする半導体集積回路装置の製造方法。
- 半導体基板上に、互いに並行して延在するように形成された複数の第1導体片と、
前記複数の第1導体片のそれぞれの側壁に形成された酸化シリコン膜からなる第1側壁絶縁膜と、
前記第1側壁絶縁膜が形成された前記複数の第1導体片のそれぞれの間に形成された第2導体片と、
前記複数の第1および第2導体片の上部に形成された窒化シリコン膜からなる第1絶縁膜と、
前記第1絶縁膜の上部に形成された酸化シリコン膜からなる第2絶縁膜と、
前記複数の第2導体片のそれぞれの上部の前記第1および第2絶縁膜に形成された第1開孔と、
前記複数の第1開孔の内部に形成され、前記第2導体片に電気的に接続された第3導体片とを有することを特徴とする半導体集積回路装置。 - 請求項22記載の半導体集積回路装置において、前記複数の第1導体片のそれぞれの側壁と前記第1側壁絶縁膜との間には、前記第1側壁絶縁膜よりも膜厚が薄い窒化シリコン膜が介在していることを特徴とする半導体集積回路装置。
- 請求項22記載の半導体集積回路装置において、前記複数の第1導体片のそれぞれの上面は、窒化シリコン膜、または酸化シリコン膜と窒化シリコン膜との積層膜からなる第3絶縁膜で覆われていることを特徴とする半導体集積回路装置。
- 請求項22記載の半導体集積回路装置において、前記第2絶縁膜の上部には、前記第3導体片に電気的に接続された第4導体層からなる第1電極と、前記第4導体層の上部に形成された誘電体膜と、前記誘電体膜の上部に形成された第5導体層からなる第2電極とによって構成される容量素子が形成されていることを特徴とする半導体集積回路装置。
- 請求項24記載の半導体集積回路装置において、前記第1側壁絶縁膜の上端部は、前記第1導体片の上面よりも高く、かつ前記第3絶縁膜の上面よりも低いことを特徴とする半導体集積回路装置。
- 半導体基板上に、互いに並行して延在するように形成された複数の第1導体層と、
前記複数の第1導体層のそれぞれの間に、所定の間隔で配置された第2導体層と、
前記複数の第2導体層のそれぞれの間に形成された酸化シリコン膜からなる第1絶縁膜と、
前記第1導体層と前記第2導体層との間、および前記第1導体層と前記第1絶縁膜との間にそれぞれ形成された側壁絶縁膜と、
前記第2導体層および前記第1絶縁膜の上部に形成された窒化シリコン膜からなる第2絶縁膜と、
前記第2絶縁膜の上部に形成された酸化シリコン膜からなる第3絶縁膜と、
前記第3絶縁膜と前記第2絶縁膜とに形成された開孔内に形成され、前記第2導体層に接触する第3導体層とを有することを特徴とする半導体集積回路装置。 - 請求項27記載の半導体集積回路装置において、前記側壁絶縁膜は、酸化シリコン膜からなることを特徴とする半導体集積回路装置。
- 請求項28記載の半導体集積回路装置において、前記第1導体層の側壁と前記側壁絶縁膜との間には、窒化シリコン膜からなる第2の側壁絶縁膜が形成されていることを特徴とする半導体集積回路装置。
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