JP2004311706A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】メモリセル積が小さくなっても、高信頼性や高性能を確保することが可能な半導体装置及びその製造方法を提供する。
【解決手段】第１の方向に延伸したビット線９と、ビット線に電気的に接続された複数のトランジスタと、第１の方向に配列し、複数のトランジスタに電気的に接続された複数の第１の電極１４と、複数の第１の電極の上面及び側面を覆う誘電体膜１５と、誘電体膜を覆う第２の電極１６とを備えた半導体装置であって、第１の電極の幅は、隣接した第１の電極間の距離よりも小さく且つ半導体装置のデザインルールの最小値よりも小さい。
【選択図】 図１
【解決手段】第１の方向に延伸したビット線９と、ビット線に電気的に接続された複数のトランジスタと、第１の方向に配列し、複数のトランジスタに電気的に接続された複数の第１の電極１４と、複数の第１の電極の上面及び側面を覆う誘電体膜１５と、誘電体膜を覆う第２の電極１６とを備えた半導体装置であって、第１の電極の幅は、隣接した第１の電極間の距離よりも小さく且つ半導体装置のデザインルールの最小値よりも小さい。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の微細化及び高集積化に伴い、メモリセルの縮小化が進んでいる。しかしながら、メモリセルに含まれるキャパシタのキャパシタンス（蓄積容量：Ｃｓ）は、センス感度やソフトエラー等の観点から、それほど小さくすることはできない。
【０００３】
そこで、３次元（３Ｄ）構造を有するキャパシタが必要となってきている。この３Ｄ構造では、蓄積電極（ＳＮ電極）の上面及び側面を覆うように誘電体膜を形成し、さらに誘電体膜を覆うようにプレート電極（ＰＬ電極）を形成する。このように、蓄積電極の側面を利用してキャパシタを形成するため、メモリセル面積が小さくなっても、キャパシタンスを大きくすることが可能である。
【０００４】
しかしながら、メモリセルの縮小化がさらに進むと、隣接するＳＮ電極間のスペース幅がしだいに狭くなってくるため、ＳＮ電極間のスペースに誘電体膜及びＰＬ電極を形成することが困難になるという問題が生じる。一般にＳＮ電極の幅及びＳＮ電極間のスペース幅は、デザインルールによって決まるものであり、メモリセル面積が小さくなると、このような問題は極めて深刻なものとなってくる。
【０００５】
従来技術として、特許文献１には、ビット線方向に対して斜めにＳＮ電極を配置するという提案がなされている。このような構成を採用することで、ＳＮ電極が長くなる、すなわちＳＮ電極の側面の長さが長くなるため、キャパシタンスを増加させることが可能である。しかしながら、この提案では、ＳＮ電極間のスペース幅については何ら考慮されておらず、上述した問題を解決することはできない。
【０００６】
【特許文献１】
特開２００１−１８９４３４号公報
【０００７】
【発明が解決しようとする課題】
上述したように、メモリセル面積が小さくなると、キャパシタンスの減少を抑え、且つＳＮ電極間のスペースに誘電体膜及びＰＬ電極を確実に形成することが困難になってくる。したがって、高信頼性や高性能を有するキャパシタを備えた半導体装置を得ることが困難となる。
【０００８】
本発明は、上記従来の課題に対してなされたものであり、メモリセル面積が小さくなっても、高信頼性や高性能を確保することが可能な半導体装置及びその製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明の第１の視点に係る半導体装置は、第１の方向に延伸したビット線と、前記ビット線に電気的に接続された複数のトランジスタと、前記第１の方向に配列し、前記複数のトランジスタに電気的に接続された複数の第１の電極と、前記複数の第１の電極の上面及び側面を覆う誘電体膜と、前記誘電体膜を覆う第２の電極と、を備えた半導体装置であって、前記第１の電極の幅は、隣接した前記第１の電極間の距離よりも小さく且つ前記半導体装置のデザインルールの最小値よりも小さいことを特徴とする。
【００１０】
本発明の第２の視点に係る半導体装置の製造方法は、第１の方向に延伸したビット線と、前記ビット線に電気的に接続された複数のトランジスタとを備えた基板上に、第１の膜を形成する工程と、前記第１の膜をパターニングして、複数の溝を形成する工程と、前記複数の溝の側面に第２の膜を形成して、前記複数の溝の幅を狭める工程と、前記狭められた複数の溝内に、前記第１の方向に配列し且つ前記複数のトランジスタに電気的に接続された複数の第１の電極を形成する工程と、前記第１の膜及び前記第２の膜を除去する工程と、前記複数の第１の電極の上面及び側面を覆う誘電体膜を形成する工程と、前記誘電体膜を覆う第２の電極を形成する工程と、を備えたことを特徴とする。
【００１１】
本発明の第３の視点に係る半導体装置の製造方法は、第１の方向に延伸したビット線と、前記ビット線に電気的に接続された複数のトランジスタとを備えた基板上に、第１の膜を形成する工程と、前記第１の膜をパターニングして、複数の溝を形成する工程と、前記複数の溝の側面に導電材料からなる第２の膜を形成する工程と、前記第１の膜を除去する工程と、前記第２の膜をパターニングして、前記第１の方向に配列し且つ前記複数のトランジスタに電気的に接続された複数の第１の電極を形成する工程と、前記複数の第１の電極の上面及び側面を覆う誘電体膜を形成する工程と、前記誘電体膜を覆う第２の電極を形成する工程と、を備えたことを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１３】
（第１の実施形態）
図１（ａ）及び図１（ｂ）は、本発明の第１の実施形態に係る半導体装置（スタック型ＤＡＲＭ）における、メモリセル付近の構成を模式的に示した図である。図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）のＢ−Ｂに沿った断面図である。
【００１４】
半導体基板（シリコン基板）１には、素子分離領域２が形成されている。素子分離領域２で囲まれた素子領域２０内には、ゲート絶縁膜３、ゲート電極４及びソース／ドレイン拡散層５を有するＭＩＳトランジスタが形成されている。ゲート電極４は、ワード線（ＷＬ）の一部を構成している。ＭＩＳトランジスタは層間絶縁膜６で覆われており、層間絶縁膜６上には層間絶縁膜８が形成され、層間絶縁膜８上にはシリコン窒化膜（ＳｉＮ膜）１２が形成されている。
【００１５】
層間絶縁膜６内には、ソース／ドレイン拡散層５の一方に接続されたポリシリコンプラグ７が形成されている。ポリシリコンプラグ７上にはタングステン（Ｗ）プラグ１０が形成され、タングステンプラグ１０上にはバリア膜１１が形成されている。層間絶縁膜８内にはビット線（ＢＬ）９が形成されており、ビット線９はビット線コンタクト（ＢＬコンタクト、図示せず）を介してソース／ドレイン拡散層５の他方に接続されている。図１（ｂ）に示したポリシリコンプラグ７、タングステンプラグ１０及びバリア膜１１は、図１（ａ）のＳＮコンタクト２１に対応している。
【００１６】
バリア膜１１上には、ＳＮ電極（蓄積電極）１４が形成されている。このＳＮ電極１４は、ビット線９の延伸方向と平行な方向に、互いに離間して配列されている。各ＳＮ電極１４の上面及び側面は誘電体膜１５で覆われており、誘電体膜１５はプレート電極１６（ＰＬ電極）によって覆われている。誘電体膜１５及びプレート電極１６は、ＳＮ電極１４を覆う部分の他に、隣接したＳＮ電極１４間に形成された部分も有している。ＳＮ電極１４、誘電体膜１５及びプレート電極１６で形成された各キャパシタは、層間絶縁膜１７によって覆われている。
【００１７】
本実施形態では、図１（ａ）に示すように、隣接したＳＮ電極１４間の距離（スペース幅Ｓ）が、ＳＮ電極１４の幅Ｗよりも広くなっている。なお、幅ＷはＳＮ電極１４の短辺に対応し、長さＬはＳＮ電極１４の長辺に対応している。具体的には、ＳＮ電極１４の幅Ｗがその半導体デバイスに適用されるデザインルールの最小値よりも狭く、且つスペース幅Ｓがその半導体デバイスに適用されるデザインルールの最小値よりも広くなっている。通常は、ビット線の最小幅がデザインルールの最小値に対応する。また、本実施形態では、ビット線９の延伸方向に対してＳＮ電極１４が傾いている。すなわち、ビット線９の延伸方向に平行な線とＳＮ電極１４の長手方向に平行な線とによって規定される角度が、０度よりも大きく且つ９０度よりも小さくなっている。図に示した例では、上記角度は４５度である。さらに、ＳＮ電極１４の幅Ｗは、ＳＮ電極１４の高さＨよりも小さくなっている。
【００１８】
このように、本実施形態では、ＳＮ電極間のスペース幅ＳがＳＮ電極の幅Ｗよりも広くなっているため、メモリセルが縮小化されても、ＳＮ電極間のスペースに誘電体膜及びＰＬ電極を確実に形成することができる。また、ＳＮ電極がビット線の延伸方向に対して傾いているため、限られた領域内にＳＮ電極を効果的に配置することができる。例えば、傾き角度を４５度とした場合には、ＳＮ電極の長手方向とビット線の延伸方向とが平行である場合に対して、ＳＮ電極の長さＬを１．４倍程度にすることができる。したがって、ＳＮ電極の側面におけるキャパシタンスを増加させることができる。よって、本実施形態によれば、メモリセルが縮小化されても、キャパシタの高信頼性や高性能を確保することが可能となる。
【００１９】
以下、図１（ａ）及び図１（ｂ）に示した半導体装置の製造工程について、図２（ａ）及び図２（ｂ）〜図４（ａ）及び図４（ｂ）を参照して説明する。なお、ここではデザインルール７０ｎｍ世代を例に説明するが、その他の世代についても同様である。また、ここではメモリセルにＮチャネルＭＩＳトランジスタを用いた場合について説明するが、ＰチャネルＭＩＳトランジスタを用いた場合も同様である。
【００２０】
まず、図２（ａ）及び図２（ｂ）に示すように、反応性イオンエッチング（ＲＩＥ）を用いて、シリコン基板１に溝を形成する。溝の深さは、例えば０．３μｍ程度である。さらに、この溝を絶縁膜で埋めて、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域２を形成する。
【００２１】
次に、シリコン基板１上に、ゲート絶縁膜３として厚さ５ｎｍ程度のシリコン酸化膜を形成する。続いて、このゲート絶縁膜上にゲート電極４を形成するための電極膜を形成する。さらに、電極膜上にエッチングストッパーとして機能するゲートキャップ膜（図示せず）を形成する。ゲートキャップ膜にはシリコン窒化膜（Ｓｉ３Ｎ４ 膜）を用いることができる。その後、ゲートキャップ膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクに用いて、ゲートキャップ膜をエッチングする。さらに、このゲートキャップ膜をマスクとして、電極膜をエッチングし、ゲート電極４を形成する。このゲート電極４は、メモリセル領域ではワード線（ＷＬ）となる。なお、ゲート電極４には、抵抗を下げるために、ポリサイド構造を用いることが可能である。ポリサイド構造としては、例えばポリシリコン膜（厚さ５０ｎｍ程度）とＷＳｉ２ 膜（厚さ５０ｎｍ程度）の積層膜を用いることができる。また、ポリメタル構造（例えば、ポリシリコン膜とタングステン膜の積層膜）を用いてもよい。さらに、ゲート電極４として単独のポリシリコン膜を用いてもよい。
【００２２】
次に、ゲート電極と不純物拡散層との間の耐圧を向上させるために、酸素雰囲気で、１０５０℃、１００秒程度、ＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）を行い、いわゆる後酸化膜（図示せず）を形成する。その後、レジストパターン（図示せず）及びゲート電極４をマスクとして、低不純物濃度のソース／ドレイン拡散層５を、イオン注入法によって形成する。続いて、全面にシリコン窒化膜（厚さ２０ｎｍ程度、図示せず）を、ＬＰ−ＣＶＤ法により堆積する。その後、ＲＩＥ法によってシリコン窒化膜のエッチングを行い、ゲート電極４の側壁に側壁スペーサ膜（図示せず）を形成する。続いて、レジストマスク、側壁スペーサ膜及びゲート電極４をマスクとして、イオン注入法により、高不純物濃度のソース／ドレイン拡散層を形成する。
【００２３】
次に、全面に、ストッパー膜としてシリコン窒化膜（厚さ２０ｎｍ程度、図示せず）を、ＬＰ−ＣＶＤ法によって堆積する。さらに、ＣＶＤ法により、全面に層間絶縁膜６としてＢＰＳＧ膜を厚さ５００ｎｍ程度堆積する。続いて、層間絶縁膜６の表面をＣＭＰ法によって平坦化する。このとき、ゲートキャップ膜上の層間絶縁膜６の膜厚が１００ｎｍ程度になるようにする。このＣＭＰ処理により、ウエハのほぼ全面が平坦化される。
【００２４】
次に、ソース／ドレイン拡散層５とビット線との間の接続、及びソース／ドレイン拡散層５とＳＮ電極との間の接続を行うために、自己整合プロセスを用いて層間絶縁膜６にコンタクトホールを形成する。コンタクトホールのエッチングには、ＢＰＳＧ膜のエッチングレートがシリコン窒化膜（ストッパー膜）のエッチングレートの１０倍程度以上となるような、高選択比ＲＩＥ法を用いる。これにより、ゲート電極４とコンタクトホール内に形成されるポリシリコンプラグ７とのショートを防ぐことができ、製品の歩留まりを向上させることができる。
【００２５】
次に、不純物としてリン（Ｐ）又は砒素（Ａｓ）がドーピングされたポリシリコン膜（ｎ＋ ポリシリコン膜）を、ＬＰ−ＣＶＤ法によって全面に堆積する。このポリシリコン膜によってコンタクトホールが埋められる。さらに、ＣＭＰ法やエッチバック法により、コンタクトホール以外のポリシリコン膜を除去して、ポリシリコンプラグ７を形成する。このポリシリコンプラグ７は、ソース／ドレイン拡散層５に接続され、ＳＮコンタクト及びＢＬコンタクトとなる。
【００２６】
次に、層間絶縁膜８としてＢＰＳＧ膜を、ＣＶＤ法により厚さ３００ｎｍ程度、全面に堆積する。さらに、層間絶縁膜８上に、ＣＭＰのエッチングストッパーとしてＴＥＯＳ酸化膜（厚さ１００ｎｍ程度、図示せず）を、ＣＶＤ法によって堆積する。続いて、デュアルダマシン法を用いて、以下のように、ビット線９を形成する。まず、ＢＰＳＧ膜８及びＴＥＯＳ酸化膜に、ビット線用の溝を形成する。続いて、ＢＬコンタクト用のポリシリコンプラグに達するコンタクトホール（図示せず）を形成する。さらに、導電膜（例えば、Ｗ膜／ＴｉＮ膜／Ｔｉ膜の積層膜）を溝及びコンタクトホール内に埋め込むことにより、ポリシリコンプラグに接続されたビット線９を形成する。
【００２７】
次に、溝内に埋め込まれた導電膜（Ｗ膜等）を、１００ｎｍ程度エッチングする。続いて、全面にシリコン窒化膜（図示せず）を厚さ３００ｎｍ程度堆積する。さらに、ＣＭＰ法やＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法により余分なシリコン窒化膜を除去し、ビット線となる導電膜上にのみシリコン窒化膜を残す。
【００２８】
なお、Ｗ膜等の導電膜を形成する前に、周辺回路領域にも溝及びコンタクトホールを形成しておいてもよい。これにより、ビット線を形成する際に同時に、周辺回路領域にコンタクトプラグ（図示せず）を形成することができる。
【００２９】
次に、通常のリソグラフィ法とＲＩＥ法を用いて、ＢＰＳＧ膜８及びＴＥＯＳ酸化膜に、ポリシリコンプラグ７（ＳＮプラグ）に達するコンタクトホールを形成する。続いて、導電膜（例えば、Ｗ膜／ＴｉＮ膜／Ｔｉ膜の積層膜）を全面に堆積し、コンタクトホールを導電膜で埋める。さらに、ＣＭＰ法などにより層間絶縁膜上の余分な導電膜を除去して、コンタクトホール内にのみ導電膜を残す。これにより、導電膜（Ｗ膜／ＴｉＮ膜／Ｔｉ膜の積層膜）で形成されたプラグ（以下、単にＷプラグという場合もある）１０が形成される。Ｗプラグ１０は、ポリシリコンプラグ７（ＳＮプラグ）を介してソース／ドレイン拡散層５と電気的に接続される。なお、ビット線９上のシリコン窒化膜（図示せず）及びレジスト（図示せず）をマスクとして用いて、コンタクトホールをビット線間の領域に形成するようにしてもよい。この段階では、メモリセル領域及び周辺回路領域（図示せず）ともに平坦化されている。
【００３０】
次に、Ｗプラグ１０の表面を１００ｎｍ程度エッチングして窪みを形成する。さらに、窪みにバリアメタル膜１１としてＴｉＮ膜を埋め込む。
【００３１】
次に、図３（ａ）及び図３（ｂ）に示すように、全面に厚さ５０ｎｍ程度のシリコン窒化膜１２を形成し、さらにプラズマＴＥＯＳ酸化膜１３を４００ｎｍ程度堆積する。続いて、レジストパターン（図示せず）をマスクとして、ＲＩＥ法により、ＴＥＯＳ酸化膜１３及びシリコン窒化膜１２をエッチングし、バリアメタル膜１１の表面を露出させる。これにより、ＳＮ電極用の溝１３ａが形成される。溝１３ａの幅は、隣接した溝１３ａ間の距離（スペース幅）よりも狭くなるようにする。レジストをマスクとしてＴＥＯＳ酸化膜１３をエッチングする場合、溝幅はエッチング時のレジスト起因の堆積物の影響などによって狭くなる。本実施形態では、このような現象を利用して、デザインルールで決まる最小幅よりも狭い幅を有する溝を形成している。なお、溝１３ａの側面はテーパー状となる傾向にあるが、エッチング条件を調整してほぼ垂直な側面を形成するようにしてもよい。
【００３２】
次に、図４（ａ）及び図４（ｂ）に示すように、レジストを除去した後、溝１３ａを含む全面に、ＣＶＤ法により、ＳＮ電極用のＲｕ膜を厚さ１００ｎｍ程度堆積する。その後、ＣＭＰ法やエッチバック法を用いて平坦化処理を行う。これにより、溝１３ａ内にのみＲｕ膜が埋め込まれ、デザインルールで決まる最小幅よりも狭い幅を有するＳＮ電極１４が形成される。なお、ここではＳＮ電極材料としてＲｕ膜を用いたが、ＲｕＯ２ 膜、Ｐｔ膜、Ｒｅ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ膜、ＩｒＯ２ 膜、ペロブスカイト構造を有する金属酸化物膜（例えば、ＳＲＯ（ＳｒＲｕＯ３ ）膜）などを用いてもよい。また、金属膜のグレインを他の金属膜（例えばＲｈやＩｒ）でスタッフィングしたような膜を用いてもよい。
【００３３】
次に、周辺回路領域等をレジスト（図示せず）で覆う。続いて、このレジストをマスクとして、ＮＨ４Ｆ等のウェットエッチング溶液或いはＲＩＥとウェットエッチングの組み合わせを用いて、ＴＥＯＳ酸化膜１３をエッチングする。このとき、ＴＥＯＳ酸化膜１３下のシリコン窒化膜膜１２をエッチングのストッパーとして用いる。このようにすると、メモリセル領域のＳＮ電極表面の高さとメモリセル領域以外のＴＥＯＳ酸化膜表面の高さがそろう。その結果、ＳＮ電極の有無に起因したメモリセル領域とメモリセル領域以外の領域との間の段差を、ほぼなくすことができる。なお、ウエハ全面のＴＥＯＳ酸化膜１３を除去してもよい。この場合、メモリセル領域と周辺回路領域との間に段差が生じるが、後の工程で酸化膜を堆積し、ＣＭＰ法などによって平坦化をすればよい。
【００３４】
上記のようにして得られたＳＮ電極１４の側面形状は、ＴＥＯＳ酸化膜１３に形成された溝１３ａの側面形状に対応したものとなる。Ｗ膜等の金属膜をエッチングしてＳＮ電極１４を形成した場合には、エッチングの制御が極めて困難であり、平滑な側面を得ることが難しい。本実施形態では、エッチングが容易な酸化膜１３に溝１３ａを形成し、この溝１３ａ内にＷ膜等の金属膜を埋め込んでＳＮ電極１４を形成する。したがって、平滑なＳＮ電極１４の側面を得ることができる。これにより、ＳＮ電極側面の荒れに起因したキャパシタ絶縁膜のリーク電流の増加を抑えることができる。
【００３５】
次に、図１（ａ）及び図１（ｂ）に示すように、キャパシタの誘電体膜１５としてＴａ２Ｏ５ 膜を、ＣＶＤ法によって厚さ１２ｎｍ程度、全面に堆積する。続いて、キャパシタのプレート（ＰＬ）電極用のＲｕ膜１６を、ＣＶＤ法によって厚さ４０ｎｍ程度、全面に堆積する。さらに、全面にキャップ膜（図示せず）として例えばＴｉＮ膜を、厚さ５０ｎｍ程度、スパッタリング法等で形成する。その後、Ｒｕ膜及びキャップ膜を、通常のリソグラフィ法とＲＩＥ法を用いてパターニングする。これにより、ＳＮ電極１４、誘電体膜１５及びプレート電極１６によって形成されたキャパシタが得られる。
【００３６】
なお、上述した例では、プレート電極１６としてＲｕ膜を用いたが、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜等の貴金属膜または貴金属酸化物膜、ＳＲＯ等のペロブスカイト型金属酸化物膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜等を用いることも可能である。また、キャパシタの誘電体膜１５には、金属酸化物膜を用いることが好ましい。具体的には、（Ｂａ，Ｓｒ）ＴｉＯ３ 膜（ＢＳＴ膜）、ＳｒＴｉＯ３ 膜、Ｔａ２Ｏ５ 膜、Ａｌ２Ｏ３ 膜など、シリコン酸化膜に比べて誘電率の高い高誘電体膜を用いることが可能である。また、これらの高誘電体膜の積層膜を用いてもよい。
【００３７】
その後、図示しないが、層間絶縁膜を堆積した後、コンタクトホールを形成し、さらに金属配線を形成する。必要であれば、複数の層において、コンタクトホール及び金属配線を形成してもよい。さらに、パッシベーション膜の形成及びパッドコンタクトの形成を行って、ＤＲＡＭが完成する。
【００３８】
図５は、本実施形態におけるメモリセル領域のレイアウト例を模式的に示した図である。図に示すように、一つのメモリセル２２に対応して一つのＳＮ電極１４が配置されており、ビット線９の延伸方向に対してＳＮ電極１４が４５度の角度で傾いている。そして、ＳＮ電極１４と一方のソース／ドレイン拡散層５とはＳＮコンタクト２１を介して接続され、ビット線９と他方のソース／ドレイン拡散層５とはＢＬコンタクト２３を介して接続されている。
【００３９】
以上のように、本実施形態によれば、ＳＮ電極間の間隔（スペース幅）がＳＮ電極の幅よりも広い。また、ＳＮ電極がビット線の延伸方向に対して傾いている。したがって、メモリセル面積が小さくなっても、キャパシタンスの減少を抑え、且つＳＮ電極間のスペースに誘電体膜及びプレート電極を確実に形成することができ、キャパシタの高信頼性や高性能を確保することが可能となる。
【００４０】
（第２の実施形態）
図６（ａ）及び図６（ｂ）は、本発明の第２の実施形態に係る半導体装置（スタック型ＤＡＲＭ）における、メモリセル付近の構成を模式的に示した図である。図６（ａ）は平面図であり、図６（ｂ）は図６（ａ）のＢ−Ｂに沿った断面図である。基本的な構成は、第１の実施形態と同様であり、第１の実施形態の構成要素と対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
【００４１】
本実施形態では、一つのメモリセルのサイズが４Ｆ×２Ｆである８Ｆ２ 型のメモリセル構造を用いている。Ｆはフィーチャーサイズである。そして、本実施形態においても、第１の実施形態と同様、図６（ａ）に示すように、隣接したＳＮ電極１４間の距離（スペース幅Ｓ）が、ＳＮ電極１４の幅Ｗよりも広くなっている。具体的には、ＳＮ電極１４の幅Ｗが、その半導体デバイスに適用されるデザインルール（ＤＲＡＭにおけるハーフピッチ及びＤＲＡＭにおけるラインアンドスペースのデザインルールに対応）の最小値よりも狭くなっている。また、スペース幅Ｓが上記デザインルールの最小値よりも広くなっている。
【００４２】
したがって、ＳＮ電極１４の長手方向がビット線９の延伸方向と平行であっても、ＳＮ電極間のスペースに誘電体膜１５及びＰＬ電極１６を確実に形成することができる。よって、第１の実施形態と同様、メモリセルが縮小化されても、キャパシタの高信頼性や高性能を確保することが可能となる。
【００４３】
以下、図６（ａ）及び図６（ｂ）に示した半導体装置の製造工程について、図７（ａ）及び図７（ｂ）〜図９（ａ）及び図９（ｂ）を参照して説明する。なお、基本的な製造方法は第１の実施形態と同様であるため、詳細については第１の実施形態を参照することとし、ここでは製造方法の概要のみ説明する。
【００４４】
まず、図７（ａ）及び図７（ｂ）に示すように、第１の実施形態と同様に、シリコン基板１にＳＴＩ領域２を形成する。続いて、シリコン基板１上にゲート絶縁膜３及びゲート電極４（ワード線）を形成し、さらにソース／ドレイン拡散層５を形成する。次に、層間絶縁膜６及びポリシリコンプラグ７を形成し、続いて層間絶縁膜８及びビット線９を形成する。さらに、Ｗプラグ１０及びバリアメタル膜１１を形成する。
【００４５】
次に、図８（ａ）及び図８（ｂ）に示すように、第１の実施形態と同様に、シリコン窒化膜１２及びＴＥＯＳ酸化膜１３を形成し、さらにＳＮ電極用の溝１３ａを形成する。このとき、第１の実施形態で述べた方法と同様の方法により、溝１３ａの幅が、隣接した溝１３ａ間の距離よりも広くなるようにする。
【００４６】
次に、図９（ａ）及び図９（ｂ）に示すように、第１の実施形態と同様に、溝１３ａ内にＳＮ電極１４を形成し、さらにＴＥＯＳ酸化膜１３をエッチング除去する。
【００４７】
次に、図６（ａ）及び図６（ｂ）に示すように、キャパシタの誘電体膜１５及びプレート（ＰＬ）電極１６を形成することで、ＳＮ電極１４、誘電体膜１５及びプレート電極１６によって形成されたキャパシタが得られる。
【００４８】
図１０は、本実施形態におけるメモリセル領域のレイアウト例を模式的に示した図である。図に示すように、一つのメモリセル２２に対応して一つのＳＮ電極１４が配置されている。そして、ＳＮ電極１４と一方のソース／ドレイン拡散層５とはＳＮコンタクト２１を介して接続され、ビット線９と他方のソース／ドレイン拡散層５とはＢＬコンタクト２３を介して接続されている。
【００４９】
以上のように、本実施形態においても、第１の実施形態と同様、ＳＮ電極間の間隔（スペース幅）がＳＮ電極の幅よりも広い。したがって、例えば８Ｆ２ 型メモリセルのように、ラインアンドスペースのデザインルールによってメモリセルサイズが決まるような場合であっても、キャパシタンスの減少を抑え、且つＳＮ電極間のスペースに誘電体膜及びプレート電極を確実に形成することができ、キャパシタの高信頼性や高性能を確保することが可能となる。
【００５０】
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置（スタック型ＤＡＲＭ）の製造工程について、図１１（ａ）及び図１１（ｂ）〜図１２（ａ）及び図１２（ｂ）を参照して説明する。基本的な構成は、第１の実施形態と同様であり、第１の実施形態の構成要素と対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。また、基本的な製造方法も第１の実施形態と同様であるため、詳細については第１の実施形態を参照することとし、ここでは主として本実施形態特有の製造工程について説明する。
【００５１】
まず、第１の実施形態の図２（ａ）及び図２（ｂ）の工程と同様に、バリアメタル膜１１の形成工程までを行う。
【００５２】
次に、図１１（ａ）及び図１１（ｂ）に示すように、全面に厚さ５０ｎｍ程度のシリコン窒化膜１２を形成し、さらにプラズマＴＥＯＳ酸化膜１３を４００ｎｍ程度堆積する。続いて、レジストパターン（図示せず）をマスクとして、ＲＩＥ法により、ＴＥＯＳ酸化膜１３をエッチングする。このとき、シリコン窒化膜１２でエッチングをストップさせる。これにより、溝１３ｂが形成される。溝１３ｂの幅は、リソグラフィプロセスで決まる最小サイズに対応させる。例えば、５０ｎｍ世代では、溝１３ｂの幅は５０〜８０ｎｍ程度である。
【００５３】
次に、図１２（ａ）及び図１２（ｂ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜（ＳｉＯ２ 膜）２４を堆積する。続いて、ＲＩＥ等の異方性エッチングによって、シリコン酸化膜２４をエッチングする。これにより、ＴＥＯＳ酸化膜１３の側面、すなわち溝１３ｂの側面に側壁膜２４が形成される。その結果、図１２（ａ）に示すように、溝１３ｂの幅はＷ’からＷへと狭められる。例えば、溝１３ｂの幅を６０ｎｍ（Ｗ’）から３０ｎｍ（Ｗ）に狭める場合には、厚さ１５ｎｍ程度のシリコン酸化膜を堆積し、異方性エッチングによって、ＴＥＯＳ酸化膜１３の側面に側壁膜２４を形成すればよい。その後、シリコン窒化膜１２をエッチングし、バリアメタル１１の表面を露出させる。
【００５４】
以後の基本的な工程は、第１の実施形態と同様である。すなわち、溝１３ａ内にＲｕ膜等を埋め込んでＳＮ電極１４を形成した後、ＴＥＯＳ酸化膜１３及び側壁膜２４をエッチング除去する。さらに、ＳＮ電極１４を覆うように、誘電体膜１５及びプレート電極を形成することで、図１（ｂ）と同様の構造を有するキャパシタ構造が得られる。
【００５５】
このように、本実施形態によれば、異方性エッチングによって溝の側面に側壁膜２４を形成することで、溝幅を狭めている。したがって、溝内に形成されたＳＮ電極の幅Ｗをリソグラフィで決まる最小サイズよりも狭くすることができる。その結果、図１２（ａ）に示すように、ＳＮ電極間の距離（スペース幅Ｓ）を、ＳＮ電極の幅Ｗよりも広くすることができる。すなわち、ＳＮ電極の幅Ｗをデザインルールで決まる最小サイズよりも狭くすることができるとともに、スペース幅Ｓをデザインルールで決まる最小サイズよりも広くすることができる。したがって、第１の実施形態と同様、メモリセルが縮小化されても、ＳＮ電極間のスペースに誘電体膜及びＰＬ電極を確実に形成することができ、キャパシタの高信頼性や高性能を確保することが可能となる。また、側壁膜の厚さを適宜調整することで、ＳＮ電極の幅及びスペース幅を最適化することが可能である。
【００５６】
なお、上述した実施形態では、第１の実施形態のようにＳＮ電極がビット線の延伸方向に対して傾いているが、第２の実施形態のようにＳＮ電極の長手方向がビット線の延伸方向と平行である場合についても、本実施形態の方法を適用可能である。
【００５７】
（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体装置（スタック型ＤＡＲＭ）の製造工程について、図１３（ａ）及び図１３（ｂ）〜図１４（ａ）及び図１４（ｂ）を参照して説明する。基本的な構成は、第１の実施形態と同様であり、第１の実施形態の構成要素と対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。また、基本的な製造方法も第１の実施形態と同様であるため、詳細については第１の実施形態を参照することとし、ここでは主として本実施形態特有の製造工程について説明する。
【００５８】
まず、第１の実施形態の図２（ａ）及び図２（ｂ）の工程と同様の方法によって、バリアメタル膜１１の形成工程までを行う。
【００５９】
次に、図１３（ａ）及び図１３（ｂ）に示すように、全面に厚さ５０ｎｍ程度のシリコン窒化膜１２を形成し、さらにプラズマＴＥＯＳ酸化膜１３を４００ｎｍ程度堆積する。続いて、レジストパターン（図示せず）をマスクとして、ＲＩＥ法により、ＴＥＯＳ酸化膜１３及びシリコン窒化膜１２をエッチングして、溝１３ｃを形成する。続いて、全面に厚さ２０ｎｍ程度の金属膜（例えばＲｕ膜）１４’をＣＶＤ法等によって堆積する。さらに、ＲＩＥ等の異方性エッチングによって、金属膜をエッチングすることで、ＴＥＯＳ酸化膜１３の側面、すなわち溝１３ｃの側面にフェンス状の側壁金属膜１４’が形成される。
【００６０】
次に、図１４（ａ）及び図１４（ｂ）に示すように、ＴＥＯＳ酸化膜１３及びシリコン窒化膜１２をエッチング除去する。その後、レジストパターン２５をマスクとして、ＲＩＥ法によりフェンス状の側壁金属膜１４’をエッチングすることで、側壁金属膜１４’を分割する。このようにして、ＳＮ電極１４が形成される。
【００６１】
以後の基本的な工程は、第１の実施形態と同様である。すなわち、ＳＮ電極１４を覆うように、誘電体膜１５及びプレート電極１６を形成することで、キャパシタ構造が得られる。
【００６２】
このように、本実施形態によれば、異方性エッチングによって溝の側面に側壁金属膜（ＳＮ電極）を形成するため、ＳＮ電極の幅をリソグラフィで決まる最小サイズよりも狭くすることができる。したがって、ＳＮ電極間の距離（スペース幅Ｓ）を、ＳＮ電極の幅Ｗよりも広くすることができる。すなわち、ＳＮ電極の幅Ｗをデザインルールで決まる最小サイズよりも狭くすることができるとともに、スペース幅Ｓをデザインルールで決まる最小サイズよりも広くすることができる。したがって、第１の実施形態と同様、メモリセルが縮小化されても、ＳＮ電極間のスペースに誘電体膜及びＰＬ電極を確実に形成することができ、キャパシタの高信頼性や高性能を確保することが可能となる。また、側壁金属膜の厚さを適宜調整することで、ＳＮ電極の幅及びスペース幅を最適化することが可能である。
【００６３】
なお、図１４（ａ）及び図１４（ｂ）の工程の後、例えば６００℃、３０分程度の水素アニール処理を行うようにしてもよい。これにより、図１５に示すように、ＳＮ電極１４のエッジを丸めることが可能である。
【００６４】
また、上述した実施形態では、第１の実施形態のようにＳＮ電極がビット線の延伸方向に対して傾いているが、第２の実施形態のようにＳＮ電極の長手方向がビット線の延伸方向と平行である場合についても、本実施形態の方法を適用可能である。
【００６５】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００６６】
【発明の効果】
本発明によれば、メモリセル面積が小さくなっても、キャパシタの高信頼性や高性能を確保することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の構成を模式的に示した図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図５】本発明の第１の実施形態に係り、メモリセルのレイアウト例を模式的に示した図である。
【図６】本発明の第２の実施形態に係る半導体装置の構成を模式的に示した図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図９】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図１０】本発明の第２の実施形態に係り、メモリセルのレイアウト例を模式的に示した図である。
【図１１】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図１２】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図１３】本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図１４】本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図１５】本発明の第４の実施形態の変更例を模式的に示した図である。
【符号の説明】
１…半導体基板、 ２…素子分離領域、
３…ゲート絶縁膜、 ４…ゲート電極、
５…ソース／ドレイン拡散層、 ６、８、１７…層間絶縁膜、
７…ポリシリコンプラグ、 ９…ビット線、
１０…タングステンプラグ、 １１…バリア膜、
１２…シリコン窒化膜、 １３…ＴＥＯＳ酸化膜、
１３ａ、１３ｂ、１３ｃ…溝、 １４…ＳＮ電極、
１４’…側壁金属膜 １５…誘電体膜、 １６…プレート電極、
２０…素子領域、 ２１…ＳＮコンタクト、
２２…メモリセル、 ２３…ＢＬコンタクト、
２４…側壁膜、 ２５…レジストパターン
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の微細化及び高集積化に伴い、メモリセルの縮小化が進んでいる。しかしながら、メモリセルに含まれるキャパシタのキャパシタンス（蓄積容量：Ｃｓ）は、センス感度やソフトエラー等の観点から、それほど小さくすることはできない。
【０００３】
そこで、３次元（３Ｄ）構造を有するキャパシタが必要となってきている。この３Ｄ構造では、蓄積電極（ＳＮ電極）の上面及び側面を覆うように誘電体膜を形成し、さらに誘電体膜を覆うようにプレート電極（ＰＬ電極）を形成する。このように、蓄積電極の側面を利用してキャパシタを形成するため、メモリセル面積が小さくなっても、キャパシタンスを大きくすることが可能である。
【０００４】
しかしながら、メモリセルの縮小化がさらに進むと、隣接するＳＮ電極間のスペース幅がしだいに狭くなってくるため、ＳＮ電極間のスペースに誘電体膜及びＰＬ電極を形成することが困難になるという問題が生じる。一般にＳＮ電極の幅及びＳＮ電極間のスペース幅は、デザインルールによって決まるものであり、メモリセル面積が小さくなると、このような問題は極めて深刻なものとなってくる。
【０００５】
従来技術として、特許文献１には、ビット線方向に対して斜めにＳＮ電極を配置するという提案がなされている。このような構成を採用することで、ＳＮ電極が長くなる、すなわちＳＮ電極の側面の長さが長くなるため、キャパシタンスを増加させることが可能である。しかしながら、この提案では、ＳＮ電極間のスペース幅については何ら考慮されておらず、上述した問題を解決することはできない。
【０００６】
【特許文献１】
特開２００１−１８９４３４号公報
【０００７】
【発明が解決しようとする課題】
上述したように、メモリセル面積が小さくなると、キャパシタンスの減少を抑え、且つＳＮ電極間のスペースに誘電体膜及びＰＬ電極を確実に形成することが困難になってくる。したがって、高信頼性や高性能を有するキャパシタを備えた半導体装置を得ることが困難となる。
【０００８】
本発明は、上記従来の課題に対してなされたものであり、メモリセル面積が小さくなっても、高信頼性や高性能を確保することが可能な半導体装置及びその製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明の第１の視点に係る半導体装置は、第１の方向に延伸したビット線と、前記ビット線に電気的に接続された複数のトランジスタと、前記第１の方向に配列し、前記複数のトランジスタに電気的に接続された複数の第１の電極と、前記複数の第１の電極の上面及び側面を覆う誘電体膜と、前記誘電体膜を覆う第２の電極と、を備えた半導体装置であって、前記第１の電極の幅は、隣接した前記第１の電極間の距離よりも小さく且つ前記半導体装置のデザインルールの最小値よりも小さいことを特徴とする。
【００１０】
本発明の第２の視点に係る半導体装置の製造方法は、第１の方向に延伸したビット線と、前記ビット線に電気的に接続された複数のトランジスタとを備えた基板上に、第１の膜を形成する工程と、前記第１の膜をパターニングして、複数の溝を形成する工程と、前記複数の溝の側面に第２の膜を形成して、前記複数の溝の幅を狭める工程と、前記狭められた複数の溝内に、前記第１の方向に配列し且つ前記複数のトランジスタに電気的に接続された複数の第１の電極を形成する工程と、前記第１の膜及び前記第２の膜を除去する工程と、前記複数の第１の電極の上面及び側面を覆う誘電体膜を形成する工程と、前記誘電体膜を覆う第２の電極を形成する工程と、を備えたことを特徴とする。
【００１１】
本発明の第３の視点に係る半導体装置の製造方法は、第１の方向に延伸したビット線と、前記ビット線に電気的に接続された複数のトランジスタとを備えた基板上に、第１の膜を形成する工程と、前記第１の膜をパターニングして、複数の溝を形成する工程と、前記複数の溝の側面に導電材料からなる第２の膜を形成する工程と、前記第１の膜を除去する工程と、前記第２の膜をパターニングして、前記第１の方向に配列し且つ前記複数のトランジスタに電気的に接続された複数の第１の電極を形成する工程と、前記複数の第１の電極の上面及び側面を覆う誘電体膜を形成する工程と、前記誘電体膜を覆う第２の電極を形成する工程と、を備えたことを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１３】
（第１の実施形態）
図１（ａ）及び図１（ｂ）は、本発明の第１の実施形態に係る半導体装置（スタック型ＤＡＲＭ）における、メモリセル付近の構成を模式的に示した図である。図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）のＢ−Ｂに沿った断面図である。
【００１４】
半導体基板（シリコン基板）１には、素子分離領域２が形成されている。素子分離領域２で囲まれた素子領域２０内には、ゲート絶縁膜３、ゲート電極４及びソース／ドレイン拡散層５を有するＭＩＳトランジスタが形成されている。ゲート電極４は、ワード線（ＷＬ）の一部を構成している。ＭＩＳトランジスタは層間絶縁膜６で覆われており、層間絶縁膜６上には層間絶縁膜８が形成され、層間絶縁膜８上にはシリコン窒化膜（ＳｉＮ膜）１２が形成されている。
【００１５】
層間絶縁膜６内には、ソース／ドレイン拡散層５の一方に接続されたポリシリコンプラグ７が形成されている。ポリシリコンプラグ７上にはタングステン（Ｗ）プラグ１０が形成され、タングステンプラグ１０上にはバリア膜１１が形成されている。層間絶縁膜８内にはビット線（ＢＬ）９が形成されており、ビット線９はビット線コンタクト（ＢＬコンタクト、図示せず）を介してソース／ドレイン拡散層５の他方に接続されている。図１（ｂ）に示したポリシリコンプラグ７、タングステンプラグ１０及びバリア膜１１は、図１（ａ）のＳＮコンタクト２１に対応している。
【００１６】
バリア膜１１上には、ＳＮ電極（蓄積電極）１４が形成されている。このＳＮ電極１４は、ビット線９の延伸方向と平行な方向に、互いに離間して配列されている。各ＳＮ電極１４の上面及び側面は誘電体膜１５で覆われており、誘電体膜１５はプレート電極１６（ＰＬ電極）によって覆われている。誘電体膜１５及びプレート電極１６は、ＳＮ電極１４を覆う部分の他に、隣接したＳＮ電極１４間に形成された部分も有している。ＳＮ電極１４、誘電体膜１５及びプレート電極１６で形成された各キャパシタは、層間絶縁膜１７によって覆われている。
【００１７】
本実施形態では、図１（ａ）に示すように、隣接したＳＮ電極１４間の距離（スペース幅Ｓ）が、ＳＮ電極１４の幅Ｗよりも広くなっている。なお、幅ＷはＳＮ電極１４の短辺に対応し、長さＬはＳＮ電極１４の長辺に対応している。具体的には、ＳＮ電極１４の幅Ｗがその半導体デバイスに適用されるデザインルールの最小値よりも狭く、且つスペース幅Ｓがその半導体デバイスに適用されるデザインルールの最小値よりも広くなっている。通常は、ビット線の最小幅がデザインルールの最小値に対応する。また、本実施形態では、ビット線９の延伸方向に対してＳＮ電極１４が傾いている。すなわち、ビット線９の延伸方向に平行な線とＳＮ電極１４の長手方向に平行な線とによって規定される角度が、０度よりも大きく且つ９０度よりも小さくなっている。図に示した例では、上記角度は４５度である。さらに、ＳＮ電極１４の幅Ｗは、ＳＮ電極１４の高さＨよりも小さくなっている。
【００１８】
このように、本実施形態では、ＳＮ電極間のスペース幅ＳがＳＮ電極の幅Ｗよりも広くなっているため、メモリセルが縮小化されても、ＳＮ電極間のスペースに誘電体膜及びＰＬ電極を確実に形成することができる。また、ＳＮ電極がビット線の延伸方向に対して傾いているため、限られた領域内にＳＮ電極を効果的に配置することができる。例えば、傾き角度を４５度とした場合には、ＳＮ電極の長手方向とビット線の延伸方向とが平行である場合に対して、ＳＮ電極の長さＬを１．４倍程度にすることができる。したがって、ＳＮ電極の側面におけるキャパシタンスを増加させることができる。よって、本実施形態によれば、メモリセルが縮小化されても、キャパシタの高信頼性や高性能を確保することが可能となる。
【００１９】
以下、図１（ａ）及び図１（ｂ）に示した半導体装置の製造工程について、図２（ａ）及び図２（ｂ）〜図４（ａ）及び図４（ｂ）を参照して説明する。なお、ここではデザインルール７０ｎｍ世代を例に説明するが、その他の世代についても同様である。また、ここではメモリセルにＮチャネルＭＩＳトランジスタを用いた場合について説明するが、ＰチャネルＭＩＳトランジスタを用いた場合も同様である。
【００２０】
まず、図２（ａ）及び図２（ｂ）に示すように、反応性イオンエッチング（ＲＩＥ）を用いて、シリコン基板１に溝を形成する。溝の深さは、例えば０．３μｍ程度である。さらに、この溝を絶縁膜で埋めて、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域２を形成する。
【００２１】
次に、シリコン基板１上に、ゲート絶縁膜３として厚さ５ｎｍ程度のシリコン酸化膜を形成する。続いて、このゲート絶縁膜上にゲート電極４を形成するための電極膜を形成する。さらに、電極膜上にエッチングストッパーとして機能するゲートキャップ膜（図示せず）を形成する。ゲートキャップ膜にはシリコン窒化膜（Ｓｉ３Ｎ４ 膜）を用いることができる。その後、ゲートキャップ膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクに用いて、ゲートキャップ膜をエッチングする。さらに、このゲートキャップ膜をマスクとして、電極膜をエッチングし、ゲート電極４を形成する。このゲート電極４は、メモリセル領域ではワード線（ＷＬ）となる。なお、ゲート電極４には、抵抗を下げるために、ポリサイド構造を用いることが可能である。ポリサイド構造としては、例えばポリシリコン膜（厚さ５０ｎｍ程度）とＷＳｉ２ 膜（厚さ５０ｎｍ程度）の積層膜を用いることができる。また、ポリメタル構造（例えば、ポリシリコン膜とタングステン膜の積層膜）を用いてもよい。さらに、ゲート電極４として単独のポリシリコン膜を用いてもよい。
【００２２】
次に、ゲート電極と不純物拡散層との間の耐圧を向上させるために、酸素雰囲気で、１０５０℃、１００秒程度、ＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）を行い、いわゆる後酸化膜（図示せず）を形成する。その後、レジストパターン（図示せず）及びゲート電極４をマスクとして、低不純物濃度のソース／ドレイン拡散層５を、イオン注入法によって形成する。続いて、全面にシリコン窒化膜（厚さ２０ｎｍ程度、図示せず）を、ＬＰ−ＣＶＤ法により堆積する。その後、ＲＩＥ法によってシリコン窒化膜のエッチングを行い、ゲート電極４の側壁に側壁スペーサ膜（図示せず）を形成する。続いて、レジストマスク、側壁スペーサ膜及びゲート電極４をマスクとして、イオン注入法により、高不純物濃度のソース／ドレイン拡散層を形成する。
【００２３】
次に、全面に、ストッパー膜としてシリコン窒化膜（厚さ２０ｎｍ程度、図示せず）を、ＬＰ−ＣＶＤ法によって堆積する。さらに、ＣＶＤ法により、全面に層間絶縁膜６としてＢＰＳＧ膜を厚さ５００ｎｍ程度堆積する。続いて、層間絶縁膜６の表面をＣＭＰ法によって平坦化する。このとき、ゲートキャップ膜上の層間絶縁膜６の膜厚が１００ｎｍ程度になるようにする。このＣＭＰ処理により、ウエハのほぼ全面が平坦化される。
【００２４】
次に、ソース／ドレイン拡散層５とビット線との間の接続、及びソース／ドレイン拡散層５とＳＮ電極との間の接続を行うために、自己整合プロセスを用いて層間絶縁膜６にコンタクトホールを形成する。コンタクトホールのエッチングには、ＢＰＳＧ膜のエッチングレートがシリコン窒化膜（ストッパー膜）のエッチングレートの１０倍程度以上となるような、高選択比ＲＩＥ法を用いる。これにより、ゲート電極４とコンタクトホール内に形成されるポリシリコンプラグ７とのショートを防ぐことができ、製品の歩留まりを向上させることができる。
【００２５】
次に、不純物としてリン（Ｐ）又は砒素（Ａｓ）がドーピングされたポリシリコン膜（ｎ＋ ポリシリコン膜）を、ＬＰ−ＣＶＤ法によって全面に堆積する。このポリシリコン膜によってコンタクトホールが埋められる。さらに、ＣＭＰ法やエッチバック法により、コンタクトホール以外のポリシリコン膜を除去して、ポリシリコンプラグ７を形成する。このポリシリコンプラグ７は、ソース／ドレイン拡散層５に接続され、ＳＮコンタクト及びＢＬコンタクトとなる。
【００２６】
次に、層間絶縁膜８としてＢＰＳＧ膜を、ＣＶＤ法により厚さ３００ｎｍ程度、全面に堆積する。さらに、層間絶縁膜８上に、ＣＭＰのエッチングストッパーとしてＴＥＯＳ酸化膜（厚さ１００ｎｍ程度、図示せず）を、ＣＶＤ法によって堆積する。続いて、デュアルダマシン法を用いて、以下のように、ビット線９を形成する。まず、ＢＰＳＧ膜８及びＴＥＯＳ酸化膜に、ビット線用の溝を形成する。続いて、ＢＬコンタクト用のポリシリコンプラグに達するコンタクトホール（図示せず）を形成する。さらに、導電膜（例えば、Ｗ膜／ＴｉＮ膜／Ｔｉ膜の積層膜）を溝及びコンタクトホール内に埋め込むことにより、ポリシリコンプラグに接続されたビット線９を形成する。
【００２７】
次に、溝内に埋め込まれた導電膜（Ｗ膜等）を、１００ｎｍ程度エッチングする。続いて、全面にシリコン窒化膜（図示せず）を厚さ３００ｎｍ程度堆積する。さらに、ＣＭＰ法やＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法により余分なシリコン窒化膜を除去し、ビット線となる導電膜上にのみシリコン窒化膜を残す。
【００２８】
なお、Ｗ膜等の導電膜を形成する前に、周辺回路領域にも溝及びコンタクトホールを形成しておいてもよい。これにより、ビット線を形成する際に同時に、周辺回路領域にコンタクトプラグ（図示せず）を形成することができる。
【００２９】
次に、通常のリソグラフィ法とＲＩＥ法を用いて、ＢＰＳＧ膜８及びＴＥＯＳ酸化膜に、ポリシリコンプラグ７（ＳＮプラグ）に達するコンタクトホールを形成する。続いて、導電膜（例えば、Ｗ膜／ＴｉＮ膜／Ｔｉ膜の積層膜）を全面に堆積し、コンタクトホールを導電膜で埋める。さらに、ＣＭＰ法などにより層間絶縁膜上の余分な導電膜を除去して、コンタクトホール内にのみ導電膜を残す。これにより、導電膜（Ｗ膜／ＴｉＮ膜／Ｔｉ膜の積層膜）で形成されたプラグ（以下、単にＷプラグという場合もある）１０が形成される。Ｗプラグ１０は、ポリシリコンプラグ７（ＳＮプラグ）を介してソース／ドレイン拡散層５と電気的に接続される。なお、ビット線９上のシリコン窒化膜（図示せず）及びレジスト（図示せず）をマスクとして用いて、コンタクトホールをビット線間の領域に形成するようにしてもよい。この段階では、メモリセル領域及び周辺回路領域（図示せず）ともに平坦化されている。
【００３０】
次に、Ｗプラグ１０の表面を１００ｎｍ程度エッチングして窪みを形成する。さらに、窪みにバリアメタル膜１１としてＴｉＮ膜を埋め込む。
【００３１】
次に、図３（ａ）及び図３（ｂ）に示すように、全面に厚さ５０ｎｍ程度のシリコン窒化膜１２を形成し、さらにプラズマＴＥＯＳ酸化膜１３を４００ｎｍ程度堆積する。続いて、レジストパターン（図示せず）をマスクとして、ＲＩＥ法により、ＴＥＯＳ酸化膜１３及びシリコン窒化膜１２をエッチングし、バリアメタル膜１１の表面を露出させる。これにより、ＳＮ電極用の溝１３ａが形成される。溝１３ａの幅は、隣接した溝１３ａ間の距離（スペース幅）よりも狭くなるようにする。レジストをマスクとしてＴＥＯＳ酸化膜１３をエッチングする場合、溝幅はエッチング時のレジスト起因の堆積物の影響などによって狭くなる。本実施形態では、このような現象を利用して、デザインルールで決まる最小幅よりも狭い幅を有する溝を形成している。なお、溝１３ａの側面はテーパー状となる傾向にあるが、エッチング条件を調整してほぼ垂直な側面を形成するようにしてもよい。
【００３２】
次に、図４（ａ）及び図４（ｂ）に示すように、レジストを除去した後、溝１３ａを含む全面に、ＣＶＤ法により、ＳＮ電極用のＲｕ膜を厚さ１００ｎｍ程度堆積する。その後、ＣＭＰ法やエッチバック法を用いて平坦化処理を行う。これにより、溝１３ａ内にのみＲｕ膜が埋め込まれ、デザインルールで決まる最小幅よりも狭い幅を有するＳＮ電極１４が形成される。なお、ここではＳＮ電極材料としてＲｕ膜を用いたが、ＲｕＯ２ 膜、Ｐｔ膜、Ｒｅ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ膜、ＩｒＯ２ 膜、ペロブスカイト構造を有する金属酸化物膜（例えば、ＳＲＯ（ＳｒＲｕＯ３ ）膜）などを用いてもよい。また、金属膜のグレインを他の金属膜（例えばＲｈやＩｒ）でスタッフィングしたような膜を用いてもよい。
【００３３】
次に、周辺回路領域等をレジスト（図示せず）で覆う。続いて、このレジストをマスクとして、ＮＨ４Ｆ等のウェットエッチング溶液或いはＲＩＥとウェットエッチングの組み合わせを用いて、ＴＥＯＳ酸化膜１３をエッチングする。このとき、ＴＥＯＳ酸化膜１３下のシリコン窒化膜膜１２をエッチングのストッパーとして用いる。このようにすると、メモリセル領域のＳＮ電極表面の高さとメモリセル領域以外のＴＥＯＳ酸化膜表面の高さがそろう。その結果、ＳＮ電極の有無に起因したメモリセル領域とメモリセル領域以外の領域との間の段差を、ほぼなくすことができる。なお、ウエハ全面のＴＥＯＳ酸化膜１３を除去してもよい。この場合、メモリセル領域と周辺回路領域との間に段差が生じるが、後の工程で酸化膜を堆積し、ＣＭＰ法などによって平坦化をすればよい。
【００３４】
上記のようにして得られたＳＮ電極１４の側面形状は、ＴＥＯＳ酸化膜１３に形成された溝１３ａの側面形状に対応したものとなる。Ｗ膜等の金属膜をエッチングしてＳＮ電極１４を形成した場合には、エッチングの制御が極めて困難であり、平滑な側面を得ることが難しい。本実施形態では、エッチングが容易な酸化膜１３に溝１３ａを形成し、この溝１３ａ内にＷ膜等の金属膜を埋め込んでＳＮ電極１４を形成する。したがって、平滑なＳＮ電極１４の側面を得ることができる。これにより、ＳＮ電極側面の荒れに起因したキャパシタ絶縁膜のリーク電流の増加を抑えることができる。
【００３５】
次に、図１（ａ）及び図１（ｂ）に示すように、キャパシタの誘電体膜１５としてＴａ２Ｏ５ 膜を、ＣＶＤ法によって厚さ１２ｎｍ程度、全面に堆積する。続いて、キャパシタのプレート（ＰＬ）電極用のＲｕ膜１６を、ＣＶＤ法によって厚さ４０ｎｍ程度、全面に堆積する。さらに、全面にキャップ膜（図示せず）として例えばＴｉＮ膜を、厚さ５０ｎｍ程度、スパッタリング法等で形成する。その後、Ｒｕ膜及びキャップ膜を、通常のリソグラフィ法とＲＩＥ法を用いてパターニングする。これにより、ＳＮ電極１４、誘電体膜１５及びプレート電極１６によって形成されたキャパシタが得られる。
【００３６】
なお、上述した例では、プレート電極１６としてＲｕ膜を用いたが、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜等の貴金属膜または貴金属酸化物膜、ＳＲＯ等のペロブスカイト型金属酸化物膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜等を用いることも可能である。また、キャパシタの誘電体膜１５には、金属酸化物膜を用いることが好ましい。具体的には、（Ｂａ，Ｓｒ）ＴｉＯ３ 膜（ＢＳＴ膜）、ＳｒＴｉＯ３ 膜、Ｔａ２Ｏ５ 膜、Ａｌ２Ｏ３ 膜など、シリコン酸化膜に比べて誘電率の高い高誘電体膜を用いることが可能である。また、これらの高誘電体膜の積層膜を用いてもよい。
【００３７】
その後、図示しないが、層間絶縁膜を堆積した後、コンタクトホールを形成し、さらに金属配線を形成する。必要であれば、複数の層において、コンタクトホール及び金属配線を形成してもよい。さらに、パッシベーション膜の形成及びパッドコンタクトの形成を行って、ＤＲＡＭが完成する。
【００３８】
図５は、本実施形態におけるメモリセル領域のレイアウト例を模式的に示した図である。図に示すように、一つのメモリセル２２に対応して一つのＳＮ電極１４が配置されており、ビット線９の延伸方向に対してＳＮ電極１４が４５度の角度で傾いている。そして、ＳＮ電極１４と一方のソース／ドレイン拡散層５とはＳＮコンタクト２１を介して接続され、ビット線９と他方のソース／ドレイン拡散層５とはＢＬコンタクト２３を介して接続されている。
【００３９】
以上のように、本実施形態によれば、ＳＮ電極間の間隔（スペース幅）がＳＮ電極の幅よりも広い。また、ＳＮ電極がビット線の延伸方向に対して傾いている。したがって、メモリセル面積が小さくなっても、キャパシタンスの減少を抑え、且つＳＮ電極間のスペースに誘電体膜及びプレート電極を確実に形成することができ、キャパシタの高信頼性や高性能を確保することが可能となる。
【００４０】
（第２の実施形態）
図６（ａ）及び図６（ｂ）は、本発明の第２の実施形態に係る半導体装置（スタック型ＤＡＲＭ）における、メモリセル付近の構成を模式的に示した図である。図６（ａ）は平面図であり、図６（ｂ）は図６（ａ）のＢ−Ｂに沿った断面図である。基本的な構成は、第１の実施形態と同様であり、第１の実施形態の構成要素と対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
【００４１】
本実施形態では、一つのメモリセルのサイズが４Ｆ×２Ｆである８Ｆ２ 型のメモリセル構造を用いている。Ｆはフィーチャーサイズである。そして、本実施形態においても、第１の実施形態と同様、図６（ａ）に示すように、隣接したＳＮ電極１４間の距離（スペース幅Ｓ）が、ＳＮ電極１４の幅Ｗよりも広くなっている。具体的には、ＳＮ電極１４の幅Ｗが、その半導体デバイスに適用されるデザインルール（ＤＲＡＭにおけるハーフピッチ及びＤＲＡＭにおけるラインアンドスペースのデザインルールに対応）の最小値よりも狭くなっている。また、スペース幅Ｓが上記デザインルールの最小値よりも広くなっている。
【００４２】
したがって、ＳＮ電極１４の長手方向がビット線９の延伸方向と平行であっても、ＳＮ電極間のスペースに誘電体膜１５及びＰＬ電極１６を確実に形成することができる。よって、第１の実施形態と同様、メモリセルが縮小化されても、キャパシタの高信頼性や高性能を確保することが可能となる。
【００４３】
以下、図６（ａ）及び図６（ｂ）に示した半導体装置の製造工程について、図７（ａ）及び図７（ｂ）〜図９（ａ）及び図９（ｂ）を参照して説明する。なお、基本的な製造方法は第１の実施形態と同様であるため、詳細については第１の実施形態を参照することとし、ここでは製造方法の概要のみ説明する。
【００４４】
まず、図７（ａ）及び図７（ｂ）に示すように、第１の実施形態と同様に、シリコン基板１にＳＴＩ領域２を形成する。続いて、シリコン基板１上にゲート絶縁膜３及びゲート電極４（ワード線）を形成し、さらにソース／ドレイン拡散層５を形成する。次に、層間絶縁膜６及びポリシリコンプラグ７を形成し、続いて層間絶縁膜８及びビット線９を形成する。さらに、Ｗプラグ１０及びバリアメタル膜１１を形成する。
【００４５】
次に、図８（ａ）及び図８（ｂ）に示すように、第１の実施形態と同様に、シリコン窒化膜１２及びＴＥＯＳ酸化膜１３を形成し、さらにＳＮ電極用の溝１３ａを形成する。このとき、第１の実施形態で述べた方法と同様の方法により、溝１３ａの幅が、隣接した溝１３ａ間の距離よりも広くなるようにする。
【００４６】
次に、図９（ａ）及び図９（ｂ）に示すように、第１の実施形態と同様に、溝１３ａ内にＳＮ電極１４を形成し、さらにＴＥＯＳ酸化膜１３をエッチング除去する。
【００４７】
次に、図６（ａ）及び図６（ｂ）に示すように、キャパシタの誘電体膜１５及びプレート（ＰＬ）電極１６を形成することで、ＳＮ電極１４、誘電体膜１５及びプレート電極１６によって形成されたキャパシタが得られる。
【００４８】
図１０は、本実施形態におけるメモリセル領域のレイアウト例を模式的に示した図である。図に示すように、一つのメモリセル２２に対応して一つのＳＮ電極１４が配置されている。そして、ＳＮ電極１４と一方のソース／ドレイン拡散層５とはＳＮコンタクト２１を介して接続され、ビット線９と他方のソース／ドレイン拡散層５とはＢＬコンタクト２３を介して接続されている。
【００４９】
以上のように、本実施形態においても、第１の実施形態と同様、ＳＮ電極間の間隔（スペース幅）がＳＮ電極の幅よりも広い。したがって、例えば８Ｆ２ 型メモリセルのように、ラインアンドスペースのデザインルールによってメモリセルサイズが決まるような場合であっても、キャパシタンスの減少を抑え、且つＳＮ電極間のスペースに誘電体膜及びプレート電極を確実に形成することができ、キャパシタの高信頼性や高性能を確保することが可能となる。
【００５０】
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置（スタック型ＤＡＲＭ）の製造工程について、図１１（ａ）及び図１１（ｂ）〜図１２（ａ）及び図１２（ｂ）を参照して説明する。基本的な構成は、第１の実施形態と同様であり、第１の実施形態の構成要素と対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。また、基本的な製造方法も第１の実施形態と同様であるため、詳細については第１の実施形態を参照することとし、ここでは主として本実施形態特有の製造工程について説明する。
【００５１】
まず、第１の実施形態の図２（ａ）及び図２（ｂ）の工程と同様に、バリアメタル膜１１の形成工程までを行う。
【００５２】
次に、図１１（ａ）及び図１１（ｂ）に示すように、全面に厚さ５０ｎｍ程度のシリコン窒化膜１２を形成し、さらにプラズマＴＥＯＳ酸化膜１３を４００ｎｍ程度堆積する。続いて、レジストパターン（図示せず）をマスクとして、ＲＩＥ法により、ＴＥＯＳ酸化膜１３をエッチングする。このとき、シリコン窒化膜１２でエッチングをストップさせる。これにより、溝１３ｂが形成される。溝１３ｂの幅は、リソグラフィプロセスで決まる最小サイズに対応させる。例えば、５０ｎｍ世代では、溝１３ｂの幅は５０〜８０ｎｍ程度である。
【００５３】
次に、図１２（ａ）及び図１２（ｂ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜（ＳｉＯ２ 膜）２４を堆積する。続いて、ＲＩＥ等の異方性エッチングによって、シリコン酸化膜２４をエッチングする。これにより、ＴＥＯＳ酸化膜１３の側面、すなわち溝１３ｂの側面に側壁膜２４が形成される。その結果、図１２（ａ）に示すように、溝１３ｂの幅はＷ’からＷへと狭められる。例えば、溝１３ｂの幅を６０ｎｍ（Ｗ’）から３０ｎｍ（Ｗ）に狭める場合には、厚さ１５ｎｍ程度のシリコン酸化膜を堆積し、異方性エッチングによって、ＴＥＯＳ酸化膜１３の側面に側壁膜２４を形成すればよい。その後、シリコン窒化膜１２をエッチングし、バリアメタル１１の表面を露出させる。
【００５４】
以後の基本的な工程は、第１の実施形態と同様である。すなわち、溝１３ａ内にＲｕ膜等を埋め込んでＳＮ電極１４を形成した後、ＴＥＯＳ酸化膜１３及び側壁膜２４をエッチング除去する。さらに、ＳＮ電極１４を覆うように、誘電体膜１５及びプレート電極を形成することで、図１（ｂ）と同様の構造を有するキャパシタ構造が得られる。
【００５５】
このように、本実施形態によれば、異方性エッチングによって溝の側面に側壁膜２４を形成することで、溝幅を狭めている。したがって、溝内に形成されたＳＮ電極の幅Ｗをリソグラフィで決まる最小サイズよりも狭くすることができる。その結果、図１２（ａ）に示すように、ＳＮ電極間の距離（スペース幅Ｓ）を、ＳＮ電極の幅Ｗよりも広くすることができる。すなわち、ＳＮ電極の幅Ｗをデザインルールで決まる最小サイズよりも狭くすることができるとともに、スペース幅Ｓをデザインルールで決まる最小サイズよりも広くすることができる。したがって、第１の実施形態と同様、メモリセルが縮小化されても、ＳＮ電極間のスペースに誘電体膜及びＰＬ電極を確実に形成することができ、キャパシタの高信頼性や高性能を確保することが可能となる。また、側壁膜の厚さを適宜調整することで、ＳＮ電極の幅及びスペース幅を最適化することが可能である。
【００５６】
なお、上述した実施形態では、第１の実施形態のようにＳＮ電極がビット線の延伸方向に対して傾いているが、第２の実施形態のようにＳＮ電極の長手方向がビット線の延伸方向と平行である場合についても、本実施形態の方法を適用可能である。
【００５７】
（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体装置（スタック型ＤＡＲＭ）の製造工程について、図１３（ａ）及び図１３（ｂ）〜図１４（ａ）及び図１４（ｂ）を参照して説明する。基本的な構成は、第１の実施形態と同様であり、第１の実施形態の構成要素と対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。また、基本的な製造方法も第１の実施形態と同様であるため、詳細については第１の実施形態を参照することとし、ここでは主として本実施形態特有の製造工程について説明する。
【００５８】
まず、第１の実施形態の図２（ａ）及び図２（ｂ）の工程と同様の方法によって、バリアメタル膜１１の形成工程までを行う。
【００５９】
次に、図１３（ａ）及び図１３（ｂ）に示すように、全面に厚さ５０ｎｍ程度のシリコン窒化膜１２を形成し、さらにプラズマＴＥＯＳ酸化膜１３を４００ｎｍ程度堆積する。続いて、レジストパターン（図示せず）をマスクとして、ＲＩＥ法により、ＴＥＯＳ酸化膜１３及びシリコン窒化膜１２をエッチングして、溝１３ｃを形成する。続いて、全面に厚さ２０ｎｍ程度の金属膜（例えばＲｕ膜）１４’をＣＶＤ法等によって堆積する。さらに、ＲＩＥ等の異方性エッチングによって、金属膜をエッチングすることで、ＴＥＯＳ酸化膜１３の側面、すなわち溝１３ｃの側面にフェンス状の側壁金属膜１４’が形成される。
【００６０】
次に、図１４（ａ）及び図１４（ｂ）に示すように、ＴＥＯＳ酸化膜１３及びシリコン窒化膜１２をエッチング除去する。その後、レジストパターン２５をマスクとして、ＲＩＥ法によりフェンス状の側壁金属膜１４’をエッチングすることで、側壁金属膜１４’を分割する。このようにして、ＳＮ電極１４が形成される。
【００６１】
以後の基本的な工程は、第１の実施形態と同様である。すなわち、ＳＮ電極１４を覆うように、誘電体膜１５及びプレート電極１６を形成することで、キャパシタ構造が得られる。
【００６２】
このように、本実施形態によれば、異方性エッチングによって溝の側面に側壁金属膜（ＳＮ電極）を形成するため、ＳＮ電極の幅をリソグラフィで決まる最小サイズよりも狭くすることができる。したがって、ＳＮ電極間の距離（スペース幅Ｓ）を、ＳＮ電極の幅Ｗよりも広くすることができる。すなわち、ＳＮ電極の幅Ｗをデザインルールで決まる最小サイズよりも狭くすることができるとともに、スペース幅Ｓをデザインルールで決まる最小サイズよりも広くすることができる。したがって、第１の実施形態と同様、メモリセルが縮小化されても、ＳＮ電極間のスペースに誘電体膜及びＰＬ電極を確実に形成することができ、キャパシタの高信頼性や高性能を確保することが可能となる。また、側壁金属膜の厚さを適宜調整することで、ＳＮ電極の幅及びスペース幅を最適化することが可能である。
【００６３】
なお、図１４（ａ）及び図１４（ｂ）の工程の後、例えば６００℃、３０分程度の水素アニール処理を行うようにしてもよい。これにより、図１５に示すように、ＳＮ電極１４のエッジを丸めることが可能である。
【００６４】
また、上述した実施形態では、第１の実施形態のようにＳＮ電極がビット線の延伸方向に対して傾いているが、第２の実施形態のようにＳＮ電極の長手方向がビット線の延伸方向と平行である場合についても、本実施形態の方法を適用可能である。
【００６５】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００６６】
【発明の効果】
本発明によれば、メモリセル面積が小さくなっても、キャパシタの高信頼性や高性能を確保することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の構成を模式的に示した図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図５】本発明の第１の実施形態に係り、メモリセルのレイアウト例を模式的に示した図である。
【図６】本発明の第２の実施形態に係る半導体装置の構成を模式的に示した図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図９】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図１０】本発明の第２の実施形態に係り、メモリセルのレイアウト例を模式的に示した図である。
【図１１】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図１２】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図１３】本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図１４】本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した図である。
【図１５】本発明の第４の実施形態の変更例を模式的に示した図である。
【符号の説明】
１…半導体基板、 ２…素子分離領域、
３…ゲート絶縁膜、 ４…ゲート電極、
５…ソース／ドレイン拡散層、 ６、８、１７…層間絶縁膜、
７…ポリシリコンプラグ、 ９…ビット線、
１０…タングステンプラグ、 １１…バリア膜、
１２…シリコン窒化膜、 １３…ＴＥＯＳ酸化膜、
１３ａ、１３ｂ、１３ｃ…溝、 １４…ＳＮ電極、
１４’…側壁金属膜 １５…誘電体膜、 １６…プレート電極、
２０…素子領域、 ２１…ＳＮコンタクト、
２２…メモリセル、 ２３…ＢＬコンタクト、
２４…側壁膜、 ２５…レジストパターン
Claims (10)
- 第１の方向に延伸したビット線と、
前記ビット線に電気的に接続された複数のトランジスタと、
前記第１の方向に配列し、前記複数のトランジスタに電気的に接続された複数の第１の電極と、
前記複数の第１の電極の上面及び側面を覆う誘電体膜と、
前記誘電体膜を覆う第２の電極と、
を備えた半導体装置であって、
前記第１の電極の幅は、隣接した前記第１の電極間の距離よりも小さく且つ前記半導体装置のデザインルールの最小値よりも小さい
ことを特徴とする半導体装置。 - 前記第１の方向に平行な線と前記第１の電極の長手方向に平行な線とによって規定される角度は、０度よりも大きく且つ９０度よりも小さい
ことを特徴とする請求項１に記載の半導体装置。 - 前記角度は４５度である
ことを特徴とする請求項２に記載の半導体装置。 - 前記デザインルールの最小値は、前記ビット線の最小幅に対応する
ことを特徴とする請求項１に記載の半導体装置。 - 前記第１の電極の幅は、リソグラフィプロセスで決まる最小幅よりも小さい
ことを特徴とする請求項１に記載の半導体装置。 - 前記第１の電極の幅は、前記第１の電極の高さよりも小さい
ことを特徴とする請求項１に記載の半導体装置。 - 第１の方向に延伸したビット線と、前記ビット線に電気的に接続された複数のトランジスタとを備えた基板上に、第１の膜を形成する工程と、
前記第１の膜をパターニングして、複数の溝を形成する工程と、
前記複数の溝の側面に第２の膜を形成して、前記複数の溝の幅を狭める工程と、
前記狭められた複数の溝内に、前記第１の方向に配列し且つ前記複数のトランジスタに電気的に接続された複数の第１の電極を形成する工程と、
前記第１の膜及び前記第２の膜を除去する工程と、
前記複数の第１の電極の上面及び側面を覆う誘電体膜を形成する工程と、
前記誘電体膜を覆う第２の電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 第１の方向に延伸したビット線と、前記ビット線に電気的に接続された複数のトランジスタとを備えた基板上に、第１の膜を形成する工程と、
前記第１の膜をパターニングして、複数の溝を形成する工程と、
前記複数の溝の側面に導電材料からなる第２の膜を形成する工程と、
前記第１の膜を除去する工程と、
前記第２の膜をパターニングして、前記第１の方向に配列し且つ前記複数のトランジスタに電気的に接続された複数の第１の電極を形成する工程と、
前記複数の第１の電極の上面及び側面を覆う誘電体膜を形成する工程と、
前記誘電体膜を覆う第２の電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記溝の側面に第２の膜を形成する工程は、異方性エッチングを用いて行われる
ことを特徴とする請求項７又は８に記載の半導体装置の製造方法。 - 前記第１の電極の幅は、隣接した前記第１の電極間の距離よりも小さく且つ前記半導体装置のデザインルールの最小値よりも小さい
ことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
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