JP4809961B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、特にスタック型ＤＲＡＭのキャパシタに関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化に伴い、最小加工寸法の微細化及びメモリセルの縮小化が進んでいる。そのため、メモリセルにおけるキャパシタ面積は、非常に小さくなってきている。メモリセル面積が小さくなると、キャパシタ容量（蓄積容量；Ｃｓ）も小さくなる。しかしながら、キャパシタ容量は、センス感度、ソフトエラー及び回路ノイズ等の点から、一定以上の値が必要である。
【０００３】
キャパシタ容量を大きくする方法としては、以下の二つの方法が検討されている。第１の方法は、キャパシタを３次元的に形成することにより、キャパシタの表面積をできるだけ大きくする方法である。第２の方法は、キャパシタ絶縁膜に誘電率の高い絶縁膜（いわゆる、ｈｉｇｈ ε膜）を用いる方法である。
【０００４】
しかしながら、０．１５ミクロン以下のデザインルールの世代以降（１ＧビットＤＲＡＭ世代以降）になると、複雑な３次元形状をした蓄積ノード電極（ＳＮ電極）の加工は次第に難しくなってくる。したがって、キャパシタ容量を大きくする方法として、キャパシタ絶縁膜に誘電率の高い絶縁膜を用いる方法が非常に重要になってくる。
【０００５】
誘電率の高い絶縁膜として、代表的なものには、（Ｂａ、Ｓｒ）ＴｉＯ3 （以下、ＢＳＴと略す）膜がある。ＢＳＴ膜を用いる場合、ＳＮ電極として、酸化物が金属導電性を示すＲｕ膜（ＲｕＯ2 膜は導電性）、或いはＲｕＯ2 膜／Ｒｕ膜の積層膜を用いる検討が行われている（１９９５年 ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、Ｓ．Ｙａｍａｍｉｃｈｉ等、ｐ．１１９−ｐ．１２２）。以下、このような構成を有するスタック型ＤＲＡＭのキャパシタについて、図４４を参照して簡単に説明する。
【０００６】
まず、Ｐ型Ｓｉ基板１０１上に素子分離領域１０２を形成する。その後、ゲート絶縁膜１０３ａ、ゲート電極（ポリＳｉ膜１０３ｂ及びＷＳｉ膜１０３ｃ）、ＳｉＮ膜１０４、ソース／ドレイン拡散層１０５、ＳｉＮ膜１０６及び層間絶縁膜１０８を形成する。
【０００７】
次に、ＳＮ電極コンタクト領域及びビット線コンタクト領域に、それぞれポリＳｉ膜１０７ａ及び１０７ｂを埋め込む。その後、層間絶縁膜１０９及び１１１を形成し、ビット線１１０及びＳＮコンタクトを形成する。
【０００８】
次に、ＴｉＳｉx 膜１１３、ＴｉＮ膜１１４、Ｒｕ膜１１５及びＲｕＯ2 膜１１６を積層する。これらの積層膜を、通常のリソグラフィー法とＲＩＥ法を用いてパターニングし、ＳＮ電極を形成する。その後、ＢＳＴ膜などの高誘電率絶縁膜１１７を成膜し、さらに上部電極１１８（例えば、ＴｉＮ膜／Ａｌ膜の積層膜）を形成する。
【０００９】
しかしながら、上記従来の製造方法によってＳＮ電極を形成する場合、以下に示すような問題がある。
【００１０】
ＳＮ電極を通常のリソグラフィー法とＲＩＥ法を用いて形成することにより、ＳＮ電極の上部コーナーが直角（場合によっては鋭角）となる。そのため、上部コーナーでの電界集中によってキャパシタ絶縁膜のリーク電流が増大する。また、ＳＮ電極をＲＩＥ法でパターン形成するため、レジストの側面の荒れがＳＮ電極の側面に増幅転写される。そのため、ＳＮ電極の側面荒れによってキャパシタ絶縁膜のリーク電流が増大する。
【００１１】
また、ＳＮ電極をリソグラフィー法によって形成するため、ＳＮ電極の位置ずれが生じやすい。そのため、キャパシタ絶縁膜を成膜する際に、プラグの一部が露出しているおそれがある。したがって、キャパシタ絶縁膜となるＢＳＴ膜を成膜する際に、メタルプラグが酸化されるおそれがある。メタルプラグが酸化されると、ＳＮ電極とプラグとの電気的接続が悪くなる、酸化による体積膨張によってプラグ膜が剥がれやすくなる、といった問題が生じる。このような問題に対して、プラグ表面にバリアメタル層を形成するといった提案もなされているが、バリアメタル材の耐酸化性が不十分である、バリアメタル層を形成するための製造工程が増加する、といった問題がある。
【００１２】
また、ＳＮ電極をプラグ及び絶縁膜上に形成する場合、プラグに対しては良好な電気的接続を得ることができ、且つ絶縁膜に対しては良好な密着性を得ることができるようなＳＮ電極材料を用いることが好ましい。しかしながら、これらの要求を両立させるようなＳＮ電極を形成することは容易ではない。
【００１３】
【発明が解決しようとする課題】
このように、従来のスタック型ＤＲＡＭのキャパシタでは、ＳＮ電極の構造や製造方法に起因するいくつかの問題があり、キャパシタの電気的特性や信頼性等の点で必ずしも満足できるものが得られていなかった。
【００１４】
本発明は上記従来の課題に対してなされたものであり、電気的特性や信頼性等に優れたキャパシタを有する半導体装置及びその製造方法を提供することを目的としている。
【００１５】
【課題を解決するための手段】
本発明は、ＭＩＳトランジスタのソース又はドレインの一方に接続された下部電極と、前記下部電極の上面及び側面上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極の側面は上方から下方に向かって徐々に広がるように形成されており、前記下部電極の底部近傍の側面は前記キャパシタ絶縁膜とは異なる絶縁膜に接していることを特徴とする。
【００１６】
本発明によれば、下部電極（ストレージノード電極に対応）の側面が上方から下方に向かって徐々に広がるように形成されているため、下部電極の上部コーナーが鈍角となっている。したがって、上部コーナーでの電界集中を緩和することができ、キャパシタ絶縁膜のリーク電流を低減することができる。また、キャパシタ絶縁膜の被覆性（カバレッジ）を向上させることができるため、キャパシタ絶縁膜の薄膜化を促進させることができ、キャパシタの容量を増大させることができる。また、キャパシタの上部電極（プレート電極に対応）の膜厚の均一性を向上させることができるため、安定したキャパシタを構成することができる。さらに、下部電極の側面積を増大させることができるので、これによってもキャパシタ容量を増大させることができる。
【００１７】
また、本発明では、下部電極の底部近傍の側面がキャパシタ絶縁膜とは異なる絶縁膜に接している。下部電極の側面が上方から下方に向かって徐々に広がるように形成されている場合、下部電極の下部コーナーが鋭角になり、電界が集中するおそれがある。本発明では、この部分に絶縁膜が接しているため、電界集中によるキャパシタ絶縁膜のリーク電流を抑えることができる。
【００１８】
このように、本発明によれば、キャパシタのリーク電流を低減できるとともにキャパシタ容量を増大させることができる。したがって、信頼性及び特性に優れたスタック型ＤＲＡＭを得ることができる。
【００１９】
本発明に係る半導体装置の製造方法は、ＭＩＳトランジスタが形成された下地上に絶縁膜を形成する工程と、前記絶縁膜の一部を除去して側面が上方から下方に向かって徐々に広がった穴を形成する工程と、前記穴内に、ＭＩＳトランジスタのソース又はドレインの一方に接続され、キャパシタの下部電極となる導電膜を埋め込む工程と、前記絶縁膜を除去して前記導電膜の側面の少なくとも一部を露出させる工程と、前記導電膜の上面及び露出した側面上にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上にキャパシタの上部電極を形成する工程とからなることを特徴とする。
【００２０】
本発明によれば、絶縁膜に形成した穴内に導電膜を埋め込んで下部電極を形成するため、下部電極の側面を平滑に形成することが可能である。したがって、下部電極の側面荒れによってキャパシタ絶縁膜のリーク電流が増大することを抑制することができる。
【００２１】
前記発明において、前記絶縁膜の一部を除去して側面が上方から下方に向かって徐々に広がった穴を形成する工程は、例えば、前記絶縁膜の一部を除去して側面が上方から下方に向かって徐々に広がった第１の穴を形成する工程と、前記第１の穴が形成された前記絶縁膜をエッチングすることにより前記第１の穴を拡大した第２の穴を形成する工程とからなる。
【００２２】
このように、第１の穴を拡大した第２の穴内に下部電極を形成することにより、下部電極の寸法をリソグラフィで決まる寸法よりも大きくすることができる。したがって、下部電極の表面積を増大させることができ、キャパシタ容量を増大させることが可能となる。
【００２３】
本発明は、ＭＩＳトランジスタのソース又はドレインの一方に接続された下部電極と、前記下部電極の上面及び側面上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極の底部近傍の側面は凹んでおり、この凹んだ部分は前記キャパシタ絶縁膜とは異なる絶縁膜に接していることを特徴とする。
【００２４】
本発明によれば、下部電極の底部近傍の側面の凹んだ部分に、外側から絶縁膜が食い込んだようになっている。したがって、下部電極の底面全体が平坦面上に形成されている場合に比べて、下部電極の下地との密着性を向上させることができる。したがって、信頼性の高いスタック型ＤＲＡＭを構成することが可能となる。
【００２５】
前記発明において、前記下部電極の前記凹んだ部分よりも上側の側面は、上方から下方に向かって徐々に広がるように形成されていてもよい。
【００２６】
このような構成をとることにより、キャパシタのリーク電流を低減できるとともにキャパシタ容量を増大させることができる。したがって、信頼性及び特性に優れたスタック型ＤＲＡＭを得ることができる。
【００２７】
本発明に係る半導体装置の製造方法は、ＭＩＳトランジスタが形成された下地上に第１の絶縁膜を形成し、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第１及び第２の絶縁膜の一部を除去して第１の穴を形成する工程と、前記第１の絶縁膜に対して前記第２の絶縁膜を選択的にエッチングすることにより前記第１の穴の上側の部分を拡大した第２の穴を形成する工程と、前記第２の穴内に、前記ＭＩＳトランジスタのソース又はドレインの一方に接続され、キャパシタの下部電極となる導電膜を埋め込む工程と、前記第２の絶縁膜を除去して前記導電膜の側面の少なくとも一部を露出させる工程と、前記導電膜の上面及び露出した側面上にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上にキャパシタの上部電極を形成する工程とからなることを特徴とする。
【００２８】
本発明によれば、絶縁膜に形成した穴内に導電膜を埋め込んで下部電極を形成するため、下部電極の側面荒れによってキャパシタ絶縁膜のリーク電流が増大することを抑制することができる。また、第１の穴を拡大した第２の穴内に下部電極を形成するので、下部電極の寸法をリソグラフィで決まる寸法よりも大きくすることができる。したがって、下部電極の表面積を増大させることができ、キャパシタ容量を増大させることが可能となる。
【００２９】
本発明は、ＭＩＳトランジスタのソース又はドレインの一方にプラグを介して接続された下部電極と、前記下部電極上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極と前記プラグとの間に、チタンナイトライド（ＴｉＮ）膜、チタンアルミナイトライド（ＴｉＡｌＮ）膜、チタンシリコンナイトライド（ＴｉＳｉＮ）膜、タンタルシリコンナイトライド（ＴａＳｉＮ）膜、ルテニウム（Ｒｕ）膜、イリジウム（Ｉｒ）膜、ルテニウム膜とルテニウム酸化膜との積層膜（ルテニウム膜上にルテニウム酸化膜が形成されていることが好ましい）、イリジウム膜とイリジウム酸化膜との積層膜（イリジウム膜上にイリジウム酸化膜が形成されていることが好ましい）、及びこれらの膜（チタンナイトライド膜、チタンアルミナイトライド膜、チタンシリコンナイトライド膜、タンタルシリコンナイトライド膜、ルテニウム膜、イリジウム膜、ルテニウム膜とルテニウム酸化膜との積層膜、イリジウム膜とイリジウム酸化膜との積層膜）の任意の組み合わせからなる積層膜のなかから選択されたいずれかの導電膜が、前記プラグに対して自己整合的に形成されていることを特徴とする。
【００３０】
本発明では、耐酸化性に優れたチタンアルミナイトライド等の導電膜が、下部電極とプラグとの間に、プラグに対して自己整合的に形成されている。したがって、キャパシタ絶縁膜を成膜する際に、プラグの露出部分が酸化されることを防止できる。したがって、信頼性に優れたスタック型ＤＲＡＭを構成することができる。
【００３１】
本発明は、ＭＩＳトランジスタのソース又はドレインの一方にプラグを介して接続された下部電極と、前記下部電極上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極と前記プラグとの間に、前記プラグを窒化した導電膜が、前記プラグに対して自己整合的に形成されていることを特徴とする。
【００３２】
本発明でも、前述した発明と同様、キャパシタ絶縁膜を成膜する際に、プラグの露出部分が酸化されることを防止できる。また、プラグを窒化した導電膜を用いるので、該導電膜を形成するためのリソグラフィ工程等が必要なく、製造工程の簡単化をはかることができる。
【００３３】
本発明は、ＭＩＳトランジスタのソース又はドレインの一方にプラグを介して接続された下部電極と、前記下部電極上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極は、前記プラグ上に該プラグに対して自己整合的に形成された第１の導電部と、前記第１の導電部の側面或いは側面及び上面に形成された第２の導電部とからなることを特徴とする。
【００３４】
本発明では、プラグに対して自己整合的に第１の導電部が形成されている。したがって、下部電極とプラグとの電気的接続を確実にとることができる。また、キャパシタ絶縁膜を成膜する際に、プラグの露出部分が酸化されることを防止することができる。
【００３５】
本発明に係る半導体装置の製造方法は、ＭＩＳトランジスタが形成された下地上に穴を有する絶縁膜を形成する工程と、前記穴内に、前記ＭＩＳトランジスタのソース又はドレインの一方に接続されるプラグを、該プラグの上面が前記穴の途中の高さに位置するように形成する工程と、前記穴内の前記プラグ上に第１の導電膜を形成する工程と、前記絶縁膜の一部を除去して前記第１の導電膜の側面の少なくとも一部を露出させる工程と、前記第１の導電膜の露出した側面或いは露出した側面及び上面に第２の導電膜を形成する工程と、前記第１及び第２の導電膜によって構成されるキャパシタの下部電極上にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上にキャパシタの上部電極を形成する工程とからなることを特徴とする。
【００３６】
本発明は、ＭＩＳトランジスタのソース又はドレインの一方にプラグを介して接続された下部電極と、前記下部電極上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極は、前記プラグが埋め込まれた穴内に埋め込まれ前記プラグに対して自己整合的に形成された第１の構成部と、前記第１の構成部上及び第１の構成部の外側の領域上に形成され断面の面積が前記第１の構成部の断面の面積よりも広い第２の構成部とからなり、前記第１の構成部及び第２の構成部は連続膜によって一体に形成されていることを特徴とする。
【００３７】
本発明によれば、下部電極の第１の構成部がプラグに対して自己整合的に形成されている。したがって、下部電極とプラグとの電気的接続を確実にとることができる。また、キャパシタ絶縁膜を成膜する際に、プラグの露出部分が酸化されることを防止することができる。また、下部電極の第１の構成部及び第２の構成部が、連続膜によって一体に形成されているため、下部電極の下地との密着性を向上させることができる。よって、信頼性や特性に優れたスタック型ＤＲＡＭを得ることができる。
【００３８】
前記発明において、前記下部電極の第２の構成部の底部近傍の側面は、前記キャパシタ絶縁膜とは異なる絶縁膜に接していてもよい。
【００３９】
前記発明において、前記下部電極の第２の構成部は、側面が上方から下方に向かって徐々に狭まるように形成されている、或いは、側面が上方から下方に向かって徐々に広がるように形成されていてもよい。
【００４０】
本発明に係る半導体装置の製造方法は、ＭＩＳトランジスタが形成された下地上に第１の穴を有する第１の絶縁膜を形成する工程と、前記第１の穴内に、前記ＭＩＳトランジスタのソース又はドレインの一方に接続されるプラグを、該プラグの上面が前記第１の穴の途中の高さに位置するように形成する工程と、前記第１の穴に対応する領域上及び第１の穴の外側の領域上に第２の穴を有する第２の絶縁膜を形成する工程と、前記第１の穴内の前記プラグ上及び前記第２の穴内に導電膜を埋め込む工程と、前記第２の絶縁膜を除去して前記導電膜の側面の少なくとも一部を露出させる工程と、前記導電膜によって構成されるキャパシタの下部電極上にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上にキャパシタの上部電極を形成する工程とからなることを特徴とする。
【００４１】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００４２】
（実施形態１）
図１〜図１１は、本発明の第１の実施形態に係るスタック型ＤＡＲＭの製造工程を順を追って示した工程図である。これら各図において、（ａ）はメモリセル部の平面図、（ｂ）は周辺回路部の平面図、（ｃ）は（ａ）のＡ−Ａ’断面図、（ｄ）は（ａ）のＢ−Ｂ’断面図、（ｅ）は（ｂ）のＣ−Ｃ’断面図に対応している。
【００４３】
本実施形態のスタック型ＤＲＡＭは、ストレージノード電極（ＳＮ電極）の構造以外は、基本的には従来のスタック型ＤＲＡＭと同様の構造である。従来のスタック型ＤＲＡＭと異なる点は、絶縁膜に形成された溝に導電膜を埋め込んでＳＮ電極を形成し、かつＳＮ電極の側面が順テーパーになっていることである。
【００４４】
ここでは、メモリセル部及び周辺回路部のＭＯＳトランジスタにＮチャネルＭＯＳトランジスタを用いた場合について説明するが、ＰチャネルＭＯＳトランジスタを用いた場合も同様である。
【００４５】
まず、図１に示すように、不純物濃度が５×１０15ｃｍ-3程度、（１００）面のＰ型シリコン基板１（或いは、Ｎ型シリコン基板）を用意する。続いて、Ｎチャネルトランジスタ領域にはＰウエルを、Ｐチャネルトランジスタ領域にはＮウエルを形成する（図示せず）。続いて、ＲＩＥ（Reactive Ion Etching）法を用いてシリコン基板１に溝を堀る。この溝内に絶縁膜を埋め込むことにより、ＳＴＩ（Shallow Trench Isolation）領域２（トレンチ深さ約０．２μｍ程度）を形成する。
【００４６】
次に、トランジスタのゲート絶縁膜３として、厚さ６０ｎｍ程度のシリコン酸化膜を形成する。このゲート絶縁膜３上に、ゲート電極４となる導電膜を形成する。この導電膜は、メモリセル部ではワード線４となる。本例では、ゲート電極４の構造は、抵抗を小さくするために、ポリサイド構造（例えば、ポリＳｉ膜４ａとＷＳｉ2 膜４ｂの多層膜からなる積層構造、ポリＳｉ膜４ａとＷＳｉ2 膜４ｂの膜厚はそれぞれ５０ｎｍ程度）としている。なお、ゲート電極構造としては、ポリＳｉ膜のみの構造、或いはポリＳｉ膜とＷ膜からなる積層構造を用いてもよい。
【００４７】
ゲート電極４の加工は次のようにして行う。まず、ゲート電極となる導電膜上にゲートキャップ膜５としてシリコン窒化膜（Ｓｉ3 Ｎ4 膜）を形成する。このゲートキャップ膜５は、後の工程において、ゲート電極に対するエッチングストッパーとなるものである。その後、ゲートキャップ膜５上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてゲートキャップ膜５を加工する。さらに、加工されたゲートキャップ膜５をマスクとしてゲート電極４の加工を行う。
【００４８】
次に、ＲＴＯ（Rapid Thermal Oxidation）法により、１０５０℃の酸素雰囲気で、１００秒程度の急速熱酸化を行ない、いわゆる後酸化膜（図示せず）を形成する。この工程は、ゲート電極４と不純物拡散層６（後の工程で形成される）との間の耐圧を向上させるために行うものである。次に、ソース／ドレインとなるｎ- 不純物拡散層６を、レジストパターン（図示せず）及びゲート電極４をマスクとして、イオン注入法により形成する。
【００４９】
次に、ストッパー膜として、シリコン窒化膜７（例えば２０ｎｍ程度の膜厚）を、ＬＰ−ＣＶＤ法により全面に堆積する。その後、層間絶縁膜８としてＢＰＳＧ膜を、ＣＶＤ法により約５００ｎｍの厚さで全面に堆積する。その後、ＣＭＰ（Chemical Mechanical Polish）法により、層間絶縁膜８を研磨して平坦化を行う。このとき、ゲートキャップ膜５上の層間絶縁膜８の膜厚が１００ｎｍ程度になるようにする。このＣＭＰ工程により、基板のほぼ全面が平坦化される。
【００５０】
なお、ソース／ドレインとして、ｎ- 拡散層６の他にｎ+ 拡散層を、以下のようにして形成してもよい。ｎ- 拡散層６を形成した後、全面にシリコン窒化膜（例えば２０ｎｍ程度の膜厚）を、ＬＰ−ＣＶＤ法により堆積する。続いて、ＲＩＥ法によってゲート電極の側壁部に、シリコン窒化膜からなる側壁膜を形成する。続いて、レジストマスク、側壁膜及びゲート電極をマスクにしてシリコン基板１にイオン注入を行い、ｎ+ ソース／ドレイン拡散層を形成する。その後、ストッパー膜として、全面にシリコン窒化膜（例えば２０ｎｍ程度の膜厚）をＬＰ−ＣＶＤ法により堆積する。
【００５１】
次に、図２に示すように、層間絶縁膜８上にレジスト９を形成する。このレジスト９をマスクにしてエッチングを行い、不純物拡散層６とビット線及びＳＮ電極とを接続するためのコンタクトホール１０を形成する。
【００５２】
このコンタクトホールのエッチングでは、層間絶縁膜８に用いたＢＰＳＧ膜とストッパー膜７となるシリコン窒化膜との間で、エッチングレートが１０程度以上になるような、高選択比ＲＩＥ法を用いる（ＢＰＳＧ膜のエッチング速度がシリコン窒化膜に比べて１０倍以上速くなるようにする）。このようなエッチング方法を用いることにより、ゲート電極４と後の工程でコンタクトホール１０に埋め込まれるｎ+ 型ポリＳｉ膜との間のショートを防ぐことができる。また、ゲート電極４上のストッパー膜７と矩形パターンが形成されたレジスト膜９を用いることにより、ホールパターンを矩形にすることができるため、コンタクトホール面積を大きくすることができる。
【００５３】
次に、図３に示すように、リン（Ｐ+ ）或いは砒素（Ａｓ+ ）を不純物としてドーピングしたｎ+ 型ポリＳｉ膜を、ＬＰ−ＣＶＤ法により全面に堆積する。続いて、ＣＭＰ法或いはエッチバック法により、コンタクトホールにのみｎ+ 型ポリＳｉ膜を残し、ポリＳｉプラグ１１を形成する。このポリＳｉプラグ１１は、ソース／ドレイン拡散層と電気的に接続され、ＳＮコンタクト１２及びＢＬコンタクト１３となる。
【００５４】
次に、図４に示すように、層間絶縁膜１４としてＢＰＳＧ膜を、３００ｎｍ程度の厚さで、ＣＶＤ法により全面に堆積する。続いて、ＣＭＰ時のエッチングストッパーとして、ＴＥＯＳ酸化膜（層間絶縁膜１５）を、１００ｎｍ程度、ＣＶＤ法により堆積する。
【００５５】
次に、層間絶縁膜１４及び１５に、通常のリソグラフィ法とＲＩＥ法を用いて、コンタクトホール及び溝を形成する。このコンタクトホール及び溝に導電材料を埋め込むことにより、ビット線コンタクト１６及びビット線（ＢＬ）１７が形成される。このビット線コンタクト１６及びビット線１７より、ポリＳｉプラグ１１とビット線１７が電気的に接続される。このビット線コンタクト１６及びビット線１７の形成には、いわゆるデュアル・ダマシン（dual damascene）工程を用いる。
【００５６】
例えば、Ｗ膜／ＴｉＮ膜／Ｔｉ膜からなる積層膜をライン状の溝（深さ３５０ｎｍ程度）に埋め込み、溝中に埋め込んだＷ膜等を１００ｎｍ程度エッチングする。続いて、全面にＳｉＮ膜を厚さ３００ｎｍ程度堆積する。さらに、ＣＭＰ法或いはＣＤＥ（Chemical Dry Etching）法により、ビット線１７となるＷ膜等上にのみＳｉＮ膜１８を選択的に埋め込む。このとき、周辺回路部のコンタクト領域にも、コンタクトホールと溝を予め形成しておく。このようにすると、ビット線コンタクトとビット線をデュアル・ダマシン工程で形成する際に同時に、周辺回路部にもソース／ドレイン拡散層と電気的に接続されるコンタクト・プラグ１９を形成することができる。
【００５７】
次に、図５に示すように、通常のリソグラフィ法とＲＩＥ法を用いて、層間絶縁膜１４及び１５に、ポリＳｉプラグ（ＳＮプラグ１１ａ）に達するコンタクトホールを形成する。続いて、例えばＷ膜／ＴｉＮ膜／Ｔｉ膜の積層膜を全面に堆積する。続いて、ＣＭＰ法などにより層間絶縁膜１５上のＷ膜／ＴｉＮ膜／Ｔｉ膜を除去して、コンタクトホール内にのみＷ膜／ＴｉＮ膜／Ｔｉ膜を埋め込む（以下、コンタクトホール内に埋め込まれたＷ膜／ＴｉＮ膜／Ｔｉ膜を、Ｗプラグと略する）。このＷプラグ２０は、ＳＮプラグ１１ａを介してソース／ドレイン拡散層と電気的に接続される。なお、コンタクトホールの形成の際には、レジスト（図示せず）とビット線１７上のＳｉＮ膜１８をマスクとして用いる。これにより、微細なコンタクトホールをビット線間の狭い領域に形成することができる。この段階では、図から明らかなように、メモリセル部も周辺回路部も平坦になっている。なお、プラグとしては、Ｒｕ膜或いはＩｒ膜を用いてもよい。
【００５８】
次に、図６に示すように、全面に２０ｎｍ程度の膜厚のシリコン窒化膜２１を堆積する。続いて、全面にＴＥＯＳ酸化膜２２を膜厚３００ｎｍ程度堆積する。その後、ＳＮ電極の形成領域が溝パターンとなっているレジスト２３を形成し、このレジスト２３をマスクとして、ＲＩＥ法によりＴＥＯＳ酸化膜２２及びシリコン窒化膜２１をエッチングする。このエッチングにより、層間絶縁膜１４及び１５の中に埋め込まれているＷプラグ２０の表面を露出させる。
【００５９】
このとき、図６（ｃ）及び（ｄ）に示すように、層間絶縁膜２１及び２２が順テーパー形状となるようにエッチングを行う。言い換えると、レジスト２３の穴パターンよりＳｉＮ膜２１の穴パターンが大きくなるようにエッチングを行う。すなわち、レジスト２３の底面での寸法をＳ１、層間絶縁膜１５の表面での寸法をＳ２とすると、Ｓ１＜Ｓ２となるようにする。また、層間絶縁膜２１及び２２の側面の角度θは鋭角となる（例えば８０度〜８９度程度とする）。この角度θは、隣り合ったパターン間のショートの問題や、ＳＮ電極の埋め込み特性等を考慮して決める。
【００６０】
このエッチング工程では、ＴＥＯＳ酸化膜２２のエッチングをＳｉＮ膜２１をストッパーとしてＲＩＥ法で行い、次いでＳｉＮ膜２１を選択的にエッチングするようにして行ってもよい。この時、周辺回路部等の領域は、図６（ｅ）に示すようにレジスト２３で覆っておく。
【００６１】
次に、図７に示すように、レジスト２３を除去した後、スパッタ法又はＣＶＤ法により、全面にＲｕ膜を４００ｎｍ程度の膜厚で堆積する。その後、ＣＭＰ法或いはエッチバック法を用いて平坦化処理を行い、Ｒｕ膜からなるＳＮ電極２４（キャパシタの下部電極）を形成する。この時、メモリセル部と周辺回路部には段差が生じていない。
【００６２】
なお、ここではＳＮ電極２４の材料としてＲｕ膜を用いたが、ＲｕＯ2 膜、Ｐｔ膜、Ｒｅ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ膜、ＩｒＯ2 膜、ペロブスカイト結晶構造を持った金属酸化膜（例えばＳＲＯ（ＳｒＲｕＯ3 ）膜）などを用いてもよい。また、これらの積層膜を用いてもよい。さらに、これらの金属膜のグレインを他の金属膜（例えばＲｈ或いはＩｒ）でスタッフィングしたような膜を用いてもよい。
【００６３】
また、ＳＮ電極が埋め込まれる溝パターンは逆テーパー形状となっているので、ＳＮ電極を埋め込むときにＳＮ電極の中に中空部が生じることがあるが、ＣＭＰを行った後のＳＮ電極の表面が平坦になっていればよい。また、平坦になるように逆テーパーの角度を調整してもよい。
【００６４】
次に、図８に示すように、周辺回路部等をレジスト２５で覆い、ＴＥＯＳ酸化膜２２をＮＨ4 Ｆ液等のウェットエッチング溶液を用いて選択的に除去する。この時、ＴＥＯＳ酸化膜２２の下のＳｉＮ膜２１によってエッチングをストップさせることができる。このとき、メモリセル部のＳＮ電極２４表面の高さと、メモリセル部以外のＴＥＯＳ酸化膜２２の表面の高さがそろっている。したがって、メモリセル領域とメモリセル領域以外の領域との間の段差を、ほぼなくすことができる。スタック構造のＤＲＡＭ製造工程においては、段差を小さくすることが重要である。
【００６５】
また、ＳＮ電極２４の上部コーナーの角度（θ２）は鈍角、下部コーナーの角度（θ１）は鋭角となる。したがって、ＳＮ電極２４の上部コーナーでの電界集中が緩和され、キャパシタ絶縁膜の耐圧劣化を抑制することができる。また、ＳＮ電極２４の下部コーナーは、シリコン窒化膜２１で覆われることになる。したがって、下部コーナーでの電界集中も緩和することができ、キャパシタ絶縁膜の耐圧劣化を抑制することができる。
【００６６】
また、ＳＮ電極２４の側面は、ＴＥＯＳ酸化膜２２をエッチングすることによって得られた溝の側面が転写されたものである。したがって、平滑なＴＥＯＳ酸化膜２２のエッチング面がＳＮ電極に転写されることになり、ＳＮ電極の側面を平滑にすることができる。金属材料をエッチングしてＳＮ電極を形成する場合には、エッチング面の制御が難しいため、平滑なＳＮ電極の側面を得ることは困難である。本例では、ＳＮ電極の側面を平滑にすることができるので、ＳＮ電極の側面の荒れによる電界集中を抑制することができる。したがって、キャパシタ絶縁膜のリーク電流の増加を抑えることができる。
【００６７】
次に、図９に示すように、キャパシタ絶縁膜となるＢＳＴ膜２６を、ＣＶＤ法により全面に２０ｎｍ程度の膜厚で堆積する。続いて、このＢＳＴ膜２６上に、キャパシタの上部電極（プレート電極２７）となるＲｕ膜を、ＣＶＤ法により全面に４０ｎｍ程度の膜厚で堆積する。さらに、このＲｕ膜上に、キャップ膜２８となるＴｉＮ膜等を、スパッタ法により５０ｎｍ程度の膜厚で形成する。その後、プレート電極２７及びキャップ膜２８を、通常のリソグラフィ法とＲＩＥ法などを用いてパターニングする。この時、周辺回路部等のようにプレート電極が無い領域とメモリセル部との間に段差ｄが生じることになる。
【００６８】
なお、プレート電極２７として、Ｒｕ膜の他、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜等の貴金属膜を用いることが可能である。また、これらの貴金属の金属酸化膜を用いることも可能である。さらに、ＳＲＯ等のペロブスカイト型の金属酸化膜等を用いることも可能である。また、これらの積層膜を用いることも可能である。
【００６９】
次に、図１０に示すように、プラズマＴＥＯＳ酸化膜などの層間絶縁膜２９を、ＣＶＤ法により４００ｎｍ程度の膜厚で全面に堆積し、続いてＣＭＰ法により全面を平坦化する。これにより、メモリセル部と周辺回路部との段差をなくすことができる。
【００７０】
次に、図１１に示すように、所望の領域にコンタクト孔を開孔し、メタル配線３０を形成する。その後、必要に応じて、コンタクト及びメタル配線を複数層形成する。さらにその後、パッシベーション膜の形成、パッドコンタクトの形成等を行い、ＤＲＡＭを完成させる。
【００７１】
本実施形態の特徴は、ＳＮ電極を順テーパー状に形成することである。図１２及び図１３に示すように、もしＴＥＯＳ膜２２及びＳｉＮ膜２１の下部側面の角度θ１が直角（θ１＝９０度）又は鈍角（θ１＞９０度）であるとすると、ＳＮ電極２４の上部コーナーの角度θ２は直角（θ２＝９０度）又は鋭角（θ２＜９０度）になってしまう。したがって、ＳＮ電極２４の上部コーナーに電界が集中してしまう。
【００７２】
以上のように、本実施形態では、以下に示すような種々の効果を奏することができる。
【００７３】
ＳＮ電極の底部の外周長を長くすることができるので、ＳＮ電極の側面積を増加させることができる。したがって、蓄積容量（Ｃｓ）を増加させることができ、ＤＲＡＭの安定した動作を実現することができる。また、高誘電体膜のキャパシタ絶縁膜の被覆性を向上させることができる。したがって、キャパシタ絶縁膜を薄膜化することができるため、蓄積容量をさらに増加させることができる。
【００７４】
また、ＳＮ電極の形成方法は、電極膜をＲＩＥ法によって加工する方法ではなく、絶縁膜に形成した溝に電極膜を埋め込んで形成する方法である。したがって、ＳＮ電極の側面を平滑化することができ、キャパシタ絶縁膜のリーク電流を低減することができる。
【００７５】
さらに、ＳＮ電極の上部コーナーの角度を９０度よりも大きくできるため、電界集中を緩和することができ、キャパシタ絶縁膜のリーク電流を低減することができる。
【００７６】
（実施形態２）
図１４は、本発明の第２の実施形態に係るスタック型ＤＡＲＭのメモリセル部の概略構成を示した図である。図１４（ａ）及び図１４（ｂ）は、それぞれ、第１の実施形態の図６（ｃ）及び図８（ｃ）に対応している。第１の実施形態との違いは、ＳＮ電極の構造の違いにある。
【００７７】
本実施形態では、第１の実施形態の図６の工程の後、ＣＤＥ法或いはウェットエッチング法などを用いて、ＴＥＯＳ膜２２及びＳｉＮ膜２１の等方的なエッチングを行う。この等方的なエッチングにより、穴パターンが横方向に拡大するため、ＳＮ電極２４の表面積を増大させることができる。例えば、穴パターンの径を、第１の実施形態ではＷ１（例えば０．２μｍ）であったのが、本実施形態ではＷ２（例えば０．３μｍ）に拡大することができる。これにより、リソグラフィで決まるサイズよりも大きなサイズのＳＮ電極を得ることができる。したがって、キャパシタの蓄積容量を増大させることができる。
【００７８】
（実施形態３）
図１５は、本発明の第３の実施形態に係るスタック型ＤＡＲＭのメモリセル部の概略構成を示した図である。図１５（ａ）及び図１５（ｂ）は、それぞれ、第１の実施形態の図６（ｃ）及び図８（ｃ）に対応している。本実施形態もＳＮ電極の構造が第１の実施形態とは異なっている。
【００７９】
本実施形態では、ＴＥＯＳ膜２２及びＳｉＮ膜２１の側面が、逆テーパー状の放物線状になっている。この放物線状のエッチング形状は、ＲＩＥ法とＣＤＥ法を組み合わせることで実現することができる。これらの方法に、ウェットエッチング法などを組み合わせてもよい。
【００８０】
本実施形態では、ＳＮ電極２４の側面が放物線状であるため、ＳＮ電極の表面積を拡大することができる。例えば、穴パターンの径を、Ｗ３（例えば０．２μｍ）からＷ４（例えば０．３μｍ）に拡大することができる。また、ＳＮ電極の側面が放物線状であるため、ＳＮ電極の表面積を第２の実施形態よりもさらに増大させることができる。これにより、リソグラフィで決まるサイズよりも大きなサイズのＳＮ電極を得ることができ、蓄積容量を増大させることができる。また、ＳＮ電極の上部コーナーをなだらかすることができ、電界集中によるリーク電流の増加を低減することができる。
【００８１】
（実施形態４）
図１６は、本発明の第４の実施形態に係るスタック型ＤＡＲＭのメモリセル部の主要な製造工程を示した図である。図１６（ａ）、（ｂ）及び（ｃ）は、それぞれ、第１の実施形態の図６（ｃ）、図８（ｃ）及び図１１（ｃ）に対応している。先に示した各実施形態とは、シリコン窒化膜２１の構造が異なっている。
【００８２】
図６の工程でＴＥＯＳ膜２２及びＳｉＮ膜２１を加工した後、第２の実施形態では、ＳＮ電極２４の面積を拡大するために、ＴＥＯＳ膜２２及びＳｉＮ膜２１を共にエッチングしている。しかし、酸化膜系の絶縁膜２２と窒化膜系の絶縁膜２１を同時にエッチングすることは、実際には制御が容易ではない。
【００８３】
そこで、本実施形態では、希釈したＨＦ溶液によるウェットエッチング法或いはＣＤＥ法により、ＴＥＯＳ膜２２のみを所望の量だけエッチングしている。
【００８４】
本実施形態でも、ＳＮ電極２４の拡大という点では、第２の実施形態と同様の効果を得ることができる。これにより、リソグラフィで決まるサイズよりも大きなサイズのＳＮ電極を得ることができ、蓄積容量を増大させることができる。また、前記ＳＮ電極の底部近傍の側面は凹んでおり、この凹んだ部分にはシリコン窒化膜２１が接している。すなわち、シリコン窒化膜２１がＳＮ電極２４の底面下に食い込むように形成されている。したがって、ＳＮ電極の下地との密着性を向上させることができる。
【００８５】
なお、図１６の例ではＳＮ電極の側面が順テーパー状になっているが、図１７（ａ）及び（ｂ）に示すような構成にしてもよい。このような構成は次のようにして得られる。まず、ＴＥＯＳ膜２２及びＳｉＮ膜２１の側面がテーパー状にならない程度に加工する。その後、希釈したＨＦ溶液によるウェットエッチング法或いはＣＤＥ法により、ＴＥＯＳ膜２２のみを所望の量（例えば片側０．０５μｍ）だけ後退させる。ウェットエッチング法はエッチング量を精密に制御できるので、ＴＥＯＳ膜２２の後退量を精密に制御することが可能である。
【００８６】
なお、上記各実施形態において、Ｗプラグ２０とＳＮ電極２４との間にバリアメタル層として、ＴｉＮ膜、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴａＳｉＮ膜を形成してもよい。また、バリアメタル層として、Ｒｕ膜、Ｉｒ膜、Ｎｂ膜又はＴｉ膜等を用いてもよい。また、これらの金属のシリサイド膜を用いてもよく、プラグ膜の窒化物膜（例えばＷＮ膜等）を用いてもよい。また、バリアメタル層としてＲｕ膜或いはＩｒ膜を用いてもよい。さらに、Ｒｕ或いはＩｒの導電性酸化物膜を用いてもよい。バリアメタル層は、プラグが形成されている溝の内部に埋め込み形成される。
【００８７】
（実施形態５）
図１８〜図２３は、本発明の第５の実施形態に係るスタック型ＤＡＲＭの製造工程を順を追って示した工程図である。本実施形態の途中の工程まではすでに説明した第１の実施形態と同様であるため、途中の工程（図５の工程）までは第１の実施形態を参照することとし、本実施形態ではそれ以降の工程について説明する。なお、第１の実施形態で示した周辺回路部の平面図（各図の（ｂ））及び断面図（各図の（ｅ））については省略しており、本実施形態では、メモリセル部の平面図（各図の（ａ））、各図（ａ）のＡ−Ａ’断面図（ｃ）、各図（ａ）のＢ−Ｂ’断面図（ｄ）について示している。
【００８８】
本実施形態のスタック型ＤＲＡＭは、ＳＮ電極とメタルプラグとの接続構造に特徴がある。本実施形態では、メタルプラグの上面に対して自己整合的に、導電性かつ耐酸化性のバリアメタル層が形成されている。このバリアメタル層を介して、ＳＮ電極とメタルプラグ層が電気的に接続されている。
【００８９】
なお、ここではメモリセルにＮチャネルＭＯＳトランジスタを用いた場合について説明するが、ＰチャネルＭＯＳトランジスタを用いた場合も同様である。
【００９０】
第１の実施形態の図５の工程の後、図１８に示すように、層間絶縁膜１５及びＳｉＮ膜１８内のＷプラグ２０の露出表面に、５ｎｍ〜１０ｎｍ程度の厚さのＷＮ（タングステンナイトライド）膜をバリアメタル層３１として形成する。このバリアメタル層３１は、例えば、ＲＴＡ装置を用い、処理温度を５００℃とし、アンモニアガスを用いたプラズマ雰囲気でＷプラグ２０の露出表面を窒化することによって得られる。
【００９１】
バリアメタル層３１は、以下のようにして形成することも可能である。Ｗプラグ２０の露出表面を、ＲＩＥ法或いはＣＤＥ法を用いて、約１０ｎｍ程度エッチングして窪みを形成する。その後、例えばＴｉＮ（チタンナイトライド）膜、ＴｉＡｌＮ（チタンアルミナイトライド）膜、ＴｉＳｉＮ（チタンシリコンナイトライド）膜或いはＴａＳｉＮ（タンタルシリコンナイトライド）等の５００℃程度の酸素雰囲気中でも酸化されない耐酸化性の膜を堆積する。耐酸化性の膜を形成する代わりに、酸化物が金属導電性を示すＩｒ膜やＲｕ膜（ＲｕＯ2 膜は導電性）等の金属膜を堆積してもよい。その後、ＣＭＰ法、ＲＩＥ法或いはＣＤＥ法等を用いて不要な導電膜（前記耐酸化性の膜或いはＩｒ膜やＲｕ膜）を除去し、前記窪みに露出しているＷプラグ表面上にのみ前記導電膜を残置させる。この残置した導電膜によりバリアメタル層３１が形成される。
【００９２】
次に、図１９に示すように、全面に２０ｎｍ程度の膜厚のシリコン窒化膜２１を堆積する。さらに、シリコン窒化膜２１上にＴＥＯＳ酸化膜２２を３００ｎｍ程度堆積する。次に、ＳＮ電極形成領域が開口パターンとなっているレジスト２３を形成する。このレジスト２３をマスクとして、ＲＩＥ法によりＴＥＯＳ膜２２とシリコン窒化膜２１をエッチングし、バリアメタル層３１の表面を露出させる。
【００９３】
このエッチング工程では、ＴＥＯＳ酸化膜２２のエッチングをＳｉＮ膜２１をストッパーとしてＲＩＥ法で行い、次いでＳｉＮ膜２１を選択的にエッチングするようにして行ってもよい。この時、周辺回路部等の領域は、レジスト２３で覆っておけばエッチングされない。
【００９４】
次に、図２０に示すように、ＳＮ電極材料としてＲｕ膜或いはＲｕＯ2 膜（これらの積層膜でもよい）を、スパッタ法又はＣＶＤ法により、４００ｎｍ程度の膜厚で全面に堆積する。その後、例えばＣＭＰ法或いはエッチバック法を用いて平坦化処理を行い、ＳＮ電極２４を形成する。
【００９５】
ＳＮ電極の材料としては、その他に、Ｐｔ膜、Ｒｅ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ膜、ＩｒＯ2 膜を用いることができる。また、ＳＮ電極の材料として、ペロブスカイト結晶構造を持った金属酸化膜（例えば、ＳＲＯ（ＳｒＲｕＯ3 ）膜、ＣａＲｕＯ3 膜）などを用いることもできる。また、各金属膜のグレインを他の金属膜（例えばＲｈ或いはＩｒ）でスタッフィングしたような膜を用いてもよい。
【００９６】
次に、図２１に示すように、ＴＥＯＳ膜２２をＮＨ4 Ｆ液等のウェットエッチング溶液を用いて選択的に除去する。この時、ＴＥＯＳ酸化膜２２の下のＳｉＮ膜２１によってエッチングをストップさせることができる。また、周辺回路部のようにＴＥＯＳ膜２２を除去したくない領域は、レジストで覆って保護する。このエッチング処理により、メモリセル部のＳＮ電極２４表面の高さと、メモリセル部以外のＴＥＯＳ酸化膜２２の表面の高さをそろえることができる。したがって、メモリセル領域とメモリセル領域以外の領域との間の段差を、ほぼなくすことができる。
【００９７】
また、ＳＮ電極２４の側面は、ＴＥＯＳ酸化膜２２をエッチングすることによって得られた溝の側面が転写されたものである。したがって、平滑なＴＥＯＳ酸化膜２２のエッチング面がＳＮ電極に転写されることになり、ＳＮ電極の側面を平滑にすることができる。金属材料をエッチングしてＳＮ電極を形成する場合には、エッチングモフォロジーの制御が難しいため、平滑なＳＮ電極の側面を得ることは困難である。本例では、ＳＮ電極の側面を平滑にすることができるので、ＳＮ電極の側面の荒れによる電界集中を抑制することができる。したがって、キャパシタ絶縁膜のリーク電流の増加を抑えることができる。
【００９８】
次に、図２２に示すように、キャパシタ絶縁膜となるＢＳＴ膜２６を、ＣＶＤ法により全面に２０ｎｍ程度の膜厚で堆積する。続いて、このＢＳＴ膜２６上に、キャパシタの上部電極（プレート電極２７）となるＲｕ膜を、ＣＶＤ法により全面に５０ｎｍ程度の膜厚で堆積する。さらに、このＲｕ膜上に、キャップ膜２８となるＴｉＮ或いはＷ膜等を、スパッタ法により５０ｎｍ程度の膜厚で形成する。その後、プレート電極２７及びキャップ膜２８を、通常のリソグラフィ法とＲＩＥ法などを用いてパターニングする。
【００９９】
なお、プレート電極２７として、Ｒｕ膜の他、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜等の貴金属膜を用いることが可能である。また、これらの貴金属の金属酸化膜を用いることも可能である。さらに、ＳＲＯ、ＣＲＯ等のペロブスカイト型の金属酸化膜等を用いることも可能である。
【０１００】
次に、図２３に示すように、プラズマＴＥＯＳ酸化膜などの層間絶縁膜２９を、ＣＶＤ法により４００ｎｍ程度の膜厚で全面に堆積する。続いて、ＣＭＰ法により全面を平坦化する。これにより、メモリセル部と周辺回路部との段差をなくすことができる。
【０１０１】
次に、所望の領域にコンタクト孔を開孔し、メタル配線３０を形成する。その後、必要に応じて、コンタクト及びメタル配線を複数層形成する。さらにその後、パッシベーション膜の形成、パッドコンタクトの形成等を行い、ＤＲＡＭを完成させる。
【０１０２】
このように、本実施形態では、メタルプラグの表面にメタルプラグに対して自己整合的にバリアメタル層を形成している。特に、バリアメタル層として耐酸化性に優れたチタンアルミナイトライド（ＴｉＡｌＮ）やチタンシリコンナイトライド（ＴｉＳｉＮ）などを用いることにより、優れた効果を得ることができる。すなわち、ＢＳＴ膜を形成する時の酸素雰囲気での高温（５００℃程度）工程において、メタルプラグの表面が酸化されることを防止できる。したがって、プラグとＳＮ電極との間で良好な電気的接続を得ることができる。また、メタル膜の酸化による体積膨張によってプラグ膜がはがれやすくなることを防止することができる。
【０１０３】
また、本実施形態では、ＳＮ電極の形成を、酸素を用いた形成条件で行うことができる。したがって、ＢＳＴ膜等の信頼性向上に効果があるＲｕＯx 、ＳｒＲｕＯ3 、ＩｒＯx 、ＣａＲｕＯ3 等の金属酸化物をＳＮ電極として用いる場合、これらの金属酸化物を形成する時の成膜条件の幅が広がり、歩留まりを向上させることができる。
【０１０４】
また、ＢＳＴ等のキャパシタ絶縁膜の成膜時において、酸素分圧及び成膜温度に対する制約が緩和される。したがって、ＢＳＴ膜の成膜条件及び結晶化アニール条件を最適化することができ、ＢＳＴ膜の特性を向上させることができる。
【０１０５】
また、本実施形態では、ＳＮ電極（Ｒｕ、ＲｕＯx 、ＳｒＲｕＯ3 、ＩｒＯx 、ＣａＲｕＯ3 等）を形成するときに、下地のＳｉＯ2 膜も同時に表面処理される。したがって、ＳＮ電極膜をＣＶＤ法で形成する時のインキュベーションタイムが揃い、均一なＳＮ電極膜を全面に形成することができる。
【０１０６】
さらに、バリアメタル層をメタルプラグの上部表面のみに自己整合的に形成する、特にプラグ材を窒化してバリアメタル層を形成することにより、工程の簡略化がはかることができる。
【０１０７】
（実施形態６）
図２４は、第６の実施形態に係るスタック型ＤＡＲＭのメモリセルの概略構成を示す図である。
【０１０８】
第５の実施形態との違いは、ＳＮ電極の構造の違いである。すなわち、第５の実施形態ではＳＮ電極を箱型に形成しているが、本実施形態では溝の側面及び底面にＳＮ電極を形成している。以下、このような構造を得るための製造工程を説明する。
【０１０９】
第５の実施形態の図１９の工程において溝の形成及びレジストの除去を行った後、スパッタ法或いはＣＶＤ法により、ＳＮ電極となるＲｕ膜或いはＲｕＯ2 膜を堆積する。膜厚は、溝の側面で３０〜４０ｎｍ程度になるようにする。その後、溝の底部がエッチングされないようにＳＯＧ膜或いはレジストでカバーした状態で、ＣＭＰ法或いはエッチング法を用いて平坦化処理を行う。この平坦化処理により、ＳＮ電極２４をＳＮ電極溝の側面及び底面に選択的に形成することができる。
【０１１０】
本実施形態では、溝の側面及び底面に選択的にＳＮ電極を形成するので、メモリセル部と周辺回路部との間の平坦性を向上させることができる。また、ＳＮ電極の側面にＴＥＯＳ等のシリコン酸化膜が接しているので、ＳＮ電極の密着性を高めることができる。
【０１１１】
（実施形態７）
図２５は、第７の実施形態に係るスタック型ＤＡＲＭのメモリセルの概略構成を示す図である。本実施形態も第５の実施形態に対してＳＮ電極の構造が異なっている。
【０１１２】
本実施形態では、第６の実施形態（図２４）において、ＳＮ電極２４を形成した後、フッ酸系の希釈溶液等を用いたウェットエッチングにより、層間絶縁膜２２を除去する。このウェットエッチングは、シリコン窒化膜２１で停止し、ＳＮ電極２４は円筒状に形成される。
【０１１３】
本実施形態では、円筒状のＳＮ電極の内壁と外壁の両方をキャパシタ電極として用いることができる。したがって、ＳＮ電極の高さを低くすることができる。円筒形のＳＮ電極については今までにも提案されているが、本実施形態では、ＳＮ電極２４に用いる材料に対して密着性のよいバリアメタル層３１の材料を選択できるという特徴がある。
【０１１４】
なお、第５、第６及び第７の実施形態では、キャパシタ絶縁膜としてＢＳＴ膜を用いたが、高誘電率を持つ絶縁膜であればよく、ＰＺＴ膜、ＳＴＯ（ＳｒＴｉＯ3 ）膜、ＢＴＯ（ＢａＴｉＯ3 ）膜、Ｔａ2 Ｏ5 膜等を用いることも可能である。
【０１１５】
（実施形態８）
図２６〜図２９は、第８の実施形態に係るスタック型ＤＡＲＭの製造工程を示した工程図である。
【０１１６】
まず、図２６（ａ）に示すように、不純物濃度が５×１０15ｃｍ-3程度、（１００）面のＰ型シリコン基板４１（或いは、Ｎ型シリコン基板）を用意する。続いて、Ｎチャネルトランジスタ領域にはＰウエルを、Ｐチャネルトランジスタ領域にはＮウエルを形成する（図示せず）。続いて、ＲＩＥ法を用いてシリコン基板４１に溝を堀る。この溝内に絶縁膜を埋め込むことにより、ＳＴＩ領域４２（トレンチ深さ約０．２μｍ程度）を形成する。
【０１１７】
次に、トランジスタのゲート絶縁膜４３として、厚さ６０ｎｍ程度のシリコン酸化膜を形成し、このゲート絶縁膜４３上に、ゲート電極となる導電膜を形成する。この導電膜は、メモリセル部ではワード線となる。本例では、ゲート電極の構造は、抵抗を小さくするために、ポリサイド構造（例えば、ポリＳｉ膜４４とＷＳｉ2 膜４５の多層膜からなる積層構造、ポリＳｉ膜４４とＷＳｉ2 膜４５の膜厚はそれぞれ５０ｎｍ程度）としている。なお、ゲート電極構造としては、ポリＳｉ膜のみの構造、或いはポリＳｉ膜とＷ膜からなる積層構造を用いてもよい。
【０１１８】
ゲート電極の加工は次のようにして行う。まず、ゲート電極となる導電膜上にゲートキャップ膜４６としてシリコン窒化膜（Ｓｉ3 Ｎ4 膜）を形成する。このゲートキャップ膜４６は、後の工程において、ゲート電極に対するエッチングストッパーとなるものである。その後、ゲートキャップ膜４６上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてゲートキャップ膜４６を加工する。さらに、加工されたゲートキャップ膜４６をマスクとしてゲート電極の加工を行う。
【０１１９】
次に、ＲＴＯ（Rapid Thermal Oxidation）法により、１０５０℃の酸素雰囲気で、１００秒程度の急速熱酸化を行ない、いわゆる後酸化膜（図示せず）を形成する。この工程は、ゲート電極と不純物拡散層（後の工程で形成される）との間の耐圧を向上させるために行うものである。次に、ソース／ドレインとなるｎ- 不純物拡散層４８を、レジストパターン（図示せず）及びゲート電極４５，キャップ膜４６をマスクとして、イオン注入法により形成する。
【０１２０】
次に、シリコン窒化膜４７（例えば２０ｎｍ程度の膜厚）を、ＬＰ−ＣＶＤ法により全面に堆積する。続いて、ＲＩＥ法によってゲート電極の側壁部に、シリコン窒化膜４７からなる側壁膜を形成する。その後、シリコン窒化膜（例えば２０ｎｍ程度の膜厚、図示せず）を、ＬＰ−ＣＶＤ法により全面に堆積する。さらに、層間絶縁膜４９としてＢＰＳＧ膜を、ＣＶＤ法により約５００ｎｍの厚さで全面に堆積する。その後、ＣＭＰ（Chemical Mechanical Polish）法により、層間絶縁膜４９を研磨して平坦化を行う。このとき、ゲートキャップ膜４６上の層間絶縁膜４９の膜厚が１００ｎｍ程度になるようにする。このＣＭＰ工程により、基板のほぼ全面が平坦化される。
【０１２１】
なお、ソース／ドレインとして、ｎ- 拡散層４８の他にｎ+ 拡散層を形成してもよい。この場合は、側壁膜４７を形成した後、レジストマスク、側壁膜及びゲート電極をマスクにしてシリコン基板にイオン注入を行い、ｎ+ ソース／ドレイン拡散層を形成する。
【０１２２】
次に、層間絶縁膜４９上にレジスト（図示せず）を形成し、このレジストをマスクにしてエッチングを行い、不純物拡散層４８とビット線及びＳＮ電極とを接続するためのコンタクトホールを形成する。
【０１２３】
このコンタクトホールのエッチングでは、層間絶縁膜４９に用いたＢＰＳＧ膜とストッパー膜となるシリコン窒化膜との間で、エッチングレートが１０程度以上になるような、高選択比ＲＩＥ法を用いる（ＢＰＳＧ膜のエッチング速度がシリコン窒化膜に比べて１０倍以上速くなるようにする）。このようなエッチング方法を用いることにより、ゲート電極４５と後の工程でコンタクトホールに埋め込まれるｎ+ 型ポリＳｉ膜との間のショートを防ぐことができる。
【０１２４】
次に、リン（Ｐ+ ）或いは砒素（Ａｓ+ ）を不純物としてドーピングしたｎ+ 型ポリＳｉ膜を、ＬＰ−ＣＶＤ法により全面に堆積する。続いて、ＣＭＰ法或いはエッチバック法により、コンタクトホール内にのみｎ+ 型ポリＳｉ膜を残し、ポリＳｉプラグ５０を形成する。このポリＳｉプラグ５０は、ソース／ドレイン拡散層と電気的に接続され、ＳＮコンタクト及びＢＬコンタクトとなる。
【０１２５】
次に、ＣＶＤ法により、層間絶縁膜５１を１００ｎｍ程度の厚さで全面に堆積する。続いて、層間絶縁膜５１に、通常のリソグラフィ法とＲＩＥ法を用いて、コンタクトホール及び溝を形成する。このコンタクトホール及び溝に導電材料を埋め込むことにより、ビット線コンタクト及びビット線（図示せず）を形成する。これにより、ポリＳｉプラグ（ＢＬコンタクト）とビット線が電気的に接続される。この工程では、いわゆるデュアル・ダマシン工程を用い、Ｗ膜等を溝等に埋め込む例を示した。
【０１２６】
その後、エッチングストッパー膜としてシリコン窒化膜５３を、５０ｎｍ程度全面に堆積する。このエッチングストッパー膜を平坦化した後、ＴＥＯＳ膜５４からなる層間絶縁膜を１５０ｎｍ程度堆積する。なお、層間絶縁膜５４としては、エッチングストッパー膜となるシリコン窒化膜５３に対して選択的にウェットエッチング可能であればよく、ＴＥＯＳ膜以外の材料（例えば、ＢＰＳＧ膜やＳＯＧ膜）を用いてもよい。
【０１２７】
次に、層間絶縁膜５４、エッチングストッパー膜５３及び層間絶縁膜５１をＲＩＥ等を用いてエッチングすることにより、ポリＳｉプラグ５０に達するコンタクトホールを開口する。その後、ＣＶＤ法などを用いてタングステン膜５２を全面に堆積する。なお、ここではＷ膜の例を示したが、Ｒｕ膜やＩｒ膜を用いてもよい。
【０１２８】
次に、図２６（ｂ）に示すように、ＣＭＰ法により層間絶縁膜５４上のタングステン膜を除去し、コンタクトホール内にのみタングステン膜５２を残置させる。
【０１２９】
次に、図２７（ｃ）に示すように、ＲＩＥ法等を用いてコンタクトホール内のタングステン膜を選択的にエッチングし（リセス処理）、タングステンプラグ５２を形成する。
【０１３０】
次に、図２７（ｄ）に示すように、ＣＶＤ法を用いてルテニウム（Ｒｕ）膜５５を全面に堆積する。ＣＶＤ法の代わりに、スパッタ法やメッキ法等を用いてもよい。その後、ＣＭＰ法を用いて層間絶縁膜５４上のルテニウム膜を除去し、ルテニウム膜の一部をコンタクトホールの上部にのみ残置させ、第１のＳＮ電極５５を形成する。
【０１３１】
次に、図２８（ｅ）に示すように、エッチングストッパー膜５３上の層間絶縁膜５４を、ＮＨ4 Ｆ液等の溶液を用いて選択的にエッチングする。この時、シリコン窒化膜からなるエッチングストッパー膜５３が、ウェットエッチングのストッパー膜として機能する。
【０１３２】
次に、図２８（ｆ）に示すように、第２のＳＮ電極となるルテニウム膜５６をＣＶＤ法を用いて全面に堆積する。ＣＶＤ法の代わりに、スパッタ法やメッキ法等を用いてもよい。
【０１３３】
次に、図２９（ｇ）に示すように、ＲＩＥ法を用いてルテニウム膜５６をエッチングし、ルテニウム膜５６を第１のＳＮ電極５５の側壁にのみ残す。これにより、第１のＳＮ電極５５の側壁に第２のＳＮ電極５６が形成される。
【０１３４】
次に、図２９（ｈ）に示すように、キャパシタ絶縁膜として（Ｂａ、Ｓｒ）ＴｉＯ3 膜（ＢＳＴ膜５７）を、ＣＶＤ法により２０ｎｍ程度全面に堆積する。続いて、プレート電極５８としてルテニウム膜を全面に約５０ｎｍ程度堆積する。
その後、ＲＩＥ法を用いてＢＳＴ膜５７及びルテニウム膜５８を加工する。
【０１３５】
なお、キャパシタ絶縁膜５７としては、ＢＳＴに代表されるペロブスカイト型の高誘電率膜以外にも、Ｔａ2 Ｏ5 などの高誘電体膜を用いることができる。また、キャパシタ絶縁膜５７としては、（Ｐｂ、Ｚｎ）ＴｉＯ3 などの強誘電体膜を用いてもよく、さらにはＳｉ酸化物、Ａｌ酸化物（Ａｌ2 Ｏ3 ）、Ｓｉ窒化物などを用いてもよい。
【０１３６】
以上の工程により、第１のＳＮ電極５５、第２のＳＮ電極５６、キャパシタ絶縁膜５７及びＰＬ電極５８によってＤＲＡＭのキャパシタが形成される。
【０１３７】
このように、本実施形態によれば、ＳＮ電極５５及び５６の加工の際に、光リソグラフィ法を用いておらず、第１のＳＮ電極５５がタングステンプラグ５２に対して自己整合的に形成される。したがって、ＳＮ電極とプラグとの電気的接続を確実にとることができる。
【０１３８】
また、ＳＮ電極５５がタングステンプラグ５２に対して自己整合的に形成されるため、プラグ材料の露出を確実に防ぐことができる。したがって、キャパシタ絶縁膜を成膜する際に、プラグが酸化されることを防止できる。また、プラグ材料とキャパシタ絶縁膜との接触及びプラグ材料とＰＬ電極との接触を防ぐことができる。
【０１３９】
また、ＳＮ電極の加工に光リソグラフィ法を用いていないため、従来よりも少ない工程数でキャパシタを作製することができる。
【０１４０】
さらに、ＳＮ電極の上部コーナーが鋭角でないため、上部コーナーでの電界集中を抑えることができ、キャパシタ絶縁膜のリーク電流を抑えることができる。
【０１４１】
なお、第１及び第２のＳＮ電極としては、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｗ膜、ＷＮx 膜、ＳｒＲｕＯ3 膜、Ｒｕ膜、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜を用いることができる。また、これらの金属の酸化物導電体或いはこれらの金属に微量な酸素を含む導電体を用いてもよい。
【０１４２】
また、これらの電極材料を用いて、第１のＳＮ電極材料と第２のＳＮ電極材料を異ならせるようにしてもよい。例えば、第１のＳＮ電極材料にはプラグ材料との間で正常な電気的接合が得られるものを用い、かつ第２のＳＮ電極材料にはエッチングストッパー膜との密着性に優れたものを用いるようにする。
【０１４３】
また、第１のＳＮ電極材料と第２のＳＮ電極材料が同一であっても、成膜法或いは成膜条件（例えば温度や雰囲気）を変えることにより、第１のＳＮ電極と第２のＳＮ電極とで、結晶構造や組成などを変えるようにしてもよい。
【０１４４】
図３０（ａ）及び（ｂ）は、本実施形態の変更例を示したものであり、ＳＮ電極部近傍の概略構成を示した断面図である。
【０１４５】
図２６〜図２９に示した例では、プラグ５２と第１のＳＮ電極５５との接触面が、エッチングストッパー膜５３より下側になるようにしたが、プラグ５２と第１のＳＮ電極５５との接触面は、プラグ５２が形成されるコンタクトホール内であればよい。例えば、プラグ５２と第１のＳＮ電極５５との接触面は、図３０（ａ）に示すようにエッチングストッパー膜５３よりも上側でもよく、図３０（ｂ）に示すようにエッチングストッパー膜５３と同じ高さになるようにしてもよい。プラグ５２と第１のＳＮ電極５５の接触面の高さ位置は、プラグ材料のリセス処理におけるエッチング量を変えることによって調整できる。
【０１４６】
このように、プラグ５２と第１のＳＮ電極５５の接触面の高さ位置には自由度があるため、プロセスマージンを広げることができる。また、第１のＳＮ電極５５に貴金属材料に代表される高価な材料を用いる場合、図３０（ａ）のような構造を用いることにより、第１のＳＮ電極の総体積を小さくすることができる。
【０１４７】
また、図３１に示すように、第２のＳＮ電極５が第１のＳＮ電極５５の側面及び上面を覆うようにしてもよい。このような構造は、第１のＳＮ電極５５の構成材料の酸化物が絶縁物である場合に有効である。この場合、第２のＳＮ電極５６の構成材料としては、その酸化物が導電性を示す材料を用いるようにする。このような構成により、キャパシタ絶縁膜の成膜時に第１のＳＮ電極の酸化を防ぐことができるため、信頼性の高いキャパシタを作製することができる。
【０１４８】
また、図３２に示すように、第２のＳＮ電極５６の幅ｘ及び第１のＳＮ電極５５の上面からエッチングストッパー膜５３までの距離ｙを変化させることにより、キャパシタの電荷蓄積領域の面積を変化させることができる。
【０１４９】
なお、エッチングストッパー膜５３は必ずしも設ける必要はなく、これを省略してさらに工程数を削減することも可能である。
【０１５０】
（実施形態９）
図３３〜図３４は、本発明の第９の実施形態に係るスタック型ＤＡＲＭの製造工程を示した工程図である。途中の工程までは、第８の実施形態で説明した図２８（ｅ）の工程と同様であり、図３３（ａ）が図２８（ｅ）に対応している。
【０１５１】
図３３（ａ）の工程の後、図３３（ｂ）に示すように、ＴＥＯＳ膜５９等のシリコン酸化膜をＣＶＤ法によって全面に堆積する。その後、光リソグラフィ法及びＲＩＥ法などを用いて、ＴＥＯＳ膜５９に溝を形成する。
【０１５２】
次に、図３４（ｃ）に示すように、Ｒｕ膜をＣＶＤ法を用いて全面に堆積し、ＣＭＰ法を用いてＴＥＯＳ膜５９上のＲｕ膜を除去する。その後、ＴＥＯＳ膜５９をＮＨ4 Ｆ液等の溶液を用いて選択的にエッチングすることにより、第２のＳＮ電極６０を形成する。
【０１５３】
次に、図３４（ｄ）に示すように、キャパシタ絶縁膜５７としてＢＳＴ膜をＣＶＤ法を用いて全面に堆積する。さらに、キャパシタ絶縁膜５７上に、ＰＬ電極５８としてＲｕ膜を堆積する。その後、ＲＩＥ法を用いてこれらの膜を加工することによりキャパシタセルが形成される。
【０１５４】
本実施形態でも、第８の実施形態と同様の効果を得ることができる。さらに、本実施形態では、第２のＳＮ電極を所望の形状に加工することができるいうメリットがある。
【０１５５】
（実施形態１０）
図３５〜図３６は、本発明の第１０の実施形態に係るスタック型ＤＡＲＭの製造工程を示した工程図である。途中の工程までは、第８の実施形態で説明した図２７（ｃ）までの工程と同様である。
【０１５６】
図２７（ｃ）の工程の後、図３５（ａ）に示すように、ＴＥＯＳ膜６１（図２６（ｃ）のＴＥＯＳ膜５４に対応）を、第２のＳＮ電極に対応した形状に加工して溝を形成する。続いて、全面にＳＮ電極となるＲｕ膜６２をＣＶＤ法によって堆積する。
【０１５７】
次に、図３５（ｂ）に示すように、ＣＭＰ法を用いて余分なＲｕ膜６２を除去し、ＳＮ電極を形成する。
【０１５８】
次に、図３６（ｃ）に示すように、エッチングストッパー膜５３上のＴＥＯＳ膜６１を適当なエッチング溶液を用いて除去する。
【０１５９】
次に、図３６（ｄ）に示すように、キャパシタ絶縁膜５７としてＢＳＴ膜をＣＶＤ法を用いて全面に堆積する。さらに、キャパシタ絶縁膜５７上に、ＰＬ電極５８としてＲｕ膜を堆積する。その後、ＲＩＥ法を用いてこれらの膜を加工することによりキャパシタセルが形成される。
【０１６０】
このように、本実施形態によれば、ＳＮ電極６２の下部構成部がプラグ５２に対して自己整合的に形成されるため、ＳＮ電極とプラグとの電気的接続を確実にとることができる。また、ＳＮ電極の下部構成部がプラグに対して自己整合的に形成されるため、プラグ材料の露出を防ぐことができ、キャパシタ絶縁膜を成膜する際にプラグが酸化されることを防止することができる。
【０１６１】
さらに、本実施形態では、ＳＮ電極６２をプラグ５２が形成されているコンタクトホール内及びＴＥＯＳ膜６１の溝内に連続膜として一体に埋め込むので、ＳＮ電極の強度を向上させることができる。
【０１６２】
（実施形態１１）
図３７〜図３９は、本発明の第１１の実施形態に係るスタック型ＤＡＲＭの製造工程を示した工程図である。図３７（ａ）の途中の工程までは、第８の実施形態の図２６（ａ）に示した工程の途中までと同様である。
【０１６３】
第８の実施形態と同様の工程により、ポリＳｉプラグ５０等を形成した後、ＣＶＤ法により、層間絶縁膜７１としてＢＰＳＧ膜を、３００ｎｍ程度の厚さで、ＣＶＤ法により全面に堆積する。続いて、ＣＭＰ時のエッチングストッパーとして、シリコン窒化膜（層間絶縁膜７２）を、５０ｎｍ程度、ＣＶＤ法により堆積する。
【０１６４】
次に、層間絶縁膜７１及び７２に、通常のリソグラフィ法とＲＩＥ法を用いて、コンタクトホール及び溝（図示せず）を形成する。このコンタクトホール及び溝に導電材料を埋め込むことにより、ビット線コンタクト及びビット線が形成される。このビット線コンタクト及びビット線より、ポリＳｉプラグ５０（ＢＬプラグ）とビット線が電気的に接続される。このビット線コンタクト及びビット線の形成には、いわゆるデュアル・ダマシン（dual damascene）工程を用い、Ｗ膜等をライン状の溝（深さ３５０ｎｍ程度）に埋め込む。
【０１６５】
次に、溝中に埋め込んだＷ膜等を例えば１００ｎｍ程度エッチングする。続いて、全面にＳｉＮ膜を厚さ３００ｎｍ程度堆積する。さらに、ＣＭＰ法或いはＣＤＥ法により、ビット線となるＷ膜等上にのみＳｉＮ膜（図示せず）を選択的に埋め込む。
【０１６６】
次に、通常のリソグラフィ法とＲＩＥ法を用いて、層間絶縁膜７１及び７２に、ポリＳｉプラグ５０（ＳＮプラグ）に達するコンタクトホールを形成する。続いて、例えばＷ膜／ＴｉＮ膜／Ｔｉ膜の積層膜を全面に堆積する。続いて、ＣＭＰ法などにより層間絶縁膜７２上のＷ膜／ＴｉＮ膜／Ｔｉ膜を除去して、コンタクトホール内にのみＷ膜／ＴｉＮ膜／Ｔｉ膜を埋め込む（以下、コンタクトホール内に埋め込まれたＷ膜／ＴｉＮ膜／Ｔｉ膜を、Ｗプラグと略する）。このＷプラグ７３は、ＳＮプラグ５０を介してソース／ドレイン拡散層と電気的に接続される。この段階では、メモリセル部は平坦になっている。
【０１６７】
次に、図３７（ｂ）に示すように、全面に膜厚２０ｎｍ程度のシリコン窒化膜７４を堆積する。さらに、このシリコン窒化膜７４上に、膜厚３００ｎｍ程度のＴＥＯＳ酸化膜７５を堆積する。
【０１６８】
次に、図３７（ｃ）に示すように、ＳＮ電極を形成する領域が穴パターンとなっているレジスト（図示せず）をマスクとして、シリコン窒化膜７４及びＴＥＯＳ酸化膜７５をエッチングし、Ｗプラグ７３の表面を露出させる。
【０１６９】
次に、図３８（ｄ）に示すように、露出したＷプラグ７３の上部領域を１００ｎｍ程度エッチングし、Ｗプラグ７３の表面を後退させる（リセス処理）。
【０１７０】
次に、図３８（ｅ）に示すように、スパッタリング法或いはＣＶＤ法により、ＳＮ電極材料となるＲｕ膜７６を、４００ｎｍ程度の膜厚で堆積する。
【０１７１】
次に、図３８（ｆ）に示すように、ＣＭＰ法或いはエッチバック法により平坦化処理を行い、ＳＮ電極７６を形成する。
【０１７２】
なお、ここではＳＮ電極７６の材料としてＲｕ膜を用いたが、ＲｕＯ2 膜、Ｐｔ膜、Ｒｅ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ膜、ＩｒＯ2 膜、ペロブスカイト結晶構造を持った金属酸化膜（例えばＳＲＯ（ＳｒＲｕＯ3 ）膜）などを用いてもよい。また、これらの金属膜のグレインを他の金属膜（例えばＲｈ或いはＩｒ）でスタッフィングしたような膜を用いてもよい。
【０１７３】
次に、図３９（ｇ）に示すように、周辺回路部等をレジスト（図示せず）で覆い、ＴＥＯＳ酸化膜７５をＮＨ4 Ｆ液等のウェットエッチング溶液を用いて選択的に除去する。この時、ＴＥＯＳ酸化膜７５の下のＳｉＮ膜７４によってエッチングをストップさせることができる。このエッチング処理により、メモリセル部のＳＮ電極７６表面の高さと、メモリセル部以外のＴＥＯＳ酸化膜７５の表面の高さをそろえることができる。したがって、メモリセル領域とメモリセル領域以外の領域との間の段差をほぼなくすことができる。
【０１７４】
ＳＮ電極７６の側面は、ＴＥＯＳ酸化膜７５をエッチングすることによって得られた溝の側面が転写されたものである。したがって、平滑なＴＥＯＳ酸化膜７５のエッチング面がＳＮ電極に転写されることになり、ＳＮ電極の側面を平滑にすることができる。金属材料をエッチングしてＳＮ電極を形成する場合には、エッチング面の制御が難しいため、平滑なＳＮ電極の側面を得ることは困難である。本例では、ＳＮ電極の側面を平滑化することができるので、ＳＮ電極の側面の荒れによる電界集中を抑制することができる。したがって、キャパシタ絶縁膜のリーク電流の増加を抑えることができる。
【０１７５】
次に、図３９（ｈ）に示すように、キャパシタ絶縁膜となるＢＳＴ膜７７を、ＣＶＤ法により全面に２０ｎｍ程度の膜厚で堆積する。続いて、このＢＳＴ膜７７上に、キャパシタの上部電極（プレート電極）となるＳＲＯ膜７８を、ＣＶＤ法により全面に４０ｎｍ程度の膜厚で堆積する。さらに、このＳＲＯ膜７８膜上に、キャップ膜となるＴｉＮ膜等（図示せず）を、スパッタ法により５０ｎｍ程度の膜厚で形成する。その後、プレート電極７８及びキャップ膜を、通常のリソグラフィ法とＲＩＥ法を用いてパターニングする。
【０１７６】
なお、プレート電極７８として、ＳＲＯ膜の他、Ｒｕ膜、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜等の貴金属膜を用いることが可能である。また、これらの貴金属の金属酸化膜を用いることも可能である。さらに、ペロブスカイト型の金属酸化膜を用いることも可能である。
【０１７７】
その後、図示しないが、プラズマＴＥＯＳ酸化膜などの層間絶縁膜を、ＣＶＤ法により４００ｎｍ程度の膜厚で全面に堆積する。さらに、ＣＭＰ法により全面を平坦化する。これにより、メモリセル部と周辺回路部との段差をなくすことができる。さらに、所望の領域にコンタクト孔を開口し、メタル配線を形成する。その後、必要に応じて、コンタクト及びメタル配線を複数層形成する。さらにその後、パッシベーション膜の形成、パッドコンタクトの形成等を行い、ＤＲＡＭを完成させる。
【０１７８】
本実施形態によっても、第１０の実施形態と同様の効果を得ることができる。さらに、本実施形態では、ＳＮ電極の上部構成部の底部近傍の側面に絶縁膜が接しているため、この部分での電界集中を抑えることができ、キャパシタのリーク電流を低減することができる。
【０１７９】
（実施形態１２）
図４０は、本発明の第１２の実施形態に係るスタック型ＤＡＲＭの製造工程を示した工程図である。基本的な製造工程は、図３７〜図３９に示した第１１の実施形態と類似している。
【０１８０】
第１１の実施形態では、図３７（ｃ）の工程において、ＳＮ電極等の穴をほぼ垂直に形成した。本実施形態では、図４０（ａ）に示すように、ＲＩＥ条件を適当に選択することにより、穴の側面が順テーパーとなるようにしている。その後の工程は、第１１の実施形態と同様である。すなわち、リセスエッチングによりＷプラグ７３の表面を後退させ（図４０（ｂ））、その後、ＳＮ電極７６を形成している（図４０（ｃ））。
【０１８１】
本実施形態では、ＳＮ電極の側面を逆テーパーにすることにより、ＳＮ電極どうしのショートをさけながら、ＳＮ電極の表面積を大きくすることができる。
【０１８２】
（実施形態１３）
図４１は、本発明の第１３の実施形態に係るスタック型ＤＡＲＭの製造工程を示した工程図である。基本的な製造工程は、図３７〜図３９に示した第１１の実施形態と類似している。
【０１８３】
第１１の実施形態では、図３７（ｃ）の工程において、ＳＮ電極等の穴をほぼ垂直に形成した。本実施形態では、図４１（ａ）に示すように、穴の側面が逆テーパーとなるようにしている。逆テーパー形状は、例えばＲＩＥ法とＣＤＥ法を組み合わせる（さらにウエットエッチング法を組み合わせてもよい。）ことにより得られる。その後の工程は、第１１の実施形態と同様である。すなわち、リセスエッチングによりＷプラグ７３の表面を後退させ（図４１（ｂ））、その後、ＳＮ電極７６を形成している（図４１（ｃ））。
【０１８４】
本実施形態では、ＳＮ電極の側面を順テーパーにすることにより、ＳＮ電極の表面積を大きくすることができる。また、ＳＮ電極の上部構成部の底部近傍の側面は鋭角になっているが、この部分には絶縁膜が接しているため、この部分での電界集中を抑えることができる。
【０１８５】
（実施形態１４）
図４２は、本発明の第１４の実施形態に係るスタック型ＤＡＲＭの製造工程を示した工程図である。基本的な製造工程は、図３７〜図３９に示した第１１の実施形態と類似している。
【０１８６】
本実施形態では、シリコン窒化膜７２上に、直接ＴＥＯＳ酸化膜７５を形成する。その後、リセスエッチングによりＷプラグ７３の表面を後退させる工程において、シリコン窒化膜７２の表面も後退させる（図４２（ａ））。その後の工程は、第１１の実施形態と同様であり、ＳＮ電極７６の形成等を行う（図４２（ｂ））。
【０１８７】
本実施形態においても、ＳＮ電極の上部構成部の底部近傍の側面に絶縁膜が接しているため、この部分での電界集中を抑えることができる。
【０１８８】
（実施形態１５）
図４３は、本発明の第１５の実施形態に係るスタック型ＤＡＲＭの製造工程を示した工程図である。基本的な製造工程は、図３７〜図３９に示した第１１の実施形態と類似している。
【０１８９】
本実施形態でも、第１４の実施形態と同様、シリコン窒化膜７２上に、直接ＴＥＯＳ酸化膜７５を形成する。その後、リセスエッチングによりＷプラグ７３の表面を後退させる工程において、シリコン窒化膜７２の露出部分を全て除去する（図４３（ａ））。その後の工程は、第１１の実施形態と同様であり、第１のＳＮ電極７６の形成等を行う（図４３（ｂ））。
【０１９０】
本実施形態においても、ＳＮ電極の上部構成部の底部近傍の側面に絶縁膜が接しているため、この部分での電界集中を抑えることができる。
【０１９１】
なお、上記第８〜第１５の実施形態において、プラグとＳＮ電極との間にバリアメタル層として、ＴｉＮ膜、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴａＳｉＮ膜を形成してもよい。また、バリアメタル層として、Ｗ膜、Ｎｂ膜又はＴｉ膜等を用いてもよい。また、これらの金属のシリサイド膜や窒化物膜（例えばＷＮ膜等）を形成してもよい。さらに、バリアメタル層としてＲｕ膜を用いてもよい。バリアメタル層は、プラグが形成されている溝の内部に埋め込み形成される。
【０１９２】
また、上記各実施形態では、キャパシタ絶縁膜としてＢＳＴ膜を用いたが、高誘電率を持つ絶縁膜であればよい。例えば、ＰＺＴ膜、ＳＴＯ膜、Ｔａ2 Ｏ5 膜等を用いてもよい。ＢＳＴ膜としては、エピタキシャルＢＳＴ膜を用いることも可能である。
【０１９３】
以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。
【０１９４】
【発明の効果】
本発明によれば、キャパシタの下部電極等を改良することにより、キャパシタのリーク電流の低減やキャパシタ容量の増大等をはかることができ、信頼性や特性に優れた半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図２】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図３】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図４】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図５】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図６】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図７】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図８】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図９】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図１０】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図１１】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図１２】従来技術を用いた場合の問題点について示した図。
【図１３】従来技術を用いた場合の問題点について示した図。
【図１４】本発明の第２の実施形態についてその主要な製造工程について示した図。
【図１５】本発明の第３の実施形態についてその主要な製造工程について示した図。
【図１６】本発明の第４の実施形態についてその主要な製造工程について示した図。
【図１７】本発明の第４の実施形態についてその主要な製造工程について示した図。
【図１８】本発明の第５の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図１９】本発明の第５の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図２０】本発明の第５の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図２１】本発明の第５の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図２２】本発明の第５の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図２３】本発明の第５の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図２４】本発明の第６の実施形態についてその平面構成及び断面構成を示した図。
【図２５】本発明の第７の実施形態についてその平面構成及び断面構成を示した図。
【図２６】本発明の第８の実施形態に係る製造工程の一部について示した図。
【図２７】本発明の第８の実施形態に係る製造工程の一部について示した図。
【図２８】本発明の第８の実施形態に係る製造工程の一部について示した図。
【図２９】本発明の第８の実施形態に係る製造工程の一部について示した図。
【図３０】本発明の第８の実施形態の変更例について示した図。
【図３１】本発明の第８の実施形態の変更例について示した図。
【図３２】本発明の第８の実施形態についてキャパシタの蓄積領域の面積を可変にできることを示した図。
【図３３】本発明の第９の実施形態に係る製造工程の一部について示した図。
【図３４】本発明の第９の実施形態に係る製造工程の一部について示した図。
【図３５】本発明の第１０の実施形態に係る製造工程の一部について示した図。
【図３６】本発明の第１０の実施形態に係る製造工程の一部について示した図。
【図３７】本発明の第１１の実施形態に係る製造工程の一部について示した図。
【図３８】本発明の第１１の実施形態に係る製造工程の一部について示した図。
【図３９】本発明の第１１の実施形態に係る製造工程の一部について示した図。
【図４０】本発明の第１２の実施形態についてその主要な製造工程について示した図。
【図４１】本発明の第１３の実施形態についてその主要な製造工程について示した図。
【図４２】本発明の第１４の実施形態についてその主要な製造工程について示した図。
【図４３】本発明の第１５の実施形態についてその主要な製造工程について示した図。
【図４４】従来のスタック構造のキャパシタについて示した図。
【符号の説明】
１、４１…シリコン基板
２、４２…素子分離領域
３、４３…ゲート絶縁膜
４ａ、４４…ポリシリコン膜
４ｂ、４５…ＷＳｉ膜
５、４６…キャップ層
６、４８…ソース／ドレイン拡散層
７、４７、７４…ＳｉＮ膜
８、１４、１５、２９、４９、５１、７１、７２…層間絶縁膜
９、２３、２５…レジスト
１０…コンタクトホール
１１、５０…ポリＳｉプラグ
１２…ＳＮコンタクト
１３…ＢＬコンタクト
１６…ビット線コンタクト
１７…ビット線
１８、２１、５３…ＳｉＮ膜
１９…コンタクトプラグ
２０、５２、７３…Ｗプラグ
２２、５４、５９、６１、７５…ＴＥＯＳ膜
２４、５５、５６、６０、６２、７６…ＳＮ電極
２６、５７、７７…ＢＳＴ膜
２７、５８、７８…プレート電極
２８…キャップ膜
３０…メタル配線
３１…プラグキャップ層
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、特にスタック型ＤＲＡＭのキャパシタに関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化に伴い、最小加工寸法の微細化及びメモリセルの縮小化が進んでいる。そのため、メモリセルにおけるキャパシタ面積は、非常に小さくなってきている。メモリセル面積が小さくなると、キャパシタ容量（蓄積容量；Ｃｓ）も小さくなる。しかしながら、キャパシタ容量は、センス感度、ソフトエラー及び回路ノイズ等の点から、一定以上の値が必要である。
【０００３】
キャパシタ容量を大きくする方法としては、以下の二つの方法が検討されている。第１の方法は、キャパシタを３次元的に形成することにより、キャパシタの表面積をできるだけ大きくする方法である。第２の方法は、キャパシタ絶縁膜に誘電率の高い絶縁膜（いわゆる、ｈｉｇｈ ε膜）を用いる方法である。
【０００４】
しかしながら、０．１５ミクロン以下のデザインルールの世代以降（１ＧビットＤＲＡＭ世代以降）になると、複雑な３次元形状をした蓄積ノード電極（ＳＮ電極）の加工は次第に難しくなってくる。したがって、キャパシタ容量を大きくする方法として、キャパシタ絶縁膜に誘電率の高い絶縁膜を用いる方法が非常に重要になってくる。
【０００５】
誘電率の高い絶縁膜として、代表的なものには、（Ｂａ、Ｓｒ）ＴｉＯ3 （以下、ＢＳＴと略す）膜がある。ＢＳＴ膜を用いる場合、ＳＮ電極として、酸化物が金属導電性を示すＲｕ膜（ＲｕＯ2 膜は導電性）、或いはＲｕＯ2 膜／Ｒｕ膜の積層膜を用いる検討が行われている（１９９５年 ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、Ｓ．Ｙａｍａｍｉｃｈｉ等、ｐ．１１９−ｐ．１２２）。以下、このような構成を有するスタック型ＤＲＡＭのキャパシタについて、図４４を参照して簡単に説明する。
【０００６】
まず、Ｐ型Ｓｉ基板１０１上に素子分離領域１０２を形成する。その後、ゲート絶縁膜１０３ａ、ゲート電極（ポリＳｉ膜１０３ｂ及びＷＳｉ膜１０３ｃ）、ＳｉＮ膜１０４、ソース／ドレイン拡散層１０５、ＳｉＮ膜１０６及び層間絶縁膜１０８を形成する。
【０００７】
次に、ＳＮ電極コンタクト領域及びビット線コンタクト領域に、それぞれポリＳｉ膜１０７ａ及び１０７ｂを埋め込む。その後、層間絶縁膜１０９及び１１１を形成し、ビット線１１０及びＳＮコンタクトを形成する。
【０００８】
次に、ＴｉＳｉx 膜１１３、ＴｉＮ膜１１４、Ｒｕ膜１１５及びＲｕＯ2 膜１１６を積層する。これらの積層膜を、通常のリソグラフィー法とＲＩＥ法を用いてパターニングし、ＳＮ電極を形成する。その後、ＢＳＴ膜などの高誘電率絶縁膜１１７を成膜し、さらに上部電極１１８（例えば、ＴｉＮ膜／Ａｌ膜の積層膜）を形成する。
【０００９】
しかしながら、上記従来の製造方法によってＳＮ電極を形成する場合、以下に示すような問題がある。
【００１０】
ＳＮ電極を通常のリソグラフィー法とＲＩＥ法を用いて形成することにより、ＳＮ電極の上部コーナーが直角（場合によっては鋭角）となる。そのため、上部コーナーでの電界集中によってキャパシタ絶縁膜のリーク電流が増大する。また、ＳＮ電極をＲＩＥ法でパターン形成するため、レジストの側面の荒れがＳＮ電極の側面に増幅転写される。そのため、ＳＮ電極の側面荒れによってキャパシタ絶縁膜のリーク電流が増大する。
【００１１】
また、ＳＮ電極をリソグラフィー法によって形成するため、ＳＮ電極の位置ずれが生じやすい。そのため、キャパシタ絶縁膜を成膜する際に、プラグの一部が露出しているおそれがある。したがって、キャパシタ絶縁膜となるＢＳＴ膜を成膜する際に、メタルプラグが酸化されるおそれがある。メタルプラグが酸化されると、ＳＮ電極とプラグとの電気的接続が悪くなる、酸化による体積膨張によってプラグ膜が剥がれやすくなる、といった問題が生じる。このような問題に対して、プラグ表面にバリアメタル層を形成するといった提案もなされているが、バリアメタル材の耐酸化性が不十分である、バリアメタル層を形成するための製造工程が増加する、といった問題がある。
【００１２】
また、ＳＮ電極をプラグ及び絶縁膜上に形成する場合、プラグに対しては良好な電気的接続を得ることができ、且つ絶縁膜に対しては良好な密着性を得ることができるようなＳＮ電極材料を用いることが好ましい。しかしながら、これらの要求を両立させるようなＳＮ電極を形成することは容易ではない。
【００１３】
【発明が解決しようとする課題】
このように、従来のスタック型ＤＲＡＭのキャパシタでは、ＳＮ電極の構造や製造方法に起因するいくつかの問題があり、キャパシタの電気的特性や信頼性等の点で必ずしも満足できるものが得られていなかった。
【００１４】
本発明は上記従来の課題に対してなされたものであり、電気的特性や信頼性等に優れたキャパシタを有する半導体装置及びその製造方法を提供することを目的としている。
【００１５】
【課題を解決するための手段】
本発明は、ＭＩＳトランジスタのソース又はドレインの一方に接続された下部電極と、前記下部電極の上面及び側面上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極の側面は上方から下方に向かって徐々に広がるように形成されており、前記下部電極の底部近傍の側面は前記キャパシタ絶縁膜とは異なる絶縁膜に接していることを特徴とする。
【００１６】
本発明によれば、下部電極（ストレージノード電極に対応）の側面が上方から下方に向かって徐々に広がるように形成されているため、下部電極の上部コーナーが鈍角となっている。したがって、上部コーナーでの電界集中を緩和することができ、キャパシタ絶縁膜のリーク電流を低減することができる。また、キャパシタ絶縁膜の被覆性（カバレッジ）を向上させることができるため、キャパシタ絶縁膜の薄膜化を促進させることができ、キャパシタの容量を増大させることができる。また、キャパシタの上部電極（プレート電極に対応）の膜厚の均一性を向上させることができるため、安定したキャパシタを構成することができる。さらに、下部電極の側面積を増大させることができるので、これによってもキャパシタ容量を増大させることができる。
【００１７】
また、本発明では、下部電極の底部近傍の側面がキャパシタ絶縁膜とは異なる絶縁膜に接している。下部電極の側面が上方から下方に向かって徐々に広がるように形成されている場合、下部電極の下部コーナーが鋭角になり、電界が集中するおそれがある。本発明では、この部分に絶縁膜が接しているため、電界集中によるキャパシタ絶縁膜のリーク電流を抑えることができる。
【００１８】
このように、本発明によれば、キャパシタのリーク電流を低減できるとともにキャパシタ容量を増大させることができる。したがって、信頼性及び特性に優れたスタック型ＤＲＡＭを得ることができる。
【００１９】
本発明に係る半導体装置の製造方法は、ＭＩＳトランジスタが形成された下地上に絶縁膜を形成する工程と、前記絶縁膜の一部を除去して側面が上方から下方に向かって徐々に広がった穴を形成する工程と、前記穴内に、ＭＩＳトランジスタのソース又はドレインの一方に接続され、キャパシタの下部電極となる導電膜を埋め込む工程と、前記絶縁膜を除去して前記導電膜の側面の少なくとも一部を露出させる工程と、前記導電膜の上面及び露出した側面上にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上にキャパシタの上部電極を形成する工程とからなることを特徴とする。
【００２０】
本発明によれば、絶縁膜に形成した穴内に導電膜を埋め込んで下部電極を形成するため、下部電極の側面を平滑に形成することが可能である。したがって、下部電極の側面荒れによってキャパシタ絶縁膜のリーク電流が増大することを抑制することができる。
【００２１】
前記発明において、前記絶縁膜の一部を除去して側面が上方から下方に向かって徐々に広がった穴を形成する工程は、例えば、前記絶縁膜の一部を除去して側面が上方から下方に向かって徐々に広がった第１の穴を形成する工程と、前記第１の穴が形成された前記絶縁膜をエッチングすることにより前記第１の穴を拡大した第２の穴を形成する工程とからなる。
【００２２】
このように、第１の穴を拡大した第２の穴内に下部電極を形成することにより、下部電極の寸法をリソグラフィで決まる寸法よりも大きくすることができる。したがって、下部電極の表面積を増大させることができ、キャパシタ容量を増大させることが可能となる。
【００２３】
本発明は、ＭＩＳトランジスタのソース又はドレインの一方に接続された下部電極と、前記下部電極の上面及び側面上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極の底部近傍の側面は凹んでおり、この凹んだ部分は前記キャパシタ絶縁膜とは異なる絶縁膜に接していることを特徴とする。
【００２４】
本発明によれば、下部電極の底部近傍の側面の凹んだ部分に、外側から絶縁膜が食い込んだようになっている。したがって、下部電極の底面全体が平坦面上に形成されている場合に比べて、下部電極の下地との密着性を向上させることができる。したがって、信頼性の高いスタック型ＤＲＡＭを構成することが可能となる。
【００２５】
前記発明において、前記下部電極の前記凹んだ部分よりも上側の側面は、上方から下方に向かって徐々に広がるように形成されていてもよい。
【００２６】
このような構成をとることにより、キャパシタのリーク電流を低減できるとともにキャパシタ容量を増大させることができる。したがって、信頼性及び特性に優れたスタック型ＤＲＡＭを得ることができる。
【００２７】
本発明に係る半導体装置の製造方法は、ＭＩＳトランジスタが形成された下地上に第１の絶縁膜を形成し、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第１及び第２の絶縁膜の一部を除去して第１の穴を形成する工程と、前記第１の絶縁膜に対して前記第２の絶縁膜を選択的にエッチングすることにより前記第１の穴の上側の部分を拡大した第２の穴を形成する工程と、前記第２の穴内に、前記ＭＩＳトランジスタのソース又はドレインの一方に接続され、キャパシタの下部電極となる導電膜を埋め込む工程と、前記第２の絶縁膜を除去して前記導電膜の側面の少なくとも一部を露出させる工程と、前記導電膜の上面及び露出した側面上にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上にキャパシタの上部電極を形成する工程とからなることを特徴とする。
【００２８】
本発明によれば、絶縁膜に形成した穴内に導電膜を埋め込んで下部電極を形成するため、下部電極の側面荒れによってキャパシタ絶縁膜のリーク電流が増大することを抑制することができる。また、第１の穴を拡大した第２の穴内に下部電極を形成するので、下部電極の寸法をリソグラフィで決まる寸法よりも大きくすることができる。したがって、下部電極の表面積を増大させることができ、キャパシタ容量を増大させることが可能となる。
【００２９】
本発明は、ＭＩＳトランジスタのソース又はドレインの一方にプラグを介して接続された下部電極と、前記下部電極上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極と前記プラグとの間に、チタンナイトライド（ＴｉＮ）膜、チタンアルミナイトライド（ＴｉＡｌＮ）膜、チタンシリコンナイトライド（ＴｉＳｉＮ）膜、タンタルシリコンナイトライド（ＴａＳｉＮ）膜、ルテニウム（Ｒｕ）膜、イリジウム（Ｉｒ）膜、ルテニウム膜とルテニウム酸化膜との積層膜（ルテニウム膜上にルテニウム酸化膜が形成されていることが好ましい）、イリジウム膜とイリジウム酸化膜との積層膜（イリジウム膜上にイリジウム酸化膜が形成されていることが好ましい）、及びこれらの膜（チタンナイトライド膜、チタンアルミナイトライド膜、チタンシリコンナイトライド膜、タンタルシリコンナイトライド膜、ルテニウム膜、イリジウム膜、ルテニウム膜とルテニウム酸化膜との積層膜、イリジウム膜とイリジウム酸化膜との積層膜）の任意の組み合わせからなる積層膜のなかから選択されたいずれかの導電膜が、前記プラグに対して自己整合的に形成されていることを特徴とする。
【００３０】
本発明では、耐酸化性に優れたチタンアルミナイトライド等の導電膜が、下部電極とプラグとの間に、プラグに対して自己整合的に形成されている。したがって、キャパシタ絶縁膜を成膜する際に、プラグの露出部分が酸化されることを防止できる。したがって、信頼性に優れたスタック型ＤＲＡＭを構成することができる。
【００３１】
本発明は、ＭＩＳトランジスタのソース又はドレインの一方にプラグを介して接続された下部電極と、前記下部電極上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極と前記プラグとの間に、前記プラグを窒化した導電膜が、前記プラグに対して自己整合的に形成されていることを特徴とする。
【００３２】
本発明でも、前述した発明と同様、キャパシタ絶縁膜を成膜する際に、プラグの露出部分が酸化されることを防止できる。また、プラグを窒化した導電膜を用いるので、該導電膜を形成するためのリソグラフィ工程等が必要なく、製造工程の簡単化をはかることができる。
【００３３】
本発明は、ＭＩＳトランジスタのソース又はドレインの一方にプラグを介して接続された下部電極と、前記下部電極上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極は、前記プラグ上に該プラグに対して自己整合的に形成された第１の導電部と、前記第１の導電部の側面或いは側面及び上面に形成された第２の導電部とからなることを特徴とする。
【００３４】
本発明では、プラグに対して自己整合的に第１の導電部が形成されている。したがって、下部電極とプラグとの電気的接続を確実にとることができる。また、キャパシタ絶縁膜を成膜する際に、プラグの露出部分が酸化されることを防止することができる。
【００３５】
本発明に係る半導体装置の製造方法は、ＭＩＳトランジスタが形成された下地上に穴を有する絶縁膜を形成する工程と、前記穴内に、前記ＭＩＳトランジスタのソース又はドレインの一方に接続されるプラグを、該プラグの上面が前記穴の途中の高さに位置するように形成する工程と、前記穴内の前記プラグ上に第１の導電膜を形成する工程と、前記絶縁膜の一部を除去して前記第１の導電膜の側面の少なくとも一部を露出させる工程と、前記第１の導電膜の露出した側面或いは露出した側面及び上面に第２の導電膜を形成する工程と、前記第１及び第２の導電膜によって構成されるキャパシタの下部電極上にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上にキャパシタの上部電極を形成する工程とからなることを特徴とする。
【００３６】
本発明は、ＭＩＳトランジスタのソース又はドレインの一方にプラグを介して接続された下部電極と、前記下部電極上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極は、前記プラグが埋め込まれた穴内に埋め込まれ前記プラグに対して自己整合的に形成された第１の構成部と、前記第１の構成部上及び第１の構成部の外側の領域上に形成され断面の面積が前記第１の構成部の断面の面積よりも広い第２の構成部とからなり、前記第１の構成部及び第２の構成部は連続膜によって一体に形成されていることを特徴とする。
【００３７】
本発明によれば、下部電極の第１の構成部がプラグに対して自己整合的に形成されている。したがって、下部電極とプラグとの電気的接続を確実にとることができる。また、キャパシタ絶縁膜を成膜する際に、プラグの露出部分が酸化されることを防止することができる。また、下部電極の第１の構成部及び第２の構成部が、連続膜によって一体に形成されているため、下部電極の下地との密着性を向上させることができる。よって、信頼性や特性に優れたスタック型ＤＲＡＭを得ることができる。
【００３８】
前記発明において、前記下部電極の第２の構成部の底部近傍の側面は、前記キャパシタ絶縁膜とは異なる絶縁膜に接していてもよい。
【００３９】
前記発明において、前記下部電極の第２の構成部は、側面が上方から下方に向かって徐々に狭まるように形成されている、或いは、側面が上方から下方に向かって徐々に広がるように形成されていてもよい。
【００４０】
本発明に係る半導体装置の製造方法は、ＭＩＳトランジスタが形成された下地上に第１の穴を有する第１の絶縁膜を形成する工程と、前記第１の穴内に、前記ＭＩＳトランジスタのソース又はドレインの一方に接続されるプラグを、該プラグの上面が前記第１の穴の途中の高さに位置するように形成する工程と、前記第１の穴に対応する領域上及び第１の穴の外側の領域上に第２の穴を有する第２の絶縁膜を形成する工程と、前記第１の穴内の前記プラグ上及び前記第２の穴内に導電膜を埋め込む工程と、前記第２の絶縁膜を除去して前記導電膜の側面の少なくとも一部を露出させる工程と、前記導電膜によって構成されるキャパシタの下部電極上にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上にキャパシタの上部電極を形成する工程とからなることを特徴とする。
【００４１】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００４２】
（実施形態１）
図１〜図１１は、本発明の第１の実施形態に係るスタック型ＤＡＲＭの製造工程を順を追って示した工程図である。これら各図において、（ａ）はメモリセル部の平面図、（ｂ）は周辺回路部の平面図、（ｃ）は（ａ）のＡ−Ａ’断面図、（ｄ）は（ａ）のＢ−Ｂ’断面図、（ｅ）は（ｂ）のＣ−Ｃ’断面図に対応している。
【００４３】
本実施形態のスタック型ＤＲＡＭは、ストレージノード電極（ＳＮ電極）の構造以外は、基本的には従来のスタック型ＤＲＡＭと同様の構造である。従来のスタック型ＤＲＡＭと異なる点は、絶縁膜に形成された溝に導電膜を埋め込んでＳＮ電極を形成し、かつＳＮ電極の側面が順テーパーになっていることである。
【００４４】
ここでは、メモリセル部及び周辺回路部のＭＯＳトランジスタにＮチャネルＭＯＳトランジスタを用いた場合について説明するが、ＰチャネルＭＯＳトランジスタを用いた場合も同様である。
【００４５】
まず、図１に示すように、不純物濃度が５×１０15ｃｍ-3程度、（１００）面のＰ型シリコン基板１（或いは、Ｎ型シリコン基板）を用意する。続いて、Ｎチャネルトランジスタ領域にはＰウエルを、Ｐチャネルトランジスタ領域にはＮウエルを形成する（図示せず）。続いて、ＲＩＥ（Reactive Ion Etching）法を用いてシリコン基板１に溝を堀る。この溝内に絶縁膜を埋め込むことにより、ＳＴＩ（Shallow Trench Isolation）領域２（トレンチ深さ約０．２μｍ程度）を形成する。
【００４６】
次に、トランジスタのゲート絶縁膜３として、厚さ６０ｎｍ程度のシリコン酸化膜を形成する。このゲート絶縁膜３上に、ゲート電極４となる導電膜を形成する。この導電膜は、メモリセル部ではワード線４となる。本例では、ゲート電極４の構造は、抵抗を小さくするために、ポリサイド構造（例えば、ポリＳｉ膜４ａとＷＳｉ2 膜４ｂの多層膜からなる積層構造、ポリＳｉ膜４ａとＷＳｉ2 膜４ｂの膜厚はそれぞれ５０ｎｍ程度）としている。なお、ゲート電極構造としては、ポリＳｉ膜のみの構造、或いはポリＳｉ膜とＷ膜からなる積層構造を用いてもよい。
【００４７】
ゲート電極４の加工は次のようにして行う。まず、ゲート電極となる導電膜上にゲートキャップ膜５としてシリコン窒化膜（Ｓｉ3 Ｎ4 膜）を形成する。このゲートキャップ膜５は、後の工程において、ゲート電極に対するエッチングストッパーとなるものである。その後、ゲートキャップ膜５上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてゲートキャップ膜５を加工する。さらに、加工されたゲートキャップ膜５をマスクとしてゲート電極４の加工を行う。
【００４８】
次に、ＲＴＯ（Rapid Thermal Oxidation）法により、１０５０℃の酸素雰囲気で、１００秒程度の急速熱酸化を行ない、いわゆる後酸化膜（図示せず）を形成する。この工程は、ゲート電極４と不純物拡散層６（後の工程で形成される）との間の耐圧を向上させるために行うものである。次に、ソース／ドレインとなるｎ- 不純物拡散層６を、レジストパターン（図示せず）及びゲート電極４をマスクとして、イオン注入法により形成する。
【００４９】
次に、ストッパー膜として、シリコン窒化膜７（例えば２０ｎｍ程度の膜厚）を、ＬＰ−ＣＶＤ法により全面に堆積する。その後、層間絶縁膜８としてＢＰＳＧ膜を、ＣＶＤ法により約５００ｎｍの厚さで全面に堆積する。その後、ＣＭＰ（Chemical Mechanical Polish）法により、層間絶縁膜８を研磨して平坦化を行う。このとき、ゲートキャップ膜５上の層間絶縁膜８の膜厚が１００ｎｍ程度になるようにする。このＣＭＰ工程により、基板のほぼ全面が平坦化される。
【００５０】
なお、ソース／ドレインとして、ｎ- 拡散層６の他にｎ+ 拡散層を、以下のようにして形成してもよい。ｎ- 拡散層６を形成した後、全面にシリコン窒化膜（例えば２０ｎｍ程度の膜厚）を、ＬＰ−ＣＶＤ法により堆積する。続いて、ＲＩＥ法によってゲート電極の側壁部に、シリコン窒化膜からなる側壁膜を形成する。続いて、レジストマスク、側壁膜及びゲート電極をマスクにしてシリコン基板１にイオン注入を行い、ｎ+ ソース／ドレイン拡散層を形成する。その後、ストッパー膜として、全面にシリコン窒化膜（例えば２０ｎｍ程度の膜厚）をＬＰ−ＣＶＤ法により堆積する。
【００５１】
次に、図２に示すように、層間絶縁膜８上にレジスト９を形成する。このレジスト９をマスクにしてエッチングを行い、不純物拡散層６とビット線及びＳＮ電極とを接続するためのコンタクトホール１０を形成する。
【００５２】
このコンタクトホールのエッチングでは、層間絶縁膜８に用いたＢＰＳＧ膜とストッパー膜７となるシリコン窒化膜との間で、エッチングレートが１０程度以上になるような、高選択比ＲＩＥ法を用いる（ＢＰＳＧ膜のエッチング速度がシリコン窒化膜に比べて１０倍以上速くなるようにする）。このようなエッチング方法を用いることにより、ゲート電極４と後の工程でコンタクトホール１０に埋め込まれるｎ+ 型ポリＳｉ膜との間のショートを防ぐことができる。また、ゲート電極４上のストッパー膜７と矩形パターンが形成されたレジスト膜９を用いることにより、ホールパターンを矩形にすることができるため、コンタクトホール面積を大きくすることができる。
【００５３】
次に、図３に示すように、リン（Ｐ+ ）或いは砒素（Ａｓ+ ）を不純物としてドーピングしたｎ+ 型ポリＳｉ膜を、ＬＰ−ＣＶＤ法により全面に堆積する。続いて、ＣＭＰ法或いはエッチバック法により、コンタクトホールにのみｎ+ 型ポリＳｉ膜を残し、ポリＳｉプラグ１１を形成する。このポリＳｉプラグ１１は、ソース／ドレイン拡散層と電気的に接続され、ＳＮコンタクト１２及びＢＬコンタクト１３となる。
【００５４】
次に、図４に示すように、層間絶縁膜１４としてＢＰＳＧ膜を、３００ｎｍ程度の厚さで、ＣＶＤ法により全面に堆積する。続いて、ＣＭＰ時のエッチングストッパーとして、ＴＥＯＳ酸化膜（層間絶縁膜１５）を、１００ｎｍ程度、ＣＶＤ法により堆積する。
【００５５】
次に、層間絶縁膜１４及び１５に、通常のリソグラフィ法とＲＩＥ法を用いて、コンタクトホール及び溝を形成する。このコンタクトホール及び溝に導電材料を埋め込むことにより、ビット線コンタクト１６及びビット線（ＢＬ）１７が形成される。このビット線コンタクト１６及びビット線１７より、ポリＳｉプラグ１１とビット線１７が電気的に接続される。このビット線コンタクト１６及びビット線１７の形成には、いわゆるデュアル・ダマシン（dual damascene）工程を用いる。
【００５６】
例えば、Ｗ膜／ＴｉＮ膜／Ｔｉ膜からなる積層膜をライン状の溝（深さ３５０ｎｍ程度）に埋め込み、溝中に埋め込んだＷ膜等を１００ｎｍ程度エッチングする。続いて、全面にＳｉＮ膜を厚さ３００ｎｍ程度堆積する。さらに、ＣＭＰ法或いはＣＤＥ（Chemical Dry Etching）法により、ビット線１７となるＷ膜等上にのみＳｉＮ膜１８を選択的に埋め込む。このとき、周辺回路部のコンタクト領域にも、コンタクトホールと溝を予め形成しておく。このようにすると、ビット線コンタクトとビット線をデュアル・ダマシン工程で形成する際に同時に、周辺回路部にもソース／ドレイン拡散層と電気的に接続されるコンタクト・プラグ１９を形成することができる。
【００５７】
次に、図５に示すように、通常のリソグラフィ法とＲＩＥ法を用いて、層間絶縁膜１４及び１５に、ポリＳｉプラグ（ＳＮプラグ１１ａ）に達するコンタクトホールを形成する。続いて、例えばＷ膜／ＴｉＮ膜／Ｔｉ膜の積層膜を全面に堆積する。続いて、ＣＭＰ法などにより層間絶縁膜１５上のＷ膜／ＴｉＮ膜／Ｔｉ膜を除去して、コンタクトホール内にのみＷ膜／ＴｉＮ膜／Ｔｉ膜を埋め込む（以下、コンタクトホール内に埋め込まれたＷ膜／ＴｉＮ膜／Ｔｉ膜を、Ｗプラグと略する）。このＷプラグ２０は、ＳＮプラグ１１ａを介してソース／ドレイン拡散層と電気的に接続される。なお、コンタクトホールの形成の際には、レジスト（図示せず）とビット線１７上のＳｉＮ膜１８をマスクとして用いる。これにより、微細なコンタクトホールをビット線間の狭い領域に形成することができる。この段階では、図から明らかなように、メモリセル部も周辺回路部も平坦になっている。なお、プラグとしては、Ｒｕ膜或いはＩｒ膜を用いてもよい。
【００５８】
次に、図６に示すように、全面に２０ｎｍ程度の膜厚のシリコン窒化膜２１を堆積する。続いて、全面にＴＥＯＳ酸化膜２２を膜厚３００ｎｍ程度堆積する。その後、ＳＮ電極の形成領域が溝パターンとなっているレジスト２３を形成し、このレジスト２３をマスクとして、ＲＩＥ法によりＴＥＯＳ酸化膜２２及びシリコン窒化膜２１をエッチングする。このエッチングにより、層間絶縁膜１４及び１５の中に埋め込まれているＷプラグ２０の表面を露出させる。
【００５９】
このとき、図６（ｃ）及び（ｄ）に示すように、層間絶縁膜２１及び２２が順テーパー形状となるようにエッチングを行う。言い換えると、レジスト２３の穴パターンよりＳｉＮ膜２１の穴パターンが大きくなるようにエッチングを行う。すなわち、レジスト２３の底面での寸法をＳ１、層間絶縁膜１５の表面での寸法をＳ２とすると、Ｓ１＜Ｓ２となるようにする。また、層間絶縁膜２１及び２２の側面の角度θは鋭角となる（例えば８０度〜８９度程度とする）。この角度θは、隣り合ったパターン間のショートの問題や、ＳＮ電極の埋め込み特性等を考慮して決める。
【００６０】
このエッチング工程では、ＴＥＯＳ酸化膜２２のエッチングをＳｉＮ膜２１をストッパーとしてＲＩＥ法で行い、次いでＳｉＮ膜２１を選択的にエッチングするようにして行ってもよい。この時、周辺回路部等の領域は、図６（ｅ）に示すようにレジスト２３で覆っておく。
【００６１】
次に、図７に示すように、レジスト２３を除去した後、スパッタ法又はＣＶＤ法により、全面にＲｕ膜を４００ｎｍ程度の膜厚で堆積する。その後、ＣＭＰ法或いはエッチバック法を用いて平坦化処理を行い、Ｒｕ膜からなるＳＮ電極２４（キャパシタの下部電極）を形成する。この時、メモリセル部と周辺回路部には段差が生じていない。
【００６２】
なお、ここではＳＮ電極２４の材料としてＲｕ膜を用いたが、ＲｕＯ2 膜、Ｐｔ膜、Ｒｅ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ膜、ＩｒＯ2 膜、ペロブスカイト結晶構造を持った金属酸化膜（例えばＳＲＯ（ＳｒＲｕＯ3 ）膜）などを用いてもよい。また、これらの積層膜を用いてもよい。さらに、これらの金属膜のグレインを他の金属膜（例えばＲｈ或いはＩｒ）でスタッフィングしたような膜を用いてもよい。
【００６３】
また、ＳＮ電極が埋め込まれる溝パターンは逆テーパー形状となっているので、ＳＮ電極を埋め込むときにＳＮ電極の中に中空部が生じることがあるが、ＣＭＰを行った後のＳＮ電極の表面が平坦になっていればよい。また、平坦になるように逆テーパーの角度を調整してもよい。
【００６４】
次に、図８に示すように、周辺回路部等をレジスト２５で覆い、ＴＥＯＳ酸化膜２２をＮＨ4 Ｆ液等のウェットエッチング溶液を用いて選択的に除去する。この時、ＴＥＯＳ酸化膜２２の下のＳｉＮ膜２１によってエッチングをストップさせることができる。このとき、メモリセル部のＳＮ電極２４表面の高さと、メモリセル部以外のＴＥＯＳ酸化膜２２の表面の高さがそろっている。したがって、メモリセル領域とメモリセル領域以外の領域との間の段差を、ほぼなくすことができる。スタック構造のＤＲＡＭ製造工程においては、段差を小さくすることが重要である。
【００６５】
また、ＳＮ電極２４の上部コーナーの角度（θ２）は鈍角、下部コーナーの角度（θ１）は鋭角となる。したがって、ＳＮ電極２４の上部コーナーでの電界集中が緩和され、キャパシタ絶縁膜の耐圧劣化を抑制することができる。また、ＳＮ電極２４の下部コーナーは、シリコン窒化膜２１で覆われることになる。したがって、下部コーナーでの電界集中も緩和することができ、キャパシタ絶縁膜の耐圧劣化を抑制することができる。
【００６６】
また、ＳＮ電極２４の側面は、ＴＥＯＳ酸化膜２２をエッチングすることによって得られた溝の側面が転写されたものである。したがって、平滑なＴＥＯＳ酸化膜２２のエッチング面がＳＮ電極に転写されることになり、ＳＮ電極の側面を平滑にすることができる。金属材料をエッチングしてＳＮ電極を形成する場合には、エッチング面の制御が難しいため、平滑なＳＮ電極の側面を得ることは困難である。本例では、ＳＮ電極の側面を平滑にすることができるので、ＳＮ電極の側面の荒れによる電界集中を抑制することができる。したがって、キャパシタ絶縁膜のリーク電流の増加を抑えることができる。
【００６７】
次に、図９に示すように、キャパシタ絶縁膜となるＢＳＴ膜２６を、ＣＶＤ法により全面に２０ｎｍ程度の膜厚で堆積する。続いて、このＢＳＴ膜２６上に、キャパシタの上部電極（プレート電極２７）となるＲｕ膜を、ＣＶＤ法により全面に４０ｎｍ程度の膜厚で堆積する。さらに、このＲｕ膜上に、キャップ膜２８となるＴｉＮ膜等を、スパッタ法により５０ｎｍ程度の膜厚で形成する。その後、プレート電極２７及びキャップ膜２８を、通常のリソグラフィ法とＲＩＥ法などを用いてパターニングする。この時、周辺回路部等のようにプレート電極が無い領域とメモリセル部との間に段差ｄが生じることになる。
【００６８】
なお、プレート電極２７として、Ｒｕ膜の他、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜等の貴金属膜を用いることが可能である。また、これらの貴金属の金属酸化膜を用いることも可能である。さらに、ＳＲＯ等のペロブスカイト型の金属酸化膜等を用いることも可能である。また、これらの積層膜を用いることも可能である。
【００６９】
次に、図１０に示すように、プラズマＴＥＯＳ酸化膜などの層間絶縁膜２９を、ＣＶＤ法により４００ｎｍ程度の膜厚で全面に堆積し、続いてＣＭＰ法により全面を平坦化する。これにより、メモリセル部と周辺回路部との段差をなくすことができる。
【００７０】
次に、図１１に示すように、所望の領域にコンタクト孔を開孔し、メタル配線３０を形成する。その後、必要に応じて、コンタクト及びメタル配線を複数層形成する。さらにその後、パッシベーション膜の形成、パッドコンタクトの形成等を行い、ＤＲＡＭを完成させる。
【００７１】
本実施形態の特徴は、ＳＮ電極を順テーパー状に形成することである。図１２及び図１３に示すように、もしＴＥＯＳ膜２２及びＳｉＮ膜２１の下部側面の角度θ１が直角（θ１＝９０度）又は鈍角（θ１＞９０度）であるとすると、ＳＮ電極２４の上部コーナーの角度θ２は直角（θ２＝９０度）又は鋭角（θ２＜９０度）になってしまう。したがって、ＳＮ電極２４の上部コーナーに電界が集中してしまう。
【００７２】
以上のように、本実施形態では、以下に示すような種々の効果を奏することができる。
【００７３】
ＳＮ電極の底部の外周長を長くすることができるので、ＳＮ電極の側面積を増加させることができる。したがって、蓄積容量（Ｃｓ）を増加させることができ、ＤＲＡＭの安定した動作を実現することができる。また、高誘電体膜のキャパシタ絶縁膜の被覆性を向上させることができる。したがって、キャパシタ絶縁膜を薄膜化することができるため、蓄積容量をさらに増加させることができる。
【００７４】
また、ＳＮ電極の形成方法は、電極膜をＲＩＥ法によって加工する方法ではなく、絶縁膜に形成した溝に電極膜を埋め込んで形成する方法である。したがって、ＳＮ電極の側面を平滑化することができ、キャパシタ絶縁膜のリーク電流を低減することができる。
【００７５】
さらに、ＳＮ電極の上部コーナーの角度を９０度よりも大きくできるため、電界集中を緩和することができ、キャパシタ絶縁膜のリーク電流を低減することができる。
【００７６】
（実施形態２）
図１４は、本発明の第２の実施形態に係るスタック型ＤＡＲＭのメモリセル部の概略構成を示した図である。図１４（ａ）及び図１４（ｂ）は、それぞれ、第１の実施形態の図６（ｃ）及び図８（ｃ）に対応している。第１の実施形態との違いは、ＳＮ電極の構造の違いにある。
【００７７】
本実施形態では、第１の実施形態の図６の工程の後、ＣＤＥ法或いはウェットエッチング法などを用いて、ＴＥＯＳ膜２２及びＳｉＮ膜２１の等方的なエッチングを行う。この等方的なエッチングにより、穴パターンが横方向に拡大するため、ＳＮ電極２４の表面積を増大させることができる。例えば、穴パターンの径を、第１の実施形態ではＷ１（例えば０．２μｍ）であったのが、本実施形態ではＷ２（例えば０．３μｍ）に拡大することができる。これにより、リソグラフィで決まるサイズよりも大きなサイズのＳＮ電極を得ることができる。したがって、キャパシタの蓄積容量を増大させることができる。
【００７８】
（実施形態３）
図１５は、本発明の第３の実施形態に係るスタック型ＤＡＲＭのメモリセル部の概略構成を示した図である。図１５（ａ）及び図１５（ｂ）は、それぞれ、第１の実施形態の図６（ｃ）及び図８（ｃ）に対応している。本実施形態もＳＮ電極の構造が第１の実施形態とは異なっている。
【００７９】
本実施形態では、ＴＥＯＳ膜２２及びＳｉＮ膜２１の側面が、逆テーパー状の放物線状になっている。この放物線状のエッチング形状は、ＲＩＥ法とＣＤＥ法を組み合わせることで実現することができる。これらの方法に、ウェットエッチング法などを組み合わせてもよい。
【００８０】
本実施形態では、ＳＮ電極２４の側面が放物線状であるため、ＳＮ電極の表面積を拡大することができる。例えば、穴パターンの径を、Ｗ３（例えば０．２μｍ）からＷ４（例えば０．３μｍ）に拡大することができる。また、ＳＮ電極の側面が放物線状であるため、ＳＮ電極の表面積を第２の実施形態よりもさらに増大させることができる。これにより、リソグラフィで決まるサイズよりも大きなサイズのＳＮ電極を得ることができ、蓄積容量を増大させることができる。また、ＳＮ電極の上部コーナーをなだらかすることができ、電界集中によるリーク電流の増加を低減することができる。
【００８１】
（実施形態４）
図１６は、本発明の第４の実施形態に係るスタック型ＤＡＲＭのメモリセル部の主要な製造工程を示した図である。図１６（ａ）、（ｂ）及び（ｃ）は、それぞれ、第１の実施形態の図６（ｃ）、図８（ｃ）及び図１１（ｃ）に対応している。先に示した各実施形態とは、シリコン窒化膜２１の構造が異なっている。
【００８２】
図６の工程でＴＥＯＳ膜２２及びＳｉＮ膜２１を加工した後、第２の実施形態では、ＳＮ電極２４の面積を拡大するために、ＴＥＯＳ膜２２及びＳｉＮ膜２１を共にエッチングしている。しかし、酸化膜系の絶縁膜２２と窒化膜系の絶縁膜２１を同時にエッチングすることは、実際には制御が容易ではない。
【００８３】
そこで、本実施形態では、希釈したＨＦ溶液によるウェットエッチング法或いはＣＤＥ法により、ＴＥＯＳ膜２２のみを所望の量だけエッチングしている。
【００８４】
本実施形態でも、ＳＮ電極２４の拡大という点では、第２の実施形態と同様の効果を得ることができる。これにより、リソグラフィで決まるサイズよりも大きなサイズのＳＮ電極を得ることができ、蓄積容量を増大させることができる。また、前記ＳＮ電極の底部近傍の側面は凹んでおり、この凹んだ部分にはシリコン窒化膜２１が接している。すなわち、シリコン窒化膜２１がＳＮ電極２４の底面下に食い込むように形成されている。したがって、ＳＮ電極の下地との密着性を向上させることができる。
【００８５】
なお、図１６の例ではＳＮ電極の側面が順テーパー状になっているが、図１７（ａ）及び（ｂ）に示すような構成にしてもよい。このような構成は次のようにして得られる。まず、ＴＥＯＳ膜２２及びＳｉＮ膜２１の側面がテーパー状にならない程度に加工する。その後、希釈したＨＦ溶液によるウェットエッチング法或いはＣＤＥ法により、ＴＥＯＳ膜２２のみを所望の量（例えば片側０．０５μｍ）だけ後退させる。ウェットエッチング法はエッチング量を精密に制御できるので、ＴＥＯＳ膜２２の後退量を精密に制御することが可能である。
【００８６】
なお、上記各実施形態において、Ｗプラグ２０とＳＮ電極２４との間にバリアメタル層として、ＴｉＮ膜、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴａＳｉＮ膜を形成してもよい。また、バリアメタル層として、Ｒｕ膜、Ｉｒ膜、Ｎｂ膜又はＴｉ膜等を用いてもよい。また、これらの金属のシリサイド膜を用いてもよく、プラグ膜の窒化物膜（例えばＷＮ膜等）を用いてもよい。また、バリアメタル層としてＲｕ膜或いはＩｒ膜を用いてもよい。さらに、Ｒｕ或いはＩｒの導電性酸化物膜を用いてもよい。バリアメタル層は、プラグが形成されている溝の内部に埋め込み形成される。
【００８７】
（実施形態５）
図１８〜図２３は、本発明の第５の実施形態に係るスタック型ＤＡＲＭの製造工程を順を追って示した工程図である。本実施形態の途中の工程まではすでに説明した第１の実施形態と同様であるため、途中の工程（図５の工程）までは第１の実施形態を参照することとし、本実施形態ではそれ以降の工程について説明する。なお、第１の実施形態で示した周辺回路部の平面図（各図の（ｂ））及び断面図（各図の（ｅ））については省略しており、本実施形態では、メモリセル部の平面図（各図の（ａ））、各図（ａ）のＡ−Ａ’断面図（ｃ）、各図（ａ）のＢ−Ｂ’断面図（ｄ）について示している。
【００８８】
本実施形態のスタック型ＤＲＡＭは、ＳＮ電極とメタルプラグとの接続構造に特徴がある。本実施形態では、メタルプラグの上面に対して自己整合的に、導電性かつ耐酸化性のバリアメタル層が形成されている。このバリアメタル層を介して、ＳＮ電極とメタルプラグ層が電気的に接続されている。
【００８９】
なお、ここではメモリセルにＮチャネルＭＯＳトランジスタを用いた場合について説明するが、ＰチャネルＭＯＳトランジスタを用いた場合も同様である。
【００９０】
第１の実施形態の図５の工程の後、図１８に示すように、層間絶縁膜１５及びＳｉＮ膜１８内のＷプラグ２０の露出表面に、５ｎｍ〜１０ｎｍ程度の厚さのＷＮ（タングステンナイトライド）膜をバリアメタル層３１として形成する。このバリアメタル層３１は、例えば、ＲＴＡ装置を用い、処理温度を５００℃とし、アンモニアガスを用いたプラズマ雰囲気でＷプラグ２０の露出表面を窒化することによって得られる。
【００９１】
バリアメタル層３１は、以下のようにして形成することも可能である。Ｗプラグ２０の露出表面を、ＲＩＥ法或いはＣＤＥ法を用いて、約１０ｎｍ程度エッチングして窪みを形成する。その後、例えばＴｉＮ（チタンナイトライド）膜、ＴｉＡｌＮ（チタンアルミナイトライド）膜、ＴｉＳｉＮ（チタンシリコンナイトライド）膜或いはＴａＳｉＮ（タンタルシリコンナイトライド）等の５００℃程度の酸素雰囲気中でも酸化されない耐酸化性の膜を堆積する。耐酸化性の膜を形成する代わりに、酸化物が金属導電性を示すＩｒ膜やＲｕ膜（ＲｕＯ2 膜は導電性）等の金属膜を堆積してもよい。その後、ＣＭＰ法、ＲＩＥ法或いはＣＤＥ法等を用いて不要な導電膜（前記耐酸化性の膜或いはＩｒ膜やＲｕ膜）を除去し、前記窪みに露出しているＷプラグ表面上にのみ前記導電膜を残置させる。この残置した導電膜によりバリアメタル層３１が形成される。
【００９２】
次に、図１９に示すように、全面に２０ｎｍ程度の膜厚のシリコン窒化膜２１を堆積する。さらに、シリコン窒化膜２１上にＴＥＯＳ酸化膜２２を３００ｎｍ程度堆積する。次に、ＳＮ電極形成領域が開口パターンとなっているレジスト２３を形成する。このレジスト２３をマスクとして、ＲＩＥ法によりＴＥＯＳ膜２２とシリコン窒化膜２１をエッチングし、バリアメタル層３１の表面を露出させる。
【００９３】
このエッチング工程では、ＴＥＯＳ酸化膜２２のエッチングをＳｉＮ膜２１をストッパーとしてＲＩＥ法で行い、次いでＳｉＮ膜２１を選択的にエッチングするようにして行ってもよい。この時、周辺回路部等の領域は、レジスト２３で覆っておけばエッチングされない。
【００９４】
次に、図２０に示すように、ＳＮ電極材料としてＲｕ膜或いはＲｕＯ2 膜（これらの積層膜でもよい）を、スパッタ法又はＣＶＤ法により、４００ｎｍ程度の膜厚で全面に堆積する。その後、例えばＣＭＰ法或いはエッチバック法を用いて平坦化処理を行い、ＳＮ電極２４を形成する。
【００９５】
ＳＮ電極の材料としては、その他に、Ｐｔ膜、Ｒｅ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ膜、ＩｒＯ2 膜を用いることができる。また、ＳＮ電極の材料として、ペロブスカイト結晶構造を持った金属酸化膜（例えば、ＳＲＯ（ＳｒＲｕＯ3 ）膜、ＣａＲｕＯ3 膜）などを用いることもできる。また、各金属膜のグレインを他の金属膜（例えばＲｈ或いはＩｒ）でスタッフィングしたような膜を用いてもよい。
【００９６】
次に、図２１に示すように、ＴＥＯＳ膜２２をＮＨ4 Ｆ液等のウェットエッチング溶液を用いて選択的に除去する。この時、ＴＥＯＳ酸化膜２２の下のＳｉＮ膜２１によってエッチングをストップさせることができる。また、周辺回路部のようにＴＥＯＳ膜２２を除去したくない領域は、レジストで覆って保護する。このエッチング処理により、メモリセル部のＳＮ電極２４表面の高さと、メモリセル部以外のＴＥＯＳ酸化膜２２の表面の高さをそろえることができる。したがって、メモリセル領域とメモリセル領域以外の領域との間の段差を、ほぼなくすことができる。
【００９７】
また、ＳＮ電極２４の側面は、ＴＥＯＳ酸化膜２２をエッチングすることによって得られた溝の側面が転写されたものである。したがって、平滑なＴＥＯＳ酸化膜２２のエッチング面がＳＮ電極に転写されることになり、ＳＮ電極の側面を平滑にすることができる。金属材料をエッチングしてＳＮ電極を形成する場合には、エッチングモフォロジーの制御が難しいため、平滑なＳＮ電極の側面を得ることは困難である。本例では、ＳＮ電極の側面を平滑にすることができるので、ＳＮ電極の側面の荒れによる電界集中を抑制することができる。したがって、キャパシタ絶縁膜のリーク電流の増加を抑えることができる。
【００９８】
次に、図２２に示すように、キャパシタ絶縁膜となるＢＳＴ膜２６を、ＣＶＤ法により全面に２０ｎｍ程度の膜厚で堆積する。続いて、このＢＳＴ膜２６上に、キャパシタの上部電極（プレート電極２７）となるＲｕ膜を、ＣＶＤ法により全面に５０ｎｍ程度の膜厚で堆積する。さらに、このＲｕ膜上に、キャップ膜２８となるＴｉＮ或いはＷ膜等を、スパッタ法により５０ｎｍ程度の膜厚で形成する。その後、プレート電極２７及びキャップ膜２８を、通常のリソグラフィ法とＲＩＥ法などを用いてパターニングする。
【００９９】
なお、プレート電極２７として、Ｒｕ膜の他、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜等の貴金属膜を用いることが可能である。また、これらの貴金属の金属酸化膜を用いることも可能である。さらに、ＳＲＯ、ＣＲＯ等のペロブスカイト型の金属酸化膜等を用いることも可能である。
【０１００】
次に、図２３に示すように、プラズマＴＥＯＳ酸化膜などの層間絶縁膜２９を、ＣＶＤ法により４００ｎｍ程度の膜厚で全面に堆積する。続いて、ＣＭＰ法により全面を平坦化する。これにより、メモリセル部と周辺回路部との段差をなくすことができる。
【０１０１】
次に、所望の領域にコンタクト孔を開孔し、メタル配線３０を形成する。その後、必要に応じて、コンタクト及びメタル配線を複数層形成する。さらにその後、パッシベーション膜の形成、パッドコンタクトの形成等を行い、ＤＲＡＭを完成させる。
【０１０２】
このように、本実施形態では、メタルプラグの表面にメタルプラグに対して自己整合的にバリアメタル層を形成している。特に、バリアメタル層として耐酸化性に優れたチタンアルミナイトライド（ＴｉＡｌＮ）やチタンシリコンナイトライド（ＴｉＳｉＮ）などを用いることにより、優れた効果を得ることができる。すなわち、ＢＳＴ膜を形成する時の酸素雰囲気での高温（５００℃程度）工程において、メタルプラグの表面が酸化されることを防止できる。したがって、プラグとＳＮ電極との間で良好な電気的接続を得ることができる。また、メタル膜の酸化による体積膨張によってプラグ膜がはがれやすくなることを防止することができる。
【０１０３】
また、本実施形態では、ＳＮ電極の形成を、酸素を用いた形成条件で行うことができる。したがって、ＢＳＴ膜等の信頼性向上に効果があるＲｕＯx 、ＳｒＲｕＯ3 、ＩｒＯx 、ＣａＲｕＯ3 等の金属酸化物をＳＮ電極として用いる場合、これらの金属酸化物を形成する時の成膜条件の幅が広がり、歩留まりを向上させることができる。
【０１０４】
また、ＢＳＴ等のキャパシタ絶縁膜の成膜時において、酸素分圧及び成膜温度に対する制約が緩和される。したがって、ＢＳＴ膜の成膜条件及び結晶化アニール条件を最適化することができ、ＢＳＴ膜の特性を向上させることができる。
【０１０５】
また、本実施形態では、ＳＮ電極（Ｒｕ、ＲｕＯx 、ＳｒＲｕＯ3 、ＩｒＯx 、ＣａＲｕＯ3 等）を形成するときに、下地のＳｉＯ2 膜も同時に表面処理される。したがって、ＳＮ電極膜をＣＶＤ法で形成する時のインキュベーションタイムが揃い、均一なＳＮ電極膜を全面に形成することができる。
【０１０６】
さらに、バリアメタル層をメタルプラグの上部表面のみに自己整合的に形成する、特にプラグ材を窒化してバリアメタル層を形成することにより、工程の簡略化がはかることができる。
【０１０７】
（実施形態６）
図２４は、第６の実施形態に係るスタック型ＤＡＲＭのメモリセルの概略構成を示す図である。
【０１０８】
第５の実施形態との違いは、ＳＮ電極の構造の違いである。すなわち、第５の実施形態ではＳＮ電極を箱型に形成しているが、本実施形態では溝の側面及び底面にＳＮ電極を形成している。以下、このような構造を得るための製造工程を説明する。
【０１０９】
第５の実施形態の図１９の工程において溝の形成及びレジストの除去を行った後、スパッタ法或いはＣＶＤ法により、ＳＮ電極となるＲｕ膜或いはＲｕＯ2 膜を堆積する。膜厚は、溝の側面で３０〜４０ｎｍ程度になるようにする。その後、溝の底部がエッチングされないようにＳＯＧ膜或いはレジストでカバーした状態で、ＣＭＰ法或いはエッチング法を用いて平坦化処理を行う。この平坦化処理により、ＳＮ電極２４をＳＮ電極溝の側面及び底面に選択的に形成することができる。
【０１１０】
本実施形態では、溝の側面及び底面に選択的にＳＮ電極を形成するので、メモリセル部と周辺回路部との間の平坦性を向上させることができる。また、ＳＮ電極の側面にＴＥＯＳ等のシリコン酸化膜が接しているので、ＳＮ電極の密着性を高めることができる。
【０１１１】
（実施形態７）
図２５は、第７の実施形態に係るスタック型ＤＡＲＭのメモリセルの概略構成を示す図である。本実施形態も第５の実施形態に対してＳＮ電極の構造が異なっている。
【０１１２】
本実施形態では、第６の実施形態（図２４）において、ＳＮ電極２４を形成した後、フッ酸系の希釈溶液等を用いたウェットエッチングにより、層間絶縁膜２２を除去する。このウェットエッチングは、シリコン窒化膜２１で停止し、ＳＮ電極２４は円筒状に形成される。
【０１１３】
本実施形態では、円筒状のＳＮ電極の内壁と外壁の両方をキャパシタ電極として用いることができる。したがって、ＳＮ電極の高さを低くすることができる。円筒形のＳＮ電極については今までにも提案されているが、本実施形態では、ＳＮ電極２４に用いる材料に対して密着性のよいバリアメタル層３１の材料を選択できるという特徴がある。
【０１１４】
なお、第５、第６及び第７の実施形態では、キャパシタ絶縁膜としてＢＳＴ膜を用いたが、高誘電率を持つ絶縁膜であればよく、ＰＺＴ膜、ＳＴＯ（ＳｒＴｉＯ3 ）膜、ＢＴＯ（ＢａＴｉＯ3 ）膜、Ｔａ2 Ｏ5 膜等を用いることも可能である。
【０１１５】
（実施形態８）
図２６〜図２９は、第８の実施形態に係るスタック型ＤＡＲＭの製造工程を示した工程図である。
【０１１６】
まず、図２６（ａ）に示すように、不純物濃度が５×１０15ｃｍ-3程度、（１００）面のＰ型シリコン基板４１（或いは、Ｎ型シリコン基板）を用意する。続いて、Ｎチャネルトランジスタ領域にはＰウエルを、Ｐチャネルトランジスタ領域にはＮウエルを形成する（図示せず）。続いて、ＲＩＥ法を用いてシリコン基板４１に溝を堀る。この溝内に絶縁膜を埋め込むことにより、ＳＴＩ領域４２（トレンチ深さ約０．２μｍ程度）を形成する。
【０１１７】
次に、トランジスタのゲート絶縁膜４３として、厚さ６０ｎｍ程度のシリコン酸化膜を形成し、このゲート絶縁膜４３上に、ゲート電極となる導電膜を形成する。この導電膜は、メモリセル部ではワード線となる。本例では、ゲート電極の構造は、抵抗を小さくするために、ポリサイド構造（例えば、ポリＳｉ膜４４とＷＳｉ2 膜４５の多層膜からなる積層構造、ポリＳｉ膜４４とＷＳｉ2 膜４５の膜厚はそれぞれ５０ｎｍ程度）としている。なお、ゲート電極構造としては、ポリＳｉ膜のみの構造、或いはポリＳｉ膜とＷ膜からなる積層構造を用いてもよい。
【０１１８】
ゲート電極の加工は次のようにして行う。まず、ゲート電極となる導電膜上にゲートキャップ膜４６としてシリコン窒化膜（Ｓｉ3 Ｎ4 膜）を形成する。このゲートキャップ膜４６は、後の工程において、ゲート電極に対するエッチングストッパーとなるものである。その後、ゲートキャップ膜４６上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてゲートキャップ膜４６を加工する。さらに、加工されたゲートキャップ膜４６をマスクとしてゲート電極の加工を行う。
【０１１９】
次に、ＲＴＯ（Rapid Thermal Oxidation）法により、１０５０℃の酸素雰囲気で、１００秒程度の急速熱酸化を行ない、いわゆる後酸化膜（図示せず）を形成する。この工程は、ゲート電極と不純物拡散層（後の工程で形成される）との間の耐圧を向上させるために行うものである。次に、ソース／ドレインとなるｎ- 不純物拡散層４８を、レジストパターン（図示せず）及びゲート電極４５，キャップ膜４６をマスクとして、イオン注入法により形成する。
【０１２０】
次に、シリコン窒化膜４７（例えば２０ｎｍ程度の膜厚）を、ＬＰ−ＣＶＤ法により全面に堆積する。続いて、ＲＩＥ法によってゲート電極の側壁部に、シリコン窒化膜４７からなる側壁膜を形成する。その後、シリコン窒化膜（例えば２０ｎｍ程度の膜厚、図示せず）を、ＬＰ−ＣＶＤ法により全面に堆積する。さらに、層間絶縁膜４９としてＢＰＳＧ膜を、ＣＶＤ法により約５００ｎｍの厚さで全面に堆積する。その後、ＣＭＰ（Chemical Mechanical Polish）法により、層間絶縁膜４９を研磨して平坦化を行う。このとき、ゲートキャップ膜４６上の層間絶縁膜４９の膜厚が１００ｎｍ程度になるようにする。このＣＭＰ工程により、基板のほぼ全面が平坦化される。
【０１２１】
なお、ソース／ドレインとして、ｎ- 拡散層４８の他にｎ+ 拡散層を形成してもよい。この場合は、側壁膜４７を形成した後、レジストマスク、側壁膜及びゲート電極をマスクにしてシリコン基板にイオン注入を行い、ｎ+ ソース／ドレイン拡散層を形成する。
【０１２２】
次に、層間絶縁膜４９上にレジスト（図示せず）を形成し、このレジストをマスクにしてエッチングを行い、不純物拡散層４８とビット線及びＳＮ電極とを接続するためのコンタクトホールを形成する。
【０１２３】
このコンタクトホールのエッチングでは、層間絶縁膜４９に用いたＢＰＳＧ膜とストッパー膜となるシリコン窒化膜との間で、エッチングレートが１０程度以上になるような、高選択比ＲＩＥ法を用いる（ＢＰＳＧ膜のエッチング速度がシリコン窒化膜に比べて１０倍以上速くなるようにする）。このようなエッチング方法を用いることにより、ゲート電極４５と後の工程でコンタクトホールに埋め込まれるｎ+ 型ポリＳｉ膜との間のショートを防ぐことができる。
【０１２４】
次に、リン（Ｐ+ ）或いは砒素（Ａｓ+ ）を不純物としてドーピングしたｎ+ 型ポリＳｉ膜を、ＬＰ−ＣＶＤ法により全面に堆積する。続いて、ＣＭＰ法或いはエッチバック法により、コンタクトホール内にのみｎ+ 型ポリＳｉ膜を残し、ポリＳｉプラグ５０を形成する。このポリＳｉプラグ５０は、ソース／ドレイン拡散層と電気的に接続され、ＳＮコンタクト及びＢＬコンタクトとなる。
【０１２５】
次に、ＣＶＤ法により、層間絶縁膜５１を１００ｎｍ程度の厚さで全面に堆積する。続いて、層間絶縁膜５１に、通常のリソグラフィ法とＲＩＥ法を用いて、コンタクトホール及び溝を形成する。このコンタクトホール及び溝に導電材料を埋め込むことにより、ビット線コンタクト及びビット線（図示せず）を形成する。これにより、ポリＳｉプラグ（ＢＬコンタクト）とビット線が電気的に接続される。この工程では、いわゆるデュアル・ダマシン工程を用い、Ｗ膜等を溝等に埋め込む例を示した。
【０１２６】
その後、エッチングストッパー膜としてシリコン窒化膜５３を、５０ｎｍ程度全面に堆積する。このエッチングストッパー膜を平坦化した後、ＴＥＯＳ膜５４からなる層間絶縁膜を１５０ｎｍ程度堆積する。なお、層間絶縁膜５４としては、エッチングストッパー膜となるシリコン窒化膜５３に対して選択的にウェットエッチング可能であればよく、ＴＥＯＳ膜以外の材料（例えば、ＢＰＳＧ膜やＳＯＧ膜）を用いてもよい。
【０１２７】
次に、層間絶縁膜５４、エッチングストッパー膜５３及び層間絶縁膜５１をＲＩＥ等を用いてエッチングすることにより、ポリＳｉプラグ５０に達するコンタクトホールを開口する。その後、ＣＶＤ法などを用いてタングステン膜５２を全面に堆積する。なお、ここではＷ膜の例を示したが、Ｒｕ膜やＩｒ膜を用いてもよい。
【０１２８】
次に、図２６（ｂ）に示すように、ＣＭＰ法により層間絶縁膜５４上のタングステン膜を除去し、コンタクトホール内にのみタングステン膜５２を残置させる。
【０１２９】
次に、図２７（ｃ）に示すように、ＲＩＥ法等を用いてコンタクトホール内のタングステン膜を選択的にエッチングし（リセス処理）、タングステンプラグ５２を形成する。
【０１３０】
次に、図２７（ｄ）に示すように、ＣＶＤ法を用いてルテニウム（Ｒｕ）膜５５を全面に堆積する。ＣＶＤ法の代わりに、スパッタ法やメッキ法等を用いてもよい。その後、ＣＭＰ法を用いて層間絶縁膜５４上のルテニウム膜を除去し、ルテニウム膜の一部をコンタクトホールの上部にのみ残置させ、第１のＳＮ電極５５を形成する。
【０１３１】
次に、図２８（ｅ）に示すように、エッチングストッパー膜５３上の層間絶縁膜５４を、ＮＨ4 Ｆ液等の溶液を用いて選択的にエッチングする。この時、シリコン窒化膜からなるエッチングストッパー膜５３が、ウェットエッチングのストッパー膜として機能する。
【０１３２】
次に、図２８（ｆ）に示すように、第２のＳＮ電極となるルテニウム膜５６をＣＶＤ法を用いて全面に堆積する。ＣＶＤ法の代わりに、スパッタ法やメッキ法等を用いてもよい。
【０１３３】
次に、図２９（ｇ）に示すように、ＲＩＥ法を用いてルテニウム膜５６をエッチングし、ルテニウム膜５６を第１のＳＮ電極５５の側壁にのみ残す。これにより、第１のＳＮ電極５５の側壁に第２のＳＮ電極５６が形成される。
【０１３４】
次に、図２９（ｈ）に示すように、キャパシタ絶縁膜として（Ｂａ、Ｓｒ）ＴｉＯ3 膜（ＢＳＴ膜５７）を、ＣＶＤ法により２０ｎｍ程度全面に堆積する。続いて、プレート電極５８としてルテニウム膜を全面に約５０ｎｍ程度堆積する。
その後、ＲＩＥ法を用いてＢＳＴ膜５７及びルテニウム膜５８を加工する。
【０１３５】
なお、キャパシタ絶縁膜５７としては、ＢＳＴに代表されるペロブスカイト型の高誘電率膜以外にも、Ｔａ2 Ｏ5 などの高誘電体膜を用いることができる。また、キャパシタ絶縁膜５７としては、（Ｐｂ、Ｚｎ）ＴｉＯ3 などの強誘電体膜を用いてもよく、さらにはＳｉ酸化物、Ａｌ酸化物（Ａｌ2 Ｏ3 ）、Ｓｉ窒化物などを用いてもよい。
【０１３６】
以上の工程により、第１のＳＮ電極５５、第２のＳＮ電極５６、キャパシタ絶縁膜５７及びＰＬ電極５８によってＤＲＡＭのキャパシタが形成される。
【０１３７】
このように、本実施形態によれば、ＳＮ電極５５及び５６の加工の際に、光リソグラフィ法を用いておらず、第１のＳＮ電極５５がタングステンプラグ５２に対して自己整合的に形成される。したがって、ＳＮ電極とプラグとの電気的接続を確実にとることができる。
【０１３８】
また、ＳＮ電極５５がタングステンプラグ５２に対して自己整合的に形成されるため、プラグ材料の露出を確実に防ぐことができる。したがって、キャパシタ絶縁膜を成膜する際に、プラグが酸化されることを防止できる。また、プラグ材料とキャパシタ絶縁膜との接触及びプラグ材料とＰＬ電極との接触を防ぐことができる。
【０１３９】
また、ＳＮ電極の加工に光リソグラフィ法を用いていないため、従来よりも少ない工程数でキャパシタを作製することができる。
【０１４０】
さらに、ＳＮ電極の上部コーナーが鋭角でないため、上部コーナーでの電界集中を抑えることができ、キャパシタ絶縁膜のリーク電流を抑えることができる。
【０１４１】
なお、第１及び第２のＳＮ電極としては、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｗ膜、ＷＮx 膜、ＳｒＲｕＯ3 膜、Ｒｕ膜、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜を用いることができる。また、これらの金属の酸化物導電体或いはこれらの金属に微量な酸素を含む導電体を用いてもよい。
【０１４２】
また、これらの電極材料を用いて、第１のＳＮ電極材料と第２のＳＮ電極材料を異ならせるようにしてもよい。例えば、第１のＳＮ電極材料にはプラグ材料との間で正常な電気的接合が得られるものを用い、かつ第２のＳＮ電極材料にはエッチングストッパー膜との密着性に優れたものを用いるようにする。
【０１４３】
また、第１のＳＮ電極材料と第２のＳＮ電極材料が同一であっても、成膜法或いは成膜条件（例えば温度や雰囲気）を変えることにより、第１のＳＮ電極と第２のＳＮ電極とで、結晶構造や組成などを変えるようにしてもよい。
【０１４４】
図３０（ａ）及び（ｂ）は、本実施形態の変更例を示したものであり、ＳＮ電極部近傍の概略構成を示した断面図である。
【０１４５】
図２６〜図２９に示した例では、プラグ５２と第１のＳＮ電極５５との接触面が、エッチングストッパー膜５３より下側になるようにしたが、プラグ５２と第１のＳＮ電極５５との接触面は、プラグ５２が形成されるコンタクトホール内であればよい。例えば、プラグ５２と第１のＳＮ電極５５との接触面は、図３０（ａ）に示すようにエッチングストッパー膜５３よりも上側でもよく、図３０（ｂ）に示すようにエッチングストッパー膜５３と同じ高さになるようにしてもよい。プラグ５２と第１のＳＮ電極５５の接触面の高さ位置は、プラグ材料のリセス処理におけるエッチング量を変えることによって調整できる。
【０１４６】
このように、プラグ５２と第１のＳＮ電極５５の接触面の高さ位置には自由度があるため、プロセスマージンを広げることができる。また、第１のＳＮ電極５５に貴金属材料に代表される高価な材料を用いる場合、図３０（ａ）のような構造を用いることにより、第１のＳＮ電極の総体積を小さくすることができる。
【０１４７】
また、図３１に示すように、第２のＳＮ電極５が第１のＳＮ電極５５の側面及び上面を覆うようにしてもよい。このような構造は、第１のＳＮ電極５５の構成材料の酸化物が絶縁物である場合に有効である。この場合、第２のＳＮ電極５６の構成材料としては、その酸化物が導電性を示す材料を用いるようにする。このような構成により、キャパシタ絶縁膜の成膜時に第１のＳＮ電極の酸化を防ぐことができるため、信頼性の高いキャパシタを作製することができる。
【０１４８】
また、図３２に示すように、第２のＳＮ電極５６の幅ｘ及び第１のＳＮ電極５５の上面からエッチングストッパー膜５３までの距離ｙを変化させることにより、キャパシタの電荷蓄積領域の面積を変化させることができる。
【０１４９】
なお、エッチングストッパー膜５３は必ずしも設ける必要はなく、これを省略してさらに工程数を削減することも可能である。
【０１５０】
（実施形態９）
図３３〜図３４は、本発明の第９の実施形態に係るスタック型ＤＡＲＭの製造工程を示した工程図である。途中の工程までは、第８の実施形態で説明した図２８（ｅ）の工程と同様であり、図３３（ａ）が図２８（ｅ）に対応している。
【０１５１】
図３３（ａ）の工程の後、図３３（ｂ）に示すように、ＴＥＯＳ膜５９等のシリコン酸化膜をＣＶＤ法によって全面に堆積する。その後、光リソグラフィ法及びＲＩＥ法などを用いて、ＴＥＯＳ膜５９に溝を形成する。
【０１５２】
次に、図３４（ｃ）に示すように、Ｒｕ膜をＣＶＤ法を用いて全面に堆積し、ＣＭＰ法を用いてＴＥＯＳ膜５９上のＲｕ膜を除去する。その後、ＴＥＯＳ膜５９をＮＨ4 Ｆ液等の溶液を用いて選択的にエッチングすることにより、第２のＳＮ電極６０を形成する。
【０１５３】
次に、図３４（ｄ）に示すように、キャパシタ絶縁膜５７としてＢＳＴ膜をＣＶＤ法を用いて全面に堆積する。さらに、キャパシタ絶縁膜５７上に、ＰＬ電極５８としてＲｕ膜を堆積する。その後、ＲＩＥ法を用いてこれらの膜を加工することによりキャパシタセルが形成される。
【０１５４】
本実施形態でも、第８の実施形態と同様の効果を得ることができる。さらに、本実施形態では、第２のＳＮ電極を所望の形状に加工することができるいうメリットがある。
【０１５５】
（実施形態１０）
図３５〜図３６は、本発明の第１０の実施形態に係るスタック型ＤＡＲＭの製造工程を示した工程図である。途中の工程までは、第８の実施形態で説明した図２７（ｃ）までの工程と同様である。
【０１５６】
図２７（ｃ）の工程の後、図３５（ａ）に示すように、ＴＥＯＳ膜６１（図２６（ｃ）のＴＥＯＳ膜５４に対応）を、第２のＳＮ電極に対応した形状に加工して溝を形成する。続いて、全面にＳＮ電極となるＲｕ膜６２をＣＶＤ法によって堆積する。
【０１５７】
次に、図３５（ｂ）に示すように、ＣＭＰ法を用いて余分なＲｕ膜６２を除去し、ＳＮ電極を形成する。
【０１５８】
次に、図３６（ｃ）に示すように、エッチングストッパー膜５３上のＴＥＯＳ膜６１を適当なエッチング溶液を用いて除去する。
【０１５９】
次に、図３６（ｄ）に示すように、キャパシタ絶縁膜５７としてＢＳＴ膜をＣＶＤ法を用いて全面に堆積する。さらに、キャパシタ絶縁膜５７上に、ＰＬ電極５８としてＲｕ膜を堆積する。その後、ＲＩＥ法を用いてこれらの膜を加工することによりキャパシタセルが形成される。
【０１６０】
このように、本実施形態によれば、ＳＮ電極６２の下部構成部がプラグ５２に対して自己整合的に形成されるため、ＳＮ電極とプラグとの電気的接続を確実にとることができる。また、ＳＮ電極の下部構成部がプラグに対して自己整合的に形成されるため、プラグ材料の露出を防ぐことができ、キャパシタ絶縁膜を成膜する際にプラグが酸化されることを防止することができる。
【０１６１】
さらに、本実施形態では、ＳＮ電極６２をプラグ５２が形成されているコンタクトホール内及びＴＥＯＳ膜６１の溝内に連続膜として一体に埋め込むので、ＳＮ電極の強度を向上させることができる。
【０１６２】
（実施形態１１）
図３７〜図３９は、本発明の第１１の実施形態に係るスタック型ＤＡＲＭの製造工程を示した工程図である。図３７（ａ）の途中の工程までは、第８の実施形態の図２６（ａ）に示した工程の途中までと同様である。
【０１６３】
第８の実施形態と同様の工程により、ポリＳｉプラグ５０等を形成した後、ＣＶＤ法により、層間絶縁膜７１としてＢＰＳＧ膜を、３００ｎｍ程度の厚さで、ＣＶＤ法により全面に堆積する。続いて、ＣＭＰ時のエッチングストッパーとして、シリコン窒化膜（層間絶縁膜７２）を、５０ｎｍ程度、ＣＶＤ法により堆積する。
【０１６４】
次に、層間絶縁膜７１及び７２に、通常のリソグラフィ法とＲＩＥ法を用いて、コンタクトホール及び溝（図示せず）を形成する。このコンタクトホール及び溝に導電材料を埋め込むことにより、ビット線コンタクト及びビット線が形成される。このビット線コンタクト及びビット線より、ポリＳｉプラグ５０（ＢＬプラグ）とビット線が電気的に接続される。このビット線コンタクト及びビット線の形成には、いわゆるデュアル・ダマシン（dual damascene）工程を用い、Ｗ膜等をライン状の溝（深さ３５０ｎｍ程度）に埋め込む。
【０１６５】
次に、溝中に埋め込んだＷ膜等を例えば１００ｎｍ程度エッチングする。続いて、全面にＳｉＮ膜を厚さ３００ｎｍ程度堆積する。さらに、ＣＭＰ法或いはＣＤＥ法により、ビット線となるＷ膜等上にのみＳｉＮ膜（図示せず）を選択的に埋め込む。
【０１６６】
次に、通常のリソグラフィ法とＲＩＥ法を用いて、層間絶縁膜７１及び７２に、ポリＳｉプラグ５０（ＳＮプラグ）に達するコンタクトホールを形成する。続いて、例えばＷ膜／ＴｉＮ膜／Ｔｉ膜の積層膜を全面に堆積する。続いて、ＣＭＰ法などにより層間絶縁膜７２上のＷ膜／ＴｉＮ膜／Ｔｉ膜を除去して、コンタクトホール内にのみＷ膜／ＴｉＮ膜／Ｔｉ膜を埋め込む（以下、コンタクトホール内に埋め込まれたＷ膜／ＴｉＮ膜／Ｔｉ膜を、Ｗプラグと略する）。このＷプラグ７３は、ＳＮプラグ５０を介してソース／ドレイン拡散層と電気的に接続される。この段階では、メモリセル部は平坦になっている。
【０１６７】
次に、図３７（ｂ）に示すように、全面に膜厚２０ｎｍ程度のシリコン窒化膜７４を堆積する。さらに、このシリコン窒化膜７４上に、膜厚３００ｎｍ程度のＴＥＯＳ酸化膜７５を堆積する。
【０１６８】
次に、図３７（ｃ）に示すように、ＳＮ電極を形成する領域が穴パターンとなっているレジスト（図示せず）をマスクとして、シリコン窒化膜７４及びＴＥＯＳ酸化膜７５をエッチングし、Ｗプラグ７３の表面を露出させる。
【０１６９】
次に、図３８（ｄ）に示すように、露出したＷプラグ７３の上部領域を１００ｎｍ程度エッチングし、Ｗプラグ７３の表面を後退させる（リセス処理）。
【０１７０】
次に、図３８（ｅ）に示すように、スパッタリング法或いはＣＶＤ法により、ＳＮ電極材料となるＲｕ膜７６を、４００ｎｍ程度の膜厚で堆積する。
【０１７１】
次に、図３８（ｆ）に示すように、ＣＭＰ法或いはエッチバック法により平坦化処理を行い、ＳＮ電極７６を形成する。
【０１７２】
なお、ここではＳＮ電極７６の材料としてＲｕ膜を用いたが、ＲｕＯ2 膜、Ｐｔ膜、Ｒｅ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ膜、ＩｒＯ2 膜、ペロブスカイト結晶構造を持った金属酸化膜（例えばＳＲＯ（ＳｒＲｕＯ3 ）膜）などを用いてもよい。また、これらの金属膜のグレインを他の金属膜（例えばＲｈ或いはＩｒ）でスタッフィングしたような膜を用いてもよい。
【０１７３】
次に、図３９（ｇ）に示すように、周辺回路部等をレジスト（図示せず）で覆い、ＴＥＯＳ酸化膜７５をＮＨ4 Ｆ液等のウェットエッチング溶液を用いて選択的に除去する。この時、ＴＥＯＳ酸化膜７５の下のＳｉＮ膜７４によってエッチングをストップさせることができる。このエッチング処理により、メモリセル部のＳＮ電極７６表面の高さと、メモリセル部以外のＴＥＯＳ酸化膜７５の表面の高さをそろえることができる。したがって、メモリセル領域とメモリセル領域以外の領域との間の段差をほぼなくすことができる。
【０１７４】
ＳＮ電極７６の側面は、ＴＥＯＳ酸化膜７５をエッチングすることによって得られた溝の側面が転写されたものである。したがって、平滑なＴＥＯＳ酸化膜７５のエッチング面がＳＮ電極に転写されることになり、ＳＮ電極の側面を平滑にすることができる。金属材料をエッチングしてＳＮ電極を形成する場合には、エッチング面の制御が難しいため、平滑なＳＮ電極の側面を得ることは困難である。本例では、ＳＮ電極の側面を平滑化することができるので、ＳＮ電極の側面の荒れによる電界集中を抑制することができる。したがって、キャパシタ絶縁膜のリーク電流の増加を抑えることができる。
【０１７５】
次に、図３９（ｈ）に示すように、キャパシタ絶縁膜となるＢＳＴ膜７７を、ＣＶＤ法により全面に２０ｎｍ程度の膜厚で堆積する。続いて、このＢＳＴ膜７７上に、キャパシタの上部電極（プレート電極）となるＳＲＯ膜７８を、ＣＶＤ法により全面に４０ｎｍ程度の膜厚で堆積する。さらに、このＳＲＯ膜７８膜上に、キャップ膜となるＴｉＮ膜等（図示せず）を、スパッタ法により５０ｎｍ程度の膜厚で形成する。その後、プレート電極７８及びキャップ膜を、通常のリソグラフィ法とＲＩＥ法を用いてパターニングする。
【０１７６】
なお、プレート電極７８として、ＳＲＯ膜の他、Ｒｕ膜、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜等の貴金属膜を用いることが可能である。また、これらの貴金属の金属酸化膜を用いることも可能である。さらに、ペロブスカイト型の金属酸化膜を用いることも可能である。
【０１７７】
その後、図示しないが、プラズマＴＥＯＳ酸化膜などの層間絶縁膜を、ＣＶＤ法により４００ｎｍ程度の膜厚で全面に堆積する。さらに、ＣＭＰ法により全面を平坦化する。これにより、メモリセル部と周辺回路部との段差をなくすことができる。さらに、所望の領域にコンタクト孔を開口し、メタル配線を形成する。その後、必要に応じて、コンタクト及びメタル配線を複数層形成する。さらにその後、パッシベーション膜の形成、パッドコンタクトの形成等を行い、ＤＲＡＭを完成させる。
【０１７８】
本実施形態によっても、第１０の実施形態と同様の効果を得ることができる。さらに、本実施形態では、ＳＮ電極の上部構成部の底部近傍の側面に絶縁膜が接しているため、この部分での電界集中を抑えることができ、キャパシタのリーク電流を低減することができる。
【０１７９】
（実施形態１２）
図４０は、本発明の第１２の実施形態に係るスタック型ＤＡＲＭの製造工程を示した工程図である。基本的な製造工程は、図３７〜図３９に示した第１１の実施形態と類似している。
【０１８０】
第１１の実施形態では、図３７（ｃ）の工程において、ＳＮ電極等の穴をほぼ垂直に形成した。本実施形態では、図４０（ａ）に示すように、ＲＩＥ条件を適当に選択することにより、穴の側面が順テーパーとなるようにしている。その後の工程は、第１１の実施形態と同様である。すなわち、リセスエッチングによりＷプラグ７３の表面を後退させ（図４０（ｂ））、その後、ＳＮ電極７６を形成している（図４０（ｃ））。
【０１８１】
本実施形態では、ＳＮ電極の側面を逆テーパーにすることにより、ＳＮ電極どうしのショートをさけながら、ＳＮ電極の表面積を大きくすることができる。
【０１８２】
（実施形態１３）
図４１は、本発明の第１３の実施形態に係るスタック型ＤＡＲＭの製造工程を示した工程図である。基本的な製造工程は、図３７〜図３９に示した第１１の実施形態と類似している。
【０１８３】
第１１の実施形態では、図３７（ｃ）の工程において、ＳＮ電極等の穴をほぼ垂直に形成した。本実施形態では、図４１（ａ）に示すように、穴の側面が逆テーパーとなるようにしている。逆テーパー形状は、例えばＲＩＥ法とＣＤＥ法を組み合わせる（さらにウエットエッチング法を組み合わせてもよい。）ことにより得られる。その後の工程は、第１１の実施形態と同様である。すなわち、リセスエッチングによりＷプラグ７３の表面を後退させ（図４１（ｂ））、その後、ＳＮ電極７６を形成している（図４１（ｃ））。
【０１８４】
本実施形態では、ＳＮ電極の側面を順テーパーにすることにより、ＳＮ電極の表面積を大きくすることができる。また、ＳＮ電極の上部構成部の底部近傍の側面は鋭角になっているが、この部分には絶縁膜が接しているため、この部分での電界集中を抑えることができる。
【０１８５】
（実施形態１４）
図４２は、本発明の第１４の実施形態に係るスタック型ＤＡＲＭの製造工程を示した工程図である。基本的な製造工程は、図３７〜図３９に示した第１１の実施形態と類似している。
【０１８６】
本実施形態では、シリコン窒化膜７２上に、直接ＴＥＯＳ酸化膜７５を形成する。その後、リセスエッチングによりＷプラグ７３の表面を後退させる工程において、シリコン窒化膜７２の表面も後退させる（図４２（ａ））。その後の工程は、第１１の実施形態と同様であり、ＳＮ電極７６の形成等を行う（図４２（ｂ））。
【０１８７】
本実施形態においても、ＳＮ電極の上部構成部の底部近傍の側面に絶縁膜が接しているため、この部分での電界集中を抑えることができる。
【０１８８】
（実施形態１５）
図４３は、本発明の第１５の実施形態に係るスタック型ＤＡＲＭの製造工程を示した工程図である。基本的な製造工程は、図３７〜図３９に示した第１１の実施形態と類似している。
【０１８９】
本実施形態でも、第１４の実施形態と同様、シリコン窒化膜７２上に、直接ＴＥＯＳ酸化膜７５を形成する。その後、リセスエッチングによりＷプラグ７３の表面を後退させる工程において、シリコン窒化膜７２の露出部分を全て除去する（図４３（ａ））。その後の工程は、第１１の実施形態と同様であり、第１のＳＮ電極７６の形成等を行う（図４３（ｂ））。
【０１９０】
本実施形態においても、ＳＮ電極の上部構成部の底部近傍の側面に絶縁膜が接しているため、この部分での電界集中を抑えることができる。
【０１９１】
なお、上記第８〜第１５の実施形態において、プラグとＳＮ電極との間にバリアメタル層として、ＴｉＮ膜、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴａＳｉＮ膜を形成してもよい。また、バリアメタル層として、Ｗ膜、Ｎｂ膜又はＴｉ膜等を用いてもよい。また、これらの金属のシリサイド膜や窒化物膜（例えばＷＮ膜等）を形成してもよい。さらに、バリアメタル層としてＲｕ膜を用いてもよい。バリアメタル層は、プラグが形成されている溝の内部に埋め込み形成される。
【０１９２】
また、上記各実施形態では、キャパシタ絶縁膜としてＢＳＴ膜を用いたが、高誘電率を持つ絶縁膜であればよい。例えば、ＰＺＴ膜、ＳＴＯ膜、Ｔａ2 Ｏ5 膜等を用いてもよい。ＢＳＴ膜としては、エピタキシャルＢＳＴ膜を用いることも可能である。
【０１９３】
以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。
【０１９４】
【発明の効果】
本発明によれば、キャパシタの下部電極等を改良することにより、キャパシタのリーク電流の低減やキャパシタ容量の増大等をはかることができ、信頼性や特性に優れた半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図２】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図３】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図４】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図５】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図６】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図７】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図８】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図９】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図１０】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図１１】本発明の第１の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図１２】従来技術を用いた場合の問題点について示した図。
【図１３】従来技術を用いた場合の問題点について示した図。
【図１４】本発明の第２の実施形態についてその主要な製造工程について示した図。
【図１５】本発明の第３の実施形態についてその主要な製造工程について示した図。
【図１６】本発明の第４の実施形態についてその主要な製造工程について示した図。
【図１７】本発明の第４の実施形態についてその主要な製造工程について示した図。
【図１８】本発明の第５の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図１９】本発明の第５の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図２０】本発明の第５の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図２１】本発明の第５の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図２２】本発明の第５の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図２３】本発明の第５の実施形態に係る製造工程の一部についてその平面構成及び断面構成を示した図。
【図２４】本発明の第６の実施形態についてその平面構成及び断面構成を示した図。
【図２５】本発明の第７の実施形態についてその平面構成及び断面構成を示した図。
【図２６】本発明の第８の実施形態に係る製造工程の一部について示した図。
【図２７】本発明の第８の実施形態に係る製造工程の一部について示した図。
【図２８】本発明の第８の実施形態に係る製造工程の一部について示した図。
【図２９】本発明の第８の実施形態に係る製造工程の一部について示した図。
【図３０】本発明の第８の実施形態の変更例について示した図。
【図３１】本発明の第８の実施形態の変更例について示した図。
【図３２】本発明の第８の実施形態についてキャパシタの蓄積領域の面積を可変にできることを示した図。
【図３３】本発明の第９の実施形態に係る製造工程の一部について示した図。
【図３４】本発明の第９の実施形態に係る製造工程の一部について示した図。
【図３５】本発明の第１０の実施形態に係る製造工程の一部について示した図。
【図３６】本発明の第１０の実施形態に係る製造工程の一部について示した図。
【図３７】本発明の第１１の実施形態に係る製造工程の一部について示した図。
【図３８】本発明の第１１の実施形態に係る製造工程の一部について示した図。
【図３９】本発明の第１１の実施形態に係る製造工程の一部について示した図。
【図４０】本発明の第１２の実施形態についてその主要な製造工程について示した図。
【図４１】本発明の第１３の実施形態についてその主要な製造工程について示した図。
【図４２】本発明の第１４の実施形態についてその主要な製造工程について示した図。
【図４３】本発明の第１５の実施形態についてその主要な製造工程について示した図。
【図４４】従来のスタック構造のキャパシタについて示した図。
【符号の説明】
１、４１…シリコン基板
２、４２…素子分離領域
３、４３…ゲート絶縁膜
４ａ、４４…ポリシリコン膜
４ｂ、４５…ＷＳｉ膜
５、４６…キャップ層
６、４８…ソース／ドレイン拡散層
７、４７、７４…ＳｉＮ膜
８、１４、１５、２９、４９、５１、７１、７２…層間絶縁膜
９、２３、２５…レジスト
１０…コンタクトホール
１１、５０…ポリＳｉプラグ
１２…ＳＮコンタクト
１３…ＢＬコンタクト
１６…ビット線コンタクト
１７…ビット線
１８、２１、５３…ＳｉＮ膜
１９…コンタクトプラグ
２０、５２、７３…Ｗプラグ
２２、５４、５９、６１、７５…ＴＥＯＳ膜
２４、５５、５６、６０、６２、７６…ＳＮ電極
２６、５７、７７…ＢＳＴ膜
２７、５８、７８…プレート電極
２８…キャップ膜
３０…メタル配線
３１…プラグキャップ層
Claims (3)
- ＭＩＳトランジスタのソース又はドレインの一方に接続された下部電極と、前記下部電極の上面及び側面上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜を介して前記下部電極の上面及び側面上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、
前記下部電極の側面は上方から下方に向かって徐々に広がるように形成されており、前記下部電極の底部近傍の側面は前記キャパシタ絶縁膜とは材料が異なる窒化膜系の絶縁膜に接していることを特徴とする半導体装置。 - ＭＩＳトランジスタが形成された下地上に絶縁膜を形成する工程と、前記絶縁膜の一部を除去して側面が上方から下方に向かって徐々に広がった穴を形成する工程と、前記穴内に、ＭＩＳトランジスタのソース又はドレインの一方に接続され、キャパシタの下部電極となる導電膜を埋め込む工程と、前記絶縁膜を除去して、前記導電膜の側面の一部を露出させ、且つ前記導電膜の底部近傍の側面は前記絶縁膜に接するようにする工程と、前記導電膜の上面及び露出した側面上にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上にキャパシタの上部電極を形成する工程とからなり、前記導電膜の底部近傍の側面に接するは絶縁膜は、前記キャパシタ絶縁膜とは材料が異なる窒化膜系の絶縁膜であることを特徴とする半導体装置の製造方法。
- 前記絶縁膜の一部を除去して側面が上方から下方に向かって徐々に広がった穴を形成する工程は、前記絶縁膜の一部を除去して側面が上方から下方に向かって徐々に広がった第１の穴を形成する工程と、前記第１の穴が形成された前記絶縁膜をエッチングすることにより前記第１の穴を拡大した第２の穴を形成する工程とからなることを特徴とする請求項２に記載の半導体装置の製造方法。
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