JPH1093041A

JPH1093041A - 半導体記憶装置

Info

Publication number: JPH1093041A
Application number: JP8243595A
Authority: JP
Inventors: Mitsuaki Dewa; 光明出羽; Kazuhide Abe; 和秀阿部; Shin Fukushima; 伸福島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-09-13
Filing date: 1996-09-13
Publication date: 1998-04-10

Abstract

(57)【要約】【課題】信頼性の高い所望の容量値を有したキャパシ
タを小面積で実現し、このキャパシタを用いた高集積密
度半導体記憶装置を提供する。【解決手段】上部電極および下部電極として導電性ペ
ロブスカイト酸化物、キャパシタ絶縁膜として、ペロブ
スカイト型酸化物誘電体膜を用いたキャパシタ部を有す
る半導体記憶装置において、下部電極の一部のみがバリ
アー層に接続されている。該バリアー層およびバリアー
層に接続されるプラグ電極とを介して、キャパシタ部と
スイッチング・トランジスタの一方の主電極とが電気的
に結合している。バリアー層としては、Ｐｔ，Ｒｕ，Ｒ
ｈ，Ｐｄ，Ｏｓ，Ｉｒ等を用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はペロブスカイト型高
誘電体膜をキャパシタ絶縁膜とする薄膜キャパシタに係
り特に、この薄膜キャパシタを具備した半導体記憶装置
に関する。

【０００２】

【従来の技術】ＤＲＡＭに代表される半導体記憶装置は
世代を追うごとに微細化が進み、今やギガビット・メモ
リーの時代に入らんとしている。このような高集積化が
行われてきた背景には、種々の技術革新が行われてきた
ことがあるが、セル構造については、１ＭｂＤＲＡＭか
ら４ＭｂＤＲＡＭへの世代にプレーナ型からスタック型
あるいはトレンチ型というように電荷蓄積部（キャパシ
タ部）を３次元化することにより、微細パターン中に、
所望の容量値を達成してきた。すなわち、１ＭｂＤＲＡ
Ｍまではプレーナ構造により１０ｎｍ程度の薄いシリコ
ン酸化膜（ＳｉＯ₂膜）を用いて十分な信頼性を有した
キャパシタを形成できたが、４ＭｂＤＲＡＭではセルサ
イズの縮小化によりキャパシタ面積が平面構造では十分
な容量を確保できなくなった。そこで、穴を掘ってこの
中にキャパシタを埋め込むトレンチ型や多層構造のキャ
パシタをトランジスタの上に積み上げるスタック型とい
う大きく分けて２種類の３次元キャパシタ構造を採用せ
ざるを得なくなったのである。しかし、２５６ＭｂＤＲ
ＡＭ，１ＧｂＤＲＡＭさらには４ＧｂＤＲＡＭ等におい
てはこれらの構造を用いても、ＳｉＯ₂膜をキャパシタ
絶縁膜とすることは極めて困難である。このため、ＤＲ
ＡＭ等に代表される揮発性メモリの電荷蓄積層に用いる
キャパシタ絶縁膜としては従来のＳｉＯ₂から誘電率が
より大きなＳＴＯ（ＳｒＴｉＯ₃）、ＢＴＯ（ＢａＴｉ
Ｏ₃），ＢＳＴＯ（Ｂａ_1-xＳｒ_ｘＴｉＯ₃）等のペロ
ブスカイト型酸化物誘電体薄膜を用いる試みがなされて
いる。

【０００３】これらのペロブスカイト型酸化物誘電体薄
膜を用いた薄膜キャパシタの電極材料としては、従来は
Ｐｔ，Ｒｕなどの金属や、あるいはＲｕＯ₂等の導電性
酸化物、あるいはＳＴＯ、ＢＴＯ、ＢＳＴＯ等と同一の
結晶構造を有する導電性ペロブスカイト酸化物が用いら
れてきた。

【０００４】これらのうちＲｕは特に加工性が良好でＲ
ＩＥ等による微細加工が可能であることからＤＲＡＭ用
キャパシタ電極として優れたものであると一応考えられ
てきた。

【０００５】一方、導電性ペロブスカイト酸化物を電極
材料として用いると、誘電体・電極界面では高い界面整
合性が得られ、欠陥や界面準位の発生が抑制されること
から高い誘電率、低いリーク電流といった良好な電気特
性や高い誘電破壊耐圧による高信頼性、長寿命を示すキ
ャパシタが得られるといったメリットが期待されてい
る。

【０００６】

【発明が解決しようとする課題】しかしながらＰｔやＲ
ｕ等の貴金属電極を用いたキャパシタでは誘電体・電極
界面の不整合によりイオン欠陥等に基因する大量の界面
準位発生が起こり、これが原因となって過大なリーク電
流や低い誘電破壊耐圧といった問題点が起こっている。

【０００７】一方、導電性ペロブスカイト酸化物を下部
電極として用いる際には、その作成を酸素含有雰囲気で
行う必要があり、電極の下部にあたるタングステン等で
作成したプラグ電極との界面に酸化物が形成される。こ
のため界面において過大な接触が生じたり、場合によっ
てはこの界面における反応により電極表面のモフォロジ
ー荒れが生じてキャパシタのショートをもたらす等の問
題点がある。

【０００８】さらに、このＰｔ等の金属からなるバリア
ー層を下部電極すべての下に積層させた場合、バリアー
層と側壁等のＳｉＯ₂膜との反応、拡散のために界面の
モフォロジー荒れが発生し、キャパシタのリーク不良の
原因になること、また密着性があまり良くないことによ
る膜はがれが起こることがしばしばあった。またトレン
チの内壁部分にキャパシタを構成する場合には、バリア
ー層を下部電極の全面に形成する構造では、バリアー層
の厚み分だけ余分の面積を占有することとなる。したが
って、ＤＲＡＭの集積化の際、キャパシタ面積の減少に
対してバリアー層の厚さ自体が全体の厚さを制御すると
いう問題があった。すなわちサブクォータミクロンから
ナノメータオーダになりつつあるＤＲＡＭの微細化にお
いては各層の厚さが平面寸法と同程度となり、バリアー
層の厚みが問題となってくるのである。

【０００９】上記問題点を鑑み、本発明は電荷蓄積部の
微細化と高信頼性化が容易な薄膜キャパシタの新規な構
造、およびこの薄膜キャパシタを具備した半導体記憶装
置を提供することを目的とする。

【００１０】より具体的には、本発明は薄膜キャパシタ
部と、この薄膜キャパシタ部に接続されるプラグ電極等
のスイッチングトランジスタとの電気的接続を行う電極
との接続界面の特性が良好な半導体記憶装置を提供する
ことである。さらに、別の具体的な目的としては、薄膜
キャパシタ部と、薄膜キャパシタ部を収納する薄膜キャ
パシタ周辺の絶縁膜との密着性が良好な薄膜キャパシタ
および薄膜キャパシタを具備した半導体記憶装置を提供
することである。

【００１１】特に本発明は導電性ペロブスカイト酸化物
下部電極を有する薄膜キャパシタにおいてそのさらに下
方に接するシリコンやタングステン等で作成されたプラ
グ電極の表面が酸化されることを防止することを目的と
するものである。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、この発明による半導体記憶装置は、スイッチングト
ランジスタと電荷蓄積部を少なくとも有するユニット・
メモリセル部を有するＤＲＡＭ等の半導体記憶装置であ
って、電荷蓄積部は下部電極，キャパシタ絶縁膜、上部
電極とから構成され、この下部電極の一部のみに貴金属
等のバリアーメタルを用いたバリアー層が接して形成さ
れ、このバリアー層を介して電荷蓄積部とスイッチング
トランジスタの一方の主電極とが電気的に結合している
ことを第一の特徴とする。一方の主電極とはＭＯＳＦＥ
Ｔの場合ではソース電極又はドレイン電極のいずれかを
意味する。ここで電荷蓄積部はスイッチングトランジス
タの一方の主電極の上方に形成された内堀型トレンチ内
に形成され、電荷蓄積部の下部電極のバリアー層に接し
ている部分以外の他の部分は、内堀型トレンチを構成し
ている層間絶縁膜に接していることを第一の特徴とす
る。

【００１３】より具体的には図１（ｂ），図４，図７に
示すように下部電極２４２が小さな界面のバリアー層２
３５を介して、スイッチングトランジスタの一方の主電
極２３１と電気的に結合していることを特徴とする。こ
こで「電気的に結合」とは図１（ｂ）に示すように「プ
ラグ」と称されるコンタクトホール中に埋め込まれたポ
リシリコンやＷ等の高融点金属あるいはＷＳｉ₂等の高
融点金属のシリサイド等の導電体からなる電極部２３４
を介して、電荷蓄積部とスイッチングトランジスタの一
方の主電極が電気的に接続されることを言うが、この場
合プラグ電極２３４とバリアー層２３５の間等に、さら
に他の層が挿入されてもよい概念である。ここでバリア
ー層２３５はＰｔ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓ，Ｉｒから
なる金属のグループのうちから選ばれた少なくとも一種
であることが好ましい。さらにこれらを適宜組み合わせ
た多層膜や、これらのうち２種以上の組み合わせからな
る合金系のバリアー層としてもよい。

【００１４】上記のように構成することにより下部電極
の形成を酸化性雰囲気で行っても、電気的結合手段とな
るプラグ２３４などの導電体の表面が酸化されることも
なく、かつ下部電極の界面のモフォロジーの荒れも生じ
ない。したがって高品位の下部電極が形成されるため、
電荷蓄積部にリーク電流が生じることもなく、かつキャ
パシタ絶縁膜が高い誘電率を維持することができる。し
かも下部電極２４２はプラグ２３４と同面積（又はプラ
グの断面積とは異なるが、下部電極の面積より小さな面
積）のバリアー層２３５と接しており、バリアー層２３
５に接している部分以外の部分は層間絶縁膜４７７とな
るＳｉＯ₂膜等の絶縁膜に直接、接しているので電荷蓄
積部の密着性も良好である。すなわち本発明の第１特徴
の構造は機械的にも、電気的にも安定した、信頼性の高
い半導体記憶装置を提供するものである。しかも図１
（ｂ）に示すような内堀型トレンチの構造では、下部電
極２４２の下面全面、すなわち下部電極２４２と層間絶
縁膜４７７との間にバリアーメタルを形成しないので、
バリアーメタルの厚み分による実質的なキャパシタ形成
領域（面積）の減少もない。又バリアーメタルとして用
いられる貴金属とＳｉＯ₂膜との界面のモフォロジーの
低下の問題もない。バリアー層の厚さは５−２０ｎｍが
好ましいが、特に６４ＧｂＤＲＡＭ等のバリアー層の厚
さが、キャパシタの最小寸法（feature size）Ｆに対し
て無視できなくなって来るような微細化された構造にお
いては、バリアー層が下部電極の一部のみに形成されて
いる構造はメモリーセルの微細化に対して顕著な効果を
有する。

【００１５】特に本発明の第１の特徴においてキャパシ
タ絶縁膜としてペロブスカイト型酸化物誘電体、たとえ
ばＢａ_xＳｒ_1-xＴｉＯ₃（０≦ｘ≦１）を用いること
がメモリーセルの微細化に対して有効であり、この場合
は界面の安定性等の点から、下部電極としてＡＲｕ
Ｏ₃，Ｓｒ_xＲＥ_1-xＣｏＯ₃を用いることが好まし
い。ここでＡはＳｒ，Ｂａ，Ｃａから選ばれた少なくと
も一種、ＲＥはＬａ，Ｐｒ，Ｓｍ，Ｎｄから選ばれた一
種である。なお、キャパシタは絶縁膜としてＰＺＴ，Ｐ
ＬＺＴ，Ｂｉ−Ｓｒ−Ｔａ系酸化物やＢｉ−Ｓｒ−Ｔｉ
系酸化物等のペロブスカイト誘電体を用いてもよい。

【００１６】本発明の第２の特徴は、スイッチングトラ
ンジスタと電荷蓄積部とからなるユニットメモリセル部
を有する半導体記憶装置であって、電荷蓄積部が導電性
ペロブスカイト酸化物からなる下部電極を具備し、下部
電極の一部のみにバリアー層となる貴金属層が接し、こ
のバリアー層を介して、スイッチングトランジスタの一
方の主電極と電荷蓄積部とが電気的に結合していること
である。電荷蓄積部は図１（ｂ）に示すような内堀型ト
レンチキャパシタ、あるいは図７に示すようないわるス
タック型キャパシタ，でも良いし、他の構造でもよい。
少なくとも下部電極が導電性ペロブスカイト酸化物から
なる電荷蓄積部を有する半導体記憶装置であれば、本発
明の目的は達成できるのである。すなわち、図１
（ｂ），図４，図５，図７に示すように下部電極２４２
の一部のみに下部電極２４２と接して小さな面積のバリ
アー層２３５を形成することにより、下部電極２４２と
スイッチングトランジスタの主電極２３１との間の電気
的結合手段２３４の表面の酸化を防止し、下部電極２４
２の界面のモフォロジーの荒れを生じないようにでき
る。しかも電気的結合手段２３４と同面積（又はその断
面積とは異なるが、下部電極の面積よりも小さな面積）
で、下部電極の一部のみにバリアー層が形成され、下部
電極の他の部分はＳｉＯ₂等の絶縁膜に直接、接してい
るので密着性もよく、機械的にも安定である。又バリア
ー層を構成するバリアーメタルとＳｉＯ₂等の絶縁膜と
の界面のモフォロジーの低下もない。したがって本発明
の第２の特徴によれば、電荷蓄積部のリーク電流も発生
しない。あるいは、発生しても極くわずかであり、かつ
キャパシタ絶縁膜の誘電率も高い値に維持できる。

【００１７】特に本発明の第２の特徴においてキャパシ
タ絶縁膜としてペロブスカイト型酸化物誘電体、たとえ
ばＢａ_xＳｒ_1-xＴｉＯ₃（０≦ｘ≦１）を用いれば、
メモリセルの微細化に有効であり、しかも下部電極との
界面の整合性、安定性の面からも好ましい。下部電極と
しては、ＡＲｕＯ₃，Ｓｒ_xＲＥ_1-xＣｏＯ₃を用いる
ことが好ましい。ここでＡはＳｒ，Ｂａ，Ｃａから選ば
れた少くとも一種、ＲＥはＬａ，Ｐｒ，Ｓｍ，Ｎｄから
選ばれた一種である。なお、キャパシタ絶縁膜としてＰ
ＺＴ，ＰＬＺＴ，Ｂｉ−Ｓｒ−Ｔａ系酸化物やＢｉ−Ｓ
ｒ−Ｔｉ系酸化物等のペロブスカイト誘電体を用いても
よい。

【００１８】本発明の第２の特徴は下部電極２４２の一
部のみがバリアー層２３５およびプラグ電極等の電気的
結合手段２３４を介してスイッチングトランジスタの一
方の主電極と電気的に結合していることであるが、この
電気的結合手段は図１（ｂ），図４，図５，図７に示す
ようにポリシリコン、Ｗのような金属あるいはＷＳｉ₂
のような金属シリサイド等の導電性物質を用いることが
好ましい。又バリアー層としては、Ｐｔ，Ｒｕ，Ｒｈ，
Ｐｄ，Ｏｓ，Ｉｒのうちの少なくとも一種、又はこれら
のうちの２種以上からなる多層膜もしくは合金であるこ
とが好ましい。

【００１９】本発明の第３の特徴は本発明の第１又は第
２の特徴において、さらに、アドヒージョン層を有する
ことである。すなわち、第１および第２の特徴における
バリアー層がアドヒージョン層に接し、このアドヒージ
ョン層とバリアー層とを介して、スイッチングトランジ
スタの一方の主電極とが電荷蓄積部と電気的に結合した
半導体記憶装置であることを第３の特徴とする。アドヒ
ージョン層としてはＴｉ，ＴｉＮ，ＴｉＡｌＮ，又はこ
れらの組み合わせを用いればよい。このアドヒージョン
層を用いることにより、バリアー層とプラグ電極等との
密着が良好となり電荷蓄積層の下部電極の界面がより安
定となる。したがって低リーク電流、高誘電率の電荷蓄
積部が実現でき、信頼性の高い高集積密度の半導体記憶
装置が実現できる。具体的な構造の一例は図５に示すよ
うなものであり、下部電極２４２がバリアー層２３５，
アドヒージョン層２３６を介してプラグ２３４と接続さ
れていることである。アドヒージョン層とバリアー層と
の合計の厚みは５−３０ｎｍ，より好ましくは１０−２
０ｎｍとすればよい。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００２１】（第１の実施の形態）図１（ａ）および１
（ｂ）は本発明の第１の実施の形態に係るＭＯＳ・ＤＲ
ＡＭの平面および断面構造を示す。図１（ａ）は平面図
で、図１（ｂ）は図１（ａ）の断面図である。図１
（ｂ）おいてｎ型（１００）シリコン基板１２の上部に
ｐウェル１９が形成されている。そしてｐウェル１９
は、ＢＯＸ（buried oxide) 法等により形成された、素
子分離用の酸化膜１０３等により周辺を囲まれ、その内
部を図１（ｂ）に示すようにチャンネル領域とし、他の
セルとの分離している。図１（ｂ）は特定の一つのセル
の近傍の断面を示す図であり、素子分離酸化膜１０３に
囲まれた領域が活性領域（デバイス領域）となってい
る。この活性領域となるｐウェル１９の表面に、ＤＲＡ
Ｍのユニットセルのスイッチングトランジスタを構成す
るｎ⁺ソース領域２３１およびｎ⁺ドレイン領域２３２
が０．１〜０．５μｍ等の所定の深さに形成されてい
る。また各ユニットセルのスイッチングトランジスタの
ｎ⁺ソース領域２３１およびｎ⁺ドレイン領域２３２の
間のチャンネル領域の上部にはゲート酸化膜２９を介し
て、ポリシリコン等のゲート電極２５が形成されてい
る。図１（ａ）に示すようにこのポリシリコン等のゲー
ト電極２５はワード線を兼ねている。しかしゲート電極
２５とは異なる配線によってポリシリコンゲート電極２
５に、Ｗ，Ｍｏ，ＷＳｉ₂等のワード線２５を接続する
ようにしてもよいことはもちろんである。ワード線の上
部には酸化膜等の第１の層間絶縁膜１６７が形成され、
この層間絶縁膜１６７中に形成された第１のコンタクト
ホール中に、ｎ⁺ソース領域およびｎ⁺ドレイン領域２
３２の上部に接続するようにＷやＷＳｉ₂，ＴｉＳ
ｉ₂，ＭｏＳｉ₂等の「プラグ」と称せられるコンタク
ト電極２２４，２３４が形成されている。このｎ⁺ドレ
イン領域２３２の上部のプラグ２２４はＷ，Ａｌ，Ａｌ
−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等の金属により形成されたデ
ータ線（ビット線）２３３に接続されている。ｎ⁺ソー
ス領域２３１の上部の第１のコンタクトホール中のプラ
グ２３４の上部はエッチング除去され、エッチング除去
された部分にＰｔバリアー層２３５が形成されている。
すなわちｎ⁺ソース領域２３４の上部のコンタクトホー
ルの内部は上部がＰｔバリアー層２３５，下部がプラグ
層２２３４の２層構造となっている。

【００２２】本発明の第１の実施の形態のキャパシタ部
は図１（ｂ）に示すように第１の層間絶縁膜１６７の上
部に形成された厚さ３００ｎｍのＳｉＯ₂，ＰＳＧ，Ｂ
ＰＳＧ，あるいはＳｉ₃Ｎ₄等の第２の層間絶縁膜４７
７中に形成された比較的アスペクト比の小さいＵ溝（内
堀型トレンチ）中に、下部電極２４２、キャパシタ絶縁
膜２４３、上部電極２４４を有して構成されている。Ｕ
溝の底部の一部はｎ⁺ソース領域２３１の上部のＰｔバ
リアー層２３５と接続されている。

【００２３】下部電極２４２としては厚さ３０ｎｍのＳ
ｒＲｕＯ₃膜が、上部電極２４４としては厚さ５０ｎｍ
のＳｒＲｕＯ₃膜が用いられ、キャパシタ絶縁膜２４３
としては厚さ３０ｎｍのＢａ_0.5Ｓｒ_0.5ＴｉＯ₃膜が
用いられている。なお、上部及び下部電極２４２、２４
４としてはＣａＲｕＯ₃，Ｌａ_0.5Ｓｒ_0.5ＴｉＯ₃，
Ｐｒ_0.5Ｓｒ_0.5ＣｏＯ₃等他の導電性ペロブスカイト
酸化物を用いても良く、キャパシタ絶縁膜としてはＳＴ
Ｏ，ＢＴＯ等他のペロブスカイト型高誘電体薄膜を用い
てもよいことはもちろんである。上部電極２４４はプレ
ート電極をも兼ね、ほぼ全面に形成されている。上部電
極２４４の上部には第３の層間絶縁膜４７８が形成さ
れ、第３の層間絶縁膜４７８、キャパシタ絶縁膜２４
３、第２の層間絶縁膜４７７をそれぞれ貫通してプラグ
２２４に達する第２のコンタクトホール（ビアホール）
が形成されている。この第２のコンタクトホールを介し
てビット線２３３とｎ⁺ドレイン領域２３２の上部のプ
ラグ（コンタクト）電極２３４とが接続されている。キ
ャパシタ部を形成するＵ溝はアスペクト比が１〜３でそ
の側壁が主平面となす角が８０〜９０°のものでよい。
図１（ａ）に示すように開口部の寸法はＤＲＡＭ設計に
おける最小寸法（featrue size）をＦとして２〜３Ｆ×
Ｆ程度の寸法でよい。なお図１は模式図であり、各部の
寸法比率は現実の比率とは異なることに注意されたい。

【００２４】図１（ａ）および１（ｂ）のような構造に
することにより本発明の第１の実施の形態による導電性
ペロブスカイト酸化物電極２４２，２４４は、電極材料
２４２，２４４と誘電体２４３との界面バリアーハイト
の最適化を行い、また誘電体２４３と適合する熱膨脹率
を有することができるので誘電率低下を伴うことなくリ
ーク電流を低減することができる。

【００２５】作成したキャパシタの断面電子顕微鏡観察
を行ったところ、絶縁層４７７と下部電極２４２の間に
は３ｎｍ程度の薄いＳｉ−Ｓｒ系酸化物からなる酸化層
（反応層）が生成していたが、この酸化層（Ｓｉ−Ｓｒ
系酸化物）生成に伴う下部電極−誘電体界面の荒れ等は
見られなかった。

【００２６】また、この観察からこの反応層（Ｓｉ−Ｓ
ｒ系酸化物）により絶縁層（第２の層間絶縁膜）４７７
と下部電極２４２の密着性が良くなっていることがわか
った。一方、これ以外の接合面はすべて平坦であり、な
おかつ誘電体２４３と上部下部電極２４４，２４２との
界面は、格子が整合した非常にきれいな平坦面であるこ
とがわかった。特に、導電性ペロブスカイト酸化物下部
電極２４２とプラグ２３４との界面における反応や、プ
ラグ２３４の表面の酸化による表面荒れや相互拡散によ
るキャパシタ特性の劣化がプラグ上部に形成した貴金属
からなるバリアー層２３５によって防止されるため良好
な誘電特性および高い信頼性をもつキャパシタが実現で
きる。したがって集積密度が高く、保持特性の良好な半
導体記憶装置が得られる。

【００２７】本発明の第１の実施の形態のキャパシタの
電気特性の測定結果は、誘電率５００、１．８Ｖ印加時
のリーク電流１０^-8Ａ／ｃｍ²以下の特性であった。ま
たこのキャパシタにＤＣ１０Ｖの電圧を印加しても誘電
破壊は発生しなかった。

【００２８】本発明の第１の実施の形態によればギガビ
ットＤＲＡＭ等の揮発性半導体記憶装置に必須な、小面
積大容量のキャパシタ部が容易に形成でき、半導体記憶
装置の微細化、大容量化を可能にする。さらにＬａ_0.5
Ｓｒ_0.5ＣｏＯ₃やＮｄ_0.4Ｓｒ_0.6ＣｏＯ₃等の導電
性ペロブスカイト酸化物電極材料はキャパシタ絶縁膜で
あるペロブスカイト型酸化物誘電体ときわめて良好な結
晶整合性を持つため、界面不整合に伴う界面蓄積電荷の
発生に起因するキャパシタ絶縁膜の疲労、電荷の消失
（リーク）や結晶歪みによる誘電体の特性劣化もない。
また、同時に下部電極とＳｉＯ₂等の絶縁層との密着性
も良好である。したがって本発明の第１の実施の形態に
よれば誘電率は大きくかつメモリ機能の安定性のきわめ
て良好なキャパシタ部を形成することができる。

【００２９】本発明の第１の実施の形態に係るＤＲＡＭ
は図２（ａ）〜（ｃ）および図３（ｄ）〜（ｇ）に示す
ような工程で製造できる。以下においてはキャパシタ部
のキャパシタ絶縁膜２４３をＢＳＴＯ膜とし、上部電極
２４４、下部電極２４２をＳｒＲｕＯ₃膜とした場合に
ついて説明するが、他の各種の材料が適用できることは
もちろんである。

【００３０】（ａ）ｎ型（１００）面Ｓｉ基板に¹¹Ｂ⁺
のイオン注入をし、その後熱処理をすることにより図２
（ａ）示すように不純物密度５×１０¹⁶〜１×１０¹⁸ｃ
ｍ^-3，深さ２〜０．３μｍのｐウェル１９を形成する。
その後ＢＯＸ法等により、素子分離用の酸化膜１０３を
ｐウェル１９の表面に形成し、隣接する素子間を電気的
に分離する。酸化膜１０３はｐウェル１９を貫通して深
く形成してもよい。その後、ゲート酸化膜２９を１０ｎ
ｍの厚さで形成し、その表面に、リン（Ｐ）ドープのポ
リシリコン２５を０．３μｍの厚さでＬＰＣＶＤ法等に
より形成する。そしてリソグラフィーおよびＲＩＥ法に
よるパターニング工程により、ゲート長０．１〜０．５
μｍのポリシリコンゲート電極２５をゲート酸化膜２９
の上に形成する。この後³¹Ｐ⁺をＶ_ac＝３０ｋＶ，ドー
ズ量Φ＝３×１０¹⁵ｃｍ^-2でイオン注入し、８５０℃、
３０分熱処理し、ｎ⁺ソース／ドレイン領域２３１，２
３２を形成する。０．１μｍ以下の浅いｎ⁺ソース／ド
レイン領域２３１，２３２を形成する場合はＭＬＤ（Mo
lecular Layer Doping）法やＭＬＤ法に類似のＣＶＤ技
術を用いればよい。この後ＳｉＯ₂／ＰＳＧ膜をＣＶＤ
法により、たとえば、厚さ２００〜３００ｎｍで堆積
し、第１の層間絶縁膜１６７を形成する。なお、必要に
応じてｐ⁺チャンネルストップ領域形成イオン注入、チ
ャンネルドープイオン注入等を行うことは、標準的ＭＯ
Ｓ・ＤＲＡＭのプロセスと同様であり、ここでは説明を
省略する。そして図２（ａ）に示すようにＳｉＯ₂／Ｐ
ＳＧ膜１６７にＣＦ₄若しくはＣＨＦ₃とＣＯとの混合
ガスを用いたＲＩＥ等により第１のコンタクトホールを
開口し、そのコンタクトホールの内部に厚さ２００ｎｍ
〜４００ｎｍのＷ膜を選択ＣＶＤ法により堆積し、コン
タクト電極（プラグ）２３４を埋め込む。

【００３１】（ｂ）次に、フォトリソグラフィーによ
り、Ｗプラグの上部以外の部分をフォトレジストでカバ
ーし、図２（ｂ）に示すようにＷプラグ２３４の上部を
Ｃｌ₂等の塩素系のエッチングガスを用いてＲＩＥを行
ない、約１０ｎｍエッチング除去する。そしてフォトレ
ジスト除去後、Ｗプラグがエッチング除去されたコンタ
クトホール内を埋め込むように厚さ１３〜１５ｎｍでＰ
ｔ膜２３５を全面に堆積する。あるいは第１の層間絶縁
膜１６７の上に厚さ１０ｍｍの他の層間絶縁膜を形成
し、この層間絶縁膜中にＷプラグ２３４に達するバリア
ー層用コンタクトホールをＲＩＥで開口してもよい。こ
のようにすればプラグの断面積よりも小さな面積のバリ
アー層も形成できる。

【００３２】（ｃ）その後ＣＭＰ（Chemical Mechanica
l Polishing ）により、第１の層間絶縁膜１６７が露出
するまで研磨し、平坦化を行うと同時に図２（ｃ）に示
すように、Ｐｔバリアー層２３５を分離する。

【００３３】（ｄ）次に図３（ｄ）に示すようにＰｔバ
リアー層２３５、Ｗプラグ２２４および第１の層間絶縁
膜１６７の上にＴＥＯＳ（Tetra ethylorthosilicate；
Ｓｉ（ＯＣ₂Ｈ₅）₄）を用いたプラズマＣＶＤにより
厚さ３００ｎｍの第２の層間絶縁膜４７７を形成する。
そしてフォトリソグラフィー法およびＣＦ系のガスを用
いたＲＩＥ法、あるいはＥＣＲイオンエッチング法等に
より、バリアー層２３５が露出するまでエッチングし、
第２の層間絶縁膜４７７中にアスペクト比１〜３程度の
Ｕ溝（内堀型トレンチ）を形成する。第２の層間絶縁膜
４７７としてはＳｉＯ₂とＳｉ₃Ｎ₄との複合膜、ＰＳ
ＧとＳｉ₃Ｎ₄との複合膜等を用いてもよい。内堀型ト
レンチの底部の中心点がＰｔバリアー層２３５の中心点
の位置にほぼ一致するようにエッチング用マスクのマス
ク合わせを行い、エッチングにより側壁の角度が８０〜
９０℃、すなわちほぼ垂直側壁を有したトレンチを形成
すればよい。この内堀型トレンチの表面に下部電極とし
て用いるＳｒＲｕＯ₃膜２４２を厚さ３０ｎｍとなるよ
うにＲＦマグネトロンスパッタリング法を用いて図３
（ｄ）に示すように形成する。

【００３４】（ｅ）次にＣＭＰ法を用いて図３（ｅ）に
示すように平坦化を行う。平坦化は第２の層間絶縁膜４
７７が露出するまで行う。この平坦化工程により、Ｓｒ
ＲｕＯう膜２４２はＵ溝の内部のみに形成され下部電極
となる。したがってたとえＲＩＥ法等によってエッチン
グの困難な導電性ペロブスカイト酸化物を用いる場合で
あっても容易にこの平坦化工程により下部電極２４２の
パターンを形成し、分離することが可能である。

【００３５】（ｆ）次にプラズマＣＶＤでＳｉ₃Ｎ₄膜
４８７を厚さ１００〜１３０ｎｍ堆積し、図３（ｆ）に
示すようにＷプラグ２２４の上部のみに残留するように
選択的にパターニングをする。このパターニングはフォ
トリソグラフィを用いて、ＣＦ₄系のＲＩＥで行えばよ
い。

【００３６】（ｅ）その後、図３（ｆ）に示すように多
元ＲＦマグネストロンスバッタ法やＣＶＤ法により、Ｂ
ａ_0.5Ｓｒ_0.5ＴｉＯ₃膜２４３を厚さ２０〜５０ｎ
ｍ、たとえば３０ｎｍに形成し、さらに上部電極として
のＳｒＲｕＯ₃膜２４４を多元ＲＦマグネストロンスパ
ッタ法で厚さ３０〜５０ｎｍ堆積する。成膜温度は５０
０〜７００℃でよい。

【００３７】（ｇ）次にＣＭＰによりＳｉ₃Ｎ₄膜４８
７が露出するまで研磨すれば、図３（ｇ）に示すように
Ｗプラグ２２４の上方のＳｒＲｕＯ₃膜２４４が選択的
に除去できる。この手法を用いればＲＩＥ法等によって
エッチングが困難な上部電極材料であっても、コンタク
トホール等の開口が可能となる。すなわち、ＣＭＰで露
出したＳｉ₃Ｎ₄膜はＣＦ₄系のＲＩＥで除去できるの
で、後述するＷプラグ２２４上部のコンタクトホールが
容易に開口できる。

【００３８】（ｈ）次に、図１（ｂ）に示すようにＳｉ
Ｏ₂，ＰＳＧ，ＢＰＳＧ膜，Ｓｉ₃Ｎ₄膜あるいはポリ
イミド膜等の第３の層間絶縁膜４７８をＣＶＤ法により
堆積する。そしてｎ⁺ドレイン領域２３２の上のＷプラ
グ２２４が露出するように、第３の層間絶縁膜４７８、
Ｓｉ₃Ｎ₄膜４８７、第２の層間絶縁膜４７７を貫通す
るように第２のコンタクトホールを開口する。その後ド
ープドポリシリコン膜あるいはＷＳｉ₂膜等を選択ＣＶ
Ｄ法で、第２のコンタクトホールを埋め込むように堆積
する。選択ＣＶＤでなくても、全面にＣＶＤして、その
後エッチバックして平坦化して第２のコンタクトホール
内を埋め込んでもよい。その後さらにその上部にＡｌ，
Ａｌ−Ｓｉ，あるいはＡｌ−Ｃｕ−Ｓｉ等の金属膜から
なるビット線２３３を形成すれば、図１（ａ）および１
（ｂ）に示すような本発明の第１の実施の形態に係るＤ
ＲＡＭが完成する。

【００３９】（第１の実施の形態の実施例）本実施例
は、図１（ａ），（ｂ）と同様に厚さ３００ｎｍの第２
の層間絶縁膜４７７中の内堀型トレンチの内部に形成さ
れた全酸化物薄膜キャパシタである。すなわち、Ｗプラ
グ２３４の上部にＰｔバリアー層２３５が形成され、Ｐ
ｔバリアー層２３５の上部に厚さ５０ｎｍのＬａ_0.5Ｓ
ｒ_0.5ＣｏＯ₃からなる下部電極２４２が形成されてい
る。図１（ａ），（ｂ）と同様に下部電極２４２の底部
の一部のみにＰｔバリアー層が接続されている構造であ
る。下部電極２４２の他の部分はＳｉＯ₂からなる第２
の層間絶縁膜４７７と接しているので、密着性に秀れて
いる。

【００４０】この下部電極２４２上に、キャパシタ絶縁
膜２４３としてＢａ_0.5Ｓｒ_0.5ＴｉＯ₃を３０ｎｍ、
さらにその上に上部電極２４４としてＬａ_0.5Ｓｒ_0.5
ＣｏＯ₃を５０ｎｍ堆積し、ＤＲＡＭ用全酸化物キャパ
シタを構成した。

【００４１】本実施例のキャパシタの電気特性を測定し
たところ誘電率４５０、１．８Ｖ印加時のリーク電流１
０^-8Ａ／ｃｍ²以下の特性が得られ、このキャパシタに
ＤＣ１０Ｖの電圧を印加しても誘電破壊は発生しなかっ
た。

【００４２】（第２の実施の形態）図４は本発明の第２
の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭの断面構
造を示す。平面図では基本的には図１（ａ）と等価であ
るので省略する。図４に示す断面図においてｐ型（１０
０）シリコン基板２０１の上部に埋め込み酸化膜２０２
を介してｐ型ＳＯＩ膜２０３が形成されている。そし
て、ＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成され
た、素子分離用の酸化膜１０３等により周辺を囲まれ、
その内部を活性領域（デバイス領域）としている。図４
はその活性領域の近傍の断面を示す図である。この活性
領域に、ＤＲＡＭのユニットセルのスイッチングトラン
ジスタを構成するｎ⁺ソース領域２３１およびｎ⁺ドレ
イン領域２３２が、その底部を埋め込み酸化膜２０２に
接するように深く形成されている。また各ユニットセル
のスイッチングトランジスタのｎ⁺ソース領域２３１お
よびｎ⁺ドレイン領域２３２の間のチャンネル領域２０
３の上部にはゲート酸化膜２９を介しポリシリコン等の
ゲート電極２５が形成されている。このポリシリコン等
のゲート電極２５はワード線を兼ねている。ワード線の
上部には酸化膜等の第１の層間絶縁膜１６７が形成さ
れ、この第１の層間絶縁膜１６７に形成された第１のコ
ンタクトホール中に、ｎ⁺ドレイン領域２３２およびｎ
⁺ソース領域２３１に接続するようにＷやＷＳｉ₂，Ｔ
ｉＳｉ₂，ＭｏＳｉ₂等のコンタクト電極２１４，２１
３が形成されている。このコンタクト電極２１４，２１
３の上部および周辺には第２の層間絶縁膜４６７が形成
され、この第２の層間絶縁膜４６７中の第２のコンタク
トホールを介してＷ，Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−
Ｓｉ等の金属により形成されたデータ線（ビット線）２
３３とｎ⁺ドレイン領域２３２の上部のコンタクト電極
２１４とが接続されている。データ線２３３の上部には
第３の層間絶縁膜４７６が形成され、この第３の層間絶
縁膜４７６中に、コンタクト電極２１３に達する第３の
コンタクトホールが形成されている。第３のコンタクト
ホール中にはＷプラグ２３４と、その上部のＩｒバリア
ー層２３５が形成されている。

【００４３】図４に示すように第３の層間絶縁膜４７６
の上部には厚さ３００ｎｍのＳｉＯ₂，ＰＳＧ，ＢＰＳ
Ｇ，あるいはＳｉ₃Ｎ₄等の第４の層間絶縁膜４７７が
形成されている。本発明の第２の実施の形態のＭＯＳ・
ＤＲＡＭのキャパシタ部は層間絶縁膜４７７中に形成さ
れた比較的アスペクト比の小さい内堀型トレンチ中に、
下部電極２４２、キャパシタ絶縁膜２４３、上部電極２
４４を有して構成されている。内堀型トレンチの底部の
下部電極２４２はｎ⁺ソース領域２３１の上部のＩｒバ
リアー層２３５と接続されているが下部電極２４２の一
部のみがＩｒバリアー層２３５に接している点に特徴が
ある。

【００４４】上部および下部電極２４２，２４４として
は厚さ５０ｎｍのＳｒＲｕＯ₃（ＳＲＯ）膜が用いら
れ、キャパシタ絶縁膜２４３としては厚さ３０ｎｍのＢ
ａ_0.5Ｓｒ_0.5ＴｉＯ₃膜が用いられている。なお、上
部および下部電極２４２，２４４の材料としてＣａＲｕ
Ｏ₃やＬａ_0.5Ｓｒ_0.5ＣｏＯ₃等を用いてもよく、キ
ャパシタ絶縁膜としてはＳＴＯ，ＢＴＯ等を用いてもよ
いことはもちろんである。上部電極２４４はプレート電
極をも兼ねて全面に形成されている。

【００４５】キャパシタ部を形成するＵ溝はアスペクト
比が１〜３で、その側壁が主平面となす角が８０〜９０
°のものでよい。平面図は第１の実施の形態において説
明した図１（ａ）と同様であり、開口部の寸法はＤＲＡ
Ｍ設計における最小寸法をＦとして２〜３Ｆ程度の寸法
でよい。なお、図４は模式図であり、各部の寸法比率は
現実の比率とは異なる。

【００４６】図４に示すような構造にすることにより本
発明の第２の実施の形態による導電性ペロブスカイト酸
化物電極２４２，２４４は、電極材料２４２，２４４と
キャパシタ絶縁膜２４３との界面バリアーハイトの最適
化が容易である。またこれらの酸化物電極２４２，２４
４はキャパシタ絶縁膜誘電体２４３と適合する熱膨脹率
を有し、第４の層間絶縁膜４７７と下部電極２４２との
密着性もよい。したがって、本発明の第２実施の形態の
キャパシタは電極材料に起因する誘電率低下を伴うこと
もない。さらにキャパシタのリーク電流を低減すること
ができる。またＩｒバリアー層２３５を設けているの
で、Ｗプラグ２３４が導電性ペロブスカイト酸化物電極
２４２形成時に酸化されたり、表面荒れをすることもな
い。

【００４７】本発明の第２の実施の形態のキャパシタの
電気特性を測定したところ誘電率４５０、１．８Ｖ印加
時のリーク電流１０^-8Ａ／ｃｍ²以下の特性が得られ、
このキャパシタにＤＣ１０Ｖの電圧を印加しても誘電破
壊は発生しなかった。

【００４８】本発明の第２の実施の形態によれば、ギガ
ビットＤＲＡＭ等の揮発性半導体記憶装置に必須な、小
面積大容量のキャパシタ部を形成でき、半導体記憶装置
の微細化、大容量化を容易に可能にすることができる。
さらに導電性ペロブスカイト酸化物電極材料はキャパシ
タ絶縁膜であるペロブスカイト型酸化物誘電体ときわめ
て良好な結晶整合性を持つことから、界面不整合に伴う
界面蓄積電荷に起因する疲労や蓄積電荷の消失、あるい
は結晶歪みに起因する誘電体の特性劣化等もない。さら
に、酸化物電極材料は内堀型トレンチの側壁を形成して
いる層間絶縁膜との密着性もよい。したがって本発明の
第２の実施の形態によれば誘電率が大きくかつメモリ機
能の安定性のきわめて良好なキャパシタ部を形成するこ
とができる。

【００４９】本発明の第２の実施の形態に係るＤＲＡＭ
は以下のような工程で製造できる。以下においてはキャ
パシタ部の容量絶縁膜２４３をＢＳＴＯ膜とし、上部電
極２４４、下部電極２４２をＳｒＲｕＯ₃膜を用いた場
合について説明するが、他の電極材料，誘電体でも基本
的に同様であることは容易に理解できるであろう。

【００５０】（ａ）ＳＩＭＯＸ（Separation by IMplan
ted OXygen）法又はＳＤＢ（Silicon Direct Bonding）
法を用いてｐ型（１００）基板の上部に埋め込み酸化膜
２０２を介してｐ型シリコン膜（ＳＯＩ膜）２０３を形
成し、いわゆるＳＯＩ基板を形成する。

【００５１】（ｂ）次にＬＯＣＯＳ法やＢＯＸ法等によ
り、素子分離用の酸化膜１０３を形成し、隣接する素子
間を電気的に分離する。その後、ゲート酸化膜２９を１
０ｎｍの厚さで形成し、その表面に、リンドープのポリ
シリコン２５を０．３μｍの厚さでＬＰＣＶＤ法等によ
り形成するる。このポリシリコン膜をリソグラフィー法
およびＲＩＥ法等によるパターニングして、ゲート長
０．５μｍのポリシリコンゲート電極２５をゲート酸化
膜２９の上に形成する。

【００５２】（ｃ）次に、³¹Ｐ⁺をＶ_ac＝３０ｋＶ，ド
ーズ量Φ＝３×１０¹⁵ｃｍ^-2でイオン注入し、その後８
５０℃、３０分熱処理し、ｎ⁺ソース／ドレイン領域２
３１，２３２を形成する。この後ＳｉＯ₂／ＰＳＧ膜を
ＣＶＤ法により、たとえば、厚さ２００〜３００ｎｍ堆
積し、第１の層間絶縁膜１６７を形成する。なお、必要
に応じてｐ⁺チャンネルストップ領域形成、チャンネル
ドープイオン注入等を行うことは、標準的ＭＯＳ・ＤＲ
ＡＭのプロセスと同様である。

【００５３】（ｄ）次に第１の層間絶縁膜（ＳｉＯ₂／
ＰＳＧ膜）１６７中に第１のコンタクトホールを開口
し、厚さ２００ｎｍ〜４００ｎｍのＡｓをドープしたｎ
⁺ドープドポリシリコン（ＤＯＰＯＳ）層又はＷ膜をＣ
ＶＤ法により堆積し、フォトリソグラフィーおよびＲＩ
Ｅを用いて、図４に示す形状にコンタクト電極２１３，
２１４を形成する。

【００５４】（ｅ）次に、コンタクト電極２１３，２１
４の上にさらにＳｉＯ₂，ＰＳＧあるいはＢＰＳＧ膜等
の第２の層間絶縁膜４６７をＣＶＤ法により堆積し、ｎ
⁺ドレイン領域２３２の上のコンタクト電極２１４の上
部の層間絶縁膜４６７に第２のコンタクトホールを開口
し、さらにその上部にＡｌ，Ａｌ−Ｓｉ，あるいはＡｌ
−Ｃｕ−Ｓｉ等のメタライゼーション工程によりビット
線２３３形成する。ビット線２３３の上にさらにＳｉＯ
₂，Ｓｉ₃Ｎ₄膜等の第３の層間絶縁膜４７６をＣＶＤ
法等により形成する。

【００５５】（ｆ）次に、フォトリソグラフィー法を用
いてこの第３の層間絶縁膜４７６および第２の層間絶縁
膜４６７中に第３のコンタクトホール（ビアホール）を
ｎ⁺ソース領域２３１の上部のコンタクト電極２１３に
達するまで開口し、この第３のコンタクトホール中にＷ
（又はＷＳｉ₂等）からなるプラグ電極２３４を選択Ｃ
ＶＤ法等を用いて埋め込む。

【００５６】（ｇ）次に、図４に示すようにＷプラグ２
３４の上部をＣｌ₂等の塩素系のガスをエッチャントと
したＲＩＥを用いて１０ｎｍエッチング除去する。そし
てＷプラグがエッチング除去されたコンタクトホール内
が埋まるようにスパッタリングを用いて厚さ１３〜１５
ｎｍでＩｒ膜２３５を全面に堆積する。

【００５７】（ｈ）その後ＣＭＰ法により、第３の層間
絶縁膜４７６が露出するまで研磨し、平坦化を行うと同
時に図４に示すようにＩｒバリアー層２３５を分離す
る。

【００５８】（ｉ）次にＩｒバリアー層２３５、および
第３の層間絶縁膜１６７の上に、ＴＥＯＳ（Ｓｉ（ＯＣ
₂Ｈ₅）₄）を用いたプラズマＣＶＤにより厚さ３００
ｎｍの第４の層間絶縁膜４７７を形成する。そしてフォ
トリソグラフィー法およびＲＩＥ法、あるいはＥＣＲイ
オンエッチング法等により、第４の層間絶縁膜４７７中
にアスペクト比１〜３程度のＵ溝（内堀型トレンチ）を
形成する。第４の層間絶縁膜４７７としてはＳｉＯ₂と
Ｓｉ₃Ｎ₄との複合膜、ＰＳＧとＳｉ₃Ｎ₄との複合膜
等を用いてもよい。内堀型トレンチの底部がＩｒバリア
ー層２３５の位置に合うようにエッチング用のマスクの
マスク合わせを行ない、側壁の角度が８０〜９０°、す
なわちほぼ垂直側壁を有したトレンチを形成すればよ
い。この内堀型トレンチの表面に下部電極として用いる
ＳｒＲｕＯ₃膜２４２を厚さ５０ｎｍスパッタリング法
を用いて図４に示すように形成する。

【００５９】（ｊ）次にＣＭＰ法を用いて第４の層間絶
縁膜４７７が露出するまで平坦化を行う。この平坦化工
程により、ＳＲＯ膜２４２はＵ溝の内部のみに形成され
る。したがってたとえばＲＩＥ法等によってエッチング
の困難な導電性ペロブスカイト酸化物を用いる場合であ
っても容易にこの平坦化工程により下部電極２４２のパ
ターンを形成し、分離することが可能である。

【００６０】（ｋ）その後、図４に示すように多元ＲＦ
マグネトロンスパッタ法やＣＶＤ法により、キャパシタ
絶縁膜となるＢａ_0.5Ｓｒ_0.5ＴｉＯ₃膜２４３を厚さ
３０ｎｍに形成し、さらに上部電極としてのＳＲＯ膜２
４４を多元ＲＦマグネトロンスパッタ法で厚さ５０ｎｍ
堆積すれば本発明の第２の実施の形態のＤＲＡＭが完成
する。ＳｒＲｕＯ₃膜の成膜温度は５００〜７００℃で
よい。上部電極２４４のＳｒＲｕＯ₃膜はプレート電極
として用いる。したがってＳＲＯ膜は全面に堆積したま
ま残存させればよく、パターニングの必要はない。

【００６１】（第３の実施の形態）図５は本発明第３の
実施の形態に係るＭＯＳ・ＤＲＡＭの平面および断面構
造を示す。平面図は図１（ａ）と実質的に等価であり、
ここでは図示を省略する。図５の断面図においてｎ型
（１００）シリコン基板１２の上部にｐウェル１９が形
成されている。そして、ｐウェル１９は、ＢＯＸ法等に
より形成された、素子分離用の酸化膜１０３等により周
辺を囲まれ、その内部を図５に示すようにチャンネル領
域とし、他のセルと分離している。図５は特定の一つの
セルの近傍の断面を示す図であり、素子分離酸化膜１０
３に囲まれた領域が活性領域（デバイス領域）となって
いる。この活性領域となるｐウェル１９の表面に、ＤＲ
ＡＭのユニットセルのスイッチングトランジスタを構成
するｎ⁺ソース領域２３１およびｎ⁺ドレイン領域２３
２が０．１〜０．５μｍ等の所定の深さに形成されてい
る。また各ユニットセルのスイッチングトランジスタの
ｎ⁺ソース領域２３１およびｎ⁺ドレイン領域２３２の
間のチャンネル領域の上部にはゲート酸化膜２９を介し
て、ポリシリコン等のゲート電極２５が形成されてい
る。図１（ａ）で説明したと同様にこのポリシリコン等
のゲート電極２５はワード線を兼ねているが、ポリシリ
コンゲート電極２５に、Ｗ，Ｍｏ，ＷＳｉ₂等のワード
線２５を接続するようにしてもよいことは勿論である。
ワード線の上部には酸化膜等の第１の層間絶縁膜１６７
が形成され、この層間絶縁膜１６７中に形成された第１
のコンタクトホール中に、ｎ⁺ソース領域２３１および
ｎ⁺ドレイン領域２３２の上部に接続するようにＷやＷ
Ｓｉ₂，ＴｉＳｉ₂，ＭｉＳｉ₂等のコンタクト電極２
１３，２１４が形成されている。コンタクト電極２１
３，２１４の上部および周辺には第２の層間絶縁膜４６
７が形成されている。第２の層間絶縁膜４６７中の第２
のコンタクトホールを介して、ｎ⁺ドレイン領域２３２
の上部のコンタクト電極２１４はＷ，Ａｌ，Ａｌ−Ｓ
ｉ，Ａｌ−Ｃｕ−Ｓｉ等の金属により形成されたデータ
線（ビット線）２３３に接続されている。

【００６２】データ線２３３の上部には第３の層間絶縁
膜４７６が形成され、この第３の層間絶縁膜４７６中
に、コンタクト電極２１３に達する第３のコンタクトホ
ールが形成されている。第３のコンタクトホール中には
Ｗプラグ２３４と、ＴｉＮアドヒージョン層２３６と，
Ｐｔバリアー層２３５が形成されている。アドヒージョ
ン層２３６は、Ｗプラグ２３４とＰｔバリアー層２３５
との密着を良くするもので、ＴｉＮ以外にもＴｉ，Ｔｉ
ＡｌＮを用いてもよく、ＴｉＮとＴｉ，ＴｉＮとＴｉＡ
ｌＮ，ＴｉとＴｉＡｌＮとの組み合わせ等を用いてもよ
い。又、バリアー層２３５はＰｔ以外にＲｕ，Ｐｈ，Ｐ
ｄ，Ｏｓ，Ｉｒ等を用いてもよいことはもちろんであ
る。

【００６３】本発明の第３の実施の形態のキャパシタ部
は図５に示すように第３の層間絶縁膜４７６の上部に形
成された、厚さ３００ｎｍのＳｉＯ₂，ＰＳＧ，ＢＰＳ
Ｇ，あるいはＳｉ₃Ｎ₄等の第４の層間絶縁膜４７７に
形成された比較的アスペクト比の小さい内堀型トレンチ
中に、下部電極２４２、キャパシタ絶縁膜２４３、上部
電極２４４を有して構成されている。内堀型トレンチの
底部の下部電極２４２はＰｔバリアー層２３５と接続さ
れているが下部電極２４２の一部のみがＰｔバリアー層
２３５に接している点に特徴がある。バリアー層２３
５，アドヒージョン層２３６，プラグ２３４等を介し
て、キャパシタ部はスイッチングトランジスタの一方の
主電極（ｎ⁺ソース領域）２３１と電気的に結合されて
いる。

【００６４】上部および下部電極２４２，２４４として
は厚さ５０ｎｍのＳｒＲｕＯ₃膜が用いられ、キャパシ
タ絶縁膜２４３としては厚さ３０ｎｍのＢａ_0.5Ｓｒ
_0.5ＴｉＯ₃膜が用いられている。なお、上部および下
部電極２４２，２４４の電極材料としてはＣａＲｕＯ₃
やＬａ_0.5Ｓｒ_0.5ＣｏＯ₃等を用いてもよく、キャパ
シタ絶縁膜としてはＳＴＯ，ＢＴＯ等を用いてもよいこ
とはもちろんである。上部電極２４４はプレート電極を
も兼ね全面に形成されている。

【００６５】キャパシタ部を形成するＵ溝はアスペクト
比が１〜３で、その側壁が主平面となす角が８０〜９０
°のものでよい。平面図は図１（ａ）と同様であり開口
部の寸法は最小寸法をＦとして２〜３Ｆ×Ｆ程度の寸法
でよい。なお、図５に示す各部の寸法比率は現実の比率
とは異なる。

【００６６】図５に示すような構造にすることにより本
発明の第３の実施の形態による導電性ペロブスカイト酸
化物電極２４２，２４４は、電極材料２４２，２４４と
誘電体２４３との界面バリアーハイトの最適化が可能と
なる。また導電性ペロブスカイト酸化物はキャパシタ絶
縁膜となるペロブスカイト型酸化物誘電体２４３と適合
する熱膨脹率を有する。さらに第４の層間絶縁膜４７７
と下部電極２４２の導電性ペロブスカイト酸化物との整
合性もよく、密着性もよい。したがって本発明の第３の
実施の形態のキャパシタは誘電率低下の心配もなく、ま
たリーク電流を低減することができる。またＰｔバリア
ー層２３５を設けているので、Ｗプラグ２３４が導電性
ペロブスカイト酸化物電極２４２に形成時に酸化された
り、表面荒れをすることもない。さらにＴｉＮアドヒー
ジョン層２３６が形成されているため、Ｐｔバリアー層
２３５とＴｉＮアドヒージョン層２３６との界面および
ＴｉＮアドヒージョン層２３６とＷプラグ２３４との界
面は平坦かつ密着性にすぐれ、オーミックコンタクト抵
抗も低減されている。

【００６７】作成したキャパシタの断面電子顕微鏡観察
を行ったところ、第４の層間絶縁膜４７７と下部電極２
４２の間には１ｎｍ程度の薄いＳｉ−Ｓｒ系酸化物から
なる酸化層が生成していたが、この酸化層生成に伴う下
部電極−誘電体界面の荒れは見受けられなかった。ま
た、この観察からこの界面の酸化層（Ｓｉ−Ｓｒ系酸化
物）により第４の層間絶縁膜４７７と下部電極２４２の
密着性が良くなっていることが確かめられた。一方、こ
れ以外の接合界面はすべて平坦であり、なおかつキャパ
シタ絶縁膜２４３と上部下部電極２４４，２４２との間
は、格子が整合した非常にきれいな面であることがわか
った。

【００６８】本発明の第３の実施の形態のキャパシタの
電気特性を測定したところ誘電率４８０、１．８Ｖ印加
時のリーク電流１０^-8Ａ／ｃｍ²以下の特性が得られ、
このキャパシタにＤＣ１０Ｖの電圧を印加しても誘電破
壊は発生しなかった。

【００６９】本発明の第３の実施の形態によれば、ギガ
ビットＤＲＡＭ等の揮発性半導体記憶装置に必須な、小
面積大容量のキャパシタ部を形成できる。したがって本
発明の第３実施の形態によれば半導体記憶装置の微細
化、大容量化を容易に可能にすることができる。さらに
導電性ペロブスカイト酸化物電極材料はキャパシタ絶縁
膜として用いるペロブスカイト型酸化物誘電体ときわめ
て良好な結晶整合性を持つことから、界面不整合に起因
する界面電荷の蓄積の問題や結晶歪みによる誘電体の特
性劣化もない。またこれらの導電性ペロブスカイト酸化
物電極材料は層間絶縁膜との密着性も良好である。した
がって本発明の第３の実施の形態によれば誘電率が大き
くかつメモリ機能の安定性のきわめて良好なキャパシタ
部を形成することができる。

【００７０】本発明の第３実施の形態のＤＲＡＭの製造
方法は実質的に第２の実施の形態と同様であり、詳細の
説明は不要であろう。ただしｎ⁺ソース領域２３１の上
部の第３のコンタクトホール中にＷプラグ２３４，Ｔｉ
Ｎアドヒージョン層２３６，Ｐｔバリアー層２３５を形
成する場合は以下のようにするのが好ましい。すなわ
ち、（ａ）第３の層間絶縁膜４７６にＲＩＥやＥＣＲイオン
エッチングにより第３のコンタクトホールを開孔し、Ｗ
の選択ＣＶＤによりこの第３のコンタクトホールを埋め
込む。

【００７１】（ｂ）次に第３のコンタクトホールの上部
のＷ膜を塩素系ＲＩＥにより１０ｎｍエッチバックす
る。

【００７２】（ｃ）このエッチバックされた、第３のコ
ンタクトホール中に１０^-5〜１０^-7Ｐａの圧力でＥＢ蒸
着により、指向性良くＴｉＮ膜２３６を５ｎｍ堆積し、
さらに同一チャンバー中でＰｔバリアー層２３５を連続
的にＥＢ蒸着する。指向性の高いヘリコン波プラズマ
（ＨＷＰ）を用いたスパッタリングやコリメート・スパ
ッタリングでも良い。

【００７３】（ｄ）この後ＣＭＰを用いてＰｔバリアー
層２３５を分離し、さらに第４の層間絶縁膜４７７を形
成する。この後の工程は第２の実施の形態と同様であ
る。

【００７４】なお、第３のコンタクトホールの上部への
ＴｉＮアドヒージョン層２３６およびＰｔバリアー装置
２３５の形成をステップカバレージの良好な通常のスパ
ッタリングで行うと図６に示すような形状になる。図６
の形状でも本発明の目的をある程度達成できるが、Ｔｉ
Ｎアドヒージョン層２３６が、下部電極層２４２形成時
に露出しており、ＴｉＮアドヒージョン層２３６の表面
が酸化されるため好ましくない。ただし、露出部は５ｎ
ｍの幅であるので、半導体デバイスの種類によってはこ
の程度の露出は許容できる場合もある（図６は誇張表現
の図であることに注意されたい）。

【００７５】（第４の実施の形態）図７は本発明の第４
の実施の形態に係るＳＯＳ・ＭＯＳ・ＤＲＡＭの断面構
造を示す。平面図は図１（ａ）に示すものと実質的に等
価であり図示を省略している。図７において（１０１
２）面サファイア（Ａｌ₂Ｏ₃）基板３０２の上部に
（１００）面を有したｐ型シリコン膜（ＳＯＳ膜）３０
３が形成されている。そしてＳＯＳ膜３０３は、ＬＯＣ
ＯＳ法等により形成された、素子分離用の酸化膜１０３
等により周辺を囲まれ、その内部を図７に示すように活
性領域（デバイス領域）としていうる。図７はその活性
領域の近傍の断面を示す図である。この活性領域中に、
ＤＲＡＭのユニットセルのスイッチングトランジスタを
構成するｎ⁺ソース領域２３１およびｎ⁺ドレイン領域
２３２が、その底部をサファイア基板３０２に接するよ
うに深く形成されている。また各ユニットセルのスイッ
チングトランジスタのｎ⁺ソース領域２３１およびｎ⁺
ドレイン領域２３２の間のチャンネル領域３０３の上部
にはゲート酸化膜を介して、ポリシリコン等のゲート電
極２５が形成されている。図７に示すようにこのポリシ
リコン等のゲート電極２５はワード線を兼ねている。ワ
ード線の上部には酸化膜等の第１の層間絶縁膜１６７が
形成され、この第１の層間絶縁膜１６７に形成された第
１のコンタクトホール中に、ｎ⁺ドレイン領域２３２お
よび；ソース領域２３１に接続するようにＷやＷＳ
ｉ₂，ＴｉＳｉ₂，ＭｏＳｉ₂等のコンタクト電極２１
４，２１３が形成されている。このコンタクト電極２１
４，２１３の上部及び周辺には第２の層間絶縁膜４６７
が形成され、この第２の層間絶縁膜４６７中の第２のコ
ンタクトホールを介してＷ，Ａｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｃｕ−Ｓｉ等の金属により形成されたデータ線（ビット
線）２３３とｎ⁺ドレイン領域２３２の上部のコンタク
ト電極２１４とが接続されている。データ線２３３の上
部には第３の層間絶縁膜４７６が形成され、この第３の
層間絶縁膜４７６中に、コンタクト電極２１３に達する
第３のコンタクトホールが形成されている。第３のコン
タクトホール中にはＷプラグ２３４と、その上部のＲｕ
バリアー層２３５が形成されている。

【００７６】本発明の第４の実施の形態のキャパシタ部
は図７に示すように、第３の層間絶縁膜の上部に形成さ
れた厚さ１００ｎｍの第４の層間絶縁膜４７７に埋め込
まれるように、厚さ１００ｎｍのＬａ_0.5Ｓｒ_0.5Ｃｏ
Ｏ₃下部電極２４２が形成され、その上部に厚さ３０ｎ
ｍのＢａ_0.5Ｓｒ_0.5ＴｉＯ₃がキャパシタ絶縁膜とし
て形成され、さらにその上に厚さ７０ｎｍのＬａ_0.5Ｓ
ｒ_0.5ＣｏＯ₃上部電極２４３が形成されている。Ｌａ
_0.5Ｓｒ_0.5ＣｏＯ₃上部電極２４３はプレート電極を
兼ね全面に形成されている。下部電極２４２の上面と、
第４の層間絶縁膜４７７の上面は同一平面となるように
構成されている。図７の構造において特徴的なのは下部
電極２４２の一部にのみＲｕバリアー層２３５が接して
いる点である。すなわち下部電極２４２の他の部分はＳ
ｉＯ₂等の第４の層間絶縁膜に接しており、極めて密着
性に秀れている。なお、下部電極２４２，上部電極２４
４としてはＳｒＲｕＯ₃，ＣａＲｕＯ₃，Ｌａ_xＳｒ
_1-xＴｉＯ₃，Ｓｍ_xＳｒ_1- _xＣｏＯ₃等他の導電性ペ
ロブスカイト酸化物を用いても良いことはもちろんであ
る。下部電極２４２と上部電極２４４とはそれぞれ互い
に異なる導電性ペロブスカイト酸化物でもよい。

【００７７】図７に示すような構造にすることにより本
発明の第４の実施の形態による導電性ペロブスカイト酸
化物電極２４２，２４４は、キャパシタ絶縁膜となるペ
ロブスカイト型酸化物誘電体２４３との界面バリアーハ
イトの最適化が容易であり、また誘電体２４３と適合す
る熱膨脹率を有している。さらに第４の層間絶縁膜４７
７と下部電極２４２との密着性もよい。したがって本発
明の第４の実施の形態のキャパシタは誘電率低下を伴う
ことなくリーク電流を低減することがきる。またＲｕバ
リアー層２３５を設けているので、Ｗプラグ２３４が導
電性ペロブスカイト酸化物電極２４２形成時に酸化され
たり、表面荒れをすることもない。

【００７８】以上のように本発明の第４の実施の形態に
よれば、薄膜コンデンサの下部電極に高温のプロセスが
加わった時に表面モホロジーに荒れができない。したが
って本発明の第４の実施の形態により絶縁特性に優れた
高誘電率の薄膜コンデンサを提供できる。本発明の第４
の実施の形態はＤＲＡＭ等の各種電子回路に必要とされ
る要素素子であるキャパシタ部の小型化、集積化に適
し、かつ、加工性能に優れたキャパシタ部の電極を提供
することができる。また、下部電極を成膜した後に酸化
物系の高誘電体薄膜を形成する場合に、下部電極表面の
酸化の問題がなく、さらにプラグ電極として用いたＷ
（あるいはＷＮ等）の表面の酸化の問題が回避できるの
で、上述のＢＳＴＯ膜以外に種々の高誘電体薄膜を選択
することが可能となる。したがって本発明の第４の実施
の形態によればＤＲＡＭ等の半導体記憶装置の構造設
計、プロセス設計の自由度が増大する。その結果、ギガ
ビットＤＲＡＭ等の半導体記憶装置に必須な、小面積大
容量のキャパシタ部を形成でき、半導体記憶装置の微細
化、大容量化を容易に可能にすることができる。さらに
導電性ペロブスカイト酸化物電極材料はキャパシタ絶縁
膜であるペロブスカイト型酸化物誘電体ときわめて良好
な結晶整合性を持ち、さらにはＳｉＯ₂等の周辺の層間
絶縁膜との密着性や界面特性もよい。したがって界面不
整合に起因する界面電荷の蓄積の問題や結晶歪みによる
誘電体の特性劣化の問題もない。以上のように本発明の
第４の実施の形態によれば誘電率が大きくかつメモリ機
能の安定性のきわめて良好なキャパシタ部を形成するこ
とができる。

【００７９】本発明の第４の実施の形態のＤＲＡＭの製
造方法は実質的に、第２の実施の形態と同一である。第
２の実施の形態の内堀型トレンチの深さが薄くなった極
限と考えることもでき。したがって、本発明の第４の実
施の形態の薄膜キャパシタの下部電極２４２のパターニ
ング（分離）はＣＭＰを用いれば容易に可能である。す
なわち、第４の層間絶縁膜に、下部電極２４２の厚みと
等しい深さの溝を形成し、この溝を含めた全面にスパッ
タリング法又はＣＶＤ法で導電性ペロブスカイト酸化物
を堆積し、ＣＭＰで平坦化すれば下部電極２４２は図７
に示すように分離できる。他の製造工程は第２の実施の
形態と同様である。ただし、ＳＯＳ膜３０３はサファイ
ア基板３０２の上にエピタキシャル成長すればよい。サ
ファイア基板（１０１２）面とＳｉ（１００）面との格
子定数が近いので、良好なエピタキシャル成長ができ
る。なお、サファイア基板３０２のかわりにスピネル
（Ａｌ₂Ｏ₃−ＭｇＯ）を用いてもよい。

【００８０】さらに、バリア層はプラグ形成のためのコ
ンタクトホールからはみ出して形成することも可能であ
り、この場合はプラグの断面積よりも大きく、下部電極
の面積よりも小さな面積で形成することができる。特に
内掘型トレンチの側壁部には形成せず、該トレンチの底
部に形成することも可能である。

【００８１】

【発明の効果】以上説明したように本発明によれば、下
部電極の一部のみにバリアー層が形成されているので、
キャパシタ部と周辺の絶縁膜との密着が良好である。

【００８２】本発明によれば、下部電極の一部のみにバ
リアー層が形成されているので、トレンチ構造のような
筒型形状部を有するキャパシタにおいて、バリアー層の
厚み分だけ面積利用効率が低下することもない。特にこ
のことは各層の厚みが平面寸法のオーダーとなりつつあ
るギガビットＤＲＡＭ等のナノメータ半導体記憶装置に
対し有利な効果をもたらすものである。

【００８３】また、本発明によれば、導電性ペロブスカ
イト酸化物をキャパシタの下部電極に用いた場合に起こ
るプラグ・下部電極界面の反応や、プラグ表面の酸化に
よる表面荒れの問題、界面における相互拡散によるキャ
パシタ特性の劣化の問題を、プラグ上部を貴金属からな
るバリアー層によって作成することによって防止でき
る。したがって本発明によれば良好な誘電特性を有した
全酸化物キャパシタが可能で、高い信頼性をもつペロブ
スカイト型酸化物キャパシタが実現でき、ギガビットＤ
ＲＡＭ等の高集積密度で、高信頼性を有した半導体記憶
装置が得られる。

【図面の簡単な説明】

【図１】本発明の第１実施の形態に係るＤＲＡＭの平面
図（ａ）およびその断面図（ｂ）である。

【図２】本発明の第１の実施の形態に係るＤＲＡＭの製
造工程を説明するための断面図（その１）である。

【図３】本発明の第１の実施の形態に係るＤＲＡＭの製
造工程を説明するための断面図（その２）である。

【図４】本発明の第２の実施の形態に係るＤＲＡＭの断
面図である。

【図５】本発明の第３の実施の形態に係るＤＲＡＭの断
面図である。

【図６】本発明の第３実施の形態の他の例に係り、キャ
パシタ部分を拡大して示す図である。

【図７】本発明の第４の実施の形態に係るＤＲＡＭの断
面図である。

【符号の説明】

１２ｎ基板１９ｐウェル２５ワード線２９ゲート酸化膜１０３素子分離酸化膜１６７，４６７，４７６，４７７，４７８層間絶縁膜２３１ソース領域２３２ドレイン領域２０１ｐ基板２０３ＳＯＩ膜２３３ビット線２１３，２１４コンタクト電極２２４，２３４プラグ電極２３５バリアー層２３６アドヒージョン層２４２導電性ペロブスカイト酸化物下部電極２４３高誘電体膜あるいは強誘電体膜（キャパシタ絶
縁膜）２４４導電性ペロブスカイト酸化物上部電極３０２サファイア基板３０３ＳＯＳ膜

Claims

【特許請求の範囲】

【請求項１】スイッチングトランジスタと、該スイッ
チングトランジスタの上方に設けられた内堀型トレンチ
内に電荷蓄積部を少なくとも有する半導体記憶装置であ
って、該電荷蓄積部は下部電極、キャパシタ絶縁膜、上部電極
とから構成され、該下部電極の一部のみに接して形成されたバリアー層を
介して該スイッチングトランジスタの一方の主電極と該
電荷蓄積部とが電気的に結合し、該下部電極の他の部分
は内堀型トレンチ側壁部に露出した絶縁膜に接している
ことを特徴とする半導体記憶装置。
【請求項２】スイッチングトランジスタと、電荷蓄積
部とを有する半導体記憶装置であって、該電荷蓄積部は導電性ペロブスカイト酸化物から成る下
部電極を具備し、該下部電極の一部のみに接して形成されたバリアー層を
介して、該スイッチングトランジスタの一方の主電極と
該電荷蓄積部とが電気的に結合し、該下部電極の他の部
分は下地となる絶縁膜に接していることを特徴とする半
導体記憶装置。
【請求項３】前記バリアー層には前記バリアー層とは
異なる材料からなるアドヒージョン層が接続され、前記
バリアー層は該アドヒージョン層を介して前記スイッチ
ングトランジスタの一方の主電極と電気的に結合してい
ることを特徴とする請求項１又は２記載の半導体記憶装
置。