JP2002100747A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 デザインルール0.15μm以降の微細なDRAMで
は、キャパシタ下部電極とキャパシタ下部電極プラグ間
の重ね合せマージンが十分にとれないため、高誘電率誘
電体膜とプラグ材料が接触し、リーク電流が大きくなる
問題があった。 【解決手段】 層間絶縁体膜上に露出したキャパシタ下
部電極プラグの突起部に、スパッタ法のような段差被覆
性の乏しい成膜方法によりキャパシタ下部電極を形成す
る。かかる構造では、誘電体膜はプラグの突起部上では
厚く形成されるが、プラグ側面では形成されないので、
プラグと高誘電率誘電体膜とを効果的に電気的分離する
ことができる。この構造および製造方法を用いることに
より、キャパシタ下部電極プラグに対して自己整合的に
キャパシタ下部電極を形成できるため、重ね合せマージ
ンの不足の問題を解消できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関するもので、特にキャパシタ構造及び
その製造方法に関する。

【０００２】

【従来の技術】以下にデザインルールが0.15μm程度の
ＤＲＡＭ(Dynamic Random Access Memory)の製造方法を
例にして、従来の高誘電率誘電体膜を具備したキャパシ
タ構造を具備する半導体装置の構造および製造方法を説
明する。図２７〜３０は従来のキャパシタ構造を具備す
る半導体装置の製造方法の一部を示す図であり、また図
３１は従来のキャパシタ構造を具備する半導体装置の上
面図で、図２７〜３０は図３１のA-A線断面に該当す
る。

【０００３】図２７〜図３０は従来の半導体装置の製造
方法のうち、特にキャパシタ構造を作製する工程を示し
ている。図中、１はシリコン基板、２は第１の熱酸化
膜、３は第１の窒化膜、４はパターニングされた第１の
窒化膜、５は素子分離領域、６は第２の熱酸化膜、７は
リンドープトポリシリコン（７ａ）とタングステンシリ
サイド（７ｂ）からなる二層膜、８は第２の窒化膜、９
はゲート電極、１０はソース／ドレイン領域、１１は第
３の窒化膜、１２は第１の層間絶縁膜、１３はコンタク
トプラグ、１４は第２の層間絶縁膜、１５はビット線、
１６は第４の窒化膜、１７は第５の窒化膜からなるサイ
ドウォール、１８は第３の層間絶縁膜、２１はキャパシ
タ下部電極プラグ、２１ａはキャパシタ下部電極プラグ
２１用のコンタクトホール、２５はキャパシタ下部電
極、２６は高誘電率誘電体膜、２７はキャパシタ上部電
極、３５はチタン（Ti）膜および窒化チタン（TiN）膜
からなる二層膜、をそれぞれ示す。

【０００４】シリコン基板１上にＭＯＳ(Metal Oxide S
emiconductor)トランジスタが形成されたウエハにビッ
ト線１５、酸化膜からなる第１の層間絶縁膜１２、酸化
膜からなる第２の層間絶縁膜１４、コンタクトプラグ１
３を形成した後、CVD（Chemical Vapor Deposition）法
でビット線１５上部と第２の層間絶縁膜１４を覆うよう
に300ｎｍ程度の酸化膜からなる第３の層間絶縁膜１８
を形成する。第３の層間絶縁膜１８形成後の断面を図２
７に示す。

【０００５】第３の層間絶縁膜１８中にドライエッチン
グにより、キャパシタ下部電極プラグ２１用のコンタク
トホール２１ａを形成する。キャパシタ下部電極プラグ
２５形成前の断面図を図２８に示す。

【０００６】コンタクトホール２１ａ形成後のウエハに
CVD法でリンドープトポリシリコンを150ｎｍ程度成膜し
て、CMP法で平坦化してキャパシタ下部電極プラグ２１
を埋設する。バリアメタルとなるチタン（Ti）膜および
窒化チタン（TiN）膜からなる二層膜３５をプラグ上部
のみに形成した後、キャパシタ下部電極２５となる第１
のルテニウム（Ru）膜を400ｎｍ程度成膜し、フォトリ
ソグラフィ技術および異方性ドライエッチング技術で所
望の部分のみ第１のルテニウム膜からなるキャパシタ下
部電極２５を形成する。

【０００７】このキャパシタ下部電極プラグ２１はキャ
パシタ下部電極２５とN⁺ソース／ドレイン領域１０Ｂを
コンタクトプラグ１３を介して接続するために設けられ
る。すなわち、キャパシタ下部電極２５はキャパシタ下
部電極プラグ２１、コンタクトプラグ１３を介してメモ
リセル部のN⁺ソース／ドレイン領域１０Ｂに接続され
る。キャパシタ下部電極２５形成後の断面図を図２９に
示す。

【０００８】キャパシタ下部電極２５の側面及び上部に
キャパシタ誘電体膜となる(Ba,Sr)TiO₃のような高誘電
率誘電体膜２６をCVD法で30ｎｍ程度成膜し、キャパシ
タ上部電極２７となる第２のルテニウム（Ru）膜をスパ
ッタ法あるいはCVD法で50ｎｍ程度成膜する。フォトリ
ソグラフィ技術および異方性ドライエッチング技術でメ
モリセル部以外の第２のルテニウム膜を除去してキャパ
シタ上部電極２７を形成すると、図３０に示すキャパシ
タ構造が完成する。

【０００９】かかるウエハ上に、図示しないがCVD法で5
00ｎｍ程度の厚さの酸化膜からなる層間絶縁膜を成膜
し、さらにその上にアルミ配線を形成することにより高
誘電率誘電体膜によるキャパシタを具備した半導体装置
が完成する。

【００１０】

【発明が解決しようとする課題】上述の高誘電率誘電体
膜２６を用いた立体構造キャパシタを製造する際に生じ
る問題点を、図３１のキャパシタ下部電極２５の底部３
６とキャパシタ下部電極プラグ２１の上部３７の配置図
を参照しながら説明する。図３１はメモリセルの最小寸
法をFとした場合に、4F×2Fで表される基本的なメモリ
セル配置図で、キャパシタ下部電極底部３６は短辺F、
長辺3Fの寸法となる。キャパシタ下部電極コンタクト
径、すなわちキャパシタ下部電極底部３６相互の間隔に
ついても最小寸法Fでレイアウトしている。

【００１１】従来例の半導体装置における問題点は、フ
ォトリソグラフィ技術における転写工程でキャパシタ下
部電極底部３６とキャパシタ下部電極プラグ上部３７そ
れぞれの転写パターンの重ね合わせがずれると、そのず
れの度合いに対応して、キャパシタ下部電極底部３６も
キャパシタ下部電極プラグ上部３７に対してずれて形成
される点にある。この場合、キャパシタ下部電極底部３
６から露出したキャパシタ下部電極プラグ上部３７に高
誘電率誘電体膜２６が直接接触することとなるが、キャ
パシタ下部電極プラグ上部３７が高誘電率誘電体膜２６
と直接接触すると不具合が生じる。

【００１２】すなわち、キャパシタ下部電極プラグ上部
３６露出部で高誘電率誘電体膜２６と接触している部分
は、高誘電率誘電体膜２６からキャパシタ上部電極２７
へと電流が流れるリークパスとなりやすく、素子特性を
著しく劣化させるので、例えばＤＲＡＭ生産を行った際
に十分な歩留りが確保できない。

【００１３】キャパシタ下部電極プラグ上部３７の露出
を防止するために、キャパシタ下部電極底部３６の幅を
広くして、キャパシタ下部電極プラグ上部３７の面積を
相対的に縮小する手段も考えられるが、この場合、キャ
パシタの面積、すなわちキャパシタ下部電極底部３６の
面積は所望のキャパシタ容量設計値から要求される面積
以上に不要に増大し、半導体装置のチップ面積が大きく
なる不具合を招来する。

【００１４】かかる手段を用いずフォトリソグラフィ技
術のみで対応しようとすると、0.15μmのデザインルー
ル以降の世代のＤＲＡＭではキャパシタ下部電極プラグ
上部３６に対するキャパシタ下部電極パターンの重ね合
わせマージンを十分に確保することができない。

【００１５】本発明はかかる欠点を克服したキャパシタ
構造を具備する半導体装置およびこの半導体装置の製造
方法に関するものである。

【００１６】

【課題を解決するための手段】本発明に係る半導体装置
は、ＭＯＳトランジスタ領域に形成された層間絶縁膜
と、層間絶縁膜を貫通し、層間絶縁膜上に露出した突起
部を有するキャパシタ下部電極プラグと、突起部上に自
己整合的に形成され突起部以外の領域と電気的に分離さ
れたキャパシタ下部電極と、キャパシタ下部電極上に形
成された高誘電率誘電体膜と、高誘電率誘電体膜上に形
成されたキャパシタ上部電極と、を備えたものである。

【００１７】また、本発明に係る半導体装置は、上述の
突起部の側面に、絶縁膜からなる保護膜が形成されてい
るとしたものである。

【００１８】また、本発明に係る半導体装置は、上述の
保護膜が少なくとも１以上で、それぞれ上部になるにし
たがい断面積が増大する逆テーパ状の膜からなるとした
ものである。

【００１９】また、本発明に係る半導体装置は、ＭＯＳ
トランジスタ領域に形成された層間絶縁膜と、層間絶縁
膜中を逆テーパ状を呈しながら貫通し、層間絶縁膜上に
露出した突起部を有するキャパシタ下部電極プラグと、
突起部上に自己整合的に形成され突起部以外の領域と電
気的に分離されたキャパシタ下部電極と、キャパシタ下
部電極上に形成された高誘電率誘電体膜と、高誘電率誘
電体膜上に形成されたキャパシタ上部電極と、を備えた
ものである。

【００２０】また、本発明に係る半導体装置は、上述の
キャパシタ下部電極プラグの側面を被覆するように絶縁
膜が形成されていることとしたものである。

【００２１】また、本発明に係る半導体装置は、ＭＯＳ
トランジスタ領域に形成された層間絶縁膜と、層間絶縁
膜を貫通し、層間絶縁膜上に露出した突起部を有するキ
ャパシタ下部電極プラグと、層間絶縁膜および突起部の
側面を被覆するよう形成された絶縁膜と、突起部の上面
に自己整合的に形成され突起部の上面部以外の領域と電
気的に分離されたキャパシタ下部電極と、キャパシタ下
部電極上に形成された高誘電率誘電体膜と、高誘電率誘
電体膜上に形成されたキャパシタ上部電極と、を備えた
こととしたものである。

【００２２】また、本発明に係る半導体装置は、隣接す
る突起部間の距離が0.2μm以下であることとしたもので
ある。

【００２３】また、本発明に係る半導体装置は、上述の
キャパシタ下部電極プラグがシリコン（Si）、窒化チタ
ン（TiN）、チタン（Ti）、窒化チタンシリサイド（TiS
iN）、タングステン（W）、窒化タングステン（WN）、
窒化タンタル(TaN)、窒化タンタルシリサイド（TaSi
N）、窒化チタンアルミニウム（TiAlN）の何れかの材料
からなるものである。

【００２４】また、本発明に係る半導体装置は、上述の
キャパシタ下部電極が白金（Pt）、ルテニウム（Ru）、
イリジウム（Ir）、酸化ルテニウム（RuO₂）、酸化イリ
ジウム（IrO₂）、タングステン（W）、窒化タングステ
ン（WN）、酸化ストロンチウムルテニウム（SrRuO₃）の
何れかの材料からなるものである。

【００２５】また、本発明に係る半導体装置は、上述の
高誘電率誘電体膜がチタン酸バリウム・ストロンチウム
膜（(Ba,Sr)TiO₃）、酸化タンタル膜（Ta₂O₅）、チタン
酸ジルコン酸鉛膜（Pb(Zr、Ti)O₃）、タンタル酸ストロ
ンチウム・ビスマス膜（SrBi ₂Ta₂O₅）の何れかの材料か
らなるものである。

【００２６】本発明に係る半導体装置の製造方法は、半
導体基板上にＭＯＳトランジスタを作製する工程と、Ｍ
ＯＳトランジスタ領域上に層間絶縁膜、窒化膜、酸化膜
を順次形成する工程と、層間絶縁膜、窒化膜、および酸
化膜を貫通するキャパシタ下部電極プラグを埋設する工
程と、酸化膜をエッチングにより除去して層間絶縁膜の
表面にキャパシタ下部電極プラグの突起部を露出させる
工程と、層間絶縁膜の表面および突起部を酸化膜で被覆
する工程と、エッチングにより突起部の側面に酸化膜か
らなる保護膜を形成する工程と、エッチングにより突起
部の側面で酸化膜からなる保護膜の下部にさらに窒化膜
からなる保護膜を形成する工程と、突起部上にキャパシ
タ下部電極を自己整合的に形成する工程と、キャパシタ
下部電極上に高誘電率誘電体膜を形成する工程と、高誘
電率誘電体膜上にキャパシタ上部電極を形成する工程
と、を含んでなるものである。

【００２７】また、本発明に係る半導体装置の製造方法
は、半導体基板上にＭＯＳトランジスタを作製する工程
と、ＭＯＳトランジスタ領域上に層間絶縁膜を形成する
工程と、層間絶縁膜中に逆テーパ状を呈しながら貫通す
るキャパシタ下部電極プラグを埋設する工程と、層間絶
縁膜の一部を除去してキャパシタ下部電極プラグの突起
部を形成する工程と、突起部上にキャパシタ下部電極を
自己整合的に形成する工程と、キャパシタ下部電極上に
高誘電率誘電体膜を形成する工程と、高誘電率誘電体膜
上にキャパシタ上部電極を形成する工程と、を含んでな
るものである。

【００２８】また、本発明に係る半導体装置の製造方法
は、上述のキャパシタ下部電極プラグの側面を被覆する
よう絶縁膜を形成したものである。

【００２９】また、本発明に係る半導体装置の製造方法
は、半導体基板上にＭＯＳトランジスタを作製する工程
と、ＭＯＳトランジスタ領域上に層間絶縁膜を形成する
工程と、層間絶縁膜を貫通するキャパシタ下部電極プラ
グを埋設する工程と、層間絶縁膜の一部を除去してキャ
パシタ下部電極プラグの突起部を形成する工程と、層間
絶縁膜と突起部を被覆するよう窒化膜を形成する工程
と、突起部上面の窒化膜を除去する工程と、突起部上に
キャパシタ下部電極を自己整合的に形成する工程と、キ
ャパシタ下部電極上に高誘電率誘電体膜を形成する工程
と、高誘電率誘電体膜上にキャパシタ上部電極を形成す
る工程と、を含んでなるものである。

【００３０】また、本発明に係る半導体装置の製造方法
は、上述のキャパシタ下部電極をスパッタ法により形成
したものである。

【００３１】また、本発明に係る半導体装置の製造方法
は、上述のキャパシタ下部電極を２回の成膜によって形
成する工程を含んでなるものである。

【００３２】

【発明の実施の形態】実施例１．以下に本発明の実施例
１であるデザインルールが0.15μm程度の半導体装置及
び製造方法を、図１〜図１４に基づき説明する。実施例
１は図３１の上面図に示された半導体装置のレイアウト
中のA-A線のキャパシタ部分の断面図を表す。

【００３３】シリコン基板上１に１０ｎｍ程度の第１の
熱酸化膜２を形成し、さらにCVD法で５０ｎｍ程度の第
１の窒化膜３を成膜する。フォトリソグラフィ技術およ
びエッチング技術で、図１に示すように、ＭＯＳトラン
ジスタを作製する活性領域上のみ第１の窒化膜３で被覆
されるようパターニングする。パターニングされた第１
の窒化膜４をエッチングマスクとしてシリコン基板１を
異方性エッチングによって３００ｎｍ程度エッチング
し、さらにCVD法によってシリコン基板１上の全面に第
１の酸化膜を４００ｎｍ程度成膜した後、CMP(Chemical
Mechanical Polishing)法により第１の酸化膜を平坦化
する。次いでパターニングされた第１の窒化膜４および
第１の熱酸化膜２を除去することにより、素子分離領域
５が形成される。素子分離領域５形成後の断面を図２に
示す。

【００３４】熱酸化法でＭＯＳトランジスタのゲート酸
化膜となる第２の熱酸化膜６を７ｎｍ程度形成した後、
リンが高濃度にドープされたリンドープトポリシリコン
膜７ａとタングステンシリサイド(WSi₂)膜７ｂの二層膜
（以下ポリサイド膜とする）をCVD法でそれぞれ50ｎｍ
程度ずつ成膜する。

【００３５】さらにCVD法で第２の窒化膜８を100ｎｍ程
度成膜する。この第２の窒化膜８はポリサイド膜からな
るゲート電極加工時のエッチングマスクの役割をする。
フォトリソグラフィ技術および異方性エッチング技術で
所望の領域だけ第２の窒化膜８を残し、続いて第２の窒
化膜８をエッチングマスクにしてポリサイド膜を異方性
エッチングしてゲート電極９を形成する。

【００３６】続いて、イオン注入技術を適用して、ゲー
ト電極９および素子分離領域５に対して自己整合的にリ
ンイオンを1×１０¹³cm^-2程度のドーズ量で注入してＭ
ＯＳトランジスタ中の相対的に不純物濃度の低いソース
／ドレイン領域１０を形成する。ソース／ドレイン領域
形成後の断面図を図３に示す。

【００３７】図３中、ソース／ドレイン領域１０Ａには
後工程でビット線用プラグを介してビット線が接続さ
れ、ソース／ドレイン領域１０Ｂには後工程でコンタク
トプラグおよびキャパシタ下部電極プラグを介してキャ
パシタ下部電極に接続される。

【００３８】ソース／ドレイン領域形成１０後のウエハ
上にCVD法で第３の窒化膜１１を30ｎｍ程度成膜する。
この第３の窒化膜１１はビット線用プラグ、及び、コン
タクトプラグ用のコンタクトホールの開口を行う際のエ
ッチングストッパーの役割をする。イオン注入技術でゲ
ート電極９および素子分離領域５に対して自己整合的に
ヒ素イオンを５×１０^{1 5}cm^-2程度のドーズ量で注入して
ＭＯＳトランジスタの相対的に不純物濃度の高いソース
／ドレイン領域、いわゆるソース／ドレイン領域を形成
する。ソース／ドレイン領域形成後の断面図を図４に示
す。

【００３９】以上の工程を経て、シリコン基板１上にＭ
ＯＳトランジスタが形成される。

【００４０】さらにCVD法で400ｎｍ程度の酸化膜からな
る第１の層間絶縁膜１２を形成した後、フォトリソグラ
フィ技術および異方性ドライエッチング技術でキャパシ
タ下部電極プラグとソース／ドレイン領域１０Ｂとを電
気的に接続するための直径0.15μm程度のコンタクトプ
ラグ１３をソース／ドレイン領域１０Ｂ上に形成する。

【００４１】続いて、リンをド−プしたポリシリコン膜
をCVD法で成膜した後、CMP法により不要なポリシリコン
膜部分を除去してウエハ表面を平坦化する。この結果、
第１の層間絶縁膜１２を貫通したコンタクトプラグ１３
が形成される。コンタクトプラグ１３形成後の断面図を
図５に示す。コンタクトプラグ１３は上部に形成される
キャパシタ下部電極プラグ２１の持ち上げプラグとして
機能する。

【００４２】CVD法により、コンタクトプラグ１３上
部、第２の層間絶縁膜１４を覆うように100ｎｍ程度の
酸化膜からなる第２の層間絶縁膜１４を形成する。第２
の層間絶縁膜１４形成後の断面図を図６に示す。

【００４３】フォトリソグラフィ技術および酸化膜異方
性ドライエッチング技術でソース／ドレイン領域１０Ａ
上に直径0.15μm程度のビット線とソース／ドレイン領
域１０Aを接続するためのプラグ（以下BCプラグとよ
ぶ）を形成する。ゲート電極９と同種類のポリシリコン
膜１５ａとタングステンシリサイド膜１５ｂからなるポ
リサイド膜をCVD法で成膜し、タングステンシリサイド
膜１５ｂ上部に第４の窒化膜１６を成膜した後、フォト
リソグラフィ技術および異方性ドライエッチング技術で
所望のパターンを形成する。

【００４４】このポリシリコン膜１５ａとタングステン
シリサイド膜１５ｂの２層で構成されるポリサイド膜か
らなるビット線１５の線幅は0.15μm程度で、BCプラグ
を介してソース／ドレイン領域１０Ａに電気的に接続さ
れる。ビット線１５を覆うように第５の窒化膜を30ｎｍ
程度成膜した後、窒化膜のエッチバックを行い、ビット
線１５の側壁に第５の窒化膜からなるサイドウォール１
７を形成する。窒化膜サイドウォール１７形成後のウエ
ハ断面図を図７に示す。

【００４５】ビット線１５パターン形成後のウエハ上に
CVD法によって成膜された膜厚400ｎｍ程度の酸化膜から
なる第３の層間絶縁膜１８を形成する。CMP法によりウ
エハを平坦化した後、第６の窒化膜１９を50ｎｍ、酸化
膜２０を50ｎｍ程度、順次積層する。各層成膜後の断面
図を図８に示す。

【００４６】フォトリソグラフィ技術によりキャパシタ
下部電極コンタクト用のレジストパターンを形成し、レ
ジストパターンをマスクとして異方性エッチングにより
酸化膜２０、第６の窒化膜１９、第３の層間絶縁膜１８
および第２の層間絶縁膜１４をコンタクトプラグ１３上
部が露出するまでエッチングし、コンタクトホールを設
ける。

【００４７】この場合の酸化膜異方性エッチングは酸化
膜２０、第６の窒化膜１９をエッチングした後は、ビッ
ト線１５を覆っている第３の窒化膜１６をエッチングし
ないように、第３の窒化膜１６のエッチングレートが小
さくなるような条件下で第３の層間絶縁膜１８をエッチ
ングする。また、キャパシタ下部電極コンタクト用のパ
ターンは後工程で形成するキャパシタ下部電極より若干
内側に小さいパターンに設定する。

【００４８】CVD法やスパッタ法等によってコンタクト
ホールを埋め込むようにポリシリコン（Si）、窒化チタ
ン（TiN）、チタン（Ti）、窒化チタンシリサイド（TiS
iN）、タングステン（W）、窒化タングステン（WN）、
窒化タンタル(TaN)、窒化タンタルシリサイド（TaSi
N）、窒化チタンアルミニウム（TiAlN）等のいずれかの
材料からなる導電膜を形成した後、CMP法によって平坦
化して、キャパシタ下部電極プラグ２１を形成する。平
坦化後の素子断面図を図９に示す。このキャパシタ下部
電極プラグ２１の上部で酸化膜２０および第６の窒化膜
１９中に埋め込まれた部分は後工程でキャパシタ下部電
極用の突起部２３となる。

【００４９】全面エッチングにより酸化膜２０を除去す
る。この結果、キャパシタ下部電極プラグ２１の上部が
表面上に露出する。次にウエハ全面にＣＶＤ法により酸
化膜２２を成膜する。酸化膜22成膜後の断面図を図１０
に示す。

【００５０】酸化膜２２をエッチバックすることにより
キャパシタ下部電極用突起部２３の側面に酸化膜からな
る保護膜２４ａの形成を行う。この断面図を図１１に示
す。

【００５１】次に第６の窒化膜１９をウェットエッチン
グする。この時、キャパシタ下部電極用突起部２３の側
面に第６の窒化膜からなる保護膜２４ｂが形成される。

【００５２】以上の工程により図１２に示すようなキャ
パシタ下部電極を自己整合的に形成するための突起部２
３が形成される。なお、実施例１ではキャパシタ下部電
極プラグ２１とキャパシタ下部電極用突起部２３とを一
体的に形成したが、キャパシタ下部電極プラグ２１と突
起部２３を別個に形成しても同様の効果がある。

【００５３】スパッタ法のような段差被覆性の乏しい成
膜方法により、白金（Pt）、ルテニウム（Ru）、イリジ
ウム（Ir）、酸化ルテニウム（RuO₂）、酸化イリジウム
（IrO₂）、タングステン（W）、窒化タングステン（W
N）、酸化ストロンチウムルテニウム（SrRuO₃）等のい
ずれかの材料から成るキャパシタ下部電極２５を形成す
る。成膜後の断面図を図１３に示す。なお、キャパシタ
下部電極２５形成の際、キャパシタ下部電極用突起部２
３の上部以外の第３の層間絶縁膜１８上にも上記材料か
らなる導電膜２５ａが一部付着するが、キャパシタ下部
電極２５とは孤立しているので、後述するように電気的
に接続されることはなく、したがって、リーク電流の経
路にもなりえない。

【００５４】ここで、スパッタ法では、キャパシタ下部
電極用突起部２３の上部では正常に形成されるが、キャ
パシタ下部電極用突起部２３の側面は上面に比べて成膜
レートが極めて低いので成膜されにくい特徴がある。特
に複数のキャパシタ下部電極用突起部２３の間隙で突起
部側面の成膜レート低下の傾向が顕著である。

【００５５】またキャパシタ下部電極用突起部２３の側
面に接した部分も成膜レートが遅い傾向にある。かかる
側面での成膜レート低下は隣接するキャパシタ下部電極
との間隙に対する側面のアスペクト比が高くなるに従い
顕著になっていくため、隣接するキャパシタ下部電極用
突起部２３との間隔が狭いほど、キャパシタ下部電極用
突起部２３高さが低くても上面と側面の成長レートが相
対的に大きくなる、すなわち高選択比となる効果が顕著
になる。よって、本発明によるキャパシタ構造では、突
起部２３の間隔は０．２μｍ以下が好適である。

【００５６】上述したようなキャパシタ下部電極用突起
部２３に設けられた、下部になるほど外周が縮小する形
状を呈するキャパシタ下部電極２５では、下部になるほ
どスパッタ粒子が到達しにくくなり、成膜されない部分
が生じる。かかるキャパシタ下部電極２５の形状の効果
により、後述するようにキャパシタ下部電極２５と第３
の層間絶縁膜１８上に形成される電極膜２５ａとを容易
に電気的に分離することができる。

【００５７】ここではスパッタ法を例にして説明した
が、熱CVD法やプラズマCVD法でも段差被覆性の乏しい成
膜条件を選択して成膜することにより同様の効果が得ら
れることは言うまでもない。

【００５８】キャパシタ下部電極２５上にチタン酸バリ
ウム・ストロンチウム膜（(Ba,Sr)TiO₃）、酸化タンタ
ル膜（Ta₂O₅）、チタン酸ジルコン酸鉛膜（Pb(Zr、Ti)O
₃）、タンタル酸ストロンチウム・ビスマス膜（SrBi₂Ta
₂O₅）等の何れかの材料からなる高誘電率誘電体膜２６
を成膜し、さらにその上にキャパシタ上部電極２７を形
成して、図１４に示すようなキャパシタ構造が完成す
る。

【００５９】かかるウエハ上に、図示しないがCVD法で
酸化膜を500ｎｍ程度成膜して層間絶縁膜を形成し、さ
らにアルミ配線を形成することにより高誘電率誘電体膜
によるキャパシタ構造を具備した半導体装置が完成す
る。

【００６０】本キャパシタ構造では、キャパシタ下部電
極２５はキャパシタ下部電極プラグ２１に対して、自己
整合的、すなわちフォトリソグラフィ技術を適用するこ
となく形成されるので、従来方法で問題になったキャパ
シタ下部電極プラグ２１に対するキャパシタ下部電極２
５の転写パターンの重ね合わせマージンの十分な確保は
全く不要となる。この結果、本キャパシタ構造ではキャ
パシタ下部電極プラグ２１と高誘電率誘電体膜２６との
接触は生じえないので、素子特性を著しく劣化させるキ
ャパシタ下部電極プラグ２１から高誘電率誘電体膜２
６、キャパシタ上部電極２７へのリーク電流を有効に防
止できる。

【００６１】また、本キャパシタ構造では、キャパシタ
下部電極用突起部２３の側面に酸化膜の保護膜２４ａお
よび第６の窒化膜１９による保護膜２４ｂを設けたこと
により、キャパシタ下部電極２５をキャパシタ下部電極
プラグ２１に対して自己整合的に作製する場合に問題と
なるキャパシタ下部電極プラグ２１中の突起部２３と高
誘電率誘電体膜２６の接触も、極めて効果的に防止でき
る。

【００６２】実施例２．以下、実施例２の発明を図１５
〜１９に基づき説明する。なお、図７までは実施例１と
同様なので省略する。第２の層間絶縁膜１４表面及びビ
ット線１５上部にCVD法で400ｎｍ程度の酸化膜からなる
第３の層間絶縁膜１８を形成した後、CMP法によりウエ
ハ表面を平坦化する。次にフォトリソグラフィ技術によ
り、キャパシタ下部電極コンタクト用のパターンを形成
し、第３の層間絶縁間膜１８および第２の層間絶縁膜１
４のエッチングを行いコンタクトプラグ１３上部まで開
口することによって、コンタクトホール２８を形成す
る。

【００６３】コンタクトホール２８形成の際に、エッチ
ングによりコンタクトホール２８上部に図１５に示すよ
うな逆テーパ状を設ける。この逆テーパ形成後のキャパ
シタ下部電極コンタクト用の上部パターン（図示せず）
は、後工程で形成するキャパシタ下部電極より若干内側
に小さいパターンに設定する。

【００６４】逆テーパ状のコンタクトホール２８に、窒
化膜等からなる絶縁体膜２９を形成してエッチバックし
た後、シリコン（Si）、窒化チタン（TiN）、チタン（T
i）、窒化チタンシリサイド（TiSiN）、タングステン
（W）、窒化タングステン（WN）、窒化タンタル(TaN)、
窒化タンタルシリサイド（TaSiN）、窒化チタンアルミ
ニウム（TiAlN）等の何れかの材料をCVD法で形成し、CM
P法により平坦化することにより、図１６に示すような
逆テーパ状の断面を呈するキャパシタ下部電極プラグ３
０を形成する。

【００６５】次に第３の層間絶縁膜１８の一部をエッチ
ングする。以上の工程により図１７に示すようなキャパ
シタ下部電極を設けるための逆テーパ状キャパシタ下部
電極プラグ突起部３１が形成される。なお、実施例２で
はキャパシタ下部電極プラグ３０とキャパシタ下部電極
用突起部の導電体層とを一体的に形成したが、キャパシ
タ下部電極用突起部をキャパシタ下部電極プラグ２１と
は別個に形成しても同様の効果がある。

【００６６】スパッタ法により、白金（Pt）、ルテニウ
ム（Ru）、イリジウム（Ir）、酸化ルテニウム（Ru
O₂）、酸化イリジウム（IrO₂）、タングステン（W）、
窒化タングステン（WN）、酸化ストロンチウムルテニウ
ム（SrRuO₃）等の何れかの材料のような電極材料により
キャパシタ下部電極２５を形成する。図１８にキャパシ
タ下部電極２５形成後の断面図を示す。

【００６７】実施例２ではスパッタ法をキャパシタ下部
電極２５の成膜方法の一例としたが、熱CVD法やプラズ
マCVD法でも段差被覆性の乏しい成膜条件で成膜するこ
とにより同様の効果が得られることは言うまでもない。

【００６８】チタン酸バリウム・ストロンチウム膜（(B
a,Sr)TiO₃）、酸化タンタル膜（Ta₂O₅）、チタン酸ジル
コン酸鉛膜（Pb(Zr、Ti)O₃）、タンタル酸ストロンチウ
ム・ビスマス膜（SrBi₂Ta₂O₅）等の何れかの材料の高誘
電率誘電体膜２６をキャパシタ下部電極２５上に形成
し、さらにキャパシタ上部電極２７を形成して、図１９
に示すキャパシタ構造が完成する。

【００６９】実施例２では、スパッタ法のように段差被
覆性の乏しい成膜方法でキャパシタ下部電極２５を形成
し、さらに図１７に示すようにキャパシタ下部電極用突
起部３１を逆テーパ構造とすることで、キャパシタ下部
電極用突起部３１近傍でキャパシタ下部電極２５形成用
材料のスパッタ粒子が届かず成膜されない部分ができ
る。さらにキャパシタ下部電極プラグ３０の周囲には絶
縁膜２９が被覆されている。かかる逆テーパ形状と絶縁
膜２９の効果により、キャパシタ下部電極用突起部３１
の側面においてキャパシタ下部電極用プラグ３０と高誘
電率誘電体膜２６やキャパシタ上部電極２７との接触を
実施例１に比してより効果的に防止できる結果、より低
リーク電流の高性能の半導体装置を得ることが可能とな
る。

【００７０】実施例３．以下、実施例３の発明を図２０
〜２４に基づき説明する。なお、図１〜図７までは実施
例１と同様なので省略する。第２の層間絶縁膜１４上お
よびビット線１５上部にCVD法で400ｎｍ程度の酸化膜か
らなる第３の層間絶縁膜１８を形成し、CMP法により平
坦化した後、フォトリソグラフィ技術によりキャパシタ
下部電極コンタクト用のパターン（図示せず）を形成
し、このパターンをマスクとして第３の層間絶縁膜１８
および第２の層間絶縁膜１４のエッチングを行い、コン
タクトプラグ１３の上部まで開口し、コンタクトホール
を設ける。この場合のキャパシタ下部電極コンタクト用
のパターンは後工程で形成するキャパシタ下部電極より
若干内側に小さいパターンに設定する。

【００７１】このコンタクトホール中に、シリコン（S
i）、窒化チタン（TiN）、チタン（Ti）、窒化チタンシ
リサイド（TiSiN）、タングステン（W）、窒化タングス
テン（WN）、窒化タンタル(TaN)、窒化タンタルシリサ
イド（TaSiN）、窒化チタンアルミニウム（TiAlN）等の
何れかの材料等をCVD法で埋設し、さらにCMP法によりウ
エハ表面を平坦化することによりキャパシタ下部電極プ
ラグ２１を形成する。第３の層間絶縁膜１８を一定深さ
までウエハ全面にわたりエッチングを行なった後、CVD
法によって露出したキャパシタ下部電極プラグ２１を含
むウエハ表面を被覆するように第７の窒化膜３２を形成
する。第７の窒化膜３２形成後の断面図を図２０に示
す。

【００７２】CMP法によってキャパシタ下部電極プラグ
２１の上面を露出させる。上面露出後の断面図を図２１
に示す。キャパシタ下部電極プラグ２１の上部で平坦面
から露出した部分はキャパシタ下部電極突起部３３とな
る。以上の工程によりキャパシタ下部電極を設けるため
の突起部３３が形成される。

【００７３】実施例３ではキャパシタ下部電極プラグ２
１とキャパシタ下部電極用突起部３３を一体的に形成し
たが、キャパシタ下部電極用突起部３３をキャパシタ下
部電極プラグ２１とは別個に形成しても同様の効果があ
る。

【００７４】図２２に示すように、スパッタ法により、
キャパシタ下部電極用突起部３３上に、白金（Pt）、ル
テニウム（Ru）、イリジウム（Ir）、酸化ルテニウム
（RuO₂）、酸化イリジウム（IrO₂）、タングステン
（W）、窒化タングステン（WN）、酸化ストロンチウム
ルテニウム（SrRuO₃）等の何れかの電極材料から成るキ
ャパシタ下部電極２５を形成する。

【００７５】ここではスパッタ法を成膜方法の一例とし
たが、熱CVD法やプラズマCVD法でも段差被覆性の乏しい
成膜条件で成膜することにより同様の効果が得られるこ
とは言うまでもない。

【００７６】図２３に示すように等方性、あるいは異方
性エッチングによりキャパシタ下部電極２５をエッチバ
ックさせて、キャパシタ下部電極２５の上部以外の側面
はウエハ表面に対してほぼ垂直となっているようなキャ
パシタ下部電極２５ｂを形成する。

【００７７】キャパシタ下部電極２５ｂ上にさらにチタ
ン酸バリウム・ストロンチウム膜（(Ba,Sr)TiO₃）、酸
化タンタル膜（Ta₂O₅）、チタン酸ジルコン酸鉛膜（Pb
(Zr、Ti)O₃）、タンタル酸ストロンチウム・ビスマス膜
（SrBi₂Ta₂O₅）等の何れかの材料からなる高誘電率誘電
体膜２６、キャパシタ上部電極２７を順次形成して、図
２４の断面図に示すようなキャパシタ構造が完成する。

【００７８】実施例３によるキャパシタ構造では、キャ
パシタ下部電極プラグ突起部３３は完全に第７の窒化膜
３２で被覆されているため、キャパシタ下部電極プラグ
２１と高誘電率誘電体膜２６、キャパシタ上部電極２７
とは完全に電気的に分離しているのでリーク電流を有効
に防止することができる。

【００７９】実施例４．実施例３の図２３に示されたキ
ャパシタ構造に、さらに、第２のキャパシタ下部電極３
４をスパッタ法により形成する。第２のキャパシタ下部
電極３４形成後の断面図を図２５に示す。第２のキャパ
シタ下部電極３４をエッチバック後、チタン酸バリウム
・ストロンチウム膜（(Ba,Sr)TiO₃）、酸化タンタル膜
（Ta₂O₅）、チタン酸ジルコン酸鉛膜（Pb(Zr、Ti)
O₃）、タンタル酸ストロンチウム・ビスマス膜（SrBi₂T
a₂O₅）等の何れかの材料からなる高誘電率誘電体膜２
６、キャパシタ上部電極２７を順次形成すると図２６に
示されるような断面を呈するキャパシタ構造を具備する
半導体装置が完成する。

【００８０】実施例４のキャパシタ構造では、実施例１
〜３のキャパシタ構造に比して、キャパシタ電極面積が
実効的に増加するため、キャパシタ下部電極プラグ突起
部３３と高誘電率誘電体膜２６、キャパシタ上部電極２
７との電気的な分離を維持しつつキャパシタ容量が増大
する結果、より高性能の例えばＤＲＡＭのような半導体
装置が得られる効果がある。

【００８１】

【発明の効果】本発明に係る半導体装置では、ＭＯＳト
ランジスタ領域に形成された層間絶縁膜と、層間絶縁膜
を貫通し、層間絶縁膜上に露出した突起部を有するキャ
パシタ下部電極プラグと、突起部上に自己整合的に形成
され突起部以外の領域と電気的に分離されたキャパシタ
下部電極と、キャパシタ下部電極上に形成された高誘電
率誘電体膜と、高誘電率誘電体膜上に形成されたキャパ
シタ上部電極と、を備えたので、キャパシタ下部電極は
キャパシタ下部電極プラグに対して、自己整合的、すな
わちフォトリソグラフィ技術を適用することなく形成さ
れるため、従来方法で問題になったキャパシタ下部電極
プラグに対するキャパシタ下部電極の転写パターンの重
ね合わせマージンの十分な確保は全く不要となる結果、
本キャパシタ構造ではキャパシタ下部電極プラグと高誘
電率誘電体膜との接触は有効に防げるため、素子特性を
著しく劣化させるキャパシタ下部電極プラグから高誘電
率誘電体膜、キャパシタ上部電極へのリーク電流を有効
に防止できる。

【００８２】また、本発明に係る半導体装置では、上述
の突起部の側面に、絶縁膜からなる保護膜が形成されて
いるので、素子特性を著しく劣化させるキャパシタ下部
電極プラグから高誘電率誘電体膜、キャパシタ上部電極
へのリーク電流をより効果的に防止できる。

【００８３】また、本発明に係る半導体装置では、上述
の上述の保護膜が少なくとも１以上で、それぞれ上部に
なるにしたがい断面積が増大する逆テーパ状の膜からな
るとしたので、第２のキャパシタ下部電極プラグの突起
部の電気分離がより完全になる効果がある。

【００８４】また、本発明に係る半導体装置では、ＭＯ
Ｓトランジスタ領域に形成された層間絶縁膜と、層間絶
縁膜中を逆テーパ状を呈しながら貫通し、層間絶縁膜上
に露出した突起部を有するキャパシタ下部電極プラグ
と、突起部上に自己整合的に形成され突起部以外の領域
と電気的に分離されたキャパシタ下部電極と、キャパシ
タ下部電極上に形成された高誘電率誘電体膜と、高誘電
率誘電体膜上に形成されたキャパシタ上部電極と、を備
えたので、キャパシタ下部電極はキャパシタ下部電極プ
ラグに対して、自己整合的、すなわちフォトリソグラフ
ィ技術を適用することなく形成されるため、従来方法で
問題になったキャパシタ下部電極プラグに対するキャパ
シタ下部電極の転写パターンの重ね合わせマージンの十
分な確保は全く不要となることに加えて、突起部の逆テ
ーパ状により、一層キャパシタ下部電極プラグと高誘電
率誘電体膜はより接触しにくくなるため、素子特性を著
しく劣化させるキャパシタ下部電極プラグから高誘電率
誘電体膜、キャパシタ上部電極へのリーク電流をさらに
効果的に防止できる。

【００８５】また、本発明に係る半導体装置では、上述
のキャパシタ下部電極プラグの側面を被覆するように絶
縁膜が形成されているので、キャパシタ下部電極プラグ
に対して自己キャパシタ下部電極を整合的に作製する場
合に懸念されるキャパシタ下部電極プラグ中の突起部と
高誘電率誘電体膜間の接触を極めて効果的に防止でき
る。

【００８６】また、本発明に係る半導体装置では、ＭＯ
Ｓトランジスタ領域に形成された層間絶縁膜と、層間絶
縁膜を貫通し、層間絶縁膜上に露出した突起部を有する
キャパシタ下部電極プラグと、層間絶縁膜および突起部
の側面を被覆するよう形成された絶縁膜と、突起部の上
面に自己整合的に形成され突起部の上面部以外の領域と
電気的に分離されたキャパシタ下部電極と、キャパシタ
下部電極上に形成された高誘電率誘電体膜と、高誘電率
誘電体膜上に形成されたキャパシタ上部電極と、を備え
たので、より一層キャパシタ下部電極プラグと高誘電率
誘電体膜はより接触しにくくなるので、素子特性を著し
く劣化させるキャパシタ下部電極プラグから高誘電率誘
電体膜、キャパシタ上部電極へのリーク電流をさらに有
効に防止できる。

【００８７】また、本発明に係る半導体装置では、隣接
する突起部間の距離が0.2μm以下であるとしたので、低
リーク電流のキャパシタ構造が高密度に形成された半導
体装置を得ることができる。

【００８８】また、本発明に係る半導体装置では、上述
のキャパシタ下部電極プラグがシリコン（Si）、窒化チ
タン（TiN）、チタン（Ti）、窒化チタンシリサイド（T
iSiN）、タングステン（W）、窒化タングステン（W
N）、窒化タンタル(TaN)、窒化タンタルシリサイド（Ta
SiN）、窒化チタンアルミニウム（TiAlN）の何れかの材
料からなるので、信頼性に優れ、低リーク電流の半導体
装置を得ることができる。

【００８９】また、本発明に係る半導体装置では、上述
のキャパシタ下部電極が白金（Pt）、ルテニウム（R
u）、イリジウム（Ir）、酸化ルテニウム（RuO₂）、酸
化イリジウム（IrO₂）、タングステン（W）、窒化タン
グステン（WN）、酸化ストロンチウムルテニウム（SrRu
O₃）の何れかの材料からなるので、信頼性に優れ、かつ
低リーク電流の半導体装置を得ることができる。

【００９０】また、本発明に係る半導体装置では、上述
の高誘電率誘電体膜がチタン酸バリウム・ストロンチウ
ム膜（(Ba,Sr)TiO₃）、酸化タンタル膜（Ta₂O₅）、チタ
ン酸ジルコン酸鉛膜（Pb(Zr、Ti)O₃）、タンタル酸スト
ロンチウム・ビスマス膜（SrBi₂Ta₂O₅）の何れかの材料
からなるので、キャパシタ容量が大きく、かつ低リーク
電流の半導体装置を得ることができる。

【００９１】本発明に係る半導体装置の製造方法では、
半導体基板上にＭＯＳトランジスタを作製する工程と、
ＭＯＳトランジスタ領域上に層間絶縁膜、窒化膜、酸化
膜を順次形成する工程と、層間絶縁膜、窒化膜、および
酸化膜を貫通するキャパシタ下部電極プラグを埋設する
工程と、酸化膜をエッチングにより除去して層間絶縁膜
の表面にキャパシタ下部電極プラグの突起部を露出させ
る工程と、層間絶縁膜の表面および突起部を酸化膜で被
覆する工程と、エッチングにより突起部の側面に酸化膜
からなる保護膜を形成する工程と、エッチングにより突
起部の側面で酸化膜からなる保護膜の下部にさらに窒化
膜からなる保護膜を形成する工程と、突起部上にキャパ
シタ下部電極を自己整合的に形成する工程と、キャパシ
タ下部電極上に高誘電率誘電体膜を形成する工程と、高
誘電率誘電体膜上にキャパシタ上部電極を形成する工程
と、を含んでなるので、従来方法で問題になったキャパ
シタ下部電極プラグに対するキャパシタ下部電極の転写
パターンの重ね合わせマージンの十分な確保は全く不要
となり、さらに突起部の側面に形成された保護膜によっ
て、キャパシタ下部電極プラグから高誘電率誘電体膜、
キャパシタ上部電極へのリーク電流がより一層低い半導
体装置を再現性よく製造することができる。

【００９２】また、本発明に係る半導体装置の製造方法
では、半導体基板上にＭＯＳトランジスタを作製する工
程と、ＭＯＳトランジスタ領域上に層間絶縁膜を形成す
る工程と、層間絶縁膜中に逆テーパ状を呈しながら貫通
するキャパシタ下部電極プラグを埋設する工程と、層間
絶縁膜の一部を除去してキャパシタ下部電極プラグの突
起部を形成する工程と、突起部上にキャパシタ下部電極
を自己整合的に形成する工程と、キャパシタ下部電極上
に高誘電率誘電体膜を形成する工程と、高誘電率誘電体
膜上にキャパシタ上部電極を形成する工程と、を含んで
なるので、さらに低リーク電流の半導体装置を再現性よ
く製造することができる。

【００９３】また、本発明に係る半導体装置の製造方法
では、上述のキャパシタ下部電極プラグの側面を被覆す
るよう絶縁膜を形成したので、よりリーク電流を低減し
うる半導体装置を再現性よく製造することができる。

【００９４】また、本発明に係る半導体装置の製造方法
では、半導体基板上にＭＯＳトランジスタを作製する工
程と、ＭＯＳトランジスタ領域上に層間絶縁膜を形成す
る工程と、層間絶縁膜を貫通するキャパシタ下部電極プ
ラグを埋設する工程と、層間絶縁膜の一部を除去してキ
ャパシタ下部電極プラグの突起部を形成する工程と、層
間絶縁膜と突起部を被覆するよう窒化膜を形成する工程
と、突起部上面の窒化膜を除去する工程と、突起部上に
キャパシタ下部電極を自己整合的に形成する工程と、キ
ャパシタ下部電極上に高誘電率誘電体膜を形成する工程
と、高誘電率誘電体膜上にキャパシタ上部電極を形成す
る工程と、を含んでなるので、さらに低リーク電流の半
導体装置を再現性よく製造することができる。

【００９５】また、本発明に係る半導体装置の製造方法
では、上述のキャパシタ下部電極をスパッタ法により形
成したので、所望のキャパシタ形状を呈し、低リーク電
流の半導体装置を再現性よく製造することができる。

【００９６】また、本発明に係る半導体装置の製造方法
では、上述のキャパシタ下部電極を２回の成膜によって
形成する工程を含んでなるので、低リーク電流でかつキ
ャパシタ容量の大きい高性能の半導体装置を再現性よく
製造することができる。

【図面の簡単な説明】

【図１】 本発明の実施例１の半導体装置の製造フロー
の一部を示す図である。

【図２】 本発明の実施例１の半導体装置の製造フロー
の一部を示す図である。

【図３】 本発明の実施例１の半導体装置の製造フロー
の一部を示す図である。

【図４】 本発明の実施例１の半導体装置の製造フロー
の一部を示す図である。

【図５】 本発明の実施例１の半導体装置の製造フロー
の一部を示す図である。

【図６】 本発明の実施例１の半導体装置の製造フロー
の一部を示す図である。

【図７】 本発明の実施例１の半導体装置の製造フロー
の一部を示す図である。

【図８】 本発明の実施例１の半導体装置の製造フロー
の一部を示す図である。

【図９】 本発明の実施例１の半導体装置の製造フロー
の一部を示す図である。

【図１０】 本発明の実施例１の半導体装置の製造フロ
ーの一部を示す図である。

【図１１】 本発明の実施例１の半導体装置の製造フロ
ーの一部を示す図である。

【図１２】 本発明の実施例１の半導体装置の製造フロ
ーの一部を示す図である。

【図１３】 本発明の実施例１の半導体装置の製造フロ
ーの一部を示す図である。

【図１４】 本発明の実施例１の半導体装置の製造フロ
ーの一部を示す図である。

【図１５】 本発明の実施例2の半導体装置の製造フロ
ーの一部を示す図である。

【図１６】 本発明の実施例2の半導体装置の製造フロ
ーの一部を示す図である。

【図１７】 本発明の実施例2の半導体装置の製造フロ
ーの一部を示す図である。

【図１８】 本発明の実施例2の半導体装置の製造フロ
ーの一部を示す図である。

【図１９】 本発明の実施例2の半導体装置の製造フロ
ーの一部を示す図である。

【図２０】 本発明の実施例3の半導体装置の製造フロ
ーの一部を示す図である。

【図２１】 本発明の実施例3の半導体装置の製造フロ
ーの一部を示す図である。

【図２２】 本発明の実施例3の半導体装置の製造フロ
ーの一部を示す図である。

【図２３】 本発明の実施例3の半導体装置の製造フロ
ーの一部を示す図である。

【図２４】 本発明の実施例3の半導体装置の製造フロ
ーの一部を示す図である。

【図２５】 本発明の実施例4の半導体装置の製造フロ
ーの一部を示す図である。

【図２６】 本発明の実施例4の半導体装置の製造フロ
ーの一部を示す図である。

【図２７】 従来の半導体装置の製造フローの一部を示
す図である。

【図２８】 従来の半導体装置の製造フローの一部を示
す図である。

【図２９】 従来の半導体装置の製造フローの一部を示
す図である。

【図３０】 従来の半導体装置の製造フローの一部を示
す図である。

【図３１】 従来のキャパシタ上部電極のレイアウトを
示す図である。

【符号の説明】

１ シリコン基板、 ２ 第１の熱酸化膜、 ３ 第１
の窒化膜、 ４ パターニングされた第１の窒化膜、
５ 素子分離領域、 ６ 第２の熱酸化膜、７ リンド
ープトポリシリコン（７ａ）とタングステンシリサイド
（７ｂ）からなる二層膜、 ８ 第２の窒化膜、 ９
ゲート電極、 １０ ソース／ドレイン領域、 １１
第３の窒化膜、 １２ 第１の層間絶縁膜、 １３ コ
ンタクトプラグ、 １４ 第２の層間絶縁膜、 １５
ビット線、 １６ 第４の窒化膜、 １７ 第５の窒化
膜からなるサイドウォール、 １８ 第３の層間絶縁
膜、 １９ 第６の窒化膜、 ２０ 酸化膜、 ２１
キャパシタ下部電極プラグ、 ２１ａ キャパシタ下部
電極プラグ２１用のコンタクトホール， ２２ 酸化
膜、 ２３ キャパシタ下部電極用突起部、 ２４ 保
護膜、 ２５ キャパシタ下部電極、 ２５ａ キャパ
シタ下部電極用材料で第３の層間絶縁膜１上に形成され
た膜、 ２６ 高誘電率誘電体膜、 ２７ キャパシタ
上部電極、 ２８ コンタクトホール、 ２９ 絶縁体
膜、 ３０ キャパシタ下部電極プラグ、 ３１ 逆テ
ーパ状キャパシタ下部電極プラグ突起部、 ３２ 第７
の窒化膜、 ３３ キャパシタ下部電極突起部、 ３４
第２のキャパシタ下部電極、３５ チタン（Ti）膜お
よび窒化チタン（TiN）膜からなる二層膜、 ３６ キ
ャパシタ下部電極底部、 ３７ キャパシタ下部電極プ
ラグ上部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒岩 丈晴 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 長永 隆志 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F083 AD21 AD48 FR02 GA09 JA14 JA15 JA17 JA35 JA38 JA39 JA40 JA43 JA44 JA53 KA01 KA05 MA05 MA06 MA17 MA20 PR10 PR29 PR36

Claims (16)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳトランジスタ領域に形成された層
   間絶縁膜と、前記層間絶縁膜を貫通し、前記層間絶縁膜
   上に露出した突起部を有するキャパシタ下部電極プラグ
   と、前記突起部上に自己整合的に形成され前記突起部以
   外の領域と電気的に分離されたキャパシタ下部電極と、
   前記キャパシタ下部電極上に形成された高誘電率誘電体
   膜と、前記高誘電率誘電体膜上に形成されたキャパシタ
   上部電極と、を備えたことを特徴とする半導体装置。
2. 【請求項２】 前記突起部の側面に、絶縁膜からなる保
   護膜が形成されていることを特徴とする請求項１記載の
   半導体装置。
3. 【請求項３】 前記保護膜が少なくとも１以上で、それ
   ぞれ上部になるにしたがい断面積が増大する逆テーパ状
   の膜からなることを特徴とする請求項２記載の半導体装
   置。
4. 【請求項４】 ＭＯＳトランジスタ領域に形成された層
   間絶縁膜と、前記層間絶縁膜中を逆テーパ状を呈しなが
   ら貫通し、前記層間絶縁膜上に露出した突起部を有する
   キャパシタ下部電極プラグと、前記突起部上に自己整合
   的に形成され前記突起部以外の領域と電気的に分離され
   たキャパシタ下部電極と、前記キャパシタ下部電極上に
   形成された高誘電率誘電体膜と、前記高誘電率誘電体膜
   上に形成されたキャパシタ上部電極と、を備えたことを
   特徴とする半導体装置。
5. 【請求項５】 前記キャパシタ下部電極プラグの側面を
   被覆するように絶縁膜が形成されていることを特徴とす
   る請求項４記載の半導体装置。
6. 【請求項６】 ＭＯＳトランジスタ領域に形成された層
   間絶縁膜と、前記層間絶縁膜を貫通し、前記層間絶縁膜
   上に露出した突起部を有するキャパシタ下部電極プラグ
   と、前記層間絶縁膜および前記突起部の側面を被覆する
   よう形成された絶縁膜と、前記突起部の上面に自己整合
   的に形成され前記突起部の上面部以外の領域と電気的に
   分離されたキャパシタ下部電極と、前記キャパシタ下部
   電極上に形成された高誘電率誘電体膜と、前記高誘電率
   誘電体膜上に形成されたキャパシタ上部電極と、を備え
   たことを特徴とする半導体装置。
7. 【請求項７】 隣接する前記突起部間の距離が0.2μm以
   下であることを特徴とする請求項１、４、６いずれか１
   項記載の半導体装置。
8. 【請求項８】 前記キャパシタ下部電極プラグがシリコ
   ン（Si）、窒化チタン（TiN）、チタン（Ti）、窒化チ
   タンシリサイド（TiSiN）、タングステン（W）、窒化タ
   ングステン（WN）、窒化タンタル(TaN)、窒化タンタル
   シリサイド（TaSiN）、窒化チタンアルミニウム（TiAl
   N）の何れかの材料からなることを特徴とする請求項
   １、４、６いずれか１項記載の半導体装置。
9. 【請求項９】 前記キャパシタ下部電極が白金（Pt）、
   ルテニウム（Ru）、イリジウム（Ir）、酸化ルテニウム
   （RuO₂）、酸化イリジウム（IrO₂）、タングステン
   （W）、窒化タングステン（WN）、酸化ストロンチウム
   ルテニウム（SrRuO ₃）の何れかの材料からなることを特
   徴とする請求項１、４、６いずれか１項記載の半導体装
   置。
10. 【請求項１０】 前記高誘電率誘電体膜がチタン酸バリ
    ウム・ストロンチウム膜（(Ba,Sr)TiO₃）、酸化タンタ
    ル膜（Ta₂O₅）、チタン酸ジルコン酸鉛膜（Pb(Zr、Ti)O
    ₃）、タンタル酸ストロンチウム・ビスマス膜（SrBi₂Ta
    ₂O₅）の何れかの材料からなることを特徴とする請求項
    １、４、６いずれか１項記載の半導体装置。
11. 【請求項１１】 半導体基板上にＭＯＳトランジスタを
    作製する工程と、前記ＭＯＳトランジスタ領域上に層間
    絶縁膜、窒化膜、酸化膜を順次形成する工程と、前記層
    間絶縁膜、前記窒化膜、および前記酸化膜を貫通するキ
    ャパシタ下部電極プラグを埋設する工程と、前記酸化膜
    をエッチングにより除去して前記層間絶縁膜の表面にキ
    ャパシタ下部電極プラグの突起部を露出させる工程と、
    前記層間絶縁膜の表面および前記突起部を酸化膜で被覆
    する工程と、エッチングにより前記突起部の側面に前記
    酸化膜からなる保護膜を形成する工程と、エッチングに
    より前記突起部の側面で前記酸化膜からなる保護膜の下
    部にさらに前記窒化膜からなる保護膜を形成する工程
    と、前記突起部上にキャパシタ下部電極を自己整合的に
    形成する工程と、前記キャパシタ下部電極上に高誘電率
    誘電体膜を形成する工程と、前記高誘電率誘電体膜上に
    キャパシタ上部電極を形成する工程と、を含んでなる半
    導体装置の製造方法。
12. 【請求項１２】 半導体基板上にＭＯＳトランジスタを
    作製する工程と、前記ＭＯＳトランジスタ領域上に層間
    絶縁膜を形成する工程と、前記層間絶縁膜中に逆テーパ
    状を呈しながら貫通するキャパシタ下部電極プラグを埋
    設する工程と、前記層間絶縁膜の一部を除去してキャパ
    シタ下部電極プラグの突起部を形成する工程と、前記突
    起部上にキャパシタ下部電極を自己整合的に形成する工
    程と、前記キャパシタ下部電極上に高誘電率誘電体膜を
    形成する工程と、前記高誘電率誘電体膜上にキャパシタ
    上部電極を形成する工程と、を含んでなる半導体装置の
    製造方法。
13. 【請求項１３】 前記キャパシタ下部電極プラグの側面
    を被覆するよう絶縁膜を形成したことを特徴とする請求
    項１２記載の半導体装置の製造方法。
14. 【請求項１４】 半導体基板上にＭＯＳトランジスタを
    作製する工程と、前記ＭＯＳトランジスタ領域上に層間
    絶縁膜を形成する工程と、前記層間絶縁膜を貫通するキ
    ャパシタ下部電極プラグを埋設する工程と、前記層間絶
    縁膜の一部を除去して前記キャパシタ下部電極プラグの
    突起部を形成する工程と、前記層間絶縁膜と前記突起部
    を被覆するよう窒化膜を形成する工程と、前記突起部上
    面の前記窒化膜を除去する工程と、前記突起部上にキャ
    パシタ下部電極を自己整合的に形成する工程と、前記キ
    ャパシタ下部電極上に高誘電率誘電体膜を形成する工程
    と、前記高誘電率誘電体膜上にキャパシタ上部電極を形
    成する工程と、を含んでなる半導体装置の製造方法。
15. 【請求項１５】 前記キャパシタ下部電極をスパッタ法
    により形成することを特徴とする請求項１１、１２，１
    ４いずれか１項記載の半導体装置の製造方法。
16. 【請求項１６】 前記キャパシタ下部電極を２回の成膜
    によって形成する工程を含んでなる請求項１１、１２，
    １４いずれか１項記載の半導体装置の製造方法。