JP3895099B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造技術に係り、特に、DRAM型の記憶素子を有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
DRAMは、1トランジスタ、1キャパシタでメモリセルを構成できる半導体記憶装置である。DRAMでは、多数のメモリセルが集積化されているが、これらのメモリセルのすべてが必ずしも正常に動作するとは限らない。そこで、不良なメモリセルを、正常なメモリセルに置き換えることにより、歩留りを向上する技術が提案されている。
【0003】
不良なメモリセルを正常なメモリセルに置き換えるためには、回路の切り換えを行う必要がある。提案されている半導体装置には、回路を切り換えるためのアンチヒューズが設けられており、このアンチヒューズを短絡することにより回路の切り換えができる。なお、一般にヒューズとは回路を開放するものであるが、ここでいうヒューズは回路を短絡するものであり、アンチヒューズと呼ばれている。
【0004】
回路を切り換えるためのアンチヒューズは、メモリセルのキャパシタと同様の構造のキャパシタにより構成されている。即ち、対向する2つの電極と、この2つの電極の間に挟まれた誘電体膜とにより、アンチヒューズが構成されている。2つの電極の間に所定値以上の電圧を印加すると、誘電体膜が絶縁破壊されて2つの電極間が短絡され、これにより回路の切り換えが可能となる。
【0005】
【発明が解決しようとする課題】
しかしながら、提案されている半導体装置では、アンチヒューズの絶縁破壊を行うための高耐圧トランジスタを形成しなければならず、半導体装置の小型化、高集積化、低コスト化における阻害要因となっていた。
【0006】
即ち、メモリセルに用いられるキャパシタは、十分な信頼性を確保することが必要なため、通常印加される電圧によって容易に破壊されないようにすることが必要となる。一方、アンチヒューズにはメモリセルのキャパシタと同様の構造のキャパシタが用いられているため、メモリセルに通常印加される電圧より十分に高い電圧を印加しなければ誘電体膜を絶縁破壊することができない。アンチヒューズに高い電圧を印加できるようにするためには、高耐圧のトランジスタを別途形成しなければならず、高耐圧のトランジスタはサイズが大きいため、チップサイズの増大を招いていた。半導体装置の製造コストは、チップサイズとほぼ比例関係にあり、製造コストの増大を招いていた。また、高耐圧のトランジスタを形成するためには、厚いゲート絶縁膜を形成しなければならず、このため、製造工程の増大を招いていた。また、高耐圧のトランジスタと他のトランジスタとを電気的に分離するためには、高耐圧の素子分離領域を形成しなければならず、そのための工程を追加する必要があり、製造コストの増大を招いていた。
【0007】
本発明の目的は、キャパシタの形成と同時に形成することができ、高耐圧のトランジスタを形成することなく容易に絶縁破壊することができるアンチヒューズを有する半導体装置及びその製造方法を提供することにある。
【0008】
【課題を解決するための手段】
上記目的は、基板上に形成された蓄積電極と、前記蓄積電極上に形成された第1の誘電体膜と、前記第1の誘電体膜上に形成されたプレート電極と、前記基板と前記蓄積電極との間に形成された第1の密着層とを有するキャパシタと、前記基板上に形成され、前記蓄積電極と同一の導電層よりなる下部電極と、前記下部電極上に形成され、前記第1の誘電体膜と同一の誘電体膜よりなる第2の誘電体膜と、前記第2の誘電体膜上に形成され、前記プレート電極と同一の導電層よりなる上部電極と、前記下部電極と前記上部電極とが対向する領域の前記第2の誘電体膜と前記下部電極との間に形成され、前記第1の密着層と同一の導体層よりなる第2の密着層とを有するアンチヒューズとを有し、前記キャパシタの前記第1の密着層は、前記蓄積電極と前記プレート電極とが対向する領域の前記第1の誘電体膜に接しておらず、前記アンチヒューズの前記下部電極と前記上部電極とが対向する前記領域の前記第2の誘電体膜の絶縁性が、前記第2の密着層により劣化しており、前記アンチヒューズの絶縁耐圧は、前記キャパシタの絶縁耐圧より低いことを特徴とする半導体装置によって達成される。
また、上記目的は、基板上に形成された蓄積電極と、前記蓄積電極上に形成された第1の誘電体膜と、前記第1の誘電体膜上に形成されたプレート電極と、前記基板と前記蓄積電極との間に形成された第1の密着層とを有するキャパシタと、前記基板上に形成され、前記蓄積電極と同一の導電層よりなる下部電極と、前記下部電極上に形成され、前記第1の誘電体膜と同一の誘電体膜よりなる第2の誘電体膜と、前記第2の誘電体膜上に形成され、前記プレート電極と同一の導電層よりなる上部電極と、前記下部電極と前記上部電極とが対向する領域の前記第2の誘電体膜に接するように前記下部電極の側面に形成され、前記第1の密着層と同一の導電層よりなる第2の密着層とを有するアンチヒューズとを有し、前記キャパシタの前記第1の密着層は、前記蓄積電極と前記プレート電極とが対向する領域の前記第1の誘電体膜に接しておらず、前記アンチヒューズの前記下部電極と前記上部電極とが対向する前記領域の前記第2の誘電体膜の絶縁性が、前記第2の密着層により劣化しており、前記アンチヒューズの絶縁耐圧は、前記キャパシタの絶縁耐圧より低いことを特徴とする半導体装置によっても達成される。
【0009】
また、上記目的は、基板上に、第1の密着層を介して形成された蓄積電極と、前記蓄積電極と同一の導電層よりなり、側面に前記第1の密着層と同一の導電層よりなる第2の密着層が形成された下部電極とを形成する工程と、前記蓄積電極上及び前記下部電極上に、前記下部電極の側面の前記第2の密着層を覆うように誘電体膜を形成する工程と、前記誘電体膜上に、前記蓄積電極に対向するプレート電極と、前記下部電極に対向する上部電極とを形成する工程とを有し、前記プレート電極及び前記上部電極とを形成する工程では、前記蓄積電極と前記プレート電極とが対向する領域の前記誘電体膜が前記第1の密着層に接しないように前記プレート電極を形成し、前記下部電極と前記上部電極とが対向する領域の前記誘電体膜と前記下部電極との間に前記第2の密着層が存在するように前記上部電極を形成し、前記蓄積電極と前記誘電体膜と前記プレート電極とを有するキャパシタと、前記下部電極と前記誘電体膜と前記上部電極とを有するアンチヒューズであって、前記下部電極と前記上部電極とが対向する領域における前記誘電体膜の絶縁性が前記第2の密着層により劣化しており、絶縁耐圧が前記キャパシタの絶縁耐圧より低いアンチヒューズとを形成することを特徴とする半導体装置の製造方法によっても達成される。
また、上記目的は、基板上に、第1の密着層を介して形成された蓄積電極と、前記蓄積電極と同一の導電層よりなり、側面に前記第1の密着層と同一の導電層よりなる第2の密着層が形成された下部電極とを形成する工程と、前記蓄積電極上及び前記下部電極上に、誘電体膜を形成する工程と、前記誘電体膜上に、前記蓄積電極に対向するプレート電極と、前記下部電極に対向する上部電極とを形成する工程とを有し、前記プレート電極及び前記上部電極とを形成する工程では、前記蓄積電極と前記プレート電極とが対向する領域の前記誘電体膜が前記第1の密着層に接しないように前記プレート電極を形成し、前記下部電極と前記上部電極とが対向する領域の前記誘電体膜が前記第2の密着層に接するように前記上部電極を形成し、前記蓄積電極と前記誘電体膜と前記プレート電極とを有するキャパシタと、前記下部電極と前記誘電体膜と前記上部電極とを有するアンチヒューズであって、前記下部電極と前記上部電極とが対向する領域における前記誘電体膜の絶縁性が前記第2の密着層により劣化しており、絶縁耐圧が前記キャパシタの絶縁耐圧より低いアンチヒューズとを形成することを特徴とする半導体装置の製造方法によっても達成される。
【0010】
【発明の実施の形態】
[第1実施形態]
本発明の第1実施形態による半導体装置及びその製造方法について図1乃至図7を用いて説明する。図1は本実施形態による半導体装置の構造を示す断面図及び平面図である。図2乃至図7は本実施形態による半導体装置の製造方法を示す工程断面図である。
【0011】
はじめに、本実施形態による半導体装置の構造について図1を用いて説明する。なお、図1(a)は本実施形態による半導体装置の断面図を示すものであり、図面右側がヒューズ領域の断面を、図面左側がメモリセル領域の断面を示している。また、図1(b)は本実施形態による半導体装置のメモリセル領域の平面図を示すものであり、図1(a)のメモリセル領域の断面図は図1(b)のA−A′線断面に沿った断面図を表したものである。
【0012】
シリコン基板10上には、素子領域を画定する素子分離膜12が形成されている。素子領域上には、ゲート電極20とソース/ドレイン拡散層26、28とを有するメモリセルトランジスタと、ゲート電極22とソース/ドレイン拡散層30とを有するヒューズ用トランジスタとが形成されている。ゲート電極20は、図1(b)に示すようにワード線を兼ねる導電膜としても機能する。
【0013】
メモリセルトランジスタ及びヒューズ用トランジスタが形成されたシリコン基板10上には、層間絶縁膜32、46が形成されている。層間絶縁膜46上には、プラグ40を介してソース/ドレイン拡散層26に接続されたビット線54が形成されている。
【0014】
ビット線54は、図1(b)に示すように、ワード線と交わる方向に延在して複数形成されている。ビット線54が形成された層間絶縁膜46上には、層間絶縁膜58が形成されている。
【0015】
メモリセル領域の層間絶縁膜58上には、密着層78、プラグ62及びプラグ42を介してソース/ドレイン拡散層28に接続されたシリンダ状の蓄積電極80が形成されている。
【0016】
ヒューズ領域の層間絶縁膜58上には、密着層78、プラグ63及びプラグ44を介してソース/ドレイン拡散層30に接続されたシリンダ状の下部電極81が形成されている。下部電極81は、蓄積電極80と同一の導電膜により構成されている。
【0017】
層間絶縁膜58上には、エッチングストッパ膜64、層間絶縁膜66、エッチングストッパ膜68が形成されている。
【0018】
蓄積電極80上には、キャパシタ誘電体膜86を介してプレート電極88が形成されている。
【0019】
下部電極81上には、キャパシタ誘電体膜86を介して上部電極89が形成されている。上部電極89は、プレート電極88と同一の導電膜により構成されている。
【0020】
こうして、1トランジスタ、1キャパシタよりなるメモリセルを有するDRAMが構成されている。
【0021】
本実施形態による半導体装置は、アンチヒューズの下部電極81と上部電極89とが対向する領域において、密着層78がキャパシタ誘電体膜86に接触していることに主な特徴がある。即ち、密着層78はキャパシタ誘電体膜86との相性が一般に悪いため、密着層78とキャパシタ誘電体膜86とが接すると、キャパシタ誘電体膜86の絶縁性が劣化する。本実施形態では、下部電極81と上部電極89とが対向する領域において、下部電極81の側面に密着層78が形成されているので、キャパシタ誘電体膜86の絶縁性を劣化することができる。このため、本実施形態によれば、高電圧を印加することなく容易にアンチヒューズを絶縁破壊することができる。
【0022】
一方、メモリセル領域においては、蓄積電極80とプレート電極88とが対向する領域において、密着層78がキャパシタ誘電体膜86に接触していない。密着層78は間隙の部分においてキャパシタ誘電体膜86に接触しているが、この間隙の部分においてはキャパシタ誘電体膜86の厚さが厚くなっている。このため、メモリセルのキャパシタにおいては、キャパシタ誘電体膜86の絶縁性は高く確保されている。
【0023】
このように、本実施形態によれば、アンチヒューズにおけるキャパシタ誘電体膜86の絶縁性を劣化させる一方、メモリセルにおけるキャパシタ誘電体膜86の絶縁性を高く確保しているので、高電圧を印加することなくアンチヒューズを絶縁破壊することが可能である。本実施形態によれば、高耐圧のトランジスタを形成することなく、メモリセルトランジスタと同様の小型のトランジスタを用いてアンチヒューズを破壊することができるので、半導体装置の小型化、高集積化、低コスト化に寄与することができる。また、本実施形態によれば、高耐圧のトランジスタのための厚いゲート絶縁膜や高耐圧の素子分離領域を形成する必要がないので、製造工程の簡略化を実現することができ、ひいては半導体装置の低コスト化に寄与することができる。
【0024】
次に、本実施形態による半導体装置の製造方法について図2乃至図7を用いて説明する。なお、図2及び図4乃至図7において、各図右側はヒューズ領域の工程断面図を表し、各図左側は図1(b)のA−A′線断面における工程断面図を表している。また、図3は、図1(b)のB−B′線断面における工程断面図を表している。
【0025】
まず、半導体基板10の主表面上に、例えばSTI(Shallow Trench Isolation)法により素子分離膜12を形成する。
【0026】
次に、素子分離膜12により画定された複数の素子領域上に、例えば熱酸化法により、シリコン酸化膜よりなるゲート絶縁膜14、16を形成する。なお、ゲート絶縁膜14はメモリセルトランジスタのゲート絶縁膜であり、ゲート絶縁膜16はヒューズ用トランジスタのゲート絶縁膜であるものとする。
【0027】
次に、全面に、例えばCVD法により、例えば多結晶シリコン膜とシリコン窒化膜とを順次堆積した後、この積層膜をパターニングし、上面がシリコン窒化膜18により覆われた多結晶シリコン膜よりなるゲート電極20、22を形成する。ここで、ゲート電極20はメモリセルトランジスタのゲート電極であり、ゲート電極22はヒューズ用トランジスタのゲート電極であるものとする。なお、ゲート電極20、22は、多結晶シリコン膜に限られるものではなく、ポリサイド構造、ポリメタル構造、或いは、金属膜等を適用してもよい。
【0028】
次に、ゲート電極20、22をマスクとしてイオン注入を行い、ゲート電極20の両側のシリコン基板10中にソース/ドレイン拡散層26、28を形成し、ゲート電極22の両側のシリコン基板10中にLDD領域或いはエクステンション領域を形成する。
【0029】
次に、全面に、例えばCVD法により、例えばシリコン窒化膜を堆積した後にエッチバックし、ゲート電極20、22及びシリコン窒化膜18の側壁にシリコン窒化膜よりなるサイドウォール絶縁膜24を形成する。
【0030】
次に、ゲート電極22及びサイドウォール絶縁膜24をマスクとしてイオン注入を行い、ゲート電極22の両側のシリコン基板10中に、ソース/ドレイン拡散層30を形成する。
【0031】
こうして、メモリセル領域に、ゲート電極20と、その両側のシリコン基板10中に形成されたソース/ドレイン拡散層26、28とを有するメモリセルトランジスタを形成し、ヒューズ領域に、ゲート電極22と、その両側のシリコン基板10中に形成されたソース/ドレイン拡散層30とを有するヒューズ用トランジスタを形成する(図2(a)、図3(a)参照)。
【0032】
次に、全面に、例えばCVD法により例えばシリコン酸化膜を堆積した後、CMP(化学的機械的研磨:Chemical Mechanical Polishing)法あるいはエッチバック法等によりシリコン窒化膜18が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜32を形成する。
【0033】
次に、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜32に、ソース/ドレイン拡散層26に達するスルーホール34と、ソース/ドレイン拡散層28に達するコンタクトホール36と、ソース/ドレイン拡散層30に達するスルーホール38とを、ゲート電極20、22及びサイドウォール絶縁膜24に対して自己整合的に形成する(図2(b)、図3(b)参照)。
【0034】
次に、層間絶縁膜32に開口されたコンタクトホール34、36、38内に、プラグ40、42、44をそれぞれ埋め込む(図2(c)、図3(c)参照)。例えば、CVD法により多結晶シリコン膜を堆積してエッチバックすることによりコンタクトホール34、36、38内のみに多結晶シリコン膜を残存させた後、イオン注入法により多結晶シリコン膜にドーピングして低抵抗化し、ドープトポリシリコンよりなるプラグ40、42、44を形成する。なお、イオン注入法を用いずに、初めからドープトポリシリコンを形成してもよい。
【0035】
次に、全面に、例えばCVD法により、例えば膜厚50〜100nmのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜46を形成する。
【0036】
次に、通常のリソグラフィー技術及びエッチング技術により、プラグ40に達するコンタクトホール48を層間絶縁膜46に形成する(図2(d)、図3(d)参照)。なお、図2(d)に示す断面にはプラグ40に達するコンタクトホールは現れないが、他の構成要素との位置関係を明確にするため、以降の図面において破線で表すこととする。
【0037】
次に、全面に、例えばCVD法によりTiN(窒化チタン)膜とW(タングステン)膜とシリコン窒化膜とを順次堆積してパターニングし、上面がシリコン窒化膜52により覆われプラグ40を介してソース/ドレイン拡散層26に接続されたビット線54を形成する(図2(e)、図3(e)参照)。なお、図3(e)に示す断面にはビット線54は現れないが、他の構成要素との位置関係を明確にするため、以降の図面において破線で表すこととする。
【0038】
次に、全面に例えばCVD法によりシリコン窒化膜を堆積した後にエッチバックし、ビット線54及びシリコン窒化膜52の側壁にサイドウォール絶縁膜(図示せず)を形成する。
【0039】
次に、全面に、例えばCVD法により、例えば膜厚500nmのシリコン酸化膜を堆積し、CMP法によりシリコン窒化膜52が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜58を形成する。
【0040】
次に、通常のリソグラフィー技術及びエッチング技術により、プラグ42、44に達するコンタクトホール60、61を層間絶縁膜58、46に形成する(図4(a)参照)。コンタクトホール60は、ビット線54上に形成されたシリコン窒化膜52及びビット線54の側壁に形成されたサイドウォール絶縁膜(図示せず)に対して自己整合的に開口することができる。
【0041】
次に、層間絶縁膜46、58に開口されたコンタクトホール60、61内に、プラグ62、63を埋め込む(図4(b)参照)。例えば、CVD法により、例えばTi(チタン)膜とTiN膜とW膜とを順次堆積した後、CMP法或いはエッチバック法によってコンタクトホール60、61内にW膜、TiN膜及びTi膜を残存させることにより、プラグ62、63を形成する。
【0042】
次に、層間絶縁膜58上に、例えばCVD法により、例えば膜厚40nm程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜64を形成する。
【0043】
次に、エッチングストッパ膜64上に、例えばCVD法により、例えば膜厚100nmのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜66を形成する。
【0044】
次に、層間絶縁膜66上に、例えばCVD法により、例えば膜厚40nm程度のシリコン窒化膜を形成し、シリコン窒化膜よりなるエッチングストッパ膜68を形成する。
【0045】
次に、エッチングストッパ膜68上に、例えばCVD法により、例えば膜厚700nmのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜70を形成する。
【0046】
次に、層間絶縁膜70上に、例えばCVD法により、例えば膜厚50nmのアモルファスシリコン膜を堆積し、アモルファスシリコン膜よりなるハードマスク72を形成する(図4(c)参照)。
【0047】
なお、ハードマスク72は厚い層間絶縁膜70をエッチングする際にフォトレジスト膜だけでは十分なマスク性を得られない場合を考慮したものであり、フォトレジスト膜に十分な耐性があるときには必ずしも形成する必要はない。また、エッチングストッパ膜64及び層間絶縁膜66は、後工程でメモリセル領域の層間絶縁膜70を選択的に除去する際に、蓄積電極80や下部電極81が剥がれたり、倒れたりするのを防止するためのものである。したがって、蓄積電極80や下部電極81が剥がれる虞がない場合には、エッチングストッパ膜64及び層間絶縁膜66を形成せずに、層間絶縁膜58上に直にエッチングストッパ膜68、層間絶縁膜70及びハードマスク72を堆積してもよい。
【0048】
次に、通常のリソグラフィー技術及びエッチング技術により、ハードマスク72をパターニングする。この後、ハードマスク72をマスクとして、層間絶縁膜70、エッチングストッパ膜68、層間絶縁膜66、エッチングストッパ膜64を異方性エッチングし、プラグ62、63に達する開口部74、75を形成する。開口部74は、蓄積電極80の形成予定領域に開口され、開口部75は、下部電極81の形成予定領域に開口される(図5(a)参照)。
【0049】
次に、全面に、例えばCVD法により、例えば膜厚5〜10nmのTiN膜と、例えば膜厚30nmのRu膜とを堆積する。なお、Ru膜は、蓄積電極80及び下部電極81となる膜である。また、TiN膜は、蓄積電極80とプラグ62との間、下部電極81とプラグ63との間、並びに、蓄積電極80とエッチングストッパ膜64、68及び層間絶縁膜66との間の密着性を高めるための密着層78となるものである。
【0050】
なお、蓄積電極80を構成するための導電膜は、後に形成するキャパシタ誘電体膜86との相性に応じて適宜選択する。例えば、キャパシタ誘電体膜86としてTa2O5のような誘電体膜を用いる場合には、プレート電極62としてRu(ルテニウム)、RuOx(酸化ルテニウム)、W(タングステン)、WN(窒化タングステン)などを用いることができる。また、キャパシタ誘電体86としてBST(BaSrTiOx)やST(SrTiOx)のような誘電体膜を用いる場合には、プレート電極62としてはPt(プラチナ)、Ru、RuOx、W、SRO(SrRuO3)などを用いることができる。また、キャパシタ誘電体膜86としてON(SiO2/SiN)膜などの誘電体膜を用いる場合には、プレート電極62としてドープトポリシリコンなどを用いることができる。更に、キャパシタ誘電体膜86としてPZTのような誘電体膜を用いる場合には、プレート電極62としてPtやIrOx(酸化イリジウム)などを用いることができる。その他、TiOx(酸化チタン)、SiN(窒化シリコン)、SiON(窒化酸化シリコン)、Al2O3(アルミナ)、SBT(SrBiTiOx)などの誘電体膜を用いる場合にも、これら誘電体膜との相性に応じて適宜選択すればよい。
【0051】
また、密着層78を構成するための導電膜は蓄積電極80とプラグ62或いは蓄積電極80とエッチングストッパ膜64、68及び層間絶縁膜66との間の密着性に優れた材料とする。例えば、蓄積電極80としてRu(ルテニウム)、Pt(プラチナ)、W(タングステン)、SRO(SrRuO3)などを用いる場合には、密着層78としてTiN(窒化チタン)やWN(窒化タングステン)などを用いることができる。本実施形態では、蓄積電極80としてRu膜を想定し、密着層78をTiN膜により構成するものとする。
【0052】
次に、全面に、例えばスピンコート法により、例えばSOG膜を堆積する。SOG膜は、後工程で研磨により蓄積電極80及び密着層78を形成する際に蓄積電極の内側の領域を保護する内側保護膜として機能するものであり、SOG膜の代わりに例えばフォトレジスト膜を適用してもよい。
【0053】
次に、例えばCMP法により、層間絶縁膜70が表面に露出するまで、SOG膜、Ru膜、TiN膜、及び、ハードマスク72を平坦に除去する。これにより、開口部74内に形成されたTiN膜よりなる密着層78と、開口部74内に形成されたRu膜よりなる蓄積電極80と、密着層78及び蓄積電極80が形成された開口部74内に埋め込まれたSOG膜よりなる内側保護膜82とを形成する。また、開口部75内に形成されたTiN膜よりなる密着層78と、開口部75内に形成されたRu膜よりなる下部電極81と、密着層78及び下部電極81が形成された開口部75内に埋め込まれたSOG膜よりなる内側保護膜82とを形成する(図5(b)参照)。
【0054】
次に、例えば弗酸水溶液を用いたウェットエッチングにより、エッチングストッパ膜68をストッパとして、メモリセル領域の層間絶縁膜70及び内側保護膜82をエッチングする。SOG膜よりなる内側保護膜82はCVD法により堆積したシリコン酸化膜等と比較してエッチングレートが高いため、層間絶縁膜70のエッチングと同時に完全に除去される(図6(a)参照)。
【0055】
次に、全面に、スピンコート法により、フォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングし、これにより、メモリセル領域を開口し、ヒューズ領域を覆うフォトレジストマスク84を形成する。
【0056】
次に、密着層78を、例えば硫酸と過酸化水素とを含む水溶液により、フォトレジストマスク84、蓄積電極80、エッチングストッパ膜68、及び層間絶縁膜66に対して選択的にエッチングする。このエッチングは、密着層78と後に形成するキャパシタ誘電体膜86との相性が悪いためであり、少なくとも、エッチングストッパ膜68及び層間絶縁膜66と蓄積電極80との間に間隙が形成されるまで密着層78をエッチングする。なお、密着層とキャパシタ誘電体膜との相性によるキャパシタ特性の劣化を防止する技術に関しては、本出願人による特願平10−315370号明細書に詳述されている(図6(b)参照)。
【0057】
次に、全面に、例えばCVD法により、例えば膜厚10〜30nmのTa2O5膜或いはBST膜を堆積し、Ta2O5或いはBSTよりなるキャパシタ誘電体膜86を形成する。間隙の部分では、キャパシタ誘電体膜86と密着層78とが接触することとなるが、間隙の部分ではキャパシタ誘電体膜86が厚くなっているため、キャパシタ誘電体膜86と密着層78との相性が悪い場合であっても、大きなリーク電流が生じることはない。一方、アンチヒューズの下部電極81の側面では、下部電極81とキャパシタ誘電体膜86との間に密着層78が形成されているので、キャパシタ誘電体膜86の絶縁性が劣化する。このため、高耐圧のトランジスタを用いることなく、アンチヒューズを絶縁破壊することが可能となる(図7(a)参照)。
【0058】
次に、全面に、例えばCVD法により、例えば膜厚50〜300nmのRu膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこのRu膜をパターニングし、Ru膜よりなるプレート電極88及び上部電極89を形成する(図7(b)参照)。なお、プレート電極88や上部電極89を構成する材料は、蓄積電極80や下部電極81と同様に、キャパシタ誘電体膜86との相性に応じて適宜選択する。
【0059】
こうして、1トランジスタ、1キャパシタよりなるDRAMを製造することができる。
【0060】
[第2実施形態]
本発明の第2実施形態による半導体装置及びその製造方法を図8乃至図9を用いて説明する。図8は、本実施形態による半導体装置を示す断面図である。図9は、本実施形態による半導体装置の製造方法を示す工程断面図である。図1乃至図7に示す第1実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【0061】
はじめに、本実施形態による半導体装置の構造について図8用いて説明する。
【0062】
図8に示すように、本実施形態による半導体装置は、基本的な構造は図1に示す第1実施形態による半導体装置と同様である。
【0063】
本実施形態による半導体装置は、メモリセル領域を除く領域に、蓄積電極80の高さとほぼ等しい高さの層間絶縁膜70が形成されており、これにより、メモリセル領域とその他の領域との間のグローバル段差が緩和されていることに主な特徴がある。本実施形態によれば、メモリセル領域とその他の領域とのグローバル段差が緩和されているので、層間絶縁膜70上に配線層を形成する場合においても、微細なリソグラフィーが容易となり、また、配線の信頼性をも高めることができる。
【0064】
本実施形態による半導体装置では、アンチヒューズの下部電極81の上部において、密着層78とキャパシタ誘電体膜86とが接触し、この部分でキャパシタ誘電体膜86の絶縁性が劣化するようになっている。従って、本実施形態によっても、第1実施形態による半導体装置と同様に、高電圧を印加することなくアンチヒューズを絶縁破壊することができる。
【0065】
次に、本実施形態による半導体装置の製造方法について図9を用いて説明する。
【0066】
まず、図2(a)乃至図5(b)に示す第1実施形態による半導体装置の製造方法と同様にして、開口部74内に形成されたTiN膜よりなる密着層78と、開口部74内に形成されたRu膜よりなる蓄積電極80と、密着層78及び蓄積電極80が形成された開口部74内に埋め込まれた内側保護膜82とを形成する。また、開口部75内に形成されたTiN膜よりなる密着層78と、開口部75内に形成されたRu膜よりなる下部電極81と、密着層78及び下部電極81が形成された開口部75内に埋め込まれたSOG膜よりなる内側保護膜82とを形成する。
【0067】
次に、全面に、スピンコート法により、フォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングし、これにより、メモリセル領域を開口し、ヒューズ領域を覆うフォトレジストマスク91を形成する。
【0068】
次に、例えば弗酸水溶液を用いたウェットエッチングにより、エッチングストッパ膜68をストッパとして、メモリセル領域の層間絶縁膜70及び内側保護膜82をエッチングする。なお、ここでドライエッチングを用いてもよいが、ウエットエッチングのように若干等方性のあるエッチングを行った方が、逆テーパの部分に層間絶縁膜70や内側保護膜82の残渣が残るのを防止することができる(図9(a)参照)。
【0069】
次に、密着層78を、例えば硫酸と過酸化水素とを含む水溶液により、フォトレジストマスク91、蓄積電極80、エッチングストッパ膜68、及び層間絶縁膜66に対して選択的にエッチングする。この際、第1実施形態と同様に、少なくとも、エッチングストッパ膜68及び層間絶縁膜66と蓄積電極80との間に間隙が形成されるまで密着層78をエッチングする(図9(b)参照)。
【0070】
この後の半導体装置の製造方法は、図7(a)及び図7(b)に示す第1実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【0071】
こうして、1トランジスタ、1キャパシタよりなるDRAMを製造することができる。
【0072】
(変形例)
次に、本実施形態の変形例による半導体装置及びその製造方法を図10及び図11を用いて説明する。図10は、本変形例による半導体装置を示す断面図である。図11は、本変形例による半導体装置の製造方法を示す工程断面図である。
【0073】
本変形例による半導体装置は、図10に示すように、アンチヒューズの下部電極81の内側に内側保護膜82が埋め込まれていないことに主な特徴がある。
【0074】
このようにアンチヒューズの下部電極81の内側に内側保護膜が埋め込まれていない場合であっても、図8に示す第2実施形態による半導体装置と同様に、アンチヒューズの下部電極81の上部において、密着層78とキャパシタ誘電体膜86とが接触し、この部分でキャパシタ誘電体膜86の絶縁性が劣化する。従って、本変形例によっても、図8に示す第2実施形態による半導体装置と同様に、高耐圧トランジスタを用いることなく容易にアンチヒューズを絶縁破壊することができる。
【0075】
次に、本変形例による半導体装置の製造方法を図11を用いて説明する。
【0076】
まず、図2(a)乃至図5(b)に示す第1実施形態による半導体装置の製造方法と同様にして、開口部74内に形成されたTiN膜よりなる密着層78と、開口部74内に形成されたRu膜よりなる蓄積電極80と、密着層78及び蓄積電極80が形成された開口部74内に埋め込まれた内側保護膜82とを形成する。また、開口部75内に形成されたTiN膜よりなる密着層78と、開口部75内に形成されたRu膜よりなる下部電極81と、密着層78及び下部電極81が形成された開口部75内に埋め込まれたSOG膜よりなる内側保護膜82とを形成する。
【0077】
次に、図9(a)及び図9(b)に示す第2実施形態による半導体装置の製造方法と同様にして、密着層78をエッチングする。
【0078】
次に、アンチヒューズの下部電極81の内側に埋め込まれている内側保護膜82をエッチングする。内側保護膜82が例えばフォトレジストにより形成されている場合には、フォトレジストマスク91と内側保護膜82とを同じ工程で除去することができる(図11参照)。
【0079】
この後の半導体装置の製造方法は、図7(a)及び図7(b)に示す第1実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【0080】
こうして、本変形例による半導体装置を製造することができる。
【0081】
[第3実施形態]
本発明の第3実施形態による半導体装置及びその製造方法について図12及び図13を用いて説明する。図12は、本実施形態による半導体装置を示す断面図である。図13は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、図1乃至図11に示す第1又は第2実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0082】
まず、本実施形態による半導体装置について図12を用いて説明する。
【0083】
図12に示すように、本実施形態による半導体装置は、基本的な構造は図1に示す第1実施形態による半導体装置と同様である。
【0084】
本実施形態による半導体装置は、キャパシタとアンチヒューズの構造がシリンダ状ではなく柱状である点に主な特徴がある。
【0085】
本実施形態による半導体装置では、アンチヒューズの下部電極81aの上部において、密着層78とキャパシタ誘電体膜86とが接触し、この部分でキャパシタ誘電体膜86の絶縁性が劣化するようになっている。従って、本実施形態によっても、第1実施形態による半導体装置と同様に、高電圧を印加することなくアンチヒューズを絶縁破壊することができる。
【0086】
次に、本実施形態による半導体装置の製造方法について図13を用いて説明する。
【0087】
まず、例えば図2(a)乃至図5(a)に示す第1実施形態による半導体装置の製造方法と同様にして、層間絶縁膜70、エッチングストッパ膜68、層間絶縁膜66、及びエッチングストッパ膜64を貫きプラグ62、63を露出する開口部74、75を形成する。
【0088】
次に、全面に、例えばCVD法により、例えば膜厚10nmのTiN膜と、例えば膜厚30nmのRu膜とを堆積する。なお、Ru膜は蓄積電極80a及び下部電極81aとなる膜であり、TiN膜は密着層78となる膜である。
【0089】
次に、例えばCMP法により、層間絶縁膜70が表面に露出するまで、Ru膜、TiN膜、及び、ハードマスク72を平坦に除去し、開口部74内に形成されたTiN膜よりなる密着層78と、開口部74、75内に埋め込まれたRu膜よりなる柱状の蓄積電極80a及び下部電極81aとを形成する(図13(a)参照)。
【0090】
次に、例えば図6(a)に示す第1実施形態による半導体装置の製造方法と同様にして、層間絶縁膜70をエッチングする(図13(b)参照)。
【0091】
この後の半導体装置の製造方法は、図6(b)乃至図7(b)に示す第1実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【0092】
こうして、1トランジスタ、1キャパシタよりなるDRAMを製造することができる。
【0093】
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
【0094】
例えば、図14に示すように、エッチングストッパ膜64、層間絶縁膜66、エッチングストッパ膜68を形成することなく、半導体装置を構成してもよい。また、図14に示すように、導体プラグと一体に蓄積電極80bや下部電極81bを形成してもよい。このような半導体装置の製造方法は、本出願人による特願平10−315370号明細書、又は特願2000−185176号明細書を適宜参照されたい。
【0095】
また、第3実施形態では、第1実施形態による半導体装置及びその製造方法に柱状キャパシタを適用した例を説明したが、第2実施形態による半導体装置及びその製造方法においても同様にして柱状キャパシタを適用することができる。
【0096】
また、上記実施形態では、層間絶縁膜と蓄積電極との間の密着性を向上するための密着層を利用してアンチヒューズの絶縁耐圧を低下したが、アンチヒューズの下部電極上に誘電体膜の膜質を劣化しうる他の導電層を選択的に形成するようにしてもよい。この場合、密着層は形成しなくてもよい。
【0097】
また、本発明の原理は、本出願人による特願平10−315370号明細書、又は特願2000−185176号明細書に記載された半導体装置及びその製造方法に適宜適用可能である。
【0098】
【発明の効果】
以上の通り、本発明によれば、キャパシタと同時にアンチヒューズを形成する場合であっても、アンチヒューズにおけるキャパシタ誘電体膜の絶縁性を劣化させ、メモリセルにおけるキャパシタ誘電体膜の絶縁性を高く確保することができるので、高耐圧のトランジスタを形成することなく、メモリセルトランジスタと同様の小型のトランジスタを用いてアンチヒューズを破壊することができる。従って、本発明によれば、半導体装置の小型化、高集積化、低コスト化に寄与することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態による半導体装置の構造を示す断面図及び平面図である。
【図2】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図3】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図4】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図5】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
【図6】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その5)である。
【図7】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その6)である。
【図8】本発明の第2実施形態による半導体装置を示す断面図である。
【図9】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図である。
【図10】本発明の第2実施形態の変形例による半導体装置を断面図である。
【図11】本発明の第2実施形態の変形例による半導体装置の製造方法を示す工程断面図である。
【図12】本発明の第3実施形態による半導体装置の構造を示す断面図である。
【図13】本発明の第3実施形態による半導体装置の製造方法を示す工程断面図である。
【図14】本発明の変形実施形態による半導体装置を示す断面図である。
【符号の説明】
10…シリコン基板
12…素子分離膜
14、16…ゲート絶縁膜
18…シリコン窒化膜
20、22…ゲート電極
24…サイドウォール絶縁膜
26、28、30…ソース/ドレイン拡散層
32…層間絶縁膜
34、36、38…コンタクトホール
40、42、44…プラグ
46…層間絶縁膜
48、50…コンタクトホール
52…シリコン窒化膜
54…ビット線
58…層間絶縁膜
60、61…コンタクトホール
62、63…プラグ
64…エッチングストッパ膜
66…層間絶縁膜
68…エッチングストッパ膜
70…層間絶縁膜
72…ハードマスク
74、75…開口部
78…密着層
80、80a、80b…蓄積電極
81、81a、81b…下部電極
82…内側保護膜
84…フォトレジストマスク
86…キャパシタ誘電体膜
88…プレート電極
89…上部電極
91…フォトレジストマスク
Claims (5)
- 基板上に形成された蓄積電極と、前記蓄積電極上に形成された第1の誘電体膜と、前記第1の誘電体膜上に形成されたプレート電極と、前記基板と前記蓄積電極との間に形成された第1の密着層とを有するキャパシタと、
前記基板上に形成され、前記蓄積電極と同一の導電層よりなる下部電極と、前記下部電極上に形成され、前記第1の誘電体膜と同一の誘電体膜よりなる第2の誘電体膜と、前記第2の誘電体膜上に形成され、前記プレート電極と同一の導電層よりなる上部電極と、前記下部電極と前記上部電極とが対向する領域の前記第2の誘電体膜と前記下部電極との間に形成され、前記第1の密着層と同一の導体層よりなる第2の密着層とを有するアンチヒューズとを有し、
前記キャパシタの前記第1の密着層は、前記蓄積電極と前記プレート電極とが対向する領域の前記第1の誘電体膜に接しておらず、
前記アンチヒューズの前記下部電極と前記上部電極とが対向する前記領域の前記第2の誘電体膜の絶縁性が、前記第2の密着層により劣化しており、
前記アンチヒューズの絶縁耐圧は、前記キャパシタの絶縁耐圧より低い
ことを特徴とする半導体装置。 - 基板上に形成された蓄積電極と、前記蓄積電極上に形成された第1の誘電体膜と、前記第1の誘電体膜上に形成されたプレート電極と、前記基板と前記蓄積電極との間に形成された第1の密着層とを有するキャパシタと、
前記基板上に形成され、前記蓄積電極と同一の導電層よりなる下部電極と、前記下部電極上に形成され、前記第1の誘電体膜と同一の誘電体膜よりなる第2の誘電体膜と、前記第2の誘電体膜上に形成され、前記プレート電極と同一の導電層よりなる上部電極と、前記下部電極と前記上部電極とが対向する領域の前記第2の誘電体膜に接するように前記下部電極の側面に形成され、前記第1の密着層と同一の導電層よりなる第2の密着層とを有するアンチヒューズとを有し、
前記キャパシタの前記第1の密着層は、前記蓄積電極と前記プレート電極とが対向する領域の前記第1の誘電体膜に接しておらず、
前記アンチヒューズの前記下部電極と前記上部電極とが対向する前記領域の前記第2の誘電体膜の絶縁性が、前記第2の密着層により劣化しており、
前記アンチヒューズの絶縁耐圧は、前記キャパシタの絶縁耐圧より低い
ことを特徴とする半導体装置。 - 請求項1又は2記載の半導体装置において、
前記アンチヒューズの前記第2の密着層は、前記基板と前記下部電極との間に延在して形成されている
ことを特徴とする半導体装置。 - 基板上に、第1の密着層を介して形成された蓄積電極と、前記蓄積電極と同一の導電層よりなり、側面に前記第1の密着層と同一の導電層よりなる第2の密着層が形成された下部電極とを形成する工程と、
前記蓄積電極上及び前記下部電極上に、前記下部電極の側面の前記第2の密着層を覆うように誘電体膜を形成する工程と、
前記誘電体膜上に、前記蓄積電極に対向するプレート電極と、前記下部電極に対向する上部電極とを形成する工程とを有し、
前記プレート電極及び前記上部電極とを形成する工程では、前記蓄積電極と前記プレート電極とが対向する領域の前記誘電体膜が前記第1の密着層に接しないように前記プレート電極を形成し、前記下部電極と前記上部電極とが対向する領域の前記誘電体膜と前記下部電極との間に前記第2の密着層が存在するように前記上部電極を形成し、
前記蓄積電極と前記誘電体膜と前記プレート電極とを有するキャパシタと、前記下部電極と前記誘電体膜と前記上部電極とを有するアンチヒューズであって、前記下部電極と前記上部電極とが対向する領域における前記誘電体膜の絶縁性が前記第2の密着層により劣化しており、絶縁耐圧が前記キャパシタの絶縁耐圧より低いアンチヒューズとを形成する
ことを特徴とする半導体装置の製造方法。 - 基板上に、第1の密着層を介して形成された蓄積電極と、前記蓄積電極と同一の導電層よりなり、側面に前記第1の密着層と同一の導電層よりなる第2の密着層が形成された下部電極とを形成する工程と、
前記蓄積電極上及び前記下部電極上に、誘電体膜を形成する工程と、
前記誘電体膜上に、前記蓄積電極に対向するプレート電極と、前記下部電極に対向する上部電極とを形成する工程とを有し、
前記プレート電極及び前記上部電極とを形成する工程では、前記蓄積電極と前記プレート電極とが対向する領域の前記誘電体膜が前記第1の密着層に接しないように前記プレート電極を形成し、前記下部電極と前記上部電極とが対向する領域の前記誘電体膜が前記第2の密着層に接するように前記上部電極を形成し、
前記蓄積電極と前記誘電体膜と前記プレート電極とを有するキャパシタと、前記下部電極と前記誘電体膜と前記上部電極とを有するアンチヒューズであって、前記下部電極と前記上部電極とが対向する領域における前記誘電体膜の絶縁性が前記第2の密着層により劣化しており、絶縁耐圧が前記キャパシタの絶縁耐圧より低いアンチヒューズとを形成する
ことを特徴とする半導体装置の製造方法。
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