JPH09232542A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09232542A JPH09232542A JP8041160A JP4116096A JPH09232542A JP H09232542 A JPH09232542 A JP H09232542A JP 8041160 A JP8041160 A JP 8041160A JP 4116096 A JP4116096 A JP 4116096A JP H09232542 A JPH09232542 A JP H09232542A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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Abstract
(57)【要約】
【課題】高密度のメモリセルを備えた信頼性の高い半導
体装置とその製造方法を提供する。 【解決手段】容量絶縁膜を介して容量下部電極と容量上
部電極とが対向するキャパシタを備えた半導体装置であ
って、前記容量下部電極の直下にのみ下敷き絶縁膜が設
けられる。ここで、半導体基板上に、層間絶縁膜、下敷
き用絶縁膜、第１の導電体膜等が順次積層して形成さ
れ、前記第１の導電体膜がパターニングされ前記パター
ニングされた第１の導電体膜をマスクにして前記下敷き
用絶縁膜が選択的にエッチング除去される。
体装置とその製造方法を提供する。 【解決手段】容量絶縁膜を介して容量下部電極と容量上
部電極とが対向するキャパシタを備えた半導体装置であ
って、前記容量下部電極の直下にのみ下敷き絶縁膜が設
けられる。ここで、半導体基板上に、層間絶縁膜、下敷
き用絶縁膜、第１の導電体膜等が順次積層して形成さ
れ、前記第１の導電体膜がパターニングされ前記パター
ニングされた第１の導電体膜をマスクにして前記下敷き
用絶縁膜が選択的にエッチング除去される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に半導体記憶装置のキャパシタ
電極に関するものである。
その製造方法に関し、特に半導体記憶装置のキャパシタ
電極に関するものである。
【０００２】
【従来の技術】ＤＲＡＭの高集積化が進むとともに、メ
モリセルの容量値を確保することがますます困難にな
る。この容量値を確保する有効なものとして、電荷蓄積
部をトランスファトランジスタの上に積み上げたスタッ
ク型のキャパシタがある。このスタック型のキャパシタ
について以下に図７と図８で説明する。
モリセルの容量値を確保することがますます困難にな
る。この容量値を確保する有効なものとして、電荷蓄積
部をトランスファトランジスタの上に積み上げたスタッ
ク型のキャパシタがある。このスタック型のキャパシタ
について以下に図７と図８で説明する。
【０００３】図７は従来の技術でのスタック型のキャパ
シタを有するメモリセル部の断面図である。また、図８
はその製法を示すために模式化したキャパシタの断面図
である。
シタを有するメモリセル部の断面図である。また、図８
はその製法を示すために模式化したキャパシタの断面図
である。
【０００４】図７に示すように、シリコン基板３１上に
非活性領域であるフィールド絶縁膜３２が選択的に形成
され、それらにより取り囲まれる素子活性領域が形成さ
れている。そして、この素子活性領域上にゲート絶縁膜
３３、ゲート電極３４、容量用拡散層３５、ビット線用
拡散層３６等からなるＭＯＳトランジスタが形成されて
いる。このＭＯＳトランジスタがメモリセルのトランス
ファトランジスタとなる。また、ワード線３４’がフィ
ールド絶縁膜３２上に形成されている。このワード線３
４’は、隣接メモリセルのトランスファトランジスタの
ゲート電極につながる。そして、このゲート電極（ワー
ド線）３４およびワード線３４’を被覆する層間絶縁膜
３７が形成されている。
非活性領域であるフィールド絶縁膜３２が選択的に形成
され、それらにより取り囲まれる素子活性領域が形成さ
れている。そして、この素子活性領域上にゲート絶縁膜
３３、ゲート電極３４、容量用拡散層３５、ビット線用
拡散層３６等からなるＭＯＳトランジスタが形成されて
いる。このＭＯＳトランジスタがメモリセルのトランス
ファトランジスタとなる。また、ワード線３４’がフィ
ールド絶縁膜３２上に形成されている。このワード線３
４’は、隣接メモリセルのトランスファトランジスタの
ゲート電極につながる。そして、このゲート電極（ワー
ド線）３４およびワード線３４’を被覆する層間絶縁膜
３７が形成されている。
【０００５】そして、上記のＭＯＳトランジスタのビッ
ト線用拡散層３６上にコンタクト孔が開口され、ビット
線コンタクト孔プラグ３８が充填される。さらに、タン
グステン等の導電体材でビット線３９が形成される。ま
た、ビット線３９は、ビット線パッド３９ａを通してビ
ット線コンタクト孔プラグ３８に電気接続されている。
そして、このビット線３９を被覆して再び層間絶縁膜３
７が形成される。
ト線用拡散層３６上にコンタクト孔が開口され、ビット
線コンタクト孔プラグ３８が充填される。さらに、タン
グステン等の導電体材でビット線３９が形成される。ま
た、ビット線３９は、ビット線パッド３９ａを通してビ
ット線コンタクト孔プラグ３８に電気接続されている。
そして、このビット線３９を被覆して再び層間絶縁膜３
７が形成される。
【０００６】このような層間絶縁膜３７に容量用拡散層
３５まで貫通する容量コンタクト孔が形成され、この容
量コンタクト孔に容量コンタクト孔プラグ４０が埋設さ
れる。ここで、この容量コンタクト孔プラグ４０は導電
体材で構成される。そして、この容量コンタクト孔プラ
グ４０に電気接続する容量下部電極４１が形成される。
そして、この容量下部電極４１の表面に容量絶縁膜４２
が形成されている。さらに、この容量絶縁膜４２に被着
する容量上部電極４４が形成されている。以上のように
して、１個のトランジスタと１個のキャパシタとで構成
されるＤＲＡＭのメモリセルが構成される。
３５まで貫通する容量コンタクト孔が形成され、この容
量コンタクト孔に容量コンタクト孔プラグ４０が埋設さ
れる。ここで、この容量コンタクト孔プラグ４０は導電
体材で構成される。そして、この容量コンタクト孔プラ
グ４０に電気接続する容量下部電極４１が形成される。
そして、この容量下部電極４１の表面に容量絶縁膜４２
が形成されている。さらに、この容量絶縁膜４２に被着
する容量上部電極４４が形成されている。以上のように
して、１個のトランジスタと１個のキャパシタとで構成
されるＤＲＡＭのメモリセルが構成される。
【０００７】しかし、この場合には層間絶縁膜３７と容
量下部電極４１との接触端部に容量絶縁膜の窪み４３が
形成されている。
量下部電極４１との接触端部に容量絶縁膜の窪み４３が
形成されている。
【０００８】次に、このキャパシタの製造方法を図８を
用いて簡単に説明する。図８に示すように、シリコン基
板３１上に選択的に容量用拡散層３５が設けられる。そ
して、層間絶縁膜３７がシリコン酸化膜で形成される。
次に、この層間絶縁膜３７に設けられた容量コンタクト
孔プラグ４０を通して容量用拡散層３５に接続される容
量下部電極４１が形成される。
用いて簡単に説明する。図８に示すように、シリコン基
板３１上に選択的に容量用拡散層３５が設けられる。そ
して、層間絶縁膜３７がシリコン酸化膜で形成される。
次に、この層間絶縁膜３７に設けられた容量コンタクト
孔プラグ４０を通して容量用拡散層３５に接続される容
量下部電極４１が形成される。
【０００９】次に、容量下部電極１２の表面の自然酸化
膜が希弗酸処理で除去される。ここで、この希弗酸処理
で層間絶縁膜３７の露出部が等方的にエッチングされ
る。そして、容量絶縁膜４２が形成される。ここで、こ
の容量絶縁膜１３は化学気相成長（ＣＶＤ）法で堆積さ
れる高誘電率絶縁膜である。この容量絶縁膜の形成で容
量絶縁膜の窪み４３ａが形成される。そして、この容量
絶縁膜１３上に容量上部電極４４が形成されキャパシタ
が完成する。
膜が希弗酸処理で除去される。ここで、この希弗酸処理
で層間絶縁膜３７の露出部が等方的にエッチングされ
る。そして、容量絶縁膜４２が形成される。ここで、こ
の容量絶縁膜１３は化学気相成長（ＣＶＤ）法で堆積さ
れる高誘電率絶縁膜である。この容量絶縁膜の形成で容
量絶縁膜の窪み４３ａが形成される。そして、この容量
絶縁膜１３上に容量上部電極４４が形成されキャパシタ
が完成する。
【００１０】
【発明が解決しようとする課題】このように従来の技術
では、層間絶縁膜上に直接に容量下部電極が形成され
る。そこで、希弗酸処理による容量下部電極表面の自然
酸化膜の除去時に、層間絶縁膜もエッチングされ先述し
たような容量絶縁膜の窪みが形成される。このために、
この部分の容量絶縁膜の膜厚は薄くなりキャパシタの電
気的特性が低下する。さらに、半導体装置の信頼性も劣
化するようになる。
では、層間絶縁膜上に直接に容量下部電極が形成され
る。そこで、希弗酸処理による容量下部電極表面の自然
酸化膜の除去時に、層間絶縁膜もエッチングされ先述し
たような容量絶縁膜の窪みが形成される。このために、
この部分の容量絶縁膜の膜厚は薄くなりキャパシタの電
気的特性が低下する。さらに、半導体装置の信頼性も劣
化するようになる。
【００１１】これを防止するために、層間絶縁膜上に全
面に希弗酸処理ではエッチングされない絶縁膜を形成す
る方法が考えられる。しかし、この場合には、この層間
絶縁膜の下層に形成されるＭＯＳトランジスタの特性あ
るいは素子分離の特性が悪くなる。
面に希弗酸処理ではエッチングされない絶縁膜を形成す
る方法が考えられる。しかし、この場合には、この層間
絶縁膜の下層に形成されるＭＯＳトランジスタの特性あ
るいは素子分離の特性が悪くなる。
【００１２】本発明の目的は、このような問題点を解決
し、高密度のメモリセルを備えた信頼性の高い半導体装
置とその製造方法を提供することにある。
し、高密度のメモリセルを備えた信頼性の高い半導体装
置とその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】このために本発明の半導
体装置では、容量絶縁膜を介して容量下部電極と容量上
部電極とが対向するキャパシタを備えた半導体装置であ
って、前記容量下部電極の直下にのみ下敷き絶縁膜が設
けられている。
体装置では、容量絶縁膜を介して容量下部電極と容量上
部電極とが対向するキャパシタを備えた半導体装置であ
って、前記容量下部電極の直下にのみ下敷き絶縁膜が設
けられている。
【００１４】また、本発明の半導体装置の製造方法は、
半導体基板上に層間絶縁膜と下敷き用絶縁膜と第１の導
電体膜とを順次積層して形成する工程と、容量下部電極
を形成するために、前記第１の導電体膜をパターニング
する工程と、前記パターニングした第１の導電体膜をエ
ッチングマスクにして前記下敷き用絶縁膜の所定の領域
をエッチング除去する工程とを含む。
半導体基板上に層間絶縁膜と下敷き用絶縁膜と第１の導
電体膜とを順次積層して形成する工程と、容量下部電極
を形成するために、前記第１の導電体膜をパターニング
する工程と、前記パターニングした第１の導電体膜をエ
ッチングマスクにして前記下敷き用絶縁膜の所定の領域
をエッチング除去する工程とを含む。
【００１５】あるいは、本発明の半導体装置の製造方法
は、半導体基板上に、層間絶縁膜、下敷き用絶縁膜、第
１の導電体膜およびストッパ絶縁膜を順次積層して形成
する工程と、前記ストッパ絶縁膜と前記第１の導電体膜
をパターニングする工程と、前記第１の導電体膜の側壁
にのみ第２の導電体膜を形成する工程と、前記ストッパ
絶縁膜をエッチング除去する工程と、前記パターニング
した第１の導電体膜と前記第２の導電体膜とをエッチン
グマスクにして前記下敷き用絶縁膜の所定の領域をエッ
チング除去する工程とを含む。
は、半導体基板上に、層間絶縁膜、下敷き用絶縁膜、第
１の導電体膜およびストッパ絶縁膜を順次積層して形成
する工程と、前記ストッパ絶縁膜と前記第１の導電体膜
をパターニングする工程と、前記第１の導電体膜の側壁
にのみ第２の導電体膜を形成する工程と、前記ストッパ
絶縁膜をエッチング除去する工程と、前記パターニング
した第１の導電体膜と前記第２の導電体膜とをエッチン
グマスクにして前記下敷き用絶縁膜の所定の領域をエッ
チング除去する工程とを含む。
【００１６】あるいは、本発明の半導体装置の製造方法
は、半導体基板上に、層間絶縁膜、下敷き用絶縁膜、第
１の導電体膜および第１の薄膜を順次積層して形成する
工程と、前記第１の薄膜をパターニングする工程と、前
記第１の薄膜の側壁にのみ第２の薄膜を形成する工程
と、前記第１の薄膜と第２の薄膜とをエッチングマスク
にして前記第１の導電体膜をパターニグする工程と、前
記第１の薄膜と第２の薄膜とをエッチング除去した後前
記第１の導電体膜をエッチングマスクにして前記下敷き
用絶縁膜の所定の領域をエッチング除去する工程とを含
む。
は、半導体基板上に、層間絶縁膜、下敷き用絶縁膜、第
１の導電体膜および第１の薄膜を順次積層して形成する
工程と、前記第１の薄膜をパターニングする工程と、前
記第１の薄膜の側壁にのみ第２の薄膜を形成する工程
と、前記第１の薄膜と第２の薄膜とをエッチングマスク
にして前記第１の導電体膜をパターニグする工程と、前
記第１の薄膜と第２の薄膜とをエッチング除去した後前
記第１の導電体膜をエッチングマスクにして前記下敷き
用絶縁膜の所定の領域をエッチング除去する工程とを含
む。
【００１７】ここで、前記下敷き用絶縁膜は、前記層間
絶縁膜より弗酸溶液中でのエッチング速度が小さな絶縁
膜である。
絶縁膜より弗酸溶液中でのエッチング速度が小さな絶縁
膜である。
【００１８】そして、前記下敷き絶縁膜として、シリコ
ン窒化膜またはアルミナ膜が使用される。
ン窒化膜またはアルミナ膜が使用される。
【００１９】また、前記第１の導電体膜と前記第２の導
電体膜としてポリシリコン膜が使用され、ストッパ絶縁
膜、第１の薄膜および第２の薄膜としてシリコン酸化膜
が使用され、前記下敷き絶縁膜としてシリコン窒化膜が
使用される。
電体膜としてポリシリコン膜が使用され、ストッパ絶縁
膜、第１の薄膜および第２の薄膜としてシリコン酸化膜
が使用され、前記下敷き絶縁膜としてシリコン窒化膜が
使用される。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明を説明
するためのメモリセルの断面図である。
て図面を参照して詳細に説明する。図１は本発明を説明
するためのメモリセルの断面図である。
【００２１】従来の技術で説明したのと同様にメモリセ
ルが形成されている。すなわち、図１に示すように、シ
リコン基板１上にフィールド酸化膜２が選択的に形成さ
れ、それらにより取り囲まれる素子活性領域が形成され
ている。そして、この素子活性領域上にゲート酸化膜
３、ゲート電極４、容量用拡散層５、ビット線用拡散層
６からなるＭＯＳトランジスタが形成されている。この
ＭＯＳトランジスタがメモリセルのトランスファトラン
ジスタである。また、ワード線４’がフィールド酸化膜
２上に形成されている。このワード線４’は、隣接メモ
リセルのトランスファトランジスタのゲート電極につな
がる。そして、このゲート電極（ワード線）４およびワ
ード線４’を被覆する層間絶縁膜７が形成されている。
ルが形成されている。すなわち、図１に示すように、シ
リコン基板１上にフィールド酸化膜２が選択的に形成さ
れ、それらにより取り囲まれる素子活性領域が形成され
ている。そして、この素子活性領域上にゲート酸化膜
３、ゲート電極４、容量用拡散層５、ビット線用拡散層
６からなるＭＯＳトランジスタが形成されている。この
ＭＯＳトランジスタがメモリセルのトランスファトラン
ジスタである。また、ワード線４’がフィールド酸化膜
２上に形成されている。このワード線４’は、隣接メモ
リセルのトランスファトランジスタのゲート電極につな
がる。そして、このゲート電極（ワード線）４およびワ
ード線４’を被覆する層間絶縁膜７が形成されている。
【００２２】そして、上記のＭＯＳトランジスタのビッ
ト線用拡散層６上にコンタクト孔が開口され、ビット線
コンタクト孔プラグ８がチタン、窒化チタンあるいはタ
ングステン等で充填されている。さらに、タングステン
等の導電体材でビット線９が形成される。また、ビット
線９は、ビット線パッド９ａを通してビット線コンタク
ト孔プラグ８に電気接続されている。そして、このビッ
ト線９を被覆して再び層間絶縁膜７が形成されている。
そして、この層間絶縁膜７の表面と次に説明する容量下
部電極１２との間に下敷き絶縁膜１０が形成されてい
る。
ト線用拡散層６上にコンタクト孔が開口され、ビット線
コンタクト孔プラグ８がチタン、窒化チタンあるいはタ
ングステン等で充填されている。さらに、タングステン
等の導電体材でビット線９が形成される。また、ビット
線９は、ビット線パッド９ａを通してビット線コンタク
ト孔プラグ８に電気接続されている。そして、このビッ
ト線９を被覆して再び層間絶縁膜７が形成されている。
そして、この層間絶縁膜７の表面と次に説明する容量下
部電極１２との間に下敷き絶縁膜１０が形成されてい
る。
【００２３】この層間絶縁膜７と下敷き絶縁膜１０とに
容量用拡散層５まで貫通する容量コンタクト孔が形成さ
れ、この容量コンタクト孔に容量コンタクト孔プラグ１
１が埋設されている。ここで、この容量コンタクト孔プ
ラグ１１は導電体材で構成される。そして、この容量コ
ンタクト孔プラグ１１に電気接続する容量下部電極１２
が形成されている。
容量用拡散層５まで貫通する容量コンタクト孔が形成さ
れ、この容量コンタクト孔に容量コンタクト孔プラグ１
１が埋設されている。ここで、この容量コンタクト孔プ
ラグ１１は導電体材で構成される。そして、この容量コ
ンタクト孔プラグ１１に電気接続する容量下部電極１２
が形成されている。
【００２４】そして、この容量下部電極１２の表面に容
量絶縁膜１３が形成されている。さらに、この容量絶縁
膜１３に被着するバリアメタル１４と容量上部電極１５
とが積層して形成されている。以上のようにして、１個
のトランジスタと１個のスタック型のキャパシタとで構
成されるＤＲＡＭのメモリセルが構成される。
量絶縁膜１３が形成されている。さらに、この容量絶縁
膜１３に被着するバリアメタル１４と容量上部電極１５
とが積層して形成されている。以上のようにして、１個
のトランジスタと１個のスタック型のキャパシタとで構
成されるＤＲＡＭのメモリセルが構成される。
【００２５】次に、本発明のキャパシタの容量下部電極
の第１の製造方法について図２に基づいて模式化して説
明する。図２はこの製造方法の工程順の断面図である。
の第１の製造方法について図２に基づいて模式化して説
明する。図２はこの製造方法の工程順の断面図である。
【００２６】図２（ａ）に示すように、導電型がｐ型の
シリコン基板１上に選択的に容量用拡散層５が形成され
る。そして、層間絶縁膜７がＣＶＤ法によるシリコン酸
化膜の成膜と化学的機械研磨（ＣＭＰ）法による平坦化
とで形成される。次に、この層間絶縁膜７上に下敷き用
絶縁膜１０ａが形成される。ここで、この下敷き用絶縁
膜１０ａはＣＶＤ法で堆積される膜厚１００ｎｍのシリ
コン窒化膜である。
シリコン基板１上に選択的に容量用拡散層５が形成され
る。そして、層間絶縁膜７がＣＶＤ法によるシリコン酸
化膜の成膜と化学的機械研磨（ＣＭＰ）法による平坦化
とで形成される。次に、この層間絶縁膜７上に下敷き用
絶縁膜１０ａが形成される。ここで、この下敷き用絶縁
膜１０ａはＣＶＤ法で堆積される膜厚１００ｎｍのシリ
コン窒化膜である。
【００２７】次に、この層間絶縁膜７と下敷き用絶縁膜
１０ａに容量コンタクト孔１６が形成され、この容量コ
ンタクト孔１６に容量コンタクト孔プラグ１１が充填さ
れる。この容量コンタクト孔プラグ１１の充填は、リン
不純物を含むポリシリコン膜のＣＶＤ法による成膜とＣ
ＭＰ法による研削除去とで行われる。
１０ａに容量コンタクト孔１６が形成され、この容量コ
ンタクト孔１６に容量コンタクト孔プラグ１１が充填さ
れる。この容量コンタクト孔プラグ１１の充填は、リン
不純物を含むポリシリコン膜のＣＶＤ法による成膜とＣ
ＭＰ法による研削除去とで行われる。
【００２８】次に、図２（ｂ）に示すように、第１の導
電体膜として、容量コンタクト孔プラグ１１と下敷き用
絶縁膜１０ａを被覆する下部電極用導電体膜１２ａが堆
積される。ここで、この下部電極用導電体膜１２ａは膜
厚が８００ｎｍのリン不純物を含むポリシリコン膜であ
る。そして、この下部電極用導電体膜１２ａ上にフォト
リソグラフィ技術によりレジストマスク１７が形成され
る。
電体膜として、容量コンタクト孔プラグ１１と下敷き用
絶縁膜１０ａを被覆する下部電極用導電体膜１２ａが堆
積される。ここで、この下部電極用導電体膜１２ａは膜
厚が８００ｎｍのリン不純物を含むポリシリコン膜であ
る。そして、この下部電極用導電体膜１２ａ上にフォト
リソグラフィ技術によりレジストマスク１７が形成され
る。
【００２９】次に、図２（ｃ）に示すようにドライエッ
チグ技術により、下部電極用導電体１２ａと下敷き用絶
縁膜１０ａがエッチングされる。そして、下敷き絶縁膜
１０および容量下部電極１２が形成される。ここで、容
量下部電極１２間には下部電極間スペース１８が形成さ
れる。ここで、この下部電極間スペース１８部で層間絶
縁膜７が露出するようになる。
チグ技術により、下部電極用導電体１２ａと下敷き用絶
縁膜１０ａがエッチングされる。そして、下敷き絶縁膜
１０および容量下部電極１２が形成される。ここで、容
量下部電極１２間には下部電極間スペース１８が形成さ
れる。ここで、この下部電極間スペース１８部で層間絶
縁膜７が露出するようになる。
【００３０】次に、容量下部電極１２の表面の自然酸化
膜が希弗酸処理で除去される。図２（ｄ）に示されるよ
うに、この希弗酸処理で層間絶縁膜７の露出部が等方的
に多少エッチングされる。次に、容量絶縁膜１３が形成
される。ここで、この容量絶縁膜１３はＣＶＤ法で堆積
されるタンタル酸化膜（Ｔａ2 Ｏ5 膜）であり、その膜
厚は１０ｎｍ程度である。そして、この容量絶縁膜１３
上にバリアメタル１４が形成される。ここで、このバリ
アメタル１４はＣＶＤ法で堆積される窒化チタン膜（Ｔ
ｉＮ膜）である。以下、図示しないが、容量上部電極が
形成されキャパシタが完成することになる。
膜が希弗酸処理で除去される。図２（ｄ）に示されるよ
うに、この希弗酸処理で層間絶縁膜７の露出部が等方的
に多少エッチングされる。次に、容量絶縁膜１３が形成
される。ここで、この容量絶縁膜１３はＣＶＤ法で堆積
されるタンタル酸化膜（Ｔａ2 Ｏ5 膜）であり、その膜
厚は１０ｎｍ程度である。そして、この容量絶縁膜１３
上にバリアメタル１４が形成される。ここで、このバリ
アメタル１４はＣＶＤ法で堆積される窒化チタン膜（Ｔ
ｉＮ膜）である。以下、図示しないが、容量上部電極が
形成されキャパシタが完成することになる。
【００３１】次に、本発明の効果について図３を用いて
説明する。図３は容量下部電極にポリシリコン膜、容量
絶縁膜に膜厚が１０ｎｍのＴａ2 Ｏ5 膜、容量上部電極
のバリアメタルにＴｉＮ膜を用いたときの容量絶縁膜の
絶縁性を示すグラフである。ここで、横軸に容量下部電
極と容量上部電極間に印加する電圧すなわち容量プレー
ト電圧を、縦軸にこの容量電極間のリーク電流をとって
いる。図３からも明らかなように、本発明の場合には、
下敷き用絶縁膜を用いない従来の技術の場合よりこのリ
ーク電流は約２桁程度改善されるようになる。これは、
先述したように従来の技術の場合には、容量下部電極の
下の層間絶縁膜に図８に示した容量絶縁膜の窪み４３ａ
が形成されるためである。この容量絶縁膜の窪み４３ａ
には、容量下部電極に充分な膜厚のＴａ2 Ｏ5 膜が堆積
されない。また、この領域に堆積するＴａ2 Ｏ5 膜の膜
質は悪い。これらのために、従来の技術の場合には、リ
ーク電流が増加する。
説明する。図３は容量下部電極にポリシリコン膜、容量
絶縁膜に膜厚が１０ｎｍのＴａ2 Ｏ5 膜、容量上部電極
のバリアメタルにＴｉＮ膜を用いたときの容量絶縁膜の
絶縁性を示すグラフである。ここで、横軸に容量下部電
極と容量上部電極間に印加する電圧すなわち容量プレー
ト電圧を、縦軸にこの容量電極間のリーク電流をとって
いる。図３からも明らかなように、本発明の場合には、
下敷き用絶縁膜を用いない従来の技術の場合よりこのリ
ーク電流は約２桁程度改善されるようになる。これは、
先述したように従来の技術の場合には、容量下部電極の
下の層間絶縁膜に図８に示した容量絶縁膜の窪み４３ａ
が形成されるためである。この容量絶縁膜の窪み４３ａ
には、容量下部電極に充分な膜厚のＴａ2 Ｏ5 膜が堆積
されない。また、この領域に堆積するＴａ2 Ｏ5 膜の膜
質は悪い。これらのために、従来の技術の場合には、リ
ーク電流が増加する。
【００３２】なお、下敷き絶縁膜を構成するシリコン窒
化膜は容量下部電極の下のみに存在するため、このよう
なシリコン窒化膜はＭＯＳトランジスタ特性には影響を
およぼさず、デバイスの信頼性は向上し、安定動作が保
証される。
化膜は容量下部電極の下のみに存在するため、このよう
なシリコン窒化膜はＭＯＳトランジスタ特性には影響を
およぼさず、デバイスの信頼性は向上し、安定動作が保
証される。
【００３３】次に、本発明のキャパシタの容量下部電極
の第２の製造方法について図４に基づいて説明する。図
４はこの下部電極の製造工程順の断面図である。この製
造方法は、容量下部電極をフォトリソグラフィ技術で決
まる寸法よりも大きな寸法になるように形成するために
容量下部電極の側壁にサイドウォール導電体膜を形成す
る場合のものである。
の第２の製造方法について図４に基づいて説明する。図
４はこの下部電極の製造工程順の断面図である。この製
造方法は、容量下部電極をフォトリソグラフィ技術で決
まる寸法よりも大きな寸法になるように形成するために
容量下部電極の側壁にサイドウォール導電体膜を形成す
る場合のものである。
【００３４】図４（ａ）に示すように、ｐ型のシリコン
基板１上に容量用拡散層５、層間絶縁膜７、下敷き用絶
縁膜１０ａがそれぞれ形成される。そして図２で説明し
たように、コンタクト孔プラグ１１が形成される。次
に、下部電極用導電体膜１２ａとストッパ用絶縁膜１９
ａが積層して堆積される。ここで、下部電極用導電体膜
１２ａはリン不純物を含むポリシリコン膜でその膜厚は
８００ｎｍである。また、ストッパ用絶縁膜１９ａは膜
厚１００ｎｍのシリコン酸化膜である。そして、レジス
トマスク１７が公知のフォトリソグラフィ技術で形成さ
れる。
基板１上に容量用拡散層５、層間絶縁膜７、下敷き用絶
縁膜１０ａがそれぞれ形成される。そして図２で説明し
たように、コンタクト孔プラグ１１が形成される。次
に、下部電極用導電体膜１２ａとストッパ用絶縁膜１９
ａが積層して堆積される。ここで、下部電極用導電体膜
１２ａはリン不純物を含むポリシリコン膜でその膜厚は
８００ｎｍである。また、ストッパ用絶縁膜１９ａは膜
厚１００ｎｍのシリコン酸化膜である。そして、レジス
トマスク１７が公知のフォトリソグラフィ技術で形成さ
れる。
【００３５】次に、図４（ｂ）に示すように、レジスト
マスク１７をエッチングマスクにしたドライエッチング
で下部電極用導電体膜１２ａとストッパ用絶縁膜１９ａ
とがパターニングされる。そして、容量下部電極１２と
ストッパ絶縁膜１９とが形成される。
マスク１７をエッチングマスクにしたドライエッチング
で下部電極用導電体膜１２ａとストッパ用絶縁膜１９ａ
とがパターニングされる。そして、容量下部電極１２と
ストッパ絶縁膜１９とが形成される。
【００３６】次に、リン不純物を含む膜厚１００ｎｍの
ポリシリコン膜がＣＶＤ法で全面に堆積されエッチバッ
クされる。この時ストッパ絶縁膜１９が容量下部電極１
２をエッチングから保護する。このようにして、図４
（ｃ）に示すように、第２の導電体膜として、容量下部
電極１２の側壁のみにサイドウォール導電体膜２０が形
成される。これによりフォトリソグラフィ技術で決まる
寸法よりもサイドウォール導電体膜の膜厚分だけ容量下
部電極の寸法が大きくできる。
ポリシリコン膜がＣＶＤ法で全面に堆積されエッチバッ
クされる。この時ストッパ絶縁膜１９が容量下部電極１
２をエッチングから保護する。このようにして、図４
（ｃ）に示すように、第２の導電体膜として、容量下部
電極１２の側壁のみにサイドウォール導電体膜２０が形
成される。これによりフォトリソグラフィ技術で決まる
寸法よりもサイドウォール導電体膜の膜厚分だけ容量下
部電極の寸法が大きくできる。
【００３７】次に、図４（ｄ）に示すように、ストッパ
絶縁膜１９が除去される。そして、容量下部電極１２と
サイドウォール導電体膜２０とをマスクにして下敷き用
絶縁膜１０ａの一部が除去され、下敷き絶縁膜１０が形
成される。このようにして、本発明のキャパシタの容量
下部電極が完成する。
絶縁膜１９が除去される。そして、容量下部電極１２と
サイドウォール導電体膜２０とをマスクにして下敷き用
絶縁膜１０ａの一部が除去され、下敷き絶縁膜１０が形
成される。このようにして、本発明のキャパシタの容量
下部電極が完成する。
【００３８】ここで、サイドウォール導電体膜２０を形
成時にストッパ絶縁膜１９を用いずにエッチバックを行
うと、エッチングが安定せず、容量下部電極１２の高さ
が場所によって異ってしまう。そこで、ストッパ絶縁膜
１９が５０ｎｍ程度の膜厚で必要となる。しかしなが
ら、容量下部電極１２の形成後はこのストッパ絶縁膜１
９は除去しなければならない。下敷き用絶縁膜１０ａ
は、このストッパ絶縁膜１９を除去するときに層間絶縁
膜７をエッチングから保護する役割を有する。
成時にストッパ絶縁膜１９を用いずにエッチバックを行
うと、エッチングが安定せず、容量下部電極１２の高さ
が場所によって異ってしまう。そこで、ストッパ絶縁膜
１９が５０ｎｍ程度の膜厚で必要となる。しかしなが
ら、容量下部電極１２の形成後はこのストッパ絶縁膜１
９は除去しなければならない。下敷き用絶縁膜１０ａ
は、このストッパ絶縁膜１９を除去するときに層間絶縁
膜７をエッチングから保護する役割を有する。
【００３９】次に、本発明のキャパシタの容量下部電極
の第３の製造方法ついて図５と図６に基づいて説明す
る。図５および図６は本発明の容量下部電極の製造工程
順の断面図である。この場合には、容量下部電極をフォ
トリソグラフィ技術で決まる寸法よりも大きく形成する
ために、サイドウォール絶縁膜が用いられる。
の第３の製造方法ついて図５と図６に基づいて説明す
る。図５および図６は本発明の容量下部電極の製造工程
順の断面図である。この場合には、容量下部電極をフォ
トリソグラフィ技術で決まる寸法よりも大きく形成する
ために、サイドウォール絶縁膜が用いられる。
【００４０】図５（ａ）に示すように第１および第２の
製造方法と同様に、ｐ型のシリコン基板１上の所定の領
域に容量用拡散層５が形成され、層間絶縁膜７、下敷き
用絶縁膜１０ａが形成され、そしてコンタクト孔プラグ
１１が形成される。次に、下部電極用導電体１２ａとマ
スク用絶縁膜２１ａが積層して堆積される。ここで、下
部電極用導電体膜１２ａはリン不純物を含むポリシリコ
ン膜でその膜厚は８００ｎｍである。また、マスク用絶
縁膜２１ａは膜厚３００ｎｍのシリコン酸化膜である。
製造方法と同様に、ｐ型のシリコン基板１上の所定の領
域に容量用拡散層５が形成され、層間絶縁膜７、下敷き
用絶縁膜１０ａが形成され、そしてコンタクト孔プラグ
１１が形成される。次に、下部電極用導電体１２ａとマ
スク用絶縁膜２１ａが積層して堆積される。ここで、下
部電極用導電体膜１２ａはリン不純物を含むポリシリコ
ン膜でその膜厚は８００ｎｍである。また、マスク用絶
縁膜２１ａは膜厚３００ｎｍのシリコン酸化膜である。
【００４１】次に、図５（ｂ）に示すようにレジストマ
スク１７が下部電極用導電体膜１２ａ上のマスク用絶縁
膜２１ａに形成される。そして、図５（ｃ）に示すよう
に、このマスク用絶縁膜２１ａがドライエッチングさ
れ、第１の薄膜としてマスク絶縁膜２１が形成される。
スク１７が下部電極用導電体膜１２ａ上のマスク用絶縁
膜２１ａに形成される。そして、図５（ｃ）に示すよう
に、このマスク用絶縁膜２１ａがドライエッチングさ
れ、第１の薄膜としてマスク絶縁膜２１が形成される。
【００４２】次に、サイドウォール用絶縁膜が膜厚１０
０ｎｍ程度堆積され、全面のエッチバックがなされる。
そして、図５（ｄ）に示すように、下部電極用導電体膜
１２ａ上でありマスク絶縁膜２１の側壁部に、第２の薄
膜としてサイドウォール絶縁膜２２が形成される。これ
によってフォトリソグルフィ技術で決まる寸法よりもサ
イドウォール絶縁膜の膜厚分だけ大きなパターニングが
可能となる。
０ｎｍ程度堆積され、全面のエッチバックがなされる。
そして、図５（ｄ）に示すように、下部電極用導電体膜
１２ａ上でありマスク絶縁膜２１の側壁部に、第２の薄
膜としてサイドウォール絶縁膜２２が形成される。これ
によってフォトリソグルフィ技術で決まる寸法よりもサ
イドウォール絶縁膜の膜厚分だけ大きなパターニングが
可能となる。
【００４３】次に図６（ａ）に示すように、マスク絶縁
膜２１とサイドウォール絶縁膜２２をマスクにして下部
電極用導電体膜１２ａがドライエッチングされて容量下
部電極１２が形成される。このとき下敷き用絶縁膜１０
ａはエッチングされない。次に、マスク絶縁膜２１とサ
イドウォール絶縁膜２２は弗酸溶液中でエッチング除去
される。そして、下敷き用絶縁膜１０ａの一部が、容量
下部電極１２をエッチングマスクにしてエッチング除去
される。このようにして、図６（ｂ）に示すように、層
間絶縁膜７に形成された容量コンタクト孔プラグ１１を
通してシリコン基板１上の容量用拡散層５に接続する容
量下部電極１２が形成される。
膜２１とサイドウォール絶縁膜２２をマスクにして下部
電極用導電体膜１２ａがドライエッチングされて容量下
部電極１２が形成される。このとき下敷き用絶縁膜１０
ａはエッチングされない。次に、マスク絶縁膜２１とサ
イドウォール絶縁膜２２は弗酸溶液中でエッチング除去
される。そして、下敷き用絶縁膜１０ａの一部が、容量
下部電極１２をエッチングマスクにしてエッチング除去
される。このようにして、図６（ｂ）に示すように、層
間絶縁膜７に形成された容量コンタクト孔プラグ１１を
通してシリコン基板１上の容量用拡散層５に接続する容
量下部電極１２が形成される。
【００４４】上記の実施の形態では、容量下部電極とし
て単純なスタック型の容量下部電極について示したが、
この容量下部電極の形状についてはこれに限定されるも
のではない。この容量下部電極の形状はその他にシリン
ダー構造、フィン構造あるいは粗面構造であってもよ
い。
て単純なスタック型の容量下部電極について示したが、
この容量下部電極の形状についてはこれに限定されるも
のではない。この容量下部電極の形状はその他にシリン
ダー構造、フィン構造あるいは粗面構造であってもよ
い。
【００４５】また、本発明の実施の形態では、容量下部
電極の材料としてポリシリコン膜が用いられたが、この
他、タングステン膜、ＴｉＮ膜のような高融点金属膜で
もよい。
電極の材料としてポリシリコン膜が用いられたが、この
他、タングステン膜、ＴｉＮ膜のような高融点金属膜で
もよい。
【００４６】また、容量絶縁膜としてＴａ2 Ｏ5 膜に代
ってチタン酸バリウムストロンチウム膜のような高誘電
率絶縁膜が用いられてもよい。
ってチタン酸バリウムストロンチウム膜のような高誘電
率絶縁膜が用いられてもよい。
【００４７】また、本発明の実施の形態では、下敷き絶
縁膜がシリコン窒化膜で構成される場合について説明し
た。このシリコン窒化膜の代りにアルミナ膜、シリコン
オキシナイトライド膜あるいは過剰シリコンを含むシリ
コン酸化膜が用いられてもよい。ここで、特にアルミナ
膜は効果的である。これは、エッチングにおいてシリコ
ン酸化膜およびポリシリコン膜とのエッチング速度の比
が制御し易くなるためである。
縁膜がシリコン窒化膜で構成される場合について説明し
た。このシリコン窒化膜の代りにアルミナ膜、シリコン
オキシナイトライド膜あるいは過剰シリコンを含むシリ
コン酸化膜が用いられてもよい。ここで、特にアルミナ
膜は効果的である。これは、エッチングにおいてシリコ
ン酸化膜およびポリシリコン膜とのエッチング速度の比
が制御し易くなるためである。
【００４８】
【発明の効果】本発明のスタック型のキャパシタでは、
その容量下部電極と層間絶縁膜との間に下敷き絶縁膜が
形成される。このために、キャパシタの容量絶縁膜とし
て高誘電率絶縁膜が用いられる場合でも、その容量絶縁
膜のリーク電流は減少しキャパシタの信頼性が大幅に向
上する。
その容量下部電極と層間絶縁膜との間に下敷き絶縁膜が
形成される。このために、キャパシタの容量絶縁膜とし
て高誘電率絶縁膜が用いられる場合でも、その容量絶縁
膜のリーク電流は減少しキャパシタの信頼性が大幅に向
上する。
【００４９】また、容量下部電極の下のみにシリコン窒
化膜のような下敷き絶縁膜は残され、半導体装置の周辺
回路部等にはこの下敷き絶縁膜は残らない。このため、
ＭＯＳトランジスタや素子分離特性の劣化は起こらず、
半導体装置の信頼性は向上し、その安定動作は保証され
るようになる。
化膜のような下敷き絶縁膜は残され、半導体装置の周辺
回路部等にはこの下敷き絶縁膜は残らない。このため、
ＭＯＳトランジスタや素子分離特性の劣化は起こらず、
半導体装置の信頼性は向上し、その安定動作は保証され
るようになる。
【００５０】また、不必要になる領域の下敷き絶縁膜を
選択的に除去するための特別なフォトリソグラフィ工程
は必要とならず製造工程は増加しない。
選択的に除去するための特別なフォトリソグラフィ工程
は必要とならず製造工程は増加しない。
【００５１】本発明により、半導体記憶装置のメモリセ
ルの微細化が容易になり、ＤＲＡＭのような半導体記憶
装置の高集積化あるいは高密度化が促進される。
ルの微細化が容易になり、ＤＲＡＭのような半導体記憶
装置の高集積化あるいは高密度化が促進される。
【図１】本発明を説明するためのメモリセル部の断面図
である。
である。
【図２】上記セル部のキャパシタの第１の製造方法を説
明する工程断面図である。
明する工程断面図である。
【図３】本発明の効果を説明する容量絶縁膜のリーク特
性を示すグラフである。
性を示すグラフである。
【図４】上記セル部のキャパシタの第２の製造方法を説
明する工程断面図である。
明する工程断面図である。
【図５】上記セル部のキャパシタの第３の製造方法を説
明する工程断面図である。
明する工程断面図である。
【図６】上記セル部のキャパシタの第３の製造方法を説
明する工程断面図である。
明する工程断面図である。
【図７】従来の技術のメモリセル部の断面図である。
【図８】従来の技術を説明するためのセル部のキャパシ
タの断面図である。
タの断面図である。
１，３１ シリコン基板 ２，３２ フィールド絶縁膜 ３，３３ ゲート絶縁膜 ４，３４ ゲート電極 ４′，３４′ ワード線 ５，３５ 容量用拡散層 ６，３６ ビット線用拡散層 ７，３７ 層間絶縁膜 ８，３８ ビット線コンタクト孔プラグ ９，３９ ビット線 ９ａ，３９ａ ビット線パッド １０ 下敷き絶縁膜 １０ａ 下敷き用絶縁膜 １１，４０ 容量コンタクト孔プラグ １２，４１ 容量下部電極 １２ａ 下部電極用導体膜 １３，４２ 容量絶縁膜 １４ バリアメタル １５，４４ 容量上部電極 １６ 容量コンタクト孔 １７ レジストマスク １８ 下部電極間スペース １９ ストッパ絶縁膜 １９ａ ストッパ用絶縁膜 ２０ サイドウォール導電体膜 ２１ マスク絶縁膜 ２１ａ マスク用絶縁膜 ２２ サイドウォール絶縁膜 ４３，４３ａ 容量絶縁膜の窪み
Claims (7)
- 【請求項１】 容量絶縁膜を介して容量下部電極と容量
上部電極とが対向するキャパシタを備えた半導体装置で
あって、前記容量下部電極の直下にのみ下敷き絶縁膜が
設けられていることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に、層間絶縁膜と下敷き用
絶縁膜と第１の導電体膜を順次積層して形成する工程
と、容量下部電極を形成するために、前記第１の導電体
膜をパターニングする工程と、前記パターニングした第
１の導電体膜をエッチングマスクにして前記下敷き用絶
縁膜の所定の領域をエッチング除去する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上に、層間絶縁膜、下敷き用
絶縁膜、第１の導電体膜およびストッパ絶縁膜を順次積
層して形成する工程と、前記ストッパ絶縁膜と前記第１
の導電体膜をパターニングする工程と、前記第１の導電
体膜の側壁にのみ第２の導電体膜を形成する工程と、前
記ストッパ絶縁膜をエッチング除去する工程と、前記パ
ターニングした第１の導電体膜と前記第２の導電体膜と
をエッチングマスクにして前記下敷き用絶縁膜の所定の
領域をエッチング除去する工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項４】 半導体基板上に、層間絶縁膜、下敷き用
絶縁膜、第１の導電体膜および第１の薄膜を順次積層し
て形成する工程と、前記第１の薄膜をパターニングする
工程と、前記第１の薄膜の側壁にのみ第２の薄膜を形成
する工程と、前記第１の薄膜と第２の薄膜とをエッチン
グマスクにして前記第１の導電体膜をパターニグする工
程と、前記第１の薄膜と第２の薄膜とをエッチング除去
した後前記第１の導電体膜をエッチングマスクにして前
記下敷き用絶縁膜の所定の領域をエッチング除去する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 前記下敷き用絶縁膜は、前記層間絶縁膜
より弗酸溶液中でのエッチング速度が小さな絶縁膜であ
ることを特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記下敷き絶縁膜が、シリコン窒化膜ま
たはアルミナ膜であることを特徴とする請求項１記載の
半導体装置。 - 【請求項７】 前記第１の導電体膜と前記第２の導電体
膜がポリシリコン膜であり、前記ストッパ絶縁膜、第１
の薄膜および第２の薄膜がシリコン酸化膜であり、前記
下敷き絶縁膜がシリコン窒化膜であることを特徴とする
請求項２、請求項３または請求項４記載の半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041160A JPH09232542A (ja) | 1996-02-28 | 1996-02-28 | 半導体装置およびその製造方法 |
| KR1019970006584A KR970063745A (ko) | 1996-02-28 | 1997-02-28 | 캐패시터를 포함하는 반도체 장치 및 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041160A JPH09232542A (ja) | 1996-02-28 | 1996-02-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232542A true JPH09232542A (ja) | 1997-09-05 |
Family
ID=12600681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041160A Pending JPH09232542A (ja) | 1996-02-28 | 1996-02-28 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09232542A (ja) |
| KR (1) | KR970063745A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144053A (en) * | 1999-01-20 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitor with a high dielectric constant film |
| US6251741B1 (en) | 1998-05-20 | 2001-06-26 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| JP2001284344A (ja) * | 2000-03-30 | 2001-10-12 | Tokyo Electron Ltd | 誘電体膜の形成方法 |
| KR100309077B1 (ko) * | 1999-07-26 | 2001-11-01 | 윤종용 | 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법 |
| KR100306908B1 (ko) * | 1998-12-30 | 2001-12-17 | 김영환 | 반도체장치의제조방법 |
| KR100385462B1 (ko) * | 2000-06-30 | 2003-05-27 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555483B1 (ko) * | 1999-09-03 | 2006-03-03 | 삼성전자주식회사 | 수소 열처리를 포함하는 반도체장치의 커패시터 제조방법 |
| KR100868607B1 (ko) * | 2008-02-21 | 2008-11-13 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 그 제조 방법 |
-
1996
- 1996-02-28 JP JP8041160A patent/JPH09232542A/ja active Pending
-
1997
- 1997-02-28 KR KR1019970006584A patent/KR970063745A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251741B1 (en) | 1998-05-20 | 2001-06-26 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
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| JP2001284344A (ja) * | 2000-03-30 | 2001-10-12 | Tokyo Electron Ltd | 誘電体膜の形成方法 |
| JP4493796B2 (ja) * | 2000-03-30 | 2010-06-30 | 東京エレクトロン株式会社 | 誘電体膜の形成方法 |
| KR100385462B1 (ko) * | 2000-06-30 | 2003-05-27 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970063745A (ko) | 1997-09-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980616 |