JPH08204148A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH08204148A JPH08204148A JP7013111A JP1311195A JPH08204148A JP H08204148 A JPH08204148 A JP H08204148A JP 7013111 A JP7013111 A JP 7013111A JP 1311195 A JP1311195 A JP 1311195A JP H08204148 A JPH08204148 A JP H08204148A
- Authority
- JP
- Japan
- Prior art keywords
- electrode layer
- wall electrode
- layer
- semiconductor device
- upper wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】シリンダー構造よりも更に記憶容量が向上した
キャパシタを有する半導体装置及びその製造方法を提供
する。 【構成】キャパシタが多数形成された半導体装置におい
て、キャパシタを構成する一方の電極の構造として、上
壁電極層５３を、底壁電極層５１と周壁電極層５２とで
形成される有底筒状体の開口部の一部を閉塞する如く形
成する。この構造はＤＲＡＭに好適である。かかる半導
体装置の製造法は、底壁電極層５１と分離層４０とを同
時にパターニングし、次いで、この底壁電極層５１と分
離層４０との積層体の側壁及び上部を被覆するように電
極層を積層してこれを周壁電極層５２と上壁電極層５３
とし、その後この上壁電極層５３の一部に開口部を設け
てその下の分離層４０が開口部で露出するようにし、そ
してこの開口部を通して分離層４０を除去する。この場
合、分離層（及びその下の底壁電極層）のパターニング
に使用したマスクを再び使用し、このマスクを分離層を
パターニングしたときと違って、ややアライメントずれ
させて投影させる。
キャパシタを有する半導体装置及びその製造方法を提供
する。 【構成】キャパシタが多数形成された半導体装置におい
て、キャパシタを構成する一方の電極の構造として、上
壁電極層５３を、底壁電極層５１と周壁電極層５２とで
形成される有底筒状体の開口部の一部を閉塞する如く形
成する。この構造はＤＲＡＭに好適である。かかる半導
体装置の製造法は、底壁電極層５１と分離層４０とを同
時にパターニングし、次いで、この底壁電極層５１と分
離層４０との積層体の側壁及び上部を被覆するように電
極層を積層してこれを周壁電極層５２と上壁電極層５３
とし、その後この上壁電極層５３の一部に開口部を設け
てその下の分離層４０が開口部で露出するようにし、そ
してこの開口部を通して分離層４０を除去する。この場
合、分離層（及びその下の底壁電極層）のパターニング
に使用したマスクを再び使用し、このマスクを分離層を
パターニングしたときと違って、ややアライメントずれ
させて投影させる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばＤＲＡＭ（Dyna
mic Random Access Memory）等のように、素子の微細化
にもかかわらず、容量の増大を図ることができるキャパ
シタを有する半導体装置及びその製造方法に関する。
mic Random Access Memory）等のように、素子の微細化
にもかかわらず、容量の増大を図ることができるキャパ
シタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭの高集積化に伴い、メモリーセ
ル面積の減少と共に問題となっている記憶容量の確保を
実現する手段として、記憶ノードの表面積を広げる方法
が数多く提案されている。
ル面積の減少と共に問題となっている記憶容量の確保を
実現する手段として、記憶ノードの表面積を広げる方法
が数多く提案されている。
【０００３】例えば、記憶ノードの下層層間膜を除去し
て作る「フィン」構造や、記憶ノードに側壁電極をつけ
る「シリンダー」構造が提案されている。
て作る「フィン」構造や、記憶ノードに側壁電極をつけ
る「シリンダー」構造が提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、「フィ
ン」構造は、それほど記憶容量が増加しない上、プロセ
ス途中で「フィン」を記憶ノードコンタクトに接続する
こと、細い電極のみで支えなければならないなどの不安
定性の問題がある。
ン」構造は、それほど記憶容量が増加しない上、プロセ
ス途中で「フィン」を記憶ノードコンタクトに接続する
こと、細い電極のみで支えなければならないなどの不安
定性の問題がある。
【０００５】一方、「シリンダー」構造は、側壁電極の
分だけ記憶容量を効果的に増加させることができるが、
微細化に伴うメモリーセル面積の減少を補うには未だ不
十分である。本発明は、上記事情に鑑みなされたもの
で、シリンダー構造よりも更に記憶容量が向上したキャ
パシタを有する半導体装置及びその製造方法を提供する
ことを目的とする。
分だけ記憶容量を効果的に増加させることができるが、
微細化に伴うメモリーセル面積の減少を補うには未だ不
十分である。本発明は、上記事情に鑑みなされたもの
で、シリンダー構造よりも更に記憶容量が向上したキャ
パシタを有する半導体装置及びその製造方法を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するため、次の半導体装置及びその製造方法を提供す
る。 （１）キャパシタが多数形成された半導体装置におい
て、キャパシタを構成する一方の電極が、底壁電極層
と、該底壁電極層と一体に形成された周壁電極層と、該
周壁電極層と一体に形成された上壁電極層とを有し、該
上壁電極層が、該底壁電極層と該周壁電極層とで形成さ
れる有底筒状体の開口部の一部を閉塞する如く形成され
てなることを特徴とする半導体装置。 （２）半導体装置が、各メモリセル毎に設けられた駆動
トランジスタと記憶キャパシタとを有し、各記憶キャパ
シタが、該駆動トランジスタの一方のソース・ドレイン
領域に接続する記憶ノードと、該記憶ノードの表面に形
成されたキャパシタ用絶縁膜と、該キャパシタ用絶縁膜
の表面に形成されたプレート電極層とで構成されるＤＲ
ＡＭであり、キャパシタを構成する一方の電極が記憶ノ
ードである上記（１）記載の半導体装置。 （３）キャパシタが多数形成された半導体装置における
キャパシタを構成する一方の電極を形成する際に、底壁
電極層と、該底壁電極層上に形成された分離層とを所定
パターンで形成する工程と、該分離層を被覆して、周壁
電極層と上壁電極層とを該底壁電極層と一体に形成する
工程と、該上壁電極層の一部をエッチングして除去する
ことにより、上記分離層の一部表面を露出させる工程
と、該露出表面から該分離層をエッチングにより除去す
る工程とを有することを特徴とする半導体装置の製造方
法。 （４）上壁電極層の一部をエッチングして除去すること
により、分離層の一部表面を露出させる工程において、
該分離層のパターン形成に使用したマスクを用い、該分
離層のパターン形成時とアライメントを所定量ずらせて
上記分離層の一部表面を露出させる上記（３）記載の半
導体装置の製造方法。
成するため、次の半導体装置及びその製造方法を提供す
る。 （１）キャパシタが多数形成された半導体装置におい
て、キャパシタを構成する一方の電極が、底壁電極層
と、該底壁電極層と一体に形成された周壁電極層と、該
周壁電極層と一体に形成された上壁電極層とを有し、該
上壁電極層が、該底壁電極層と該周壁電極層とで形成さ
れる有底筒状体の開口部の一部を閉塞する如く形成され
てなることを特徴とする半導体装置。 （２）半導体装置が、各メモリセル毎に設けられた駆動
トランジスタと記憶キャパシタとを有し、各記憶キャパ
シタが、該駆動トランジスタの一方のソース・ドレイン
領域に接続する記憶ノードと、該記憶ノードの表面に形
成されたキャパシタ用絶縁膜と、該キャパシタ用絶縁膜
の表面に形成されたプレート電極層とで構成されるＤＲ
ＡＭであり、キャパシタを構成する一方の電極が記憶ノ
ードである上記（１）記載の半導体装置。 （３）キャパシタが多数形成された半導体装置における
キャパシタを構成する一方の電極を形成する際に、底壁
電極層と、該底壁電極層上に形成された分離層とを所定
パターンで形成する工程と、該分離層を被覆して、周壁
電極層と上壁電極層とを該底壁電極層と一体に形成する
工程と、該上壁電極層の一部をエッチングして除去する
ことにより、上記分離層の一部表面を露出させる工程
と、該露出表面から該分離層をエッチングにより除去す
る工程とを有することを特徴とする半導体装置の製造方
法。 （４）上壁電極層の一部をエッチングして除去すること
により、分離層の一部表面を露出させる工程において、
該分離層のパターン形成に使用したマスクを用い、該分
離層のパターン形成時とアライメントを所定量ずらせて
上記分離層の一部表面を露出させる上記（３）記載の半
導体装置の製造方法。
【０００７】
【作用】従来のシリンダー構造のＤＲＡＭの製造方法で
は、記憶ノードの底壁電極層上に設けられた分離層を被
覆するように記憶ノードの側壁電極層及び上壁電極層を
形成した後、側壁電極層加工のために、せっかく積んだ
上壁電極層を除去していたのに対して、本発明の半導体
装置の構造では、この上壁電極層をできる限り残存させ
たものである。従って、キャパシタを構成する一方の電
極（ＤＲＡＭにおける記憶ノード）を、底壁電極層と周
壁電極層とで形成される有底筒状体の開口部の一部を上
壁電極層が閉塞する如き形状としたので、従来のシリン
ダー構造に対して、更に上壁電極層を加えた構造を有
し、その上壁電極層の分だけ確実にキャパシタ容量が増
加している。
は、記憶ノードの底壁電極層上に設けられた分離層を被
覆するように記憶ノードの側壁電極層及び上壁電極層を
形成した後、側壁電極層加工のために、せっかく積んだ
上壁電極層を除去していたのに対して、本発明の半導体
装置の構造では、この上壁電極層をできる限り残存させ
たものである。従って、キャパシタを構成する一方の電
極（ＤＲＡＭにおける記憶ノード）を、底壁電極層と周
壁電極層とで形成される有底筒状体の開口部の一部を上
壁電極層が閉塞する如き形状としたので、従来のシリン
ダー構造に対して、更に上壁電極層を加えた構造を有
し、その上壁電極層の分だけ確実にキャパシタ容量が増
加している。
【０００８】このようなキャパシタの構造を実現するに
あたっては、キャパシタを構成する一方の電極の底壁電
極層を形成した後、この上に後にエッチングなどで除去
される分離層（犠牲層）を形成し、更に底壁電極層と分
離層とを同時にパターニングする。次いで、この底壁電
極層と分離層との積層体の側壁及び上部を被覆するよう
に電極層を積層してこれを周壁電極層と上壁電極層と
し、その後この上壁電極層の一部に開口部を設けてその
下の分離層が開口部で露出するようにし、そしてこの開
口部を通して分離層を除去することによって実現するこ
とができる。
あたっては、キャパシタを構成する一方の電極の底壁電
極層を形成した後、この上に後にエッチングなどで除去
される分離層（犠牲層）を形成し、更に底壁電極層と分
離層とを同時にパターニングする。次いで、この底壁電
極層と分離層との積層体の側壁及び上部を被覆するよう
に電極層を積層してこれを周壁電極層と上壁電極層と
し、その後この上壁電極層の一部に開口部を設けてその
下の分離層が開口部で露出するようにし、そしてこの開
口部を通して分離層を除去することによって実現するこ
とができる。
【０００９】この場合、上壁電極層に開口部を設ける手
段として、分離層（及びその下の底壁電極層）のパター
ニングに使用したマスクを再び使用し、このマスクを分
離層をパターニングしたときと違って、ややアライメン
トずれさせて投影させることが簡便かつ確実である。こ
れにより、ずらされてマスクが投影されない部分が後の
エッチングによって除去され、上壁電極層の一端部に分
離層を露出させる開口部を容易に形成することができる
と共に、残された上壁電極層を利用してこの分記憶容量
の確実な増加を図ることができ、しかも隣の記憶ノード
との電気的分離を行うことができる。また、新規なマス
クを必要とせず、経済的である。
段として、分離層（及びその下の底壁電極層）のパター
ニングに使用したマスクを再び使用し、このマスクを分
離層をパターニングしたときと違って、ややアライメン
トずれさせて投影させることが簡便かつ確実である。こ
れにより、ずらされてマスクが投影されない部分が後の
エッチングによって除去され、上壁電極層の一端部に分
離層を露出させる開口部を容易に形成することができる
と共に、残された上壁電極層を利用してこの分記憶容量
の確実な増加を図ることができ、しかも隣の記憶ノード
との電気的分離を行うことができる。また、新規なマス
クを必要とせず、経済的である。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
ながら具体的に説明する。図１は本発明の半導体装置を
ＤＲＡＭに適用した一例を示す要部断面図である。この
ＤＲＡＭ１の詳細な構造は、後述する製造方法により示
されるので、ここでは主要部について説明する。シリコ
ン基板１０の表面にシリコン酸化膜から形成される素子
分離膜１１が設けられ、ゲート電極（ワード線）１２と
シリコン基板のソース・ドレイン層１０ａとで駆動トラ
ンジスタが構成される。このゲート電極１２とシリコン
基板１０のドレイン領域にコンタクトしているビット線
１６とが層間絶縁膜１７に埋め込まれている。層間絶縁
膜１７の上面は平坦に加工され、この層間絶縁膜１７上
にはこの層間膜１７を後のエッチングから保護するスト
ッパー層１８が形成され、ストッパー層１８の上にはシ
リコン基板１０のソース領域と接続されている記憶ノー
ド５０が形成されている。
ながら具体的に説明する。図１は本発明の半導体装置を
ＤＲＡＭに適用した一例を示す要部断面図である。この
ＤＲＡＭ１の詳細な構造は、後述する製造方法により示
されるので、ここでは主要部について説明する。シリコ
ン基板１０の表面にシリコン酸化膜から形成される素子
分離膜１１が設けられ、ゲート電極（ワード線）１２と
シリコン基板のソース・ドレイン層１０ａとで駆動トラ
ンジスタが構成される。このゲート電極１２とシリコン
基板１０のドレイン領域にコンタクトしているビット線
１６とが層間絶縁膜１７に埋め込まれている。層間絶縁
膜１７の上面は平坦に加工され、この層間絶縁膜１７上
にはこの層間膜１７を後のエッチングから保護するスト
ッパー層１８が形成され、ストッパー層１８の上にはシ
リコン基板１０のソース領域と接続されている記憶ノー
ド５０が形成されている。
【００１１】この記憶ノード５０は、上記ストッパー層
１８上に形成された底壁電極層５１と、底壁電極層５１
の周囲を巡るように立設した周壁電極層５２と、周壁電
極層５２の開口部の一部を覆う如く周壁電極層５２上に
形成された上壁電極層５３とを具備し、これらの底壁電
極層５１、周壁電極層５２、上壁電極層５３は、一体化
されている。
１８上に形成された底壁電極層５１と、底壁電極層５１
の周囲を巡るように立設した周壁電極層５２と、周壁電
極層５２の開口部の一部を覆う如く周壁電極層５２上に
形成された上壁電極層５３とを具備し、これらの底壁電
極層５１、周壁電極層５２、上壁電極層５３は、一体化
されている。
【００１２】記憶ノード５０の各電極層５１、５２、５
３それぞれの表面には、キャパシタ用絶縁膜３４が形成
されていると共に、このキャパシタ用絶縁膜３４の表面
にプレート電極層３３が形成され、これらの記憶ノード
５０とキャパシタ用絶縁膜３４とプレート電極３３とで
記憶キャパシタを構成している。
３それぞれの表面には、キャパシタ用絶縁膜３４が形成
されていると共に、このキャパシタ用絶縁膜３４の表面
にプレート電極層３３が形成され、これらの記憶ノード
５０とキャパシタ用絶縁膜３４とプレート電極３３とで
記憶キャパシタを構成している。
【００１３】この記憶ノード５０等の記憶キャパシタは
層間絶縁膜３５で被覆されており、平坦化された層間絶
縁膜３５上に配線３６が形成されている。上記記憶ノー
ド５０は、上壁電極層５３が、底壁電極層５１と周壁電
極層５２とで形成される有底筒状体の開口部の一部を閉
塞する如く形成され、いわば密封箱の上部の一部を除去
して開口部を形成した如く形状を有し、従来のシリンダ
ー型と比較して、上壁電極層５３を加えた構造を有す
る。従って、上壁電極層５３に相当する分だけ確実に記
憶容量が増加している。
層間絶縁膜３５で被覆されており、平坦化された層間絶
縁膜３５上に配線３６が形成されている。上記記憶ノー
ド５０は、上壁電極層５３が、底壁電極層５１と周壁電
極層５２とで形成される有底筒状体の開口部の一部を閉
塞する如く形成され、いわば密封箱の上部の一部を除去
して開口部を形成した如く形状を有し、従来のシリンダ
ー型と比較して、上壁電極層５３を加えた構造を有す
る。従って、上壁電極層５３に相当する分だけ確実に記
憶容量が増加している。
【００１４】次に、上記ＤＲＡＭの製造工程の一例につ
いて、図２〜図６で説明する。まず、図２で従来のシリ
ンダー型の製造工程と同じ部分まで説明する。例えばシ
リコン等の基板１０上にＬＯＣＯＳ分離法によって素子
分離膜１１を形成し、図２では特に示さないゲート酸化
膜を形成した後、ゲート電極（ワード線）１２を形成
し、ゲート電極１２をマスクとしてイオンを打ち込んで
拡散層１０ａを形成し、駆動トランジスタの加工を完成
させる。
いて、図２〜図６で説明する。まず、図２で従来のシリ
ンダー型の製造工程と同じ部分まで説明する。例えばシ
リコン等の基板１０上にＬＯＣＯＳ分離法によって素子
分離膜１１を形成し、図２では特に示さないゲート酸化
膜を形成した後、ゲート電極（ワード線）１２を形成
し、ゲート電極１２をマスクとしてイオンを打ち込んで
拡散層１０ａを形成し、駆動トランジスタの加工を完成
させる。
【００１５】その後、ゲート電極側壁１３を形成し、層
間膜１４を堆積した後、この層間膜１４にビットコンタ
クト孔１５を開孔し、ビット線１６の加工を行う。この
ビット線は、タングステンポリサイドのような下層のポ
リシリコン１６ａと上層のタングステンシリサイド１６
ｂとの複合膜とすることがよい。本例では、ビット線シ
ールドタイプの構造を示したが、従来構造としても記憶
ノードの加工に際しては、本質的に変わりがない。ビッ
ト線１６の形成後、再び層間絶縁膜１７を堆積し、この
表面は、後の記憶ノード形成のためにできる限り平坦化
を行うことが望ましい。この平坦化は、例えば近年注目
されているＣＭＰ（化学的機械研磨方法）による完全平
坦化が望ましいが、従来のＢＰＳＧ（ホウ素リンケイ酸
ガラス）リフロー法によっても特に問題はない。
間膜１４を堆積した後、この層間膜１４にビットコンタ
クト孔１５を開孔し、ビット線１６の加工を行う。この
ビット線は、タングステンポリサイドのような下層のポ
リシリコン１６ａと上層のタングステンシリサイド１６
ｂとの複合膜とすることがよい。本例では、ビット線シ
ールドタイプの構造を示したが、従来構造としても記憶
ノードの加工に際しては、本質的に変わりがない。ビッ
ト線１６の形成後、再び層間絶縁膜１７を堆積し、この
表面は、後の記憶ノード形成のためにできる限り平坦化
を行うことが望ましい。この平坦化は、例えば近年注目
されているＣＭＰ（化学的機械研磨方法）による完全平
坦化が望ましいが、従来のＢＰＳＧ（ホウ素リンケイ酸
ガラス）リフロー法によっても特に問題はない。
【００１６】層間絶縁膜１７の平坦化を達成した後、後
の記憶ノード上部の分離層（犠牲層）を除去する際のス
トッパーとして機能するストッパー層１８を堆積する。
通常、分離層は酸化珪素で形成され、希弗酸を用いるウ
エットエッチで行うので、ストッパー層１８は減圧ＣＶ
Ｄによるシリコン窒化膜で構成することが望ましい。ス
トッパー層１８の厚さは２０〜３０μｍ程度で十分であ
る。なお、記憶ノードの底壁電極層を加工する際に、こ
のストッパー層１８を除去しないようにエッチングを完
了する必要がある。
の記憶ノード上部の分離層（犠牲層）を除去する際のス
トッパーとして機能するストッパー層１８を堆積する。
通常、分離層は酸化珪素で形成され、希弗酸を用いるウ
エットエッチで行うので、ストッパー層１８は減圧ＣＶ
Ｄによるシリコン窒化膜で構成することが望ましい。ス
トッパー層１８の厚さは２０〜３０μｍ程度で十分であ
る。なお、記憶ノードの底壁電極層を加工する際に、こ
のストッパー層１８を除去しないようにエッチングを完
了する必要がある。
【００１７】次いで、記憶ノードコンタクト１９を開孔
し、記憶ノードの底壁電極層としての例えばポリシリコ
ンからなる第１層目導電層３１を堆積し、シリコン基板
１０のソース・ドレイン層と接続した底壁電極層を形成
する。この第１層目導電層３１の膜厚は特に制限されな
いが、通常１００ｎｍ程度である。
し、記憶ノードの底壁電極層としての例えばポリシリコ
ンからなる第１層目導電層３１を堆積し、シリコン基板
１０のソース・ドレイン層と接続した底壁電極層を形成
する。この第１層目導電層３１の膜厚は特に制限されな
いが、通常１００ｎｍ程度である。
【００１８】この第１層目導電層３１の上に分離層４０
を形成する。分離層４０は例えば酸化シリコン系統のよ
うに、第１導電層３１とストッパー１８とに対しエッチ
ング選択性がある材料を選択することが好ましい。分離
層４０の厚さは、必要とされる記憶容量によって適宜選
択することができるが、通常４００〜８００ｎｍ程度の
膜厚である。次にレジスト膜Ｒ１を形成した後、レジス
トパターニングで分離層４０と第１層目導電層３１の加
工を行い、分離層４０と第１層目導電層３１とを同じレ
ジスト膜Ｒ１で順次加工する。これによって、図２に示
すように、記憶ノードの底壁電極５１の上にこの底壁電
極５１と同じパターンで形成された分離層４０とレジス
トＲ１が積層された構造のものを得る。ここまでは、従
来技術のシリンダー型記憶ノードの形成工程と同じであ
る。
を形成する。分離層４０は例えば酸化シリコン系統のよ
うに、第１導電層３１とストッパー１８とに対しエッチ
ング選択性がある材料を選択することが好ましい。分離
層４０の厚さは、必要とされる記憶容量によって適宜選
択することができるが、通常４００〜８００ｎｍ程度の
膜厚である。次にレジスト膜Ｒ１を形成した後、レジス
トパターニングで分離層４０と第１層目導電層３１の加
工を行い、分離層４０と第１層目導電層３１とを同じレ
ジスト膜Ｒ１で順次加工する。これによって、図２に示
すように、記憶ノードの底壁電極５１の上にこの底壁電
極５１と同じパターンで形成された分離層４０とレジス
トＲ１が積層された構造のものを得る。ここまでは、従
来技術のシリンダー型記憶ノードの形成工程と同じであ
る。
【００１９】レジストＲ１を除去した後、図３に示すよ
うに、記憶ノード５０の周壁電極層５２及び上壁電極層
５３としての例えばポリシリコンからなる第２層目導電
層３２を分離層４０全面に堆積する。第２層目導電層３
２は、膜厚が１００〜２００ｎｍ程度が好ましい。
うに、記憶ノード５０の周壁電極層５２及び上壁電極層
５３としての例えばポリシリコンからなる第２層目導電
層３２を分離層４０全面に堆積する。第２層目導電層３
２は、膜厚が１００〜２００ｎｍ程度が好ましい。
【００２０】次に、シリンダー型記憶ノードの形成で
は、ここで全面ＲＩＥ（反応性イオンエッチング）を行
い、分離層を露出させると共に、各記憶ノードを相互に
分離するために、第２層目導電層３２のうち、分離層４
０上とストッパー１８との上の部分を除去する。これに
対し、本発明においては、再びレジストＲ２を設けてパ
ターニングを行う。本発明方法の特徴的工程である。レ
ジストマスクは、先に分離層４０と底壁電極層５１とを
同時にパターニングした際のレジストパターンと全く同
じマスクを用いる。この場合、図４に模式的に示すよう
に、マスクの投影Ｍをレジスト上でｘ，ｙ方向何れもわ
ざと分離層４０とアライメントずれを起こさせてパター
ニングを行う。ｘ，ｙ方向のずれは、記憶容量の増加と
なる上壁の残存量とエッチングのできる範囲から選定さ
れるが、それぞれ０．２〜０．３μｍ程度のアライメン
トずれさせれば十分である。これにより、隣の記憶ノー
ドとの電気的な分離を確保し、部分的に上壁電極層５３
を残すと同時に、部分的に上壁電極層５３を除去するこ
とによって分離層４０の一部を露出させ、この後のウエ
ットエッチングによって分離層４０を除去することがで
きる。この場合、フォトリソグラフィ工程は、従来のシ
リンダ型と比較して１工程増えるが、新規マスクの作製
の必要がない。
は、ここで全面ＲＩＥ（反応性イオンエッチング）を行
い、分離層を露出させると共に、各記憶ノードを相互に
分離するために、第２層目導電層３２のうち、分離層４
０上とストッパー１８との上の部分を除去する。これに
対し、本発明においては、再びレジストＲ２を設けてパ
ターニングを行う。本発明方法の特徴的工程である。レ
ジストマスクは、先に分離層４０と底壁電極層５１とを
同時にパターニングした際のレジストパターンと全く同
じマスクを用いる。この場合、図４に模式的に示すよう
に、マスクの投影Ｍをレジスト上でｘ，ｙ方向何れもわ
ざと分離層４０とアライメントずれを起こさせてパター
ニングを行う。ｘ，ｙ方向のずれは、記憶容量の増加と
なる上壁の残存量とエッチングのできる範囲から選定さ
れるが、それぞれ０．２〜０．３μｍ程度のアライメン
トずれさせれば十分である。これにより、隣の記憶ノー
ドとの電気的な分離を確保し、部分的に上壁電極層５３
を残すと同時に、部分的に上壁電極層５３を除去するこ
とによって分離層４０の一部を露出させ、この後のウエ
ットエッチングによって分離層４０を除去することがで
きる。この場合、フォトリソグラフィ工程は、従来のシ
リンダ型と比較して１工程増えるが、新規マスクの作製
の必要がない。
【００２１】なお、アライメントずれを起こさせるに
は、例えばマスクの位置自体をずらせても良く、あるい
は光学的な手段により位置ずれを起こさせても良い。こ
れにより、図３に示すように、レジストＲ２を分離層と
ずらせてパターニングした構造のものを得ることができ
る。
は、例えばマスクの位置自体をずらせても良く、あるい
は光学的な手段により位置ずれを起こさせても良い。こ
れにより、図３に示すように、レジストＲ２を分離層と
ずらせてパターニングした構造のものを得ることができ
る。
【００２２】次いで、このレジストＲ２をマスクとして
ＲＩＥを行って、第２層目導電層３２のうち分離層４０
上の一部及びストッパー１８上の部分を除去する。この
場合、第２層目導電層３２の分離層４０の側部（記憶ノ
ードの周壁電極層）に存する部分は、レジストＲ２で覆
われた部分がそのまま残存すると共に、レジストＲ２で
覆われない部分がＲＩＥの異方性エッチングにより残存
する。次にレジストＲ２を除去すると、図５に示すよう
に、上壁電極層５３の大部分を残すと同時に分離層４０
の一部を露出させ、更に、各記憶ノード５０を電気的に
分離する。
ＲＩＥを行って、第２層目導電層３２のうち分離層４０
上の一部及びストッパー１８上の部分を除去する。この
場合、第２層目導電層３２の分離層４０の側部（記憶ノ
ードの周壁電極層）に存する部分は、レジストＲ２で覆
われた部分がそのまま残存すると共に、レジストＲ２で
覆われない部分がＲＩＥの異方性エッチングにより残存
する。次にレジストＲ２を除去すると、図５に示すよう
に、上壁電極層５３の大部分を残すと同時に分離層４０
の一部を露出させ、更に、各記憶ノード５０を電気的に
分離する。
【００２３】そして、例えば希弗酸によるウエットエッ
チを行って分離層４０を除去し、先に述べたストッパー
１８で止めると、図６に示すような構造となる。即ち、
図６に示した記憶ノード５０は、底壁電極層５１と、底
壁電極層５１上にこれと一体に形成された周壁電極層５
２と、周壁電極層５２と一体に形成された上壁電極層５
３とを有し、上壁電極層５３が、底壁電極層５１と周壁
電極層５２とで形成される有底筒状体の開口部の一部を
閉塞する如く形成された形状を有するその後は、通常の
ＤＲＡＭの工程と同様にして、例えばＯＮＯ（ＳｉＯ2
膜／Ｓｉ3 Ｎ4 膜／ＳｉＯ2 膜）膜からなるキャパシタ
ー用絶縁膜３４を形成し、次いで記憶ノードのプレート
電極層となる第３層目導電層３３を、例えばポリシリコ
ンで形成し、更に層間絶縁膜３５を形成し、この層間絶
縁膜３５を平坦化した後、例えばアルミニウムで配線層
３６の堆積、加工を行う。これによって図１に示した本
発明のＤＲＡＭ１を製造することができる。
チを行って分離層４０を除去し、先に述べたストッパー
１８で止めると、図６に示すような構造となる。即ち、
図６に示した記憶ノード５０は、底壁電極層５１と、底
壁電極層５１上にこれと一体に形成された周壁電極層５
２と、周壁電極層５２と一体に形成された上壁電極層５
３とを有し、上壁電極層５３が、底壁電極層５１と周壁
電極層５２とで形成される有底筒状体の開口部の一部を
閉塞する如く形成された形状を有するその後は、通常の
ＤＲＡＭの工程と同様にして、例えばＯＮＯ（ＳｉＯ2
膜／Ｓｉ3 Ｎ4 膜／ＳｉＯ2 膜）膜からなるキャパシタ
ー用絶縁膜３４を形成し、次いで記憶ノードのプレート
電極層となる第３層目導電層３３を、例えばポリシリコ
ンで形成し、更に層間絶縁膜３５を形成し、この層間絶
縁膜３５を平坦化した後、例えばアルミニウムで配線層
３６の堆積、加工を行う。これによって図１に示した本
発明のＤＲＡＭ１を製造することができる。
【００２４】本発明は、上記実施例に限定されるもので
はない。例えば、ＤＲＡＭ以外に、キャパシタを有する
半導体装置全てに適用でき、例えば容量素子を有するＬ
ＣＤ（液晶装置）、あるいはＦＲＡＭ（強誘電性薄膜メ
モリ）などにも適用することができる。また、上記例で
は同一のマスクを用いて分離層の端部を露出するように
したが、別のマスクを用いて分離層の中心付近が露出す
るようにしても良く、その他、本発明の要旨を逸脱しな
い範囲で種々変更することができる。
はない。例えば、ＤＲＡＭ以外に、キャパシタを有する
半導体装置全てに適用でき、例えば容量素子を有するＬ
ＣＤ（液晶装置）、あるいはＦＲＡＭ（強誘電性薄膜メ
モリ）などにも適用することができる。また、上記例で
は同一のマスクを用いて分離層の端部を露出するように
したが、別のマスクを用いて分離層の中心付近が露出す
るようにしても良く、その他、本発明の要旨を逸脱しな
い範囲で種々変更することができる。
【００２５】
【発明の効果】本発明の半導体装置は、キャパシタ容量
が大きく、近年の微細化に対応したもので、特にＤＲＡ
Ｍに好適である。また、本発明の半導体装置の製造方法
によれば、かかる半導体装置を容易にかつ確実に製造す
ることができる。
が大きく、近年の微細化に対応したもので、特にＤＲＡ
Ｍに好適である。また、本発明の半導体装置の製造方法
によれば、かかる半導体装置を容易にかつ確実に製造す
ることができる。
【図１】本発明にかかるＤＲＡＭの一例を示す要部断面
図である。
図である。
【図２】本発明にかかるＤＲＡＭの製造工程の一例を示
す断面図である。
す断面図である。
【図３】図２に続く製造工程を示す断面図である。
【図４】上壁電極層に開口部を形成する際のマスクのア
ライメントずれを起こさせた模式図である。
ライメントずれを起こさせた模式図である。
【図５】図３に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
１ ＤＲＡＭ １０ 基板 １１ 素子分離膜 １２ ゲート電極 １４ 層間絶縁膜 １５ ビット線開孔部 １６ ビット線 １７ 層間絶縁膜 １８ ストッパー層 １９ 記憶ノード開孔部 ３１ 第１層目導電層 ３２ 第２層目導電層 ３３ 第３層目導電層 ３４ キャパシタ用絶縁膜 ３５ 層間絶縁膜 ３６ 配線層 ５０ 記憶ノード ５１ 記憶ノードの底壁電極層 ５２ 記憶ノードの周壁電極層 ５３ 記憶ノードの上壁電極層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7735−4Ｍ Ｈ０１Ｌ 27/10 ６２１ Ａ
Claims (4)
- 【請求項１】キャパシタが多数形成された半導体装置に
おいて、キャパシタを構成する一方の電極が、底壁電極
層と、該底壁電極層と一体に形成された周壁電極層と、
該周壁電極層と一体に形成された上壁電極層とを有し、
該上壁電極層が、該底壁電極層と該周壁電極層とで形成
される有底筒状体の開口部の一部を閉塞する如く形成さ
れてなることを特徴とする半導体装置。 - 【請求項２】半導体装置が、各メモリセル毎に設けられ
た駆動トランジスタと記憶キャパシタとを有し、各記憶
キャパシタが、該駆動トランジスタの一方のソース・ド
レイン領域に接続する記憶ノードと、該記憶ノードの表
面に形成されたキャパシタ用絶縁膜と、該キャパシタ用
絶縁膜の表面に形成されたプレート電極層とで構成され
るＤＲＡＭであり、キャパシタを構成する一方の電極が
記憶ノードである請求項１記載の半導体装置。 - 【請求項３】キャパシタが多数形成された半導体装置に
おけるキャパシタを構成する一方の電極を形成する際
に、 底壁電極層と、該底壁電極層上に形成された分離層とを
所定パターンで形成する工程と、 該分離層を被覆して、周壁電極層と上壁電極層とを該底
壁電極層と一体に形成する工程と、 該上壁電極層の一部をエッチングして除去することによ
り、上記分離層の一部表面を露出させる工程と、 該露出表面から該分離層をエッチングにより除去する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項４】上壁電極層の一部をエッチングして除去す
ることにより、分離層の一部表面を露出させる工程にお
いて、該分離層のパターン形成に使用したマスクを用
い、該分離層のパターン形成時とアライメントを所定量
ずらせて上記分離層の一部表面を露出させる請求項３記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013111A JPH08204148A (ja) | 1995-01-30 | 1995-01-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013111A JPH08204148A (ja) | 1995-01-30 | 1995-01-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204148A true JPH08204148A (ja) | 1996-08-09 |
Family
ID=11824052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7013111A Pending JPH08204148A (ja) | 1995-01-30 | 1995-01-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204148A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2752487A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Procede de fabrication d'une electrode de condensateur pour un dispositif a semiconducteurs |
| FR2752494A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Dispositif de memoire a semiconducteurs et structure d'electrode de condensateur pour ce dispositif |
| FR2752492A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Dispositif de memoire a semiconducteurs ayant un condensateur |
| EP0831531A1 (en) * | 1996-09-24 | 1998-03-25 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| US6103568A (en) * | 1998-03-27 | 2000-08-15 | Nec Corporation | Manufacturing method of cylindrical stacked electrode |
| US9716094B2 (en) | 2015-10-02 | 2017-07-25 | Samsung Electronics Co., Ltd. | Semiconductor device having capacitor and method of fabricating the semiconductor device |
-
1995
- 1995-01-30 JP JP7013111A patent/JPH08204148A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2752487A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Procede de fabrication d'une electrode de condensateur pour un dispositif a semiconducteurs |
| FR2752494A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Dispositif de memoire a semiconducteurs et structure d'electrode de condensateur pour ce dispositif |
| FR2752492A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Dispositif de memoire a semiconducteurs ayant un condensateur |
| EP0831531A1 (en) * | 1996-09-24 | 1998-03-25 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| US6103568A (en) * | 1998-03-27 | 2000-08-15 | Nec Corporation | Manufacturing method of cylindrical stacked electrode |
| US9716094B2 (en) | 2015-10-02 | 2017-07-25 | Samsung Electronics Co., Ltd. | Semiconductor device having capacitor and method of fabricating the semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5700709A (en) | Method for manufacturing a capacitor for a semiconductor device | |
| JPH0821695B2 (ja) | 高集積半導体メモリ装置及びその製造方法 | |
| JP2000340772A (ja) | Ｃｍｐ阻止膜を使用する集積回路素子のキャパシタ製造方法 | |
| US5714401A (en) | Semiconductor device capacitor manufactured by forming stack with multiple material layers without conductive layer therebetween | |
| US5981334A (en) | Method of fabricating DRAM capacitor | |
| JP2002222872A (ja) | 半導体素子のシリンダ型キャパシタの製造方法 | |
| US6303430B1 (en) | Method of manufacturing DRAM capacitor | |
| US6040596A (en) | Dynamic random access memory devices having improved peripheral circuit resistors therein | |
| US6342419B1 (en) | DRAM capacitor and a method of fabricating the same | |
| JP4694120B2 (ja) | ダマシーン工程を利用した半導体装置及びその製造方法 | |
| JP2000022112A (ja) | キャパシタ及びその製造方法 | |
| US6238968B1 (en) | Methods of forming integrated circuit capacitors having protected layers of HSG silicon therein | |
| JP3233051B2 (ja) | 半導体装置の製造方法 | |
| JPH1050962A (ja) | 半導体装置の製造方法 | |
| US6607954B2 (en) | Methods of fabricating cylinder-type capacitors for semiconductor devices using a hard mask and a mold layer | |
| US6709915B2 (en) | Methods of fabricating integrated circuit memory devices | |
| US5759895A (en) | Method of fabricating a capacitor storage node having a rugged-fin surface | |
| JP2003078022A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2917912B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH08204148A (ja) | 半導体装置及びその製造方法 | |
| US6531358B1 (en) | Method of fabricating capacitor-under-bit line (CUB) DRAM | |
| US6001682A (en) | Method of fabricating cylinder capacitors | |
| JPH09232542A (ja) | 半導体装置およびその製造方法 | |
| US5989954A (en) | Method for forming a cylinder capacitor in the dram process | |
| KR100242470B1 (ko) | 반도체 메모리장치 제조방법 |