JP2000022112A - キャパシタ及びその製造方法 - Google Patents
キャパシタ及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
(57)【要約】 （修正有）
【課題】 単純スタック構造のキャパシタより相対的に
さらに大きいキャパシタンスを確保することができるキ
ャパシタ及びその製造方法を提供することである。 【解決手段】 半導体基板100上に形成された第１絶縁
膜108,110を貫いて半導体基板100と電気的に接続される
コンタクトノード114を形成する工程と、コンタクトノ
ード114上及び１絶縁膜上に第２絶縁膜116を形成する工
程と、コンタクトノード114上、及び、前記第１絶縁膜
の表面の一部が露出されるように第２絶縁膜116をエッ
チングしてオープニングを形成するが、半導体基板100
の上部から見て、オープニングを少なくとも二つ以上の
円が互いに一部分オーバーラップされている形状で形成
する工程と、オープニングの下部及び側面に前記各円が
オーバーラップされた部位で電気的に接触するように所
定厚のキャパシタノード用導電膜120を形成する工程と
を含む。
さらに大きいキャパシタンスを確保することができるキ
ャパシタ及びその製造方法を提供することである。 【解決手段】 半導体基板100上に形成された第１絶縁
膜108,110を貫いて半導体基板100と電気的に接続される
コンタクトノード114を形成する工程と、コンタクトノ
ード114上及び１絶縁膜上に第２絶縁膜116を形成する工
程と、コンタクトノード114上、及び、前記第１絶縁膜
の表面の一部が露出されるように第２絶縁膜116をエッ
チングしてオープニングを形成するが、半導体基板100
の上部から見て、オープニングを少なくとも二つ以上の
円が互いに一部分オーバーラップされている形状で形成
する工程と、オープニングの下部及び側面に前記各円が
オーバーラップされた部位で電気的に接触するように所
定厚のキャパシタノード用導電膜120を形成する工程と
を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、さらに具体的にはキャパシタ及びその製
造方法に関するものである。
るものであり、さらに具体的にはキャパシタ及びその製
造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ（dynamic ＲＡＭ）で、それぞ
れのメモリセルは、スイッチングのためのＭＯＳトラン
ジスタとキャパシタを含む。メモリセルは、構造的に簡
単でメモリセル領域で比較的小さく形成されることがで
きる。
れのメモリセルは、スイッチングのためのＭＯＳトラン
ジスタとキャパシタを含む。メモリセルは、構造的に簡
単でメモリセル領域で比較的小さく形成されることがで
きる。
【０００３】メモリセルがデータを貯蔵したり、出力で
きる能力はキャパシタの静電容量と比例するが、ＤＲＡ
Ｍが高集積化されることに伴って、小さいセル領域で十
分に大きいキャパシタンスを確保する必要性が生じるよ
うになる。
きる能力はキャパシタの静電容量と比例するが、ＤＲＡ
Ｍが高集積化されることに伴って、小さいセル領域で十
分に大きいキャパシタンスを確保する必要性が生じるよ
うになる。
【０００４】必要性により広く使われているキャパシタ
は、表面層にＨＳＧ（Hemispherical Grain）膜が形成
されたスタック(stack)構造のキャパシタノード(node)
を有するキャパシタである。しかし、デザインルールが
０.２１μｍ以下であるＤＲＡＭのキャパシタ製造方法
では、所望のキャパシタンスを得るために１００００Å
以上の厚さを有するポリシリコン膜をフォト工程と乾式
エッチング工程を通してエッチングすべきで、エッチン
グされたポリシリコン膜上にＨＳＧ膜を形成してキャパ
シタノードを形成すべきである。
は、表面層にＨＳＧ（Hemispherical Grain）膜が形成
されたスタック(stack)構造のキャパシタノード(node)
を有するキャパシタである。しかし、デザインルールが
０.２１μｍ以下であるＤＲＡＭのキャパシタ製造方法
では、所望のキャパシタンスを得るために１００００Å
以上の厚さを有するポリシリコン膜をフォト工程と乾式
エッチング工程を通してエッチングすべきで、エッチン
グされたポリシリコン膜上にＨＳＧ膜を形成してキャパ
シタノードを形成すべきである。
【０００５】この場合、エッチング工程でポリシリコン
膜が除去される領域の下部面にポリシリコン膜が残留し
て隣接する二つのキャパシタノード間にブリッジ(bridg
e)が発生される場合があり、また、ＨＳＧ膜形成時、Ｈ
ＳＧ膜が隣接するストレージノードのＨＳＧ膜と電気的
に接続されるブリッジが発生される場合があって二つの
ビットにフェイル(fail)が発生される場合がある。
膜が除去される領域の下部面にポリシリコン膜が残留し
て隣接する二つのキャパシタノード間にブリッジ(bridg
e)が発生される場合があり、また、ＨＳＧ膜形成時、Ｈ
ＳＧ膜が隣接するストレージノードのＨＳＧ膜と電気的
に接続されるブリッジが発生される場合があって二つの
ビットにフェイル(fail)が発生される場合がある。
【０００６】
【発明が解決しようとする課題】本発明は、上述の諸般
問題点を解決するため提案されたものとして、約１００
００Å以上の厚さのポリシリコン膜をエッチングする工
程とＨＳＧ膜形成工程を省略でき、ブリッジによる二つ
のビットのフェイルを防止でき、単純スタック構造のキ
ャパシタより相対的にさらに大きいキャパシタンスを確
保することができるキャパシタ及びその製造方法を提供
することにその目的がある。
問題点を解決するため提案されたものとして、約１００
００Å以上の厚さのポリシリコン膜をエッチングする工
程とＨＳＧ膜形成工程を省略でき、ブリッジによる二つ
のビットのフェイルを防止でき、単純スタック構造のキ
ャパシタより相対的にさらに大きいキャパシタンスを確
保することができるキャパシタ及びその製造方法を提供
することにその目的がある。
【０００７】
【課題を解決するための手段】上述した目的を達成する
ために提案された本発明の特徴によると、キャパシタの
製造方法は、半導体基板上に形成された第１絶縁膜を貫
いて半導体基板と電気的に連結されるコンタクトノード
を形成する工程と、コンタクトノード上、及び、前記１
絶縁膜上に第２絶縁膜を形成する工程と、コンタクトノ
ード上、及び、第１絶縁膜の表面の一部が露出されるよ
うに前記第２絶縁膜をエッチングしてオープニングを形
成するが、半導体基板の上部から見て、オープニングを
少なくとも二つ以上の円が互いに一部分オーバーラップ
されている形状で形成する工程と、オープニングの下部
及び側面に、所定厚のキャパシタノード用導電膜を、各
円がオーバーラップされた部位で、電気的に接続するよ
うに形成する工程とを含むことを特徴とする。
ために提案された本発明の特徴によると、キャパシタの
製造方法は、半導体基板上に形成された第１絶縁膜を貫
いて半導体基板と電気的に連結されるコンタクトノード
を形成する工程と、コンタクトノード上、及び、前記１
絶縁膜上に第２絶縁膜を形成する工程と、コンタクトノ
ード上、及び、第１絶縁膜の表面の一部が露出されるよ
うに前記第２絶縁膜をエッチングしてオープニングを形
成するが、半導体基板の上部から見て、オープニングを
少なくとも二つ以上の円が互いに一部分オーバーラップ
されている形状で形成する工程と、オープニングの下部
及び側面に、所定厚のキャパシタノード用導電膜を、各
円がオーバーラップされた部位で、電気的に接続するよ
うに形成する工程とを含むことを特徴とする。
【０００８】上述した目的を達成するために提案された
本発明の特徴によると、半導体装置は、半導体基板上に
形成されたゲート電極層と、ゲート電極層両側の半導体
基板内に形成されたソース/ドレーン領域と、ゲート電
極層を含んで半導体基板上に形成された絶縁膜を貫いて
ソース/ドレーン領域と電気的に接続されるコンタクト
ノードと、コンタクトノードを含んで絶縁膜上に少なく
とも二つ以上のシリンダが側壁の一部を共有する形状で
形成されたキャパシタノードを含む。
本発明の特徴によると、半導体装置は、半導体基板上に
形成されたゲート電極層と、ゲート電極層両側の半導体
基板内に形成されたソース/ドレーン領域と、ゲート電
極層を含んで半導体基板上に形成された絶縁膜を貫いて
ソース/ドレーン領域と電気的に接続されるコンタクト
ノードと、コンタクトノードを含んで絶縁膜上に少なく
とも二つ以上のシリンダが側壁の一部を共有する形状で
形成されたキャパシタノードを含む。
【０００９】図７を参照すると、本発明の実施形態によ
る新規なキャパシタ及びその製造方法は、半導体基板の
上部から見て、少なくとも二つ以上の円が互いに一部分
オーバーラップされている形状で第２絶縁膜をエッチン
グしてオープニングを形成し、円がオーバーラップされ
た部位で、オープニングの側面に形成されるキャパシタ
ノード用導電膜を電気的に接触するように形成する。こ
のようなキャパシタ製造方法によって、ポリシリコン膜
の蒸着によるキャパシタノードを形成することができ、
既存工程でキャパシタノード用ポリシリコン膜のエッチ
ング工程後、残留するポリシリコン膜により発生される
ブリッジを防止でき、多重シリンダ構造のキャパシタノ
ードを形成することができ、所望のキャパシタンスを得
ながらＨＳＧ膜形成工程を省略できる。これによってＨ
ＳＧ膜によるブリッジを防止できる。
る新規なキャパシタ及びその製造方法は、半導体基板の
上部から見て、少なくとも二つ以上の円が互いに一部分
オーバーラップされている形状で第２絶縁膜をエッチン
グしてオープニングを形成し、円がオーバーラップされ
た部位で、オープニングの側面に形成されるキャパシタ
ノード用導電膜を電気的に接触するように形成する。こ
のようなキャパシタ製造方法によって、ポリシリコン膜
の蒸着によるキャパシタノードを形成することができ、
既存工程でキャパシタノード用ポリシリコン膜のエッチ
ング工程後、残留するポリシリコン膜により発生される
ブリッジを防止でき、多重シリンダ構造のキャパシタノ
ードを形成することができ、所望のキャパシタンスを得
ながらＨＳＧ膜形成工程を省略できる。これによってＨ
ＳＧ膜によるブリッジを防止できる。
【００１０】
【発明の実施の形態】以下、図１ないし図７を参照して
本発明の実施形態を詳しく説明する。図１を参照する
と、半導体基板１００上に活性領域と非活性領域を定め
て素子隔離領域１０２が形成される。活性領域の半導体
基板１００上にゲート酸化膜(図示せず)を間に置いてゲ
ート電極層１０４が形成される。ゲート電極層１０４は
ポリシリコン膜１０４ａ、タングステンシリサイド膜１
０４ｂ、酸化膜１０４ｃが積層された多層膜である。ゲ
ート電極層１０４の両側にある半導体基板１００内に不
純物イオンが注入されてソース/ドレーン領域１０６が
形成される。
本発明の実施形態を詳しく説明する。図１を参照する
と、半導体基板１００上に活性領域と非活性領域を定め
て素子隔離領域１０２が形成される。活性領域の半導体
基板１００上にゲート酸化膜(図示せず)を間に置いてゲ
ート電極層１０４が形成される。ゲート電極層１０４は
ポリシリコン膜１０４ａ、タングステンシリサイド膜１
０４ｂ、酸化膜１０４ｃが積層された多層膜である。ゲ
ート電極層１０４の両側にある半導体基板１００内に不
純物イオンが注入されてソース/ドレーン領域１０６が
形成される。
【００１１】ゲート電極層１０４を含んで半導体基板１
００上に酸化膜１０８とシリコン窒化膜１１０が順に形
成される。例えば、酸化膜１０８と窒化膜１１０はＣＶ
Ｄ工程で形成される。この場合シリコン窒化膜１１０は
後続絶縁膜エッチング工程でエッチング停止膜として作
用し、１００Å〜５００Å範囲の厚さを有するように形
成される。
００上に酸化膜１０８とシリコン窒化膜１１０が順に形
成される。例えば、酸化膜１０８と窒化膜１１０はＣＶ
Ｄ工程で形成される。この場合シリコン窒化膜１１０は
後続絶縁膜エッチング工程でエッチング停止膜として作
用し、１００Å〜５００Å範囲の厚さを有するように形
成される。
【００１２】酸化膜１０８と窒化膜１１０を貫いてゲー
ト電極層１０４の一側に形成されたソース/ドレーン領
域１０６が露出されるようにコンタクトホール１１２が
形成され、この場合一般に知られたフォトエッチング工
程と乾式エッチング工程で遂行される。
ト電極層１０４の一側に形成されたソース/ドレーン領
域１０６が露出されるようにコンタクトホール１１２が
形成され、この場合一般に知られたフォトエッチング工
程と乾式エッチング工程で遂行される。
【００１３】コンタクトホール１１２を充填するため
に、例えばＣＶＤ工程で、第１ポリシリコン膜がコンタ
クトホール１１２内および窒化膜１１０上に形成され
る。コンタクトホール１１２両側にある窒化膜１１０の
表面が露出されるように第１ポリシリコン膜がポリエッ
チバック工程、または、ＣＭＰ（Chemical Mechanical
Polishing）工程で平坦化エッチングされる。これでコ
ンタクトノード１１４が形成される。
に、例えばＣＶＤ工程で、第１ポリシリコン膜がコンタ
クトホール１１２内および窒化膜１１０上に形成され
る。コンタクトホール１１２両側にある窒化膜１１０の
表面が露出されるように第１ポリシリコン膜がポリエッ
チバック工程、または、ＣＭＰ（Chemical Mechanical
Polishing）工程で平坦化エッチングされる。これでコ
ンタクトノード１１４が形成される。
【００１４】図２を参照すると、コンタクトノード１１
４を含んで窒化膜１１０上に犠牲酸化膜１１６が形成さ
れる。犠牲酸化膜１１６の厚さは後続工程で形成される
キャパシタノードの高さを決定するようになる。犠牲酸
化膜１１６は６０００Å〜１３０００Å範囲の厚さを有
するように形成される。以後ダマシン(damascene)工程
で犠牲酸化膜１１６がエッチングされてオープニング１
１８が形成されるが、ダマシン工程は次の通り遂行され
る。
４を含んで窒化膜１１０上に犠牲酸化膜１１６が形成さ
れる。犠牲酸化膜１１６の厚さは後続工程で形成される
キャパシタノードの高さを決定するようになる。犠牲酸
化膜１１６は６０００Å〜１３０００Å範囲の厚さを有
するように形成される。以後ダマシン(damascene)工程
で犠牲酸化膜１１６がエッチングされてオープニング１
１８が形成されるが、ダマシン工程は次の通り遂行され
る。
【００１５】犠牲酸化膜１１６上にフォトレジスト膜が
形成され、オープニング形成領域を定めてフォトレジス
ト膜がパタニングされる。半導体基板１００の上部から
見て、フォトレジスト膜パターン１１７は二つの円が一
部重なった形状で形成され、側壁の幅が極めて小さい領
域１１７ａを含む。
形成され、オープニング形成領域を定めてフォトレジス
ト膜がパタニングされる。半導体基板１００の上部から
見て、フォトレジスト膜パターン１１７は二つの円が一
部重なった形状で形成され、側壁の幅が極めて小さい領
域１１７ａを含む。
【００１６】図３を参照すると、フォトレジスト膜パタ
ーン１１７をマスクとして使用する乾式エッチング工程
でコンタクトノード１１４とコンタクトノード１１４の
両側にある窒化膜１１０の表面の一部が露出されるよう
に犠牲酸化膜１１６がエッチングされてオープニング１
１８が形成される。半導体基板１００の上部から見て、
フォトレジスト膜パターン１１７によりオープニング１
１８は二つの円が一部重なった形状１１８ａで形成さ
れ、円が重なった部位で側壁間の幅が小さい領域１１８
ａを含む。オープニング１１８の幅が小さい領域の間隔
は約６００Å〜１２００Åである。
ーン１１７をマスクとして使用する乾式エッチング工程
でコンタクトノード１１４とコンタクトノード１１４の
両側にある窒化膜１１０の表面の一部が露出されるよう
に犠牲酸化膜１１６がエッチングされてオープニング１
１８が形成される。半導体基板１００の上部から見て、
フォトレジスト膜パターン１１７によりオープニング１
１８は二つの円が一部重なった形状１１８ａで形成さ
れ、円が重なった部位で側壁間の幅が小さい領域１１８
ａを含む。オープニング１１８の幅が小さい領域の間隔
は約６００Å〜１２００Åである。
【００１７】図４を参照すると、オープニング１１８を
含んで犠牲酸化膜１１６上にキャパシタノード用第２ポ
リシリコン膜（キャパシタノード用導電膜）１２０が形
成される。この場合オープニング１１８内の側壁間幅が
相対的に小さい領域１１８aで第２ポリシリコン膜１２
０が電気的に接触するように形成される。半導体基板１
００の上部から見て、オープニング１１８内に形成され
た第２ポリシリコン膜１２０は、二つのシリンダが側壁
を互いに共有している形状で形成される。
含んで犠牲酸化膜１１６上にキャパシタノード用第２ポ
リシリコン膜（キャパシタノード用導電膜）１２０が形
成される。この場合オープニング１１８内の側壁間幅が
相対的に小さい領域１１８aで第２ポリシリコン膜１２
０が電気的に接触するように形成される。半導体基板１
００の上部から見て、オープニング１１８内に形成され
た第２ポリシリコン膜１２０は、二つのシリンダが側壁
を互いに共有している形状で形成される。
【００１８】後続工程にオープニング１１８内側にある
空き空間に誘電膜質が充填されることができ、上部電極
が形成されることができるように第２ポリシリコン膜１
２０の厚さが決定される。第２ポリシリコン膜１２０の
厚さは４００Å〜６００Åである。
空き空間に誘電膜質が充填されることができ、上部電極
が形成されることができるように第２ポリシリコン膜１
２０の厚さが決定される。第２ポリシリコン膜１２０の
厚さは４００Å〜６００Åである。
【００１９】図５を参照すると、オープニング１１８を
含んで第２ポリシリコン膜１２０上にフォトレジスト膜
１２２及び酸化膜１２２のいずれか一方の膜が形成され
るが、第２ポリシリコン膜１２０とともにオープニング
１１８を完全に充填するように形成される。第２ポリシ
リコン膜１２０上に形成される膜によって後続工程は変
わる。
含んで第２ポリシリコン膜１２０上にフォトレジスト膜
１２２及び酸化膜１２２のいずれか一方の膜が形成され
るが、第２ポリシリコン膜１２０とともにオープニング
１１８を完全に充填するように形成される。第２ポリシ
リコン膜１２０上に形成される膜によって後続工程は変
わる。
【００２０】図６を参照すると、第２ポリシリコン膜１
２０上に形成された膜がフォトレジスト膜１２２である
場合、フォトレジスト膜１２２と第２ポリシリコン膜１
２０のエッチング選択比を１:１とするエッチバック工
程で、オープニング１１８の両側にある犠牲酸化膜１１
６の表面が露出されるまでフォトレジスト膜１２２と第
２ポリシリコン膜１２０が平坦化エッチングされ、キャ
パシタノード１２０ａが形成される。その後、オープニ
ング１１８内に残っているフォトレジスト膜１２２aは
除灰(ashing)工程で除去され、オープニング両側の犠牲
酸化膜１１６は湿式エッチング工程で除去される。
２０上に形成された膜がフォトレジスト膜１２２である
場合、フォトレジスト膜１２２と第２ポリシリコン膜１
２０のエッチング選択比を１:１とするエッチバック工
程で、オープニング１１８の両側にある犠牲酸化膜１１
６の表面が露出されるまでフォトレジスト膜１２２と第
２ポリシリコン膜１２０が平坦化エッチングされ、キャ
パシタノード１２０ａが形成される。その後、オープニ
ング１１８内に残っているフォトレジスト膜１２２aは
除灰(ashing)工程で除去され、オープニング両側の犠牲
酸化膜１１６は湿式エッチング工程で除去される。
【００２１】第２ポリシリコン膜１２０上に形成された
膜が酸化膜１２２である場合、ＣＭＰ工程でオープニン
グ１１８の両側にある犠牲酸化膜１１６の表面が露出さ
れる時まで酸化膜１２２と第２ポリシリコン膜１２０が
平坦化エッチングされてキャパシタノード１２０ａが形
成される。その後、オープニング１１８内にある酸化膜
１２２とオープニング１１８両側にある犠牲酸化膜１１
６が共に湿式エッチング工程で除去される。
膜が酸化膜１２２である場合、ＣＭＰ工程でオープニン
グ１１８の両側にある犠牲酸化膜１１６の表面が露出さ
れる時まで酸化膜１２２と第２ポリシリコン膜１２０が
平坦化エッチングされてキャパシタノード１２０ａが形
成される。その後、オープニング１１８内にある酸化膜
１２２とオープニング１１８両側にある犠牲酸化膜１１
６が共に湿式エッチング工程で除去される。
【００２２】図７を参照すると、半導体基板１００上に
ゲート酸化膜(図示せず)を間に置いてゲート電極層１０
４が形成される。ゲート電極層１０４はポリシリコン膜
１０４ａ、タングステンシリサイド膜１０４ｂ、そして
酸化膜１０４ｃが積層された多層膜である。ゲート電極
層１０４両側の半導体基板１００内にソース/ドレーン
領域１０６が形成される。
ゲート酸化膜(図示せず)を間に置いてゲート電極層１０
４が形成される。ゲート電極層１０４はポリシリコン膜
１０４ａ、タングステンシリサイド膜１０４ｂ、そして
酸化膜１０４ｃが積層された多層膜である。ゲート電極
層１０４両側の半導体基板１００内にソース/ドレーン
領域１０６が形成される。
【００２３】ゲート電極層１０４を含んで半導体基板１
００上に酸化膜１０８とシリコン窒化膜１１０が積層さ
れた多層絶縁膜が形成される。シリコン窒化膜１１０の
厚さは１００Å〜５００Å範囲である。多層絶縁膜を貫
いてゲート電極層１０４の一側にあるソース/ドレーン
領域１０６と電気的に接続されるコンタクト電極１１４
が形成される。
００上に酸化膜１０８とシリコン窒化膜１１０が積層さ
れた多層絶縁膜が形成される。シリコン窒化膜１１０の
厚さは１００Å〜５００Å範囲である。多層絶縁膜を貫
いてゲート電極層１０４の一側にあるソース/ドレーン
領域１０６と電気的に接続されるコンタクト電極１１４
が形成される。
【００２４】コンタクト電極１０４を含んでシリコン窒
化膜１１０上にキャパシタノード１２０ａが形成される
が、半導体基板１００の上部から見て、キャパシタノー
ド１２０ａは二つのシリンダが側壁の一部を互いに共有
している形状で形成される。キャパシタノード１２０ａ
の厚さは約４００Å〜６００Åである。キャパシタノー
ド１２０ａの６０００Å〜１３０００Å範囲の高さを有
するように形成される。これによってキャパシタノード
１２０ａの有効面積が大きくなるので、ＨＳＧ膜の形成
工程が排除できる。
化膜１１０上にキャパシタノード１２０ａが形成される
が、半導体基板１００の上部から見て、キャパシタノー
ド１２０ａは二つのシリンダが側壁の一部を互いに共有
している形状で形成される。キャパシタノード１２０ａ
の厚さは約４００Å〜６００Åである。キャパシタノー
ド１２０ａの６０００Å〜１３０００Å範囲の高さを有
するように形成される。これによってキャパシタノード
１２０ａの有効面積が大きくなるので、ＨＳＧ膜の形成
工程が排除できる。
【００２５】
【発明の効果】本発明は、従来のキャパシタ製造工程で
フォト工程とエッチング工程のマージン不足により、キ
ャパシタノード形成のためのポリシリコン膜エッチング
工程後、残留するポリシリコン膜により発生される隣接
したキャパシタノード間のブリッジと、ＨＳＧ形成時、
隣接したキャパシタノードの表面上に形成されるＨＳＧ
が電気的に接続されるブリッジによって二つビットフェ
イルが発生されるという問題点を解決したものであっ
て、ダマシン工程を使用することによって、残留するポ
リシリコン膜により発生される隣接したキャパシタノー
ド間のブリッジを防止でき、多重シリンダ構造のキャパ
シタノードを形成することによって、ＨＳＧ形成工程を
省略しても所望のキャパシタンスを得ることができ、Ｈ
ＳＧ膜により発生されるブリッジを防止できる。これに
よって、二つビットフェイルを防止できる効果がある。
フォト工程とエッチング工程のマージン不足により、キ
ャパシタノード形成のためのポリシリコン膜エッチング
工程後、残留するポリシリコン膜により発生される隣接
したキャパシタノード間のブリッジと、ＨＳＧ形成時、
隣接したキャパシタノードの表面上に形成されるＨＳＧ
が電気的に接続されるブリッジによって二つビットフェ
イルが発生されるという問題点を解決したものであっ
て、ダマシン工程を使用することによって、残留するポ
リシリコン膜により発生される隣接したキャパシタノー
ド間のブリッジを防止でき、多重シリンダ構造のキャパ
シタノードを形成することによって、ＨＳＧ形成工程を
省略しても所望のキャパシタンスを得ることができ、Ｈ
ＳＧ膜により発生されるブリッジを防止できる。これに
よって、二つビットフェイルを防止できる効果がある。
【図１】 本発明に係るキャパシタの製造方法の一実
施形態において、半導体基板上に形成された第１絶縁膜
を貫いて半導体基板と電気的に接続されるコンタクトノ
ードを形成する工程を示す後にキャパシタとなる部位の
断面図である。
施形態において、半導体基板上に形成された第１絶縁膜
を貫いて半導体基板と電気的に接続されるコンタクトノ
ードを形成する工程を示す後にキャパシタとなる部位の
断面図である。
【図２】 図１の工程の後コンタクトノード上および
１絶縁膜上に第２絶縁膜とフォトレジスト膜とを順次形
成する工程を示す後にキャパシタとなる部位の断面図で
ある。
１絶縁膜上に第２絶縁膜とフォトレジスト膜とを順次形
成する工程を示す後にキャパシタとなる部位の断面図で
ある。
【図３】 図２の工程の後第２絶縁膜をエッチングし
てオープニングを形成する工程を示す後にキャパシタと
なる部位の断面図である。
てオープニングを形成する工程を示す後にキャパシタと
なる部位の断面図である。
【図４】 図３の工程の後オープニングの下部及び側
面にキャパシタノード、前記各円がオーバーラップされ
た部位で、電気的に接触するように形成する工程を示す
後にキャパシタとなる部位の断面図である。
面にキャパシタノード、前記各円がオーバーラップされ
た部位で、電気的に接触するように形成する工程を示す
後にキャパシタとなる部位の断面図である。
【図５】 図４の工程の後フォトレジスト膜あるいは
酸化膜を形成する工程を示す後にキャパシタとなる部位
の断面図である。
酸化膜を形成する工程を示す後にキャパシタとなる部位
の断面図である。
【図６】 図５の工程の後フォトレジスト膜あるいは
酸化膜を第２絶縁膜が露出するまでエッチバックする工
程を示す後にキャパシタとなる部位の断面図である。
酸化膜を第２絶縁膜が露出するまでエッチバックする工
程を示す後にキャパシタとなる部位の断面図である。
【図７】 図６の工程の後第２絶縁膜を除去する工程
を示すキャパシタの断面図である。
を示すキャパシタの断面図である。
１００ 半導体基板 １０２ 素子隔離領域 １０４ ゲート電極層 １０６ ソース/ドレーン領域 １０８ 酸化膜（第１絶縁膜） １１０ シリコン窒化膜（第１絶縁膜） １１４ コンタクトノード １１６ 犠牲酸化膜（第２絶縁膜） １１８ オープニング １２０ 第２ポリシリコン膜（キャパシタノード用導電
膜） １２２ フォトレジスト膜
膜） １２２ フォトレジスト膜
Claims (10)
- 【請求項１】 半導体基板上に形成された第１絶縁膜
を貫いて半導体基板と電気的に接続されるコンタクトノ
ードを形成する工程と、 前記コンタクトノード上、及び、前記第１絶縁膜上に第
２絶縁膜を形成する工程と、 前記コンタクトノード上、及び、前記第１絶縁膜の表面
の一部が露出されるように前記第２絶縁膜をエッチング
してオープニングを形成するが、前記半導体基板の上部
から見て、前記オープニングを少なくとも二つ以上の円
が互いに一部分オーバーラップされている形状で形成す
る工程と、 前記オープニングの下部及び側面に、前記各円がオーバ
ーラップされた部位で電気的に接触するように所定厚の
キャパシタノード用導電膜を形成する工程とを含むこと
を特徴とするキャパシタ製造方法。 - 【請求項２】 前記第１絶縁膜は、酸化膜とシリコン
窒化膜が順に積層された多層膜であることを特徴とする
請求項１に記載のキャパシタ製造方法。 - 【請求項３】 前記シリコン窒化膜は、１００Å〜５
００Å範囲の厚さを有するように形成されることを特徴
とする請求項２に記載のキャパシタ製造方法。 - 【請求項４】 前記第２絶縁膜は、酸化膜であること
を特徴とする請求項１に記載のキャパシタ製造方法。 - 【請求項５】 前記第２絶縁膜の厚さは、６０００Å
〜１３０００Å範囲を有するように形成されることを特
徴とする請求項１に記載のキャパシタ製造方法。 - 【請求項６】 前記オープニングのオーバーラップさ
れた部位の幅は約６００Å〜１２００Åの範囲内であ
り、前記キャパシタノード用導電膜は約４００Å〜６０
０Åの厚さを有するように形成されることを特徴とする
請求項１に記載のキャパシタ製造方法。 - 【請求項７】 半導体基板上に形成されたゲート電極
層と、 前記ゲート電極層両側の半導体基板内に形成されたソー
ス/ドレーン領域と、 前記ゲート電極層を含んで半導体基板上に形成された絶
縁膜を貫って前記ソース/ドレーン領域と電気的に連結
されるコンタクトノードと、 互いの側壁の一部を共有する形態とされた二つ以上のシ
リンダ部からなり、前記コンタクトノード上、及び、前
記絶縁膜上に形成されたキャパシタノードと、を含むこ
とを特徴とする半導体装置。 - 【請求項８】 前記絶縁膜は、酸化膜とシリコン窒化
膜が順に積層された多層膜であることを特徴とする請求
項７に記載の半導体装置。 - 【請求項９】 前記シリコン窒化膜は、１００Å〜５
００Å範囲の厚さを有するように形成されることを特徴
とする請求項８に記載の半導体装置。 - 【請求項１０】 前記キャパシタノードは、約４００
Å〜６００Å範囲内の厚さを有するように形成されるこ
とを特徴とする請求項７に記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980013910A KR100268421B1 (ko) | 1998-04-18 | 1998-04-18 | 커패시터 및 그의 제조 방법 |
| KR199813910 | 1998-04-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000022112A true JP2000022112A (ja) | 2000-01-21 |
Family
ID=19536418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11110155A Pending JP2000022112A (ja) | 1998-04-18 | 1999-04-16 | キャパシタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6097055A (ja) |
| JP (1) | JP2000022112A (ja) |
| KR (1) | KR100268421B1 (ja) |
| TW (1) | TW488066B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010134184A1 (ja) | 2009-05-21 | 2010-11-25 | ステラケミファ株式会社 | 微細加工処理剤、及び微細加工処理方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319207B1 (ko) * | 1998-06-15 | 2002-01-05 | 윤종용 | 메모리 셀의 실린더형 스토리지 커패시터 및 그 제조방법 |
| KR100272670B1 (ko) * | 1998-07-02 | 2000-12-01 | 윤종용 | 반도체 장치의 제조 방법 |
| US6268241B1 (en) * | 1999-09-29 | 2001-07-31 | United Microelectronics Corp. | Method of forming a self-aligned silicide structure in integrated circuit fabrication |
| KR100660828B1 (ko) * | 1999-12-13 | 2006-12-26 | 삼성전자주식회사 | 실린더형 커패시터 및 그 제조방법 |
| US6255161B1 (en) * | 2000-10-06 | 2001-07-03 | Nanya Technology Corporation | Method of forming a capacitor and a contact plug |
| TW466674B (en) * | 2000-12-12 | 2001-12-01 | United Microelectronics Corp | Manufacturing method and structure of cylindrical capacitor |
| US6710389B2 (en) * | 2001-02-09 | 2004-03-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| KR100442103B1 (ko) * | 2001-10-18 | 2004-07-27 | 삼성전자주식회사 | 강유전성 메모리 장치 및 그 형성 방법 |
| US6528838B1 (en) * | 2001-11-13 | 2003-03-04 | Chartered Semiconductors Manufacturing Limited | Damascene MIM capacitor with a curvilinear surface structure |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US7759193B2 (en) * | 2008-07-09 | 2010-07-20 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
| KR102060462B1 (ko) * | 2013-04-02 | 2019-12-31 | 삼성디스플레이 주식회사 | 게이트 구동부 및 그것을 포함하는 표시 장치 |
| TW202015203A (zh) * | 2018-10-08 | 2020-04-16 | 力晶積成電子製造股份有限公司 | 同軸導體結構、電容器及其製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930009594B1 (ko) * | 1991-01-30 | 1993-10-07 | 삼성전자 주식회사 | 고집적 반도체 메모리장치 및 그 제조방법 |
| KR960005246B1 (ko) * | 1992-10-21 | 1996-04-23 | 현대전자산업주식회사 | 캐패시터의 저장전극 제조방법 |
| KR0123751B1 (ko) * | 1993-10-07 | 1997-11-25 | 김광호 | 반도체장치 및 그 제조방법 |
| US5604146A (en) * | 1996-06-10 | 1997-02-18 | Vanguard International Semiconductor Corporation | Method to fabricate a semiconductor memory device having an E-shaped storage node |
| US5789290A (en) * | 1996-08-21 | 1998-08-04 | United Microelectronics Corporation | Polysilicon CMP process for high-density DRAM cell structures |
| US5792693A (en) * | 1997-03-07 | 1998-08-11 | Vanguard International Semiconductor Corporation | Method for producing capacitors having increased surface area for dynamic random access memory |
-
1998
- 1998-04-18 KR KR1019980013910A patent/KR100268421B1/ko not_active IP Right Cessation
-
1999
- 1999-01-20 TW TW088100811A patent/TW488066B/zh not_active IP Right Cessation
- 1999-04-16 JP JP11110155A patent/JP2000022112A/ja active Pending
- 1999-04-19 US US09/293,945 patent/US6097055A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010134184A1 (ja) | 2009-05-21 | 2010-11-25 | ステラケミファ株式会社 | 微細加工処理剤、及び微細加工処理方法 |
| US8974685B2 (en) | 2009-05-21 | 2015-03-10 | Stella Chemifa Corporation | Fine-processing agent and fine-processing method |
Also Published As
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|---|---|
| TW488066B (en) | 2002-05-21 |
| US6097055A (en) | 2000-08-01 |
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| KR19990080562A (ko) | 1999-11-15 |
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