KR100319207B1 - 메모리 셀의 실린더형 스토리지 커패시터 및 그 제조방법 - Google Patents

메모리 셀의 실린더형 스토리지 커패시터 및 그 제조방법 Download PDF

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Abstract

본 발명의 스토리지 커패시터는 실린더형 스토리지 전극용 다결정실리콘층의 내부면과 상부면에만 반구형 입자 실리콘이 성장된다. 그러므로, 반구형 입자 실리콘의 적용으로 스토리지 전극의 표면적을 넓혀서 목표 커패시턴스를 확보하는 동시에, 인접한 스토리지 캐패시터간에 반구형 입자 실리콘으로 인한 마이크로 브리지의 발생을 방지한다.
또한, 실린더형 스토리지 전극용 다결정실리콘층에 해당하는 콘택 개구부가 건식식각 공정에 의해 산화막에 형성될 때 에치 스토퍼막이 사용되므로 식각면의 수직 특성 제어가 가능하다.

Description

메모리 셀의 실린더형 스토리지 커패시터 및 그 제조방법{Cylindrical storage capacitor for memory cell and method for fabricating the same}
본 발명은 반도체 메모리 셀(memory cell)의 실린더형 스토리지 커패시터(cylindrical storage capacitor) 및 그 제조방법에 관한 것으로, 더욱 상세하게는 실린더형 스토리지 전극용 다결정실리콘층의 내부면과 상부면에만 반구형 입자 실리콘을 성장시켜 스토리지 커패시터의 커패시턴스를 증가시키고 또한 스토리지 전극과 매몰콘택(buried contact)과의 부정합 여유를 증가시키도록 한 메모리 셀의 실린더형 스토리지 커패시터 및 그 제조방법에 관한 것이다.
일반적으로 알려진 바와 같이, 디램(dynamic random access memory: DRAM)과 같은 반도체 메모리 소자의 메모리셀은 하나의 트랜지스터와 하나의 스토리지 커패시터로 구성된다. 디램의 고집적화를 위해 메모리셀의 사이즈가 축소되면, 트랜지스터의 사이즈가 축소됨은 물론 스토리지 커패시터가 차지하는 반도체 기판의 면적도 축소된다. 이는 2차원적 평면 구조를 갖는 전형적인 스토리지 커패시터의 커패시턴스를 감소시킨다.
스토리지 커패시터의 커패시턴스가 감소하면, 신호/잡음 비(S/N ratio)가 저하되고, 알파(α)입자에 의한 소프트 에러가 야기되므로 디램의 고집적화가 이루어지더라도 스토리지 커패시터의 커패시턴스가 충분히 확보되지 않으면 안된다.
스토리지 커패시터의 커패시턴스를 확보하기 위해 유전체막의 두께를 감소시키거나 유전상수가 큰 물질의 유전체막을 개발하거나 또는 스토리지 커패시터의 유효면적을 확대시키는 방법 등이 사용되어 있다. 현재, 유전체막에 대한 연구가 상당히 진전되어 한계점에 도달한 상태이므로 스토리지 커패시터는 유효면적 확대를 위해 3차원 입체 구조로 개발되어 왔는데 크게 트렌치(trench)형 스토리지 커패시터 또는 단순 적층(stack)형 스토리지 커패시터로 구별된다.
트렌치형 스토리지 커패시터의 경우, 반도체 기판 내에 홈인 트렌치가 형성되고 나서 트렌치 내에 유전체막과 전극용 다결정실리콘층이 각각 적층된다. 따라서, 제조공정이 어렵고, 이웃하는 트렌치들간의 전기적 누설 및 펀치스루(punch through)와 같은 전기적 문제점이 발생할 가능성이 높다. 단순 적층형 스토리지 커패시터의 경우, 반도체 기판 상에 유전체막과 전극용 다결정실리콘층이 각각 적층되므로 제조공정이 쉽고, 전기적 누설 및 펀치스루(punch through)와 같은 전기적 문제점이 발생할 가능성이 낮다. 그래서, 단순 적층형 스토리지 커패시터가 주류를 이루고 있다.
디램의 고집적화가 진행됨에 따라 한정된 크기의 메모리셀 내에서 스토리지 커패시터의 면적이 축소되므로 단순 적층형 스토리지 커패시터의 목표 커패시턴스(target capacitance)를 확보하는 것이 점점 어려워진다. 이를 극복하기 위해 예를 들어 다결정실리콘층으로 이루어진 스토리지 전극의 높이를 스토리지 전극의 파손없이 가능한 한 높이는 방법들이 개발되어 왔다. 이 방법들의 경우, 현재의 메모리셀 사이즈를 고려할 때, 스토리지 전극의 높이가 최소한 10000Å 이상으로 유지되지 않으면 안되는데 이는 스토리지 전극의 높이가 10000Å 이하인 경우,목표 커패시턴스의 확보가 불가능하기 때문이다.
향후 메모리셀의 사이즈가 현재의 메모리셀 사이즈보다 축소되면, 스토리지 전극의 높이가 더욱 높아져야 하는데 이는 현재의 제조공정상 매우 어렵다. 이러한 어려움을 극복하기 위한 새로운 방법이 1992년도 IEDM(international electronic device & material)의 259~262 페이지에 걸쳐 와타나베에 의해 'A New Cylindrical Capacitor using Hemispherical Grained Si(HSG-Si) for 256Mb DRAMs'라고 명명된 논문에 게시된 바 있다. 이 방법은 스토리지 전극의 표면에 반구형 입자 실리콘(hemispherical grained silicon)을 성장시켜 스토리지 전극의 유효면적을 확대시킴으로써 목표 커패시턴스를 확보한다.
와타나베의 논문이 발표된 이후로 디램의 초고집적화를 위해 스토리지 전극을 최소한 10000Å의 높이로 유지하면서 스토리지 전극의 표면에 반구형 입자 실리콘을 성장시키는 방법이 널리 사용되기 시작하였다.
그러나, 이 방법은 사진공정 및 건식식각공정에서 임계치수(critical dimension:CD)의 여유가 부족하고, 반구형 입자 실리콘의 형성 공정에서 마이크로 브리지(micro bridge)의 발생으로 인한 트윈 비트 불량(twin bit fail)이 유발하기 쉬우므로 디램의 양산공정에 적용하기 어렵다.
마이크로 브리지의 발생을 방지하기 위해서는 한정된 크기의 메모리셀에서 스토리지 전극의 면적이 축소되어야 하는데, 이렇게 되면, 현재의 포토공정의 한계 크기인 매몰 콘택의 임계치수를 갖는 메모리셀의 구조에서는 스토리지 전극의 매몰 콘택에 대한 부정합 여유가 거의 없어져 제조공정상의 어려움이 많아진다.
이러한 어려움을 극복하기 위해 스토리지 전극의 형성에 관한 여러 가지 새로운 방법들이 소개되었는데 그 중에서도 스토리지 전극의 표면적을 넓히기 위해 단순 적층형 스토리지 전극의 내부에 하나의 홀(hole)이 형성된 실린더형(cylindrical) 스토리지 전극을 형성하는 방법이 시도되고 있다. 그러나, 이 방법에서는 여러 단계의 공정이 추가되므로 제조공정상 많은 어려움이 있다.
그런데, 최근에는 스토리지 커패시터의 커패시턴스를 증가시키고 매몰 콘택과의 부정합 여유를 확보하기 위해 실린더형 스토리지 전극의 형성에 다마신(damascene)공정이 적용되기도 하는데, 이때 스토리지 전극 패턴에 해당하는 콘택 개구부의 형성을 위해 산화막이 원하는 깊이만큼 수직으로 건식식각되어야 한다.
그러나, 건식식각공정의 특성상 과식각(over etch)이 없으면, 식각면의 하측부에 테일(tail)이 발생하기 쉬워 식각면의 수직 특성(profile)이 얻어지지 않는다. 이러한 상태에서 스토리지 전극이 콘택 개구부에 형성되고 산화막이 제거된 후 스토리지 전극의 표면에 유전체막과 플레이트 전극용 다결정실리콘층이 증착된 후 절연막이 증착될 때 상기 테일이 있던 영역에 빈 공간(void)이 자주 발생한다. 또한, 스토리지 전극용 다결정실리콘층이 콘택 개구부를 포함한 산화막에 증착되고 화학기계연마(chemical mechanical polishing) 공정에 의해 콘택 개구부 외측에 위치한, 산화막 상의 다결정실리콘층이 연마된 후에 산화막이 습식식각에 의해 리프트 오프(lift off)될 때 테일이 완전히 제거되지 않고 잔존하기 쉽다. 이를 완전히제거하기 위해서는 산화막의 과식각이 필수적이지만, 습식식각량이 습식식각 시간에 의존하므로 습식시간의 조절이 어렵고 공정 재현성도 없어진다.
그리고, 커패시턴스를 증가시키기 위해 반구형 입자 실리콘이 스토리지 전극용 다결정실리콘층에 성장될 때, 마이크로 브리지가 발생하기 쉬워 트윈 비트 불량에 대한 여유가 거의 없다. 이를 해결하기 위해 스토리지 전극의 외저면 면적을 줄이면 커패시턴스가 감소하고 아울러 스토리지 전극과 매몰 콘택과의 접촉하는 면적이 작아지고 그 만큼 스토리지 전극과 매몰 콘택과의 부정합 여유가 확보되기 어려워진다.
이러한 점들을 미루어 볼 때, 종래의 실린더형 스토리지 커패시터 제조방법을 양산공정에 적용하기 어렵다.
따라서, 본 발명의 목적은 인접한 스토리지 커패시터들간의 마이크로 브리지 문제를 해결하는데 있다.
본 발명의 다른 목적은 실린더형 스토리지 커패시터의 목표 커패시턴스를 확보함과 아울러 스토리지 전극과 매몰 콘택과의 부정합 여유를 확보하도록 한 것이다.
본 발명의 또 다른 목적은 실린더형 스토리지 전극의 형성에 다마신공정이 적용될 때 에치 스토퍼막을 이용하여 스토리지 전극 패턴에 해당하는 콘택 개구부가 형성된 산화막의 식각면이 수직 특성을 갖도록 한 것이다.
본 발명의 다른 목적과 특징 및 장점들은 본 발명의 상세한 설명 및 다음의 첨부된 도면에 의해 보다 명확해 질 것이다.
도 1은 본 발명의 실시예에 의한 메모리 셀의 실린더형 스토리지 커패시터를 나타낸 개략적 부분 단면도.
도 2 내지 도 7은 본 발명의 실시예에 의한 메모리 셀의 실린더형 스토리지 커패시터의 제조방법을 나타낸 단면공정도.
도 8은 본 발명의 다른 실시예에 의한 메모리 셀의 실린더형 스토리지 커패시터를 나타낸 단면구조도.
도 9 와 도 10은 도 8의 스토리지 커패시터를 제조하는 과정을 보여주는 단면공정도.
<도면의 주요부분에 대한 부호의 설명>
10: 반도체 기판 11: 필드옥사이드 13: 워드라인
15: 산화막 17: 질화막 19: 폴리 플러그(poly plug)
20: 산화막 21: 실린더형 스토리지 전극용 다결정실리콘층
23: 반구형 입자 실리콘 25: 유전체막
27: 플레이트 전극용 다결정실리콘층 32:콘택홀
201, 202, 203 : 개구부 204:실린더 205:실린더 연결부
206:공간
상기한 목적들을 달성하기 위하여, 본 발명의 일측면에 따르는 메모리 셀의 실린더형 스토리지 커패시터는 확산영역을 갖는 모스에프이티(MOSFET)의 구조가 형성된 상부면을 갖는 반도체 기판; 상기 반도체 기판의 상부면 상에 형성된 절연막; 상기 확산영역에 전기적으로 접촉하도록 상기 절연막의 기 지정된 영역을 수직 관통한 콘택홀에 형성되는 전도성 플러그; 상기 전도성 플러그에 전기적으로 접촉하며 상기 절연막 상에 실린더형 구조로 형성되고, 상기 실린더형 구조의 내부면과 상부면에만 반구형 입자 실리콘이 성장되는 스토리지 전극용 다결정실리콘층; 상기 스토리지 전극용 다결정실리콘층의 내부면과 상부면 및 외측면 상에 적층되는 유전체막; 그리고 상기 유전체막 상에 형성되는 플레이트 전극용 다결정실리콘층의 패턴을 포함한다. 선택적으로 상기 절연막 상에 에치 스토퍼막이 위치한다.
본 발명의 또 다른 측면에 따르면, 메모리 셀의 실린더형 스토리지 커패시터는 전도성 플러그에 전기적으로 접촉하며 절연막 상에 두 개의 실린더형 구조로 형성되고, 상기 각 실린더형 구조의 내부면과 상부면에만 반구형 입자 실리콘이 성장되는 스토리지 전극용 다결정실리콘층을 포함한다. 선택적으로, 상기 절연막 상에 에치 스토퍼막이 위치한다.
본 발명의 또 다른 측면에 따르면, 메모리 셀의 실린더형 스토리지 커패시터는, 반도체 기판의 확산영역에 콘택되는 전도성 플러그가 절연막의 표면으로부터 소정 높이만큼 돌출되고, 실린더 구조의 스토리지 전극용 다결정실리콘층의 외저면은 상기 전도성 플러그의 상부면에 배치된다. 그리고, 스토리지 전극용 다결정실리콘층의 내표면과 상부면에는 반구형 실리콘이 형성된다. 아울러, 상기 스토리지 전극용 다결정실리콘은 적어도 한 개, 선택적으로 두 개의 실린더형 구조로 형성된다.
본 발명의 또 다른 측면에 따르면, 메모리 셀의 실린더형 스토리지 커패시터는, 반도체 기판의 확산영역에 콘택되는 전도성 플러그가 절연막의 표면과 동일한 높이로, 또는 절연막의 표면으로부터 소정 높이만큼 돌출되고, 실린더 구조의 스토리지 전극용 다결정실리콘층의 외저면은 상기 전도성 플러그의 상부면에 배치된다. 그리고, 상기 스토리지 전극용 다결정실리콘은 적어도 두 개, 선택적으로 두 개의 실린더형 구조로 형성된다.
본 발명의 또 다른 측면에 따르면, 메모리 셀의 실린더형 스토리지 커패시터의 제조방법은, 확산영역을 갖는 모스에프이티(MOSFET) 구조의 반도체 기판의 상부면에 제 1 절연막을 형성하는 단계를 포함한다. 그런다음, 상기 확산영역이 노출되도록 상기 제 1 절연막의 선택영역에 콘택홀이 형성된다. 다음으로, 상부면이 상기 제 1 절연막의 상부면과 동일 평면상에 있는 전도성 플러그를 상기 콘택홀 내에 형성한다. 상기 전도성 플러그를 포함하는 상기 제 1 절연막 상에 제 2 절연막을 형성한다. 다음으로, 상기 전도성 플러그를 노출시키는 콘택 개구부를 상기 제 2 절연막의 지정된 영역에 형성한다. 다음으로, 상기 전도성 플러그에 전기적으로 접촉하도록 상기 콘택 개구부 내에 실린더형 구조의 스토리지 전극용 다결정실리콘층을 형성한다. 다음으로, 상기 스토리지 전극용 다결정실리콘층의 내부면과 상부면에만 반구형 입자 실리콘을 성장시킨다. 다음으로, 상기 제 2 절연막을 제거하여, 상기스토리지 전극용 다결정실리콘층의 외표면을 노출한다. 다음으로, 상기 스토리지 전극용 다결정실리콘층의 내부면과 상부면 및 외측면 상에 유전체막을 형성한다. 그리고, 상기 유전체막 상에 플레이트 전극용 다결정실리콘층의 패턴을 형성한다.
본 발명의 또 다른 측면에 따르면, 메모리 셀의 실린더형 스토리지 커패시터의 형성방법은, 확산영역을 갖는 모스에프이티(MOSFET) 구조의 반도체 기판의 전면에 제 1 절연막과 에치 스토퍼막을 순차적으로 형성한다. 그런다음, 확산영역이 노출되도록 상기 에치 스토퍼막과 평탄화막의 선택 영역에 관통홀을 형성한다. 다음으로, 상기 관통홀에 전도성 플러그를 형성한다. 다음으로, 상기 에치 스토퍼막 상에 제 2 절연막을 증착한다. 다음으로, 상기 전도성 플러그를 노출시키는 콘택 개구부를 상기 제 2 절연막의 선택 영역에 형성한다. 다음으로, 상기 전도성 플러그에 전기적으로 접촉하며 상기 콘택 개구부 내에 실린더형 구조의 스토리지 전극용 다결정실리콘층을 형성한다. 다음으로, 상기 스토리지 전극용 다결정실리콘층의 내부면과 상부면에만 반구형 입자 실리콘을 성장시킨다. 다음으로, 상기 제 2 절연막을 제거하여, 상기 스토리지 전극용 다결정실리콘층의 외측면을 노출시킨다. 다음으로, 상기 에치스토퍼막을 제거하여, 상기 스토리지 전극용 다결정실리콘층의 외저면을 노출시킨다. 다음으로, 상기 스토리지 전극용 다결정실리콘층의 내부면, 상부면, 외측면 및 외저면 상에 유전체막을 증착한다. 그리고, 상기 유전체막 상에 플레이트 전극용 다결정실리콘층의 패턴을 형성한다.
상기 스토리지 전극용 다결정실리콘층의 외측면은 스토리지 전극의 유효면적 증가에 작용한다. 추가적으로, 상기 스토리지 전극용 다결정실리콘층의 외저면도스토리지 전극의 유효면적 증가에 작용할 수 있다.
결과적으로, 본 발명의 메모리 셀의 실린더형 스토리지 커패시터는, 스토리지 전극의 유효 면적을 확대시켜 스토리지 커패시터의 목표 커패시턴스를 확보할 수 있다. 또한, 실린더형 구조의 스토리지 전극용 다결정실리콘층의 외표면에 형성된 반구형 입자 실리콘에 의하여 인접한 스토리지 전극용 다결정실리콘층이 서로 콘택되는 마이크로 브리지 발생이 방지되므로 스토리지 전극의 외저면 면적이 보다 확대될 수 있고, 나아가 스토리지 전극과 매몰 콘택의 부정합 여유도 충분히 확보될 수 있다.
이하, 본 발명의 실시예에 의한 메모리 셀의 실린더형 스토리지 커패시터 및 그 제조방법을 첨부된 도면 도 1 내지 도 7을 참조하여 상세히 설명하기로 한다. 설명의 편의상 하나의 메모리셀을 기준으로 설명하기로 한다. 도면상에 하나의 메모리셀이 도시되어 있으나 실제로는 다수개의 메모리셀들이 반도체 기판에 형성됨은 자명한 사실이다.
도 1을 참조하면, 반도체 기판(10)의 필드영역에 필드옥사이드(11)가 성장되고, 반도체 기판(10)의 액티브영역과 필드옥사이드(11) 상에 워드라인들(13)이 각각 전방측에서 후방측으로 지나가도록 형성된다. 제 1 절연막으로서, 평탄화용 산화막(15)이 워드라인들(13)을 절연시키도록 전면에 형성된다. 산화막(15) 상에 에치 스토퍼막인 질화막(17)이 적층된다. 워드라인들(13) 사이에 위치하는 반도체 기판(10)의 확산영역(14)에 전기적으로 접촉하도록 폴리 플러그(19)가 질화막(17)과 산화막(15)의 지정된 영역을 수직 관통하는 콘택홀(32)에 채워지며 질화막(17)과평탄화를 이룬다.
스토리지 전극용 다결정실리콘층(21)의 패턴이 폴리 플러그(19)에 전기적으로 접촉되도록 질화막(17) 상에 형성된다. 스토리지 전극용 다결정실리콘층(21)은 실린더 구조를 갖으며, 실린더 구조를 갖는 다결정실리콘층(21)의 표면 중 상부면과 내부면에만 반구형 입자 실리콘(23)이 성장된다. 즉, 실린더 구조의 다결정 실리콘층(21)의 외표면에 반구형 입자 실리콘(23)이 성장하지 않는다.
반구형 입자 실리콘(23)과 다결정실리콘층(21)의 표면 상에 유전체막(25)과 플레이트 전극용 다결정실리콘층(27)의 패턴이 형성된다.
다결정실리콘층(21)은 타원형 실린더 구조를 가지므로, 도 5a에 도시한 것처럼, 다결정실리콘층(21)의 단축방향의 내벽면 사이의 공간에 대한 임계치수는 반구형 입자 실리콘(23)과 유전체막(25) 및 플레이트 전극용 다결정실리콘층(27)의 총 두께를 고려하여 최소한 1000Å 이상으로 확보되어야 한다. 다결정실리콘층(21)의 두께는 300~600Å의 범위에 있고, 질화막(17)의 두께는 300~2000Å의 범위에 있다.
도 1에서는 다결정실리콘층(21)이 하나의 실린더형 구조를 갖는 경우를 보이고 있지만, 다수개, 예를 들어 두 개 이상의 실린더형 구조를 가질 수도 있다.
스토리지 전극이 실린더형 구조를 가지는 것에 더하여 스토리지 전극용 다결정실리콘층(21)의 내부면 뿐만 아니라 상부면에도 반구형 입자 실리콘(23)이 성장되므로 스토리지 전극의 유효 면적이 확대되어 커패시턴스가 증가된다.
한편, 도면에는 도시하지 않았지만, 인접한 셀 영역에는 동일한 실린더 구조의 커패시터가 형성된다. 디자인 룰이 감소함에 따라 실린더 구조의 스토리지 전극간의 임계치수는 작아지므로, 스토리지 전극의 외벽면에 반구형 입자 실리콘이 존재하는 경우 마이크로 브리지의 발생가능성이 높다. 하지만, 본원발명의 스토리지 전극은, 반구형 입자 실리콘(23)이 다결정실리콘층(21)의 외벽면에는 형성되지 않으므로, 인접한 스토리지 전극용 다결정 실리콘층(21)간의 마이크로 브리지에 대한 공간 임계치수의 여유가 생기고, 그 결과 다결정 실리콘층(21)의 외벽면에 형성되는 반구형 입자 실리콘(23)들간의 콘택으로 인한 트윈 비트 페일이 실질적으로 방지된다.
또한, 인접한 스토리지 전극들간의 공간 임계치수의 여유로부터 스토리지 전극의 바닥면 면적을 크게 할 수 있으므로, 커패시턴스의 증가와 함께 스토리지 전극과 매몰 콘택간의 부정합 여유가 커질 수 있다.
이와 같이 구성되는 메모리 셀의 실린더형 스토리지 커패시터의 제조방법을 첨부된 도 2 내지 도 7을 참조하여 상세히 설명하기로 한다.
도 2를 참조하면, 먼저, 예를 들어 P-웰(well)이 구비된 반도체 기판(10)의 필드영역에 필드옥사이드(11)가 성장되고 나서 워드라인들(13)이 반도체 기판(10)의 액티브영역과 필드옥사이드(11) 상을 전방측에서 후방측으로 지나가도록 형성된다. 물론, 상기 액티브영역의 워드라인(11) 아래에 게이트 절연막이 형성되어야 함은 당연하다.
이후, n 타입 이온의 이온주입에 의해 반도체기판(10)의 액티브영역에 확산영역(14), 즉 소오스 및 드레인 영역이 각각 형성된다. 워드라인들(13)의 사이드 월(side wall)에는 옥사이드 스페이서(oxide spacer)가 형성된다. 따라서, MOSFET가 얻어진다.
이어서, 상기 결과 구조의 반도체 기판(10) 상에 제 1 절연막, 예를 들어 BPSG, HDP 산화막, O3, TEOS, USG등의 평탄화용 산화막(15)이 형성된다. 그런 다음, 에치 스토퍼막, 예를 들어 질화막(17)이 평탄화용 산화막(15) 상에 300~2000Å의 두께로 적층된다. 여기서, 에치 스토퍼막(17)은 필요에 따라 적층되지 않아도 무방하다.
도 3을 참조하면, 그리고 나서, 이웃한 워드라인들(13) 사이의 확산영역(14)을 노출시키기 위한 콘택홀(32)이 형성되도록 질화막(17)과 산화막(15)의 기 지정된 부분이 제거된다.
계속하여, 확산영역(14)과의 전기적 콘택을 위하여, 도핑된 다결정실리콘층이 콘택홀(32)을 포함한 질화막(17) 상에 증착된 후 화학기계연마(chemical-mechanical polishing) 공정, 건식 에치백(etch back) 공정 또는 감광막 에치백공정 중 어느 하나의 선택된 공정에 의해 콘택홀(32) 외측의 질화막(17) 상에 위치하는 다결정실리콘층이 완전히 제거되고, 콘택홀(32) 내에만 도핑된 다결정실리콘층, 즉 폴리 플러그(19)가 형성된다.
도 4a를 참조하면, 상기 결과의 구조상에 제 2 절연막, 예를 들어 BPSG, PSG, PE-SiH4, PE-TEOS등의 산화막(20)이 6000 ~ 12000Å의 두께로 증착된다. 여기서, 증착된 산화막(20)의 두께는 후술할 스토리지 전극용 다결정실리콘층(21)의 높이에 의존하여 결정된다.
그리고 나서, 한 개의 실린더형 스토리지 전극을 위한, 산화막(20)의 기 지정된 영역이 사진식각공정에 의해 질화막(17)의 표면이 노출될 때까지 건식식각되어 콘택 개구부(201)이 형성된다. 콘택 개구부(contact opening)(201)는 평면적으로 볼 때 타원형의 패턴이다.
이때, 콘택 개구부(201)의 수직 프로파일이 좋지 않을 경우, 콘택 개구부(201)의 바닥면과 내벽면의 경계면에서 테일이 발생할 수 있다. 그러므로, 콘택 개구부(201)의 산화막은 과식각되어야 한다. 과식각동안 질화막(17)이 에치 스토퍼막으로서 작용하므로, 산화막(20)의 식각면이 양호한 수직 특성(profile)을 나타낸다. 즉, 산화막(20)이 충분히 과식각되고 나면, 산화막(20)의 식각면 하측부에 테일이 전혀 발생하지 않는다. 이는 후술할 스토리지 전극용 다결정실리콘층(21)의 외측면이 수직 특성을 갖는 것을 의미한다.
따라서, 종래에는 에치 스토퍼막이 사용되지 않으므로 식각면의 수직 특성이 제어되기 어렵고, 공정 재현성도 없는 반면에 본 발명의 경우, 에치 스토퍼막이 사용되므로 식각면의 수직 특성이 제어되기 쉽고 공정 재현성도 확보된다.
한편, 스토리지 커패시턴스의 추가적인 증가를 위하여, 스토리지 전극은 복수개, 예를 들어, 두 개의 실린더형 구조로 만들어질 수 있다. 따라서, 도 4b에 도시된 바와 같이, 두 개의 실린더형 스토리지 전극 형성을 위한, 산화막(20)의 기 지정된 영역이 사진식각공정에 의해 질화막(17)의 표면이 노출될 때까지 건식식각된다. 이때, 콘택 개구부(contact opening)(203)는 중앙부가 내측으로 함몰된 타원형 패턴으로 형성된다.
이와 같이 한 개 또는 복수개의 실린더형 구조는 단지 포토 마스크에 형성된패턴에 의해 결정된다. 그러므로, 도 4b의 콘택 개구부를 형성하기 위하여, 도 4b의 패턴을 갖는 마스크가 사용된다.
다음으로, 도 5a를 참조하면, 이후, 상기 결과의 구조상에 스토리지 전극용 다결정실리콘층(21)이 300~600Å의 두께로 적층된다. 이때, 다결정실리콘층(21)이 폴리 플러그(19)에 전기적으로 접촉된다.
이후, 콘택 개구부(201)의 외측에 위치하는, 산화막(20) 상의 다결정실리콘층(21)이 완전히 제거됨으로써 다결정실리콘층(21)이 콘택 개구부(201) 내에 한 개의 실린더형 구조로 형성된다.
콘택 개구부(201) 내에 실린더형 구조의 다결정실리콘층(21)의 형성을 위하여 여러 가지 방법, 예를 들어 화학기계연마공정 또는 건식 에치백공정이 사용될 수 있다.
먼저, 화학기계연마공정을 적용하는 경우를 도 4a를 참조하여 설명하면 다음과 같다.
콘택 개구부(201)를 포함한 산화막(20)의 전면에 다결정실리콘(20a)이 콘택 개구부(201)의 형상을 유지할 수 있는 정도의 소정 두께, 즉 300~600Å의 두께로 증착된다. 그런다음, 콘택 개구부(201) 이외의 산화막(20) 상부에 있는 다결정실리콘이 완전히 제거되도록 기판의 표면은 화학적 및 기계적 연마법에 의하여 연마되어 도 5a의 결과적인 기판이 얻어진다.
상기한 평탄화 방법은 연마동안 발생한 부산물이 실린더 구조의 다결정실리콘(21)의 개구(202)를 채우는 문제가 발생될 수 있다.
이런 문제를 해결하기 위하여, 선택적으로, 화학적 기계적 연마의 수행 전에, 실린더 구조의 다결정실리콘(21)의 개구(202)를 도 4c에 도시한 것처럼 감광막이나 질화막으로 부분적으로 채우거나(21a) 완전히 채우는(21b) 공정이 추가로 수행될 수 있다.
질화막이 사용되는 경우, 화학적 기계적 연마 공정이 수행된 후, 실린더 구조의 스토리지 전극용 다결정 실리콘층(21)의 개구(202) 내에 채워진 질화막(21)은 실린더 구조의 스토리지 전극용 다결정실리콘층의 내벽과 상부에 반구형 실리콘층을 성장시키기 전에 선택적 식각, 예를 들어 인산을 이용한 습식식각에 의하여 제거된다.
이때, 사용된 질화막의 증착 두께는 약 1000 ~ 1500Å범위를 가진다.
선택적으로, 제 2 절연층(20)으로 산화막 이외의 물질이 사용되는 경우, 개구를 채우는 물질로서 산화막, 예를 들어 BPSG, USG, 고온 USG, SOG 등이 사용될 수 있다. 디자인 룰의 감소로 실린더 구조의 스토리지 전극용 다결정실리콘층의 내경이 좁아지면, 평탄화 특성이 우수한 BPSG, USG, 및 고온 USG가 사용되는 것이 바람직하다.
한편, 질화막 대신 감광막이 사용될 수 있고, 이 경우에도 질화막의 경우와 동일한 화학기계연마법에 의하여 콘택 개구부(201) 이외의 산화막(20)의 표면이 노출된다. 화학기계연마공정의 마감점(End point)은 콘택 개구부(201) 이외의 산화막(20)의 표면이 노출되는 시점이지만, 평탄화를 위하여 산화막(20)의 표면으로부터 소정 깊이까지 과연마될 수 있다.
화학기계연마공정의 수행후에, 실린더 구조의 다결정실리콘층(21)의 개구(202) 내에 채워진 감광막은 산화막(20)의 식각전에 애싱(Ashing)공정에 의하여 제거된다.
한편, 도 5a의 구조를 얻기 위하여 드라이 에치백 공정이 적용되는 경우, 콘택 개구부(201) 내에 형성된 실린더 구조의 다결정실리콘층의 개구(202)는 완전히 채워진다. 이는 실린더 구조의 다결정실리콘층의 개구(202)가 부분적으로 채워지면, 개구(202)를 제외한 부분의 산화막(20) 표면의 노출을 위한 드라이 에치백 공정의 진행동안 콘택 개구부(201)의 바닥면 및 내벽면에 형성된 다결정실리콘층(21)이 동시에 제거되기 때문이다.
드라이 에치백 공정의 진행으로 콘택 개구부(201) 이외의 산화막(20) 표면이 노출된 후에도 다결정실리콘층의 개구(202) 내에는 감광막이나 질화막이 남게 된다. 다결정실리콘층의 개구(202) 내에 남아 있는 물질이 감광막인 경우에는 산화막(20)의 식각공정 이전에 애슁(Ashing)에 의하여 제거되고, 질화막인 경우에는 제 2 절연막인 산화막(20)의 제거전에, 인산용액에 의하여 선택적으로 식각된다.
실린더 구조의 다결정실리콘층(21)의 개구(202)를 매립하기 위하여 감광막이 사용될 때, 감광막은 산화막에 비하여 높은 두께, 예를 들어 0.5 ~ 1.2μm의 두께로 도포된다. 두께의 증가에 따라 연마시간이 길어지는데도 불구하고, 감광막의 도포 두께를 증가시키는 것은 셀 영역(Celll region)과 주변영역(Peri region)간의 단차에 기인한다. 즉, 도 4d에 도시된 것처럼, 셀영역과 주변영역간의 단차가 큰경우, 셀 영역의 표면에 도포된 감광막이 주변영역으로 플로우되어 셀 영역의 요소들이 필요이상으로 연마될 수 있으므로, 이를 방지하기 위하여 감광막은 두껍게 도포된다.
감광막이 0.5μm의 두께로 도포될 때, 연마는 한 번의 스텝으로 감광막의 식각율이 빠르게 수행된다. 이때, 다결정실리콘(21a)과 감광막의 식각율은 0.5:1~2:1로 한다.
감광막이 1.2μm의 두께로 도포될 때, 연마는 두 번의 스텝으로 수행되고, 이때, 제 1 단계에서 다결정실리콘층에 대한 감광막의 식각율을 0.5:1 ~ 2:1로 하고, 제 2 단계에서 다결정실리콘(20a)과 제 2 절연막인 산화막(20)의 식각율은 0.7:1 ~ 1.3:1로 한다.
다결정실리콘(20a)과 산화막(20)의 식각은 동일 챔버에서 인 시튜(In-situ)방식으로, 식각용 가스를 바꾸어서 진행할 수 있으며, 선택적으로 다결정실리콘(21a)을 제거하기 위한 챔버에서 산화막(20)을 제거하기 위한 챔버로, 챔버를 바꾸어서 진행할 수 있다.
한편, 도 4b와 같은 구조로 콘택 개구부(203)가 형성되는 경우, 다결정실리콘층의 도포로 콘택 개구부(203) 내에는 도 5b에 도시된 것처럼 다결정실리콘으로 된 두 개의 실린더(204)가 형성된다. 여기서, 두 개의 실린더(204)의 연결부(205)는 두 개의 실린더(204) 부분에 비하여 폭이 좁기 때문에, 다결정실리콘층의 도포로 완전히 매립된다.
도 4b의 구조에 대해서도, 상기한 화학기계연마공정과 건식 에치백 공정이동일하게 적용될 수 있다.
도 5a와 도 5b에 도시된 것처럼, 콘택 개구부(201)에 형성된 다결정실리콘층(21)의 높이 h는 평탄화된 산화막(20)의 두께에 좌우되는데, 요구되는 스토리지 전극의 표면적을 결정하는데 있어서 중요한 요소들중의 하나로 작용한다.
한편, 다결정실리콘층(21)의 실린더 내측벽 사이의 공간에 대한 임계치수 CD는 후술할 반구형 입자 실리콘(23), 유전체막(25) 및 플레이트 전극용 다결정실리콘층(27)의 형성 공간을 확보하기 위해 최소한 1000Å 이상으로 유지되어야 한다.
도 6을 참조하면, 이어서, 상기 결과 구조의 다결정실리콘층(21)의 표면에 반구형 입자 실리콘(23)이 성장된다.
이때, 산화막(20)이 다결정실리콘층(21)의 외측면을 커버하기 때문에 반구형 입자 실리콘(23)은 다결정실리콘층(21)의 상부면과 내부면에만 형성되고 외표면에 전혀 형성되지 않는다.
따라서, 인접한 셀의 실린더형 스토리지 전극용 다결정 실리콘과의 반구형 입자 실리콘(23)에 의한 마이크로 브리지가 발생할 가능성이 적어지므로 마이크로 브리지에 대한 공간 임계치수의 여유가 증가하고 스토리지 전극의 단면적이 커질 수 있다. 이는 스토리지 커패시터의 커패시턴스를 증가시키고, 아울러 매몰 콘택과 스토리지 커패시터의 접촉 면적을 확대시켜 스토리지 전극(21)과 매몰 콘택의 부정합 여유를 증가시킨다.
도 7을 참조하면, 그런 다음, 질화막(17)을 에치 스토퍼막으로 이용하여 산화막(20)이 습식 식각공정에 의해 제거됨으로써 다결정실리콘층(21)의 외측면이 노출된다.
이때, 질화막(17)이 에치 스토퍼막으로서 작용하므로 습식 식각공정의 재현성이 확보될 수 있다.
마지막으로, 상기 결과 구조의 다결정실리콘층(21)의 표면 상에 유전체막(25)과 플레이트 전극용 다결정실리콘층(27)이 증착된다. 그런 다음 다결정실리콘층(27)이 사진식각공정에 의해 플레이트 전극용 패턴으로 형성된다. 따라서, 도 1에 도시된 바와 같이, 각 메모리셀의 스토리지 커패시터가 완성된다.
한편, 도 5b의 구조로 스토리지 전극이 형성된 경우, 이후의 공정은 도 6과 도 7에서 적용된 방법과 동일한 방법이 적용된다.
도 8 내지 도 10은 본 발명의 다른 실시예에 의한 메모리 셀의 실린더형 스토리지 커패시터 및 그 제조방법을 설명하기 위한 도면으로서, 앞선 실시예의 부분과 동일한 구성 요소에는 동일한 부호를 부여한다.
도 8을 참조하면, 반도체 기판(10)의 필드영역에 필드옥사이드(11)가 성장되고, 반도체 기판(10)의 액티브영역과 필드옥사이드(11) 상에 워드라인들(13)이 각각 전방측에서 후방측으로 지나가도록 형성되고, 평탄화막인 산화막(15)이 워드라인들(13)을 절연시키며 평탄화된다. 워드라인들(13) 사이에 위치하는 반도체 기판(10)의 확산영역(14)에 전기적으로 접촉하도록 폴리 플러그(19)가 산화막(15)의 정해진 영역을 수직 관통하는 콘택홀(32)에 채워지며 폴리 플러그(19)의 상부면이 산화막(15)의 상부면 보다 선택 높이만큼 높게 형성된다.
실린더형 스토리지 전극용 다결정실리콘층(21)의 패턴이 폴리 플러그(19)에 전기적으로 접촉하며 폴리 플러그(19)의 상부면 상에 형성되어 다결정실리콘층(21)의 외저면이 산화막(15)의 상부면으로부터 소정 간격 이격된다. 다결정실리콘층(21)의 상부면과 내부면에만 반구형 입자 실리콘(23)이 성장된다.
다결정실리콘층(21)과 반구형 입자 실리콘(23)이 표면, 돌출된 폴리 플러그(19)의 표면 및 산화막(15)의 표면에 유전체막(25)이 형성되고, 유전체막(25)의 외측에는 플레이트 전극용 다결정실리콘층(27)의 패턴이 형성된다.
다결정실리콘층(21)의 내벽면 사이의 공간에 대한 임계치수는 반구형 입자 실리콘(23)과 유전체막(25) 및 플레이트 전극용 다결정실리콘층(27)의 총 두께를 고려하여 최소한 1500Å 이상으로 확보되어야 한다. 다결정실리콘층(21)의 두께는 300~600Å의 범위에 있다.
현재의 실시예에서는 유전체막(25)의 면적을 넓히기 위하여 도 7의 구조에서 질화막(17)을 제거하고, 질화막(17)이 있던 위치에 유전체막(25)과 플레이트 전극을 배치한다. 즉, 유전체막(25)는 산화막(15)의 표면으로부터 돌출된 폴리플러그(19)의 표면과 산화막(15)의 표면의 소정 위치까지 연장된다. 이때, 평탄화용 산화막(15)의 상부면과 다결정실리콘층(21)의 외저면 사이의 간격은 질화막(17)의 두께에 따라 결정되는데, 유전체막(25)과 플레이트 전극용 다결정실리콘층(27)이 개재되는 것을 고려하여 300~2000Å의 범위로 설정된다.
도 8은 다결정실리콘층(21)이 하나의 실린더형 구조를 갖는 경우를 보이지만, 앞선 실시예에서와 같이 복수개, 예를 들어 두 개 이상의 실린더형 구조를 가질 수도 있다.
따라서, 스토리지 전극용 다결정실리콘층(21)의 내부면과 상부면에만 반구형 입자 실리콘(23)이 성장되므로 스토리지 전극의 유효 면적이 확대되고 커패시턴스도 증가될 수 있다. 또한, 반구형 입자 실리콘(23)에 의한 마이크로 브리지에 대한 공간 임계치수의 여유가 생기므로 스토리지 전극의 외저면 면적이 커지고 커패시턴스도 증가될 수 있다. 그리고, 다결정실리콘층(21)의 외저면 면적이 커지므로 스토리지 전극과 매몰 콘택의 부정합 여유가 커질 수 있다.
이와 같이 구성되는 메모리 셀의 실린더형 커패시터의 제조방법을 첨부된 도면 도 9 내지 도 10을 참조하여 상세히 설명하기로 한다.
도 9를 참조하면, 먼저, 도 2 내지 도 6의 과정을 동일하게 실시함으로써 반구형 입자 실리콘(23)이 실린더형 다결정실리콘층(21)의 내부면과 상부면에만 성장되고 외측면에 전혀 성장되지 않는다.
도 10을 참조하면, 그런 다음, 도 7의 과정을 동일하게 실시함으로써 다결정실리콘층(21)의 외표면이 노출된다. 이어서, 에치 스토퍼막인 질화막(17)이 인산용액에 의하여 제거된다. 물론, 질화막(17)의 식각공정동안, 다결정실리콘층(21)의 외저면과 산화막(15) 사이에 위치한 질화막도 언더컷(Undercut)되어, 다결정실리콘층(21)의 외저면과 산화막(15) 사이에 공간(206)이 형성됨으로써 다결정실리콘층(21)의 외저면이 노출된다. 여기서, 다결정실리콘층(21)의 노출되는 외저면 면적은 필요에 따라 조정될 수도 있다.
따라서, 도 10의 스토리지 전극은 도 7의 스토리지 전극의 유효 표면적보다넓은 유효 표면적을 가지는데 이는 보다 큰 커패시턴스의 확보를 의미한다.
여기서, 질화막(17)의 두께는 층간절연막(15)의 상부면과 다결정실리콘층(21)의 외저면 사이에 유전체막(23)과 플레이트 전극용 다결정실리콘층(25)이 개재되는 것을 고려하여 300~2000Å로 설정되어 있어야 한다.
마지막으로, 상기 결과 구조의 다결정실리콘층(21)의 표면 상에 유전체막(25)과 플레이트 전극용 다결정실리콘층(27)이 적층되고 다결정실리콘층(27)이 사진식각공정에 의해 플레이트 전극용 패턴으로 형성된다. 따라서, 도 8에 도시된 바와 같이, 각 메모리셀의 스토리지 커패시터가 완성된다.
여기서, 다결정실리콘층(21)은 하나의 실린더형 구조인 경우를 예를 들어 설명하였지만, 도 4b와 도 5b에 도시된 것처럼, 복수개, 예를 들어 두 개의 실린더형 구조로 형성될 수 있다.
한편, 상기한 실시예들에서는 실린더 구조의 스토리지 전극용 다결정실리콘층의 내표면과 상부면에 반구형 입자실리콘이 성장된 경우를 보이고 설명하였지만, 반구형 입자실리콘을 스토리지 전극용 다결정실리콘층의 내표면과 상부면에 형성하지 않고, 단지 스토리지 전극용 다결정실리콘층을 적어도 두 개의 실린더 구조로 형성하는 경우에도 본 발명의 목적들을 부분적으로 달성할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의한 메모리 셀의 실린더형 스토리지 커패시터 및 그 제조방법에서는 실린더형 스토리지 전극용 다결정실리콘층의 내부면과 상부면에만 반구형 입자 실리콘이 성장되므로 반구형 입자 실리콘에 의한 마이크로 브리지의 발생이 방지된다. 따라서, 스토리지 전극의 외저면 면적이 확대 되므로 스토리지 커패시터의 목표 커패시턴스가 확보되고 트윈 비트 불량에 대한 여유도 확보 가능하다.
또한, 실린더형 스토리지 전극용 다결정실리콘층에 해당하는 콘택 객구부가 건식식각 공정에 의해 산화막에 형성될 때 에치 스토퍼막이 사용되므로 식각면의 수직 특성 제어가 가능하다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 변형이 적용 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (5)

  1. 확산영역을 갖는 모스에프이티(MOSFET)의 구조가 형성된 상부면을 갖는 반도체 기판;
    상기 반도체 기판의 상부면 상에 형성된 절연막;
    상기 확산영역에 전기적으로 접촉하도록 상기 절연막의 기 지정된 영역을 수직 관통한 콘택홀에 형성되는 전도성 플러그;
    상기 전도성 플러그에 전기적으로 접촉하며 상기 절연막 상에 실린더형 구조로 형성되고, 상기 실린더형 구조의 내부면과 상부면에만 반구형 입자 실리콘이 성장되는 스토리지 전극용 다결정실리콘층;
    상기 스토리지 전극용 다결정실리콘층의 내부면과 상부면 및 외측면 상에 적층되는 유전체막; 그리고
    상기 유전체막 상에 형성되는 플레이트 전극용 다결정실리콘층의 패턴을 포함하며,
    상기 스토리지 전극용 다결정실리콘층은 상기 절연막 상에 두 개 이상의 실린더형 구조로 형성되고, 상기 각 스토리지 전극용 다결정실리콘층을 서로 연결하는 소정 폭의 연결부가 형성되는 것을 특징으로 하는 메모리 셀의 실린더형 스토리지 커패시터.
  2. 제 1 항에 있어서, 상기 절연막 상에 형성된 에치 스토퍼막을 추가로 포함하는 것을 특징으로 하는 메모리 셀의 실린더형 스토리지 커패시터.
  3. 제 1 항에 있어서, 상기 전도성 플러그는 상기 확산영역에 전기적으로 접촉하도록 상기 절연막의 기 지정된 영역을 수직 관통한 콘택홀에 형성되고, 상기 절연막의 상부면보다 높은 상부면을 갖는 것을 특징으로 하는 메모리 셀의 실린더형 스토리지 커패시터.
  4. 제 1 항에 있어서, 상기 스토리지 전극용 다결정실리콘층의 외저면이 상기 평탄화막의 상부면으로부터 소정의 간격을 두고 이격되는 것을 특징으로 하는 메모리 셀의 실린더형 스토리지 커패시터.
  5. 확산영역을 갖는 모스에프이티(MOSFET)의 구조가 형성된 상부면을 갖는 반도체 기판;
    상기 반도체 기판의 상부면 상에 형성된 절연막;
    상기 확산영역이 노출되도록, 상기 절연막의 선택 부분에 형성된 콘택홀;
    상기 확산영역과 콘택되도록 상기 콘택홀에 매립된 전도성 플러그;
    상기 전도성 플러그에 전기적으로 접촉하며 상기 전도성 플러그 상에 두 개 이상의 실린더형 구조로 형성되고, 상기 각 스토리지 전극용 다결정실리콘층을 서로 연결하는 소정 폭의 연결부가 형성되며, 상기 실린더형 구조의 외저면이 상기 평탄화막의 상부면으로부터 소정의 간격을 두고 이격되는 스토리지 전극용 다결정실리콘층;
    상기 스토리지 전극용 다결정실리콘층의 내부면, 상부면, 외표면 및 외저면상에 적층되는 유전체막; 그리고
    상기 유전체막 상에 형성되는 플레이트 전극용 다결정실리콘층을 포함하는 메모리 셀의 실린더형 스토리지 커패시터.
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