KR100404478B1 - 반도체소자의 커패시터 형성방법 - Google Patents

반도체소자의 커패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 커패시터 형성방법에 관한 것으로서, 반구형 그레인 커패시터의 하부전극을 형성함에 있어서, 하부전극의 최상단부 및 바깥쪽 부분에 성장되는 반구형 그레인의 성장을 억제하여 커패시터의 하부전극간의 브리지가 발생하지 않도록 함으로써 수율을 증대시키고 전기적 특성을 향상시켜 신뢰성을 향상시킬 수 있는 이점이 있다.

Description

반도체소자의 커패시터 형성방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 커패시터 형성방법에 관한 것으로서, 보다 상세하게는 반구형 그레인 커패시터의 하부전극을 형성함에 있어서, 하부전극의 최상단부 및 바깥쪽 부분에 성장되는 반구형 그레인의 성장을 억제하여 커패시터의 하부전극간의 브리지가 발생하지 않도록 한 반도체소자의 커패시터 형성방법에 관한 것이다.
반도체소자의 집적도가 증가하면서 그에 따라 커패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 좁은 면적 상에 높은 커패시턴스를 가지는 커패시터를 형성하기 위해, 유전체막의 박막화방법, 높은 유전율을 가지는 물질을 유전체막으로 이용하는 방법, 전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하거나 하부전극 표면에 HSG(hemi-Spherical Grain ; 반구형 그레인)를 성장시켜 전극의 유효면적을 늘리는 다결정실리콘 성장기술이 제안되었다.
이중 하부전극 표면에 HSG를 성장시켜 전극의 유효면적을 넓히는 커패시터의 기본적인 구조와 형성방법은 미국특허 US5,597,756호 등에 나타나 있다. 실리콘 하부전극 상에 HSG를 성장시키는 다결정실리콘 성장기술은 비정질 실리콘으로 이루어진 하부전극을 형성한 후 실란계 가스를 시드(seed) 가스로 주입하고 진공상태에서 이 시드 주위로 실리콘 원자를 이동(migration)시켜 HSG를 성장시키거나, 불순물이 도핑된 비정질 실리콘을 증착하면서 시딩(seeding)작업 없이 연속하여 인시튜(in-situ)로 적정 온도와 압력에서 표면의 실리콘 원자를 이동시켜 HSG를 성장시키는 방법이 알려져 있다. 이때 시드 가스의 주입시간, 유량, 온도나 실리콘 원자를 이동시키는 시간, 온도, 압력은 물론 불순물의 도핑 농도에 따라 실리콘 원자의 이동속도, 양이 달라져 결과적으로 설장되는 HSG의 크기, 양이 달라지게 된다.
도 1내지 도 4는 종래 기술에 의한 반도체소자의 커패시터 형성방법을 설명하기 위해 순차적으로 도시한 단면도들이다.
도 1에 도시된 바와 같이 반도체 기판 상에 절연막, 게이트, 비트라인(미도시) 등의 하부층을 형성한 후 제 1층간절연막(10)을 증착한 후 커패시터의 하부전극과 연결하기 위한 콘택플러그(20)를 형성하고 평탄화한다.
이후, 콘택플러그(20)를 형성하고 평탄화한 결과물 전면에 불순물이 함유된 비정질실리콘막(40)과 제 2층간절연막(30)을 증착한다. 이때 제 2층간절연막(30)은 PSG(Phospho Silicate Glass), BPSG(Boro Phospho Silicate Glass), TEOS(Tetra-Ethyl Ortho Silicate), HDP(Hight Density Plasma) 중 어느 하나로 형성한다.
그런다음, 마스크(35)를 통해 제 1층간절연막(10)이 노출되도록 식각하여 하부전극을 형성하기 위한 패터닝을 실시한다.
이후, 도 2에 도시된 바와 같이 하부전극을 형성하기 위한 패터닝을 실시한 결과물 전면에 비정질실리콘막(40')을 100∼2000Å 두께로 증착한다. 이때 비정질실리콘막(40')은 다결정실리콘 성장기술을 적용할 수 있도록 450∼560℃, 0.1∼300 torr의 공정조건에서 SiH4, Si2H6, SiH3Cl2, PH3중 어느 하나의 가스를 사용하여 증착한다.
그런다음, 도 3에 도시된 바와 같이 결과물 전면에 증착된 비정질실리콘막(40')을 에치백하여 셀간을 분리시켜 하부전극 모양을 만들고, 제 2층간절연막(30)을 제거하여 실린더형 하부전극(60)을 형성한다.
이와 같이 실린더형 하부전극(60)을 형성한후 다결정실리콘 성장 기술에 의해 비정질실리콘막(40')에 반구형 그레인을 형성하여 하부전극(60)을 완성하게 된다.
그러나, 비정질실리콘막(40')을 에치백하여 셀간을 분리시킬 때 비정상적으로 잔유물이 남거나 재흡착될 경우 후속열공정이나 다결정 실리콘 성장시 셀간 브리지를 형성하는 문제점이 있다.
또한, 하부전극(60) 바깥쪽 부분에서 성장된 반구형 그레인의 두께에 의해 셀간 공간 마진을 나쁘게 하는 원인이 되기도 하였으며, 특히 셀 커패시터의 정전용량을 증가시키기 위하여 하부전극의 높이를 증가시킬 때 하부전극의 실린더가 부러지는 등의 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 반구형 그레인 커패시터의 하부전극을 형성함에 있어서, 하부전극의 최상단부 및 바깥쪽 부분에 성장되는 반구형 그레인의 성장을 억제하여 커패시터의 하부전극간의 브리지가 발생하지 않도록 한 반도체소자의 커패시터 형성방법을 제공함에 있다.
도 1내지 도 4는 종래 기술에 의한 반도체소자의 커패시터 형성방법을 설명하기 위해 순차적으로 도시한 단면도들이다.
도 5내지 도 9는 본 발명에 의한 반도체소자의 커패시터 형성방법을 설명하기 위한 단면도들이다.
도 10a 내지 도 10e는 반구형 그레인의 성장을 억제하는 식각가스를 사용하여 후처리식각한 후 반구형 그레인을 성장시킨 상태를 나타낸 SEM사진들이다.
도 11은 본 발명에 의한 반도체소자의 커패시터 형성방법에 의해 형성된 하부전극의 SEM사진이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 제 1층간절연막 20 : 콘택플러그
30 : 제 2층간절연막 40,40' : 비정질실리콘막
50 : 평탄화막 60 : 하부전극
상기와 같은 목적을 실현하기 위한 본 발명은 반도체기판 상에 게이트전극 및 비트라인 등을 형성한 후 그 위에 제 1층간절연막을 적층한 후 콘택플러그를 형성하는 단계와, 콘택플러그가 형성된 결과물 전면에 제 2층간절연막을 형성한 후 패터닝하여 하부전극 콘택홀을 형성하는 단계와, 하부전극 콘택홀이 형성된 결과물 전면에 비정질실리콘막을 형성한 후 평탄화막을 증착한 후 셀간을 분리하는 단계와, 셀간을 분리한 후 후처리식각을 수행하는 단계와, 후처리식각후 하부전극 내부의 잔유물을 제거하는 단계와, 잔유물을 제거한 후 반구형 그레인을 성장시키는 단계와, 반구형 그레인이 성장된 하부전극 상에 유전체막과 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
위에서 후처리식각은 C2F6, CHF3, CH3, SF6, CF4중 적어도 어느 하나 이상의 가스를 사용하거나 Ar, O2, Cl2, HF 중 어느 하나 이상의 가스와 혼합하여 식각하는 것을 특징으로 한다.
위와 같이 이루어진 본 발명은 하부전극을 형성한 후 후처리식각을 수행함으로써 하부전극의 최상단부에 반구형 그레인의 성장이 억제될 뿐만 아니라 하부전극간 사 이에 제 2층간절연막이 남아있어 하부전극의 바깥쪽에는 반구형 그레인이 형성되지 않아 하부전극간 분리가 이루어져 브리지가 발생을 억제하게 된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 5내지 도 9는 본 발명에 의한 반도체소자의 커패시터 형성방법을 설명하기 위한 단면도들이다.
도 5에 도시된 바와 같이 반도체기판 상에 게이트전극 및 비트라인 등을 형성한 후 그 위에 제 1층간절연막(10)을 적층한 후 콘택플러그(20)를 형성한다.
그런다음, 콘택플러그(20)가 형성된 결과물 전면에 제 2층간절연막(30)을 형성한 후 패터닝하여 하부전극 콘택홀을 형성한다.
이때 제 2층간절연막(30)은 PSG(Phospho Silicate Glass), BPSG(Boro Phospho Silicate Glass), TEOS(Tetra-Ethyl Ortho Silicate), HDP(Hight Density Plasma), HTO(High Thermal Oxide), MTO(Medium Thermal Oxide) 중 어느 하나로 형성한다.
그런다음, 패터닝하여 하부전극 콘택홀이 형성된 결과물 전면에 비정질실리콘막(40)을 증착한다. 이때 비정질실리콘막(40)은 단일막이나 이중막으로 형성할 수 있다.
비정질실리콘막(40)은 다결정실리콘 성장기술을 적용할 수 있도록 450∼560℃, 0.1∼300 torr의 공정조건에서 SiH4, Si2H6, SiH3Cl2, PH3중 적어도 어느 하나 이상의 가스를 사용하여 100∼2000Å 두께로 증착한다.
그런다음 도 6에 도시된 바와 같이 비정질실리콘막(40)이 증착된 상부 전면에 PR(Photo Resist), SOG(Spin On Glass), HSG(Hemispherical Silicon Grain), PSG(Phospho Silicate Glass), BPSG(Boro Phospho Silicate Glass) 등의 평탄화막(50)을 사용하여 결과물을 평탄화한다.
그런다음 도 7에 도시된 바와 같이 셀간을 분리하기 위해 에치백을 수행하여 제 2층간절연막(30)이 노출되도록 하여 셀간을 분리할 수 있다. 또한, 에치백을 수행하는 방법외에 CMP공정을 수행하여 제 2층간절연막(30)이 노출되도록 하여 셀간을 분리할 수 있다.
이와 같이 셀간을 분리한 후 도 8에 도시된 바와 같이 제 2층간절연막(30)이 노출되도록 하여 셀간을 분리한 후 후처리식각을 수행하여 하부전극(60) 내부의 평탄화막(50)을 모두 제거한다.
후처리식각은 C2F6, CHF3, CH3, SF6, CF4등의 식각 가스를 단일 또는 혼용하거나, Ar, O2, Cl2, HF 등의 가스와 혼합하여 사용하게 된다.
이와 같은 후처리식각을 수행하여 하부전극(60)의 최상단부가 식각가스에 노출되어 후속의 반구형 그레인을 성장시킬 때 반구형 그레인이 선택적으로 성장되지 않도록 하게 된다.
이때 SF6를 사용하는 경우 Cl2와 O2를 혼합한 가스를 사용하는 것보다 그레인 성장을 50%이상 억제시킬 수 있기 때문에 선택적으로 사용할 수 있다.
도 10a 내지 도 10e은 이와 같이 반구형 그레인의 성장을 억제하는 식각가스를 사용하여 후처리식각한 후 반구형 그레인을 성장시킨 상태를 나타낸 SEM사진들이다.
여기에 도시된 바와 같이 도 10a는 C2F6가스를 사용하여 식각한 후 반구형 그레인을 성장시켰을 때의 SEM사진이며, 도 10b는 CHF3가스와 CF4가스를 혼용하여 후처리식각을 한 후 반구형 그레인을 성장시켰을 때의 SEM사진이고, 도 10c는 SF6가스를 사용하여 후처리식각을 한 후 반구형 그레인을 성장시켰을 때의 SEM사진이며, 도 10d는 Cl2와 O2가스를 혼용하여 후처리식각을 한 후반구형 그레인을 성장시켰을 때의 SEM사진이고, 도 10e는 CH3와 Ar가스를 혼용하여 후처리식각을 한 후 반구형 그레인을 성장시켰을 때의 SEM사진이다.
이와 같이 후처리식각시 반구형 그레인의 성장을 억제할 수 있는 식각가스를 사용할 경우 식각가스에 노출된 부분은 도 10a 내지 도 10e에서 보는 바와 같이 반구형 그레인의 성장이 억제된다.
이후 하부전극(60)의 내부에 남아있는 평탄화막(50)을 제거하기 위해 습식 또는 건식 방식에 의한 크리닝 공정을 수행한다.
이렇게, 하부전극(60) 내부의 평탄화막(50)을 제거한 후 반구형 그레인을 성장시켜 하부전극(60)의 내부에만 반구형 그레인이 형성되도록 하고 후처리식각시 가스에 노출된 최상단부에서 성장하는 반구형 그레인의 성장을 억제시키며 하부전극(60)의 바깥쪽에는 제 2층간절연막(30)이 남아있어 반구형 그레인이 성장되지 않도록 하여 커패시터의 하부전극(60)을 형성하게 된다.
이후 하부전극(60) 전면에 유전체막(70)과 상부전극(80)을 형성하여 커패시터를 완성하게 된다.
위와 같이 셀간에 제 2층간절연막(30)이 형성된 상태에서 하부전극(60)의 내부에만 유전체막(70)을 형성하여 커패시터를 형성할 때 정전용량이 부족할 경우에는 도 9에 도시된 바와 같이 제 2층간절연막(30)을 식각하여 셀간을 서로 분리시키고 전면에 유전체막(70)과 상부전극(80)을 증착하여 커패시터를 형성함으로써 정전용량을 증대시킬 수 있다.
도 11은 본 발명에 의한 반도체소자의 커패시터 형성방법에 의해 후처리식각시 반구형 그레인의 성장을 억제시킬 수 있는 식각가스를 이용하여 하부전극(60)의 최상단 부분에 반구형 그레인의 성장시켜 형성한 하부전극의 SEM사진이다.
여기에서 보는 바와 같이 하부전극의 내부에만 반구형 그레인이 성장되어있는 것을 볼 수 있다.
상기한 바와 같이 본 발명은 반구형 그레인 커패시터의 하부전극을 형성함에 있어서, 하부전극의 최상단부 및 바깥쪽 부분에 성장되는 반구형 그레인의 성장을 억제하여 커패시터의 하부전극간에 브리지가 발생하지 않도록 하여 수율을 증대시킬 수 잇는 이점이 있다.
또한, 하부전극의 최상단부의 국부적인 부분만 반구형 그레인의 성장을 억제시킴으로써 전체적인 정전용량의 감소 없이 셀간 브리지가 형성되지 않아 전기적인 특성을 향상시킬 수 있는 이점이 있다.

Claims (12)

  1. 반도체기판 상에 게이트전극 및 비트라인 등을 형성한 후 그 위에 제 1층간절연막을 적층한 후 콘택플러그를 형성하는 단계와,
    상기 콘택플러그가 형성된 결과물 전면에 제 2층간절연막을 형성한 후 패터닝하여 하부전극 콘택홀을 형성하는 단계와,
    싱기 하부전극 콘택홀이 형성된 결과물 전면에 비정질실리콘막을 형성한 후 평탄화막을 증착한 후 셀간을 분리하는 단계와,
    상기 셀간을 분리한 후 후처리식각을 수행하는 단계와,
    상기 후처리식각후 하부전극 내부의 잔유물을 제거하는 단계와,
    상기 잔유물을 제거한 후 반구형 그레인을 성장시키는 단계와,
    상기 반구형 그레인이 성장된 상기 하부전극 상에 유전체막과 상부전극을 형성하는 단계
    를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  2. 반도체기판 상에 게이트전극 및 비트라인 등을 형성한 후 그 위에 제 1층간절연막을 적층한 후 콘택플러그를 형성하는 단계와,
    상기 콘택플러그를 형성한 결과물 전면에 제 2층간절연막을 형성한 후 패터닝하여 하부전극 콘택홀을 형성하는 단계와,
    상기 하부전극 콘택홀을 형성한 결과물 전면에 비정질실리콘막을 형성한 후 평탄화막을 증착한 후 셀간을 분리하는 단계와,
    상기 셀간을 분리한 후 후처리식각을 수행하는 단계와,
    상기 후처리식각후 하부전극 내부의 잔유물을 제거하는 단계와,
    상기 잔유물을 제거한 후 반구형 그레인을 성장시키는 단계와,
    상기 하부전극간 형성된 상기 제 2층간절연막을 제거하는 단계와,
    상기 반구형 그레인이 형성된 하부전극 상에 유전체막과 상부전극을 형성하는 단계
    를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 제 2층간절연막은
    PSG, BPSG, TEOS, HDP, HTO, MTO 중 어느 하나로 형성되는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  4. 제 1항 또는 제 2항에 있어서, 상기 비정질실리콘막은
    450∼560℃, 0.1∼300 torr의 공정조건에서 SiH4, Si2H6, SiH3Cl2, PH3중 적어도 어느 하나 이상의 가스를 사용하여 100∼2000Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  5. 제 1항 또는 제 2항에 있어서, 상기 비정질실리콘막은 단일막 또는 이중막으로 형성하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  6. 제 1항 또는 제 2항에 있어서, 상기 평탄화막은
    PR, SOG, HSG, PSG, BPSG 중 적어도 어느 하나로 이루어진 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  7. 제 1항 또는 제 2항에 있어서, 상기 셀간의 분리는 CMP공정을 수행하여 상기 제 2층간절연막이 노출되도록 하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  8. 제 1항 또는 제 2항에 있어서, 상기 셀간의 분리는 에치백을 수행하여 상기 제 2층간절연막이 노출되도록 하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  9. 제 1항 또는 제 2항에 있어서, 상기 후처리식각은 C2F6, CHF3, CH3, SF6, CF4중 적어도 어느 하나의 가스로 식각하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  10. 제 1항 또는 제 2항에 있어서, 상기 후처리식각은 C2F6, CHF3, CH3, SF6, CF4중 적어도 어느 하나 이상의 가스로 식각하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  11. 제 1항 또는 제 2항에 있어서, 상기 후처리식각은 C2F6, CHF3, CH3, SF6, CF4중 적어도 어느 하나 이상의 가스와 Ar, O2, Cl2, HF 중 어느 하나 이상의 가스를 혼합하여 식각하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  12. 제 1항 또는 제 2항에 있어서, 상기 하부전극 내부의 잔유물을 제거할 때 건식 또는 습식 식각에 의해 크리닝하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
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