KR20010069118A - 내면에 반구형 실리콘 돌기를 가지는 실린더형 캐패시터형성 방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title description 2
- 239000010410 layer Substances 0.000 claims abstract description 69
- 238000000034 method Methods 0.000 claims abstract description 38
- 238000003860 storage Methods 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 239000011229 interlayer Substances 0.000 claims abstract description 12
- 239000007772 electrode material Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000001039 wet etching Methods 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims abstract description 3
- 239000000463 material Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 4
- 238000009499 grossing Methods 0.000 abstract 1
- 229920001296 polysiloxane Polymers 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 65
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910004491 TaAlN Inorganic materials 0.000 description 1
- -1 TaTiN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 정전용량을 향상시키기 위하여 실린더형 캐패시터의 하부 전극 내측벽에만 HSG 돌기를 형성되는 것을 특징으로 한다. 이를 위하여 실린더형 캐패시터의 하부 전극 외측벽에는 HSG 돌기 형성을 방지하는 절연막 스페이서가 형성된다. 이때 상기 절연막 스페이서는 유전막으로도 작용한다.
본 발명에 따르면 HSG 돌기를 실린더형 하부 전극의 내부에 형성함으로써 캐패시터의 정전 용량을 향상시킬 수 있으며, 인접한 셀 캐패시터간에 발생하는 가교(bridge-building) 현상을 방지할 수 있다. 따라서 셀 캐패시터간에 가교 현상으로 발생하는 twin bit fail 문제를 함께 해소할 수 있게 된다.
Description
본 발명은 반도체 장치의 실린더형(cylindrical) 캐패시터 형성 방법에 관한 것으로, 보다 상세하게는 정전 용량을 향상시키기 위하여 선택적으로 형성된 HSG(HemiSpherical Grain) 돌기를 포함하여 이루어지는 실린더형 캐패시터(capacitor)의 형성 방법에 관한 것이다.
반도체 장치는 점차 고집적화되고 있으며, 이로 인하여 일정한 면적의 웨이퍼상에 형성되는 반도체 소자들이 차지하는 면적이 감소하게 된다. 이와 같이 제한된 일정 면적상에 반도체 소자들을 형성하기 위하여 셀(cell)의 구조는 복층화 또는 다층화되고 있다. 이에 따르면 셀의 구조는 3차원적으로 복잡한 구조를 가지게 되는데, 대표적인 예가 반도체 메모리 장치의 제조 공정에서 캐패시터가 차지하는 면적을 줄이고 정전 용량(capacitance)를 확보하기 위하여 캐패시터를 비트 라인(bit line)상에 형성하는 COB(Capacitor Over Bit line) 구조의 캐패시터이다.
일반적으로 캐패시터란, 일정한 수준의 정전 용량(capacitance)을 얻기 위하여 마주보도록 형성되는 도전체와 그 사이에 형성되는 유전막으로 이루어진다. 이때 캐패시터의 정전 용량은 유전막의 두께, 유전막의 유전율 그리고 캐패시터의 유효 면적에 따라 변화하게 되며, 유전막의 두께가 얇을수록, 유전막의 유전율이 높을수록, 캐패시터의 유효면적이 높을수록 증가한다.
반도체 장치의 고집적화를 위하여 점차 디자인 룰(design rule)이 감소하며,이에 따라 최소선폭 및 셀 면적이 감소하는 경향에도 불구하고 현재 반도체 메모리 장치에서 데이터(data)를 감지하는 방법은 전압차에 의해 이루어지므로 데이터를 저장하는 기능의 캐패시터의 정전용량은 셀당 일정 수준, 예를 들면 25fF 이상으로 유지되어야 하며, 캐패시터의 면적이 감소되면서 함께 감소하는 정전 용량을 증가시켜야 한다. 정전 용량을 향상시키기 위한 방법으로는 캐패시터 유전막을 박막화하는 방법, 유전율이 높은 물질로 유전막을 형성하는 방법, 캐패시터의 표면적을 넓히는 방법 등이 있다. 그러나 캐패시터 유전막을 감소시키는 방법은 누설 전류의 증가를 유발하고, BST((Ba, Sr)TiO3)등의 고유전율 재료를 사용하는 방법은 누설 전류 문제 및 전극 식각의 어려움 등의 문제가 발생한다. 따라서 일반적으로는 캐패시터의 유효 표면적을 증가시키는 방법이 널리 사용되고 있다.
캐패시터의 유효 표면적을 증가시키기 위하여 상기 COB 구조의 삼차원적 캐패시터가 사용되는데, 이중에서도 하부 전극을 실린더 형태로 형성하여 캐패시터의 유효 표면적을 증가시킨 실린더형 캐패시터가 바람직하다.
한편, 캐패시터의 유효 표면적을 증가시켜 정전 용량을 확보하기 위한 방법으로, 하부 전극 표면상에 HSG 돌기를 성장시키는 방법이 널리 사용되고 있다.
캐패시터의 정전 용량을 확보하기 위하여 실린더형 캐패시터를 형성하고 캐패시터의 전극상에 HSG 돌기를 형성하는 경우에 그 형성 과정에서 몇가지 문제점이 발생하게 된다. 일 예로, 실린더형으로 형성되는 하부 전극의 내측 및 외측면에 모두 HSG 돌기가 형성되게 되면, 인접하는 셀 캐패시터가 전기적으로 연결되는가교(bridge-building) 현상이 발생하게 된다. 따라서 셀 캐패시터 사이에서 twin-bit fail과 같은 소자 동작상의 불량을 야기하기도 한다.
본 발명은 상기 문제점들을 해소하기 위하여 HSG 돌기가 실린더형 캐패시터 하부 전극의 내부에서만 선택적으로 형성되는 새로운 실린더형 캐패시터의 형성 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명에 따른 반도체 메모리 장치의 실린더형 캐패시터를 개략적으로 나타내는 단면도이다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 메모리 장치의 실린더형 캐패시터의 형성 공정을 순차적으로 나타내는 단면도이다.
*도면의 주요 부분에 대한 간단한 설명
100 : 반도체 기판 102 : 소자 격리막
104 : 트랜지스터 106 : 콘택 패드(contact pad)
108 : 층간 절연막 110 : 스토리지 노드 콘택
150 : 식각 저지층 152 : 몰드 산화막
152a : 몰드 산화막 패턴 154 : 오프닝(opening)
156 : 절연막 156a : 절연막 스페이서
158a : 하부 전극 160 : 희생 산화막
162 : HSG 돌기 164 : 유전막
166 : 상부 전극
상기 목적을 이루기 위한 본 발명에 의하면, COB 구조를 가지는 반도체 장치의 실린더형 캐패시터 형성 방법은, 먼저 활성 영역이 정의된 반도체 기판상에 트랜지스터와 콘택 패드를 형성하고 층간 절연막을 통해 스토리지 노드 콘택을 형성한 다음 평탄화한다. 상기 스토리지 노드 콘택 및 상기 층간 절연막상에 식각 저지층 및 몰드 산화막을 순차적으로 증착하고 상기 몰드 산화막을 패터닝하여 캐패시터의 하부 전극 형성을 위한 몰드 산화막 패턴을 형성한다. 상기 몰드 산화막 패턴상에 절연막을 증착하고, 상기 절연막을 전면식각하여 상기 몰드 산화막 패턴의 외측벽에 절연막 스페이서를 형성하는 동시에, 상기 몰드 산화막 패턴 내부의 스토리지 노드 콘택을 노출시킨다. 상기 몰드 산화막 패턴상에 하부 전극 물질 및 희생 산화막을 순차적으로 증착하고, 평탄화 공정으로 상기 몰드 산화막 패턴의 상면을 노출시켜 스토리지 노드를 분리한다. 습식 식각으로 상기 몰드 산화막 및 상기 희생 산화막을 제거하고, 상기 스토리지 노드상에 HSG 돌기를 형성하여 하부 전극을 완성한다. 상기 구조물상에 유전막 및 상부 전극 물질을 증착한다.
본 발명의 바람직한 실시예에 따르면, 상기 절연막은 유전율을 가지면서 몰드 산화막과 희생 산화막에 대해 선택비를 가지는 물질, 예를 들면 실리콘 질화막 또는 알루미늄 질화막 등의 물질로 이루어질 수 있다.
본 발명의 바람직한 실시예에 따르면, 상기 절연막은 10Å 내지 50Å의 두께로 형성될 수 있다.
(실시예)
이하 도면을 참조하면서 본 발명에 따른 반도체 메모리 장치의 실린더형 캐패시터 형성 방법을 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 실린더형 캐패시터를 개략적으로 나타내고 있다. 도 1을 참조하면, 셀 캐패시터의 하부전극(158a) 외측벽에는 HSG 돌기가 형성되지 않는다. 이는 본 발명의 가장 큰 특징인 하부 전극(158a)상에 형성되는 절연막 스페이서(156a) 때문이다. 이때 상기 HSG 돌기의 형성 방지용 절연막 스페이서(156a)는 얇은 두께, 예를 들어 10Å 이하의 두께로 형성되더라도 HSG 돌기의 형성을 효과적으로 방지할 수 있으나, 박막 증착 공정의 한계로 인하여 본 발명의 실시예에서는 10Å 내지 50Å의 두께로 형성된다.
이하 도 2a 내지 도 2h를 참조하면서 실린더형 캐패시터 형성 방법을 상세히 설명하기로 한다. 도 2a 내지 도 2h는 도 1에 도시된 본 발명에 따른 실린더형 캐패시터의 형성 공정들을 순차적으로 나타낸 단면도이다.
도 2a는 활성 영역이 정의되고 상기 활성 영역상에 트랜지스터, 콘택 패드 및 스토리지 노드 콘택 등이 형성된 반도체 기판의 단면도이다.
먼저 반도체 기판(100)이 준비된다. 상기 반도체 기판(100)상에 STI(Shallow Trench Isolation) 공정을 통하여 소자격리막(102)이 형성된다. 상기 소자 격리막(102)는 인접한 활성 영역들을 전기적으로 격리시키고 활성 영역(도면에 미표시)을 정의하는 역할을 한다. 상기 반도체 기판(100)상에 통상의 방법으로 트랜지스터(104)가 형성된다. 상기 트랜지스터(104)는 게이트 전극(104a), 게이트 전극 보호용 질화막(104b), 질화막 스페이서(104c), 활성 영역상의 소오스/드레인 영역(도면에 미표시)을 포함하여 이루어지며, 이때 상기 게이트 전극(104a)은 폴리 실리콘으로 이루어지거나, 또는 폴리실리콘과 실리사이드의 이중 구조로 이루어질 수 있다.
상기 트랜지스터를 포함하여 반도체 기판 전면에 콘택 패드 형성을 위한 도전막이 증착된다. 그 후에 CMP 또는 에치백 공정을 통하여 평탄화하여 상기 게이트 전극 보호용 질화막(104b)의 상면을 노출시키고 콘택 패드(106)를 분리한다. 이때 상기 도전막을 트랜지스터보다 높게 증착하고 패터닝 공정을 통하여 콘택 패드(106)를 분리할 수도 있다.
상기 콘택 패드(106)상에 층간 절연막(108)이 증착된다. 상기 층간 절연막(108)은 BPSG(BoroPhospho-Silicate Glass) 또는 TEOS(TetraEthylOrtho-Silicate) 등의 산화막으로 이루어질 수 있다. 그 후에 상기 층간 절연막(108)을 식각하여 상기 콘택 패드(106) 상면을 노출시키고, 도전막을 증착하여 스토리지 노드 콘택(110)을 형성한다. 그리고 상기 스토리지 노드 콘택(110)상의 도전막을 평탄화한다. 이때 상기 도전막은 도핑된 폴리 실리콘으로 형성될 수 있다.
도 2b에 있어서, 상기 층간 절연막(108) 및 스토리지 노드 콘택(110)상에 식각 저지층(150) 및 몰드 산화막(152)이 증착된다. 상기 식각 저지층(150)은 질화막으로 형성될 수 있으며, 이때 상기 식각저지층의 두께는 약 500Å으로 형성될 수 있다. 상기 몰드 산화막(152)은 후속으로 진행되는 하부 전극 형성을 위해 하부 전극의 몰드 역할을 하고 제거되는 산화막을 일컫는다. 상기 몰드 산화막(152)은 USG(Undoped Silicate Glass) 또는 SOG(Spin On Glass)와 같이 유동성이 좋고 평탄도가 우수한 산화막으로 이루어지며, 이때 상기 몰드 산화막(152)의 높이는 하부 전극과 캐패시터의 높이를 결정한다.
도 2c에 있어서, 상기 몰드 산화막(152)상에 포토레지스트 패턴(도면에 미도시)을 형성하고 패터닝하여 하부 전극 형성을 위한 몰드 산화막 패턴(152a)을 형성하고, 상기 포토 레지스트 패턴을 애슁 및 스트립하여 제거한다. 이때 형성되는 몰드 산화막 패턴(152a)상의 오프닝(154)은 그 하부가 상기 스토리지 노드 콘택(110)과 연결될 수 있도록 형성한다.
도 2d에 있어서, 상기 몰드 산화막 패턴(152a) 및 오프닝(154)상에 절연막(156)이 형성된다. 상기 절연막(156)은 HSG 돌기 형성 방지막으로 사용된다. 또한 상기 절연막(156)은 높은 유전율을 가져서 유전막으로 사용될 수 있으며, 몰드 산화막과 희생 산화막에 대해 선택비를 가지는 물질, 예를 들어 실리콘 질화막(SiN), 알루미늄 질화막(AlN) 등으로 이루어질 수 있다. 이때 상기 절연막(156)은 100Å 이하의 두께로 형성된다.
도 2e에 있어서, 상기 절연막(156)상에 전면 식각을 진행한다. 이에 따라 상기 몰드 산화막 패턴(152a)상의 절연막 및 상기 오프닝(154) 내부의 식각 저지층이 제거된다. 동시에 상기 몰드 산화막 패턴(152a) 내측벽에는 절연막 스페이서(156a)가 형성된다. 상기 절연막 스페이서(156a)는 HSG 돌기의 형성을 방지하는 역할 및 절연막 자체의 유전율로 인하여 유전막으로의 역할을 함께 할 수 있다. 이때 상기 절연막 스페이서(156a)를 포함하는 전체 유전막의 두께는 얇게 형성되어 캐패시터의 정전 용량을 높일 수 있도록 상기 절연막 스페이서(156a)의 두께 역시 얇게 형성되는 것이 바람직하다. 더구나 상기 절연막 스페이서(156a)는 얇은 두께로도 HSG 돌기의 형성을 효과적으로 방지할 수 있다. 본 실시예에서는 상기 절연막 스페이서(156a)의 두께를 10Å 내지 50Å의 두께로 형성한다.
도 2f에 있어서, 상기 결과물상에 하부 전극 막질(158)을 증착한다. 이때 상기 하부 전극(158)의 막질은 도핑된 폴리 실리콘으로 이루어지며, 캐패시터의 하부 전극을 구성하게 된다. 이때 상기 하부 전극 막질(158)은 100Å 내지 500Å의 두께로 형성될 수 있다. 상기 하부 전극 막질(158)상에 희생 산화막(160)을 형성한다. 이때 상기 희생 산화막(160)은 USG(Undoped Silicate Glass)로 형성될 수 있으며, 상기 오프닝(154)을 완전히 메우도록 증착되어 후속되는 스토리지 노드 분리를 위한 평탄화 공정시 상기 오프닝(154) 내부가 손상되거나 오염되는 것을 방지하는 역할을 한다.
도 2g에 있어서, 하부 전극을 인접 하부 전극과 분리하여 전기적으로 격리시키기 위한 스토리지 노드 분리 공정이 진행된다. 이때 CMP 공정 또는 에치백 공정을 통하여 상기 몰드 산화막(152a) 상부가 노출되도록 평탄화가 진행되며, 상기 몰드 산화막(152a)상의 하부 전극 막질이 제거된다. 그 후에 하부 전극 사이에서 외부로 노출되는 몰드 산화막(152a) 및 오프닝 영역 내에 존재하는 희생 산화막(160)을 제거한다. 이때 상기 몰드 산화막(152a) 및 희생 산화막(160)의 제거는 리프트 오프 방식에 따른 습식 식각에 의하여 진행될 수 있다.
이에 따른 구조물은 스토리지 노드 콘택과 접촉하도록 형성되는 하부 전극의 외측면에 절연막 스페이서가 형성된 형상을 가지게 되어 후속 HSG 돌기 형성시 하부 전극의 외측벽에는 HSG 돌기가 형성되지 않게 된다.
도 2h에 있어서, 상기 하부 전극(158a)상에 HSG 돌기(162)가 형성된다. 이때 상기 하부 전극(158a) 외측벽에 이미 절연막 스페이서(156a)가 형성되어 있으므로 상기 HSG 돌기(162)는 하부 전극의 외부에는 형성되지 않고 내부에만 형성된다.
도 2i에 있어서, 상기 HSG 돌기(162)를 포함하여 상기 결과물상에 유전막 (164)및 상부 전극 물질(166)이 증착됨으로써 HSG 돌기가 내부에 형성된 실린더형 캐패시터가 완성된다. 상기 유전막(164)은 질화막과 산화막의 다층 구조로 이루어질 수 있으며, 상기 상부 전극 물질(166)은 도핑된 폴리 실리콘으로 구성될 수 있다. 이때 상기 유전막(164)과 상부 전극 물질(166)인 폴리 실리콘 계면에서 발생하는 산화 문제를 방지하기 위하여 베리어 메탈이 증착될 수도 있다. 이때 상기 베리어 메탈로는 TiAlN, TiSiN, TaTiN 또는 TaAlN 등의 물질이 사용될 수 있다.
후속 공정으로 층간 절연막이 증착되고 금속 배선 공정이 진행된다.
본 발명에 따르면, HSG 돌기를 실린더형 하부 전극의 내측면에 형성하여 캐패시터의 표면적을 넓게 함으로써 정전 용량의 향상 효과를 얻을 수 있다. 또한 인접한 셀 캐패시터간에 발생하는 가교(bridge-building) 현상을 방지할 수 있으며, 이와 같은 셀 캐패시터간의 가교 현상으로 인하여 발생하는 twin bit fail 문제를 함께 해소할 수 있는 효과를 얻을 수 있게 된다.
Claims (3)
- COB 구조를 가지는 반도체 장치의 실린더형 캐패시터 형성 방법에 있어서,활성 영역이 정의된 반도체 기판상에 트랜지스터와 콘택 패드를 형성하고 층간 절연막을 통해 스토리지 노드 콘택을 형성한 다음 평탄화하는 단계와,상기 스토리지 노드 콘택 및 상기 층간 절연막상에 식각 저지층 및 몰드 산화막을 순차적으로 증착하는 단계와,상기 몰드 산화막을 패터닝하여 캐패시터의 하부 전극 형성을 위한 몰드 산화막 패턴을 형성하는 단계와,상기 몰드 산화막 패턴상에 절연막을 증착하고, 상기 절연막을 전면식각하여 상기 몰드 산화막 패턴의 외측벽에 절연막 스페이서를 형성하는 동시에, 상기 몰드 산화막 패턴 내부의 스토리지 노드 콘택을 노출시키는 단계와,상기 몰드 산화막 패턴상에 하부 전극 물질 및 희생 산화막을 순차적으로 증착하는 단계와,평탄화 공정으로 상기 몰드 산화막 패턴의 상면을 노출시켜 스토리지 노드를 분리하는 단계와,습식 식각으로 상기 몰드 산화막 및 상기 희생 산화막을 제거하는 단계와,상기 스토리지 노드상에 HSG 돌기를 형성하여 하부 전극을 완성하는 단계와;상기 구조물상에 유전막 및 상부 전극 물질을 증착하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 실린더형 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 절연막은 높은 유전율을 가져서 유전막으로 사용될 수 있으며, 몰드 산화막과 희생 산화막에 대해 선택비를 가지는 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 실린더형 캐패시터 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 절연막은 10Å 내지 50Å의 두께를 가지고 형성되는 것을 특징으로 하는 반도체 장치의 실린더형 캐패시터 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000001379A KR20010069118A (ko) | 2000-01-12 | 2000-01-12 | 내면에 반구형 실리콘 돌기를 가지는 실린더형 캐패시터형성 방법 |
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| KR1020000001379A KR20010069118A (ko) | 2000-01-12 | 2000-01-12 | 내면에 반구형 실리콘 돌기를 가지는 실린더형 캐패시터형성 방법 |
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| KR20010069118A true KR20010069118A (ko) | 2001-07-23 |
Family
ID=19638103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000001379A KR20010069118A (ko) | 2000-01-12 | 2000-01-12 | 내면에 반구형 실리콘 돌기를 가지는 실린더형 캐패시터형성 방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20010069118A (ko) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100404478B1 (ko) * | 2001-05-16 | 2003-11-05 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 형성방법 |
| KR100428656B1 (ko) * | 2002-07-19 | 2004-04-28 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR100474593B1 (ko) * | 2002-07-11 | 2005-03-10 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| KR100614803B1 (ko) * | 2004-10-26 | 2006-08-22 | 삼성전자주식회사 | 커패시터 제조 방법 |
| US7126180B2 (en) | 2003-08-18 | 2006-10-24 | Samsung Electronics Co., Ltd. | Semiconductor device including a capacitor having improved structural stability and enhanced capacitance, and method of manufacturing the semiconductor device |
| KR100695547B1 (ko) * | 2000-12-26 | 2007-03-15 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| KR100881830B1 (ko) * | 2002-12-30 | 2009-02-03 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
-
2000
- 2000-01-12 KR KR1020000001379A patent/KR20010069118A/ko not_active Application Discontinuation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100695547B1 (ko) * | 2000-12-26 | 2007-03-15 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| KR100404478B1 (ko) * | 2001-05-16 | 2003-11-05 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 형성방법 |
| KR100474593B1 (ko) * | 2002-07-11 | 2005-03-10 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| KR100428656B1 (ko) * | 2002-07-19 | 2004-04-28 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR100881830B1 (ko) * | 2002-12-30 | 2009-02-03 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| US7126180B2 (en) | 2003-08-18 | 2006-10-24 | Samsung Electronics Co., Ltd. | Semiconductor device including a capacitor having improved structural stability and enhanced capacitance, and method of manufacturing the semiconductor device |
| KR100614803B1 (ko) * | 2004-10-26 | 2006-08-22 | 삼성전자주식회사 | 커패시터 제조 방법 |
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