KR100937937B1 - 반도체 메모리장치 및 그 제조 방법 - Google Patents

반도체 메모리장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 캐패시터 하부전극 형성시 셀 메트릭스 외곽에서의 리닝(Leaning) 및 리프팅(Litfing) 의한 하부전극 패턴 불량을 방지할 수 있는 반도체 메모리장치 및 그 제조 방법 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 제공된 복수의 플러그; 및 상기 복수의 플러그 상에 대응하여 콘택된 복수의 캐패시터 하부전극을 포함하며, 상기 하부전극은, 셀 매트릭스 중앙 영역에서는 그 단면이 오목한 형상을 갖도록 형성되며, 셀 매트릭스 가장자리 영역에서는 스택형 또는 박스 형상을 갖도록 형성된 것을 특징으로 하는 반도체 메모리장치를 제공한다.
또한, 본 발명은, 기판 상에 복수의 플러그를 형성하는 단계; 및 상기 복수의 플러그 상에 대응하여 콘택된 복수의 캐패시터 하부전극을 형성하는 단계를 포함하며, 상기 하부전극을 형성하는 단계에서, 상기 하부전극이 셀 매트릭스 중앙 영역에서는 그 단면이 오목한 형상을 갖도록 형성하며, 셀 매트릭스 가장자리 영역에서는 스택형 또는 박스 형상을 갖도록 형성하는 것을 특징으로 하는 반도체 메모리장치 제조 방법을 제공한다.
캐패시터, 실린더, 오목형, 컵형, 리닝, 더미패턴, 스택형, 박스형.

Description

반도체 메모리장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING FOR THEREOF}
도 1a 내지 도 1c는 통상적인 반도체 메모리장치의 하부전극 형성 공정을 도시한 단면도.
도 2는 전술한 도 1c의 하부전극 형성이 완료된 단면을 복수의 하부전극을 포함하도록 도시한 평면도.
도 3은 리닝에 의한 하부전극 간의 단락을 개략적으로 도시한 단면도.
도 4는 리닝에 의한 하부전극 간의 단락을 도시한 평면 SEM 사진.
도 5a 내지 도 5e는 본 발명의 일실시예에 따른 캐패시터 하부전극을 포함하는 반도체소자 제조 공정을 도시한 단면도.
도 6은 본 발명의 일실시예에 따른 하부전극을 포함하는 캐패시터가 형성된 반도체 메모리장치를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
50 : 기판 51 : 제1절연막
52 : 제1플러그 53 : 제2절연막
54 : 비트라인 55 : 제1식각정지막
56 : 제3절연막 58 : 제2플러그
62b, 62c : 하부전극 63 : 유전체막
64 : 상부전극 65, 66 : 캐패시터
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 반도체 메모리장치의 캐패시터용 하부전극과 그 형성방법에 관한 것이다.
반도체장치의 셀 사이즈가 미세화됨에 따라 필요한 전하저장용량을 확보하기 위하여 다양한 방향에서의 기술 개발이 이루어지고 있다. 그 중의 한가지 방법이 캐패시터의 형상을 3차원 구조로 형성하는 것으로, 이러한 3차원 형상의 캐패시터의 대표적인 예로 오목형(Concave) 구조의 캐패시터가 있다.
도 1a 내지 도 1c는 통상적인 반도체 메모리장치의 하부전극 형성 공정을 도시한 단면도로서, 이를 참조하여 통상의 하부전극 형성 공정을 살펴본다.
먼저, 도 1a에 도시된 바와 같이, 트랜지스터 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 산화막계열의 제1절연막(11)을 형성한 후, 제1절연막(11)을 관통하여 기판(10)에 콘택된 제1플러그(12)를 형성하는 바, 제1플러그(12)는 기판(10)의 소스/드레인 등의 불순물 확산영역에 전기적으로 도통되도 록 연결(콘택)된다.
여기서, 제1절연막(11)은 보통 TEOS(TetraEthyl Ortho Silicate)막을 이용하고, 제1플러그(12)는 폴리실리콘을 사용하며 도면에 도시되지는 않았지만, 통상 제1플러그(12) 상부에 오믹 콘택과 하부전극 물질의 기판(10)으로의 확산을 방지하기 위한 목적으로 Ti/TiSi2/TiN 구조의 배리어막을 포함한다.
이어서, 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 등의 평탄화 공정을 실시하여 제1플러그(12)와 제1절연막(11) 상부를 평탄화시킨 다음, 결과물 상에 제2절연막(13)을 형성한다.
이어서, 제1플러그(12)와 오버랩되지 않는 제2절연막(13) 상에 비트라인(14)을 형성한 후, 비트라인(14)을 포함한 전체 프로파일을 따라 질화막 계열의 제1식각정지막(15)을 얇게 증착한다.
제1식각정지막(15)은 후속 캐패시터의 스토리지노드 콘택 형성을 위한 식각 공정에서 비트라인(14)의 손실을 방지하기 위한 것이며, 특히 산화막 계열의 제3절연막(16)과의 식각선택비를 얻기 위해 질화막 계열 예컨대, 실리콘질화막 또는 실리콘산화질화막을 사용한다.
제1식각정지막(15) 상에 산화막 계열의 제3절연막(16)을 두텁게 증착한 다음, 전면식각(Etchback) 또는 CMP 공정을 통해 그 상부를 평탄화시킨다.
계속해서, 스토리지노드 콘택 형성을 위한 포토레지스트 패턴(17)을 형성한다.
이어서, 포토레지스트 패턴(17)을 식각마스크로 제3절연막(16)과 제1식각정지막(15) 및 제2절연막(13)을 순차적으로 식각하여 제1플러그(12)를 노출시키는 캐패시터 콘택홀(도시하지 않음)을 형성한다.
이 때, 제3절연막(16)을 식각하고 제1식각정지막(15)에서 1차 식각멈춤을 하고난 후, 제1식각정지막(15)과 제2절연막(13)을 다시 식각하는 바, 이렇게 식각 공정의 단계 별로 식각 레시피(Recipe)를 변화시킴으로써 원하는 식각 프로파일을 얻을 수 있다.
이어서, 전면에 폴리실리콘 등의 플러그 물질을 증착하여 캐패시터 콘택홀을 매립하여 제1플러그(12)와 전기적으로 콘택되도록 제2플러그(18)를 형성한 후, CMP 공정을 통해 그 상부를 평탄화시킨다. 여기서, 제2플러그(18)는 캐패시터 콘택 플러그라 할 수 있다.
이어서, 후속 캐패시터 하부전극 형성을 위한 식각 공정시 제2플러그(18)의 어택을 방지하기 위한 질화막 계열의 제2식각정지막(19)을 형성한 다음, 식각정지막(19) 상에 캐패시터의 수직 높이를 결정하여 그 전극용량에 영향을 미치는 산화막 계열의 캐패시터 형성용 희생절연막(20)을 형성한 다음, 하부전극 형성을 위한 포토레지스트 패턴(21)을 형성한다.
여기서, 후속 캐패시터 하부전극 형성을 위한 식각 공정시에는 식각 공정의 제어가 비교적 용이하여 제2식각정지막(19)은 생략이 가능하다.
도 1b는 오목형 캐패시터 하부전극 형성을 위해 희생절연막(20) 식각하기 위한 포토레지스트 패턴(21)이 형성된 단면을 나타낸다.
포토레지스트 패턴(21)을 식각마스크로 희생절연막(20)을 식각하는 바, 식각정지막(19)에서 식각멈춤을 한 다음, 식각정지막(19)을 제거하여 제2플러그(18) 표면을 노출시키는 오픈부를 형성한다.
포토레지스트 패턴(21)을 제거한 다음, 희생절연막(20)이 식각되어 오픈된 프로파일 즉, 오픈부가 형성된 전체 프로파일을 따라 캐패시터 하부전극용 전도막을 증착하여 제2플러그(18)와 콘택시킨 다음, 오목한 구조의 전도막 사이를 충분히 매립할 수 있을 정도로 포토레지스트를 도포한 다음, 희생절연막(20) 표면이 노출될 때까지 전면식각 또는 CMP 공정을 통해 전도막을 평탄화 및 격리시킨다.
이어서, 완충산화막식각제(Buffered Oxide Etchant; 이하 BOE라 함) 또는 불산(HF) 등을 이용한 습식 딥-아웃(Dip-out) 공정을 통해 남아있는 희생절연막(20)을 제거함으로써, 도 1c와 같은 오목한 형상의 하부전극(22) 구조를 형성한다.
이어서, 잔류하는 포토레지스트를 건식 스트립 공정에 의해 제거하는 바, O2/CF4/H2O/N2 또는 O2/N2를 이용하여 식각한 다음, 솔벤트(Solvent)를 이용하여 세정함으로써 식각시 발생한 부산물과 잔류하는 포토레지스트를 제거한다.
이어서, 식각에 의한 하부전극(22)의 저하된 특성을 회복하도록 열처리를 실시하며, 다시 유전체막 형성 전에 BOE 등을 이용하여 짧게 세정 공정을 실시하여 추가로 불순물을 제거한다.
도면에 도시되지는 않았지만 하부전극(22) 상에 유전체막과 상부전극을 형성함으로써 캐패시터 형성을 위한 일련의 공정이 완료된다.
도 2는 전술한 도 1c의 하부전극 형성이 완료된 단면을 복수의 하부전극을 포함하도록 도시한 평면도이다.
<종래기술>
참고로, 도 2는 종래기술에 따른 하부전극의 평면적 배열을 나타낸다.
도 2를 참조하면, 복수의 하부전극(22)이 일방향으로 배열되어 있고, 비트라인(14) 사이에 복수의 제2플러그(18)가 매트릭스 형태로 배치되어 있으며, 대응하는 각 제2플러그(18)와 오버랩되며, 제2플러그(18)와 콘택되는 복수의 하부전극(22)이 배치되어 있다.
한편, 현재까지는 사각형 또는 장축과 단축의 비가 큰 타원 형태의 마스크 패턴(실제 마스크 패턴의 평면 형상이 타원이 아닌 사각형 형태이나 식각 과정에 의해 식각되는 프로파일이 타원형으로 됨)을 이용하여 희생절연막(20)을 식각하고 오목형(또는 실린더형) 하부전극(22) 패턴을 형성하였다. 이 경우 도 1c의 하부전극(22) 형성을 위한 희생절연막(20) 딥-아웃 공정에서 식각 용액인 HF나 BOE의 계면 장력에 의해 하부전극(22)이 리닝(Leaning)되어 이웃하는 하부전극(22)과 전기적으로 단락되는 문제점이 발생하게 된다.
도 3은 전술한 리닝에 의한 하부전극 간의 단락(23)을 개략적으로 도시한 단면도이며, 이러한 현상은 고집적화될 수록 즉, 하부전극(22) 간의 간격(d)이 좁아지고 이웃하는 면적이 클수록 또한 하부전극(22)의 폭이 작아지고 그 높이가 높아질 수록 더욱 심각하게 나타난다.
도 4는 리닝에 의한 하부전극 간의 단락을 도시한 평면 SEM 사진이다.
도 4를 참조하면, 복수의 하부전극(22)이 배치되어 있다.
전술한 바와 같이 스토리지노드인 하부전극(22)의 단축 방향으로 스페이스가 작고 하부전극(22)의 두께가 500Å 정도 밖에 되지 않으므로 인해 도면부호 '23'과 같이 하부전극(22)의 무너지는 현상이 자주 발생한다.
캐패시터 용량을 확보하기 위해 하부전극(22)의 외벽도 캐패시터 면적으로 이용하게 되는데, 특히 셀 메트릭스 구조의 외곽에서는 공정 변화가 심하므로 하부전극이 안정적으로 형성되지 못하는 경우가 있어, 이러한 하부전극의 무너지는 현상은 셀 메트릭스 구조의 외곽에서 더욱 심각하게 나타난다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 캐패시터 하부전극 형성시 셀 메트릭스 외곽에서의 리닝(Leaning) 및 리프팅(Litfing) 의한 하부전극 패턴 불량을 방지할 수 있는 반도체 메모리장치 및 그 제조 방법 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은, 기판 상에 제공된 복수의 플러그; 및 상기 복수의 플러그 상에 대응하여 콘택된 복수의 캐패시터 하부전극을 포함하며, 상기 하부전극은, 셀 매트릭스 중앙 영역에서는 그 단면이 오목한 형상을 갖도록 형성되며, 셀 매트릭스 가장자리 영역에서는 스택형 또는 박스 형상을 갖도록 형성된 것을 특징으로 하는 반도체 메모리장치를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은, 기판 상에 복수의 플러그를 형성하는 단계; 및 상기 복수의 플러그 상에 대응하여 콘택된 복수의 캐패시터 하부전극을 형성하는 단계를 포함하며, 상기 하부전극을 형성하는 단계에서, 상기 하부전극이 셀 매트릭스 중앙 영역에서는 그 단면이 오목한 형상을 갖도록 형성하며, 셀 매트릭스 가장자리 영역에서는 스택형 또는 박스 형상을 갖도록 형성하는 것을 특징으로 하는 반도체 메모리장치 제조 방법을 제공한다.
본 발명은 용량 확보를 위해 사용하는 오목형 또는 실린더형의 캐패시터 하부전극 구조에서, 미세화에 따른 폭의 감소와 집적도 향상을 위한 하부전극의 높이 증가로 인해 희생절연막의 식각단계에서 셀 메트릭스 구조의 외곽에 해당하는 하부전극 패턴의 무너지는 현상을 방지하기 위해 셀 메트릭스 중앙에서는 오목형 또는 실린더형의 하부전극 형상을 갖도록 하고, 셀 메트릭스 외곽에서는 박스(Box)형 또는 스택(Stack)형을 갖도록 더미패턴을 형성하여 하부전극(셀 메트릭스 외곽에서는 더미패턴)의 무너지는 현상을 최소화할 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 6은 본 발명의 일실시예에 따른 하부전극을 포함하는 캐패시터가 형성된 반도체 메모리장치를 도시한 단면도이다.
도 6을 참조하면, 셀 매트릭스의 중앙 영역(b-b')에서는 단면이 오목한 형상(컵형 또는 실린더형)의 캐패시터(66)가 제2플러그(58)와 콘택되어 배치되어 있고, 셀 매트릭스 가장자리 영역(a-a')에서는 스택형 또는 박스형의 캐패시터(65)가 제2플러그(58)에 콘택되어 더미패턴을 이루고 있다.
구체적으로, 기판(50) 상에 제1절연막(51)이 형성되어 있고, 제1절연막(51)을 관통하여 기판(50)의 활성영역 예컨대, 소스/드레인 접합 등에 콘택되며 제1절연막(51)과 그 상부가 평탄화된 제1플러그(52)가 형성되어 있다.
제1플러그(52) 상부에 제2절연막과 제3절연막이 적층되어 있으며, 제2절연막 상에는 복수의 비트라인(54)이 형성되어 있고, 비트라인(54)이 형성된 프로파일을 따라 제1식각정지막(55)이 형성되어 있다.
제3절연막(56)과 제1식각정지막(55) 및 제2절연막(53)을 관통하여 제1플러그(52)에 콘택된 제2플러그(58, 즉, 캐패시터 플러그)가 제3절연막(56)과 그 상부가 평탄화되어 형성되어 있다.
제2플러그(58) 상에는 하부전극(62b, 62c)이 형성되어 있으며, a-a' 영역에서는 하부전극(62b)이 스택 또는 박스 형태의 구조를 갖도록 형성되어 있으며, b-b'영역에서는 하부전극(62c)이 컵 또는 실린더 형태의 구조를 갖도록 형성되어 있다.
하부전극(62b, 62c)이 형성된 프로파일을 따라 유전체막(63)과 상부전극(64)이 차례로 형성되어 있다.
전술한 바와 같이 본 발명의 캐패시터 구조에서는, 전하용량 증가를 위해 3차원 구조 즉, 단면이 오목한 형태의 캐패시터 하부전극을 형성하더라도, 셀 매트릭스의 중앙 영역에서는 오목한 형태의 하부전극 구조를 갖도록 하고, 더미패턴으로 사용되는 셀 매트릭스의 가장장리 영역에서는 스택형 또는 박스형태를 갖도록 함으로써, 공정의 변화가 심하여 패턴 불량이 주로 발생하는 셀 매트릭스 가장자리 영역에서 캐패시터 형성용 희생절연막 제거시 특히, 가장자리 영역에서 하부전극이 무너져 소자 전체의 불량을 야기하는 문제를 해결할 수 있다.
도 5a 내지 도 5e는 본 발명의 일실시예에 따른 캐패시터 하부전극을 포함하는 반도체소자 제조 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 하부전극 형성 공정을 살펴본다.
먼저, 도 5a에 도시된 바와 같이, 트랜지스터 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(50) 상에 산화막계열의 제1절연막(51)을 형성한 후, 제1절연막(51)을 관통하여 기판(50)에 콘택된 제1플러그(52)를 형성하는 바, 제1플러그(52)는 기판(50)의 소스/드레인 등의 불순물 확산영역에 전기적으로 도통되도록 연결(콘택)된다.
여기서, a-a'은 예컨대, 반도체 메모리에서 셀 매트릭스의 가장자리영역을 나타내며, b-b'은 셀 매트릭스의 중앙 영역을 나타낸다.
제1절연막(51)은 보통 TEOS막을 이용하고, 제1플러그(52)는 폴리실리콘을 사용한다. 또한, 도면에 도시되지는 않았지만, 통상 제1플러그(52) 상부에 오믹 콘택 과 하부전극 물질의 기판(50)으로의 확산을 방지하기 위한 목적으로 Ti/TiSi2/TiN 또는 Ti/TiN 구조 등의 배리어막을 포함한다.
이어서, CMP 등의 평탄화 공정을 실시하여 제1플러그(52)와 제1절연막(51) 상부를 평탄화시킨 다음, 결과물 상에 제2절연막(53)을 형성한다.
이어서, 제1플러그(52)와 오버랩되지 않는 제2절연막(53) 상에 비트라인(54)을 형성한 후, 비트라인(54)을 포함한 전체 프로파일을 따라 질화막 계열의 제1식각정지막(55)을 얇게 증착한다.
제1식각정지막(55)은 후속 캐패시터의 하부전극 콘택 형성을 위한 식각 공정에서 비트라인(54)의 손실을 방지하기 위한 것이며, 특히 산화막 계열의 제3절연막(56)과의 식각선택비를 얻기 위해 질화막 계열의 막 예컨대, 실리콘질화막 또는 실리콘산화질화막을 사용한다.
제1식각정지막(55) 상에 산화막 계열의 제3절연막(56)을 두텁게 증착한 다음, 전면식각 또는 CMP 공정을 통해 그 상부를 평탄화시킨다.
계속해서, 제3절연막(56) 상에 캐패시터 플러그 형성을 위한 포토레지스트 패턴(57)을 형성한다.
이어서, 포토레지스트 패턴(57)을 식각마스크로 제3절연막(56)과 제1식각정지막(55) 및 제2절연막(53)을 순차적으로 식각하여 제1플러그(52)를 노출시키는 콘택홀(도시하지 않음)을 형성한다.
이 때, 제3절연막(56)을 식각하고 제1식각정지막(55)에서 1차 식각멈춤을 하 고난 후, 제1식각정지막(55)과 제2절연막(53)을 다시 식각하여 수직 구조의 식각 프로파일을 얻을 수 있도록 한다.
이어서, 전면에 폴리실리콘 등의 전도성 물질을 증착하여 콘택홀을 매립하여 제1플러그(52)와 전기적으로 콘택되도록 제2플러그(58)를 형성한 후, CMP 공정을 통해 그 상부를 평탄화시킨다. 여기서, 제2플러그(58)는 캐패시터의 하부전극과 제1플러그(52)를 전기적으로 연결(콘택) 시켜주므로 캐패시터 플러그로서, 스토리지노드 콘택 플러그라 칭할 수도 있다.
이어서, 후속 콘택 패드 형성을 위한 식각 공정시 제2플러그(58)의 어택을 방지하기 위한 질화막 계열의 제2식각정지막(도시하지 않음)을 형성한다. 한편, 여기서, 후속 캐패시터 하부전극 형성을 위한 식각 공정시에는 식각 공정의 제어가 비교적 용이하므로 제2식각정지막의 형성 공정은 도시된 바와 같이 생략이 가능하다.
이어서, 제2플러그(58)가 형성된 전면에 산화막 계열의 제4절연막(59)을 증착한다. 이 때, 제4절연막(59)의 상부가 평탄화되도록 평탄성이 우수한 산화막을 사용하거나 증착 후 별도의 평탄화 공정을 실시한다.
여기서, 제4절연막(59)은 HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass)막, SOG(Spin On Glass)막, PSG(Phospho Silicate Glass)막, BPSG(Boro Phospho Silicate Glass)막 또는 TEOS(Tetra Ethyl Ortho Silicate)막 등을 사용할 수 있다.
제4절연막(59)은 후속 캐패시터 하부전극의 수직 높이를 결정하여 그 전하용 량에 영향을 미치며, 하부전극 형성 후 보통의 경우 제거하므로 희생절연막이라고도 칭한다.
제4절연막(59) 상에 하부전극 형성을 위한 마스크 패턴인 포토레지스트 패턴(60)을 형성하는 바, 도 5b는 하부전극 형성을 위한 포토레지스트 패턴(60)이 형성된 공정 단면을 나타낸다.
이어서, 도 5c에 도시된 바와 같이, 포토레지스트 패턴(60)을 식각마스크로 제4절연막(59)을 식각하여 제2플러그(58) 표면을 노출시키는 오픈부(61) 즉, 캐패시터 콘택홀을 형성한다.
한편, 포토레지스트 패턴(60)은 오픈부(61) 패턴이 형성될 영역의 사이즈가 더미패턴이 형성될 셀 메트릭스의 가장자리(a-a')에서는 후속 하부전극용 물질 증착시 오픈부(61)가 완전히 매립될 정도의 작은 크기를 갖도록 하는 반면, 셀 매트릭스의 중앙 영역에서는 후속 하부전극용 물질 증착시 오픈부(61)가 형성된 프로파일을 따라 형성될 수 있을 정도의 크기를 갖도록 하는 것이 바람직하다.
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(60)을 제거한다.
따라서, 도시된 바와 같이 더미패턴이 형성될 a-a'영역에서는 오픈부(61)의 사이즈(폭)가 W1으로 작은 반면, 캐패시터가 형성될 b-b'영역에서는 오픈부(61)의 사이즈가 W2로 큰 것을 알 수 있다.
도 5d에 도시된 바와 같이, 제4절연막(59)이 식각되어 오픈된 프로파일 즉, 오픈부(61)가 형성된 전체 프로파일을 따라 캐패시터 하부전극용 전도막(62a)을 증 착하여 제2플러그(58)와 전기적으로 도통되도록 콘택시킨다.
여기서, 캐패시터 하부전극용 전도막(62a)은 폴리실리콘, Pt, W, Ti, TiN, Ta, TaN, Ir, IrO2, Ru 또는 RuO2 등이 단독 또는 적층된 형태를 포함한다.
도면에서는 캐패시터 하부전극용 전도막(62a)에 의해 a-a'영역에서는 좁은 오픈부(61)의 폭이 완전히 채워졌으며, b-b'영역에서는 오픈부(61)의 프로파일을 따라 증착되어 있는 상태를 나타내고 있다.
이어서, 도 5e에 도시된 바와 같이, 오목한 구조의 캐패시터 하부전극용 전도막(62a) 사이를 충분히 매립할 수 있을 정도로 포토레지스트를 도포한 다음, 제4절연막(59) 표면이 노출될 때까지 전면식각 또는 CMP 공정을 통해 캐패시터 하부전극용 전도막(62a)을 평탄화 및 격리시킨다.
이어서, 셀 오픈 마스크(Cell open mask) 및 BOE, 불산(HF) 또는 황산(H2SO4)과 과수(H2O2)가 4:1의 비율로 혼합된 용액 등을 이용한 습식 딥-아웃 공정을 통해 남아있는 제4절연막(59)을 제거함으로써, 도시된 바와 같이 오목한 형상의 하부전극(62c) 구조를 형성한다.
즉, b-b' 영역에서는 실린더(Cylinder) 또는 컵(Cup) 형상(단면으로는 오목형)을 갖는 하부전극(62c)이 형성되고, a-a'영역에서는 박스(Box) 또는 스택(Stack) 형상의 하부전극(62b)가 형성되며, a-a'에서의 하부전극(62c)은 더미패턴으로 사용된다.
전술한 바와 같이 더미패턴이 형성되는 영역 또는 셀 매트릭스의 가장자리영 역에서는 셀 중앙의 오목형이 아닌 스택 또는 박스 형상으로 캐패시터 하부전극을 형성함으로서, 공정 변화가 잦은 이 영역에서의 제4절연막(희생절연막) 제거에 따른 하부전극의 무너지는 현상을 최소화할 수 있게 된다.
이어서, 잔류하는 포토레지스트를 건식 스트립 공정에 의해 제거하는 바, O2/CF4/H2O/N2 또는 O2/N2를 이용하여 식각한 다음, 솔벤트(Solvent)를 이용하여 세정함으로써 식각시 발생한 부산물과 잔류하는 포토레지스트를 제거한다.
이어서, 식각에 의한 하부전극(62b, 62c)의 저하된 특성을 회복하도록 열처리를 실시할 수도 있으며, 이 때에는 다시 유전체막 형성 전에 BOE 등을 이용하여 짧게 세정 공정을 실시하여 추가로 불순물을 제거하는 공정이 수반된다.
한편, MPS 공정을 적용한 하부전극(62b, 62c)을 형성하는 경우 폴리실리콘을 증착한 다음, MPS 성장을 위한 적절한 온도와 압력 조건을 통해 하부전극(62c)의 안쪽면에(Inner cylinder type)만 MPS를 성장시킨 후 CMP 공정을 실시한다.
이어서, 하부전극(62c) 상에 유전체막(63)과 상부전극(64)을 형성함으로써 캐패시터 형성을 위한 일련의 공정이 완료된다.
도 6은 셀 매트릭스의 가장자리 영역(a-a')에서는 스택 또는 박스 형의 캐패시터 구조를 갖는 더미패턴(65)과, 셀 매트릭스 중앙 영역에서는 컵 또는 실린더 형의 캐패시터(66)가 형성된 공정 단면을 나타낸다.
여기서, 유전체막(63)은 TaO, TaON, TiO, BST, STO, PZT, ONO 또는 NO 등의 다양한 물질을 포함할 수 있으며, 상부전극(64)은 폴리실리콘, Pt, W, Ti, TiN, Ta, TaN, Ir, IrO2, Ru 또는 RuO2 등을 이용한 물질막이 단독 또는 적층된 형태를 포함한다.
전술한 바와 같이 이루어지는 본 발명에서는, 용량 확보를 위해 사용하는 오목형(실린더형) 캐패시터 하부전극 구조에서, 미세화에 따른 폭의 감소와 집적도 향상을 위한 하부전극의 높이 증가로 인해 희생절연막의 식각단계에서 셀 메트릭스 구조의 외곽에 해당하는 하부전극 패턴의 무너지는 현상을 방지하기 위해 셀 메트릭스 중앙에서는 오목형 또는 실린더형의 하부전극 형상을 갖도록 하고, 셀 메트릭스 외곽에서는 박스형 또는 스택형을 갖도록 더미패턴을 형성하여 셀 매트릭스 가장자리 영역에서 하부전극이 무너져 소자 불량을 일으키는 문제를 해결할 수 있음을 실시예를 통해 알아 보았다.
이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 오목형 하부전극 형성시 셀 매트릭스 가장자리 영역에서 하부전극의 무너지는 현상을 방지할 수 있어, 궁극적으로 반도체 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (7)

  1. 기판 상에 제공된 복수의 플러그; 및
    상기 복수의 플러그 상에 대응하여 콘택된 복수의 캐패시터 하부전극을 포함하며,
    상기 하부전극은,
    셀 매트릭스 중앙 영역에서는 그 단면이 오목한 형상을 갖도록 형성되며, 셀 매트릭스 가장자리 영역에서는 스택형 또는 박스 형상을 갖도록 형성된 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서,
    상기 플러그는 복수의 플러그가 적층된 구조를 포함하며, 상기 복수의 플러그는 각각 그 주변의 복수의 절연막을 관통하여 형성된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 하부전극이 형성된 프로파일을 따라 형성된 유전체막과, 상기 유전체막 상에 형성된 상부전극을 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  4. 기판 상에 복수의 플러그를 형성하는 단계; 및
    상기 복수의 플러그 상에 대응하여 콘택된 복수의 캐패시터 하부전극을 형성하는 단계를 포함하며,
    상기 하부전극을 형성하는 단계에서,
    상기 하부전극이 셀 매트릭스 중앙 영역에서는 그 단면이 오목한 형상을 갖도록 형성하며, 셀 매트릭스 가장자리 영역에서는 스택형 또는 박스 형상을 갖도록 형성하는 것을 특징으로 하는 반도체 메모리장치 제조 방법.
  5. 제 4 항에 있어서,
    상기 하부전극을 형성하는 단계는,
    상기 플러그가 형성된 전면에 희생절연막을 형성하는 단계;
    상기 희생절연막 상에 캐패시터 형성용 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 희생절연막을 식각하여 상기 플러그 표면을 노출시키는 오픈부를 형성하되, 상기 셀 매트릭스 가장자리 영역에서는 후속 캐패시터 하부전극용 전도막에 의해 자신의 오픈부가 매립될 정도의 폭을 갖도록 하는 단계;
    상기 오픈부가 형성된 전면에 하부전극용 전도막을 증착하여 상기 셀 매트릭스 가장자리 영역에서는 상기 오픈부가 매립되며, 상기 셀 매트릭스 중앙 영역에서 는 상기 오픈부가 형성된 프로파일을 따라 형성되도록 하는 단계;
    전면에 포토레지스트를 도포하는 단계;
    상기 희생절연막이 노출될 때까지 평탄화 공정을 실시하여 상기 하부전극용 전도막을 서로 격리시키는 단계;
    상기 포토레지스트를 제거하는 단계; 및
    상기 희생절연막을 제거하여 상기 셀 매트릭스 중앙 영역에서는 그 단면이 오목한 형상을 갖으며, 상기 셀 매트릭스 가장자리 영역에서는 스택형 또는 박스 형의 형상을 갖는 하부전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 메모리장치 제조 방법.
  6. 제 4 항에 있어서
    상기 플러그는 복수의 플러그가 적층된 구조를 포함하며, 상기 복수의 플러그를 각각 그 주변의 복수의 절연막을 관통하여 형성하는 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
  7. 제 4 항에 있어서,
    상기 하부전극을 형성하는 단계 후,
    상기 하부전극이 형성된 프로파일을 따라 유전체막을 형성하는 단계와, 상기 유전체막 상에 상부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리장치 제조 방법.
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