TWI419265B - 半導體結構及形成方法 - Google Patents

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Description

半導體結構及形成方法
本發明係有關於一種半導體結構，更特別的是一種在形成半導體結構的過程中，防止接觸栓塞崩裂的方法。
動態隨機存取記憶體(DRAM,dynamic random access memory)逐漸地成為很重要的電子產品。在此有非常多的記憶體晶胞整合在動態隨機存取記憶體內，並形成陣列區域以儲存資料。此外，動態隨機存取記憶體還包含用以控制周邊電路之一周邊區域。每一個記憶體晶胞及周邊控制電路包含金氧半導體電晶體及其他電子元件，例如以串聯連接的電容。當電容電性連接至一位元線時，金氧半導體電晶體電性連接至字元線。此金氧半導體電晶體係用以判斷記憶體晶胞的位址。為了電性連接這些電子元件，在不同的材料之間形成多數個接觸窗開口，且在後續的步驟中用以填入導體材料，以完成金氧半導體電晶體的功能。
然而，當動態隨機存取記憶體的製程逐漸縮小至100微米製程時，閘極接觸窗開口在傳統製程中是利用氮化物，例如氮化矽，作為間隙壁，並於其間填入未摻雜多晶矽，以作為一犧牲接觸栓塞之填充材料。但當未摻雜多晶矽藉由蝕刻步驟移除時，由於氮化物間隙壁與未摻雜多晶矽之間的蝕刻選擇比很小，因此，在蝕刻時不容易控制間隙壁的移除高度，使得在字元線與位元線之間的耦合電容(coupling capacitance)很高。此外，由於元件逐漸地縮小，在接觸窗開口之間的尺寸很小時，位於接觸窗開口內的接觸栓塞會因為接觸窗開口的高寬比過大，容易造成接觸栓塞結構崩裂，而無法維持半導體元件的完整性及其可靠性。
本發明的目的係為了降低接觸窗開口的高寬比，以防止後續形成的接觸栓塞因高寬比過大而有崩裂現象。
本發明的另一目的係為了在半導體結構的製程過程中，得到較佳的間隙填充能力。
根據以上所述之目的，本發明揭露一種半導體結構及形成方法。其結構包含：具有多數個堆疊結構位於底材上、一共形層位於底材上及位於多數個堆疊結構的部份側壁上，並曝露出多數個堆疊結構的頂表面以及部份的側壁、以及多數個接觸栓塞位於多數個堆疊結構之間。
此外，本發明還提供半導體結構的形成方法，包含：提供一底材、形成多數個堆疊結構在底材上、形成共形層以覆蓋多數個堆疊結構及底材、移除部份共形層以曝露出多數個堆疊結構的部份側壁以及頂表面；以及形成多數個接觸栓塞在多數個堆疊結構之間。
本發明的一些實施例會詳細描述如下。然而，除了詳細描述外，本發明還可以廣泛地在其他的實施例施行，且本發明的範圍不受限定，其以之後的專利申請範圍為準。
第一圖至第八圖係為本發明所揭露之半導體結構的形成方法之各步驟示意圖。首先，請參閱第一圖，提供半導體底材10，此半導體底材10可區分為第一區域10A及第二區域10B，其中第一區域10A可定義為記憶體陣列區(memory array region)，第二區域10B可定義為邏輯元件區(logic device region)。此半導體底材10可以是矽底材亦或是具有其他半導體元件之底層結構。
接著，在底材10的第一區域10A內以傳統離子摻雜的方式，形成多數個源極/汲極12。此外，在第二區域10B內形成多數個隔離元件14。接下來，在底材10上形成多數個堆疊結構20，其中每一個堆疊結構20由底材10向上的結構依序包含：閘介電層22在底材10上、多晶矽層24在閘介電層22上、矽化金屬層26在多晶矽層24上以及包覆層28在矽化金屬層26上，在此，矽化金屬層26的材料為矽化鎢(WSi)及包覆層28的材料為氮化矽。接著，形成一共形層(conformal layer)30，以覆蓋在多數個堆疊結構20及底材10上方，其中共形層30的材料為氧化層，例如二氧化矽(SiO2 )。
接下來請參閱第二圖，沉積第一多晶矽層40覆蓋在第一圖所表示的結構上，此多晶矽層40為未摻雜多晶矽，且其沉積的方式為習知的化學氣相沉積。接著，在第一多晶矽層40上執行平坦化步驟，直到曝露出位於多數個堆疊結構20頂表面之共形層30為止。在此，平坦化步驟可以是化學機械研磨(chemical mechanical polishing)。
接著，請參閱第三圖，在底材10的第二區域10B的結構上方形成第一光阻層50。接下來，如第四圖所示，執行第一次蝕刻步驟，以移除未被第一光阻層50所覆蓋之第一多晶矽層40至一深度，其深度小於包覆層28的厚度，如此在底材10的第一區域10A上形成多數個開口60。然後，剝除第一光阻層50。在此要注意的是，為了要降低字元線與位元線之間的耦合電容值(capacitance)，而且藉由氧化層/未摻雜多晶矽之間的蝕刻選擇比高於氮化層/未摻雜多晶矽之間的蝕刻選擇比，因此，在本發明中，係選擇以氧化層做為共形層30較佳。
接下來，請參閱第五圖，由於在第四圖中所移除的第一多晶矽層40具有一深度，因此可以根據多晶矽層40的深度，控制或調整移除位於多數個堆疊結構20側壁上的共形層30的深度，以曝露出堆疊結構20的頂表面及側壁，由於共形層30與第一多晶矽層40之間有很高的蝕刻選擇比，因此，在移除共形層30時，並不會移除到第一多晶矽層40，而保持半導體結構的完整性。此外，移除共形層30的方法可以利用DHF或是化學溶劑。
隨之，請參閱第六圖，沉積第二多晶矽層70覆蓋在第五圖的結構上，其中第二多晶矽層70與第一多晶矽層40均為未摻雜多晶矽，因此在第六圖的圖式中僅顯示出第二多晶矽層70，其沉積方法係包含低壓化學氣相沉積法(LPCVD)。接著，在第二多晶矽層70上沉積一阻障層80，阻障層80可為氧化矽或氮化矽等。在此要說明的是，在沉積第二多晶矽層70之後，可以執行另一平坦化步驟(未在圖中表示)，此步驟之用意係為了使第二多晶矽層70的表面平坦化，而可以使得後續所的阻障層80可以形成在第二多晶矽層70上。
接著，參閱第七圖，形成第二光阻層90在底材10的第一區域10A的阻障層80上，此第二光阻層90具有位元線接觸窗(bit－line contact hole)之圖案。接著，執行另一次蝕刻步驟，依序蝕刻阻障層80及第二多晶矽層70(包括第一多晶矽層40(未在圖中表示))，使得在底材10的第一區域10A的結構上，形成多數個接觸栓塞(由阻障層80、第二多晶矽層70及第一多晶矽層40所構成)，並且在多數個接觸栓塞之間具有多數個開口100，如第八圖所示。
因此，根據上述所揭露之半導體結構之各個步驟可以得知，由於位元線接觸窗的尺寸增加，而可以避免傳統技術中，形成接觸栓塞時，由於接觸栓塞的高寬比過大，造成接觸栓塞容易崩裂的問題，且對於在後續，如介電層例如硼磷矽玻璃(BPSG)、位元線接觸窗襯層以及金屬層等沉積製程都可以具有良好的填塞沉積。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
10．．．底材
10A．．．第一區域(記憶體陣列區)
10B．．．第二區域(邏輯元件區)
12．．．源極/汲極
14．．．隔離元件
20．．．堆疊結構
22．．．閘介電層
24．．．多晶矽層
26．．．矽化金屬層
28．．．包覆層
30．．．共形層
40．．．第一多晶矽層
50．．．第一光阻層
60．．．開口
70．．．第二多晶矽層
80．．．阻障層
90．．．第二光阻層
100．．．開口
第一圖係根據本發明所揭露之技術，表示在底材上具有共形層位於多數個堆疊結構上之側視圖；第二圖係根據本發明所揭露之技術，表示在第一圖所示之結構上形成第一多晶矽層之側視圖；第三圖係根據本發明所揭露之技術，表示在第二圖所示結構上形成第一光阻層之側視圖；第四圖係根據本發明所揭露之技術，表示曝露出之共形層之部份側壁及頂表面之側視圖；第五圖係根據本發明所揭露之技術，表示移除部份共形層，以曝露出多數個堆疊結構之部份側壁及頂表面側視圖；第六圖係根據本發明所揭露之技術，表示在第五圖所示之結構上依序形成第二多晶矽層及阻障層；第七圖係根據本發明所揭露之技術，表示在第六圖所示的結構上，形成第二光阻層之側視圖；及第八圖係根據本發明所揭露之技術，表示第七圖之結構經由蝕刻步驟之後，在多數個堆疊結構之間形成多數個接觸栓塞之側視圖。
10．．．底材
12．．．源極/汲極
14．．．隔離元件
20．．．堆疊結構
30．．．共形層
70．．．第二多晶矽層
80．．．阻障層
100．．．開口

Claims (27)

  1. 一種形成半導體結構的方法，該方法包含：提供一底材；形成多數個堆疊結構在該底材上，該些堆疊結構由下至上依序包含一閘介電層、一多晶矽層、一矽化金屬層及一包覆層；形成一共形層在該堆疊結構上及該底材上；形成一第一多晶矽層覆蓋該共形層；移除部份該第一多晶矽層及部份該共形層以曝露出該多數個堆疊結構之一頂表面及連接該頂表面之部份側壁；及形成多數個接觸栓塞在該些堆疊結構之間。
  2. 如申請專利範圍第1項所述之方法，其中該矽化金屬層為矽化鎢(WSi)。
  3. 如申請專利範圍第1項所述之方法，其中該共形層為氧化層。
  4. 如申請專利範圍第1項所述之方法，其中該些接觸栓塞包含多晶矽層。
  5. 如申請專利範圍第1項所述之方法，其中該些接觸栓塞包含一阻障層。
  6. 一種形成半導體結構的方法，該方法包含：提供一底材；形成多數個堆疊結構於該底材上； 形成一共形層覆蓋該些堆疊結構及該底材；形成一第一多晶矽層覆蓋該共形層；移除部份該第一多晶矽層及部份該共形層，以曝露該些堆疊結構一頂表面及連接該頂表面之部份側壁；形成一第二多晶矽層覆蓋該底材；形成一阻障層於該第二多晶矽層上；移除部份該阻障層及該第二多晶矽層以形成多數個接觸栓塞在該些堆疊結構之間。
  7. 如申請專利範圍第6項所述之方法，其中該底材內包含多數個源極/汲極。
  8. 如申請專利範圍第6項所述之方法，其中該堆疊結構由下至上依序包含一閘介電層、一多晶矽層、一矽化金屬層及一包覆層。
  9. 如申請專利範圍第8項所述之方法，其中該矽化金屬層可以是矽化鎢(WSi)。
  10. 如申請專利範圍第6項所述之方法，其中該共形層為氧化層。
  11. 如申請專利範圍第6項所述之方法，更包含執行一平坦化步驟以移除部份該第一多晶矽層且曝露出該共形層之一頂表面。
  12. 如申請專利範圍第11項所述之方法，其中該平坦化步驟係利用化學機械研磨。
  13. 如申請專利範圍第6項所述之方法，其中移除該些堆疊結構所曝露出之部份該共形層係利用DHF或是化學溶劑。
  14. 如申請專利範圍第6項所述之方法，其中形成該第二多晶矽層係利用低壓化學氣相沉積法。
  15. 一種形成半導體結構的方法，該方法包含：提供具有一第一區域及一第二區域之一底材；形成多數個堆疊結構於該底材之該第一區域及該第二區域上；形成一共形層覆蓋該些堆疊結構以及該底材；形成一第一多晶矽層覆蓋該共形層；執行一第一平坦化步驟，以平坦化該第一多晶矽層且曝露該些堆疊結構之一頂表面上之該共形層；移除位於該底材之該第一區域上之部份該第一多晶矽層至一深度，以曝露位於該底材之該第一區域上之該些堆疊結構之該頂表面及連接該頂表面之部份側壁之該共形層；移除該些堆疊結構上所曝露之部份該共形層，以曝露出該些堆疊結構之該頂表面及該部分側壁；形成一第二多晶矽層以覆蓋該底材上之該第一區域及該第二區域；執行一第二平坦化步驟，以平坦化該第二多晶矽層； 形成一阻障層在該第二多晶矽層上；及移除部份該阻障層及該第二晶矽層以形成多數個接觸栓塞於該底材之該第一區域及該第二區域上。
  16. 如申請專利範圍第15項所述之方法，其中該底材之該第一區域內包含多數個源極/汲極。
  17. 如申請專利範圍第15項所述之方法，其中該底材之該第二區域內包含多數個隔離元件。
  18. 如申請專利範圍第15項所述之方法，其中該些堆疊結構由下至上包括一閘介電層、一多晶矽層、一矽化金屬層以及一包覆層。
  19. 如申請專利範圍第18項所述之方法，其中該矽化金屬層可以是矽化鎢(WSi)。
  20. 如申請專利範圍第15項所述之方法，其中該共形層為氧化層。
  21. 如申請專利範圍第15項所述之方法，其中該第一多晶矽層移除的深度小於該堆疊結構上的包覆層厚度。
  22. 如申請專利範圍第15項所述之方法，其中移除該堆疊結構所曝露出之部份該共形層係利用DHF或是化學溶劑。
  23. 一種半導體結構，該結構包含：具有多數個堆疊結構之一底材，該多數個堆疊結構具有一頂表面及連接該頂表面之一側壁；一共形層覆蓋該底材及該些堆疊結構之該側壁的下部份但不覆蓋該側壁與該頂表面相連的上部份；及多數個接觸栓塞位於該些堆疊結構之間且接觸該頂表面及該側壁與該頂表面相連的上部份。
  24. 如申請專利範圍第23項所述之結構，其中該些堆疊結構包含一閘介電層、一多晶矽層、一矽化金屬層及一包覆層。
  25. 如申請專利範圍第23項所述之結構，其中該共形層為一氧化層。
  26. 如申請專利範圍第23項所述之結構，其中該些接觸栓塞係包含一多晶矽層。
  27. 如申請專利範圍第23項所述之結構，其中該些接觸栓塞包含一阻障層位於該多晶矽層上。
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