TWI503958B - 形成記憶胞電晶體的方法 - Google Patents

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Description

形成記憶胞電晶體的方法
本發明係有關於一種記憶胞電晶體，特別是有關於一種具有關聯字元線與位元線之記憶胞電晶體結構，以及其形成方法。
動態隨機存取記憶體(Dynamic Random Access Memory：DRAM)是一種在積體電路內部，於個別儲存電容中儲存資料位元之半導體安排。動態隨機存取記憶體通常可分為溝槽電容式動態隨機存取記憶體與堆疊電容式動態隨機存取記憶體。其中，在堆疊電容式動態隨機存取記憶體中，儲存電容形成於讀/寫電晶體之上方。由奇夢達(Qimonda)所開發，用以形成堆疊電容式動態隨機存取記憶體之先進製程為埋入式字元線製程。該製程涉及將記憶胞電晶體閘電極與字元線形成於主動區之溝槽與淺溝隔離氧化物(shallow trench isolation oxide)。該埋入式字元線製程採用多晶矽(polysilicon)與鎢(tungsten)導線作為陣列區域的位元線與週邊區域電晶體之閘電極，其中，陣列區域與週邊區域可位於主動區。
相較於一般堆疊電容式動態隨機存取記憶體，埋入式字元 線製程之優點在於可減少一接觸層，該接觸層通常被稱為自我對齊接觸(self-aligned contact：SAC)或接合墊接觸(landing pad contact：LPC)。
在現有埋入式字元線製程中，通常是藉由淺溝隔離(shallow trench isolation)定義主動區之後，再進行埋入式字元線階段。然後，形成字元線接觸，以及設置所需字元線。第一圖顯示現有埋入式字元線製程之一範例。其目的在於製作記憶胞電晶體。在第一A圖至第一K圖中，上方圖示與下方圖示分別顯示傳統動態隨機存取記憶體100製作過程之俯視圖與剖面圖。動態隨機存取記憶體100包含一陣列區域101與一週邊區域102。在第一A圖至第一K圖中，相同元件以相同標號標註，而且為簡化敘述，可能不會在每一圖示中重複。
如第一A圖所示，進行主動區定義製程，其中，藉由淺溝隔離(shallow trench isolation)11將主動區110定義於基板103，其中，基板103可以是如已摻雜之矽晶圓，主動區110包含陣列區域101與週邊區域102。接著，如第一B圖所示，進行溝槽蝕刻製程，藉以在基板103形成複數之埋入式字元線溝槽112。如第一C圖所示，進行閘極氧化製程，藉以在溝槽112之矽表面形成一氧化層(圖中未顯示)。該氧化層可作為所製作之動態隨機存取記憶體裝置100之記憶胞電晶體之閘介電層。然後，進行氮化鈦(titanium nitride)沉積製程與鎢(tungsten)沉積製程，藉以在溝槽112內形成氮化鈦層或氮化鈦/鎢層或其結合物，圖中標示為113。其中，氮化鈦層或氮化鈦/鎢層或其結合物形成於閘氧化層之上方。接著，如第一D圖所示，進行蝕刻製程，藉以選擇性蝕刻所形成之氮化鈦層或氮化鈦/鎢層或其結合物至溝槽112內。在一範例中，位於 溝槽112內，殘留之導電氮化鈦層114形成所製作之動態隨機存取記憶體裝置100之記憶胞電晶體之閘電極，而殘留之導電氮化鈦/鎢層114形成所需之字元線。在另一範例中，位於溝槽112內，殘留之導電氮化鈦層、氮化鈦/鎢層或其結合物114形成閘電極與所需之字元線。然後，如第一E圖所示，進行覆蓋層(cap layer)沉積製程，藉以形成覆蓋第一D圖所示製程表面之覆蓋層115。此時，可進行化學機械研磨製程(CMP)，藉以整平覆蓋層115之表面。覆蓋層115通常以介電材質製作，例如，氮化矽(silicon nitride)、氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)或其任意結合。然後，如第一F圖所示，進行覆蓋層移除製程，藉以移除位於週邊區域102之覆蓋層115。然後，如第一G圖所示，進行週邊閘極氧化製程，藉以形成閘極氧化層150。如同第一C圖所示，形成於溝槽112內之氧化層，閘極氧化層150可用於週邊區域102之電晶體。
然後，如第一H圖所示，藉由光罩，將位元線接觸(bit line contact)圖案化於動態隨機存取記憶體裝置100之預定表面，並且進行位元線接觸蝕刻製程，藉以形成通過覆蓋層115之位元線接觸孔洞116。然後，如第一I圖所示，進行多晶矽(polysilicon)沈積製程，藉以形成覆蓋第一H圖所示製程表面之多晶矽層117，接著進行金屬沈積製程，藉以形成覆蓋多晶矽層117之較佳導電層118，其中，該導電層118為金屬或以金屬為主的材質。其中，多晶矽沈積並填滿形成於第一H圖之接觸孔洞116，藉此，形成想要的位元線接觸(bit line contact)116’。沈積之金屬或金屬為主的材質可以是鈦(titanium)、氮化鈦(titanium nitride)、鎢(tungsten)或其任意結合。在一範例中，金屬 或金屬為主的材質層118採用氮化鈦/鎢層。
然後，如第一J圖所示，進行硬光罩沈積製程，藉以達成動態隨機存取記憶體裝置100之較佳解析度與輪廓控制。在一範例中，所形成之硬光罩層119也能作為金屬或金屬為主的材質層118上方之抗反射塗佈層(anti-reflective coating layer：ARC)。最後，如第一K圖所示，採用位元線光罩圖案化位元線，並且進行位元線蝕刻製程，藉以形成所需位元線120。在某些狀況下，所形成之位元線120包含多晶矽層117與金屬或金屬為主的材質層118。
在某些狀況下，位元線接觸之形成可能涉及在週邊區域102上或環繞週邊區域102，進行位元線接觸之微影與蝕刻製程，此時，可能造成週邊電晶體之閘氧化物150損壞或污染。
同時，如第一H圖所示，由於覆蓋層115通常很薄(~幾百Å)，用於蝕刻覆蓋層115，藉以形成位元線接觸孔洞116的製程容許度(Process Window)非常小。這可能會對形成位元線的製程控制造成額外的困難。
此外，對於更簡單製程與更簡單裝置結構的需求，不斷推動對於動態隨機存取記憶體裝置之個別結構，例如，字元線結構、位元線結構、閘極結構或摻雜區域結構等之製程方法與結構之研究。
本發明之一實施例揭露一種形成記憶胞電晶體的方法。該方法包含提供一基板；形成一溝槽結構於該基板；沉積一導電物質於該 基板表面，其中，該導電物質至少部份覆蓋該溝槽結構之內部空間，藉以在溝槽結構內形成一導電體；形成一個或多個介電層於該基板表面；形成一個或多個第一導電層於介電層上方；以及蝕刻該第一導電層與該介電層，藉以形成一孔洞結構，該孔洞結構延伸穿過該第一導電層與該介電層，到達該基板表面。
本發明之另一實施例揭露一種記憶胞電晶體結構。該記憶胞電晶體結構包含一基板，該基板包含一溝槽結構，該溝槽結構包含形成於該溝槽結構之內表面之一氧化層以及至少部份覆蓋該溝槽結構之內部空間之一導電體。該記憶胞電晶體結構也包含一個或多個介電層形成於該基板之表面，該介電層覆蓋該溝槽結構與該導電體。該記憶胞電晶體結構也包含形成於該等介電層上方之一個或多個第一導電層以及形成於該等第一導電層上方之一個或多個第二導電層，其中，一孔洞結構形成於該第一導電層之上表面，延伸穿過該第一導電層與該介電層，並且到達該基板之表面。
100‧‧‧傳統動態隨機存取記憶體
101‧‧‧陣列區域
102‧‧‧週邊區域
103‧‧‧基板
110‧‧‧主動區
111‧‧‧淺溝隔離
112‧‧‧溝槽、溝槽結構
113‧‧‧氮化鈦層或氮化鈦/鎢層或其結合物
114‧‧‧殘留之導電氮化鈦/鎢層、導電體
115‧‧‧覆蓋層、介電層
116‧‧‧位元線接觸孔洞
116’‧‧‧位元線接觸
117‧‧‧多晶矽層、第一導電層
118‧‧‧導電層、第二導電層
119‧‧‧硬光罩層
120‧‧‧位元線
150‧‧‧閘極氧化層
300‧‧‧記憶胞電晶體
401‧‧‧提供一基板
402‧‧‧形成一溝槽結構於該基板
403‧‧‧沉積一導電物質於該基板之表面
404‧‧‧形成至少一介電層於該基板之表面
405‧‧‧形成至少一第一導電層於該介電層上方
406‧‧‧蝕刻該第一導電層與該介電層，藉以形成一孔洞結構
500‧‧‧動態隨機存取記憶體
501‧‧‧陣列區域
502‧‧‧週邊區域
503‧‧‧基板
510‧‧‧主動區
511‧‧‧淺溝隔離
512‧‧‧溝槽
513‧‧‧氮化鈦層或氮化鈦/鎢層或其結合物
514‧‧‧殘留之導電氮化鈦/鎢層
515‧‧‧覆蓋層
516‧‧‧位元線接觸孔洞
516’‧‧‧位元線接觸
517‧‧‧多晶矽層
518‧‧‧導電層/金屬或金屬為主的材質層
519‧‧‧硬光罩層
520‧‧‧位元線
550‧‧‧閘極氧化層
第一A圖至第一K圖顯示現有埋入式字元線製程之一範例。
第二圖顯示根據現有埋入式字元線製程之記憶胞電晶體結構。
第三圖顯示根據本發明一實施例之記憶胞電晶體結構。
第四圖顯示根據本發明一實施例，形成第三圖所示記憶胞電晶體結構之方法流程圖。
第五A圖至第五M圖顯示根據本發明一實施例之埋入式字元線製 程。
本發明的一些實施例將詳細描述如下。然而，除了如下描述外，本發明還可以廣泛地在其他的實施例施行，且本發明的範圍並不受實施例之限定，其以之後的專利範圍為準。
如上所述，在一般埋入式字元線技術中，在進行多晶矽沉積製程之前，需先進行位元線接觸蝕刻製程。蝕刻覆蓋層，藉以形成穿過覆蓋層之接觸孔洞，該接觸孔洞到達該基板，例如，該接觸孔洞穿入該基板。然後，進行多晶矽沉積製程，藉以在覆蓋層上方形成多晶矽層。多晶矽沈積並填滿所形成之接觸孔洞，藉此，形成多晶矽接觸塞(polysilicon contact plug)。所形成之多晶矽接觸塞直接接觸該基板，例如，該多晶矽接觸塞穿入該基板。
第二圖顯示根據現有埋入式字元線製程之記憶胞電晶體結構。相同元件以第一圖之相同標號標示。如圖所示，位元線接觸塞116’以多晶矽製作，位元線接觸塞116’為多晶矽層117之製作過程中，多晶矽沈積至接觸孔洞116的結果。所形成之位元線接觸塞116’延伸通過覆蓋層115，而且直接接觸基板103。
在本發明之一實施例中，位元線接觸蝕刻製程在多晶矽沉積製程之後進行。多晶矽層被蝕刻，藉以形成穿過多晶矽層與覆蓋層之接觸孔洞，該接觸孔洞甚至到達該基板下方。然後，沉積金屬或金屬為主的材質，例如，沉積氮化鈦/鎢於多晶矽層上方，藉以在多晶矽層上方 形成堆疊之金屬或金屬為主的材質層。金屬或金屬為主的材質沈積並填滿所形成之接觸孔洞，藉此，形成金屬或金屬為主的材質之接觸塞(contact plug)。所形成之接觸塞直接接觸該基板。
第三圖顯示根據本發明一實施例之記憶胞電晶體結構。相同元件以第一圖、第二圖之相同標號標示。如圖所示，該記憶胞電晶體300可以是動態隨機存取記憶體之電晶體。該記憶胞電晶體300包含一基板(substrate)103；一個或多個介電層(dielectric layer)115形成於該基板103之上方，其中，介電層115可以是覆蓋層；一個或多個第一導電層(first conductive layer)117形成於該等介電層115上方，其中，第一導電層可以是多晶矽層；以及一個或多個第二導電層(second conductive layer)118形成於該等第一導電層117上方，其中，第二導電層118可以是金屬或以金屬為主之材質層。其中，基板103包含一溝槽結構(trench structure)112，該溝槽結構112可以是埋入式字元線溝槽，該溝槽結構112包含一導電體(conductive member)114，該導電體114可以是蝕刻製程後殘留之導電氮化鈦/鎢沈積物。導電體114至少部份覆蓋溝槽結構112之內部空間。在一範例中，導電體114係作為記憶胞電晶體300之閘電極(gate electrode與字元線結構(word line)。
如圖所示，孔洞結構116形成於第一導電層117之上表面，向下延伸穿過第一導電層117與介電層115，並且到達基板103之表面。其中，孔洞結構116可以是位元線接觸孔洞。另外，第二導電層118填滿孔洞結構116，藉此，形成接觸塞116’。在一範例中，接觸塞116’係作為記憶胞電晶體300之位元線接觸塞(bit line contact plug)，而且第一導電層117係作為記憶胞電晶體300之位元線(bit line)。另外，如圖所 示，溝槽結構112與導電體114被介電層115覆蓋。
記憶胞電晶體300之更多細節將結合第四圖與第五圖進行說明。第四圖與第五圖顯示根據本發明一實施例，記憶胞電晶體300之形成方法。
第四圖顯示根據本發明一實施例，形成第三圖所示記憶胞電晶體300之方法流程圖。相同元件以第三圖之相同標號標示。
如第四圖所示，在步驟401中，提供一基板(substrate)103。然後，在步驟402中，將一溝槽結構(trench structure)112形成於該基板。然後，在步驟403中，將一導電物質(conductive substance)沉積於該基板之表面。然後，在步驟404中，將一個或多個介電層(dielectric layer)115形成於該基板之表面。然後，在步驟405中，將一個或多個第一導電層(first conductive layer)117形成於該介電層(dielectric layer)上方。然後，在步驟406中，蝕刻第一導電層與介電層，藉以形成一孔洞結構(hole structure)116。形成之孔洞結構向下延伸穿過第一導電層與該介電層，並且到達該基板103之表面。
在一範例中，上述方法可進一步包含形成一個或多個第二導電層118於第一導電層的上方，其中，第二導電層材料沈積並填充於該孔洞結構，藉以形成一接觸塞(plug)。
在一範例中，第一導電層與第二導電層係作為記憶胞電晶體300之一位元線結構(bit line structure)。
在一範例中，步驟403之沉積導電物質(conductive substance)可包含沉積導電物質之一層狀物於該基板之表面，然後選擇 性蝕刻導電物質之層狀物至該溝槽結構內。
在一範例中，在沉積導電物質之前，先形成一氧化層(oxide layer)於該溝槽結構之內表面，其中，該內表面可以是矽材質。
在本實施例中，形成導電體之導電物質可包含氮化鈦(titanium nitride)、鎢(tungsten)或其任意結合。形成介電層115之物質可包含氮化矽(silicon nitride)、氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)或其任意結合。形成第一導電層117之物質可包含多晶矽(polysilicon)。形成第二導電層118之物質可包含鈦(titanium)、氮化鈦(titanium nitride)、鎢(tungsten)或其任意結合。
第五圖顯示根據本發明一實施例之埋入式字元線製程。其目的在於製作記憶胞電晶體。在第五A圖至第五N圖中，上方圖示與下方圖示分別顯示動態隨機存取記憶體500製作過程之俯視圖與剖面圖。動態隨機存取記憶體500包含一陣列區域501與一週邊區域502。在第五A圖至第五N圖中，相同元件以相同標號標註，而且為簡化敘述，可能不會在每一圖示中重複。
如第五A圖所示，進行主動區定義製程，其中，藉由淺溝隔離(STI)511將主動區510定義於基板503，其中，基板503可以是已摻雜之矽晶圓，主動區510包含陣列區域501與週邊區域502。接著，如第五B圖所示，進行溝槽蝕刻製程，藉以在基板503形成複數之埋入式字元線溝槽512。如第五C圖所示，進行閘極氧化製程，藉以在溝槽512之矽表面形成一氧化層(圖中未顯示)。該氧化層可作為所製作之記憶胞電晶 體之閘介電層。然後，進行氮化鈦(titanium nitride)沉積製程與鎢(tungsten)沉積製程，藉以在溝槽512內形成氮化鈦層或氮化鈦/鎢層或其結合物，圖中標示為513。其中，氮化鈦層或氮化鈦/鎢層或其結合物形成於閘氧化層之上方。接著，如第五D圖所示，進行蝕刻製程，藉以選擇性蝕刻所形成之氮化鈦層或氮化鈦/鎢層或其結合物至溝槽512內。在一範例中，位於溝槽512內，殘留之導電氮化鈦層514形成所製作之記憶胞電晶體之閘電極，而殘留之導電氮化鈦/鎢層514形成所需之字元線。在另一範例中，位於溝槽512內，殘留之導電氮化鈦層、氮化鈦/鎢層或其結合物514形成閘電極與所需之字元線。然後，如第五E圖所示，進行覆蓋層(cap layer)沉積製程，藉以形成覆蓋第五D圖所示製程表面之覆蓋層515。此時，可進行化學機械研磨製程(CMP)，藉以整平覆蓋層515之表面。覆蓋層515通常以介電材質製作，例如，氮化矽(silicon nitride)、氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)或其任意結合。然後，如第五F圖所示，進行覆蓋層移除製程，藉以移除位於週邊區域502之覆蓋層515。然後，如第五G圖所示，進行週邊閘極氧化製程，藉以形成閘極氧化層550。如同第五C圖所示，形成於溝槽512內之氧化層，閘極氧化層550可用於週邊區域502之電晶體。
然後，如第五H圖所示，進行多晶矽(polysilicon)沈積製程，藉以形成覆蓋第五E圖之覆蓋層515之多晶矽層517。然後，如第五I圖所示，藉由光罩，將位元線接觸(bit line contact)圖案化於預定裝置表面，並且進行位元線接觸蝕刻製程，藉以形成通過多晶矽層517與覆蓋層515之位元線接觸孔洞516。
然後，如第五J圖所示，進行金屬堆疊沈積製程，藉以在 製程表面上形成較佳之導電層518，其中，形成導電層518之物質為金屬或以金屬為主之材質，導電層518可以是鈦(titanium)層、氮化鈦(titanium nitride)層、鎢(tungsten)層、鈦/氮化鈦/鎢層或其任意結合。上述製程表面包含第五I圖所示之已蝕刻之多晶矽層517。其中，金屬或金屬為主的材質沈積並填滿形成於第五I圖之接觸孔洞516，藉此，形成想要的位元線接觸塞516’。在一範例中，金屬或金屬為主的材質層518採用鈦/氮化鈦/鎢層。
然後，如第五K圖所示，進行化學機械研磨製程(CMP)，藉以整平第五J圖所示之金屬或金屬為主的材質層518之表面。在一範例中，本步驟也可以省略。然後，第五L圖所示，進行硬光罩沈積製程，藉以達成動態隨機存取記憶體裝置500之較佳解析度與輪廓控制。在一範例中，所形成之硬光罩層519也能作為金屬或金屬為主的材質層518上方之抗反射塗佈層(anti-reflective coating layer：ARC)。最後，第五M圖所示，採用位元線光罩圖案化位元線，並且進行位元線蝕刻製程，藉以形成所需位元線520。在一範例中，位元線520包含多晶矽層517與金屬或金屬為主的材質層518。
如第五M圖所示，由本實施例可以看到，所形成之位元線520大致垂直字元線溝槽512，其中，所形成之位元線520也可垂直字元線溝槽512。熟悉此技藝之人士能了解上述並非實施之必要限制，例如，位元線與字元線之間可具有一夾角，該夾角是根據動態隨機存取記憶體之布局規格而定。例如，該夾角可以是介於0至90度之間，根據動態隨機存取記憶體之布局規格而定之任何角度。因此，所製作之記憶胞電晶體可具有不互相垂直之位元線與字元線，其中，位元線可包含多晶 矽層517與金屬或金屬為主的材質層518，字元線可包含位於溝槽512內之鈦/鎢層514。
上述本發明之實施例僅係為說明本發明之技術思想及特點，其目的在使熟悉此技藝之人士能了解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即凡其它未脫離本發明所揭示之精神所完成之等效的各種改變或修飾都涵蓋在本發明所揭露的範圍內，均應包含在下述之申請專利範圍內。
401‧‧‧提供一基板
402‧‧‧形成一溝槽結構於該基板
403‧‧‧沉積一導電物質於該基板之表面
404‧‧‧形成至少一介電層於該基板之表面
405‧‧‧形成至少一第一導電層於該介電層上方
406‧‧‧蝕刻該第一導電層與該介電層，藉以形成一孔洞結構

Claims (17)

  1. 一種形成一記憶胞電晶體的方法，包含：提供一基板(substrate)；形成一溝槽結構(trench structure)於該基板，該溝槽結構沿著一第一方向延伸；沉積一導電物質(conductive substance)於該基板之表面，其中，該導電物質至少部份覆蓋該溝槽結構之內部空間，藉以在該溝槽結構內形成一導電體(conductive member)；形成一個或多個介電層(dielectric layer)於該基板之表面，該介電層覆蓋該溝槽結構與該導電體；形成一個或多個第一導電層(first conductive layer)於該等介電層上方；蝕刻該第一導電層與該介電層，藉以形成一孔洞結構(hole structure)，其中，該孔洞結構延伸穿過該第一導電層與該介電層，到達該基板之表面；以及形成一個或多個第二導電層於該第一導電層的上方，其中，該第二導電層材料沈積並填充於該孔洞結構，藉以形成一接觸塞(plug)，並且其中，該第一導電層與該第二導電層係作為用於該半導體裝置之一位元線結構(bit line structure)。
  2. 如申請專利範圍第1項所述之方法，其中，該介電層與該第一導電層沿著一第二方向延伸，該第二方向與該第一方向具有一夾角，該夾角約介於0至90度。
  3. 如申請專利範圍第2項所述之方法，其中，該第一方向與該第二方向約為互相垂直。
  4. 如申請專利範圍第1項所述之方法，其中，該導電體係作為該半導體裝置之一閘電極(gate electrode)與用於該半導體裝置之一字元線結構(word line structure)。
  5. 如申請專利範圍第1項所述之方法，其中，該接觸塞係作為用於該半導體裝置之一位元線接觸塞(bit line contact plug)。
  6. 如申請專利範圍第1項所述之方法，其中，該記憶胞電晶體包含一動態隨機存取記憶胞電晶體(dynamic random access memory(DRAM)cell transistor)。
  7. 如申請專利範圍第1項所述之方法，其中，沉積該導電物質(conductive substance)包含沉積該導電物質之一層狀物於該基板之表面，然後選擇性蝕刻該導電物質之該層狀物至該溝槽結構內。
  8. 如申請專利範圍第1項所述之方法，更包含於沉積該導電物質之前，形成一氧化層(oxide layer)於該溝槽結構之內表面，其中，該氧化層係作為該半導體裝置之一閘介電層(gate dielectric)。
  9. 如申請專利範圍第1項所述之方法，其中，該導電物質包含氮化鈦(titanium nitride)、鎢(tungsten)或其任意結合。
  10. 如申請專利範圍第1項所述之方法，其中，形成該介電層之物質包含氮化矽(silicon nitride)、氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)或其任意結合。
  11. 如申請專利範圍第1項所述之方法，其中，形成該第一導電層之物質包含多晶矽(polysilicon)。
  12. 如申請專利範圍第1項所述之方法，其中，形成該第二導電層之物質包含鈦(titanium)、氮化鈦(titanium nitride)、鎢(tungsten)或其任意結合。
  13. 一種記憶胞電晶體結構，包含：一基板(substrate)，該基板包含一溝槽結構(trench structure)，該溝槽結構包 含一氧化層(oxide layer)形成於該溝槽結構之內表面以及一導電體(conductive member)至少部份覆蓋該溝槽結構之內部空間；一個或多個介電層(dielectric layer)形成於該基板之表面，該介電層覆蓋該溝槽結構與該導電體；一個或多個第一導電層(first conductive layer)形成於該等介電層上方；以及一個或多個第二導電層(second conductive layer)形成於該等第一導電層上方，其中，一孔洞結構形成於該第一導電層之上表面，延伸穿過該第一導電層與該介電層，並且到達該基板之表面，並且其中，該第一導電層與該第二導電層係作為用於該記憶胞電晶體結構之一位元線結構(bit line structure)。
  14. 如申請專利範圍第13項所述之記憶胞電晶體結構，其中，該介電層、該第一導電層以及該第二導電層沿著一方向延伸，該方向與該溝槽結構之方向具有一夾角，該夾角約介於0至90度。
  15. 如申請專利範圍第13項所述之記憶胞電晶體結構，其中，該氧化層係作為該記憶胞電晶體結構之一閘介電層(gate dielectric)。
  16. 如申請專利範圍第13項所述之記憶胞電晶體結構，其中，該導電體係作為該記憶胞電晶體結構之一閘電極(gate electrode)與連接至該記憶胞電晶體結構之一字元線結構(word line structure)。
  17. 如申請專利範圍第13項所述之記憶胞電晶體結構，其中，填充之該孔洞結構係作為用於該記憶胞電晶體結構之一位元線接觸塞(bit line contact plug)。
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