JP4959979B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
(1)図11に示す下部電極119を形成するためには、同図に示す酸化シリコン膜117をエッチングしてホールを開口する必要があることは既に述べた通りである。しかし、キャパシタの高さを大きく取るために、上記ホールのアスペクト比(深さ/径)を大きくすると、ホール上端の径に対して下端の径が小さくなる。加えて、容量コンタクトのためのポリシリコンプラグ116の径が縮小傾向にあることも既述の通りである。この結果、下部電極119とポリシリコンプラグ116との接触面積が減少し、コンタクト抵抗が増大する。
(2)容量コンタクトのためのポリシリコンプラグ116を形成した後に該プラグ116上にポリシリコン製のパッドを形成すると工程数が多くなる。
4 ポリシリコンプラグ
5 層間絶縁膜
6 金属プラグ
7 窒化タングステン膜
8 タングステン膜、ビット線
9 窒化シリコン膜
10 酸化シリコン膜
11 窒化シリコン膜
12 酸化シリコン膜
13 レジストマスク
14 ホール
15 レジストマスク
16 ホール
17 窪み
18 ポリシリコンプラグ
18a 大径部
19 酸化シリコン
20 ホール
21 下部電極
Claims (1)
- メモリセル選択用トランジスタとキャパシタとを有する半導体記憶装置の製造方法であって、
半導体基板上に形成されたビット線の周囲に酸化シリコンの第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の上に、窒化シリコンの第2の絶縁膜を形成する工程と、
前記第2の絶縁膜の上に、酸化シリコンの第3の絶縁膜を形成する工程と、
前記第3の絶縁膜の上に、第1のレジストマスクを形成する工程と、
前記第1のレジストマスクをマスクとしてエッチングを行って、前記第2及び第3の絶縁膜を貫通して前記第1の絶縁膜に達する第1のホールを形成する工程と、
前記第3の絶縁膜の上に、前記第1のホールよりも大径の開口を有するレジストマスクを形成する工程と、
前記レジストマスクをマスクとし、かつ、第1及び第3の絶縁膜に対するエッチング速度が前記第2の絶縁膜に対するエッチング速度よりも速くなるエッチング条件でエッチングを行って、前記メモリセル選択用トランジスタの拡散層との電気的接続を得るための第1のプラグに達する第2のホールを形成する工程と、
前記第2のホール内にプラグ材料を堆積させて、第2のプラグを形成する工程と、
前記第2のプラグの上に、酸化シリコンの第4の絶縁膜を形成する工程と、
前記第4の絶縁膜を前記第2のプラグの端面をストッパ層としてエッチングし、第3のホールを形成する工程と、
前記第3のホール内部に前記キャパシタの電極となる導電膜を形成する工程と、を含む、
半導体記憶装置の製造方法。
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