JPH10256505A

JPH10256505A - Ｄｒａｍの製造方法

Info

Publication number: JPH10256505A
Application number: JP9063178A
Authority: JP
Inventors: Keiichi Ono; 圭一大野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-03-17
Filing date: 1997-03-17
Publication date: 1998-09-25

Abstract

(57)【要約】【課題】ＣＯＢ構造を有するＤＲＡＭのプレート・コ
ンタクトを安定かつ効率的に形成する。【解決手段】キャパシタ形成領域Ｉでシリンダ形のキ
ャパシタ１９を形成すると同時に、これに隣接して領域
Ｉ外にも電気的に不応答なダミー・パターン１９ｄを形
成する。ダミー・パターン１９ｄの片方の側壁面は、キ
ャパシタ１９側へ傾斜させる。薄い層間絶縁膜２０で基
体を覆った後、対拡散層コンタクト・ホール２１ｂと対
ワード線コンタクト・ホール２２ｂを開口し、これらを
１層目メタル膜で埋め込んで下部プラグ２３ｂ，２４ｂ
を形成する際に、基体の表面段差部にエッチング残渣２
５を残す。このエッチング残渣２５をマスクの一部とす
るドライエッチングを行い、ダミー・パターン１９ｄの
傾斜面のプレート電極１８に臨んで対プレート電極コン
タクト・ホール３２を開口する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信頼性の高いセル・
プレート・コンタクトを達成可能なＤＲＡＭの製造方法
に関する。

【０００２】

【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）は世代ごとに記憶容量が４倍に増大さ
れる一方でメモリセル面積が約１／３ずつ縮小されてき
ており、研究段階の１ＧビットＤＲＡＭではわずか０．
５μｍ²以下になるものと予測されている。しかし、キ
ャパシタにおける蓄積電極の有無を情報の“０”と
“１”に対応させているＤＲＡＭでは、センスアンプに
よる読み出しが可能で、かつα線による誤動作（ソフト
エラー）の影響を避けるために、セル面積が縮小されて
も十分に大きな蓄積容量を確保することが不可欠であ
る。このために、トレンチ型や積層型等、様々なキャパ
シタの３次元形状が提案されている。

【０００３】積層型は一般にトレンチ型に比べてソフト
エラー耐性が高く、また積層型の中でもシリンダ（円
筒）形キャパシタは、比較的容易なプロセスにより効率
的に蓄積容量の増大を図ることができる。シリンダ形キ
ャパシタとは、記憶ノード電極（蓄積電極）を円筒形に
形成することによりその表面積を増大させたものであっ
て、該記憶ノード電極の表面が薄いキャパシタ絶縁膜と
プレート電極とで順次被覆された積層構造を有する。

【０００４】キャパシタに関しては、上述のような形状
の工夫の他、レイアウトの工夫もメモリ・セル単位の蓄
積容量の増大を左右する重要な要素となる。近年の主流
をなすレイアウトは、ＣＯＢ（Capacitor Over Bitlin
e) 構造と呼ばれるものである。これは、文字通りキャ
パシタをビット線の上方に配するレイアウトであり、メ
モリセル全体をキャパシタ形成領域として利用できるの
で、容量増加の効率が高い。また、記憶ノード電極を形
成する際の下地膜の平坦化が比較的容易なので、この下
地膜上で焦点深度の浅い短波長フォトリソグラフィを行
うに際して良好な解像性能が得られるといったメリット
を有する。

【０００５】図９に、かかるＣＯＢ構造とシリンダ形キ
ャパシタを有する従来の一般的なＤＲＡＭの構造を示
す。このＤＲＡＭは、フィールド酸化膜（ＳｉＯ₂）５
２と拡散層５４が形成された基板（Ｓｉ）５１上に、１
層目ポリサイド膜（1-polycide）膜よりなるワード線５
３、２層目ポリサイド膜（2-polycide）よりなるビット
線５８、誘電体膜をポリシリコン電極で挟持してなるキ
ャパシタ６９、および１層目メタル膜（1-metal ）より
なる上層配線８８が、それぞれＳｉＮ膜５５と層間絶縁
膜５６（ＳｉＯｘ）、ＳｉＮ膜５９と層間絶縁膜６０
（ＳｉＯｘ）、および層間絶縁膜７６（ＳｉＯｘ）を介
して垂直方向に積層された構造を有する。なお、上記ビ
ット線５８と上記キャパシタ６９とは通常は３次元的に
ずれた位置（紙面の手前と奥）にレイアウトされるの
で、実際には基板コンタクト部までも含めてこれらが同
一断面上に現れることはないが、図９では説明の便宜
上、これらを同一断面上に表示している。

【０００６】上記ビット線５８は、拡散層５４に臨むコ
ンタクト・ホールをポリシリコン膜で埋め込んでなるビ
ット線コンタクト・プラグ５７を介して、該拡散層５４
にオーミック接続されている。上記キャパシタ６９は、
ポリシリコン膜（polySi）よりなるシリンダ形の記憶ノ
ード電極６６と、これをコンフォーマルに被覆するＳｉ
Ｏｘ／ＳｉＮ積層膜よりなるキャパシタ絶縁膜６７と、
さらにこれをコンフォーマルに被覆するポリシリコン膜
（polySi）よりなるプレート電極６８の積層構造を有す
る。このキャパシタ６９は、拡散層５４に臨むコンタク
ト・ホールをポリシリコン膜で埋め込んでなる記憶ノー
ド・コンタクト・プラグ６２を介して、該拡散層５４に
オーミック接続されている。

【０００７】上層配線８８を構成する１層目メタル膜
（1-metal ）は、たとえばチタン（Ｔｉ）系バリヤメタ
ルとタングステン（Ｗ）膜の積層膜より構成され、ＤＲ
ＡＭの構成要素への給電線として用いられている。すな
わち、対プレート電極コンタクト・ホール８２を埋め込
むプレート取出し電極８９、対ビット線コンタクト・ホ
ール８３を埋め込むビット線取出し電極９０、および対
拡散層コンタクト・ホール８６と対ワード線コンタクト
・ホール８１とを共通に埋め込む拡散層・ワード線取出
し電極９１である。この他図示は省略するが、１層目メ
タル膜はワード線５３の裏打ち配線、フィールド酸化膜
５２上で引き回される局所配線、拡散層５４の低抵抗化
層等の様々な用途も持っている。

【０００８】ところで、ＣＯＢ構造では上述したように
ゲート電極（ワード線）、ビット線、キャパシタ等のメ
モリ・セルの構成要素が垂直方向に積み上げられるた
め、基体の表面段差が本質的に増大しやすい。このこと
は、１層目メタル膜（1-metal）を各部へコンタクトさ
せるためのコンタクト・ホールを層間絶縁膜に開口する
際に大きな問題となる。すなわち、前掲の図９からも明
らかなように、上記の対プレート電極コンタクト・ホー
ル８２、対ビット線コンタクト・ホール８３、対拡散層
コンタクト・ホール８６、および対ワード線コンタクト
・ホール８７は、互いに深さが大きく異なったものとな
る。しかも、近年の半導体プロセスでは、かかる基体の
表面段差の増大を緩和するために層間絶縁膜５６，６
０，７６の平坦化が行われるので、層間絶縁膜のトータ
ル膜厚が局所的に大きく変動する。この結果、層間絶縁
膜の膜厚の大きい部分に開口されるコンタクト・ホール
の深さとアスペクト比は非常に大きくなってしまう。

【０００９】アスペクト比の大きなコンタクト・ホール
のドライエッチングでは、微細な被エッチング領域の内
奥部へのエッチャントの入射確率やエッチング反応生成
物の見かけ上の蒸気圧が低下することに起因して、途中
でエッチング速度が極端に低下したり、あるいはエッチ
ングが停止したりする、いわゆるマイクロローディング
効果が顕在化しやすい。そこでこの効果を抑制するため
に、低ガス圧プラズマ放電、高周波基板バイアス印加等
の手段を用いてイオンの平均自由行程や基板へのイオン
入射エネルギーを増大させる条件が採用される。しか
し、このような条件では、酸化シリコン（ＳｉＯｘ）以
外の材料膜に対するエッチング選択比が一般に低くなる
傾向がある。しかも、基板面内のエッチング速度ムラを
カバーするために、ある程度のオーバーエッチングは不
可欠であるから、ポリシリコン系の材料膜に対する選択
比はますます確保しにくくなる。

【００１０】このような理由から、対プレート電極コン
タクト・ホール８２、対ビット線コンタクト・ホール８
３、対拡散層コンタクト・ホール８６、および対ワード
線コンタクト・ホール８７を同時に形成することは困難
である。すなわち、たとえば図１０に示されるようなレ
ジスト・パターン７７を形成し、その開口７８，７９，
８０，８１の内部において同時にドライエッチングを開
始しても、対プレート電極コンタクト・ホール８２のエ
ッチングをポリシリコン膜からなるプレート電極６８の
表面で停止させることは困難であり、通常はプレート電
極６８を突き抜けてしまう。

【００１１】このような突き抜けが生じた場合でも、対
プレート電極コンタクト・ホール８２の内部におけるプ
レート電極６８の露出面に自然酸化膜を除去するための
前処理が適切に施されれば、ホール側壁面にてプレート
取出し電極８９とのオーミック接続を図ることは必ずし
も不可能ではない。しかし、プレート電極６８とプレー
ト取出し電極８９との接触面積が極端に少なくなるた
め、安定した接続を達成することは非常に難しくなる。
また、対プレート電極コンタクト・ホール８２の突き抜
け量が大きくなった場合には、プレート取出し電極８９
が図示されない下層配線と短絡したり、あるいは下層配
線と異常に接近して寄生容量を増大させる問題も生じ得
る。

【００１２】この問題を回避するための方法として、拡
散層５４およびワード線５３上の深いコンタクト・ホー
ルの形成を深さ方向に２回に分け、１層目メタル膜で下
側のコンタクト・ホールを平坦に埋め込んだ後、下側の
コンタクト・ホールに位置合わせして形成した上側のコ
ンタクト・ホールを２層目メタル膜で埋め込んで取出し
電極を形成する方法が知られている。この方法では、ま
ず図１１に示されるように、キャパシタ６９を形成した
時点で基体の全面を一旦、層間絶縁膜７０（ＳｉＯｘ）
で被覆する。この層間絶縁膜７０は、基体の全面を平坦
化するものではなく、キャパシタ形成領域とそれ以外の
領域との間に段差を生ずるものとする。次に、層間絶縁
膜７０，６０，５６およびＳｉＮ膜５９，５５のドライ
エッチングを行い、拡散層５４に臨む対ワード線コンタ
クト・ホール７１ｂ〔添え字ｂは下部(bottom)であるこ
とを表す。以下同様。〕とワード線５３に臨む対ワード
線コンタクト・ホール７２ｂを開口する。

【００１３】続いて１層目メタル膜の全面堆積および異
方性エッチバックを経ることにより、図１２に示される
ように、これら各コンタクト・ホール７１ｂ，７２ｂを
それぞれ拡散層取出し下部プラグ７３ｂとワード線取出
し下部プラグ７４ｂで埋め込む。このとき、キャパシタ
形成領域とそれ以外の領域との間に生じている層間絶縁
膜７０の表面段差の側壁面に、１層目メタル膜のエッチ
ング残渣７５がサイドウォール状に残存する。

【００１４】次に、図１３に示されるように、基体の全
面を層間絶縁膜７６でほぼ平坦化する。この後、前掲の
図１０に示したようなレジスト・パターンを形成し、こ
れをマスクとして該層間絶縁膜７６をエッチングするこ
とにより、対プレート電極コンタクト・ホール８２、対
ビット線コンタクト・ホール８３、対拡散層コンタクト
・ホール８４ｔ〔添え字ｔは上部(top) であることを表
す。以下同様。〕、および対ワード線コンタクト・ホー
ル８５ｔを開口する。このようにして、上下のコンタク
ト・ホール７１ｂ，８４ｔにより対拡散層コンタクト・
ホール９２が、また上下のコンタクト・ホール７２ｂ，
８５ｔにより対ワード線コンタクト・ホール９３が構成
されることになる。この方法によれば、１回のドライエ
ッチングにおけるコンタクト・ホール間のの深さの差が
緩和されるので、前掲の図１０に示したようなプレート
電極６８の突き抜けを防止しやすくなる。

【００１５】

【発明が解決しようとする課題】しかしながら、上述の
ように深いコンタクト・ホールの形成を２回に分けて
も、個々のホールのエッチング条件は微妙に異なってお
り、より微細なデザイン・ルールの下ではプレート電極
６８の突抜けが防止しきれない虞れもある。すなわち、
前掲の図１３からも明らかなように、対プレート電極コ
ンタクト・ホール８２を開口する際の被エッチング膜は
層間絶縁膜７６，７０であるが、対ビット線コンタクト
・ホール８３を開口するためにはこれらに加えて層間絶
縁膜６０およびＳｉＮ膜５９をエッチングしなければな
らない。また、図示は省略しているが、ビット線５８を
構成する２層目ポリサイド（2-polycide）の表面にはリ
ソグラフィにおけるハレーションや定在波効果による解
像特性の劣化を防止するためにＳｉＯＮ等からなる反射
防止膜が積層されている場合が多く、このような場合に
は、対ビット線コンタクト・ホール８３のエッチングに
おいてＳｉＯＮ膜の除去も必要となる。しかし、ＳｉＮ
膜５９やＳｉＯＮ膜のエッチング条件は一般にポリシリ
コン膜に対する選択性が低いので、このエッチング中に
プレート電極６８が浸食される虞れが大きいのである。

【００１６】また、２層目メタル膜によるコンタクト・
ホールの埋め込みに伴う問題もある。通常、メタル膜に
よりコンタクト・ホールを埋め込む前には、ホール底部
に成長した自然酸化膜を除去するための前処理が行われ
る。この前処理は、ホール底部の露出面がすべてシリコ
ン系の材料、すなわちポリシリコン膜やＷＳｉｘ膜や拡
散層である場合には希フッ酸溶液を用いて行うことがで
きる。しかし、図１３に示されるように、一部のホール
底面に１層目メタル膜が露出しており、しかもこのメタ
ル膜が前述したようにＴｉ系バリヤメタルとＷ膜の積層
膜である場合には、希フッ酸処理を行うことはできな
い。これは、フッ酸がＴｉ系バリヤメタルを浸食してし
まうからである。したがって、メタル膜が露出する場合
の前処理はＡｒ等の不活性ガス・イオンを用いた逆スパ
ッタリングにより行うが、このスパッタリング条件もま
た、ポリシリコン膜に対する選択性が低く、プレート電
極６８の突き抜けを助長する原因となる。

【００１７】そこで、これらの不都合を回避するために
は、対プレート電極コンタクト・ホール８２のみを別工
程にて形成する以外にない。すなわち、まず図１４に示
されるように開口７８のみを有するレジスト・パターン
９４を形成してドライエッチングを行うことにより対プ
レート電極コンタクト・ホール８２を形成し、次に図１
５に示されるように開口７９，８０，８１を有するレジ
スト・パターン９５を形成してドライエッチングを行う
ことにより、対ビット線コンタクト・ホール８３、対拡
散層コンタクト・ホール８４ｔ、および対ワード線コン
タクト・ホール８５ｔを形成するのである。しかし、こ
の方法ではコンタクト・ホール開口のためのフォトマス
クが全部で３枚必要となり、フォトマスク作成やフォト
リソグラフィにかかる時間や費用の増大、およびこれに
伴う生産性や製造歩留りの低下が避けられない。

【００１８】そこで本発明は、これらの問題を解決し、
層間絶縁膜の構成によりエッチング特性が複雑に変化し
やすい場合でも、安定したプレート・コンタクトを効率
良く形成することが可能な新規なＤＲＡＭの製造方法を
提供することを目的とする。

【００１９】

【課題を解決するための手段】本発明のＤＲＡＭの製造
方法は、上述の目的を達成するために提案されるもので
あり、記憶ノード電極を形成する際にキャパシタ形成領
域外、すなわち従来ならばプレート電極の平坦な延在部
であった場所にも電気的に不応答なシリンダ形のダミー
電極を記憶ノード電極と隣接して形成し、この後、通常
のキャパシタ形成プロセスを経ることによりキャパシタ
と電気的に不応答なシリンダ形のダミー・パターンとを
同時に形成し、基体の全面を薄い第１層間絶縁膜で一旦
被覆した後、その表面で１層目メタル膜の全面堆積と異
方性エッチバックを行ってダミー・パターンに起因する
基体の表面段差の側壁面にエッチング残渣を残し、この
ダミー・パターンとエッチング残渣との間で第１層間絶
縁膜をパターニングしてダミー・パターンの側壁面を露
出させるような対プレート電極コンタクト・ホールを開
口することにより、後工程でこのホールに埋め込まれる
プレート取出し電極とプレート電極との接触面積を増大
させて、安定なコンタクトを形成する。

【００２０】ここで、上記１層目メタル膜はエッチング
残渣を残すだけの目的で独立に設けるのではなく、深い
対ワード線コンタクト・ホールや対拡散層コンタクト・
ホールの形成を従来の技術の欄で述べたように２回に分
けて形成する際の下部プラグ形成用の１層目メタル膜と
共用とすることが、実用上特に有効である。すなわち、
第１層間絶縁膜を形成した時点でこの膜に対ワード線コ
ンタクト・ホールおよび／または対拡散層コンタクト・
ホールを開口しておけば、１層目メタル膜のエッチバッ
クによりこれら対拡散層コンタクト・ホールおよび／ま
たは対拡散層コンタクト・ホールの内部に下部プラグを
残すと同時に、エッチング残渣も意図的に形成すること
ができる。

【００２１】コンタクト・ホール形成を２回に分ける場
合、１層目メタル膜のエッチバックが終了した後に基体
の全面をさらに第２層間絶縁膜で被覆し、この第２層間
絶縁膜、あるいはこれに加えて第１層間絶縁膜に対し、
コンタクト・ホール・エッチングを行うことが必要とな
る。このエッチングにより、対プレート電極コンタクト
・ホールと対ワード線コンタクト・ホールおよび／また
は対拡散層コンタクト・ホールを同時に形成することが
できる。また、キャパシタの下方重複領域に予めビット
線が形成され、いわゆるＣＯＢ構造が採用されている場
合には、上記のエッチングにより対プレート電極コンタ
クト・ホールと共に対ビット線コンタクト・ホールも開
口することができる。

【００２２】

【発明の実施の形態】本発明のＤＲＡＭの製造方法によ
れば、ダミー・パターンの側壁面のプレート電極を内壁
面に露出させるような対プレート電極コンタクト・ホー
ルが形成されるので、このプレート電極と後工程でこの
コンタクト・ホールに埋め込まれるプレート取出し電極
との間の接触面積が十分に大きく確保される。したがっ
て、プレート電極とプレート取出し電極とのオーミック
接続が安定に図られることになる。

【００２３】ここで、対プレート電極コンタクト・ホー
ルの内部にプレート電極をなるべく多く露出させるため
には、該プレート電極がエッチング底面に対して順テー
パ状に傾斜されていることが有利である。そのために
は、記憶ノード電極と同時にダミー電極を形成する際
に、該ダミー電極の側壁面のうち該記憶ノード電極との
非隣接面側を該記憶ノード電極側へ傾斜させれば良い。

【００２４】このことは、基体に垂直な方向に沿って眺
めたプレート電極の見かけの膜厚を増大させるので、ホ
ール内部におけるエッチング速度を低下させてプレート
電極の突き抜けを防止する上でも有効である。しかも、
仮にプレート電極が部分的に除去されても、その下地の
ダミー電極が直ぐに露出して、同様にエッチング速度を
低下させる。したがって、対プレート電極コンタクト・
ホールの開口範囲がダミー・パターンの側壁面にほぼ重
複するように規定されていれば、このホールの底面がプ
レート電極を突き抜ける虞れはほとんど無くなる。した
がって、本発明では対プレート電極コンタクト・ホール
と同時に、これより深いコンタクト・ホールの開口も同
時に行うことができる。深いコンタクト・ホールとは、
典型的には対ビット線コンタクト・ホール、対拡散層コ
ンタクト・ホール、および対ワード線コンタクト・ホー
ルである。

【００２５】本発明では、対プレート電極コンタクト・
ホールの開口範囲の規定が重要である。この規定は、レ
ジスト・パターニングで行われることは無論であるが、
万一レジスト・パターンが若干のアライメントずれを起
こした場合にも自己整合的なエッチング・マスクとして
機能するのが、１層目メタル膜からなる上述のエッチン
グ残渣である。つまりこのエッチング残渣は、ダミー・
パターンの側壁面において基体の表面段差を反映する第
１層間絶縁膜の上に形成されているので、該エッチング
残渣がエッチング・マスクとして機能すれば、対プレー
ト電極コンタクト・ホールの底面がダミー・パターンの
側壁面から大きく外れることが防止されるのである。

【００２６】ところで、シリンダ形のキャパシタは一般
に、犠牲層を利用しながら底部と側壁部とに分けて形成
される。犠牲層は、記憶ノード電極に対してエッチング
選択性を有し、記憶ノード電極完成後には除去されてし
まう材料層である。記憶ノード電極の側壁部は、基体上
に全面堆積されたポリシリコン膜をエッチバックした際
に犠牲層の側壁面上に形成されるサイドウォール状の残
膜から構成されるので、この犠牲層をテーパ状に形成し
ておけば、最終的なキャパシタの仕上がり形状もこれに
倣うことになる。

【００２７】本発明では、犠牲層の側壁面のうち記憶ノ
ード電極との非隣接面側を該記憶ノード電極側に傾斜さ
せるごとく形成するが、このような形状操作は実は犠牲
層のドライエッチング条件の選択を通じて行うことが可
能である。一般に、エッチング反応生成物として堆積性
の物質が発生する系では、形成される被エッチング物の
パターンの断面形状がパターンの疎密に応じて変化する
ことが知られている。すなわち、パターンの密な領域で
は被エッチング面積が小さいために堆積性のエッチング
反応生成物の生成量は少ないが、パターンが疎な領域で
は被エッチング面積が大きいために生成量が多くなる。
したがって、パターンが密な領域にとって異方性エッチ
ングが進行するような条件は、パターンが疎な領域にと
って堆積が過剰となる条件となりやすく、単位時間当た
りの堆積性物質の堆積量が、プラズマ中からのイオン・
スパッタ作用によるその除去量を上回る。この結果、エ
ッチング・マスクのパターン幅が見かけ上増大しながら
エッチングが進行するのと同じ状態となり、パターンの
断面形状は順テーパ化する。

【００２８】なお、本発明ではダミー・パターンを記憶
ノード電極に隣接して形成するが、これは、ダミー・パ
ターン形成用の犠牲層をキャパシタ形成用の犠牲層に隣
接して形成することに他ならない。このように双方の犠
牲層を隣接させるのは、まさに上述のようなエッチング
特性を利用するためである。かかる配置により、ダミー
・パターン形成用の犠牲層の側壁面は、キャパシタ形成
用の犠牲層との隣接面側では垂直加工、非隣接面側では
テーパ加工されることになるからである。

【００２９】

【実施例】以下、本発明の具体的な実施例について、図
１ないし図８を参照しながら説明する。

【００３０】図１は、ＣＯＢ型のＤＲＡＭのビット線８
の上方で記憶ノード電極底部１３とダミー電極底部１３
ｄとが各々犠牲層１４，１４ｄと同時にパターニングさ
れた状態を示している。ここまでの工程を述べると、ま
ず基板１（Ｓｉ）に対してたとえばパイロジェニック酸
化を行うことによりフィールド酸化膜２（ＳｉＯ₂）お
よびゲート酸化膜（図示せず。）を形成した。次に、基
体の全面にたとえば不純物含有ポリシリコン膜とタング
ステン・シリサイド（ＷＳｉｘ）膜とをたとえばＣＶＤ
法により順次積層して１層目ポリサイド膜（1-polycid
e）膜を形成し、この膜をパターニングしてワード線３
を形成した。さらにこのワード線３マスクとするイオン
注入により、基板１の表層部に拡散層４を自己整合的に
形成した。

【００３１】次に、たとえばプラズマＣＶＤ法により基
体の全面を薄いＳｉＮ膜５でコンフォーマルに被覆した
後、たとえばＬＰＣＶＤ法によりシリコン酸化膜（Ｓｉ
Ｏｘ）を堆積させて層間絶縁膜６（ＳｉＯｘ）を形成
し、基体の表面段差を緩和した。なお、上記ＳｉＮ５の
下層側には通常、応力緩和の目的で薄いシリコン酸化膜
が形成される。また、実際のプロセスでは、上記の層間
絶縁膜６も単独膜ではなく平坦化特性，不純物ゲッタリ
ング，比誘電率を考慮して数種類の絶縁膜の組合せとさ
れる場合が多いが、ここでは詳細は省略する。

【００３２】次に、上記層間絶縁膜６をパターニングし
て所定の拡散層４に臨むコンタクト・ホールを開口し、
さらにこのコンタクト・ホールをポリシリコン（polyS
i）膜で埋め込んでビット線コンタクト・プラグ７を形
成した。この埋め込みは、次に述べる２層目ポリサイド
膜（2-polycide）の下層側のポリシリコン膜を用いて行
っても良いが、これとは別のポリシリコン膜を全面堆積
させた後、エッチバックもしくは化学機械研磨によりコ
ンタクト・ホールの内部にのみ膜を残す方法を採用すれ
ば、基体の表面段差が大きい場合にも信頼性の高い埋め
込みが可能となる。さらに基体の全面に２層目ポリサイ
ド膜（2-polycide）をたとえばＣＶＤ法により堆積さ
せ、この膜をパターニングしてビット線８を形成した。

【００３３】次に、たとえばプラズマＣＶＤ法により基
体の全面を薄いＳｉＮ膜９でコンフォーマルに被覆した
後、たとえばＬＰＣＶＤ法によりシリコン酸化膜（Ｓｉ
Ｏｘ）を堆積させて層間絶縁膜１０（ＳｉＯｘ）を形成
し、基体の表面段差を緩和した。なお、上記ＳｉＮ９の
下層側にも通常、応力緩和の目的で薄いシリコン酸化膜
が形成される。次に、基体の全面にたとえばプラズマＣ
ＶＤ法によるＳｉＮ膜１１で被覆し、さらにこれら層間
絶縁膜１０，６およびＳｉＮ膜１１，９，５をパターニ
ングし、記憶ノード・コンタクトを形成する部位に拡散
層４に臨むコンタクト・ホールを開口した。さらに、ポ
リシリコン膜の（polySi）全面堆積と平坦化とを経てこ
れらのコンタクト・ホールを埋め込み、記憶ノード・コ
ンタクト・プラグ１２を形成した。

【００３４】続いて、この基体の全面に厚さ約０．１μ
ｍのポリシリコン膜と厚さ約０．５μｍのシリコン酸化
膜（ＳｉＯｘ）とを新たに堆積させ、これらを共通マス
クにより円柱状にパターニングした。このパターニング
は、キャパシタ形成領域Ｉにおいて行うことはもちろん
であるが、この領域Ｉ外においても最も外側のキャパシ
タ形成予定位置にさらに隣接する位置にて行った。採用
したドライエッチング条件は、たとえば以下のとおりで
ある。エッチング装置マグネトロンＲＩＥ装置Ｃ₄Ｆ₈流量１５ＳＣＣＭＣＯ流量１５０ＳＣＣＭＡｒ流量２００ＳＣＣＭ圧力５．３ＰａＲＦパワー１６００Ｗ（１３．５６ＭＨｚ）ウェハ温度２０ ℃ オーバーエッチング率３０％

【００３５】このエッチングにより、直径約０．３μｍ
の記憶ノード電極底部１３ｄおよび犠牲層１４、および
直径約０．５μｍのダミー電極底部１３ｄ〔添え字ｄは
ダミー（dummy ）であることを表す。以下同様。〕と犠
牲層１４ｄとが形成された。ここで、上記犠牲層１４同
士、および犠牲層１４と犠牲層１４ｄとの間のパターン
間スペースは約０．３μｍである。上記のドライエッチ
ング条件は、この程度の狭いスペース内では異方性加工
が、またキャパシタ形成領域Ｉの外側の開放スペースで
はテーパ加工が進行するように設定されている。この結
果、ダミー・パターン形成用の犠牲層１４ｄの側壁面の
うちキャパシタ形成領域Ｉから遠い部分には、図示され
るようなテーパ部Ｔが形成された。

【００３６】次に、この基体の全面に厚さ約０．１μｍ
のポリシリコン（polySi) 膜をコンフォーマルに堆積さ
せ、これを異方的にエッチバックした。この結果、図２
に示されるように、キャパシタ形成領域Ｉでは円柱状の
犠牲層１４の周囲に記憶ノード電極側壁部１５が、また
該領域Ｉに隣接する犠牲層１４ｄの周囲にはダミー電極
側壁部１５ｄが、それぞれサイドウォール状に形成され
た。上記記憶ノード電極側壁部１５は、先に形成された
記憶ノード電極底部１３と共に記憶ノード電極１６を構
成する。一方、上記ダミー電極側壁部１５ｄは先に形成
されたダミー電極底部１３ｄと共にダミー電極１６ｄを
構成する。このダミー電極１６ｄは、拡散層４へコンタ
クトされておらず、電気的に不応答である。

【００３７】次に、図３に示されるように、フッ酸（Ｈ
Ｆ）溶液処理を行って犠牲層１５，１５ｄを除去した
後、基体の表面に現れたシリンダ形の記憶ノード電極１
６およびダミー電極１６ｄを、厚さ約５ｎｍのキャパシ
タ絶縁膜１７とプレート電極１８となる厚さ約０．１μ
ｍのポリシリコン膜（polySi) とで順次コンフォーマル
に被覆した。なお、ここでは上記キャパシタ絶縁膜１７
の構成材料としてＳｉＯｘ膜とＳｉＮ膜の積層膜を用い
たが、酸化タンタル（Ｔａ₂Ｏ₅）等の高誘電率膜を用
いても良い。この後、これらのポリシリコン膜とキャパ
シタ絶縁膜１７とＳｉＮ膜１１とを共通マスクによりパ
ターニングし、キャパシタ形成領域Ｉではキャパシタ１
９、これ隣接する領域ではダミー・パターン１９ｄを形
成した。以上のプロセスにより、プレート電極１８のキ
ャパシタ形成領域Ｉ外への延在部にダミーパターン１９
ｄが配された状態が得られた。

【００３８】次に、基体の全面に層間絶縁膜２０（Ｓｉ
Ｏｘ）を形成した。この層間絶縁膜２０は、本発明の第
１層間絶縁膜に相当し、基体の全面を平坦化するのでは
なく、少なくともダミー・パターン１９ｄの側壁面で基
体の表面段差を反映するように形成される。次に、層間
絶縁膜２０，１０，６、およびＳｉＮ膜９，５をパター
ニングすることにより、拡散層４に臨む対拡散層コンタ
クト・ホール２１ｂと、ワード線３に臨む対ワード線コ
ンタクト・ホール２２ｂとを形成した。続いて、基体の
全面に厚さ約０．４μｍの１層目メタル膜（1-metal ）
膜を成膜した。この１層目メタル膜は、Ｔｉ膜とＴｉＮ
膜とをこの順に積層してなるＴｉ系バリヤメタルの上に
Ｗ膜を積層したものである。なお、この１層目メタル膜
は、Ｗ膜の表面にさらにＴｉＮ等の材料からなる反射防
止膜が積層されたものであっても良い。次に、この１層
目メタル膜をエッチバックしたところ、上記対拡散層コ
ンタクト・ホール２１ｂと対ワード線コンタクト・ホー
ル２２ｂは、各々拡散層取出し下部プラグ２３ｂおよび
ワード線取出し下部プラグ２４ｂで埋め込まれた。また
これらのプラグ２３ｂ，２４ｂと同時に、ダミー・パタ
ーン１９ｄ近傍の基体の表面段差部には、エッチング残
渣２５がサイドウォール状に残存した。図４にはここま
でのプロセスを終了した状態が示されている。

【００３９】次に、図５に示されるように、基体の表面
を層間絶縁膜２６（ＳｉＯｘ）でほぼ平坦化し、その上
でレジスト・パターニングを行った。この層間絶縁膜２
６は、本発明の第２層間絶縁膜に相当する。また、ここ
で形成されるレジスト・パターン２７は、ダミー・パタ
ーン１９ｄのテーパー部Ｔに臨む開口２８、ビット線８
に臨む開口２９、拡散層取出し下部プラグ２３ｂに臨む
開口３０、およびワード線取出し下部プラグ２４ｂに臨
む開口３１を有するものである。

【００４０】次に、上記レジスト・パターン２７をマス
クとして、この層間絶縁膜２６（ただし、開口２８，２
９の内部ではこれに加えて層間絶縁膜２０）をドライエ
ッチングした。このときのエッチング条件は、一例とし
て次のとおりとした。エッチング装置マグネトロンＲＩＥ装置Ｃ₄Ｆ₈流量７ＳＣＣＭＣＯ流量１００ＳＣＣＭＡｒ流量２００ＳＣＣＭ圧力５．３ＰａＲＦパワー１４５０Ｗ（１３．５６ＭＨｚ）ウェハ温度２０ ℃ オーバーエッチング率５０％この後レジスト・パターン２７をアッシングにより除去
した。

【００４１】この結果、図６に示されるように、対プレ
ート電極コンタクト・ホール３２、対ビット線コンタク
ト・ホール３３、対拡散層コンタクト・ホール３４ｔ、
および対ワード線コンタクト・ホール３５ｔが形成され
た。このうち、対拡散層コンタクト・ホール３４ｔは、
先に形成された対拡散層コンタクト・ホール２１ｂと共
に対拡散層コンタクト・ホール３６を、また対ワード線
コンタクト・ホール３５ｔは先に形成された対ワード線
コンタクト・ホール２２ｂと共に対ワード線コンタクト
・ホール３７を構成することになる。

【００４２】上記のエッチングでは、形成されるべきコ
ンタクト・ホールの深さが比較的揃ってはいるものの、
対ビット線コンタクト・ホール３３と対プレート電極コ
ンタクト・ホール３２の形成部位における絶縁膜の構成
の違いに起因するエッチング特性の差異が問題となる。
しかし、本発明では、対プレート電極コンタクト・ホー
ル３２のエッチング底面がダミー・パターン１９ｄのテ
ーパ部Ｔに掛かっているので、基体に垂直な方向に沿っ
て眺めたこのプレート電極１８の見かけの膜厚が増した
ことになり、十分に高いエッチング選択性を保つことが
可能となる。したがって、上記のエッチングにおいてプ
レート電極突き抜けが生ずる虞れはなく、従来のように
対プレート電極コンタクト・ホール３２のみを別工程で
開口することは、何ら必要ではなくなる。

【００４３】上記対プレート電極コンタクト・ホール３
２の拡大図を図７に示す。このホール３２の直径は、開
口端では約０．３５μｍであるが、下方へ向かって徐々
に狭まる。これは、エッチング途中で順次露出するポリ
シリコン膜、すなわちプレート電極１８とダミー電極側
壁部１５ｄのエッチング速度が層間絶縁膜２０に比べて
遅いからである。また、対プレート電極コンタクト・ホ
ール３２のエッチング底面は、レジスト・パターン２７
の開口２８に若干のアライメントずれが生じていたとし
ても、ダミー・パターン１９ｄのテーパ部Ｔから大きく
外れることは決してない。これは、１層目メタル膜（1-
metal ）膜のエッチバックに伴って発生したエッチング
残渣２５が、エッチング・マスクとしての役割を自己整
合的に果たすからである。この対プレート電極コンタク
ト・ホール３２の側壁面には、図７からも明らかなよう
にプレート電極１８が十分な面積をもって露出してお
り、後工程でこのホール３２に埋め込まれるプレート取
出し電極３９との間で安定したオーミック接続を図るこ
とが可能となる。

【００４４】次に、プレート電極１８や拡散層３、ビッ
ト線８、拡散層取出し下部プラグ２３ｂ、およびワード
線取出し下部プラグ２４ｂの表面に成長した自然酸化膜
を前処理により除去した。この時の前処理としては、露
出面がシリコン系材料のみの場合とは異なり希フッ酸処
理を行うことができないため、Ａｒガスを用いた逆スパ
ッタリングを行った。しかし、かかる強いイオン衝撃を
受けても対プレート電極コンタクト・ホール３２がプレ
ート電極１８を突き抜けることはなかった。続いて、基
体の全面を２層目メタル膜（2-metal ）で被覆した。こ
の２層目メタル膜の膜構成は、前述の１層目メタル膜
（1-metal ）膜と同じで良い。この後、上記２層目メタ
ル膜をパターニングすることにより、図８に示されるよ
うに、上層配線３８、プレート取出し電極３９、ビット
線取出し電極４０、および拡散層・ワード線取出し電極
４１を形成し、ＤＲＡＭを完成させた。

【００４５】以上、本発明の具体的な実施例について述
べたが、本発明はこの実施例に何ら限定されるものでは
なく、ＤＲＡＭの構造、各材料膜の膜厚や各部の寸法、
ドライエッチング条件等の細部については適宜変更や選
択が可能である。

【００４６】

【発明の効果】以上の説明からも明らかなように、本発
明によれば、層間絶縁膜の構成によるエッチング条件の
複雑化やメタル埋込みの前処理のための逆スパッタリン
グによる下地選択性の劣化が懸念されるケースにおいて
も、安定なプレート・コンタクトを安定かつ効率良く形
成することができる。したがって本発明は、微細なデザ
イン・ルールにもとづいて製造される大記憶容量のＤＲ
ＡＭの信頼性や性能を向上させ、またこれを高い生産性
をもって製造する上で、極めて価値の高いものである。

【図面の簡単な説明】

【図１】ビット線の形成と記憶ノード・コンタクト・プ
ラグの形成が終了した基体上で記憶ノード電極底部とダ
ミー電極底部とを同時に形成した状態を示す模式的断面
図である。

【図２】図２の基体上でポリシリコン膜の全面堆積とそ
の異方性エッチバックとを経て、記憶ノード電極とダミ
ー電極とを同時に形成した状態を示す模式的断面図であ
る。

【図３】図２の犠牲層を除去し、キャパシタ絶縁膜とプ
レート電極の全面堆積およびこれらのパターニングを経
て、キャパシタとダミー・パターンとを同時に形成した
状態を示す模式的断面図である。

【図４】図３の基体上に層間絶縁膜を堆積し、拡散層と
ワード線に臨む各コンタクト・ホールを開口し、これら
を下部プラグで埋め込んだ状態を示す模式的断面図であ
る。

【図５】図４の基体を層間絶縁膜で平坦化し、その表面
でレジスト・パターニングを行った状態を示す模式的断
面図である。

【図６】図５の層間絶縁膜をドライエッチングしてプレ
ート電極、ビット線、下部プラグに臨む各コンタクト・
ホールを開口した状態を示す模式的断面図である。

【図７】図６の対プレート電極コンタクト・ホールを拡
大して示す模式的断面図である。

【図８】図６の基体上で上層配線と各取出し電極を形成
し、ＤＲＡＭを完成した状態を示す模式的断面図であ
る。

【図９】プレート取出し電極、ビット線取出し電極、拡
散層・ワード線取出し電極が理想的に形成された従来の
ＤＲＡＭの一般的な構造を示す模式的断面図である。

【図１０】従来のＤＲＡＭの製造方法において、各コン
タクト・ホールの同時開口時に対プレート電極コンタク
ト・ホールがプレート電極を突き抜けた状態を示す模式
的断面図である。

【図１１】拡散層とワード線に臨む各コンタクト・ホー
ルの形成を２回に分け、下側のホールを形成した状態を
示す模式的断面図である。

【図１２】図１１の各コンタクト・ホールを１層目メタ
ル膜からなる下部プラグで埋め込んだ状態を示す模式的
断面図である。

【図１３】図１２の基体を層間絶縁膜で平坦化した後こ
れをドライエッチングし、プレート電極、ビット線、下
部プラグに臨む各コンタクト・ホールを開口した状態を
示す模式的断面図である。

【図１４】図１２の基体を層間絶縁膜で平坦化した後、
レジスト・パターニングを経て該層間絶縁膜に対プレー
ト電極コンタクト・ホールのみを開口した状態を示す模
式的断面図である。

【図１５】図１４の基体上で別のレジスト・パターニン
グを経て層間絶縁膜のドライエッチングを行い、ビット
線、拡散層、ワード線に臨む各コンタクト・ホールを開
口した状態を示す模式的断面図である。

【符号の説明】

１…基板（Ｓｉ）２…フィールド酸化膜（ＳｉＯ₂）
３…ワード線（1-polycide）４…拡散層５，９，
１１…ＳｉＮ膜６，１０，２０，２６…層間絶縁膜
（ＳｉＯｘ）８…ビット線（2-polycide）１２…記
憶ノード・コンタクト・プラグ１３…記憶ノード電極
底部（polySi）１３ｄ…ダミー電極底部（polySi）
１５…記憶ノード電極側壁部（polySi）１５ｄ…ダミ
ー電極側壁部（polySi）１６…記憶ノード電極１６
ｄ…ダミー電極１７…キャパシタ絶縁膜（ＳｉＯｘ／
ＳｉＮ）１８…プレート電極（polySi）１９…キャ
パシタ１９ｄ…ダミー・パターン２１ｂ，３４ｔ，３６…対
拡散層コンタクト・ホール２２ｂ，３５ｔ，３７…対
ワード線コンタクト・ホール２３ｂ…拡散層取出し下
部プラグ（1-metal ）２４ｂ…ワード線取出し下部プ
ラグ（1-metal）２５…エッチング残渣（1-metal ）
３２…対プレート電極コンタクト・ホール３３…対
ビット線コンタクト・ホール３８…上層配線（2-meta
l ）３９…プレート取出し電極（2-metal ）４０…
ビット線取出し電極（2-metal ）４１…拡散層・ワード線取出し電極（2-metal ）Ｉ…
キャパシタ形成領域Ｔ…テーパ部

Claims

【特許請求の範囲】

【請求項１】拡散層に接続されたシリンダ形の記憶ノ
ード電極をキャパシタ絶縁膜とプレート電極とでコンフ
ォーマルに被覆してシリンダ形のキャパシタを形成し、
キャパシタ形成領域外における該プレート電極の延在部
に対してプレート取出し電極をオーミック接続させるＤ
ＲＡＭの製造方法であって、基体上に前記シリンダ形の記憶ノード電極を形成すると
同時に、電気的に不応答なシリンダ形のダミー電極を該
記憶ノード電極に隣接して前記キャパシタ形成領域外に
形成する第１工程と、基体の全面をキャパシタ絶縁膜とプレート電極とで順次
被覆する第２工程と、前記キャパシタ絶縁膜と前記プレート電極とをパターニ
ングして前記記憶ノード電極と前記ダミー電極とを連続
的に被覆する積層膜パターンを形成することにより、前
記シリンダ形のキャパシタを形成すると同時に、前記キ
ャパシタ形成領域外にも該キャパシタに隣接するシリン
ダ形のダミー・パターンを形成する第３工程と、少なくとも前記ダミー・パターンの側壁面において基体
の表面段差を反映するごとく、基体の全面を第１層間絶
縁膜で被覆する第４工程と、基体の全面を１層目メタル膜で被覆し、この膜をエッチ
バックして前記表面段差の側壁面にエッチング残渣を残
す第５工程と、前記ダミー・パターンと前記エッチング残渣との間で前
記第１層間絶縁膜をパターニングすることにより、内壁
面に少なくとも前記プレート電極を露出させる対プレー
ト電極コンタクト・ホールを開口する第６工程と、前記対プレート電極コンタクト・ホールに２層目メタル
膜からなる前記プレート取出し電極を埋め込むことによ
り前記オーミック接続を達成する第７工程とを有するこ
とを特徴とするＤＲＡＭの製造方法。
【請求項２】前記第１工程では、前記ダミー電極の側
壁面のうち前記キャパシタとの非隣接面側を該キャパシ
タ側に傾斜させるごとく形成することを特徴とする請求
項１記載のＤＲＡＭの製造方法。
【請求項３】シリンダ形の前記ダミー電極は、犠牲層
と共通にパターニングされるダミー電極底部と該犠牲層
の側壁面にサイドウォール状に形成されるダミー電極側
壁部とから構成され、前記第１工程では該犠牲層の側壁面のうち前記記憶ノー
ド電極との非隣接面側を該記憶ノード電極側に傾斜させ
るごとく形成することを特徴とする請求項２記載のＤＲ
ＡＭの製造方法。
【請求項４】前記犠牲層のパターニングは、パターン
の疎密に応じて被エッチング領域における堆積性物質の
堆積量が異なるドライエッチング条件にて行うことを特
徴とする請求項３記載のＤＲＡＭの製造方法。
【請求項５】前記第４工程を終了後、少なくとも前記
第１層間絶縁膜に対ワード線コンタクト・ホールおよび
／または対拡散層コンタクト・ホールを開口し、前記第
５工程では前記１層目メタル膜のエッチバックによりこ
れら対拡散層コンタクト・ホールおよび／または対拡散
層コンタクト・ホールの内部に下部プラグを残すことを
特徴とする請求項１記載のＤＲＡＭの製造方法。
【請求項６】前記第５工程を終了後、基体の全面を第
２層間絶縁膜で被覆し、前記第６工程では該第２層間絶
縁膜、もしくはこれに加えて前記第１層間絶縁膜をパタ
ーニングすることにより、前記対プレート電極コンタク
ト・ホールを形成すると同時に、前記下部プラグへ臨む
対ワード線コンタクト・ホールおよび／または対拡散層
コンタクト・ホールを形成することを特徴とする請求項
５記載のＤＲＡＭの製造方法。
【請求項７】前記キャパシタの下方重複領域に予めビ
ット線を形成しておき、前記第６工程では対ビット線コ
ンタクト・ホールも同時に開口することを特徴とする請
求項５記載のＤＲＡＭの製造方法。