KR100609529B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 셀 플레이트(cell plate) 전압을 공급하는 소자 동작 시에, 셀 내부의 기생 캐퍼시턴스(parasitic capacitance)에 의해 발생하는 노이즈(noise)를 억제하기 위하여, 유닛 메모리 셀 어레이(unit memory cell array) 최외각부에 크기(size)가 증가된 더미 셀(dummy cell)을 형성하고, 그 내부를 셀 플레이트 전극으로 매립한 다음, 메탈 콘택을 상기 더미 셀 내부에 형성함으로써, 셀 플레이트 노드 콘택의 노이즈를 감소시켜 소자 동작 마진(margin)의 열화를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
도 1 은 종래 방법에 따라 형성된 반도체 소자를 도시한 단면도.
도 2 는 본 발명의 방법에 따라 형성된 반도체 소자를 도시한 단면도.
도 3 은 본 발명의 방법에 따라 형성된 실린더 형태의 소자를 도시한 단면도.
< 도면의 주요 부분에 대한 간단한 설명 >
1, 101, 131 : 워드 라인 3, 103, 133 : 제 1 층간절연막
5, 105, 135 : 캐퍼시터용 콘택 7, 107, 137 : 질화막 베리어
9, 109, 139 : 제 2 층간절연막 11, 111, 141 : 스토리지 노드 전극
13, 113, 143 : 셀 플레이트 15, 115 : 제 3 층간절연막
17 117, 147 : 제 1 메탈 콘택 19, 119 : 제 2 메탈 콘택
22, 122, 152 : 금속 배선 145 : 제 4 층간 절연막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 셀 플레이트(cell plate) 전압(이하, "Vcp 전압"이라 칭함)울 공급하는 소자 동작 시에, 셀 내부의 기생 캐퍼시턴스(parasitic capacitance)에 의해 발생되는 노이즈(noise)를 억제하기 위하여, 유닛 메모리 셀 어레이(unit memory cell array; 이하, "MAT"라 칭함) 최외각부에 크기(size)가 증가된 더미 셀(dummy cell)을 형성하고, 그 내부를 셀 플레이트 전극으로 매립한 다음, 메탈 콘택을 상기 더미 셀 내부에 형성함으로써, 셀 플레이트 노드 콘택의 노이즈를 감소시켜 소자 동작 마진(margin)의 열화를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
현재 반도체 산업은 성능 및 신뢰도가 향상된 초대규모 집적 회로를 포함하는 소자를 요구하기 때문에, 디램(DRAM)이나 에스램(SRAM)을 구성하는 트랜지스터의 회로선폭(critical dimension) 및 패턴과 패턴 사이의 공간(space) 간격을 축소시키는 기술 개발을 필요로 한다.
이에 따라, 회로 밀도(circuit density)가 증가시키기 위해 스토리지 전극과 셀 플레이트 전극 사이에 유전체막이 개재된 구조를 가지는 캐퍼시터의 면적이 축소하면서, 셀을 제외한 주변 영역에 형성되는 메탈 콘택(이하"MC"라 칭함) 및 셀 플레이트 전극 간의 접촉 면적도 따라 축소되어 셀 내부에서 기생 캐퍼시턴스가 발생된다.
이와 같은 단점은 디램의 Vcp 전압 공급 시의 센싱(sensing) 및 프리 차지(pre charge) 동작에서 Vcp 전압을 충분히 측정하지 못하기 때문에, 노이즈 발생의 원인이 된다. 상기 노이즈는 비트 라인의 확장 회로에서 센싱 마진의 감소나, 셀의 데이터 보유 시간(data retention time)이 감소 등에 의한 동작 마진의 원인이다.
이때, 상기 MC는 금속 배선과 MAT의 최외각 지역에서 반도체 기판, 워드라인, 비트라인, 캐퍼시터 상부 전극 및 플레이트 전극 등을 서로 연결하여 Vcp 전압을 전기적으로 공급하기 위한 연결 통로로써, 보다 안정적인 Vcp 전압 공급을 위해 MAT 최외각 지역에 여러 개가 형성될 수도 있다.
한편, 소자 제조 시에 캐퍼시터 값을 확보하기 위하여 전극 표면적을 증가시키거나, 캐퍼시터의 높이를 증가시키거나, 또는 고유전율의 물질을 사용하는 방법 등이 적용된다. 이때, 상기 캐퍼시터의 높이를 증가시키는 방법의 경우, 스토리지 노드(storage node) 전극뿐만 아니라, MC의 깊이가 증가되기 때문에 셀 영역과 주변 회로 영역 간에 단차가 발생된다.
종래 일반적인 반도체 소자의 제조 방법을 도 1 에 도시한 단면을 참고하여 보다 구체적으로 설명할 수 있다.
우선, 반도체 기판(미도시) 상에 워드라인(1)을 포함하는 트랜지스터 및 비트라인(미도시)을 형성한 다음, 상기 결과물을 덮도록 전면에 제 1 층간절연막(3)을 형성한다.
상기 제 1 층간절연막(3) 상에 캐퍼시터용 콘택(5)을 형성하고, 전면에 질화막 베리어(7) 및 제 2 층간절연막(9)을 순차적으로 형성한 다음, 상기 제 2 층간절연막(9)에 대한 선택적 식각 공정을 수행하여 캐퍼시터 형성 영역을 한정하는 트렌치(미도시)를 형성한다.
상기 트렌치(미도시)룰 포함하는 제 2 층간절연막(9) 전면에 도전막(미도시)을 증착하고, 이를 식각하여 상기 트렌치(미도시) 표면상에 스토리지 노드 전극(11)을 형성한다.
상기 스토리지 노드 전극(11) 및 제 2 층간절연막(9) 전면에 상기 트렌치(미도시)를 매립하는 형태로 캐퍼시터 전극용 도전막을 증착한 후, 패터닝하여 셀 플레이트(13) 전극이 형성된 캐퍼시터를 형성한다. 이때, 상기 패터닝 공정에 의해 셀 플레이트 전극(13)은 상기 트렌치(미도시)가 형성된 영역의 표면상에만 배치한다.
상기 캐퍼시터 및 제 2 층간절연막(9) 상부에 제 3 층간절연막(15)을 형성하고, 셀 플레이트 전극(13)과 주변 회로 영역의 워드 라인(1), 비트라인(미도시) 및 반도체 기판(미도시)을 각각 노출시키는 선택적 식각공정을 수행하여 제 1 MC(17) 및 제 2 MC(19)를 형성한다.
이때, 상기 MC는 일반적으로 캐퍼시터뿐만 아니라 워드라인의 도전체층과도 동시에 연결되어야 하므로, 셀 플레이트를 관통하여 형성한다.
그리고 상기 제 1 MC 및 제 2 MC가 매립되도록 상기 제 3 층간절연막(15)의 상부에 금속 배선용 금속막을 증착한 후, 패터닝하여 셀 영역의 플레이트 전극(13)과 콘택 되고 주변 회로 영역의 워드라인(1), 비트라인(미도시) 및 기판(미도시)과 각각 콘택 되는 금속 배선(22)을 형성한다.
이와 같은 방법 수행 시에, 상기 MC는 셀 플레이트 전극을 관통하기 때문에, MC와 셀 플레이트 간에 접촉하는 면적이 매우 작다. 그 결과, Vcp 전압을 충분히 측정할 수 없어 노이즈가 발생되므로, 동작 마진이 감소된다.
이에 본 발명자들은 활발한 연구 결과 고가의 장비 개발이나 복잡한 공정 단계의 추가 없이도 상기한 종래의 문제점을 개선할 수 있는 새로운 개념의 반도체 소자의 제조 방법을 개발하여 본 발명을 완성하였다.
본 발명에서는 반도체 소자 제조 시에, MC와 셀 플레이트 간의 접촉 면적이 증가될 수 있도록, 최외각 부분에 크기가 큰 더미 셀을 형성함으로써, 셀 플레이트 노드 콘택의 노이즈를 감소시킬 수 있는 반도체 소자 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에서는
워드 라인 및 비트라인을 포함하는 소정의 하부 구조가 구비된 반도체 기판 상에 층간절연막을 형성하는 단계;
상기 층간절연막을 식각하여 스토리지 전극 영역을 한정하는 제 1 트렌치와 셀 어레이의 최외각 영역에 제 2 트렌치를 동시에 형성하되, 상기 제 2 트렌치의 크기는 후속 공정으로 형성되는 금속 배선 콘택의 위치를 포함할 수 있는 크기로 형성하는 단계;
상기 제 1 트렌치 및 제 2 트렌치를 포함하는 전면에 스토리지 노드 전극을 순차적으로 형성하는 단계;
전면에 유전체막 및 셀 플레이트 전극을 형성하는 단계; 및
전면에 층간절연막을 형성하고, 후속 공정으로 금속 배선 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이때, 상기 셀 플레이트 전극은 폴리 실리콘 또는 티타늄 나이트라이드로 형성한다.
또한, 상기 금속 배선 콘택은 20000Å 이상, 바람직하게는 30000∼50000Å의 깊이를 가지며, 상기 제 2 트렌치에 의해 형성된 셀 플레이트 전극 내부에 형성되는 것이 바람직하다.
이때, 상기 제 1 및 제 2 트렌치 형성 공정은 특별한 제한 없이 종래 방법에 따라 형성될 수 있으며, 더미 셀인 상기 제 2 트렌치는 패터닝 후에도 셀의 안정화와, CD(Critical Dimension) 균일도를 유지하기 위하여 셀 블록 최외각에 형성하는 것이 바람직하다.
상기 제 2 트렌치를 형성하는 방법을 제외한 각각의 공정 단계는 특별한 제한이 없으므로, 일반적인 반도체 소자의 제조 시 적용된 방법으로 수행될 수 있다.
이와 같은 본 발명의 반도체 소자의 제조 방법에 의하면, Vcp 전압 공급 시에 MAT 최외각에 후속 공정에 의해 형성되는 제 1 MC를 포함하는 크기의 더미 셀 플레이트 전극을 형성함으로써, 상기 MC가 셀 플레이트 전극을 관통하는 것을 근본적으로 막고, MC와 셀 플레이트 전극 간의 접촉 면적을 증가시키므로, Vcp 전압을 충분히 기록할 수 있도록 안정적인 Vcp 전압을 공급하여 노이즈의 발생을 감소시킬 수 있다.
이하, 본 발명을 도면을 들어 상세히 설명한다.
도 2를 참조하면, 반도체 기판(미도시) 상에 워드라인(101)을 포함하는 트랜지스터 및 비트라인(미도시)을 형성한 다음, 상기 결과물을 덮도록 전면에 제 1 층 간절연막(103)을 형성한다.
상기 제 1 층간절연막(103) 상에 캐퍼시터용 콘택(105)을 형성하고, 전면에 질화막 베리어(107)를 형성하다.
상기 질화막 베리어(107) 전면에 제 2 층간절연막(109)을 형성하고, 일부분을 선택적 식각하여 캐퍼시터 형성 영역을 한정하는 제 1 트렌치(미도시)와 셀의 최외각 부분에 제 2 트렌치를 동시에 형성한다.
이때, 상기 제 1 및 제 2 트렌치 형성 공정은 특별한 제한 없이 종래 방법에 따라 형성하되, 더미 셀인 상기 제 2 트렌치의 크기는 후속 공정으로 형성되는 MC의 위치를 포함할 수 있는 크기로 형성하는 것이 바람직하다.
그 다음, 상기 캐퍼시터 형성 영역을 한정하는 제 1 및 제 2 트렌치(미도시)룰 포함하는 제 2 층간절연막(109) 전면에 스토리지 노드 전극(111)을 형성한다. 이때, 상기 스토리지 노드 전극(111) 표면상에는 유전체막(미도시)을 더 형성할 수도 있다.
상기 스토리지 노드 전극(111)이 구비된 제 2 층간절연막(109) 전면에 상기 트렌치(미도시)를 매립하는 형태로 캐퍼시터 전극용 도전막을 증착한 후, 패터닝하여 셀 플레이트(113) 전극을 형성함으로써, 캐퍼시터를 형성한다. 이때, 상기 패터닝 공정에 의해 셀 플레이트 전극(113)은 상기 트렌치(미도시)가 형성된 영역의 표면상에만 배치한다.
상기 플레이트 전극은 특별히 한정되지 않으나, 폴리 실리콘이나 티타늄 나이트라이드(TiN)로 형성한다.
상기 캐퍼시터 및 제 2 층간절연막(109) 상부에 제 3 층간절연막(115)을 형성하고, 셀 플레이트 전극(113)과 주변 회로 영역의 워드 라인(101), 비트라인(미도시) 및 반도체 기판(미도시)을 각각 노출시키는 선택적 식각공정을 수행하여 제 1 MC(117) 및 제 2 MC(119)를 형성한다.
이때, 상기 제 1 및 제 2 MC 기존 공정 방법에 의하여 20000Å이상, 바람직하게는 30000∼50000Å의 깊이를 가지도록 동시에 형성한다.
상기 제 2 MC는 본 발명의 방법에 의해 크기가 증가한 더미 셀 내부에 형성되어, 셀 플레이트와의 접촉 면적이 증가됨으로써, 노이즈의 발생을 감소시킬 수 있다.
그 다음, 상기 제 1 MC 및 제 2 MC가 매립되도록 상기 제 3 층간절연막(115)의 상부에 금속 배선용 금속막을 증착한 후, 패터닝하여 셀 영역의 플레이트 전극(113)과 콘택 되고, 주변 회로 영역의 워드라인(101), 비트라인(미도시) 및 기판(미도시)과 각각 콘택 되는 금속 배선(122)을 형성한다.
이때, 상기 금속 배선용 금속막은 특별히 한정되지 않으나, 알루미늄 막을 이용하는 것이 바람직하다.
또한, 본원 발명의 방법은 도 3 에 도시한 바와 같은 실린더 형(cylinder type)의 셀 구조에도 적용할 수 있다.
즉, 반도체 기판(미도시) 상에 구비된 워드라인(135)을 포함하는 트랜지스터 및 비트라인(미도시)이 덮이도록 전면에 제 1 층간절연막(133)을 형성하고, 그 상에 캐퍼시터용 콘택(135)을 형성한 다음, 전면에 질화막 베리어(137)와 제 2 층간 절연막(139) 및 제 3 층간절연막(미도시)을 순차적으로 형성한다.
그 다음, 상기 제 3 층간절연막(미도시)의 일부분을 선택적 식각하여 캐퍼시터 형성 영역을 한정하는 제 1 트렌치(미도시)와 최외각 부분에는 크기가 큰 더미 셀인 제 2 트렌치를 형성한다.
이때, 상기 제 2 트렌치의 크기는 후속 공정에 의해 형성되는 MC가 셀 플레이트 전극의 측면에 위치할 수 있을 만큼의 크기를 가지도록 형성한다.
상기 제 1 및 제 2 트렌치(미도시)룰 포함하는 제 3 층간절연막(미도시) 전면에 도전막(미도시)을 증착하고, 식각하여 상기 트렌치(미도시)의 표면상에 스토리지 노드 전극(141)을 형성한다.
그 다음, 셀 플레이트 영역이 형성되지 않는 영역의 제 2 층간절연막(139)이 노출될 때까지 상기 제 3 층간절연막(미도시)을 식각하여 제거한 다음, 결과물 전면에 상기 제 1 및 제 2 트렌치(미도시)를 매립하는 형태로 캐퍼시터 전극용 도전막을 증착한 후, 패터닝하여 실린더 형의 셀 플레이트 전극(143)을 형성한다.
그리고 상기 캐퍼시터 및 제 2 층간절연막(139) 전면에 제 4 층간절연막(145)을 형성한 다음, 소정 부분을 선택적 식각하여 각각 셀 플레이트 전극(143)과 주변 회로 영역의 워드 라인(131), 비트라인(미도시) 및 반도체 기판(미도시)을 노출시키는 MC(147)을 형성한다.
상기 MC(147)가 매립되도록 상기 제 3 층간절연막(145)의 상부에 금속 배선용 금속막을 증착한 후, 패터닝하여 셀 영역의 플레이트 전극(143)과 콘택 되는 금속 배선(152)을 형성한다.
또한, 본 발명에서는 상기 방법에 의해 제조된 반도체 소자를 제공한다.
이상에서 살펴본 바와 같이, 본 발명에서는 셀 최외각 부에 크기가 큰 더미 셀에 위한 셀 플레이트 전극을 형성한 다음, 후속 공정에 의한 MC를 상기 셀 플레이트 전극 내부에 형성하여 MC가 셀 플레이트 전극을 관통하는 것을 막아 MC와 셀 플레이트와의 접촉 면적을 증가시킴으로써, Vcp 전압 공급 시에 셀 플레이트 전극의 노이즈를 감소시켜 셀의 동작 마진을 증가시킬 수 있다.

Claims (3)

  1. 워드 라인 및 비트라인을 포함하는 소정의 하부 구조가 구비된 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 스토리지 전극 영역을 한정하는 제 1 트렌치와 셀 어레이의 최외각 영역에 제 2 트렌치를 동시에 형성하되, 상기 제 2 트렌치의 크기는 후속 공정으로 형성되는 금속 배선 콘택의 위치를 포함할 수 있는 크기로 형성하는 단계;
    상기 제 1 트렌치 및 제 2 트렌치를 포함하는 전면에 스토리지 노드 전극을 순차적으로 형성하는 단계;
    전면에 유전체막 및 셀 플레이트 전극을 형성하는 단계; 및
    전면에 층간절연막을 형성한 후, 후속 공정으로 금속 배선 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속 배선 콘택은 상기 제 2 트렌치에 의해 형성된 셀 플레이트 전극 내부에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 금속 배선 콘택은 30000∼50000Å의 깊이인 것을 특징으로 하는 반도체 소자의 제조 방법.
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