KR20000004545A - 반도체소자의 콘택 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 반도체 소자의 캐패시터 형성공정에서, 플랫 폴리 상부의 메탈콘택이 형성될 부위 하부에 더미 캐패시터 셀을 형성함에 의해, 메탈콘택 형성시 플랫 폴리 상부에 형성되는 콘택이 어택을 받아 뚫려지고, 이로 인해 하부 전도층과의 쇼트가 발생되는 현상을 제거할 수 있어 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체 소자의 콘택 형성 방법
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 특히 캐패시터 형성공정시 플랫 폴리(Flat Poly) 상부의 메탈콘택이 형성될 하부에 더미(Dummy) 캐패시터 셀을 형성함에 의해, 상기 플랫 폴리에 바이이스 인가하기 위해 메탈콘택을 형성할 시 상대적으로 단차가 낮은 플랫 폴리에 형성되는 메탈콘택에 어택(Attack)이 가해짐으로 상기 플랫 폴 리가 뚫려 하부의 전도층과 쇼트(short)가 발생하는 현상을 방지하는 반도체 소자의 콘택형성방법에 관한 것이다.
일반적으로 반도체 디램(DRAM) 소자에서는 플랫 폴리에 Vblp 바이어를 인가하기 위하여 메탈콘택을 형성하게 된다.
도 1 은 종래의 기술에 따른 메탈콘택 형성상태를 도시한 단면도
상기 도 1 에 도시된 바와 같이, 일반적으로 반도체 디램에서는 플랫 폴리(8)에 Vblp 바이어스를 인가하기 위하여 메탈콘택(10)을 형성하게 되는데, 특히 상기 메탈콘택(10)을 건식식각할 때에는 깊이가 가장 깊은 메탈콘택(11)을 기준으로 식각하게 된다. 이 경우 상대적으로 단차가 낮는 플랫 폴리(8)의 상부에 형성되는 메탈콘택(10)은 상당한 양의 어택을 받게 되고, 이로 인해 상기 플랫 폴리(8)는 구멍이 뚫리게 되어 하부의 전도층(6)과 쇼트(Short)가 발생하여 반도체 소자의 제조공정 수율 및 신뢰성을 저하시키게 되는 문제점이 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위하여, 캐패시터 형성공정에서 플랫 폴리 상부의 메탈콘택이 형성될 부위 하부에 더미 캐패시터 셀을 형성함에 의해 상기 플랫 폴리 상부에 형성되는 콘택이 어택을 받아 뚫려지고 이로 인해 하부 전도층과의 쇼트가 발생되는 현상을 제거하여 반도체 소자의의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 콘택 형성방법을 제공함에 그 목적이 있다.
도 1 은 종래의 기술에 따른 메탈콘택 형성시의 상태를 도시한 단면도
도 2a 내지 도 2d 는 본 발명의 방법에 따른 반도체 소자의 콘택 제조 공정도
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 소자분리 산화막
3, 4 : 정션 5 : 제 1 평탄화 산화막
7 : 도전층(다결정실리콘) 8 : 플랫 폴리(Flat Poly)
9 : 제2 평탄화 절연막 10,11,12 : 메탈콘택
13 : 캐패시터 감광막 패턴
상기 목적을 달성하기 위한 본 발명의 콘택 형성방법은,
반도체 기판 상부에 소자분리 산화막을 형성한 후, 셀 지역과 페리 지역에 정션을 각각 형성하는 단계와,
전체구조 상부에 제1 평탄화 산화막을 증착함과 동시에, 하부 전도층 및 저장전극 콘택을 형성하는 단계와,
전체구조 상부에 캐패시터 형성을 위한 도전층과, 캐패시터 형성을 위한 감광막 패턴을 차례로 형성하는 단계와,
상기 감광막 패턴을 이용하여 하부의 상기 도전층을 건식식각하여 셀 지역의 캐패시터 패턴과 플랫 폴리 상부의 메탈콘택이 형성될 부위의 하부에 더미 캐패시터 셀 패턴을 함께 형성하는 단계와,
상기 감광막 패턴을 제거하고, 캐패시터 절연막과 플랫 폴리를 형성하는 단계와,
전체구조 상부에 제 2 평탄화 산화막을 증착하는 단계와,
상기 제 2 평탄화 산화막 상부에 감광막 패턴을 형성한 후, 건식식각하여 메탈콘택을 형성하는 단계를 포함한 구성으로 됨을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 상세한 설명을 하기로 한다.
도 2a 내지 도 2d 는 본 발명의 방법에 따른 콘택형성 공정단계를 도시한 단면도이다.
상기 도면을 참조하면, 반도체 기판(1) 상부에 소자분리 산화막(2)을 형성하고, 셀 지역과 페리 지역에 정션(3,4)을 각각 형성한다. 그리고 전체구조 상부에 제1 평탄화 산화막(5)을 증착함과 동시에, 하부 전도층(6)을 형성하고 저장전극 콘택(14)을 형성한다.
또한 디램셀의 캐패시터를 형성하기 위한 도전막(7)을 증착하고, 그 상부에 캐패시터 형성을 위한 감광막 패턴(13)을 형성한다. 이때의 상기 감광막 패턴(13)은 셀지역의 캐패시터 형성 뿐만 아니라, 플랫 폴리(8) 상부의 메탈콘택(10)이 형성될 부위의 하부에 더미 캐패시터 셀 패턴(16)도 함께 형성한다.
다음 상기 감광막 패턴(13)을 이용하여 하부의 도전막(7)을 건식식각한다.
한편, 상기에서 캐패시터 형성을 위한 도전막(7)을 다결정실리콘으로 한다.(도 2a 참조)
다음 상기 캐패시터 형성을 위한 감광막 패턴(13)을 제거하고, 캐패시터 절연막(미도시)을 형성한 후, 플랫 폴리를 형성한다.(도 2b 참조)
전체구조 상부에 제 2 평탄화 산화막(9)을 증착한다.(도 2c 참조)
메탈콘택을 형성하기 위하여 상기 제 2 평탄화 산화막(9) 상부에 감광막 패턴(미도시)을 형성한 후, 건식식각하여 메탈콘택(11,12)를 형성한다.
이때 상기 건식식각시 식각목표(Target)는 액티부 영역 위의 깊이가 가장 깊은 메탈콘택을 기준으로 하여 식각함으로, 상기 식각과 함께 동시에 플랫 폴리(8) 위에 형성되는 메탈콘택(12)은 상대적으로 과도식각이 심하게 발생하게 되어 플랫 폴리(8)는 뚫리게 되나, 도시된 바와 같이, 더미 캐패시터 위에 형성되므로 하부의 도전층(6)과는 쇼트성 패일이 발생하지 않게 된다.
이상 상술한 바와 같이, 본 발명의 방법에 따라 반도체 소자의 캐패시터 형성공정에서 플랫 폴리 상부의 메탈콘택이 형성될 부위 하부에 더미 캐패시터 셀을 형성함에 의해 메탈콘택 형성시 플랫 폴리 상부에 형성되는 콘택이 어택을 받아 뚫려지고 이로 인해 하부 전도층과의 쇼트가 발생되는 현상을 제거할 수 있어 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 반도체 기판 상부에 소자분리 산화막을 형성한 후, 셀 지역과 페리 지역에 정션을 각각 형성하는 단계와,
    전체구조 상부에 제1 평탄화 산화막을 증착함과 동시에, 하부 전도층 및 저장전극 콘택을 형성하는 단계와,
    전체구조 상부에 캐패시터 형성을 위한 도전층과, 캐패시터 형성을 위한 감광막 패턴을 차례로 형성하는 단계와,
    상기 감광막 패턴을 이용하여 하부의 상기 도전층을 건식식각하여 셀 지역의 캐패시터 패턴과 플랫 폴리 상부의 메탈콘택이 형성될 부위의 하부에 더미 캐패시터 셀 패턴을 함께 형성하는 단계와,
    상기 감광막 패턴을 제거하고, 캐패시터 절연막과 플랫 폴리를 형성하는 단계와,
    전체구조 상부에 제 2 평탄화 산화막을 증착하는 단계와,
    상기 제 2 평탄화 산화막 상부에 감광막 패턴을 형성한 후, 건식식각하여 메탈콘택을 형성하는 단계를 포함한 구성으로 되는 반도체 소자의 콘택 형성방법
  2. 제 1 항에 있어서,
    상기 메탈콘택 형성시 플랫 폴리 상부에 형성되는 메탈콘택만을 따로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  3. 제 1 항에 있어서,
    상기 캐패시터 형성을 위한 도전층은 다결정실리콘인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
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