JP5084074B2 - 半導体素子の自己整合コンタクト形成方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、半導体素子製造方法に関し、特に、エアギャップ(air gap)と選択的エピ成長(selective epitaxial growth、以下でSEGという)方法による自己整列コンタクト(self aligned contact)を利用して低い寄生(parasite)キャパシタンスを有する半導体素子製造方法に関する。
【０００２】
【従来の技術】
一般に、メモリ素子で重要な特性であるリフレッシュタイム(refresh time)は、主に蓄積電極ノードとトランジスタのドレインとを連結する蓄積電極コンタクト形成工程時、前記ドレインが損傷されて発生する漏れ電流により大きく決定される。
【０００３】
現在用いられている露光技術では、コンタクト形成時、コンタクト孔側壁の導電層と絶縁不良なしに16M DRAM素子まで形成できるが、素子が高集積化されることによって単位セルの大きさが縮小され、それによってコンタクト孔と導電層との間隔が狭くなって、その上記の集積素子ではコンタクト形成時多くの問題点を引き起こすこととなる。
【０００４】
上記のように狭いコンタクト孔を形成するために、コンタクトの大きさを縮小させるべきであり、このために、露光方式を変えるか、マスクを変えて、ある程度は解決することができた。また、自己整合コンタクト(self aligned contact、以下SACという)でこれを解決することもあった。
【０００５】
一方、SAC工程中最も脚光を浴びるものとして、酸化膜エッチング工程時エッチング障壁として窒化膜を使用する自己整合コンタクト(nitride barrier SAC、以下NBSACという)形成工程を使用する。そして、前記NBSAC工程は、大きく酸化膜エッチング工程と窒化膜エッチング工程とに分けられる。この中で、酸化膜エッチング工程は、窒化膜に対して高いエッチング選択比を得るために、ポリマー誘発ガスであるC3F8やC4F8ガスを多量用いているが、前記C3F8やC4F8ガスは、多くのポリマーを誘発して窒化膜に対するエッチング選択比を確保することに対し、コンタクト孔内で酸化膜が完全に除去されないエッチング停止問題を引き起こす。
【０００６】
ここで、窒化膜に対する選択比とエッチング停止(etching stop)とは、互いに相反する現象として、プロセスウィンドウ(process window)を狭くして再現性を悪化させる要因となる。前記プロセスウィンドウを拡張するためには、ポリマー発生の少ない条件を使用し、酸化膜エッチング停止を解消するために、窒化膜の厚さを増加した状態で工程がなされることとなる。また、窒化膜の厚さを増加させる場合、コンタクト面積の減少をもたらすため、これを補完するために等方性エッチング工程で前記窒化膜をエッチングしている。
【０００７】
以外に、窒化膜エッチングは、窒化膜下の酸化膜が電気的絶縁膜に用いられるために、酸化膜の損傷ができるだけ小さいべきであり、酸化膜に対して高いエッチング選択比の差が必要であり、周辺回路領域に酸化膜エッチング時、半導体基板が露出される部分が存在し得るために、半導体基板のエッチングを最小化する条件が要求される。
【０００８】
しかし、既存の窒化膜エッチング装置の一つであるイオン誘導エッチング装置(ion induced etcher)は、等方性エッチングと酸化膜に対して高いエッチング選択比が得られない。そして、最近脚光を浴びているラジカルエッチング装置(radical etcher)は、NF3、CF4、SF6などのガスを使用しており、等方性エッチングと酸化膜に対して高いエッチング選択比を確保し得るが、半導体基板であるシリコンに対する高いエッチング選択比の確保は不可能である。なぜならば、エッチングに最も大きい影響を及ぼす要因は、エッチング液(etchant)であるが、NF3、CF4、SF6などのように、主なエッチング液がフッ素(fluorine)系列である場合において、前記ラジカルエッチング装置は、酸化膜、窒化膜、シリコンの全てがエッチング可能であるために、薄膜の結合力がエッチング速度を決定することとなる。すなわち、結合力が酸化膜>窒化膜>シリコンの順である場合、シリコンのエッチングが最も速く進行されるために、窒化膜エッチング工程時、シリコンに対して高いエッチング選択比の確保は不可能である。
【０００９】
結果的に、従来の技術にかかるNBSAC工程は、高エッチング選択比の確保側面から工程を進行することは難しく、選択比を確保するとしても、工程マージンを確保することが困難であるため、実際の量産工程に適用することは難しいという問題点がある。
【００１０】
【発明が解決しようとする課題】
前記問題点を解決するために案出された本発明は、選択的エピタキシャル成長(selective epitaxial growth)を利用した自己整合コンタクト形成方法を提供することにその目的がある。
【００１１】
また、本発明は、寄生キャパシタンスを減らすことによって、半導体素子の動作速度を増加させ、メモリ素子のリフレッシュタイムを向上させる方法を提供することにその目的がある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体素子の自己整合コンタクト形成方法は、半導体基板上部に、複数のワードラインの少なくとも１つの側壁が、前記ワードライン間に露出した領域のうち、コンタクト領域となる領域又はコンタクト領域が形成されない非コンタクト領域に隣接し、前記ワードライン上部表面がマスク絶縁膜で覆われるように、複数の前記ワードライン及び前記ワードラインの間の前記露出した領域を形成する工程と、前記マスク絶縁膜及び前記ワードラインの側壁にスペーサを形成する工程と、前記コンタクト領域となる領域上にコンタクトプラグ用エピタキシャル層を形成する工程と、前記マスク絶縁膜、前記エピタキシャル層、及び前記非コンタクト領域上に層間絶縁膜を蒸着すると同時に、前記非コンタクト領域上に前記半導体基板、前記スペーサ、及び前記層間絶縁膜で囲まれたエアギャップを形成する工程と、前記層間絶縁膜を選択的にエッチングして前記エピタキシャル層の上部を露出させる工程とを含む。
【００１３】
また、上記の目的を達成するため、本発明にかかる半導体素子の自己整合コンタクト形成方法は、選択的エピ成長(slective epitaxial groth、以下SEGという)方法を利用してコンタクト領域の半導体基板にコンタクトプラグを形成して後続工程でSEG層と酸化膜の層間絶縁膜とのエッチング選択比の差を利用して自己整合コンタクト形成工程を容易に実施できるようにするものとして、SEG SAC形成工程時、層間絶縁膜として段差被覆性が不良なPECVD酸化膜を使用して絶縁膜埋め込み(gap filling)を空気(air)で実施するものである。
【００１４】
【発明の実施の形態】
以下、本発明が属する技術分野で通常の知識を有するものが本発明の技術的思想を容易に実施できるほど詳細に説明するため、本発明の最も好ましい実施形態を添付した図面を参照し説明する。
【００１５】
図1A及び図1Bは、本発明の実施形態にかかる半導体素子の自己整合コンタクト形成方法を示した断面図である。
【００１６】
まず、図1Aに示したように、半導体基板11に半導体素子の活性領域を定義する素子分離膜13を半導体素子の非活性領域に形成し、前記半導体基板11上部にゲート電極用導電層15を形成した後、その上部にマスク絶縁膜17を形成する。この場合、前記マスク絶縁膜17は、窒化膜や酸化窒化膜からなる。次いで、前記マスク絶縁膜17とゲート電極用導電層15とを順にエッチングしてパターンを形成し、前記マスク絶縁膜17とゲート電極用導電層15の積層パターン側壁に絶縁膜スペーサ19を形成してゲート電極、すなわちワードラインを形成する。好ましい実施形態で、前記絶縁膜スペーサ19は、非晶質カーボン膜、窒化膜や酸化窒化膜により形成される。
【００１７】
次いで、図1Bに示したように、前記ワードライン間に露出した前記半導体基板11のコンタクト領域として予定された領域部分をSEGさせてSEG層23を形成する。この場合、前記SEG層23を形成する工程は、前記半導体基板11の非コンタクト領域の上部に絶縁膜や感光膜などのようにSEG層が成長しない物質により成長障壁層(図示せず)を形成し、シリコンやシリコン-ゲルマニウム層を成長させる。その後、前記半導体基板11の非コンタクト領域に形成された成長障壁層を除去し、全体表面上部にPECVD(Plasma Enhanced Chemical Vapor Deposition)方法で、酸化膜からなる層間絶縁膜25を形成するが、前記PECVD方法は、段差被覆性が不良であるため、前記ワードライン間の非コンタクト領域をエアで埋め込むエアギャップ21を形成する。前記PECVD方法は、段差被覆性をさらに不良にするために、蒸着工程時圧力とRFバイアス電力値を低くして実施する。
【００１８】
次いで、コンタクトマスク(図示せず)を利用したフォトエッチング工程により前記PECVD酸化膜の層間絶縁膜25をエッチングして前記SEG層23を露出させる自己整合コンタクト孔27を形成する。この場合、前記フォトエッチング工程時、誤整列(Misalignment)によって前記ワードライン側壁のスペーサ19が露出し得る。
【００１９】
次いで、前記PECVD酸化膜の層間絶縁膜25のエッチング工程は、C-F系ガスプラズマを利用して実施するが、C/F比が大きくて前記非晶質カーボン膜からなるスペーサ19と容易に高選択比を確保し得るC2F6、C3F8、C4F8、C5F8、またはC4F6などのガスを利用して実施する。また、エッチング選択比を増加させるために、CH3F、CH2F2、C2HF5、またはC3H2F6などのように、水素が含有されたC-H-F系ガスを添加して実施することもできる。そして、前記したPECVD酸化膜25のエッチング工程時、プラズマを安定化させるために、アルゴンやヘリウムのような非活性ガスを添加して実施することもできる。
【００２０】
最後に、プラズマを利用して等方性ドライエッチング方法により前記層間絶縁膜25のエッチング工程時誘発されるポリマーを除去する。この場合、できるだけSEG層23の損傷が小さくなるようにする条件で実施する。
【００２１】
なお、本発明の技術思想は、上記好ましい実施形態によって具体的に記述されたが、上記した実施形態はその説明のためのものであって、その制限のためのものでないことに留意されるべきである。また、本発明の技術分野の通常の専門家であるならば、本発明の技術思想の範囲内で種々の実施形態が可能であることを理解されるべきである。
【００２２】
【発明の効果】
以上で説明したことのように、本発明にかかる半導体素子の自己整合コンタクト形成方法は、ワードラインが形成された活性領域のコンタクト領域にSEG層を形成し、全体表面上部に段差被覆性が不良なPECVD絶縁膜により層間絶縁膜を形成してワードライン間の非コンタクト領域にエアギャップを形成した後、自己整合コンタクト形成工程により前記SEG層を露出させるコンタクト孔を形成することによって、SAC形成工程を容易に実施するようにして半導体素子の生産性及び高集積化を可能にする効果を提供する。
【図面の簡単な説明】
【図１Ａ】 本発明の実施形態にかかる半導体素子の自己整合コンタクト形成方法を示した断面図。
【図１Ｂ】 本発明の実施形態にかかる半導体素子の自己整合コンタクト形成方法を示した断面図。
【符号の説明】
11 半導体基板
13 素子分離膜
15 ゲート電極用導電層
17 マスク絶縁膜
19 絶縁膜スペーサ
21 エアギャップ
23 SEG層
25 層間絶縁膜
27 自己整合コンタクト孔
【発明が属する技術分野】
本発明は、半導体素子製造方法に関し、特に、エアギャップ(air gap)と選択的エピ成長(selective epitaxial growth、以下でSEGという)方法による自己整列コンタクト(self aligned contact)を利用して低い寄生(parasite)キャパシタンスを有する半導体素子製造方法に関する。
【０００２】
【従来の技術】
一般に、メモリ素子で重要な特性であるリフレッシュタイム(refresh time)は、主に蓄積電極ノードとトランジスタのドレインとを連結する蓄積電極コンタクト形成工程時、前記ドレインが損傷されて発生する漏れ電流により大きく決定される。
【０００３】
現在用いられている露光技術では、コンタクト形成時、コンタクト孔側壁の導電層と絶縁不良なしに16M DRAM素子まで形成できるが、素子が高集積化されることによって単位セルの大きさが縮小され、それによってコンタクト孔と導電層との間隔が狭くなって、その上記の集積素子ではコンタクト形成時多くの問題点を引き起こすこととなる。
【０００４】
上記のように狭いコンタクト孔を形成するために、コンタクトの大きさを縮小させるべきであり、このために、露光方式を変えるか、マスクを変えて、ある程度は解決することができた。また、自己整合コンタクト(self aligned contact、以下SACという)でこれを解決することもあった。
【０００５】
一方、SAC工程中最も脚光を浴びるものとして、酸化膜エッチング工程時エッチング障壁として窒化膜を使用する自己整合コンタクト(nitride barrier SAC、以下NBSACという)形成工程を使用する。そして、前記NBSAC工程は、大きく酸化膜エッチング工程と窒化膜エッチング工程とに分けられる。この中で、酸化膜エッチング工程は、窒化膜に対して高いエッチング選択比を得るために、ポリマー誘発ガスであるC3F8やC4F8ガスを多量用いているが、前記C3F8やC4F8ガスは、多くのポリマーを誘発して窒化膜に対するエッチング選択比を確保することに対し、コンタクト孔内で酸化膜が完全に除去されないエッチング停止問題を引き起こす。
【０００６】
ここで、窒化膜に対する選択比とエッチング停止(etching stop)とは、互いに相反する現象として、プロセスウィンドウ(process window)を狭くして再現性を悪化させる要因となる。前記プロセスウィンドウを拡張するためには、ポリマー発生の少ない条件を使用し、酸化膜エッチング停止を解消するために、窒化膜の厚さを増加した状態で工程がなされることとなる。また、窒化膜の厚さを増加させる場合、コンタクト面積の減少をもたらすため、これを補完するために等方性エッチング工程で前記窒化膜をエッチングしている。
【０００７】
以外に、窒化膜エッチングは、窒化膜下の酸化膜が電気的絶縁膜に用いられるために、酸化膜の損傷ができるだけ小さいべきであり、酸化膜に対して高いエッチング選択比の差が必要であり、周辺回路領域に酸化膜エッチング時、半導体基板が露出される部分が存在し得るために、半導体基板のエッチングを最小化する条件が要求される。
【０００８】
しかし、既存の窒化膜エッチング装置の一つであるイオン誘導エッチング装置(ion induced etcher)は、等方性エッチングと酸化膜に対して高いエッチング選択比が得られない。そして、最近脚光を浴びているラジカルエッチング装置(radical etcher)は、NF3、CF4、SF6などのガスを使用しており、等方性エッチングと酸化膜に対して高いエッチング選択比を確保し得るが、半導体基板であるシリコンに対する高いエッチング選択比の確保は不可能である。なぜならば、エッチングに最も大きい影響を及ぼす要因は、エッチング液(etchant)であるが、NF3、CF4、SF6などのように、主なエッチング液がフッ素(fluorine)系列である場合において、前記ラジカルエッチング装置は、酸化膜、窒化膜、シリコンの全てがエッチング可能であるために、薄膜の結合力がエッチング速度を決定することとなる。すなわち、結合力が酸化膜>窒化膜>シリコンの順である場合、シリコンのエッチングが最も速く進行されるために、窒化膜エッチング工程時、シリコンに対して高いエッチング選択比の確保は不可能である。
【０００９】
結果的に、従来の技術にかかるNBSAC工程は、高エッチング選択比の確保側面から工程を進行することは難しく、選択比を確保するとしても、工程マージンを確保することが困難であるため、実際の量産工程に適用することは難しいという問題点がある。
【００１０】
【発明が解決しようとする課題】
前記問題点を解決するために案出された本発明は、選択的エピタキシャル成長(selective epitaxial growth)を利用した自己整合コンタクト形成方法を提供することにその目的がある。
【００１１】
また、本発明は、寄生キャパシタンスを減らすことによって、半導体素子の動作速度を増加させ、メモリ素子のリフレッシュタイムを向上させる方法を提供することにその目的がある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体素子の自己整合コンタクト形成方法は、半導体基板上部に、複数のワードラインの少なくとも１つの側壁が、前記ワードライン間に露出した領域のうち、コンタクト領域となる領域又はコンタクト領域が形成されない非コンタクト領域に隣接し、前記ワードライン上部表面がマスク絶縁膜で覆われるように、複数の前記ワードライン及び前記ワードラインの間の前記露出した領域を形成する工程と、前記マスク絶縁膜及び前記ワードラインの側壁にスペーサを形成する工程と、前記コンタクト領域となる領域上にコンタクトプラグ用エピタキシャル層を形成する工程と、前記マスク絶縁膜、前記エピタキシャル層、及び前記非コンタクト領域上に層間絶縁膜を蒸着すると同時に、前記非コンタクト領域上に前記半導体基板、前記スペーサ、及び前記層間絶縁膜で囲まれたエアギャップを形成する工程と、前記層間絶縁膜を選択的にエッチングして前記エピタキシャル層の上部を露出させる工程とを含む。
【００１３】
また、上記の目的を達成するため、本発明にかかる半導体素子の自己整合コンタクト形成方法は、選択的エピ成長(slective epitaxial groth、以下SEGという)方法を利用してコンタクト領域の半導体基板にコンタクトプラグを形成して後続工程でSEG層と酸化膜の層間絶縁膜とのエッチング選択比の差を利用して自己整合コンタクト形成工程を容易に実施できるようにするものとして、SEG SAC形成工程時、層間絶縁膜として段差被覆性が不良なPECVD酸化膜を使用して絶縁膜埋め込み(gap filling)を空気(air)で実施するものである。
【００１４】
【発明の実施の形態】
以下、本発明が属する技術分野で通常の知識を有するものが本発明の技術的思想を容易に実施できるほど詳細に説明するため、本発明の最も好ましい実施形態を添付した図面を参照し説明する。
【００１５】
図1A及び図1Bは、本発明の実施形態にかかる半導体素子の自己整合コンタクト形成方法を示した断面図である。
【００１６】
まず、図1Aに示したように、半導体基板11に半導体素子の活性領域を定義する素子分離膜13を半導体素子の非活性領域に形成し、前記半導体基板11上部にゲート電極用導電層15を形成した後、その上部にマスク絶縁膜17を形成する。この場合、前記マスク絶縁膜17は、窒化膜や酸化窒化膜からなる。次いで、前記マスク絶縁膜17とゲート電極用導電層15とを順にエッチングしてパターンを形成し、前記マスク絶縁膜17とゲート電極用導電層15の積層パターン側壁に絶縁膜スペーサ19を形成してゲート電極、すなわちワードラインを形成する。好ましい実施形態で、前記絶縁膜スペーサ19は、非晶質カーボン膜、窒化膜や酸化窒化膜により形成される。
【００１７】
次いで、図1Bに示したように、前記ワードライン間に露出した前記半導体基板11のコンタクト領域として予定された領域部分をSEGさせてSEG層23を形成する。この場合、前記SEG層23を形成する工程は、前記半導体基板11の非コンタクト領域の上部に絶縁膜や感光膜などのようにSEG層が成長しない物質により成長障壁層(図示せず)を形成し、シリコンやシリコン-ゲルマニウム層を成長させる。その後、前記半導体基板11の非コンタクト領域に形成された成長障壁層を除去し、全体表面上部にPECVD(Plasma Enhanced Chemical Vapor Deposition)方法で、酸化膜からなる層間絶縁膜25を形成するが、前記PECVD方法は、段差被覆性が不良であるため、前記ワードライン間の非コンタクト領域をエアで埋め込むエアギャップ21を形成する。前記PECVD方法は、段差被覆性をさらに不良にするために、蒸着工程時圧力とRFバイアス電力値を低くして実施する。
【００１８】
次いで、コンタクトマスク(図示せず)を利用したフォトエッチング工程により前記PECVD酸化膜の層間絶縁膜25をエッチングして前記SEG層23を露出させる自己整合コンタクト孔27を形成する。この場合、前記フォトエッチング工程時、誤整列(Misalignment)によって前記ワードライン側壁のスペーサ19が露出し得る。
【００１９】
次いで、前記PECVD酸化膜の層間絶縁膜25のエッチング工程は、C-F系ガスプラズマを利用して実施するが、C/F比が大きくて前記非晶質カーボン膜からなるスペーサ19と容易に高選択比を確保し得るC2F6、C3F8、C4F8、C5F8、またはC4F6などのガスを利用して実施する。また、エッチング選択比を増加させるために、CH3F、CH2F2、C2HF5、またはC3H2F6などのように、水素が含有されたC-H-F系ガスを添加して実施することもできる。そして、前記したPECVD酸化膜25のエッチング工程時、プラズマを安定化させるために、アルゴンやヘリウムのような非活性ガスを添加して実施することもできる。
【００２０】
最後に、プラズマを利用して等方性ドライエッチング方法により前記層間絶縁膜25のエッチング工程時誘発されるポリマーを除去する。この場合、できるだけSEG層23の損傷が小さくなるようにする条件で実施する。
【００２１】
なお、本発明の技術思想は、上記好ましい実施形態によって具体的に記述されたが、上記した実施形態はその説明のためのものであって、その制限のためのものでないことに留意されるべきである。また、本発明の技術分野の通常の専門家であるならば、本発明の技術思想の範囲内で種々の実施形態が可能であることを理解されるべきである。
【００２２】
【発明の効果】
以上で説明したことのように、本発明にかかる半導体素子の自己整合コンタクト形成方法は、ワードラインが形成された活性領域のコンタクト領域にSEG層を形成し、全体表面上部に段差被覆性が不良なPECVD絶縁膜により層間絶縁膜を形成してワードライン間の非コンタクト領域にエアギャップを形成した後、自己整合コンタクト形成工程により前記SEG層を露出させるコンタクト孔を形成することによって、SAC形成工程を容易に実施するようにして半導体素子の生産性及び高集積化を可能にする効果を提供する。
【図面の簡単な説明】
【図１Ａ】 本発明の実施形態にかかる半導体素子の自己整合コンタクト形成方法を示した断面図。
【図１Ｂ】 本発明の実施形態にかかる半導体素子の自己整合コンタクト形成方法を示した断面図。
【符号の説明】
11 半導体基板
13 素子分離膜
15 ゲート電極用導電層
17 マスク絶縁膜
19 絶縁膜スペーサ
21 エアギャップ
23 SEG層
25 層間絶縁膜
27 自己整合コンタクト孔
Claims (9)
- 半導体基板上部に、複数のワードラインの少なくとも１つの側壁が、前記ワードライン間に露出した領域のうち、コンタクト領域となる領域又はコンタクト領域が形成されない非コンタクト領域に隣接し、前記ワードライン上部表面がマスク絶縁膜で覆われるように、複数の前記ワードライン及び前記ワードライン間の前記露出した領域を形成する工程と、
前記マスク絶縁膜及び前記ワードラインの側壁にスペーサを形成する工程と、
前記半導体基板の前記非コンタクト領域上に成長障壁層を形成した後、前記コンタクト領域となる領域上にコンタクトプラグ用エピタキシャル層を形成する工程と、
前記非コンタクト領域上に形成された前記成長障壁層を除去する工程と、
前記マスク絶縁膜、前記エピタキシャル層、及び前記非コンタクト領域上に層間絶縁膜を蒸着すると同時に、前記非コンタクト領域上に前記半導体基板、前記半導体基板に形成された素子分離膜、前記スペーサ、及び前記層間絶縁膜で囲まれたエアギャップを形成する工程と、
前記層間絶縁膜を選択的にエッチングして前記エピタキシャル層の上部を露出させる工程と
を含む半導体素子の自己整合コンタクト形成方法。 - 前記層間絶縁膜は、前記エアギャップを容易に形成するために、低いRFバイアス下でPECVD(Plasma Enhanced Chemical Vapor Deposition)方法を利用して形成されることを特徴とする請求項1に記載の半導体素子の自己整合コンタクト形成方法。
- 前記層間絶縁膜エッチング工程は、C及びFを含むガスプラズマを利用して行うことを特徴とする請求項1に記載の半導体素子の自己整合コンタクト形成方法。
- 前記層間絶縁膜エッチング工程は、C2F6、C3F8、C4F8、C5F8、またはC4F6からなる群からいずれか一つまたはこれらの組み合わせにより実施されることを特徴とする請求項3に記載の半導体素子の自己整合コンタクト形成方法。
- 前記層間絶縁膜エッチング工程は、C、H及びFを含むガスプラズマを利用して行うことを特徴とする請求項3に記載の半導体素子の自己整合コンタクト形成方法。
- 前記C、H及びFを含むガスは、CH3F、CH2F2、C2HF5、C3H2F6、またはこれらの混合ガスからなる群からいずれか一つ、またはこれらの組合せにより実施されることを特徴とする請求項5に記載の半導体素子の自己整合コンタクト形成方法。
- 前記層間絶縁膜エッチング工程は、プラズマを安定化させるために、アルゴンやヘリウムのような非活性ガスを添加して実施することを特徴とする請求項1又は3に記載の半導体素子の自己整合コンタクト形成方法。
- 前記層間絶縁膜エッチング工程は、前記層間絶縁膜エッチング工程時に誘発するポリマーを除去するためにプラズマを利用した等方性ドライエッチング工程を行うことを特徴とする請求項1に記載の半導体素子の自己整合コンタクト形成方法。
- 前記スペーサは、酸化窒化膜または窒化膜からなることを特徴とする請求項1に記載の半導体素子の自己整合コンタクト形成方法。
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| US7176505B2 (en) * | 2001-12-28 | 2007-02-13 | Nantero, Inc. | Electromechanical three-trace junction devices |
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| KR100632036B1 (ko) * | 2002-12-30 | 2006-10-04 | 동부일렉트로닉스 주식회사 | 반도체 메모리 소자의 제조 방법 |
| US7560136B2 (en) * | 2003-01-13 | 2009-07-14 | Nantero, Inc. | Methods of using thin metal layers to make carbon nanotube films, layers, fabrics, ribbons, elements and articles |
| US7105431B2 (en) * | 2003-08-22 | 2006-09-12 | Micron Technology, Inc. | Masking methods |
| US7071532B2 (en) * | 2003-09-30 | 2006-07-04 | International Business Machines Corporation | Adjustable self-aligned air gap dielectric for low capacitance wiring |
| US7354631B2 (en) * | 2003-11-06 | 2008-04-08 | Micron Technology, Inc. | Chemical vapor deposition apparatus and methods |
| US7115524B2 (en) * | 2004-05-17 | 2006-10-03 | Micron Technology, Inc. | Methods of processing a semiconductor substrate |
| US7341906B2 (en) * | 2005-05-19 | 2008-03-11 | Micron Technology, Inc. | Method of manufacturing sidewall spacers on a memory device, and device comprising same |
| JPWO2007004535A1 (ja) * | 2005-07-05 | 2009-01-29 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| KR100672823B1 (ko) * | 2005-07-18 | 2007-01-22 | 삼성전자주식회사 | 반도체 장치에서 배선의 형성 방법 |
| JP4795817B2 (ja) * | 2006-03-02 | 2011-10-19 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US7649239B2 (en) * | 2006-05-04 | 2010-01-19 | Intel Corporation | Dielectric spacers for metal interconnects and method to form the same |
| JP5326949B2 (ja) * | 2009-09-09 | 2013-10-30 | 株式会社日立製作所 | 半導体装置 |
| US8390079B2 (en) | 2010-10-28 | 2013-03-05 | International Business Machines Corporation | Sealed air gap for semiconductor chip |
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| JPH11297828A (ja) * | 1998-04-14 | 1999-10-29 | Sony Corp | 半導体装置およびその製造方法 |
| JP2000100976A (ja) * | 1998-09-21 | 2000-04-07 | Matsushita Electronics Industry Corp | 半導体メモリアレイ装置およびその製造方法 |
| US6180453B1 (en) * | 1998-12-21 | 2001-01-30 | Vanguard International Semiconductor Corporation | Method to fabricate a DRAM cell with an area equal to five times the minimum used feature, squared |
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