KR102054264B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
기판, 상기 기판 상에 배치되며 게이트 금속 패턴을 포함하는 복수 개의 게이트 구조체들, 상기 게이트 구조체들 상의 절연막, 상기 게이트 구조체들과 상기 절연막 사이에 개재되며 상기 게이트 구조체들 사이로 연장하는 다공성 절연막을 포함하고, 상기 게이트 구조체들의 측벽들과 상기 다공성 절연막으로 둘러싸인 에어갭이 제공된다.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것이며, 더욱 상세하게는 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것이다.
반도체 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다.
비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrocally EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다. 이들 중, 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling), 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming) 및 소거(erasing)를 수행한다. 이러한 플래시 메모리 장치는 다양한 형태의 메모리 셀로 구성되어 있으며, 셀 어레이의 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR Type)으로 구분된다. 또한, 플래시 메모리 장치들은 단위 셀을 구성하는 기억 저장층의 종류에 따라 부유 게이트(floating gate)형 플래시 메모리 장치와 차지 트랩(charge trap)형 플래시 메모리 장치 등으로 구분될 수 있다.
본 발명의 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자에 관한 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 기판, 상기 기판 상에 배치되며 게이트 금속 패턴을 포함하는 복수 개의 게이트 구조체들, 상기 게이트 구조체들 상의 절연막, 상기 게이트 구조체들과 상기 절연막 사이에 개재되며 상기 게이트 구조체들 사이로 연장하는 다공성 절연막을 포함하고, 상기 게이트 구조체들의 측벽들과 상기 다공성 절연막으로 둘러싸인 에어갭이 제공된다.
상기 절연막 상의 금속 보호막을 더 포함할 수 있다.
상기 절연막과 상기 다공성 절연막 사이의 금속 보호막을 더 포함할 수 있다. 상기 다공성 절연막은 순수에 HF가 200:1 비율로 희석된 HF 식각액을 이용한 습식 식각 공정에서 100 내지 200의 식각률을 갖는 절연물질로 이루어질 수 있다.
상기 게이트 구조체들은 차례로 적층된 터널 절연 패턴, 플로팅 게이트 패턴, 게이트간 절연 패턴, 컨트롤 게이트 패턴, 금속 게이트 패턴, 및 캡핑 패턴을 포함할 수 있다.
상기 게이트 구조체들은 차례로 적층된 터널 절연 패턴, 전하 저장 패턴, 블로킹 절연 패턴, 컨트롤 게이트 패턴, 게이트 금속 패턴, 및 캡핑 패턴을 포함할 수 있다.
상기 게이트 구조체들 사이에서 상기 다공성 절연막의 하부면은 상기 금속 패턴의 상면과 상기 게이트 구조체들의 상면 사이에 배치되며, 상기 다공성 절연막은 상기 게이트 구조체들의 상면으로 연장될 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자는 기판, 상기 기판 상에 배치되며 금속 패턴을 포함하는 셀 게이트 구조체들 및 주변 게이트 구조체들, 상기 셀 게이트 구조체들 및 상기 주변 게이트 구조체들 상에 배치되고, 상기 주변 게이트 구조체들 측벽을 덮는 절연막, 및 상기 셀 게이트 구조체들과 상기 절연막 사이에 개재되며, 상기 셀 게이트 구조체들 사이로 연장하는 다공성 절연막을 포함하고, 상기 셀 게이트 구조체들 사이에 둘러싸인 제 1 에어갭 및 상기 주변 게이트 구조체들 사이에 둘러싸인 제 2 에어갭이 제공되고 상기 제 1 에어갭의 상면은 상기 제 2 에어갭의 상면보다 아래에 배치된다.
상기 절연막 상의 금속 보호막을 더 포함할 수 있다.
상기 절연막과 상기 다공성 절연막 사이의 금속 보호막을 더 포함하고, 상기 금속 보호막은 상기 주변 게이트 구조체들 및 상기 절연막 사이로 연장될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 셀 게이트 구조체들 사이에 균일한 크기를 갖는 제 1 에어갭을 형성하여 셀 사이의 간섭효과를 개선할 수 있다. 게다가, 상기 제 1 에어갭의 상면은 상기 금속 게이트 패턴의 상면보다 위에 배치되고, 상기 제 1 에어갭 상에 금속 보호막을 형성하여 상기 제 1 에어갭에 의하여 후속 고온 산화 공정 시 상기 셀 게이트 구조체들에 포함된 금속 게이트 패턴의 손상을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2은 본 발명의 일 실시예에 따른 반도체 소자로서 도 1의 I-I'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 3는 본 발명의 다른 실시예에 따른 반도체 소자로서 도 1의 I-I'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 소자로서 도 1의 I-I'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 소자로서 도 1의 I-I'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 7은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 8은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 9는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2은 본 발명의 일 실시예에 따른 반도체 소자로서 도 1의 I-I'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 3는 본 발명의 다른 실시예에 따른 반도체 소자로서 도 1의 I-I'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 소자로서 도 1의 I-I'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 소자로서 도 1의 I-I'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 7은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 8은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 9는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 2은 본 발명의 일 실시예에 따른 반도체 소자로서 도 1의 I-I'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 기판(10)은 셀 영역(11)과 주변 회로 영역(12)을 포함할 수 있다. 상기 기판(10)은 실리콘 기판일 수 있다. 상기 셀 영역(11)은 낸드 플래시 메모리 셀이 형성되는 영역일 수 있다. 상세하게, 상기 셀 영역(11)에 셀 게이트 전극들(WL), 접지 선택 게이트 전극(GSL) 및 스트링 선택 게이트 전극(SSL)이 배치될 수 있다. 상기 주변 회로 영역(12)에는 주변 트랜지스터가 배치될 수 있다.
상기 셀 영역(11)은 제 1 활성 영역들(10a)을 포함할 수 있다. 상기 주변 회로 영역(12)은 제 2 활성 영역(10b)을 포함할 수 있다. 상기 제 1 활성 영역들(10a) 및 상기 제 2 활성 영역(10b)은 서로 다른 평면적 형태로 정의될 수 있다. 상기 제 1 활성 영역들(10a) 및 상기 제 2 활성 영역들(10b)은 소자 분리막(미도시)에 의해 둘러싸인 상기 기판(10)의 일부분일 수 있다.
상기 셀 영역(11)에서 상기 셀 게이트 전극들(WL), 상기 접지 선택 게이트 전극(GSL) 및 상기 스트링 선택 게이트 전극(SSL)이 상기 제 1 활성 영역들(10a)을 가로질러 배치될 수 있다. 상기 주변 회로 영역(12)에는 저전압 게이트 전극들(미도시) 또는 고전압 게이트 전극들(HVG)이 상기 제 2 활성 영역(10b)을 가로질러 배치될 수 있다.
상기 셀 영역(11) 및 상기 주변 회로 영역(12) 상에 복수의 게이트 구조체들(100a, 100b)이 등간격으로 나란히 배치될 수 있다. 상기 셀 영역(11) 상에 배치된 상기 셀 게이트 구조체들(100a)은 상기 접지 선택 게이트 전극(GSL), 상기 셀 게이트 전극들(WL) 및 스트링 선택 게이트 전극(SSL)일 수 있다. 상기 주변 회로 영역(12) 상에 배치된 상기 게이트 구조체들(100b)은 고전압 게이트 전극들(HVG)일 수 있다.
상기 셀 영역(11) 상에 형성된 상기 셀 게이트 구조체들(100a)은 상기 기판(10) 상에 차례로 적층된 터널 절연 패턴(21a), 플로팅 게이트 패턴(23a), 게이트간 절연 패턴(25a), 컨트롤 게이트 패턴(27a), 게이트 금속 패턴(29a), 및 캡핑 패턴(31a)을 포함할 수 있다. 상기 주변 회로 영역(12) 상에 형성된 상기 주변 게이트 구조체들(100b)은 상기 기판(10) 상에 차례로 적층된 주변 절연 패턴(21b), 하부 게이트 패턴(23b), 중간 절연 패턴(25b), 상부 게이트 패턴(27b), 금속 패턴(29b), 및 보호 패턴(31b)을 포함할 수 있다. 상기 캡핑 패턴(31a) 및 상기 보호 패턴(31b) 상에 하드 마스크 패턴(35)이 더 배치될 수 있다.
또한, 상기 접지 선택 게이트 전극(GSL) 및 상기 고전압 게이트 전극들(HVG)은 상기 플로팅 게이트 패턴(23a)과 상기 컨트롤 게이트 패턴(27a) 및 상기 하부 게이트 패턴(23b)과 상기 상부 게이트 패턴(27b) 사이를 전기적으로 연결시키는 콘택 전극 (24)이 더 배치될 수 있다.
상기 터널 절연 패턴(21a) 및 상기 주변 절연 패턴(21b)은 실리콘 산화막일 수 있다. 예를 들어, 상기 주변 절연 패턴(21b)은 열 산화막으로 이루어질 수 있다. 상기 터널 절연 패턴(21a)은 상기 주변 절연 패턴(21b)과 동일한 두께를 가지거나 상기 주변 절연 패턴(21b)보다 얇은 두께를 가질 수 있다. 상기 터널 절연 패턴(21a)은 플래시 메모리 장치의 동작 시, 상기 기판(10)에 포함되어 있는 전하가 상기 플로팅 게이트 패턴(23a)으로 F-N 터널링 할 수 있는 막이다.
상기 플로팅 게이트 패턴(23a) 및 상기 하부 게이트 패턴(23b)은 p형 또는 n형 불순물이 도핑된 폴리 실리콘막으로 형성될 수 있다. 상기 p형 불순물은 예를 들어, 보론(Boron), 알루미늄(Aluminum), 및 갈륨(Gallium) 중 어느 하나일 수 있다. 상기 n형 불순물은 예를 들어, 인(Phosphorus), 비소(Arsenic), 비스무스(Bismuth) 및 안티몬(Antimony) 중 어느 하나일 수 있다. 상기 플래시 메모리 장치의 동작 시, 상기 터널 절연 패턴(21a)을 터널링한 상기 전하는 상기 플로팅 게이트 패턴(23a)에 축적될 수 있다.
상기 게이트간 절연 패턴(25a) 및 상기 중간 절연 패턴(25b)은 상기 터널 절연 패턴(21a)보다 두꺼운 산화막 또는 하부 산화막/ 질화막/ 상부 산화막으로 적층된 막들 및 유전율이 높은 고유전막으로 형성될 수 있다. 나아가, 상기 게이트간 절연 패턴(25a) 및 상기 중간 절연 패턴(25b)은 유전율이 높은 고 유전막으로 형성될 수 있다.
상기 콘택 전극(24)은 상기 상기 플로팅 게이트 패턴(23a) 및 상기 하부 게이트 패턴(23b)과 같이 도핑된 실리콘막 또는 금속 물질막으로 형성될 수 있다.
상기 컨트롤 게이트 패턴(27a) 및 상기 상부 게이트 패턴(27b)은 상기 플로팅 게이트 패턴(23a) 및 상기 하부 게이트 패턴(23b)과 동일한 물질로 이루어질 수 있고, 동일한 불순물이 도핑될 수 있다. 상기 컨트롤 게이트 패턴(27a) 및 상기 상부 게이트 패턴(27b)은 상기 플로팅 게이트 패턴(23a) 및 상기 하부 게이트 패턴(23b)보다 얇은 두께를 가질 수 있다.
상기 게이트 금속 패턴(29a) 및 상기 금속 패턴(29b)은 텅스텐(W), 몰리브덴(Mo), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 티타늄 질화물(TiN), 또는 탄탈륨 질화물(TaN)을 포함하는 단일막 또는 복수개로 구성되는 다층막으로 이루어질 수 있다. 상기 컨트롤 게이트 패턴(27a) 및 상기 게이트 금속 패턴(29a)은 컨트롤 게이트 전극(CG)일 수 있고, 상기 상부 게이트 패턴(27b) 및 상기 금속 패턴(29b)은 상부 게이트 전극일 수 있다.
상기 캡핑 패턴(31a) 및 상기 보호 패턴(31b)은 절연 물질로 이루어져 있으며, 예를 들어, 실리콘 질화물(SiN)로 이루어질 수 있다. 상기 하드 마스크 패턴들(35)은 실리콘 산화물(SiO2)로 이루어질 수 있다.
상기 기판(10) 상에 배치된 상기 게이트 구조체들(100a, 100b)의 측벽을 덮도록 식각 방지막(37)이 형성될 수 있다. 상세하게, 상기 식각 방지막(37)은 마주보고 있는 상기 게이트 구조체들(100a, 100b)의 측벽들 상에서 상기 기판(10) 상으로 연장되게 형성될 수 있다. 상기 식각 방지막(37)은 상기 게이트 구조체들(100a, 100b)의 상면에는 형성되지 않는다. 이에 따라, 상기 하드 마스크 패턴들(35)이 상기 식각 방지막(37)에 노출될 수 있다. 상기 식각 방지막(37)은 실리콘 질화막(SiON) 또는 실리콘 산질화막(SiON)일 수 있다.
상기 셀 영역(11)에 배치된 상기 셀 게이트 구조체들(100a) 상에 다공성 절연막(41)이 배치될 수 있다. 상세하게, 상기 다공성 절연막(41)은 상기 식각 방지막(37)이 형성된 상기 셀 게이트 구조체들(100a) 사이에 상기 식각 방지막(37)의 바닥면과 이격되어 형성되며, 상기 셀 게이트 구조체들(100a)의 상면으로 연장될 수 있다. 바람직하게는, 상기 셀 구조체들(100a) 사이에 배치된 상기 다공성 절연막(41)의 하면은 상기 게이트 금속 패턴(29a)의 상면보다 위에 배치될 수 있다. 상기 다공성 절연막(41)은 일정한 두께로 컨포말(conformal)하게 형성될 수 있다. 이에 따라, 상기 다공성 절연막(41)의 하면은 평평한 면을 가질 수 있다. 상기 다공성 절연막(41)은 약 5% 내지 약 50%의 기공을 포함하는 절연막일 수 있다. 상세하게, 상기 다공성 절연막(41)은 또한, HF 식각액을 이용한 습식 식각 공정에서, 제 1 다공성 절연막(41)은 게이트간 절연 패턴(25a) 및 상기 중간 절연 패턴(25b) 보다 빠른 식각율을 가질 수 있다. 예를 들어, 제 1 다공성 절연막(41)은 순수에 HF가 200:1의 비율로 희석된 HF 식각액을 이용한 습식 식각 공정에서 약 100 내지 200Å/min의 식각률을 가질 수 있다.
상기 셀 게이트 구조체들(100a) 사이에 제 1 에어갭(115)이 형성될 수 있다. 상기 제 1 에어갭(115)은 상기 식각 방지막(37)과 상기 다공성 절연막(41)으로 둘러싸인 공간일 수 있다. 상세하게, 상기 제 1 에어갭(115)의 측벽 및 바닥면은 상기 식각 방지막(37)으로 정의될 수 있고, 상기 제 1 에어갭(115)의 상면은 상기 다공성 절연막(41)의 하면으로 정의될 수 있다. 상기 제 1 에어갭(115)의 상면은 상기 다공성 절연막(41)의 하면에 의해서 평평한 면을 가질 수 있고, 상기 게이트 금속 패턴(29a)의 상면보다 위에 배치될 수 있다. 상기 제 1 에어갭(115)은 상기 셀 게이트 구조체들(100a) 사이에 배치되어 균일한 크기를 갖도록 형성될 수 있다. 이에 따라, 상기 셀 게이트 구조체들(110a) 사이의 간섭효과를 개선시킬 수 있다.
상기 제 1 에어갭(115)이 형성된 상기 기판(10) 상에 절연막(43)이 형성될 수 있다. 상기 셀 영역(11)에 형성된 상기 절연막(43)은 상기 다공성 절연막(41)의 상면을 덮을 수 있다.
이와 다르게, 상기 주변 회로 영역(12) 상에 형성된 상기 절연막(43)은 상기 주변 게이트 구조체들(100b) 상에 형성되고, 상기 주변 게이트 구조체들(100b) 사이에 배치된 상기 식각 방지막(37)의 측벽으로 연장될 수 있다.
상기 주변 게이트 구조체들(100b) 사이에 상기 절연막(43)이 형성되지 않은 공간은 제 2 에어갭(119)으로 정의될 수 있다. 이에 따라, 상기 제 2 에어갭(119)은 상기 절연막(43)으로 둘러싸인 공간일 수 있다. 상기 제 2 에어갭(119)의 상면은 상기 하드 마스크 패턴들(35)의 상면보다 위에 배치되고, 수직으로 돌출된 면을 가질 수 있다. 이에 따라, 상기 제 2 에어갭(119)의 높이는 상기 제 1 에어갭(115)의 높이보다 클 수 있다.
상기 제 1 에어갭(115) 및 상기 제 2 에어갭(119)이 형성된 상기 절연막(43) 상에 금속 보호막(45)이 형성될 수 있다. 상기 금속 보호막(45)은 또는 실리콘(Si), 산소(O), 질소(N), 및 수소(H) 중에서 선택된 두개 이상의 원소를 포함하는 막일 수 있다. 예를 들어, 상기 금속 보호막(45)은 실리콘 질화막(SiN) 또는 실리콘 산질화막(SiON)일 수 있다. 상기 금속 보호막(45)은 약 10Å 이상 내지 100Å 미만의 두께를 갖도록 형성될 수 있다.
후속 공정인 고온 산화 공정을 수행할 때 약 750°C의 높은 온도와, N2 또는 O2 가스에 의해서 수행되기 때문에 상기 게이트 금속 패턴(29a)이 부식될 수 있다. 이에 따라, 상기 금속 보호막(45)을 형성하여 상기 게이트 금속 패턴(29a)의 부식을 방지해준다.
상기 금속 보호막(45) 상에 하부 층간 절연막(47) 및 상부 층간 절연막(49)이 차례로 배치될 수 있다. 상기 하부 층간 절연막(47)은 상기 상부 층간 절연막(49)보다 얇은 두께를 갖도록 형성될 수 있다. 상기 하부 및 상부 층간 절연막들(47, 49)은 실리콘 산화막(SiO2)일 수 있다.
상기 셀 영역(11) 상에 상기 하부 층간 절연막(47)을 관통하는 공통 소오스 라인(미도시)이 배치될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 셀 게이트 구조체(100a)과 이격될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 기판(10)의 상면을 노출하여 상기 제 1 활성 영역(10a)과 접촉될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자로서, 도 1의 I-I'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 3에 도시된 실시예에서, 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 3을 참조하면, 금속 보호막(45)은 절연막(43)이 형성되기 전에 상기 게이트 구조체들(100a, 100b) 상에 형성될 수 있다. 상세하게, 셀 영역(11)에서, 상기 금속 보호막(45)이 다공성 절연막(41)과 상기 절연막(43) 사이에 배치되어 상기 다공성 절연막(41)과 동일한 프로파일(profile)을 가질 수 있다. 주변 회로 영역(12)에서 상기 금속 보호막(45)이 서로 마주보는 주변 게이트 구조체들(100b)의 측벽들과 상기 기판(10)으로 연장되어 형성된 식각 방지막(37) 상에 컨포말(conformal)하게 형성되며, 상기 주변 게이트 구조체들(100b) 상면으로 연장될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 소자로서, 도 1의 I-I' 선방향 및 Ⅱ-Ⅱ' 선 방향으로 자른 단면도이다.
도 4에 도시된 실시예에서, 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 4를 참조하면, 다공성 절연막(41)은 셀 게이트 구조체들(100a) 상에 배치되며, 상기 셀 게이트 구조체들(100a) 사이로 연장되게 배치될 수 있다. 상기 제 1 에어갭(115)의 상면은 하드 마스크 패턴들(35)의 상면과 동일한 평면에 배치될 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 소자로서, 도 1의 I-I' 선방향 및 Ⅱ-Ⅱ' 선 방향으로 자른 단면도이다.
도 5에 도시된 실시예에서, 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
기판(10) 상에 게이트 구조체들(200a, 200b)이 등간격으로 나란히 나열될 수 있다. 셀 영역(11) 상에는 셀 게이트 구조체들(200a)이 배치될 수 있고, 주변 회로 영역(12) 상에는 주변 게이트 구조체들(200b)이 배치될 수 있다.
상기 셀 게이트 구조체들(200a)은 차례로 적층된 터널링 절연 패턴(61a), 전하 저장 패턴(63a), 블로킹 절연 패턴(65a), 컨트롤 게이트 패턴(27a), 게이트 금속 패턴(29a), 및 캡핑 패턴(31a)을 포함할 수 있다.
상기 주변 게이트 구조체들(200b)은 차례로 적층된 하부 산화 절연 패턴(61b), 질화 패턴(63b), 상부 산화 절연 패턴(63b), 상부 게이트 패턴(27b), 금속 패턴(28b), 및 보호 패턴(31b)을 포함할 수 있다.
상기 터널링 절연 패턴(61a) 및 상기 하부 산화 절연 패턴(61b)은 산화물을 포함할 수 있다. 상기 질화 패턴(63b)은 실리콘 질화물을 포함할 수 있다. 상기 블로킹 절연 패턴(65a) 및 상기 상부 산화 절연 패턴(63b)은 중온 산화물 또는 고유전물을 포함할 수 있다.
상기 셀 게이트 구조체들(200a) 사이에 식각 방지막(37)의 측벽과 다공성 절연막(41)의 하면으로 둘러싸인 제 1 에어갭(115)이 배치될 수 있다. 상기 제 1 에어갭(115)의 상면은 평평한 면으로 이루어져 있다. 상기 제 1 에어갭(115)의 상면은 상기 게이트 금속 패턴(29a)의 상면보다 위에 배치될 수 있다.
상기 주변 게이트 구조체들(200b) 사이에 절연막(43)으로 둘러싸인 제 2 에어갭(119)이 배치될 수 있다. 상기 제 2 에어갭(119)의 상면은 수직으로 돌출된 면을 가질 수 있다. 상기 제 2 에어갭(119)의 상면은 상기 금속 패턴(28b)의 상면보다 위에 배치될 수 있다.
도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 6a를 참조하면, 기판(10)을 준비한다. 상기 기판(10)은 예를 들어, 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator; SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth; SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 상기 기판(10)은 셀 영역(11)과 주변 회로 영역(12)을 포함할 수 있다. 상기 셀 영역(11)은 제 1 활성 영역(10a)을 포함한다. 상기 주변 회로 영역(12)은 제 2 활성 영역(10b)을 포함한다. 상기 제 1 활성 영역(10a) 및 상기 제 2 활성 영역(10b)은 소자분리막(미도시)에 의해 정의되는 상기 기판(10)의 일부분일 수 있다.
상기 기판(10) 상에 게이트 절연막(21)이 형성될 수 있다. 상기 게이트 절연막(21)은 상기 기판(10) 상에 형성될 수 있다. 상기 게이트 절연막(21)은 실리콘 산화막일 수 있다. 예를 들어, 상기 게이트 절연막(21)은 열 산화 공정에 의해 형성될 수 있다. 상기 게이트 절연막(21)은 상기 주변 회로 영역(12)의 상기 기판(10)에 더 두껍게 형성될 수 있다. 이에 다르게, 상기 게이트 절연막(21)은 상기 셀 영역(11)과 상기 주변 회로 영역(12)에 동일한 두께로 형성될 수 있다.
상기 플로팅 게이트막(23)은 상기 게이트 절연막(21) 상에 형성될 수 있다. 상기 플로팅 게이트막(23)은 화학 기상 증착법(Chemical Vapor Deposition), 물리 기상 증착법(Physical Vapor Deposition), 또는 원자 층 증착법(Atomic Layer Deposition)으로 형성될 수 있다. 상기 플로팅 게이트막(23)은 폴리 실리콘막일 수 있다. 상기 플로팅 게이트막(23)은 붕소(Boron) 또는 인(Phosphorus)과 같은 불순물을 포함할 수 있다. 상기 불순물은 이온 주입 방법 또는 불순물 확산 방법에 의하여 상기 플로팅 게이트막(23)에 도핑될 수 있다.
상기 플로팅 게이트막(23) 상에 게이트간 절연막(25)이 형성될 수 있다. 상기 게이트간 절연막(25)은 화학 기상 증착법(Chemical Vapor Deposition), 물리 기상 증착법(Physical Vapor Deposition), 또는 원자 층 증착법(Atomic Layer Deposition)으로 형성될 수 있다. 상기 게이트간 절연막(25)은 상기 게이트 절연막(21)보다 두꺼운 산화막 또는 하부 산화막 / 질화막 / 상부 산화막으로 적층된 막들로 이루어진 ONO막으로 형성될 수 있다. 상기 게이트간 절연막(25)은 유전율이 높은 고 유전막으로 형성될 수 있다. 상기 고 유전막은 예를 들어, 하프늄 산화막, 또는 알루미늄 산화막 등의 절연성 금속 산화막일 수 있다.
상기 게이트간 절연막(25)의 일부분을 패터닝하고, 패터닝된 부분을 금속 물질로 채워 콘택 전극(24)을 형성할 수 있다. 상기 콘택 전극(24)은 추후 패터닝 공정에서 형성되는 접지 선택 게이트 전극(GSL) 및 주변 게이트 전극들(100b)에 배치되도록 형성될 수 있다.
상기 게이트간 절연막(25) 상에 컨트롤 게이트막(27)이 형성될 수 있다. 상기 컨트롤 게이트막(27)은 화학 기상 증착법(Chemical Vapor Deposition), 물리 기상 증착법(Physical Vapor Deposition), 또는 원자 층 증착법(Atomic Layer Deposition)으로 형성될 수 있다. 상기 컨트롤 게이트막(27)은 폴리 실리콘일 수 있다.
상기 컨트롤 게이트막(27) 상에 게이트 금속막(29) 및 캡핑막(31)이 차례로 형성될 수 있다. 상기 게이트 금속막(29) 및 상기 캡핑막(31)은 화학 기상 증착법(Chemical Vapor Deposition), 물리 기상 증착법(Physical Vapor Deposition), 플라즈마 유기 화학 기상 증착법(Plasma Enhanced CVD, PECVD) 또는 원자 층 증착법(Atomic Layer Deposition)으로 형성될 수 있다. 상기 게이트 금속막(29)은 텅스텐막(W), 몰리브덴막(Mo), 텅스텐 질화막(WN), 몰리브덴 질화막(MoN), 티타늄 질화막(TiN), 또는 탄탈륨 질화막(TaN)을 포함하는 단일막 또는 복수 개로 구성되는 다층막일 수 있다.
상기 캡핑막(31)은 실리콘 질화막(SiN)일 수 있다.
상기 캡핑막(31) 상에 하드 마스크 패턴들(35)이 형성될 수 있다. 상기 하드 마스크 패턴들(35)은 실리콘 산화막(SiO2)일 수 있다.
도 6b를 참조하면, 상기 기판(10) 상에 적층된 막들을 순서대로 식각하여 게이트 구조체들(100a, 100b)을 형성할 수 있다.
상세하게, 상기 하드 마스크 패턴들(35)에 노출된 적층된 막들을 이방성 식각하여 트렌치들(111)을 형성할 수 있다. 이에 따라, 상기 트렌치들(111) 양 옆에 상기 셀 게이트 구조체들(100a)이 형성될 수 있다. 상기 제 1 활성 영역(10a)이 포함된 상기 기판(10) 상에는 접지 선택 게이트 전극(GSL), 셀 게이트 전극들(WL) 및 스트링 선택 전극(SSL)이 형성될 수 있고, 상기 제 2 활성 영역(10b)이 포함된 상기 기판(10) 상에 주변 게이트 구조체들(100b)이 형성될 수 있다. 상기 주변 게이트 구조체들(100b)은 고전압 게이트 전극(HVG)을 포함할 수 있다. 상기 셀 영역(11) 상에 형성된 상기 셀 게이트 구조체들(100a)은 차례로 적층된 터널 절연 패턴(21a), 플로팅 게이트 패턴(23a), 게이트간 절연 패턴(25a), 컨트롤 게이트 패턴(27a), 게이트 금속 패턴(29a), 및 캡핑 패턴(31a)으로 이루어질 수 있다. 상기 주변 회로 영역(12) 상에 형성된 상기 주변 게이트 구조체들(100b)은 주변 절연 패턴(21b), 하부 게이트 패턴(23b), 중간 절연 패턴(25b), 상부 게이트 패턴(27b), 금속 패턴(29b)및 보호 패턴(31b)으로 이루어질 수 있다. 상기 주변 회로 구조체들
도 6c를 참조하면, 상기 트렌치들(111)이 형성된 상기 기판(10) 상에 식각 방지막(37)이 형성될 수 있다.
상세하게, 상기 식각 방지막(37)은 상기 트렌치들(111)의 내벽 및 상기 트렌치들(111)의 내벽과 연장되도록 상기 캡핑 패턴(31a) 및 상기 보호 패턴(31b) 상에 컨포말(conformal)하게 형성될 수 있다. 상기 식각 방지막(37)은 원자 층 증착법(Atomic Layer Deposition)으로 형성될 수 있다. 상기 식각 방지막(37)은 실리콘 산화막(SiO2) 또는 실리콘 산질화막(SiON)일 수 있다.
상기 기판(10) 상에 상기 식각 방지막(37)을 덮도록 희생막(39)이 형성될 수 있다. 상기 희생막(39)은 상기 트렌치들(111)을 완전히 채우도록 형성될 수 있다. 상기 희생막(39)은 상기 식각 방지막(37)에 대해 식각 선택비를 가지는 물질일 수 있다. 상기 희생막(39)은 예를 들어, 스핀 온 하드 마스크(Spin On Hard Mask; SOH)막, 비정질 탄소막(ACL; amorphous carbon layer; ACL), 탄화수소 계열의 절연막일 수 있다. 이와 다르게 상기 희생막(39)은 포토레지스트막(43) 또는 비정질 실리콘막일 수 있다.
도 6d를 참조하면, 상기 희생막(39)에 에치백(etch back) 공정을 수행할 수 있다.
이에 따라, 상기 희생막(39)의 일부분 및 상기 캡핑 패턴(31a) 및 상기 보호 패턴(31b) 상에 형성된 상기 식각 방지막(37)이 제거되어 상기 트렌치들(111) 내에 희생 패턴(39a)이 형성될 수 있다. 이에 따라, 상기 제 1 활성 영역(10a) 상에 상기 캡핑 패턴(31a)의 상면이 노출될 수 있고, 상기 제 2 활성 영역(10b) 상에 상기 보호 패턴(31b)의 상면이 노출될 수 있다. 상기 희생 패턴(39a)은 상기 트렌치들(111) 내벽에 형성된 상기 식각 방지막(37)의 상부 일부분이 노출되도록 형성될 수 있다. 이와 다르게, 상기 희생 패턴(39a)은 상기 트렌치들(111)을 완전히 채우도록 형성될 수 있다. 상기 희생 패턴(39a)의 상면은 상기 게이트 금속 패턴(29a)의 상면보다 위에 배치되도록 형성될 수 있다. 상기 희생 패턴(39a)의 상면은 평평한 면으로 이루어질 수 있다.
상기 희생 패턴(39a) 상에 다공성 절연막(41)이 형성될 수 있다. 상기 다공성 절연막(41)은 상기 희생 패턴(39a) 상에 컨포말(conformal)하게 형성되며, 상기 캡핑 패턴(31a) 및 상기 보호 패턴(31b) 상으로 연장될 수 있다. 상기 희생 패턴(39a)의 상면이 평평한 면으로 이루어져있기 때문에 상기 희생 패턴(39a)의 상면과 접촉되는 상기 다공성 절연막(41)의 하면은 평평한 면으로 이루어질 수 있다.
상기 다공성 절연막(41)은 탄소가 함유한 실리콘 산화막을 형성하고 열처리하여 형성될 수 있다. 열처리 공정은 실리콘 산화막 내에 함유된 탄소가 실리콘과 결합하여 SiO2 구조를 보다 덜 치밀한 형태의 cage-like 구조로 만들어 준다. 이러한 cage-like 구조를 갖는 실리콘 산화막은 SiCOH에 해당될 수 있다. 이러한 SiCOH 막의 전구체로 trimethylsilane (3MS, (CH3)3-Si-H), tetramethylsilane (4MS, (CH3)4-Si), vinyltrimethylsilane (VTMS, CH2=CH-Si(CH3)3 등이 사용될 수 있다. 상기 전구체를 산화시키기 위하여 산소를 포함하는 산화제 가스가 사용될 수 있다. 상기 산화제 가스는 예를 들어, 과산화 수소 등의 가스일 수 있다. 상기 다공성 절연막(41)은 약 5% 내지 약 50%의 기공을 포함할 수 있다. 또한, HF 식각액을 이용한 습식 식각 공정에서, 상기 다공성 절연막(41)은 상기 게이트간 절연막(25) 보다 빠른 식각율을 가질 수 있다. 예를 들어, 상기 다공성 절연막(41)은 순수에 HF가 200:1의 비율로 희석된 HF 식각액을 이용한 식각 공정에서 약 100 내지 200Å/min의 식각률을 가질 수 있다. 상기 다공성 절연막(41)은 원자층 증착(Atomic Layer Deposition)법 또는 플라즈마 유기 화학 기상 증착법(Plasma Enhanced CVD, PECVD)으로 형성될 수 있다.
도 6e를 참조하면, 상기 제 1 활성 영역(10a) 상의 상기 다공성 절연막(41)을 덮도록 포토레지스트막(43)이 형성될 수 있다.
이와 다르게, 상기 제 2 활성 영역(10b)상에 상기 포토레지스트막(43)이 형성되지 않으며, 식각 공정을 수행하여 상기 제 2 활성 영역(10b) 상에 형성된 상기 다공성 절연막(41)을 제거한다. 이에 따라, 상기 제 2 활성 영역(10b) 상에 형성된 상기 희생 패턴(39a)과 상기 보호 패턴(31b) 상면이 노출될 수 있다. 상기 다공성 절연막(41)은 습식 식각 또는 건식 식각으로 제거될 수 있다. 상기 제 1 활성 영역(10a) 상에는 상기 포토레지스트막(43)에 의해서 상기 다공성 절연막(41)이 제거되지 않는다. 상기 제 2 활성 영역(10b)에 형성된 상기 다공성 절연막(41)이 제거된 후에 상기 포토레지스트막(43)은 제거될 수 있다. 상기 포토레지스트막(43)은 에싱(ashing) 공정을 수행하여 제거될 수 있다.
도 6f를 참조하면, 상기 다공성 절연막(41)의 기공들을 통하여 상기 희생 패턴(39a)을 선택적으로 제거할 수 있다.
이에 따라, 상기 제 1 활성 영역(10a)에는 상기 다공성 절연막(41) 아래에 제 1 에어갭(115)이 형성될 수 있다. 상기 제 1 에어갭(115)은 상기 식각 방지막(37)의 측벽과 상기 다공성 절연막(41)의 하면에 둘러싸인 공간일 수 있다. 상기 제 1 에어갭(115) 내에는 공기로 채워질 수 있다. 상기 제 2 활성 영역(10b)에는 상기 다공성 절연막(41)이 없는 상태에서 상기 희생 패턴(39a)이 제거되지 때문에 상기 트렌치들(111) 내에 형성된 상기 식각 방지막(37)이 완전히 노출될 수 있다.
상기 희생 패턴(39a)은 SOH막 또는 포토레지스트막으로 형성될 경우, 상기 희생 패턴(39a)은 산소, 오존, UV를 이용한 에싱(ashing) 공정 또는 습식 식각 공정으로 제거될 수 있다. 상기 희생 패턴(39a)이 비정질 실리콘막으로 형성될 경우, 상기 희생 패턴(39a)은 염소 가스를 이용하여 등방성으로 진행하여 제거될 수 있다.
도 6g를 참조하면, 상기 제 1 에어갭(115)이 형성된 상기 기판(10) 상에 절연막(43)이 형성될 수 있다.
상세하게, 상기 제 1 활성 영역(10a)에는 상기 절연막(43)이 상기 다공성 절연막(41) 상면을 완전히 덮도록 형성될 수 있다. 이와 다르게, 상기 제 2 활성 영역(10b)에는 상기 절연막(43)이 상기 보호 패턴(31b)의 상면 상에 형성되며, 상기 트렌치들(111) 내에 형성된 상기 식각 방지막(37)의 내벽으로 연장될 수 있다. 상기 절연막(43)은 스텝 커버리지(Step-Coverage)가 좋지 않은 증착 방법을 이용하여 상기 제 2 활성 영역(10b)에 형성된 상기 트렌치들(111)의 내부를 완전히 채우지 못한다. 이에 따라, 상기 절연막(43)은 상기 트렌치들(111)의 내벽을 완전히 채우지 못한 상태에서 상기 트렌치들(111)의 입구을 채우도록 형성될 수 있다. 따라서, 상기 제 2 활성 영역(10b) 상에 형성된 상기 트렌치들(111) 내에 제 2 에어갭(119)이 형성될 수 있다. 상기 절연막(43)은 예를 들어 PETEOS막일 수 있다. 상기 절연막(43)은 PETEOS 소스 가스를 이용하여 TEOS에 산소가스(O2 ) 또는 오존가스(O3 ) 중 어느 하나를 첨가하여 소정의 온도와 압력을 가하여 형성될 수 있다. 상기 제 2 에어갭(119)은 상기 절연막(43)으로 둘러싸여 이루어질 수 있다. 상기 제 2 에어갭(119)의 상면은 수직으로 돌출된 면을 갖도록 형성될 수 있다.
도 6h를 참조하면, 상기 제 1 에어갭(115) 및 상기 제 2 에어갭(119)이 형성된 상기 절연막(43) 상에 금속 보호막(45)을 형성한다.
상기 금속 보호막(45)은 원자 층 증착법(Atomic Layer Deposition)으로 상기 절연막(43) 상에 형성될 수 있다. 상기 금속 보호막(45)은 실리콘(Si), 산소(O), 질소(N), 및 수소(H) 중에서 선택된 두개 이상의 원소를 포함하는 막일 수 있다. 예를 들어, 상기 금속 보호막(45)은 실리콘 질화막(SiN) 또는 실리콘 산질화막(SiON)일 수 있다. 상기 금속 보호막(45)은 약 10Å 이상 내지 100Å 미만의 두께를 갖도록 형성될 수 있다. 다른 실시예에 따르면, 도 3과 같이, 상기 금속 보호막(45)은 상기 절연막(43)이 형성되기 전에 형성될 수 있다. 따라서, 상기 제 1 활성 영역(10a) 상에는 상기 금속 보호막(45)이 상기 다공성 절연막(41) 상에 컨포말(conformal) 하게 형성될 수 있다. 상기 제 2 활성 영역(10b) 상에는 상기 금속 보호막(45)이 상기 식각 방지막(37)의 내벽을 덮도록 형성되며, 상기 하드 마스크 패턴(35)의 상면으로 컨포말(conformal) 하게 연장될 수 있다.
상기 금속 보호막(45) 상에 하부 층간 절연막(47)이 형성될 수 있다. 상기 하부 층간 절연막(47)은 실리콘 산화막일 수 있다.
도 7은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 상기 입출력 장치(1120), 상기 기억 장치(1130) 및/또는 상기 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 상기 컨트롤러(1110), 상기 입출력 장치(1120, I/O), 상기 기억 장치(1130, memory device), 및/또는 상기 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 8은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 8을 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 전술한 실시예들에 개시된원 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 상기 기억장치(1210) 및/또는 컨터롤러(1220)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 중앙 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 상기 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 9는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 9를 참조하면, 본 발명의 실시예들에 따른 반도체 장치들중 적어도 하나는 메모리 시스템(1310) 내에 장착될 수 있고, 메모리 시스템(1310)은 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템(1300)에 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 도 10의 메모리 카드(1200)와 실질적으로 동일하게 구성될 것이다. 즉, 메모리 시스템(1310)은 메모리 소자(1311) 및 상기 메모리 소자(1311)의 전반적인 동작을 제어하는 메모리 컨트롤러(1312)를 포함할 수 있다. 상기 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판
11: 셀 영역
12: 주변 회로 영역
29b: 게이트 금속 패턴
29b: 금속 패턴
31a: 캡핑 패턴
31b: 보호 패턴
41: 다공성 절연막
43: 절연막
45: 금속 보호막
115: 제 1 에어갭
119: 제 2 에어갭
11: 셀 영역
12: 주변 회로 영역
29b: 게이트 금속 패턴
29b: 금속 패턴
31a: 캡핑 패턴
31b: 보호 패턴
41: 다공성 절연막
43: 절연막
45: 금속 보호막
115: 제 1 에어갭
119: 제 2 에어갭
Claims (14)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 기판 상의 셀 게이트 구조체들, 상기 셀 게이트 구조체들은 이들 사이의 제 1 에어 갭들을 갖고;
상기 기판 상의 주변회로 게이트 구조체들, 상기 주변회로 구조체들은 이들 사이의 제 2 에어 갭들을 갖고;
상기 셀 게이트 구조체들 및 상기 주변회로 게이트 구조체들 상의 절연막, 상기 절연막은 상기 주변회로 게이트 구조체들의 측벽들 및 상기 제 2 에어 갭들을 덮도록 구성되고; 및
상기 셀 게이트 구조체들 및 상기 절연막 사이의 다공성 절연막, 상기 다공성 절연막은 상기 제 1 에어 갭들을 정의하는 상기 셀 게이트 구조체들을 가로질러 구성되되,
상기 제 1 에어 갭들을 정의하는 상기 다공성 절연막의 일부분의 바닥면은 상기 제 2 에어 갭들의 상부를 덮는 상기 절연막의 일부분 아래에 위치하는 반도체 소자. - 제 8 항에 있어서,
상기 절연막 상의 금속 보호막을 더 포함하는 반도체 소자. - 제 8 항에 있어서,
상기 절연막과 상기 다공성 절연막 사이의 금속 보호막을 더 포함하되,
상기 금속 보호막은 상기 주변회로 게이트 구조체들과 상기 절연막 사이로 연장하는 반도체 소자. - 삭제
- 제 8 항에 있어서,
상기 셀 게이트 구조체들 각각은 게이트 금속 패턴을 포함하고,
상기 다공성 절연막은 상기 셀 게이트 구조체들의 상면들을 덮고,
상기 제 1 에어 갭들을 정의하는 상기 다공성 절연막의 상기 일부분의 상기 바닥면은 상기 게이트 금속 패턴의 상면 위에 위치하는 반도체 소자. - 제 8 항에 있어서,
상기 제 1 에어 갭들을 정의하는 상기 다공성 절연막의 상기 일부분의 상기 바닥면은 평평하고, 상기 제 2 에어 갭들의 상부를 덮는 상기 절연막의 상기 일부분은 V 형태를 갖는 반도체 소자. - 제 8 항에 있어서,
상기 제 1 에어 갭들의 각각은 상기 셀 게이트 구조체들 및 상기 다공성 절연막에 의해 정의되고, 상기 제 2 에어 갭들 각각은 상기 절연막에 의해 정의되는 반도체 소자.
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