KR102407994B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 기판으로부터 돌출된 활성 패턴, 상기 활성 패턴을 가로지르는 게이트 구조체들, 상기 게이트 구조체들의 측벽들 상의 게이트 스페이서들, 상기 게이트 구조체들 사이의 상기 활성 패턴 상에 배치되는 소스/드레인 영역 및 상기 소스/드레인 영역 상에 배치되어, 이와 연결된 소스/드레인 콘택을 포함하고, 상기 소스/드레인 콘택은 상기 게이트 구조체들 사이에 게재되고, 상기 게이트 스페이서들과 접하는 제1 부분, 상기 제1 부분 상에 배치되고, 상기 게이트 스페이서들과 접하지 않는 제2 부분 및 상기 제2 부분 상에 배치되는 제3 부분을 포함하되, 상기 제2 및 제3 부분들 사이의 제1 경계는 상기 게이트 구조체의 상면과 실질적으로 동일한 높이를 갖는 반도체 소자가 제공된다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 의해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 기판으로부터 돌출된 활성 패턴; 상기 활성 패턴을 가로지르는 게이트 구조체들; 상기 게이트 구조체들의 측벽들 상의 게이트 스페이서들; 상기 게이트 구조체들 사이의 상기 활성 패턴 상에 배치되는 소스/드레인 영역; 및 상기 소스/드레인 영역 상에 배치되어, 이와 연결된 소스/드레인 콘택을 포함하고, 상기 소스/드레인 콘택은: 상기 게이트 구조체들 사이에 게재되고, 상기 게이트 스페이서들과 접하는 제1 부분; 상기 제1 부분 상에 배치되고, 상기 게이트 스페이서들과 접하지 않는 제2 부분; 및 상기 제2 부분 상에 배치되는 제3 부분을 포함하되, 상기 제2 및 제3 부분들 사이의 제1 경계는 상기 게이트 구조체의 상면과 실질적으로 동일한 높이를 갖는다.
일 실시예에 따르면, 상기 제1 내지 제3 부분들은, 상기 제1 부분이 상기 제2 부분과 연결되고, 상기 제2 부분이 상기 제3 부분과 연결되어 일체를 이룰 수 있다.
일 실시예에 따르면, 상기 제2 부분과 상기 게이트 스페이서 사이의 절연 물질을 더 포함할 수 있다.
일 실시예에 따르면, 상기 절연 물질은, 상기 게이트 스페이서와 접하는 제1 절연막; 및 상기 제1 절연막과 상기 제2 부분 사이의 제2 절연막을 포함하되, 상기 제1 및 제2 절연막들은 서로 다른 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 절연막은 실리콘 산화막 또는 다공성 실리콘산화탄화수소막일 수 있다.
일 실시예에 따르면, 상기 제2 절연막은 상기 게이트 스페이서와 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 구조체들 각각은: 상기 활성 패턴을 가로지르는 게이트 전극; 상기 게이트 전극 상의 게이트 캡핑 패턴; 및 상기 활성 패턴과 상기 게이트 전극 사이의 게이트 유전 패턴을 포함하되, 상기 게이트 구조체의 상기 상면의 높이는 상기 게이트 캡핑 패턴의 상면의 높이로 정의되되, 상기 제1 및 제2 부분들 사이의 제2 경계는 상기 게이트 캡핑 패턴의 상면보다 낮고, 상기 게이트 전극의 상면보다 높을 수 있다.
일 실시예에 따르면, 상기 게이트 구조체들 각각은: 상기 활성 패턴을 가로지르는 게이트 전극; 및 상기 활성 패턴과 상기 게이트 전극 사이의 게이트 유전 패턴을 포함하되, 상기 게이트 구조체의 상기 상면의 높이는 상기 게이트 전극의 상면의 높이로 정의될 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 제1 방향으로 연장되고, 상기 게이트 구조체는 상기 제1 방향과 교차하는 제2 방향으로 연장되되, 상기 제1 방향에 따른 일 단면의 관점에서, 상기 제1 부분의 제1 폭은 상기 제2 부분의 제2 폭보다 클 수 있다.
일 실시예에 따르면, 상기 제2 방향에 따른 일 단면의 관점에서, 상기 제1 부분의 제3 폭은 상기 제2 부분의 제4 폭보다 클 수 있다.
일 실시예에 따르면, 상기 제2 방향에 따른 일 단면의 관점에서, 상기 제1 부분의 제3 폭은 상기 제2 부분의 제4 폭보다 작을 수 있다.
일 실시예에 따르면, 상기 제2 부분은 상기 제1 및 제2 부분들 사이의 제2 경계보다 낮은 레벨에 위치하는 연장부를 포함하되, 상기 연장부는 상기 제1 부분과 이격될 수 있다.
일 실시예에 따르면, 상기 연장부와 상기 제1 부분 사이에 절연 물질이 게재될 수 있다.
일 실시예에 따르면, 상기 제2 방향에 따른 일 단면의 관점에서, 상기 제1 부분의 제1 측벽과 이에 인접한 상기 제2 부분의 제2 측벽의 프로파일은 연속되지 않고, 상기 제2 측벽과 이에 인접한 상기 제3 부분의 제3 측벽의 프로파일은 연속될 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역은: 상기 활성 패턴과 접하며, 실질적으로 네거티브하게 경사진 측벽들을 갖는 하부; 및 상기 하부로부터 연장되고, 실질적으로 포지티브하게 경사진 측벽들을 갖는 상부를 포함할 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 복수 개로 제공되고, 상기 소스/드레인 영역은 각각의 상기 활성 패턴들 상에 배치되어 복수 개로 제공되고, 상기 소스/드레인 콘택은 상기 복수의 활성 패턴들을 가로지르며, 상기 복수 개의 소스/드레인 영역들과 공통적으로 연결될 수 있다.
일 실시예에 따르면, 상기 하부의 상기 측벽들 아래에는 에어 갭들이 형성될 수 있다.
일 실시예에 따르면, 상기 복수의 소스/드레인 영역들 각각은: 각각의 상기 활성 패턴들과 접하며, 상기 기판으로부터 멀어질수록 실질적으로 증가하는 폭을 갖는 하부; 및 상기 하부로부터 연장되고, 상기 기판으로부터 멀어질수록 실질적으로 감소하는 폭을 갖는 상부를 포함하되, 상기 제1 부분은 상기 복수의 소스/드레인 영역들 각각의 상기 상부와 접할 수 있다.
일 실시예에 따르면, 상기 제1 부분은 상기 복수의 소스/드레인 영역들 중 서로 인접한 소스/드레인 영역들 사이로 연장되어 상기 서로 인접한 소스/드레인 영역들의 상기 하부와 접할 수 있다.
일 실시예에 따르면, 상기 복수의 소스/드레인 영역들 중 서로 인접한 소스/드레인 영역들의 측벽들은 서로 접할 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는 기판으로부터 돌출되는 활성 패턴들, 상기 활성 패턴들은 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향을 따라 배열되고; 상기 제2 방향으로 연장되어 상기 활성 패턴들을 가로지르는 게이트 구조체들; 상기 게이트 구조체들의 측벽들 상의 게이트 스페이서들; 상기 게이트 구조체들 사이의 상기 활성 패턴들 상에 각각 배치되는 복수의 소스/드레인 영역들; 및 상기 복수의 소스/드레인 영역들 중 적어도 하나의 소스/드레인 영역과 연결되는 소스/드레인 콘택을 포함하고, 상기 소스/드레인 콘택은: 상기 적어도 하나의 소스/드레인 영역과 접하는 제1 부분; 상기 제1 부분으로부터 연장되고, 상기 게이트 구조체들의 상면보다 낮은 레벨에 위치하는 제2 부분; 및 상기 제2 부분으로부터 연장되고, 상기 게이트 구조체들의 상기 상면보다 높은 레벨에 위치하는 제3 부분을 포함하되, 상기 제1 방향에 따른 일 단면의 관점에서, 상기 제1 부분의 제1 폭은 상기 제2 부분의 제2 폭보다 크다.
일 실시예에 따르면, 상기 제1 부분은 상기 게이트 스페이서들과 접하고, 상기 제2 부분은 상기 게이트 스페이서들과 접하지 않을 수 있다.
일 실시예에 따르면, 상기 제2 방향에 따른 일 단면의 관점에서, 상기 제1 부분의 제1 측벽과 이에 인접한 상기 제2 부분의 제2 측벽의 프로파일은 연속되지 않고, 상기 제2 측벽과 이에 인접한 상기 제3 부분의 제3 측벽의 프로파일은 연속될 수 있다.
일 실시예에 따르면, 상기 제2 방향에 따른 일 단면의 관점에서, 상기 제1 부분의 제3 폭은 상기 제2 부분의 제4 폭보다 클 수 있다.
일 실시예에 따르면, 상기 제2 방향에 따른 일 단면의 관점에서, 상기 제1 부분의 제3 폭은 상기 제2 부분의 제4 폭보다 작을 수 있다.
일 실시예에 따르면, 상기 게이트 구조체들 각각은: 상기 활성 패턴들 상의 게이트 전극; 상기 게이트 전극 상의 게이트 캡핑 패턴; 및 상기 활성 패턴들과 상기 게이트 전극 사이의 게이트 유전 패턴을 포함하되, 상기 제1 및 제2 부분들 사이의 경계의 높이는 상기 게이트 캡핑 패턴의 상면보다 낮고, 상기 게이트 전극의 상면보다 높을 수 있다.
일 실시예에 따르면, 상기 기판 상에 배치되고, 상기 활성 패턴들의 측벽들의 일부를 덮는 소자분리 패턴들; 및 상기 소자 분리 패턴들 상에 배치되는 콘택 식각 정지막을 더 포함하고, 상기 콘택 식각 정지막의 일부는 상기 제1 부분의 측벽들 상으로 연장될 수 있다.
일 실시예에 따르면, 상기 콘택 식각 정지막의 다른 일부는 상기 게이트 구조체들의 측벽들 상으로 연장되어 상기 게이트 스페이서들을 부분적으로 덮되, 상기 다른 일부는 상기 게이트 스페이서들과 상기 제2 부분 사이에 게재되고, 상기 게이트 스페이서들과 상기 제1 부분 사이에는 게재되지 않을 수 있다.
일 실시예에 따르면, 상기 소자 분리 패턴들과 상기 콘택 식각 정지막 사이, 상기 제1 부분의 상기 측벽들과 상기 콘택 식각 정지막 사이, 및 상기 제2 부분과 상기 콘택 식각 정지막 사이에 게재되는 캡핑막을 더 포함하되, 상기 캡핑막은 상기 콘택 식각 정지막과 서로 다른 물질을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 기판으로부터 돌출된 활성 패턴을 형성하는 것; 상기 활성 패턴을 가로지르는 희생 게이트 패턴들을 형성하는 것; 상기 희생 게이트 패턴들 사이의 상기 활성 패턴 상에 소스/드레인 영역을 형성하는 것; 상기 소스/드레인 영역 상에 희생 콘택 패턴을 형성하는 것; 상기 희생 콘택 패턴을 도전 패턴으로 교체하는 것; 및 상기 희생 게이트 패턴들을 게이트 전극들로 교체하는 것을 포함하고, 상기 희생 콘택 패턴은 탄화수소 계열의 절연 물질을 포함하고, 상기 희생 콘택 패턴의 상면은 상기 희생 게이트 패턴들의 상면보다 낮다.
일 실시예에 따르면, 상기 희생 게이트 패턴들의 측벽들 상에 게이트 스페이서들을 형성하는 것을 더 포함하되, 상기 희생 콘택 패턴은 상기 게이트 스페이서들과 접할 수 있다.
일 실시예에 따르면, 상기 희생 콘택 패턴을 도전 패턴으로 교체하는 것은: 상기 희생 콘택 패턴의 측벽들 및 상면을 덮는 캡핑막을 형성하는 것; 상기 희생 콘택 패턴을 제거하여, 상기 희생 콘택 패턴이 제거된 공간에 에어 갭을 형성하는 것; 및 상기 에어 갭 내에 도전 물질을 채우는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 희생 콘택 패턴을 제거하는 것은 애싱 공정을 수행하여 상기 희생 콘택 패턴을 기화시키는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 캡핑막은 실리콘 산화막 또는 다공성 실리콘산화탄화수소막을 포함할 수 있다.
일 실시예에 따르면, 상기 에어 갭의 형성 후, 상기 기판 상에 상기 캡핑막을 덮는 콘택 식각 정지막을 형성하는 것; 상기 콘택 식각 정지막 상에 상기 게이트 전극들의 상면을 덮는 층간 절연막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 에어 갭 내에 도전 물질을 채우는 것은, 상기 층간 절연막, 상기 콘택 식각 정지막 및 상기 캡핑막을 관통하여 상기 에어 갭을 오픈하는 콘택 홀을 형성하는 것을 포함하고, 상기 도전 물질은 상기 에어 갭 및 상기 콘택 홀을 채울 수 있다.
일 실시예에 따르면, 상기 희생 게이트 패턴들을 상기 게이트 전극들로 교체하는 것은: 상기 희생 게이트 패턴들을 제거하여 상기 활성 패턴들을 노출하는 갭 영역들을 형성하는 것; 상기 갭 영역들을 채우는 예비 게이트 전극들을 형성하는 것; 및 상기 예비 게이트 전극들을 리세스하는 것을 포함하고, 상기 게이트 전극들의 상면은 상기 에어 갭의 상면보다 낮을 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 복수 개로 형성되고, 상기 소스/드레인 영역은 각각의 상기 활성 패턴들 상에 배치되도록 복수 개로 형성되고, 상기 희생 콘택 패턴은 상기 활성 패턴들을 가로지르며, 상기 복수 개의 소스/드레인 영역들과 공통적으로 연결되도록 형성될 수 있다.
본 발명의 개념에 따르면, 소스/드레인 영역들 상에 에어 갭을 형성함으로써, 에어 갭을 오픈 하기 위한 식각 공정만을 수행하여 소스/드레인 영역들을 노출할 수 있다. 이에 따라, 콘택 홀 형성을 위한 식각 공정에서의 소스/드레인 영역들의 식각 손상을 방지할 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 따른 단면도이다.
도 3a 및 도 3c는 도 2의 A 부분에 대응하는 확대도들이고, 도 3b 및 도 3d는 도 2의 B 부분에 대응하는 확대도들이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 5는 도 4의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 따른 단면도이다.
도 6a 내지 도 6c는 도 5의 C 부분에 대응하는 확대도들이다.
도 7 내지 도 21은 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 4의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 대응하는 단면도들이다.
도 22은 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 23은 도 22의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 따른 단면도이다.
도 24 및 도 25는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로 도 22의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 따른 단면도들이다.
도 26은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 27은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 28은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 29는 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 따른 단면도이다. 도 3a 및 도 3c는 도 2의 A 부분에 대응하는 확대도들이고, 도 3b 및 도 3d는 도 2의 B 부분에 대응하는 확대도들이다.
도 1, 도 2, 도 3a, 및 도 3b를 참조하면, 기판(100) 상에 활성 패턴들(AP)이 배치된다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 활성 패턴들(AP)은 제1 방향(D1)으로 연장되고, 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 배열될 수 있다. 활성 패턴들(AP)은 기판(100)으로부터 기판(100)의 상면에 수직한 방향으로 돌출될 수 있다. 일 예로, 활성 패턴들(AP)은 기판(100)의 일부이거나, 기판(100)으로부터 성장된 에피택시얼층을 포함할 수 있다.
활성 패턴들(AP)의 양 측의 기판(100) 상에 소자분리 패턴들(103)이 배치될 수 있다. 소자분리 패턴들(103)은 활성 패턴들(AP)의 측벽들의 일부를 덮을 수 있다. 즉, 활성 패턴들(AP)의 상부는 소자분리 패턴들(103)에 의해 노출될 수 있다. 소자분리 패턴들(103)에 의해 노출된 활성 패턴들(AP)의 상부는 활성 핀들(AF)로 정의될 수 있다. 소자분리 패턴들(103)은 산화물(일 예로, 실리콘 산화물), 질화물(일 예로, 실리콘 질화물), 및/또는 산질화물(일 예로, 실리콘 산질화물)을 포함할 수 있다. 본 실시예에서, 2 개의 활성 패턴들(AP)이 도시되었으나, 이는 예시적인 것으로 본 발명의 실시예들이 이에 한정되는 것은 아니다.
기판(100) 상에 게이트 구조체들(GS)이 배치될 수 있다. 게이트 구조체들(GS)은 제1 방향(D1)을 따라 배열되고, 제2 방향(D2)으로 연장되어 활성 패턴들(AP)을 가로지를 수 있다. 게이트 구조체들(GS)은 활성 패턴들(AP)의 측벽들의 일부를 덮을 수 있다. 즉, 게이트 구조체들(GS)은 활성 패턴들(AP)을 가로지르되, 활성 핀들(AF)의 상면 및 측면들을 덮을 수 있다. 이하에서, 게이트 구조체들(GS) 아래에 국소적으로 배치되는 활성 핀들(AF)은 채널 영역들(CH)로 지칭될 수 있다. 게이트 구조체들(GS) 각각의 측벽들 상에 게이트 스페이서들(SP)이 배치될 수 있다. 게이트 스페이서들(SP)은 게이트 구조체들(GS)의 측벽들을 따라 제2 방향(D2)으로 연장될 수 있다. 게이트 스페이서들(SP)은 일 예로, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 본 실시예에서, 3개의 게이트 구조체들(GS)이 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
일 실시예에 따르면, 게이트 구조체들(GS) 각각은 게이트 전극(GE), 게이트 전극(GE) 상의 게이트 캡핑 패턴(GP), 및 게이트 전극(GE)과 게이트 스페이서들(SP) 사이의 게이트 유전 패턴(GD)을 포함할 수 있다. 게이트 유전 패턴(GD)은 게이트 전극(GE)과 활성 핀들(AF) 사이에도 배치될 수 있고, 활성 핀들(AF)로부터 수평적으로 연장되어 소자분리 패턴들(103)의 상면을 부분적으로 덮을 수 있다. 게이트 유전 패턴(GD)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 여기서, 게이트 구조체(GS)의 상면(U1)의 높이는 게이트 캡핑 패턴(GP)의 상면의 높이로 정의될 수 있다.
게이트 전극(GE)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 게이트 유전 패턴(GD)은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 게이트 유전 패턴(GD)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다.
게이트 구조체들(GS) 각각의 양 측에 소스/드레인 영역들(SD)이 배치될 수 있다. 상세하게, 소스/드레인 영역들(SD)은 게이트 구조체들(GS) 각각의 양 측에 위치하는 활성 패턴들(AP) 상에 배치될 수 있다. 일 실시예에 있어서, 소스/드레인 영역들(SD) 각각은 그 아래의 활성 패턴(AP)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다. 소스/드레인 영역들(SD)이 NMOSFET을 구성하는 경우, 소스/드레인 영역들(SD)은 채널 영역들(CH)에 인장성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 기판(100)이 실리콘 기판(100)인 경우, 소스/드레인 영역들(SD)은 Si보다 격자 상수가 작은 SiC층, 또는 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 소스/드레인 영역들(SD)이 PMOSFET을 구성하는 경우, 소스/드레인 영역들(SD)은 채널 영역들(CH)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 기판(100)이 실리콘 기판(100)인 경우, 소스/드레인 영역들(SD)은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다. 채널 영역들(CH)은 수직적 위치에 있어서 소스/드레인 영역들(SD)의 하면보다 높은 상면을 가질 수 있고, 수평적 위치에 있어서 소스/드레인 영역들(SD) 사이에 위치할 수 있다.
소스/드레인 영역들(SD) 각각은 그 아래의 활성 패턴(AP)과 접하는 하부(LP), 및 하부(LP)를 사이에 두고 활성 패턴들(AP)로부터 이격된 상부(UP)를 포함할 수 있다. 여기서, 상부(UP)는 하부(LP)로부터 연장된다. 제2 방향(D2)에 따른 일 단면의 관점에서, 하부(LP)는 기판(100)으로부터 멀어질수록 실질적으로 증가하는 폭을 가질 수 있고, 상부(UP)는 기판(100)으로부터 멀어질수록 실질적으로 감소하는 폭을 가질 수 있다. 즉, 소스/드레인 영역들(SD)은 실질적으로 네거티브하게 경사진 하부 측벽들(LSW), 및 실질적으로 포지티브하게 경사진 상부 측벽들(USW)을 가질 수 있다. 이에 따라, 소스/드레인 영역들(SD)의 상부는 쐐기 형상을 가질 수 있다. 일 실시예에 따르면, 소스/드레인 영역들(SD)의 최상부는 활성 핀들(AF)의 상면(즉, 채널 영역들(CH))의 상면보다 높을 수 있다.
기판(100) 상에 캡핑막(125)이 배치될 수 있다. 캡핑막(125)은 소자분리 패턴들(103)의 상면을 덮으며, 소스/드레인 영역들(SD)의 상부 및 게이트 구조체들(GS)의 측벽들 상으로 연장될 수 있다. 이에 더해, 캡핑막(125)은 후술할 소스/드레인 콘택(160)의 하부 측벽들 상으로 연장될 수 있다. 캡핑막(125)은 일 예로, 원자층 증착(ALD) 공정에 의해 형성된 실리콘 산화막 또는 다공성 실리콘산화탄화수소막일 수 있다. 캡핑막(125)이 실리콘 산화막인 경우, 다공성 실리콘산화탄화수소막인 경우보다 그의 두께가 상대적으로 얇을 수 있다. 일 예로, 캡핑막(125)이 실리콘 산화막인 경우, 캡핑막(125)은 1 내지 1.5 nm의 두께를 가질 수 있다. 캡핑막(125) 상에 콘택 식각 정지막(127)이 배치될 수 있다. 콘택 식각 정지막(127)은 캡핑막(125)을 따라 소스/드레인 영역들(SD)의 상부, 게이트 구조체들(GS)의 측벽들, 및 소스/드레인 콘택(160)의 하부 측벽들 상으로 연장될 수 있다. 콘택 식각 정지막(127)은 게이트 스페이서들(SP)과 동일한 물질을 포함할 수 있다. 즉, 콘택 식각 정지막(127)은 후술할 제1 층간 절연막(130)과 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 콘택 식각 정지막(127)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 캡핑막(125) 및 콘택 식각 정지막(127)은 소스/드레인 콘택(160)의 측벽들의 일부와 접할 수 있다. 이에 대해서는 뒤에서 다시 설명한다.
기판(100) 상에, 소스/드레인 영역들(SD) 및 게이트 구조체들(GS)의 측벽들을 덮는 제1 층간 절연막(130)이 배치될 수 있다. 제1 층간 절연막(130)의 상면은 게이트 구조체들(GS)의 상면과 공면을 이룰 수 있다. 제1 층간 절연막(130)은 일 예로, 실리콘 산화막 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(130) 상에 제2 층간 절연막(150)이 배치될 수 있다. 제2 층간 절연막(150)은 게이트 구조체들(GS)의 상면을 덮을 수 있다. 제2 층간 절연막(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
게이트 구조체들(GS) 각각의 일측 및/또는 양측의 소스/드레인 영역들(SD) 상에 소스/드레인 콘택(160)이 배치될 수 있다. 소스/드레인 콘택(160)은 제2 층간 절연막(150), 제1 층간 절연막(130), 콘택 식각 정지막(127), 및 캡핑막(125)을 관통하여 소스/드레인 영역들(SD)과 연결될 수 있다. 본 실시예에서, 소스/드레인 콘택(160)이 게이트 구조체들(GS) 사이에만 배치되는 것으로 도시되었으나, 이는 예시적인 것으로 본 발명의 실시예들이 이에 한정되는 것은 아니다.
소스/드레인 콘택(160)은 콘택 식각 정지막(127) 및 게이트 스페이서들(SP)에 자기 정렬된 형태를 가질 수 있다. 즉, 소스/드레인 콘택(160)은 콘택 식각 정지막(127) 및 게이트 스페이서들(SP)과 부분적으로 접할 수 있다. 상세하게, 소스/드레인 콘택(160)은, 소스/드레인 영역(SD)과 접하는 제1 부분(P1), 제1 부분(P1)으로부터 연장되고, 게이트 구조체(GS)의 상면(U1)보다 낮은 레벨에 위치하는 제2 부분(P2), 및 제2 부분(P2)으로부터 연장되고, 게이트 구조체(GS)의 상면(U1)보다 높은 레벨에 위치하는 제3 부분(P3)을 포함할 수 있다. 이 때, 제1 부분(P1)은 게이트 스페이서들(SP)과 접할 수 있고, 제2 부분(P2)은 게이트 스페이서들(SP)과 접하지 않을 수 있다. 본 실시예에서, 제1 및 제2 부분들(P1, P2)은 인접한 게이트 구조체들(GS) 사이에 게재되고, 게이트 구조체(GS)의 상면(U1)보다 낮은 레벨에 위치하는 소스/드레인 콘택(160)의 일부일 수 있고, 제3 부분(P3)은 게이트 구조체(GS)의 상면(U1)보다 높은 레벨에 위치하는 소스/드레인 콘택(160)의 다른 일부일 수 있다. 즉, 제1 및 제2 부분들(P1, P2) 사이의 제1 경계(B1)는 제2 및 제3 부분들(P2, P3) 사이의 제2 경계(B2)보다 낮은 높이를 가질 수 있다. 그리고, 제2 경계(B2)의 높이는 게이트 구조체(GS)의 상면(U1)의 높이로 정의될 수 있다. 본 실시예에서, 제1 경계(B1)는 게이트 전극(GE)의 상면보다 높을 수 있다.
본 발명의 개념에 따르면, 제2 부분(P2)과 게이트 스페이서들(SP) 사이에 절연 물질이 게재됨에 따라, 제2 부분(P2)과 게이트 스페이서들(SP)이 접하지 않을 수 있다. 도 3a에 도시된 바와 같이, 제2 부분(P2)과 게이트 스페이서들(SP) 사이에 게재되는 절연 물질은 상술한 캡핑막(125) 일부 및 콘택 식각 정지막(127)의 일부일 수 있다. 상세하게, 제2 부분(P2)과 게이트 스페이서들(SP) 사이에서, 캡핑막(125)은 게이트 스페이서들(SP)에 인접하게 배치되어 게이트 스페이서들(SP)과 접할 수 있고, 콘택 식각 정지막(127)은 캡핑막(125)과 제2 부분(P2) 사이에 배치되어, 제2 부분(P2)과 접할 수 있다. 이에 더해, 제2 부분(P2)과 게이트 스페이서들(SP) 사이에서, 캡핑막(125)은 콘택 식각 정지막(127)과 제1 부분(P1)의 상면 사이로 연장되는 부분을 가질 수 있다. 이에 따라, 제1 방향(D1)에 따른 일 단면에 관점에서, 제1 부분(P1)의 제1 폭(W1)은 제2 부분(P2)의 제2 폭(W2)보다 클 수 있다. 여기서, 제1 폭(W1)은 소스/드레인 영역들(SD) 최상부와 제1 경계(B1) 사이에서의 제1 방향(D1)에 따른 제1 부분(P1)의 폭에 해당하고, 제2 폭(W2)은 제1 경계(B1)와 제2 경계(B2) 사이에서의 제1 방향(D1)에 따른 제2 부분(P2)의 폭에 해당할 수 있다.
이에 더해, 제2 방향(D2)에 따른 일 단면의 관점에서, 제1 부분(P1)의 폭과 제2 부분(P2)의 폭은 다양하게 구현될 수 있다. 일 예로, 도 3b에 도시된 바와 같이, 제2 방향(D2)에 따른 제1 부분(P1)의 제3 폭(W3)은 제2 부분(P2)의 제4 폭(W4)보다 클 수 있다. 여기서, 제3 폭(W3)은 소스/드레인 영역(SD)의 최상부와 제1 경계(B1) 사이에서의 제2 방향(D2)에 따른 제1 부분(P1)의 폭에 해당하고, 제4 폭(W4)은 제1 경계(B1)와 제2 경계(B2) 사이에서의 제2 방향(D2)에 따른 제2 부분(P2)의 폭에 해당할 수 있다. 다른 예로, 도 3d에 도시된 바와 같이, 제2 방향(D2)에 따른 제1 부분(P1)의 제3 폭(W3)은 제2 부분(P2)의 제4 폭(W4)보다 작을 수 있다. 도 3d의 실시예에 대해서는 뒤에서 다시 설명한다.
본 발명의 개념에 따르면, 제2 방향(D2)에 따른 일 단면의 관점에서, 제1 부분(P1)의 제1 측벽(SW1)과 이에 인접한 제2 부분(P2)의 제2 측벽(SW2)의 프로파일은 연속되지 않을 수 있다. 즉, 제1 경계(B1)에서, 제1 부분(P1)의 폭과, 제2 부분(P2)의 폭은 서로 다를 수 있다. 이에 반해, 제2 방향(D2)에 따른 일 단면의 관점에서, 제2 부분(P2)의 제2 측벽(SW2)과 이에 인접한 제3 부분(P3)의 제3 측벽(SW3)의 프로파일은 연속될 수 있다. 즉, 제2 경계(B2)에서, 제2 부분(P2)의 폭과, 제3 부분(P3)의 폭은 실질적으로 동일할 수 있다. 그리고, 제3 부분(P3)의 폭은 제2 경계(B2)로부터 멀어질수록 증가하는 폭을 가질 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
일 실시예에 있어서, 소스/드레인 콘택(160)은 제1 도전막 및 제1 도전막 상의 제2 도전막을 포함할 수 있다. 제1 도전막은 배리어 도전막일 수 있다. 일 예로, 제1 도전막은 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 제2 도전막은 금속막일 수 있다. 일 예로, 제2 도전막은 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나를 포함할 수 있다. 이에 더해, 소스/드레인 콘택(160)은 제1 도전막과 소스/드레인 영역들(SD) 사이의 금속 실리사이드막을 더 포함할 수 있다. 금속 실리사이드막은 일 예로, 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 소스/드레인 콘택(160)은 도핑된 반도체 물질을 포함할 수 있다.
한편, 캡핑막(125)은 제1 부분(P1)의 제1 측벽들(SW1)과 접하며 제1 부분(P1)의 상면 상으로 연장될 수 있다. 제1 부분(P1)의 상면 상의 캡핑막(125)은 제2 부분(P2)의 제2 측벽들(SW2)과 접할 수 있다. 콘택 식각 정지막(127) 또한 제1 부분(P1)의 제1 측벽들(SW1) 및 상면 상으로 연장될 수 있으며, 제1 부분(P1)의 상면 상의 콘택 식각 정지막(127)은 제2 부분(P2)의 제2 측벽들(SW2)과 접할 수 있다. 일 실시예에 따르면, 소스/드레인 영역들(SD)의 하부 측벽들(LSW)과 이에 인접한 캡핑막(125) 사이에는 에어 갭들(AG3)이 존재할 수 있다. 에어 갭들(AG3)은 고상 물질이 제공되지 않는 영역으로, 실질적으로 빈 공간일 수 있다.
도시하지는 않았지만, 제2 층간 절연막(150) 상에 소스/드레인 콘택(160)과 접속하는 배선들이 배치될 수 있다. 배선들은 소스/드레인 콘택(160)을 통해 소스/드레인 영역들(SD)에 전기적으로 연결될 수 있다. 배선들은 도전 물질을 포함할 수 있다.
이하, 도 3c 및 도 3d를 참조하여 본 발명의 제1 실시예에 따른 반도체 소자의 변형예에 대해 설명한다. 도 3c는 도 3a에서 개시된 것과 다른 형태의 게이트 구조체를 개시하고, 도 3d는 도 3b에서 개시된 것과 다른 형태의 소스/드레인 콘택을 개시한다.
도 3c를 참조하면, 게이트 구조체(GS)는, 도 3a에 도시된 바와 달리, 게이트 전극(GE) 상의 게이트 캡핑 패턴(GP)을 포함하지 않을 수 있다. 즉, 게이트 구조체(GS)는 게이트 유전 패턴(GD) 및 게이트 전극(GE)을 포함할 수 있다. 여기서, 게이트 구조체(GS)의 상면(U1)의 높이는 게이트 전극(GE)의 상면의 높이로 정의될 수 있다. 이에 따라, 제2 경계(B2)의 높이는 게이트 전극(GE)의 상면의 높이와 실질적으로 동일할 수 있다. 결과적으로, 이 실시예에서 제1 경계(B1)의 높이는 게이트 전극(GE)의 상면보다 낮을 수 있다.
도 3d를 참조하면, 앞서 언급한 바와 같이, 제2 방향(D2)에 따른 일 단면의 관점에서, 소스/드레인 콘택(160)의 제1 부분(P1)의 제3 폭(W3)은 제2 부분(P2)의 제4 폭(W4)보다 작을 수 있다. 여기서, 제3 폭(W3)은 소스/드레인 영역(SD)의 최상부와 제1 경계(B1) 사이에서의 제2 방향(D2)에 따른 제1 부분(P1)의 폭에 해당하고, 제4 폭(W4)은 제1 경계(B1)와 제2 경계(B2) 사이에서의 제2 방향(D2)에 따른 제2 부분(P2)의 폭에 해당할 수 있다. 제1 부분(P1)의 제3 폭(W3)이 제2 부분(P2)의 제4 폭(W4)보다 작음에도 불구하고, 제1 및 제2 부분들(P1, P2)의 측벽 프로파일은 도 3b에서 설명한 바와 유사할 수 있다. 앞서 설명한 바와 마찬가지로, 제2 방향(D2)에 따른 일 단면의 관점에서, 제1 부분(P1)의 제1 측벽(SW1)과 이에 인접한 제2 부분(P2)의 제2 측벽(SW2)의 프로파일은 연속되지 않을 수 있다. 즉, 제1 경계(B1)에서, 제1 부분(P1)의 폭과, 제2 부분(P2)의 폭은 서로 다를 수 있다. 이에 반해, 제2 방향(D2)에 따른 일 단면의 관점에서, 제2 부분(P2)의 제2 측벽(SW2)과 이에 인접한 제3 부분(P3)의 제3 측벽(SW3)의 프로파일은 연속될 수 있다. 즉, 제2 경계(B2)에서, 제2 부분(P2)의 폭과, 제3 부분(P3)의 폭은 실질적으로 동일할 수 있다. 그리고, 제3 부분(P3)의 폭은 제2 경계(B2)로부터 멀어질수록 증가하는 폭을 가질 수 있다. 이에 더해, 제2 부분(P2)은 제1 경계(B1)보다 낮은 레벨에 위치하는 제1 연장부(EP1)를 포함할 수 있다. 제1 연장부(EP1)는 제1 부분(P1)의 제1 측벽들(SW1)로부터 이격될 수 있다.
한편, 캡핑막(125)은 제1 부분(P1)의 제1 측벽들(SW1) 상으로 연장되어 이에 접할 수 있다. 콘택 식각 정지막(127)은 캡핑막(125)과 접하며 제1 부분(P1)의 제1 측벽들(SW1) 상으로 연장될 수 있다. 제1 측벽들(SW1) 상의 캡핑막(125) 및 콘택 식각 정지막(127)은 제1 부분(P1)과 제1 연장부(EP1) 사이로 연장되어 이들 사이에 게재될 수 있다.
이하, 도 4, 도 5, 및 도 6a 내지 도 6c를 참조하여 본 발명의 제2 실시예에 따른 반도체 소자에 대해 설명한다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 5는 도 4의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 따른 단면도이다. 도 6a 내지 도 6c는 도 5의 C 부분에 대응하는 확대도들이다. 설명의 간소화를 위해 제1 실시예에서 설명한 것과 다른 점을 위주로 설명한다.
도 4, 도 5 및 도 6a를 참조하면, 기판(100) 상에, 기판(100)의 상면으로부터 돌출된 활성 패턴들(AP)이 배치될 수 있다. 활성 패턴들(AP)은 제1 방향(D1)으로 연장되고, 제2 방향(D2)을 따라 배열될 수 있다. 일 실시예에 따르면, 인접한 활성 패턴들(AP) 사이의 간격들은 실질적으로 서로 동일할 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 인접한 활성 패턴들(AP) 사이의 간격들은 서로 다를 수 있다.
기판(100) 상에 활성 패턴들(AP)을 가로지르는 게이트 구조체들(GS)이 배치될 수 있다. 그리고, 게이트 구조체들(GS) 각각의 양측의 활성 패턴들(AP) 상에 소스/드레인 영역들(SD)이 배치될 수 있다. 일 실시예에 따르면, 인접한 소스/드레인 영역들(SD)의 측벽들은 서로 접할 수 있다. 이 경우, 서로 접하는 소스/드레인 영역들(SD)의 측벽들 아래에는 에어 갭들(AG1)이 존재할 수 있다. 에어 갭들(AG1)은 고상 물질이 제공되지 않는 영역으로, 실질적으로 빈 공간일 수 있다.
게이트 구조체들(GS) 각각의 일측 및/또는 양측의 소스/드레인 영역들(SD) 상에 소스/드레인 콘택(160)이 배치될 수 있다. 소스/드레인 콘택(160)은 그 아래의 복수의 소스/드레인 영역들(SD)과 공통적으로 연결될 수 있다. 평면적 관점에서, 소스/드레인 콘택(160)은 복수의 활성 패턴들(AP)을 가로지를 수 있다. 상세하게, 소스/드레인 콘택(160)은, 복수의 소스/드레인 영역들(SD)과 접하는 제1 부분(P1a), 제1 부분(P1a)으로부터 연장되고, 게이트 구조체(GS)의 상면(U1)보다 낮은 레벨에 위치하는 제2 부분(P2a), 및 제2 부분(P2a)으로부터 연장되고, 게이트 구조체(GS)의 상면(U1)보다 높은 레벨에 위치하는 제3 부분(P3a)을 포함할 수 있다. 이 때, 제1 부분(P1a)은 게이트 스페이서들(SP)과 접할 수 있고, 제2 부분(P2a)은 게이트 스페이서들(SP)과 접하지 않을 수 있다. 본 실시예에서, 제1 및 제2 부분들(P1a, P2a)은 인접한 게이트 구조체들(GS) 사이에 게재되되, 게이트 구조체(GS)의 상면(U1)보다 낮은 레벨에 위치하는 소스/드레인 콘택(160)의 일부일 수 있고, 제3 부분(P3a)은 게이트 구조체(GS)의 상면(U1)보다 높은 레벨에 위치하는 소스/드레인 콘택(160)의 다른 일부일 수 있다. 즉, 제1 및 제2 부분들(P1a, P2a) 사이의 제1 경계(B1a)는 제2 및 제3 부분들(P2a, P3a) 사이의 제2 경계(B2a)보다 낮은 높이를 가질 수 있다. 그리고, 제2 경계(B2a)의 높이는 게이트 구조체(GS)의 상면(U1)의 높이로 정의될 수 있다. 본 실시예에서, 제1 경계(B1a)는 게이트 전극(GE)의 상면보다 높을 수 있다.
제1 실시예에서 설명한 바와 마찬가지로, 제2 부분(P2a)과 게이트 스페이서들(SP) 사이에 캡핑막(125) 일부 및 콘택 식각 정지막(127)의 일부가 게재될 수 있다. 상세하게, 제2 부분(P2a)과 게이트 스페이서들(SP) 사이에서, 캡핑막(125)은 게이트 스페이서들(SP)에 인접하게 배치되어 게이트 스페이서들(SP)와 접할 수 있고, 콘택 식각 정지막(127)은 캡핑막(125)과 제2 부분(P2a) 사이에 배치되어, 제2 부분(P2a)과 접할 수 있다. 이에 더해, 제2 부분(P2a)과 게이트 스페이서들(SP) 사이에서, 캡핑막(125)은 콘택 식각 정지막(127)과 제1 부분(P1a)의 상면 사이로 연장되는 부분을 가질 수 있다. 이에 따라, 제1 방향(D1)에 따른 일 단면에 관점에서, 제1 부분(P1a)의 제1 폭(W1)은 제2 부분(P2a)의 제2 폭(W2)보다 클 수 있다. 여기서, 제1 폭(W1)은 소스/드레인 영역(SD)의 최상부와 제1 경계(B1a) 사이에서의 제1 방향(D1)에 따른 제1 부분(P1a)의 폭에 해당하고, 제2 폭(W2)은 제1 경계(B1a)와 제2 경계(B2a) 사이에서의 제1 방향(D1)에 따른 제2 부분(P2a)의 폭에 해당할 수 있다.
일 실시예에 따르면, 제2 방향(D2)에 따른 제1 부분(P1a)의 제3 폭(W3)은 제2 부분(P2a)의 제4 폭(W4)보다 클 수 있다. 여기서, 제3 폭(W3)은 소스/드레인 영역(SD)의 최상부와 제1 경계(B1a) 사이에서의 제2 방향(D2)에 따른 제1 부분(P1a)의 폭에 해당하고, 제4 폭(W4)은 제1 경계(B1a)와 제2 경계(B2a) 사이에서의 제2 방향(D2)에 따른 제2 부분(P2a)의 폭에 해당할 수 있다. 이에 더해, 제2 방향(D2)에 따른 일 단면의 관점에서, 제1 부분(P1a)의 제1 측벽(SW1a)과 이에 인접한 제2 부분(P2a)의 제2 측벽(SW2a)의 프로파일은 연속되지 않을 수 있다. 즉, 제1 경계(B1a)에서, 제1 부분(P1a)의 폭과, 제2 부분(P2a)의 폭은 서로 다를 수 있다. 이에 반해, 제2 방향(D2)에 따른 일 단면의 관점에서, 제2 부분(P2a)의 제2 측벽(SW2a)과 이에 인접한 제3 부분(P3a)의 제3 측벽(SW3a)의 프로파일은 연속될 수 있다. 즉, 제2 경계(B2a)에서, 제2 부분(P2a)의 폭과, 제3 부분(P3a)의 폭은 실질적으로 동일할 수 있다. 그리고, 제3 부분(P3a)의 폭은 제2 경계(B2a)로부터 멀어질수록 증가하는 폭을 가질 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
한편, 캡핑막(125)은 제1 부분(P1a)의 제1 측벽들(SW1a)과 접하며 제1 부분(P1a)의 상면 상으로 연장될 수 있다. 제1 부분(P1a)의 상면 상의 캡핑막(125)은 제2 부분(P2a)의 제2 측벽들(SW2a)과 접할 수 있다. 콘택 식각 정지막(127) 또한 제1 부분(P1a)의 제1 측벽들(SW1a) 및 상면 상으로 연장될 수 있으며, 제1 부분(P1a)의 상면 상의 콘택 식각 정지막(127)은 제2 부분(P2a)의 제2 측벽들(SW2a)과 접할 수 있다. 일 실시예에 따르면, 복수의 소스/드레인 영역들(SD)의 하부 측벽들과 이에 인접한 캡핑막(125) 사이에는 에어 갭들(AG3)이 존재할 수 있다. 그 외 구성은 제1 실시예에서 설명한 바와 동일/유사할 수 있다.
도시하지는 않았지만, 제2 층간 절연막(150) 상에 소스/드레인 콘택(160)과 접속하는 배선들이 배치될 수 있다. 배선들은 소스/드레인 콘택(160)을 통해 소스/드레인 영역들(SD)에 전기적으로 연결될 수 있다. 배선들은 도전 물질을 포함할 수 있다.
도 6b 및 도 6c를 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자의 변형예에 대해 설명한다. 도 6b 및 도 6c는 도 6a에 개시된 것과 다른 형태의 소스/드레인 콘택을 개시한다.
도 6b를 참조하면, 제2 방향(D2)에 따른 일 단면의 관점에서, 소스/드레인 콘택(160)의 제1 부분(P1a)의 제3 폭(W3)은 제2 부분(P2a)의 제4 폭(W4)보다 작을 수 있다. 여기서, 제3 폭(W3)은 소스/드레인 영역(SD)의 최상부와 제1 경계(B1a) 사이에서의 제2 방향(D2)에 따른 제1 부분(P1a)의 폭에 해당하고, 제4 폭(W4)은 제1 경계(B1a)와 제2 경계(B2a) 사이에서의 제2 방향(D2)에 따른 제2 부분(P2a)의 폭에 해당할 수 있다. 또한, 제2 방향(D2)에 따른 일 단면의 관점에서, 제1 부분(P1a)의 제1 측벽(SW1a)과 이에 인접한 제2 부분(P2a)의 제2 측벽(SW2a)의 프로파일은 연속되지 않을 수 있다. 즉, 제1 경계(B1a)에서, 제1 부분(P1a)의 폭과, 제2 부분(P2a)의 폭은 서로 다를 수 있다. 이에 반해, 제2 방향(D2)에 따른 일 단면의 관점에서, 제2 부분(P2a)의 제2 측벽(SW2a)과 이에 인접한 제3 부분(P3a)의 제3 측벽(SW3a)의 프로파일은 연속될 수 있다. 즉, 제2 경계(B2a)에서, 제2 부분(P2a)의 폭과, 제3 부분(P3a)의 폭은 실질적으로 동일할 수 있다. 그리고, 제3 부분(P3a)의 폭은 제2 경계(B2a)로부터 멀어질수록 증가하는 폭을 가질 수 있다. 이에 더해, 제2 부분(P2a)은 제1 경계(B1a)보다 낮은 레벨에 위치하는 제1 연장부(EP1a)를 포함할 수 있다. 제1 연장부(EP1a)는 제1 부분(P1a)의 제1 측벽들(SW1a)로부터 이격될 수 있다.
한편, 캡핑막(125)은 제1 부분(P1a)의 제1 측벽들(SW1a) 상으로 연장되어 이에 접할 수 있다. 콘택 식각 정지막(127)은 캡핑막(125)과 접하며 제1 부분(P1a)의 제1 측벽들(SW1a) 상으로 연장될 수 있다. 제1 측벽들(SW1a) 상의 캡핑막(125) 및 콘택 식각 정지막(127)은 제1 부분(P1a)과 제1 연장부(EP1a) 사이로 연장되어, 이들 사이에 게재될 수 있다.
도 6c를 참조하면, 소스/드레인 콘택(160)은, 도 6a에서 설명한 바와 마찬가지로, 그 아래의 복수의 소스/드레인 영역들(SD)과 공통적으로 연결될 수 있다. 즉, 소스/드레인 콘택(160)은 그 아래의 복수의 소스/드레인 영역들(SD)의 상부 측벽들(USW)과 접할 수 있다. 이 때, 소스/드레인 콘택(160)과 접하는 복수의 소스/드레인 영역들(SD)은, 도 6a에 도시된 바와 달리, 서로 이격될 수 있다. 결과적으로, 소스/드레인 콘택(160)은 서로 인접한 소스/드레인 영역들(SD)의 상부 측벽들(USW) 사이로 연장되어 하부 측벽들(LSW)과 접할 수 있다. 즉, 소스/드레인 콘택(160)의 제1 부분(P1a)은 서로 인접한 소스/드레인 영역들(SD)의 상부 측벽들(USW) 아래로 연장되어 하부 측벽들(LSW)과 접하는 제2 연장부(EP2)를 포함할 수 있다.
한편, 도시하지는 않았지만, 도 3c에서 설명한 게이트 구조체의 변형예는 제2 실시예에 따른 반도체 소자에도 적용될 수 있다.
이하, 도 7 내지 도 21을 참조하여 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 7 내지 도 21은 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 4의 Ⅰ-Ⅰ' Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 대응하는 단면도들이다.
도 7을 참조하면, 기판(100) 상에 활성 패턴들(AP)을 정의하는 트렌치들(101)이 형성될 수 있다. 일 실시예에 따르면, 트렌치들(101)은 기판(100)을 패터닝하여 형성될 수 있다. 다른 실시예에 따르면, 트렌치들(101)은 기판(100) 상에 에피택시얼층을 형성하고, 이를 패터닝하여 형성될 수 있다. 이 때, 에피택시얼층은 서로 다른 격자 크기를 갖는 복수의 에피택시얼층들을 포함할 수 있다. 활성 패턴들(AP)은 제1 방향(D1)으로 연장되고, 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 배열될 수 있다. 일 실시예에 따르면, 인접한 활성 패턴들(AP) 사이의 간격들은 실질적으로 서로 동일할 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 인접한 활성 패턴들(AP) 사이의 간격들은 서로 다를 수 있다. 기판(100)은 반도체 기판(100)일 수 있다. 일 예로, 기판(100)은 실리콘 기판(100) 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.
트렌치들(101) 내에 소자분리 패턴들(103)이 형성될 수 있다. 소자분리 패턴(103)은 활성 패턴들(AP)의 상부를 노출하도록 형성될 수 있다. 소자분리 패턴들(103)에 의해 노출된 활성 패턴들(AP)의 상부는 활성 핀들(AF)로 정의될 수 있다. 소자분리 패턴들(103)은 산화물(일 예로, 실리콘 산화물), 질화물(일 예로, 실리콘 질화물), 및/또는 산질화물(일 예로, 실리콘 산질화물)을 포함할 수 있다.
도 8을 참조하면, 기판(100) 상에 희생 게이트 구조체들(SGS)이 형성될 수 있다. 희생 게이트 구조체들(SGS)은 제1 방향(D1)을 따라 배열되고, 제2 방향(D2)으로 연장되어 활성 핀들(AF)을 가로지를 수 있다. 희생 게이트 구조체들(SGS) 각각은 기판(100) 상에 차례로 적층된 식각 정지 패턴(105), 희생 게이트 패턴(110) 및 게이트 마스크 패턴(115)을 포함할 수 있다. 식각 정지 패턴(105) 및 희생 게이트 패턴(110)은 활성 핀들(AF)의 상면 및 측벽들을 덮으며, 소자분리 패턴들(103)의 상면 상으로 연장될 수 있다. 게이트 마스크 패턴(115)은 희생 게이트 패턴(110)의 상면 상에 배치되어, 희생 게이트 패턴(110)의 상면을 따라 연장될 수 있다. 희생 게이트 구조체들(SGS)은 기판(100) 상에 활성 핀들(AF)을 덮는 식각 정지막, 희생 게이트막 및 게이트 마스크막을 순차적으로 형성하고, 이를 패터닝하여 형성될 수 있다. 식각 정지막은 일 예로, 실리콘 산화물을 포함할 수 있다. 희생 게이트막은 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 희생 게이트막은 폴리 실리콘을 포함할 수 있다. 희생 게이트막은 CVD(Chemical Vapor Deposition:), PVD(Physical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 공정에 의해 형성될 수 있다. 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
이어서, 희생 게이트 구조체들(SGS)의 측벽 상에 게이트 스페이서들(SP)이 형성될 수 있다. 일 실시예에 따르면, 게이트 스페이서들(SP)은 기판(100) 상에 희생 게이트 구조체들(SGS)을 콘포말하게 덮는 게이트 스페이서막을 형성한 후, 희생 게이트 구조체들(SGS)의 상면이 노출될 때까지 게이트 스페이서막을 식각하여 형성될 수 있다. 게이트 스페이서막은 일 예로, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 게이트 스페이서막은 CVD 또는 ALD와 같은 증착 공정에 의해 형성될 수 있다.
희생 게이트 구조체들(SGS) 양 측의 활성 패턴들(AP) 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 일 실시예에 따르면, 소스/드레인 영역들(SD)의 형성 전에 희생 게이트 구조체들(SGS) 양 측의 활성 패턴들(AP)의 상부가 리세스될 수 있고, 소스/드레인 영역들(SD)은 리세스된 활성 패턴들(AP) 상에 형성될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 활성 패턴들(AP)의 상부를 리세스 하는 것은, 기판(100) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하는 것을 포함할 수 있다. 일 실시예에 있어서, 소스/드레인 영역들(SD) 각각은 그 아래의 활성 패턴(AP)을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 소스/드레인 영역들(SD)이 NMOSFET을 구성하는 경우, 소스/드레인 영역들(SD)은 활성 핀들(AF)에 인장성 스트레인을 제공하도록 형성될 수 있다. 일 예로, 기판(100)이 실리콘 기판(100)인 경우, 소스/드레인 영역들(SD)은 Si보다 격자 상수가 작은 SiC층, 또는 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층으로 형성될 수 있다. 소스/드레인 영역들(SD)이 PMOSFET을 구성하는 경우, 소스/드레인 영역들(SD)은 활성 핀들(AF)에 압축성 스트레인을 제공하도록 형성될 수 있다. 일 예로, 기판(100)이 실리콘 기판(100)인 경우, 소스/드레인 영역들(SD)은 Si보다 격자 상수가 큰 SiGe층으로 형성될 수 있다. 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 소스/드레인 영역들(SD)에 불순물이 도핑될 수 있다. 소스/드레인 영역들(SD)이 에피택시얼 성장 공정에 의해 형성됨에 따라, 소스/드레인 영역들(SD)은 실질적으로 네거티브하게 경사진 하부 측벽들, 및 실질적으로 포지티브하게 경사진 상부 측벽들을 가질 수 있다. 이에 따라, 소스/드레인 영역들(SD)은 상부는 쐐기 형상을 가질 수 있다. 일 실시예에 따르면, 소스/드레인 영역들(SD)의 최상부는 활성 핀들(AF)의 상면보다 높을 수 있다.
일 실시예에 따르면, 도시된 바와 같이, 인접한 소스/드레인 영역들(SD)의 측벽들은 서로 접할 수 있다. 이는 인접한 활성 패턴들(AP) 사이의 간격이 좁은 경우에 있어서, 에피택시얼 성장 공정 동안 소스/드레인 영역들(SD)의 성장량을 조절하여 구현될 수 있다. 이 경우, 희생 게이트 구조체들(SGS) 사이에서, 서로 접하는 소스/드레인 영역들(SD)의 측벽들 아래에 제1 에어 갭들(AG1)이 형성될 수 있다. 즉, 제1 에어 갭들(AG1)은, 희생 게이트 구조체들(SGS) 사이에서, 서로 접하는 소스/드레인 영역들(SD)의 하부 측벽들 사이에 형성될 수 있다. 한편, 다른 실시예에 따르면, 도시된 바와 달리, 소스/드레인 영역들(SD)의 측벽들은 접하지 않을 수 있다.
도 9를 참조하면, 소스/드레인 영역들(SD)이 형성된 기판(100) 상에, 희생막(120)이 형성될 수 있다. 희생막(120)은 희생 게이트 구조체들(SGS) 사이의 공간을 채우며, 희생 게이트 구조체들(SGS)의 상면을 덮도록 형성될 수 있다. 희생막(120)은 탄화수소 계열의 절연막으로 형성될 수 있다. 일 예로, 희생막(120)은 SOH막(spin on hardmask) 일 수 있다.
도 10을 참조하면, 희생막(120)이 리세스될 수 있다. 리세스된 희생막(120a)은 희생 게이트 구조체들(SGS)의 상부 측벽들을 노출할 수 있다. 구체적으로, 리세스된 희생막(120a)의 상면은 희생 게이트 패턴(110)의 상면보다 낮고, 소스/드레인 영역들(SD)의 최상부보다 높을 수 있다. 일 실시예에 있어서, 희생막(120)을 리세스하는 것은, 희생막(120)을 선택적으로 제거하는 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
도 11을 참조하면, 리세스된 희생막(120a)이 패터닝 되어 희생 콘택 패턴들(121)이 형성될 수 있다. 본 실시예에서, 희생 콘택 패턴들(121)은 복수의 소스/드레인 영역들(SD) 상에 배치되어, 이들의 상부 측벽들을 공통적으로 덮도록 형성될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 도시된 바와 달리, 희생 콘택 패턴들(121)은 각각의 소스/드레인 영역들 상에 국소적으로 배치되도록 형성될 수 있다. 일 실시예에 따르면, 희생 콘택 패턴들(121)은 기판(100) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각마스크로 리세스된 희생막(120a)을 이방성 식각하여 형성될 수 있다. 한편, 제1 에어 갭들(AG1)이 형성되지 않은 소스/드레인 영역들(SD)의 하부 측벽들 아래에, 잔류 희생 패턴들(122)이 형성될 수 있다. 이는, 이방성 식각 공정의 특성 상, 소스/드레인 영역들(SD)의 하부 측벽들 아래의 리세스된 희생막(120a)은 식각되지 않고 잔류될 수 있기 때문이다. 본 실시예에서, 희생 콘택 패턴들(121)이 희생 게이트 구조체들(SGS) 사이에만 형성되는 것으로 도시하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
도 12를 참조하면, 도 11의 결과물 상에 캡핑막(125)이 콘포말하게 형성될 수 있다. 즉, 캡핑막(125)은 도 11의 결과물을 콘포말하게 덮을 수 있다. 이에 따라, 캡핑막(125)은 희생 콘택 패턴들(121)의 측벽들 및 상면과 접하며 이들을 덮을 수 있다. 또한, 캡핑막(125)은 잔류 희생 패턴들(122)의 측벽들과 접하며 이들을 덮을 수 있다. 일 실시예에 있어서, 캡핑막(125)은 원자층 증착 공정에 의해 형성될 수 있다. 일 예로, 증착 공정에 의해 형성된 실리콘 산화막 또는 다공성 실리콘산화탄화수소막일 수 있다. 캡핑막(125)이 실리콘 산화막인 경우, 캡핑막(125)은 다공성 실리콘산화탄화수소막인 경우보다 상대적으로 얇은 두께를 가지도록 형성될 수 있다. 일 예로, 캡핑막(125)이 실리콘 산화막인 경우, 캡핑막(125)은 1 내지 1.5 nm의 두께를 가지도록 형성될 수 있다.
도 13을 참조하면, 캡핑막(125)으로 덮인 희생 콘택 패턴들(121)이 선택적으로 제거될 수 있다. 일 실시예에 있어서, 희생 콘택 패턴들(121)의 선택적 제거는 애싱 공정을 이용하여 수행될 수 있다. 애싱 공정은 일 예로, 20~400℃ 온도에서 수소 라디칼 또는 산소 라디칼을 생성할 수 있는 암모니아(NH3), 수소(H2) 일산화이질소(N2O), 산소(O2), 이산화탄소(CO2) 및 일산화탄소(CO) 중에 적어도 하나의 가스를 공급하여 진행될 수 있다. 이때, 애싱 공정에서 생성된 수소 라디칼 또는 산소 라디칼은 캡핑막(125)을 통과해서 희생 콘택 패턴들(121)을 구성하는 탄화수소와 반응할 수 있다. 이에 따라, 희생 콘택 패턴들(121)이 메탄(CH3)이나 이산화탄소(CO2) 또는 일산화탄소(CO)의 가스 형태로 변해 캡핑막(125)을 통과해서 빠져나갈 수 있다. 그 결과, 희생 콘택 패턴들(121)이 제거됨과 동시에 희생 콘택 패턴들(121)이 제거된 공간에 제2 에어 갭들(AG2)이 형성될 수 있다. 여기서, 제2 에어 갭들(AG2)은 희생 콘택 패턴들(121)의 측벽들 및 상면을 덮는 캡핑막(125)과 희생 콘택 패턴들(121)과 접하는 게이트 스페이서들(SP)에 의해 정의될 수 있다. 애싱 공정이 진행되는 동안, 잔류 희생 패턴들(122)도 함께 제거될 수 있다. 이에 따라, 잔류 희생 패턴들(122)이 제거된 공간에 제3 에어 갭들(AG3)이 형성될 수 있다. 한편, 다른 실시예에 있어서, 희생 콘택 패턴들(121)은 자외선을 이용하는 공정에 의해 선택적으로 제거될 수도 있다.
도 14를 참조하면, 기판(100)의 전면 상에 콘택 식각 정지막(127)이 콘포말하게 형성될 수 있다. 즉, 콘택 식각 정지막(127)은 캡핑막(125)과 접하며 캡핑막(125) 상에 콘포말하게 형성될 수 있다. 콘택 식각 정지막(127)은 게이트 스페이서들(SP)과 동일한 물질로 형성될 수 있다. 즉, 콘택 식각 정지막(127)은 후술할 제1 층간 절연막(130)과 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 콘택 식각 정지막(127)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 콘택 식각 정지막(127)은 CVD 공정 또는 ALD 공정에 의해 형성될 수 있다. 이하 설명의 편의를 위해, 제2 에어 갭들(AG2)의 상면 상에 배치되는 캡핑막(125)의 일부 및 콘택 식각 정지막(127)의 일부는 수평부(HP)로 지칭되고, 제2 에어 갭들(AG2)의 측벽들 상에 배치되는 캡핑막(125)의 다른 일부 및 콘택 식각 정지막(127)의 다른 일부는 수직부(VP)로 지칭될 수 있다.
이어서, 기판(100) 상에 제1 층간 절연막(130)이 형성될 수 있다. 제1 층간 절연막(130)은 희생 게이트 구조체들(SGS) 사이를 채우며, 희생 게이트 구조체들(SGS)의 상면을 덮도록 형성될 수 있다. 제1 층간 절연막(130)은 일 예로, 실리콘 산화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 도시된 바와 달리, 제1 층간 절연막(130)의 상면은 단차를 가질 수 있다.
도 15를 참조하면, 제1 층간 절연막(130)이 평탄화되어, 희생 게이트 패턴들(110)의 상면이 노출될 수 있다. 제1 층간 절연막(130)의 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 이 후, 평탄화된 제1 층간 절연막(130)이 일부 리세스 되어 희생 게이트 패턴들(110)의 양측에 리세스 영역들(RS)이 형성될 수 있다. 리세스 영역들(RS)은 콘택 식각 정지막(127)의 일부를 노출할 수 있다. 제1 층간 절연막(130)의 리세스는, 제1 층간 절연막(130)을 선택적으로 제거하는 건식 식각 공정을 이용하여 수행될 수 있다. 즉, 건식 식각 공정은 희생 게이트 패턴(110), 게이트 스페이서(SP) 및 콘택 식각 정지막(127)에 대해 충분한 식각 선택비를 갖는 에천트를 이용하여 수행될 수 있다.
도 16을 참조하면, 각각의 리세스 영역들(RS) 내에 보호 절연 패턴(135) 및 보호 절연 패턴(135) 상의 매립 절연 패턴(140)이 형성될 수 있다. 상세하게, 기판(100) 상에 리세스 영역(RS)의 일부를 채우는 보호 절연막이 형성될 수 있다. 보호 절연막은 일 예로, 실리콘 질화막을 포함할 수 있다. 보호 절연막 상에 매립 절연막이 형성되어, 리세스 영역(RS)의 잔부를 채울 수 있다. 매립 절연막은 일 예로, 실리콘 산화막을 포함할 수 있다. 이어서, 희생 게이트 패턴(110)의 상면이 노출될 때까지 매립 절연막 및 보호 절연막을 평탄화하여 보호 절연 패턴(135) 및 매립 절연 패턴(140)이 형성될 수 있다. 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 한편, 다른 실시예에 따르면, 리세스 영역(RS)은 보호 절연막으로 전부 채워질 수 있다. 이 경우, 도시된 바와 달리, 각각의 리세스 영역들(RS) 내에는 보호 절연 패턴(135)만 형성될 수 있다. 보호 절연 패턴(135)은 후속에서 설명할 갭 영역들(141)의 형성 공정 동안 제1 층간 절연막(130)을 보호하는 역할을 수행할 수 있다.
도 17을 참조하면, 노출된 희생 게이트 패턴(110)을 제거하여, 게이트 스페이서들(SP)사이에서 활성 핀들(AF)을 노출하는 갭 영역들(141)이 형성될 수 있다. 갭 영역들(141)은 희생 게이트 패턴(110) 및 식각 정지 패턴(105)을 선택적으로 제거하는 식각 공정을 수행하여 형성될 수 있다.
도 18을 참조하면, 각각의 갭 영역들(141)을 채우는 예비 게이트 유전 패턴(PGD) 및 예비 게이트 전극(PGE)이 형성될 수 있다. 구체적으로, 갭 영역(141)을 포함하는 기판(100) 상에 게이트 유전막이 형성되어, 갭 영역(141)의 일부를 채울 수 있다. 게이트 유전막은 활성 핀들(AF)을 덮도록 형성될 수 있다. 게이트 유전막은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 게이트 유전막은 일 예로, 원자층 증착 공정을 수행하여 형성될 수 있다. 게이트 유전막 상에 게이트막이 형성되어, 갭 영역(141)의 잔부를 채울 수 있다. 게이트막은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 차례로 적층된 게이트 유전막 및 게이트 막을 평탄화한 하여 예비 게이트 유전 패턴(PGD) 및 예비 게이트 전극(PGE)이 형성될 수 있다. 평탄화 공정에 의해 매립 절연 패턴(140) 및 게이트 스페이서들(SP)의 상면들이 노출될 수 있다. 예비 게이트 유전 패턴(PGD)은 예비 게이트 전극(PGE)의 바닥면을 따라 연장될 수 있고, 예비 게이트 전극(PGE)의 양 측벽들 상에 배치되어 예비 게이트 전극(PGE)과 게이트 스페이서들(SP) 사이에 개재될 수 있다.
도 19를 참조하면, 예비 게이트 전극(PGE)의 상부가 리세스되어 게이트 전극(GE)이 형성될 수 있다. 상세하게, 예비 게이트 전극(PGE)의 리세스는 예비 게이트 전극(PGE)을 선택적으로 제거하는 식각 공정을 이용하여 수행될 수 있다. 일 실시예에 있어서, 식각 공정은 게이트 전극(GE)의 상면이 제2 에어 갭들(AG2)의 상면보다 낮은 레벨에 위치할 때까지 수행될 수 있다. 즉, 게이트 전극(GE)의 상면은 제2 에어 갭들(AG2)의 상면보다 낮을 수 있다. 이 후, 게이트 전극(GE)의 상면보다 높은 레벨에 위치하는 예비 게이트 유전 패턴(PGD)이 제거되어 게이트 유전 패턴(GD)이 형성될 수 있다.
이어서, 게이트 전극(GE) 상에 게이트 캡핑 패턴(GP)이 형성될 수 있다. 상세하게, 게이트 캡핑막이 형성되어 갭 영역(141)의 잔부를 채울 수 있다. 이 후, 게이트 캡핑막을 평탄화하여 게이트 캡핑 패턴(GP)이 형성될 수 있다. 게이트 캡핑막의 평탄화는 제1 층간 절연막(130)이 노출될 때까지 수행될 수 있다. 평탄화 공정의 결과, 보호 절연 패턴(135) 및 매립 절연 패턴(140)은 제거될 수 있다. 게이트 캡핑막은 일 예로, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 게이트 캡핑막은 CVD 공정에 의해 형성될 수 있다. 게이트 전극(GE) 아래에 배치되는 활성 핀들(AF)은 채널 영역들(CH)로 정의된다. 채널 영역들(CH)은 소스/드레인 영역들(SD) 사이에 게재될 수 있다. 게이트 유전 패턴(GD), 게이트 전극(GE), 및 게이트 캡핑 패턴(GP)은 게이트 구조체(GS)로 정의된다.
도 20을 참조하면, 게이트 구조체(GS)를 포함하는 결과물 상에 제2 층간 절연막(150)이 형성될 수 있다. 제2 층간 절연막(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 제 2 층간 절연막은 CVD 공정에 의해 형성될 수 있다.
이어서, 제2 층간 절연막(150), 제1 층간 절연막(130), 콘택 식각 정지막(127), 및 캡핑막(125)을 관통하여 제2 에어 갭들(AG2)을 오픈하는 콘택 홀들(155)이 형성될 수 있다. 콘택 홀들(155)은 제2 층간 절연막(150) 상에 마스크 패턴(미도시)을 형성한 후, 이를 식각 마스크로 하는 이방성 식각 공정을 수행하여 형성될 수 있다. 이방성 식각 공정은, 제2 에어 갭들(AG2)의 상면을 덮는 캡핑막(125) 및 콘택 식각 정지막(127)의 일부(즉, 수평부(HP))가 제거될 때까지 수행될 수 있다. 그 결과, 콘택 홀들(155)은 제2 에어 갭들(AG2)과 연결되어 복수의 소스/드레인 영역들(SD)을 노출할 수 있다. 이에 더해, 콘택 홀들(155)은 게이트 구조체들(GS)의 측벽들 상에 위치하는 콘택 식각 정지막(127)의 일부를 노출할 수 있다. 즉, 콘택 홀들(155)은 게이트 구조체들(GS)의 측벽들 상의 콘택 식각 정지막(127)에 자기 정렬 되는 형태로 형성될 수 있다.
일 실시예에 따르면, 도 20에 도시된 바와 같이, 제2 방향(D2)에 따른 일 단면의 관점에서, 콘택 홀들(155)과 제2 에어 갭들(AG2)의 경계에서, 콘택 홀들(155)의 폭이 제2 에어 갭들(AG2)의 폭보다 작게 형성되는 경우, 수평부(HP)의 일부가 제거되어 제2 에어 갭들(AG2)이 오픈될 수 있다.
다른 실시예에 따르면, 도 21에 도시된 바와 같이, 제2 방향(D2)에 따른 일 단면의 관점에서, 콘택 홀들(155)과 제2 에어 갭들(AG2)의 경계에서, 콘택 홀들(155)의 폭이 제2 에어 갭들(AG2)의 폭보다 크게 형성되는 경우, 수평부(HP)의 전부가 제거되어 제2 에어 갭들(AG2)이 오픈될 수 있다. 이 때, 수평부(HP)가 제거되는 동안 수직부(VP)에 인접한 제1 층간 절연막(130)이 더 식각될 수 있다.
일반적으로, 에피택시얼 패턴으로 형성되는 소스/드레인 영역들의 상부는 쐐기 형상을 가질 수 있다. 이에 따라, 소스/드레인 영역들을 노출하는 콘택 홀의 형성 시, 콘택 홀에 먼저 노출되는 소스/드레인 영역들의 최상부는 손실될 수 있다. 이러한 손실을 최소화하기 위해, 소스/드레인 영역들 상에 콘택 식각 정지막이 형성될 수 있다. 그러나, 소스/드레인 영역들 상의 콘택 식각 정지막의 제거가 용이하지 않을 뿐만 아니라, 이의 제거 과정에서 소스/드레인 영역들의 최상부는 손실을 피하기 어려울 수 있다. 이는 콘택 식각 정지막의 프로파일 역시 쐐기 형상을 가지게 때문이다. 본 발명의 개념에 따르면, 소스/드레인 영역들 상에 에어 갭을 형성함으로써, 에어 갭을 오픈 하기 위한 식각 공정만을 수행하여 소스/드레인 영역들을 노출할 수 있다. 이에 따라, 콘택 홀 형성을 위한 식각 공정에서의 소스/드레인 영역들의 식각 손상을 방지할 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
다시 도 5를 참조하면, 제2 에어 갭들(AG2) 및 콘택 홀들(155) 내에 소스/드레인 콘택(160)이 형성될 수 있다. 구체적으로, 소스/드레인 콘택(160)은 기판(100) 상에 제2 에어 갭들(AG2) 및 콘택 홀들(155)을 채우는 도전성 물질막을 형성한 후, 제2 층간 절연막(150)의 상면이 노출될 때까지 도전성 물질막을 평탄화하여 형성될 수 있다. 일 실시예에 있어서, 도전성 물질막을 형성하는 것은 제1 도전막 및 제2 도전막을 순차적으로 증착하는 것을 포함할 수 있다. 제1 도전막은 배리어 도전막일 수 있다. 일 예로, 제1 도전막은 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 제2 도전막은 금속막일 수 있다. 일 예로, 제2 도전막은 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나를 포함할 수 있다. 이에 더해, 제1 도전막의 형성 후 열처리 공정이 수행되어 제1 도전막과 각각의 소스/드레인 영역들(SD) 사이에 금속 실리사이드막이 형성될 수 있다. 금속 실리사이드막은 일 예로, 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
도시하지는 않았지만, 제2 층간 절연막(150) 상에 소스/드레인 콘택(160)과 접속하는 배선들이 형성될 수 있다. 배선들은 도전 물질을 포함할 수 있다.
이하 도 22 및 도 23을 참조하여, 본 발명의 제3 실시예에 따른 반도체 소자에 대해 설명한다. 도 22은 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 23은 도 22의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 따른 단면도이다. 설명의 간소화를 위해 제1 및 제2 실시예들에서 설명한 것과 다른 점을 위주로 설명한다.
도 22 및 도 23을 참조하면, 게이트 구조체들(GS) 사이에 복수의 소스/드레인 영역들(SD)과 공통적으로 연결되는 연결 도전 패턴들(147)이 배치될 수 있다. 즉, 연결 도전 패턴들(147)은 복수의 소스/드레인 영역들(SD)의 상부 측벽들과 접할 수 있다. 평면적 관점에서, 연결 도전 패턴들(147)은 복수의 활성 패턴들(AP)을 가로지를 수 있다. 연결 도전 패턴들(147)의 상면은 게이트 구조체들(GS)의 상면과 실질적으로 동일한 높이를 가질 수 있다. 연결 도전 패턴들(147)은 제2 실시예의 소스/드레인 콘택(160)의 제1 부분(P1a)에 대응할 수 있다. 그러나, 본 실시예의 경우, 제2 실시예에서와 달리, 게이트 스페이서들(SP)과 연결 도전 패턴들(147) 사이에 절연 물질이 게재되지 않는다. 연결 도전 패턴들(147)은 금속 실리사이드막(일 예로, 티타늄-실리사이드, 탄탈륨-실리사이드, 또는 텅스텐-실리사이드), 배리어 도전막(일 예로, 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막), 및/또는 금속막(일 예로, 텅스텐, 티타늄 또는 탄탈륨)을 포함할 수 있다.
제2 층간 절연막(150)을 관통하여 연결 도전 패턴들(147)과 접하는 소스/드레인 콘택(160)이 배치될 수 있다. 소스/드레인 콘택(160)은 제2 실시예의 소스/드레인 콘택(160)의 제3 부분(P3a)에 대응할 수 있다. 그러나, 본 실시예의 경우, 제2 실시예에서와 달리, 소스/드레인 콘택(160)은 그 아래의 연결 도전 패턴들(147)과 일체를 이루지 않는다. 소스/드레인 콘택(160)은 배리어 도전막(일 예로, 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막), 및/또는 금속막(일 예로, 텅스텐, 티타늄 또는 탄탈륨)을 포함할 수 있다. 그 외 구성들은 제1 및 제2 실시예에서 설명한 바와 동일/유사할 수 있다.
제2 층간 절연막(150) 상에 소스/드레인 콘택(160)과 접속하는 배선들이 배치될 수 있다. 배선들은 소스/드레인 콘택(160), 및 연결 도전 패턴들(147)을 통해 소스/드레인 영역들(SD)에 전기적으로 연결될 수 있다. 배선들은 도전 물질을 포함할 수 있다.
이하 도 24 및 도 25를 참조하여, 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다. 도 24 및 도 25는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로 도 22의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 설명의 간소화를 위해 제2 실시예의 제조 방법과 중복되는 내용의 설명은 생략한다.
도 24를 참조하면, 제2 에어 갭들(AG2)을 오픈하는 개구부들(145)이 형성될 수 있다. 개구부들(145)은 도 19의 결과물 상에 마스크 패턴(미도시)을 형성하고, 이를 식각마스크로하는 식각 공정을 수행하여 형성될 수 있다. 개구부들(145)은 제2 에어 갭들(AG2)과 연결되어 복수의 소스/드레인 영역들(SD)을 노출할 수 있다.
도 25를 참조하면, 제2 에어 갭들(AG2) 내에 연결 도전 패턴들(147)이 형성될 수 있다. 연결 도전 패턴들(147)은 제2 에어 갭들(AG2) 내에 도전 물질을 채우고, 평탄화 공정을 수행하여 형성될 수 있다. 평탄화 공정은 수평부(HP)가 전부 제거될 때까지 수행될 수 있다. 그 결과, 연결 도전 패턴들(147)과 게이트 스페이서들(SP) 사이에 캡핑막(125) 및 콘택 식각 정지막(127)과 같은 절연 물질이 게재되지 않을 수 있다. 평탄화 공정은 에치백 및/또는 CMP 공정을 포함할 수 있다. 연결 도전 패턴들(147)
다시 도 23을 참조하면, 도 24의 결과물 상에 연결 도전 패턴들을 노출하는 콘택 홀들(155)을 포함하는 제2 층간 절연막을 형성될 수 있다. 이 후, 콘택 홀들(155) 내에 소스/드레인 콘택(160)이 형성될 수 있다.
도시하지는 않았지만, 제2 층간 절연막(150) 상에 소스/드레인 콘택(160)과 접속하는 배선들이 형성될 수 있다. 배선들은 도전 물질을 포함할 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다. 도 26을 참조하면, 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(paSS transistor)일 수 있고, 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다. 본 발명의 실시예들에 따른 트랜지스터들은 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2) 중 하나일 수 있고, 제2 트렌지스터(TR2, 도 1 참조)는 부하 트랜지스터들(TL1, TL2)중 하나일 수 있다.
제 1 구동 트랜지스터(TD1)와 제 1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(VSS)에 전기적으로 연결되고, 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)와 제 2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)의 소스 영역은 접지선(VSS)에 전기적으로 연결되고, 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
제 1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 제 2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 전원선(Vcc) 및 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 제 1 부하 트랜지스터(TL1)의 드레인 영역, 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 제 2 부하 트랜지스터(TL2)의 드레인 영역, 제 2 구동 트랜지스터(TD2)의 드레인 영역 및 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 제 1 구동 트랜지스터(TD1)의 게이트 전극(GE) 및 제 1 부하 트랜지스터(TL1)의 게이트 전극(GE)은 제 2 노드(N2)에 전기적으로 연결되고, 제 2 구동 트랜지스터(TD2)의 게이트 전극(GE) 및 제 2 부하 트랜지스터(TL2)의 게이트 전극(GE)은 제 1 노드(N1)에 전기적으로 연결될 수 있다. 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극(GE)들은 워드라인(WL)에 전기적으로 연결될 수 있다. 제 1 구동 트랜지스터(TD1), 제 1 전송 트랜지스터(TT1), 및 제 1 부하 트랜지스터(TL1)는 제 1 하프 셀(H1)을 구성하고, 제 2 구동 트랜지스터(TD2), 제 2 전송 트랜지스터(TT2), 및 제 2 부하 트랜지스터(TL2)는 제 2 하프 셀(H2)을 구성할 수 있다.
도 27은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 27을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital aSSistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireleSS phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 28은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 28을 참조하면, 전자 장치(1200)는 반도체 칩(1210)을 포함할 수 있다. 반도체 칩(1210)은 프로세서(Processor; 1211), 임베디드 메모리(Embedded Memory; 1213) 및 캐시 메모리(Cache Memory; 1215)를 포함할 수 있다.
프로세서(1211)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 하나 이상의 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다. 프로세서 코어들(C1-Cn)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
전자 장치(1200)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 프로세서(1211)는 어플리케이션 프로세서(Application Processor)일 수 있다.
임베디드 메모리(1213)는 프로세서(1211)와 제1 데이터(DAT1)를 교환할 수 있다. 제1 데이터(DAT1)는 하나 이상의 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 임베디드 메모리(1213)는 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 임베디드 메모리(1213)는 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 즉, 임베디드 메모리(1213)는 프로세서(1211)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
일 실시예에 따르면, 전자 장치(1200)는 웨어러블(Wearable) 전자 장치에 적용될 수 있다. 웨어러블 전자 장치는 많은 양의 연산을 필요로 하는 기능보다 적은 양의 연산을 필요로 하는 기능을 더 많이 수행할 수 있다. 따라서, 전자 장치(1200)가 웨어러블 전자 장치에 적용될 경우, 임베디드 메모리(1213)는 큰 버퍼 용량을 갖지 않아도 무방할 수 있다.
임베디드 메모리(1213)는 SRAM일 수 있다. SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. SRAM이 반도체 칩(1210)에 임베디드되면, 작은 크기를 갖고 빠른 속도로 작동하는 전자 장치(1200)가 구현될 수 있다. 나아가, SRAM이 반도체 칩(1210)에 임베디드되면, 전자 장치(1200)의 작동 전력(Active Power)의 소모량이 감소할 수 있다. SRAM은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
캐시 메모리(1215)는 하나 이상의 프로세서 코어들(C1 내지 Cn)과 함께 반도체 칩(1210) 위에 실장될 수 있다. 캐시 메모리(1215)는 캐시 데이터(DATc)를 저장할 수 있다. 캐시 데이터(DATc)는 하나 이상의 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 캐시 메모리(1215)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다. 일 예로, 캐시 메모리(1215)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 캐시 메모리(1215)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 캐시 메모리(1215)가 이용되는 경우, 프로세서(1211)가 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 캐시 메모리(1215)가 이용되는 경우, 전자 장치(1200)의 작동 속도가 빨라질 수 있다.
이해를 돕기 위해, 도 28에서, 캐시 메모리(1215)는 프로세서(1211)와 별개의 구성 요소로 도시되었다. 그러나, 캐시 메모리(1215)는 프로세서(1211)에 포함되도록 구성될 수 있다. 도 28은 본 발명의 기술 사상의 보호 범위를 제한하기 위한 것은 아니다.
프로세서(1211), 임베디드 메모리(1213) 및 캐시 메모리(1215)는 다양한 인터페이스 규약에 기초하여 데이터를 전송할 수 있다. 예컨대, 프로세서(1211), 임베디드 메모리(1213) 및 캐시 메모리(1215)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnect) Express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), UFS(Universal Flash Storage) 등 중에서 하나 이상의 인터페이스 규약에 기초하여 데이터를 전송할 수 있다.
전자 시스템(도 27의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 29은 전자 시스템(도 27의 1100)이 모바일 폰(2000)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 27의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판으로부터 돌출된 활성 패턴;
    상기 활성 패턴을 가로지르는 게이트 구조체들;
    상기 게이트 구조체들의 측벽들 상의 게이트 스페이서들;
    상기 게이트 구조체들 사이의 상기 활성 패턴 상에 배치되는 소스/드레인 영역; 및
    상기 소스/드레인 영역 상에 배치되어, 이와 연결된 소스/드레인 콘택; 및
    상기 게이트 스페이서와 상기 소스/드레인 콘택 사이에 개재되며 가스가 통과될 수 있는 캡핑막을 포함하고,
    상기 소스/드레인 콘택은:
    상기 게이트 구조체들 사이에 게재되고, 상기 게이트 스페이서들과 접하는 제1 부분;
    상기 게이트 구조체들 사이에서 상기 제1 부분 상에 배치되고, 상기 게이트 스페이서들과 접하지 않는 제2 부분; 및
    상기 제2 부분 상에 배치되고 상기 게이트 스페이서 위로 돌출되는 제3 부분을 포함하되,
    상기 캡핑막은 연장되어 상기 소스/드레인 영역과 접하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 내지 제3 부분들은, 상기 제1 부분이 상기 제2 부분과 연결되고, 상기 제2 부분이 상기 제3 부분과 연결되어 일체를 이루는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제2 부분과 상기 게이트 스페이서 사이에서 상기 캡핑막의 상부는 상기 게이트 스페이서와 접하되 상기 제2 부분과 이격되고 상기 캡핑막의 하부는 상기 제1 부분의 상부면을 덮는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제2 부분과 상기 캡핑막 사이에 개재되는 콘택 식각 정지막을 더 포함하되,
    상기 제2 부분과 상기 게이트 스페이서 사이에서 상기 캡핑막은 상기 콘택 식각 정지막의 하부면을 덮는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 게이트 구조체들 각각은:
    상기 활성 패턴을 가로지르는 게이트 전극;
    상기 게이트 전극 상의 게이트 캡핑 패턴; 및
    상기 활성 패턴과 상기 게이트 전극 사이의 게이트 유전 패턴을 포함하되,
    상기 게이트 구조체의 상면의 높이는 상기 게이트 캡핑 패턴의 상면의 높이로 정의되되, 상기 제2 부분과 상기 게이트 스페이서 사이에서 상기 캡핑막의 하면은 상기 게이트 캡핑 패턴의 상면보다 낮고, 상기 게이트 전극의 상면보다 높은 반도체 소자.
  6. 제 1 항에 있어서,
    상기 활성 패턴은 제1 방향으로 연장되고,
    상기 게이트 구조체는 상기 제1 방향과 교차하는 제2 방향으로 연장되되,
    상기 제1 방향에 따른 일 단면의 관점에서, 상기 제1 부분의 제1 폭은 상기 제2 부분의 제2 폭보다 큰 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제2 방향에 따른 일 단면의 관점에서, 상기 제1 부분의 제3 폭은 상기 제2 부분의 제4 폭보다 큰 반도체 소자.
  8. 제 6 항에 있어서,
    상기 제2 방향에 따른 일 단면의 관점에서, 상기 제1 부분의 제3 폭은 상기 제2 부분의 제4 폭보다 작은 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제2 방향에 따른 일 단면의 관점에서, 상기 제2 부분의 하부는 상기 제1 부분 옆으로 돌출되되 상기 제1 부분과 이격되는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 소스/드레인 영역은:
    상기 활성 패턴과 접하며, 네거티브하게 경사진 측벽들을 갖는 하부; 및
    상기 하부로부터 연장되고, 포지티브하게 경사진 측벽들을 갖는 상부를 포함하고,
    상기 캡핑막은 상기 소스/드레인 영역의 상기 상부를 덮되 상기 소스/드레인 영역의 상기 하부와 이격되는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 하부의 상기 측벽들 중 하나와 상기 캡핑막 사이에 에어갭이 형성되는 반도체 소자.
  12. 제 1 항에 있어서,
    상기 활성 패턴은 복수 개로 제공되고,
    상기 소스/드레인 영역은 각각의 상기 활성 패턴들 상에 배치되어 복수 개로 제공되고,
    상기 소스/드레인 콘택은 상기 복수의 활성 패턴들을 가로지르며, 상기 복수 개의 소스/드레인 영역들과 공통적으로 연결되는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 복수의 소스/드레인 영역들 중 서로 인접한 소스/드레인 영역들의 측벽들은 서로 접하는 반도체 소자.
  14. 기판으로부터 돌출된 활성 패턴을 형성하는 것;
    상기 활성 패턴을 가로지르는 희생 게이트 패턴들을 형성하는 것;
    상기 희생 게이트 패턴들의 측벽들 상에 게이트 스페이서들을 형성하는 것;
    상기 희생 게이트 패턴들 사이의 상기 활성 패턴 상에 소스/드레인 영역을 형성하는 것;
    상기 소스/드레인 영역 상에 희생 콘택 패턴을 형성하는 것;
    상기 희생 콘택 패턴을 도전 패턴으로 교체하는 것; 및
    상기 희생 게이트 패턴들을 게이트 전극들로 교체하는 것을 포함하고,
    상기 희생 콘택 패턴은 상기 게이트 스페이서들과 접하고,
    상기 희생 콘택 패턴은 탄화수소 계열의 절연 물질을 포함하고, 상기 희생 콘택 패턴의 상면은 상기 희생 게이트 패턴들의 상면보다 낮고,
    상기 희생 콘택 패턴을 도전 패턴으로 교체하는 것은:
    상기 희생 콘택 패턴의 측벽들 및 상면을 덮는 캡핑막을 형성하는 것;
    상기 희생 콘택 패턴을 제거하여, 상기 희생 콘택 패턴이 제거된 공간에 에어 갭을 형성하는 것; 및
    상기 에어 갭 내에 도전 물질을 채우는 것을 포함하는 반도체 소자의 제조 방법.
  15. 삭제
  16. 삭제
  17. 제 14 항에 있어서,
    상기 희생 콘택 패턴을 제거하는 것은 애싱 공정을 수행하여 상기 희생 콘택 패턴을 기화시키는 것을 포함하는 반도체 소자의 제조 방법.
  18. 제 14 항에 있어서,
    상기 에어 갭의 형성 후,
    상기 기판 상에 상기 캡핑막을 덮는 콘택 식각 정지막을 형성하는 것;
    상기 콘택 식각 정지막 상에 상기 게이트 전극들의 상면을 덮는 층간 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 에어 갭 내에 도전 물질을 채우는 것은,
    상기 층간 절연막, 상기 콘택 식각 정지막 및 상기 캡핑막을 관통하여 상기 에어 갭을 오픈하는 콘택 홀을 형성하는 것을 포함하고,
    상기 도전 물질은 상기 에어 갭 및 상기 콘택 홀을 채우는 반도체 소자의 제조 방법.
  20. 제 14 항에 있어서,
    상기 활성 패턴은 복수 개로 형성되고,
    상기 소스/드레인 영역은 각각의 상기 활성 패턴들 상에 배치되도록 복수 개로 형성되고,
    상기 희생 콘택 패턴은 상기 활성 패턴들을 가로지르며, 상기 복수 개의 소스/드레인 영역들과 공통적으로 연결되도록 형성되는 반도체 소자의 제조 방법.
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