KR102307207B1 - 전계 효과 트랜지스터를 포함하는 반도체 소자 - Google Patents

전계 효과 트랜지스터를 포함하는 반도체 소자 Download PDF

Info

Publication number
KR102307207B1
KR102307207B1 KR1020150041667A KR20150041667A KR102307207B1 KR 102307207 B1 KR102307207 B1 KR 102307207B1 KR 1020150041667 A KR1020150041667 A KR 1020150041667A KR 20150041667 A KR20150041667 A KR 20150041667A KR 102307207 B1 KR102307207 B1 KR 102307207B1
Authority
KR
South Korea
Prior art keywords
gate
gate electrode
contact
pattern
layer
Prior art date
Application number
KR1020150041667A
Other languages
English (en)
Other versions
KR20160116104A (ko
Inventor
윤창섭
권혁기
김민철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150041667A priority Critical patent/KR102307207B1/ko
Priority to US15/055,666 priority patent/US9768250B2/en
Priority to CN201610173543.2A priority patent/CN106024870B/zh
Publication of KR20160116104A publication Critical patent/KR20160116104A/ko
Application granted granted Critical
Publication of KR102307207B1 publication Critical patent/KR102307207B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects

Abstract

반도체 소자는, 일 방향으로 연장되는 활성 패턴들을 정의하는 소자분리막을 포함하는 기판, 상기 기판 상에 상기 활성 패턴들 및 상기 소자분리막을 가로지르는 게이트 전극, 및 상기 활성 패턴들 사이의 상기 소자분리막 상에 제공되고, 상기 게이트 전극에 연결되는 게이트 콘택을 포함한다. 상기 게이트 콘택은 상기 게이트 전극의 상부와 접하는 바디부 및 상기 게이트 전극의 일 측벽을 따라 상기 바디부로부터 상기 소자분리막으로 연장되는 연장부를 포함한다.

Description

전계 효과 트랜지스터를 포함하는 반도체 소자{SEMICONDUCTOR DEVICES INCLUDING FIELD EFFECT TRANSISTORS}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 복수의 로직 셀들을 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 이루고자 하는 기술적 과제는 저항 특성이 개선된 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조가 용이한 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 소자는, 일 방향으로 연장되는 활성 패턴들을 정의하는 소자분리막을 포함하는 기판; 상기 기판 상에 상기 활성 패턴들 및 상기 소자분리막을 가로지르는 게이트 전극; 및 상기 활성 패턴들 사이의 상기 소자분리막 상에 제공되고, 상기 게이트 전극에 연결되는 게이트 콘택을 포함할 수 있다. 상기 게이트 콘택은 상기 게이트 전극의 상부와 접하는 바디부(body portion) 및 상기 게이트 전극의 일 측벽을 따라 상기 바디부로부터 상기 소자분리막으로 연장되는 연장부를 포함할 수 있다.
일 실시예에 따르면, 상기 바디부의 하면의 높이는 상기 게이트 전극의 상면의 높이보다 낮을 수 있다.
일 실시예에 따르면, 상기 활성 패턴들의 각각은 상기 소자분리막에 의해 노출되는 활성 핀을 포함할 수 있다. 상기 연장부의 하면의 높이는 상기 활성 핀의 상면의 높이보다 낮을 수 있다.
일 실시예에 따르면, 상기 연장부의 상기 하면의 상기 높이는 상기 소자분리막의 상면의 높이보다 높을 수 있다.
본 발명에 따른 반도체 소자는, 상기 게이트 전극의 상기 일 측벽 상의 게이트 스페이서를 더 포함할 수 있다. 상기 게이트 스페이서의 적어도 일부는 상기 게이트 전극의 상기 일 측벽과 상기 연장부 사이에 개재될 수 있다.
본 발명에 따른 반도체 소자는, 상기 기판 상에 제공되어, 상기 게이트 전극 및 상기 게이트 스페이서를 덮는 층간 절연막을 더 포함할 수 있다. 상기 게이트 콘택은 상기 층간 절연막을 관통하여 상기 게이트 전극에 연결되고, 상기 층간 절연막의 적어도 일부는 상기 게이트 전극의 상기 일 측벽과 상기 연장부 사이에 개재될 수 있다.
본 발명에 따른 반도체 소자는, 상기 게이트 전극의 상기 일 측벽과 상기 게이트 스페이서 사이의 게이트 절연 패턴을 더 포함할 수 있다. 상기 게이트 절연 패턴은 상기 게이트 전극과 상기 기판 사이로 연장될 수 있다.
일 실시예에 따르면, 상기 연장부는 제1 연장부이고, 상기 게이트 콘택은 상기 게이트 전극의 타 측벽을 따라 상기 소자분리막으로 연장되는 제2 연장부를 더 포함할 수 있다.
본 발명에 따른 반도체 소자는, 상기 게이트 전극의 양 측벽들 상의 게이트 스페이서들을 더 포함할 수 있다. 상기 게이트 스페이서들은 상기 제1 연장부와 상기 게이트 전극의 사이, 및 상기 제2 연장부와 상기 게이트 전극 사이에 각각 개재될 수 있다.
본 발명에 따른 반도체 소자는, 상기 기판 상에 제공되어, 상기 게이트 전극 및 상기 게이트 스페이서들을 덮는 층간 절연막을 더 포함할 수 있다. 상기 게이트 콘택은 상기 층간 절연막을 관통하여 상기 게이트 전극에 연결되고, 상기 제1 연장부와 상기 게이트 전극의 사이, 및 상기 제2 연장부와 상기 게이트 전극 사이에 상기 층간 절연막의 적어도 일부가 개재될 수 있다.
본 발명에 따른 반도체 소자는, 상기 기판과 상기 게이트 전극 사이의 게이트 절연 패턴을 더 포함할 수 있다. 상기 게이트 절연 패턴은 상기 게이트 전극의 상기 양 측벽들과 상기 게이트 스페이서들 사이로 연장될 수 있다.
일 실시예에 따르면, 상기 활성 패턴들은 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 배열될 수 있다. 상기 게이트 전극은 복수 개로 제공되되, 상기 복수 개의 게이트 전극들은 상기 제2 방향으로 연장되고 상기 제1 방향으로 배열될 수 있다. 상기 게이트 콘택은 상기 제1 방향으로 연장되어 상기 복수 개의 게이트 전극들에 공통적으로 연결될 수 있다. 상기 게이트 콘택의 상기 바디부는 상기 제1 방향으로 연장되어 상기 복수 개의 게이트 전극들의 상부들과 접할 수 있다. 상기 게이트 콘택의 상기 연장부는 복수 개로 제공되고, 상기 복수 개의 연장부들은 상기 게이트 전극들 사이의 상기 소자분리막으로 각각 연장될 수 있다.
본 발명에 따른 반도체 소자는, 상기 게이트 전극 양 측의 상기 활성 패턴들에 제공되는 소스/드레인 영역들; 및 상기 소스/드레인 영역들에 연결되는 소스/드레인 콘택들을 더 포함할 수 있다. 상기 게이트 콘택의 상면의 높이는 상기 소스/드레인 콘택들의 상면들의 높이와 동일할 수 있다.
일 실시예에 따르면, 상기 소스/드레인 콘택들은 상기 게이트 콘택과 동일한 물질을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 상기 소스/드레인 영역들과 상기 소스/드레인 콘택들 사이의 도전 패턴들을 더 포함할 수 있다. 상기 소스/드레인 콘택들은 상기 도전 패턴들을 통하여 상기 소스/드레인 영역들에 전기적으로 연결될 수 있다.
본 발명에 따른 반도체 소자는, 기판 상의 게이트 전극; 상기 게이트 전극의 측벽 상의 게이트 스페이서; 상기 기판 상에 제공되어 상기 게이트 전극 및 상기 게이트 스페이서를 덮는 층간 절연막; 및 상기 층간 절연막을 관통하여 상기 게이트 전극에 연결되는 게이트 콘택을 포함할 수 있다. 상기 게이트 콘택은 상기 게이트 전극의 상부와 접하는 바디부 및 상기 게이트 전극의 상기 측벽을 따라 상기 기판으로 연장되는 연장부를 포함할 수 있다. 상기 게이트 스페이서의 적어도 일부 및 상기 층간 절연막의 적어도 일부는 상기 게이트 전극과 상기 연장부 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 바디부의 하면은 상기 게이트 전극의 상면보다 낮을 수 있다.
본 발명에 따른 반도체 소자는, 상기 기판 상에 제공되어 활성 패턴을 정의하는 소자분리막을 더 포함할 수 있다. 상기 게이트 전극은 상기 활성 패턴을 가로질러 상기 소자분리막 상으로 연장될 수 있다. 상기 게이트 콘택은 상기 소자분리막 상에 제공될 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 상기 소자분리막에 의해 노출되는 상부를 포함하고, 상기 게이트 콘택의 상기 연장부의 하면의 높이는 상기 활성 패턴의 상면의 높이보다 낮고, 상기 소자분리막의 상면의 높이보다 높을 수 있다.
본 발명에 따른 반도체 소자는, 상기 게이트 전극의 양 측의 상기 활성 패턴 상에 제공되는 소스/드레인 영역들; 및 상기 소스/드레인 영역들에 연결되는 소스/드레인 콘택들을 더 포함할 수 있다. 상기 게이트 콘택의 상면의 높이는 상기 소스/드레인 콘택들의 상면들의 높이와 동일할 수 있다.
본 발명의 개념에 따르면, 게이트 콘택은 적어도 하나의 게이트 전극의 상부에 접하는 바디부, 및 상기 게이트 전극의 일 측벽을 따라 상기 바디부로부터 연장되는 연장부를 포함할 수 있다. 상기 게이트 콘택의 상기 바디부의 하면이 상기 게이트 전극의 상면보다 낮음에 따라, 상기 게이트 콘택은 상기 바디부의 적어도 일부가 상기 게이트 전극에 삽입된 구조를 가질 수 있다. 즉, 상기 게이트 콘택과 상기 게이트 전극 사이의 접촉 면적이 증가됨에 따라, 상기 게이트 콘택과 상기 게이트 전극 사이의 저항이 감소될 수 있다. 따라서, 반도체 소자의 저항 특성이 개선될 수 있다.
더하여, 그 내부에 상기 게이트 콘택이 제공되는 게이트 콘택 홀을 형성하기 위한 식각 공정 동안, 제1 층간 절연막의 식각 속도는 상기 게이트 전극의 식각 속도보다 빠를 수 있다. 상기 식각 공정을 이용하여 상기 게이트 전극을 과식각함으로써, 그 내부에 상기 바디부가 제공되는 바디홀의 바닥면의 높이가 상기 게이트 전극의 상면의 높이보다 낮도록 제어될 수 있다. 즉, 상기 과식각 공정을 이용하여 상기 게이트 전극의 노출되는 면적이 증가될 수 있고, 이에 따라, 상기 게이트 콘택과 상기 게이트 전극 사이의 접촉 면적이 증가될 수 있다. 또한, 상기 과식각 공정을 이용하여 그 내부에 상기 연장부가 제공되는 연장홀의 바닥면의 높이가 상기 바디홀의 상기 바닥면의 높이보다 낮고 소자분리막의 상면의 높이보다 높도록 제어될 수 있다. 이에 따라, 상기 게이트 콘택과 상기 게이트 전극 사이의 접촉 면적이 증가된 반도체 소자가 용이하게 제조될 수 있다. 즉, 상기 과식각 공정에 의해, 상기 게이트 콘택과 상기 게이트 전극 사이의 저항이 감소된 반도체 소자가 용이하게 형성될 수 있다. 따라서, 저항 특성이 개선된 반도체 소자가 용이하게 형성될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다.
도 3a, 도 3b, 및 도 3c는 각각 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 4a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 4b 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 4c 내지 도 9c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅲ-Ⅲ'에 대응하는 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다.
도 11a, 도 11b, 및 도 11c는 각각 도 10의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 12 내지 도 15, 도 16a 내지 도 16c, 및 도 17a 내지 도 17c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 16a 및 도 17a는 도 10의 Ⅰ-Ⅰ'에 대응하는 단면도들이고, 도 16b 및 도 17b는 도 10의 Ⅱ-Ⅱ'에 대응하는 단면도들이고, 도 12 내지 도 15, 도 16c, 및 도 17c는 도 10의 Ⅲ-Ⅲ'에 대응하는 단면도들이다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다.
도 19a, 도 19b, 및 도 19c는 각각 도 18의 Ⅰ-Ⅰ', Ⅱ-Ⅱ'. 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 20 내지 도 23, 도 24a 내지 도 24c, 및 도 25a 내지 도 25c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 24a 및 도 25a는 도 18의 Ⅰ-Ⅰ'에 대응하는 단면도들이고, 도 24b 및 도 25b는 도 18의 Ⅱ-Ⅱ'에 대응하는 단면도들이고, 도 20 내지 도 23, 도 24c, 및 도 25c는 도 18의 Ⅲ-Ⅲ'에 대응하는 단면도들이다.
도 26은 본 발명의 일부 실시예들에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다.
도 27은 본 발명의 다른 실시예들에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다.
도 28은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 29는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 30 내지 도 32는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 기판 상에 제공된 복수의 로직 셀들(C1, C2, C3, C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제1 로직 셀(C1), 상기 제1 로직 셀(C1)과 제1 방향(D1)으로 이격된 제2 로직 셀(C2), 상기 제1 로직 셀(C1)과 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 이격된 제3 로직 셀(C3), 및 상기 제2 로직 셀(C2)과 상기 제2 방향(D2)으로 이격된 제4 로직 셀(C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 소자 분리막(ST)에 의하여 분리된 활성 영역들을 포함할 수 있다. 상기 활성 영역들은 상기 소자분리막(ST)에 의해 분리된 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다.
일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)은 상기 제2 로직 셀(C2)의 PMOSFET 영역(PR)과 상기 제2 방향(D2)으로 서로 인접할 수 있다. 본 명세서에서 로직 셀은 하나의 불린 논리 기능(Boolean logic function, 일 예로, INVERTER, AND, OR, NAND, NOR 등) 또는 하나의 저장 기능(storage function, 일 예로, FLIP-FLOP)을 수행하기 위한 단위를 지칭할 수 있다. 로직 셀들의 개수는 4개로 도시되었으나 이에 한정되지 않는다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다. 도 3a, 도 3b, 및 도 3c는 각각 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 이하에서, 도 1의 제1 로직 셀(C1)을 참조하여 본 발명의 실시예들이 설명되나, 상기 제1 로직 셀(C1) 이외의 로직 셀들도 상기 제1 로직 셀(C1)과 동일하거나 이에 상응하는 구조를 가질 수 있다.
도 1, 도 2, 도 3a, 도 3b, 및 도 3c를 참조하면, 상기 제1 로직 셀(C1)은 소자 분리막(ST)에 의하여 분리된 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 포함할 수 있다. 상기 제1 로직 셀(C1)은 상기 소자 분리막(ST)에 의하여 인접 로직 셀들(C2, C3, C4)과 분리될 수 있다. 상기 소자 분리막(ST)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR)사이를 분리하는 제1 소자 분리막(ST1), 상기 제1 로직 셀(C1)을 인접 로직 셀들(C2, C3, C4)과 분리하는 제2 소자 분리막(ST2)을 포함할 수 있다. 상기 제1 소자 분리막(ST1)과 상기 제2 소자 분리막(ST2)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 소자 분리막(ST)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 일 예로, 상기 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.
일 실시예에 따르면, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 소자 분리막(ST1)을 사이에 두고 상기 제2 방향(D2)으로 이격될 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리, 상기 제1 소자 분리막(ST1)에 의하여 분리된 복수의 영역들을 포함할 수 있다.
상기 제1 로직 셀(C1)은 상기 기판(100) 상에 제공되고 상기 제1 방향(D1)으로 연장되는 복수의 활성 패턴들(AP)을 포함할 수 있다. 상기 활성 패턴들(AP)은 상기 제2 방향(D2)을 따라 배열될 수 있다. 일 실시예에 따르면, 상기 활성 패턴들(AP)의 각각의 양 측에 상기 제1 방향(D1)으로 연장되는 제3 소자 분리막들(ST3)이 배치될 수 있다. 일 실시예에 따르면, 상기 활성 패턴들(AP)의 각각은 상기 제3 소자 분리막들(ST3)에 의해 노출된 상부 영역(이하, 활성 핀(AF))을 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 일 예로, 상기 활성 패턴들(AP)의 상면들은 상기 제3 소자분리막들(ST3)의 상면들과 실질적으로 공면을 이룰 수 있다.
상기 제1, 제2, 및 제3 소자 분리막들(ST1, ST2, ST3)은 각각 상기 기판(100)의 상면에 수직한 방향으로의 깊이(depth)를 가질 수 있다. 일 실시예에 따르면, 상기 제3 소자분리막들(ST3)의 깊이는 상기 제1 및 제2 소자 분리막들(ST1, ST2)의 깊이보다 얕을 수 있다. 이 경우, 상기 제3 소자 분리막들(ST3)은 상기 제1 및 제2 소자 분리막들(ST1, ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 실시예에 따르면, 상기 제3 소자 분리막들(ST3)은 상기 제1 및 제2 소자 분리막들(ST1, ST2)과 동시에 형성될 수 있고, 실질적으로 동일한 깊이를 가질 수 있다.
상기 활성 패턴들(AP)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 제공될 수 있다. 도 2에 도시된 바와 같이, 상기 활성 패턴들(AP)은 상기 활성 영역들(PR, NR) 상에 각각 3개씩 배치될 수 있으나, 이에 한정되지 않는다.
상기 활성 패턴들(AP) 상에 상기 활성 패턴들(AP)과 교차하여 상기 제2 방향(D2)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 상기 게이트 전극들(GE)은 상기 제1 방향(D1)으로 배열될 수 있다.
상기 게이트 전극들(GE)의 각각은 상기 제2 방향(D2)으로 연장되어 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 가로지를 수 있다. 상기 게이트 전극들(GE)의 각각의 아래에 게이트 절연 패턴(GI)이 제공될 수 있고, 상기 게이트 전극들(GE) 상에 캐핑 패턴(CAP)이 제공될 수 있다. 상기 게이트 전극들(GE)의 각각의 양 측에 게이트 스페이서들(GSP)이 제공될 수 있다. 일 실시예에 따르면, 상기 게이트 절연 패턴(GI)은 상기 게이트 전극들(GE)의 각각과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있다.
상기 게이트 전극들(GE) 각각은 상기 PMOSFET 영역(PR)을 가로지르는 제1 게이트 전극(GE1), 및 상기 NMOSFET 영역(NR)을 가로지르는 제2 게이트 전극(GE2)을 포함할 수 있다. 상기 제1 게이트 전극(GE1) 및 상기 제2 게이트 전극(GE2)은 상기 제1 소자분리막(ST1) 상에서 서로 접하여 경계를 이룰 수 있다. 상기 제1 게이트 전극(GE1)과 상기 제2 게이트 전극(GE2)은 서로 다른 일 함수를 가질 수 있다. 상기 게이트 절연 패턴(GI)은 상기 제1 게이트 전극(GE1) 아래의 제1 게이트 절연 패턴(GI1), 및 상기 제2 게이트 전극(GE2) 아래의 제2 게이트 절연 패턴(GI2)을 포함할 수 있다. 상기 제1 게이트 절연 패턴(GI1) 및 상기 제2 게이트 절연 패턴(GI2)은 서로 접하여 일체를 이룰 수 있다.
상기 게이트 전극들(GE)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 전극들(GE)이 금속 및 도전성 금속 질화물(일 예로, W 및 TiN)을 포함하는 경우, 상기 제2 게이트 전극(GE2) 내 금속 질화물의 농도는 상기 제1 게이트 전극(GE1) 내 금속 질화물의 농도보다 높을 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(CAP) 및 상기 게이트 스페이서들(GSP)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극들(GE)의 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다. 일 실시예에 따르면, 도 3a에 도시된 바와 같이, 상기 소스/드레인 영역들(SD)은 상기 활성 패턴들(AP)을 시드로 하여 성장된 에피택시얼층들일 수 있다. 이 경우, 상기 PMOSFET 영역(PR) 내의 상기 소스/드레인 영역들(SD)은 압축성 스트레인(compressive strain)를 유발할 수 있도록 구성될 수 있고, 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)은 인장성 스트레인(tensile strain)을 유발할 수 있도록 구성될 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 내의 상기 소스/드레인 영역들(SD)은 실리콘 게르마늄(SiGe)을 포함할 수 있고, 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)은 실리콘(Si) 및/또는 실리콘 카바이드(SiC)를 포함할 수 있다. 다른 실시예에 따르면, 도 3a에 도시된 바와 달리, 상기 소스/드레인 영역들(SD)은 상기 게이트 전극들(GE)의 각각의 양 측의 상기 활성 핀들(AF) 내에 제공되는 불순물 영역들일 수 있다. 이 경우, 상기 PMOSFET 영역(PR) 내의 상기 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다.
상기 게이트 전극들(GE)의 각각의 아래에 위치하고, 평면적 관점에서 상기 게이트 전극들(GE)의 각각과 중첩하는 상기 활성 패턴들(AP)의 부분들(일 예로, 상기 활성 핀들(AF))은 채널 영역(CH)으로 이용될 수 있다.
상기 기판(100) 상에 상기 게이트 전극들(GE) 및 상기 소스/드레인 영역들(SD)을 덮는 제1 층간 절연막(110)이 제공될 수 있다. 일 실시예에 따르면, 상기 제1 층간 절연막(110)은 상기 기판(100)과 상기 캐핑 패턴(CAP) 사이에 제공될 수 있다. 상기 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 게이트 전극들(GE)의 각각의 양 측에 도전 패턴들(TS)이 제공될 수 있다. 상기 도전 패턴들(TS)은 상기 캐핑 패턴(CAP) 및 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)에 연결될 수 있다. 상기 PMOSFET 영역(PR)에서, 상기 도전 패턴들(TS)의 각각은, 상기 제3 소자분리막(ST3)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다. 상기 도전 패턴들(TS)은 상기 소스/드레인 영역들(SD)에 직접 접할 수 있다. 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역들(SD)도 동일한 방식으로 상기 도전 패턴들(TS)에 의하여 연결될 수 있다. 즉, 상기 NMOSFET 영역(NR)에서, 상기 도전 패턴들(TS)의 각각은 상기 제2 방향(D2)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다.
상기 도전 패턴들(TS)은 금속-실리사이드를 포함할 수 있다. 일 예로, 상기 도전 패턴들(TS)은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 상기 도전 패턴들(TS)은 금속층을 더 포함할 수 있다. 일 예로, 상기 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 도전 패턴들(TS)은 금속-실리사이드 층 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다.
일 실시예에 따르면, 상기 도전 패턴들(TS)의 상면들은 상기 캐핑 패턴(CAP)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 캐핑 패턴(CAP) 상에 제2 층간 절연막(120)이 제공될 수 있다. 상기 제2 층간 절연막(120)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극들(GE) 각각의 양 측에 소스/드레인 콘택들(CA)이 제공될 수 있다. 상기 소스/드레인 콘택들(CA)은 상기 제2 층간 절연막(120)을 관통하여 상기 도전 패턴들(TS)에 연결될 수 있다. 상기 소스/드레인 콘택들(CA)은 상기 도전 패턴들(TS)을 통하여 상기 소스/드레인 영역들(SD)에 전기적으로 연결될 수 있다. 상기 소스/드레인 콘택들(CA)은 다양한 형상을 가질 수 있다. 일 예로, 평면적 관점에서, 상기 소스/드레인 콘택들(CA)은 상기 제2 방향(D2)으로 연장되는 바(bar) 형태를 가질 수 있다. 도시되지 않았지만, 상기 소스/드레인 콘택들(CA) 중 적어도 하나는 상기 PMOSFET 영역(PR)의 상기 소스/드레인 영역들(SD)과 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역들(SD)을 연결하도록 상기 소자 분리막(ST) 상으로 연장될 수 있다. 상기 소스/드레인 콘택들(CA)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극들(GE)의 각각의 상에, 상기 게이트 전극들(GE)의 각각에 전기적으로 연결되는 게이트 콘택(CB)이 제공될 수 있다. 상기 게이트 콘택(CB)은 상기 제2 층간 절연막(120)을 관통하여 상기 게이트 전극들(GE)의 각각에 연결될 수 있다.
상기 게이트 콘택(CB)은 상기 게이트 전극들(GE) 각각의 상부와 접하는 바디부(body portion, BP), 및 상기 게이트 전극들(GE) 각각의 양 측벽들을 따라 상기 바디부(BP)로부터 상기 기판(100)으로 연장되는 연장부들(EP)을 포함할 수 있다. 상기 연장부들(EP)은 상기 게이트 전극들(GE)의 각각을 사이에 두고 서로 이격될 수 있다. 상기 바디부(BP)와 상기 연장부들(EP)은 서로 접하여 일체를 이룰 수 있다. 상기 연장부들(EP)의 각각은 상기 게이트 전극들(GE)의 각각에 인접하는 내측벽(EPi) 및 상기 내측벽(EPi)에 대향하는 외측벽(EPj)를 가질 수 있다. 상기 바디부(BP)의 양 측벽들(BPs)은 상기 연장부들(EP)의 상기 외측벽들(EPj)에 각각 정렬될 수 있다. 도 3b에 도시된 바와 같이, 상기 바디부(BP)의 하면(L1)의 높이는 상기 게이트 전극들(GE) 각각의 상면(GE_U)의 높이보다 낮을 수 있다.
일 실시예에 따르면, 상기 게이트 콘택(CB)은 서로 이웃하는 상기 활성 패턴들(AP) 사이의 상기 소자분리막(ST) 상에 제공될 수 있다. 이 경우, 상기 연장부들(EP)은 상기 게이트 전극들(GE) 각각의 양 측벽들을 따라 상기 바디부(BP)로부터 상기 소자분리막(ST)으로 연장될 수 있다. 일 예로, 상기 게이트 콘택(CB)은 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 사이의 상기 제1 소자분리막(ST1) 상에 제공될 수 있다. 상기 게이트 콘택(CB)은 상기 제1 게이트 전극(GE1)과 상기 제2 게이트 전극(GE2) 사이의 경계 상에 위치하거나, 상기 제1 게이트 전극(GE1) 상에 또는 상기 제2 게이트 전극(GE2) 상에 위치할 수도 있다. 상기 연장부들(EP)의 각각의 하면(L2)의 높이는 상기 바디부(BP)의 상기 하면(L1)의 높이보다 낮을 수 있다. 도 3a에 도시된 바와 같이, 상기 연장부들(EP) 각각의 상기 하면(L2)의 높이는 상기 소자분리막(ST)의 상면(ST_U)의 높이보다 높을 수 있다. 더하여, 도 3a 및 도 3b에 도시된 바와 같이, 상기 연장부들(EP) 각각의 상기 하면(L2)의 높이는 상기 활성 패턴들(AP) 각각의 상면(AP_U)(즉, 상기 활성 핀(AF)의 상면)의 높이보다 낮을 수 있다.
상기 게이트 전극들(GE)의 각각과 상기 연장부들(EP) 사이에 상기 게이트 스페이서들(GSP)이 각각 개재될 수 있다. 더하여, 상기 게이트 전극들(GE)의 각각과 상기 연장부들(EP) 사이에 상기 제1 층간 절연막(110)의 적어도 일부가 개재될 수 있다.
상기 소스/드레인 콘택들(CA)의 상면들(CA_U)의 높이는 상기 게이트 콘택(CB)의 상면(CB_U)의 높이와 실질적으로 동일할 수 있다. 상기 소스/드레인 콘택들(CA)의 상기 상면들(CA_U) 및 상기 게이트 콘택(CB)의 상기 상면(CB_U)은 상기 제2 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)은 동일한 물질을 포함할 수 있다. 상기 게이트 콘택(CB)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 기판(100) 상에 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)에 전기적으로 연결되는 배선들(미도시)이 제공될 수 있다. 상기 배선들은 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)을 통하여 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극들(GE)에 각각 전압을 인가할 수 있다.
본 발명의 개념에 따르면, 상기 게이트 콘택(CB)의 상기 바디부(BP)의 상기 하면(L1)이 상기 게이트 전극(GE)의 상기 상면(GE_L)보다 낮음에 따라, 상기 게이트 콘택(CB)은 상기 바디부(BP)의 적어도 일부가 상기 게이트 전극(GE)에 삽입된 구조를 가질 수 있다. 즉, 상기 게이트 콘택(CB)과 상기 게이트 전극(GE) 사이의 접촉 면적이 증가됨에 따라, 상기 게이트 콘택(CB)과 상기 게이트 전극(GE) 사이의 저항이 감소될 수 있다. 따라서, 반도체 소자의 저항 특성이 개선될 수 있다.
도 4a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 도 4b 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 도 4c 내지 도 9c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅲ-Ⅲ'에 대응하는 단면도들이다.
도 2, 도 4a, 도 4b, 및 도 4c를 참조하면, 기판(100) 상에 제1 소자 분리막(ST1) 및 제2 소자 분리막(ST2)이 형성될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 제1 소자 분리막(ST1)은 상기 제1 방향(D1)으로 연장되어 제1 로직 셀(C1)의 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 분리할 수 있다. 상기 제2 소자 분리막(ST2)은 상기 제1 방향(D1)으로 연장되어 상기 제1 로직 셀(C1)과 인접 셀들을 분리할 수 있다. 상기 제1 소자 분리막(ST1) 및 상기 제2 소자 분리막(ST2)은 상기 기판(100)의 상면으로부터 상기 기판(100)의 내부로의 방향으로 깊이를 가질 수 있다. 상기 제2 소자 분리막(ST2)의 깊이는, 도시된 바와 달리, 상기 제1 소자 분리막(ST1)의 깊이보다 클 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다.
상기 기판(100) 상에 제3 소자 분리막(ST3)이 형성될 수 있다. 상기 제3 소자 분리막(ST3)은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)에 활성 패턴들(AP)을 정의할 수 있다. 일 예로, 상기 활성 패턴들(AP)의 각각은 상기 제3 소자 분리막(ST3)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 가질 수 있다. 상기 제3 소자 분리막(ST3)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 상기 제3 소자 분리막(ST3)은 상기 기판(100)의 상면으로부터 상기 기판(100)의 내부로의 방향으로 깊이를 가질 수 있고, 상기 제3 소자 분리막(ST3)의 상기 깊이는 상기 제1 및 제2 소자 분리막들(ST1, ST2)의 상기 깊이들보다 작을 수 있다. 다른 실시예에 따르면, 상기 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)은 동시에 형성되어 동일한 깊이를 가질 수 있다. 상기 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)은 실리콘 산화막을 포함할 수 있다.
상기 기판(100) 상에 상기 활성 패턴들(AP)과 교차하여 상기 제2 방향(D2)으로 연장되는 희생 게이트 패턴(102)이 형성될 수 있다. 상기 희생 게이트 패턴(102)은 상기 제2 방향(D2)으로 연장되어 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)을 가로지를 수 있다. 복수 개의 상기 희생 게이트 패턴들(102)은 상기 제1 방향(D1)으로 배열될 수 있다. 상기 희생 게이트 패턴(102)은 일 예로, 폴리 실리콘을 포함할 수 있다. 상기 희생 게이트 패턴(102)을 형성하는 것은, 일 예로, 상기 기판(100) 상에 상기 활성 패턴들(AP)을 덮는 식각 정지막(미도시) 및 희생 게이트막(미도시)을 차례로 형성하는 것, 상기 희생 게이트막 상에 희생 마스크 패턴(미도시)을 형성하는 것, 및 상기 희생 마스크 패턴을 식각 마스크로 상기 희생 게이트막 및 상기 식각 정지막을 패터닝하는 것을 포함할 수 있다. 이에 따라, 상기 희생 게이트 패턴(102)의 아래에 식각 정지 패턴(미도시)이 형성될 수 있다.
상기 희생 게이트 패턴(102)의 양 측벽들 상에 게이트 스페이서들(GSP)이 형성될 수 있다. 상기 게이트 스페이서들(GSP)은 상기 희생 게이트 패턴(102)을 덮는 스페이서 막을 형성한 후, 상기 스페이서 막을 이방성 식각하여 형성될 수 있다. 상기 스페이서 막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 희생 게이트 패턴(102)의 양 측의 상기 활성 패턴들(AP) 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 일 예로, 도 4a에 도시된 바와 같이, 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 희생 게이트 패턴(102)의 양 측의 상기 활성 패턴들(AP)의 상부들(즉, 상기 활성 핀들(AF)의 부분들)을 제거하는 것, 및 상기 상부들이 제거된 상기 활성 패턴들(AP)을 시드로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 이 경우, 상기 PMOSFET 영역(PR) 내의 상기 소스/드레인 영역들(SD)은 압축성 스트레인(compressive strain)를 유발할 수 있도록 형성될 수 있고, 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)은 인장성 스트레인(tensile strain)을 유발할 수 있도록 형성될 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 내의 상기 소스/드레인 영역들(SD)은 실리콘 게르마늄(SiGe)으로 형성될 수 있고, 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)로 형성될 수 있다. 다른 예로, 도 4a에 도시된 바와 달리, 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 희생 게이트 패턴(102)의 양 측의 상기 활성 패턴들(AP)의 상부들(예를 들면, 상기 활성 핀들(AF)의 부분들)에 이온 주입 공정을 수행하는 것을 포함할 수 있다. 상기 PMOSFET 영역(PR)에서, 상기 소스/드레인 영역들(SD)은 p형 불순물을 주입하여 형성될 수 있고, 상기 NMOSFET 영역(NR)에서, 상기 소스/드레인 영역들(SD)은 n형 불순물을 주입하여 형성될 수 있다.
상기 희생 게이트 패턴(102)의 아래에 배치되어, 평면적 관점에서 상기 희생 게이트 패턴(102)과 중첩하는 상기 활성 패턴들(AP)의 부분들(예를 들면, 상기 활성 핀들(AF)의 다른 부분들)에는 상기 소스/드레인 영역들(SD)이 형성되지 않을 수 있다.
상기 기판(100) 상에 상기 희생 게이트 패턴(102)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 상기 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제1 층간 절연막(110)은 상기 희생 게이트 패턴(102)의 상면이 노출될 때까지 평탄화될 수 있다.
도 2, 도 5a, 도 5b, 및 도 5c를 참조하면, 먼저, 상기 희생 게이트 패턴(102)을 제거하여 상기 게이트 스페이서들(GSP) 사이에 갭 영역(104)이 형성될 수 있다. 상기 갭 영역(104)은 상기 기판(100)을 노출할 수 있다. 일 실시예에 따르면, 상기 갭 영역(104)은 상기 기판(100)의 상기 PMOSFET 영역(PR)을 노출하는 제1 영역(104a), 및 상기 기판(100)의 상기 NMOSFET 영역(NR)을 노출하는 제2 영역(104b)을 포함할 수 있다. 상기 갭 영역(104)을 형성하는 것은, 상기 제1 층간 절연막(110), 상기 게이트 스페이서들(GSP), 및 상기 식각 정지 패턴(미도시)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생 게이트 패턴(102)을 제거하는 것, 및 상기 제1 층간 절연막(110), 상기 게이트 스페이서들(GSP), 및 상기 기판(100)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 식각 정지 패턴을 제거하는 것을 포함할 수 있다. 이 후, 상기 제1 층간 절연막(110) 상에 상기 갭 영역(104)의 일부를 채우는 게이트 절연막(GIL)이 형성될 수 있다.
상기 게이트 절연막(GIL) 상에 상기 갭 영역(104)의 상기 제1 영역(104a)을 채우는 제1 마스크 패턴(M1)이 형성될 수 있다. 상기 제1 마스크 패턴(M1)은 상기 PMOSFET 영역(PR) 상에 제공될 수 있다. 상기 제1 마스크 패턴(M1)은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다.
상기 제1 마스크 패턴(M1)이 형성된 후, 상기 게이트 절연막(GIL) 상에 상기 제2 영역(104b)의 잔부를 채우는 제1 게이트 전극막(GEL1)이 형성될 수 있다.
도 2, 도 6a, 도 6b, 및 도 6c를 참조하면, 먼저, 상기 제1 마스크 패턴(M1)이 제거될 수 있다. 상기 제1 마스크 패턴(M1)은 일 예로, 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다. 이 후, 상기 기판(100) 상에 상기 게이트 절연막(GIL) 및 상기 제1 게이트 전극막(GEL1)을 덮는 제2 마스크 패턴(M2)이 형성될 수 있다. 상기 제2 마스크 패턴(M2)은 상기 NMOSFET 영역(NR) 상에 제공될 수 있다. 상기 제2 마스크 패턴(M2)은 상기 PMOSFET 영역(PR) 상의 상기 게이트 절연막(GIL) 및 상기 갭 영역(104)의 상기 제1 영역(104a)을 노출할 수 있다. 상기 제2 마스크 패턴(M2)은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다.
상기 제2 마스크 패턴(M2)이 형성된 후, 상기 게이트 절연막(GIL) 상에 상기 제1 영역(104a)의 잔부를 채우는 제2 게이트 전극막(GEL2)이 형성될 수 있다.
상기 제1 게이트 전극막(GEL1)과 상기 제2 게이트 전극막(GEL2)은 서로 다른 일 함수를 가질 수 있다. 일 예로, 상기 제1 게이트 전극막(GEL1)과 상기 제2 게이트 전극막(GEL2)은 금속 및 도전성 금속 질화물(일 예로, W 및 TiN)을 각각 포함할 수 있고, 이 경우, 상기 제2 게이트 전극막(GEL2) 내 금속 질화물의 농도는 상기 제1 게이트 전극막(GEL1) 내 금속 질화물의 농도보다 높을 수 있다. 상기 제1 게이트 전극막(GEL1) 및 상기 제2 게이트 전극막(GEL2)은 상기 제1 소자분리막(ST1) 상에서 서로 접하여 경계를 이룰 수 있다.
도 2, 도 7a, 도 7b, 및 도 7c를 참조하면, 먼저, 상기 제2 마스크 패턴(M2)이 제거될 수 있다. 상기 제2 마스크 패턴(M2)은 일 예로, 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다.
이 후, 상기 제1 층간 절연막(110)의 상면이 노출될 때까지 상기 제1 및 제2 게이트 전극막들(GEL1, GEL2), 및 상기 게이트 절연막(GIL)이 평탄화될 수 있다. 상기 평탄화 공정에 의해 상기 게이트 스페이서들(GSP)의 상면들이 노출될 수 있다. 상기 평탄화 공정은, 상기 제1 및 제2 게이트 전극막들(GEL1, GEL2)이 상기 갭 영역(104) 내에 원하는 두께로 남을 때까지 수행될 수 있다. 이에 따라, 상기 PMOSFET 영역(PR)을 가로지르는 제1 게이트 전극(GE1), 및 상기 NMOSFET 영역(NR)을 가로지르는 제2 게이트 전극(GE2)이 형성될 수 있다. 더하여, 상기 평탄화 공정에 의해, 상기 제1 게이트 전극(GE1) 아래의 제1 게이트 절연 패턴(GI1), 및 상기 제2 게이트 전극(GE2) 아래의 제2 게이트 절연 패턴(GI2)이 형성될 수 있다. 상기 제1 게이트 절연 패턴(GI1)은 상기 제1 게이트 전극(GE1)과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있고, 상기 제2 게이트 절연 패턴(GI2)은 상기 제2 게이트 전극(GE2)과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있다. 상기 제1 게이트 절연 패턴(GI1) 및 상기 제2 게이트 절연 패턴(GI2)은 서로 접하여 일체를 이룰 수 있다.
상기 평탄화 공정에 의해, 상기 제1 게이트 전극(GE1)의 상면과 상기 제1 게이트 절연 패턴(GI1)의 상면은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있고, 상기 제2 게이트 전극(GE2)의 상면과 상기 제2 게이트 절연 패턴(GI2)의 상면은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다. 더하여, 상기 평탄화 공정에 의해, 상기 제1 게이트 전극(GE1)의 상기 상면, 상기 제1 게이트 절연 패턴(GI1)의 상기 상면, 상기 제2 게이트 전극(GE2)의 상기 상면, 및 상기 제2 게이트 절연 패턴(GI2)의 상기 상면은 상기 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다.
이 후, 상기 제1 층간 절연막(110) 상에 캐핑 패턴(CAP)이 형성될 수 있다. 상기 캐핑 패턴(CAP)은 상기 제1 및 제2 게이트 전극들(GE1, GE2)의 상기 상면들, 상기 제1 및 제2 게이트 절연 패턴들(GI1, GI2)의 상기 상면들, 및 상기 게이트 스페이서들(GSP)의 상면들을 덮을 수 있고, 상기 제1 층간 절연막(110)의 상기 상면 상으로 연장될 수 있다.
상기 제1 게이트 절연 패턴(GI1) 및 상기 제2 게이트 절연 패턴(GI2)은 게이트 절연 패턴(GI)으로 정의될 수 있고, 상기 제1 게이트 전극(GE1)과 상기 제2 게이트 전극(GE2)은 게이트 전극(GE)으로 정의될 수 있다. 상기 게이트 전극(GE)의 양 측벽들 상에 상기 게이트 스페이서들(GSP)이 제공될 수 있고, 상기 게이트 전극(GE)의 상면 상에 상기 캐핑 패턴(CAP)이 제공될 수 있다.
상기 게이트 전극(GE)의 양 측의 상기 캐핑 패턴(CAP) 및 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)과 연결되는 도전 패턴들(TS)이 형성될 수 있다. 상기 도전 패턴들(TS)을 형성하는 것은, 상기 캐핑 패턴(CAP) 및 상기 제1 층간 절연막(110)을 관통하여 상기 게이트 전극(GE)의 양 측의 상기 소스/드레인 영역들(SD)을 노출하는 리세스 영역들(R)을 형성하는 것, 상기 캐핑 패턴(CAP) 상에 상기 리세스 영역들(R)을 채우는 도전막을 형성하는 것, 및 상기 캐핑 패턴(CAP)이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 일 실시예에 따르면, 도 7a에 도시된 바와 같이, 상기 리세스 영역들(R)을 형성하기 위한 식각 공정 동안, 상기 소스/드레인 영역들(SD)의 상부들이 제거될 수 있다.
상기 도전 패턴들(TS)은 금속-실리사이드를 포함할 수 있다. 일 예로 상기 도전 패턴들(TS)은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 상기 도전 패턴들(TS)은 금속층을 더 포함할 수 있다. 일 예로, 상기 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 도전 패턴들(TS)은 금속-실리사이드 층 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다.
상기 PMOSFET 영역(PR)에서, 상기 도전 패턴들(TS)의 각각은 상기 제3 소자 분리막(ST3)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 상기 NMOSFET 영역(NR)에서, 상기 도전 패턴들(TS)의 각각은 상기 제3 소자 분리막(ST3)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다.
상기 도전 패턴들(TS)이 형성된 결과물 상에 제2 층간 절연막(120)이 형성될 수 있다. 상기 제2 층간 절연막(120)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 게이트 전극(GE)의 양 측의 상기 제2 층간 절연막(120)을 패터닝하여 상기 도전 패턴들(TS)을 노출하는 소스/드레인 콘택 홀들(H1)이 형성될 수 있다. 상기 소스/드레인 콘택 홀들(H1)의 각각은 상기 도전 패턴들(TS)의 각각의 상면을 따라 연장될 수 있다. 일 예로, 상기 소스/드레인 콘택 홀들(H1)의 각각은 상기 제2 방향(D2)으로 연장될 수 있다. 도시되지 않았지만, 상기 소스/드레인 콘택 홀들(H1) 중 적어도 하나는, 상기 PMOSFET 영역(PR)의 상기 도전 패턴(TS)과 상기 NMOSFET 영역(NR)의 상기 도전 패턴(TS)을 노출하도록 상기 소자분리막(ST) 상으로 연장될 수 있다.
도 2, 도 8a, 도 8b, 및 도 8c를 참조하면, 상기 제2 층간 절연막(120) 상에 상기 소스/드레인 콘택 홀들(H1)을 채우는 마스크 막(M3)이 형성될 수 있다. 상기 마스크 막(M3)은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다.
상기 마스크 막(M3) 및 상기 제2 층간 절연막(120)을 패터닝하여 상기 게이트 전극(GE)의 상면을 노출하는 게이트 콘택 홀(H2)이 형성될 수 있다. 상기 게이트 콘택 홀(H2)은 상기 소스/드레인 콘택 홀들(H1)로부터 이격되어 형성될 수 있다.
상기 게이트 콘택 홀(H2)은 상기 게이트 전극(GE)을 노출하는 바디홀(body hole, BH), 및 상기 게이트 전극(GE)의 양 측벽들을 따라 상기 바디홀(BH)로부터 상기 기판(100)으로 연장되는 연장 홀들(EH)을 포함할 수 있다. 상기 바디홀(BH) 및 상기 연장 홀들(EH)은 서로 연결될 수 있다.
상기 게이트 콘택 홀(H2)을 형성하는 것은, 상기 게이트 전극(GE)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 마스크 막(M3), 상기 제2 층간 절연막(120), 및 상기 캐핑 패턴(CAP)을 패터닝하는 것을 포함할 수 있다. 상기 식각 공정 동안 상기 게이트 전극(GE)의 상부가 과식각될 수 있고, 이에 따라, 상기 바디홀(BH)의 바닥면(H2_L1)의 높이는 상기 게이트 전극(GE)의 상면(GE_U)의 높이보다 낮을 수 있다. 더하여, 상기 식각 공정 동안 상기 게이트 전극(GE)의 양 측의 상기 제1 층간 절연막(110)이 과식각될 수 있다. 상기 식각 공정이 상기 게이트 전극(GE)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행됨에 따라, 상기 식각 공정 동안 상기 제1 층간 절연막(110)의 식각 속도는 상기 게이트 전극(GE)의 식각 속도보다 빠를 수 있다. 이에 따라, 도 8c에 도시된 바와 같이, 상기 연장홀들(EH)의 각각의 바닥면(H2_L2)의 높이는 상기 바디홀(BH)의 상기 바닥면(H2_L1)의 높이보다 낮을 수 있다. 일 실시예에 따르면, 상기 연장홀들(EH)의 각각의 상기 바닥면(H2_L2)의 높이는 상기 소자분리막(ST)의 상면(ST_U)의 높이보다 높고, 상기 활성 패턴들(AP) 각각의 상면(AP_U)(즉, 상기 활성 핀(AF)의 상면)의 높이보다 낮을 수 있다.
상기 연장 홀들(EH)은 상기 게이트 스페이서들(GSP)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 상기 연장 홀들(EH)과 상기 게이트 전극(GE) 사이에 상기 제1 층간 절연막(110)의 적어도 일부가 개재될 수 있다.
본 발명의 개념에 따르면, 상기 게이트 콘택 홀(H2)을 형성하기 위한 상기 식각 공정 동안, 상기 제1 층간 절연막(110)의 식각 속도는 상기 게이트 전극(GE)의 식각 속도보다 빠를 수 있다. 상기 식각 공정을 이용하여 상기 게이트 전극(GE)을 과식각함으로써, 상기 바디홀(BH)의 바닥면(H2_L1)의 높이가 상기 게이트 전극(GE)의 상면(GE_U)의 높이보다 낮도록 제어될 수 있다. 즉, 상기 과식각 공정을 이용하여, 상기 게이트 전극(GE)의 노출되는 면적이 증가될 수 있고, 이에 따라, 후술될 게이트 콘택과 상기 게이트 전극(GE) 사이의 접촉 면적이 증가될 수 있다.
더하여, 상기 과식각 공정을 이용하여 상기 연장홀들(EH)의 각각의 바닥면(H2_L2)의 높이가 상기 바디홀(BH)의 상기 바닥면(H2_L1)의 높이보다 낮고 상기 소자분리막(ST)의 상기 상면(ST_U)의 높이보다 높도록 제어될 수 있다. 이에 따라, 상기 게이트 콘택과 상기 게이트 전극(GE) 사이의 접촉 면적이 증가된 반도체 소자가 용이하게 제조될 수 있다.
따라서, 상기 과식각 공정에 의해, 상기 게이트 콘택과 상기 게이트 전극 사이의 저항이 감소된 반도체 소자가 용이하게 형성될 수 있다.
도 2, 도 9a, 도 9b, 및 도 9c를 참조하면, 상기 마스크 막(M3)이 제거될 수 있다. 상기 마스크 막(M3)을 제거하는 것은, 에싱 및/또는 스트립 공정을 이용하여 수행될 수 있다.
도 2, 도 3a, 도 3b, 및 도 3c를 다시 참조하면, 상기 제2 층간 절연막(120) 상에 상기 소스/드레인 콘택 홀들(H1) 및 상기 게이트 콘택홀(H2)을 채우는 도전막(미도시)이 형성될 수 있다. 상기 도전막은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제2 층간 절연막(120)이 노출될 때까지 상기 도전막을 평탄화하여, 상기 소스/드레인 콘택 홀들(H1) 및 상기 게이트 콘택 홀(H2) 내에 소스/드레인 콘택들(CA) 및 게이트 콘택(CB)이 각각 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 소스/드레인 콘택들(CA)의 상면들(CA_U)의 높이는 상기 게이트 콘택(CB)의 상면(CB_U)의 높이와 실질적으로 동일할 수 있다. 상기 소스/드레인 콘택들(CA)의 상기 상면들(CA_U) 및 상기 게이트 콘택(CB)의 상기 상면(CB_U)은 상기 제2 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 기판(100) 상에 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)에 전기적으로 연결되는 배선들(미도시)이 형성될 수 있다. 상기 배선들은 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)을 통하여 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극들(GE)에 각각 전압을 인가하도록 구성될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다. 도 11a, 도 11b, 및 도 11c는 각각 도 10의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 설명의 간소화를 위해, 도 2, 도 3a, 도 3b, 및 도 3c를 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 소자와의 차이점만을 설명하고, 중복되는 설명은 생략한다.
도 1, 도 10, 도 11a, 도 11b, 및 도 11c를 참조하면, 게이트 전극들(GE)의 각각의 상에, 상기 게이트 전극들(GE)의 각각에 전기적으로 연결되는 게이트 콘택(CB)이 제공될 수 있다. 상기 게이트 콘택(CB)은 제2 층간 절연막(120)을 관통하여 상기 게이트 전극들(GE)의 각각에 연결될 수 있다.
본 실시예에 따르면, 상기 게이트 콘택(CB)은 상기 게이트 전극들(GE) 각각의 상부와 접하는 바디부(body portion, BP), 및 상기 게이트 전극들(GE) 각각의 일 측벽을 따라 상기 바디부(BP)로부터 상기 기판(100)으로 연장되는 연장부(EP)를 포함할 수 있다. 상기 연장부(EP)는 상기 바디부(BP)의 일 측벽(BPs)에 인접하도록 제공될 수 있다. 상기 바디부(BP) 및 상기 연장부(EP)는 서로 접하여 일체를 이룰 수 있다. 상기 연장부(EP)는 상기 게이트 전극들(GE)의 각각에 인접하는 내측벽(EPi) 및 상기 내측벽(EPi)에 대향하는 외측벽(EPj)를 가질 수 있다. 상기 바디부(BP)의 상기 일 측벽(BPs1)은 상기 연장부(EP)의 상기 외측벽(EPj)에 정렬될 수 있다. 도 11b에 도시된 바와 같이, 상기 바디부(BP)의 하면(L1)의 높이는 상기 게이트 전극들(GE) 각각의 상면(GE_U)의 높이보다 낮을 수 있다.
일 실시예에 따르면, 상기 게이트 콘택(CB)은 서로 이웃하는 활성 패턴들(AP) 사이의 소자분리막(ST) 상에 제공될 수 있다. 이 경우, 상기 연장부(EP)는 상기 게이트 전극들(GE) 각각의 일 측벽을 따라 상기 바디부(BP)로부터 상기 소자분리막(ST)으로 연장될 수 있다. 일 예로, 상기 게이트 콘택(CB)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR) 사이의 제1 소자분리막(ST1) 상에 제공될 수 있다. 상기 게이트 콘택(CB)은, 상기 NMOSFET 영역(NR) 상의 제1 게이트 전극(GE1)과 상기 PMOSFET 영역(PR) 상의 제2 게이트 전극(GE2) 사이의 경계 상에 위치하거나, 상기 제1 게이트 전극(GE1) 상에 또는 상기 제2 게이트 전극(GE2) 상에 위치할 수도 있다. 도 3a를 참조하여 설명한 바와 같이, 상기 연장부(EP)의 하면(L2)의 높이는 상기 소자분리막(ST)의 상면(ST_U)의 높이보다 높을 수 있다. 더하여, 도 3a 및 도 11b에 도시된 바와 같이, 상기 연장부(EP)의 상기 하면(L2)의 높이는 상기 활성 패턴들(AP) 각각의 상면(AP_U)(즉, 상기 활성 핀(AF)의 상면)의 높이보다 낮을 수 있다.
상기 게이트 전극들(GE)의 각각의 일 측벽과 상기 연장부(EP) 사이에 게이트 스페이서(GSP)가 개재될 수 있다. 더하여, 상기 게이트 전극들(GE)의 각각의 상기 일 측벽과 상기 연장부(EP) 사이에 제1 층간 절연막(110)의 적어도 일부가 개재될 수 있다.
소스/드레인 콘택들(CA)의 상면들(CA_U)의 높이는 상기 게이트 콘택(CB)의 상면(CB_U)의 높이와 실질적으로 동일할 수 있다. 상기 소스/드레인 콘택들(CA)의 상기 상면들(CA_U) 및 상기 게이트 콘택(CB)의 상기 상면(CB_U)은 상기 제2 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)은 동일한 물질을 포함할 수 있다. 상기 게이트 콘택(CB)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
도 12 내지 도 15, 도 16a 내지 도 16c, 및 도 17a 내지 도 17c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들이다. 도 16a 및 도 17a는 도 10의 Ⅰ-Ⅰ'에 대응하는 단면도들이고, 도 16b 및 도 17b는 도 10의 Ⅱ-Ⅱ'에 대응하는 단면도들이고, 도 12 내지 도 15, 도 16c, 및 도 17c는 도 10의 Ⅲ-Ⅲ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 4a 내지 도 9a, 도 4b 내지 도 9b, 및 도 4c 내지 도 9c를 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법과 중복되는 설명은 생략될 수 있다.
도 10, 도 4a, 도 4b, 및 도 12를 참조하면, 기판(100) 상에 제1 소자 분리막(ST1) 및 제2 소자 분리막(ST2)이 형성될 수 있다. 상기 제1 소자 분리막(ST1)은 상기 제1 방향(D1)으로 연장되어 제1 로직 셀(C1)의 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 분리할 수 있다. 상기 제2 소자 분리막(ST2)은 상기 제1 방향(D1)으로 연장되어 상기 제1 로직 셀(C1)과 인접 셀들을 분리할 수 있다. 상기 기판(100) 상에 제3 소자 분리막(ST3)이 형성될 수 있다. 상기 제3 소자 분리막(ST3)은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)에 활성 패턴들(AP)을 정의할 수 있다. 일 예로, 상기 활성 패턴들(AP)의 각각은 상기 제3 소자 분리막(ST3)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 가질 수 있다.
상기 기판(100) 상에 상기 활성 패턴들(AP)과 교차하여 상기 제2 방향(D2)으로 연장되는 희생 게이트 패턴(102)이 형성될 수 있다. 상기 희생 게이트 패턴(102)은 상기 제2 방향(D2)으로 연장되어 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)을 가로지를 수 있다. 복수 개의 상기 희생 게이트 패턴들(102)은 상기 제1 방향(D1)으로 배열될 수 있다. 상기 희생 게이트 패턴(102)의 양 측벽들 상에 게이트 스페이서들(GSP)이 형성될 수 있다.
상기 희생 게이트 패턴(102)의 양 측의 상기 활성 패턴들(AP) 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 일 예로, 도 4a에 도시된 바와 같이, 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 희생 게이트 패턴(102)의 양 측의 상기 활성 패턴들(AP)의 상부들(즉, 상기 활성 핀들(AF)의 부분들)을 제거하는 것, 및 상기 상부들이 제거된 상기 활성 패턴들(AP)을 시드로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 상기 희생 게이트 패턴(102)의 아래에 배치되어, 평면적 관점에서 상기 희생 게이트 패턴(102)과 중첩하는 상기 활성 패턴들(AP)의 부분들(예를 들면, 상기 활성 핀들(AF)의 다른 부분들)에는 상기 소스/드레인 영역들(SD)이 형성되지 않을 수 있다.
상기 기판(100) 상에 상기 희생 게이트 패턴(102)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 상기 제1 층간 절연막(110)은 상기 희생 게이트 패턴(102)의 상면이 노출될 때까지 평탄화될 수 있다.
도 10, 도 5a, 도 5b, 및 도 13을 참조하면, 먼저, 상기 희생 게이트 패턴(102)을 제거하여 상기 게이트 스페이서들(GSP) 사이에 갭 영역(104)이 형성될 수 있다. 상기 갭 영역(104)은 상기 기판(100)을 노출할 수 있다. 일 실시예에 따르면, 상기 갭 영역(104)은 상기 기판(100)의 상기 PMOSFET 영역(PR)을 노출하는 제1 영역(104a), 및 상기 기판(100)의 상기 NMOSFET 영역(NR)을 노출하는 제2 영역(104b)을 포함할 수 있다. 이 후, 상기 제1 층간 절연막(110) 상에 상기 갭 영역(104)의 일부를 채우는 게이트 절연막(GIL)이 형성될 수 있다.
상기 게이트 절연막(GIL) 상에 상기 갭 영역(104)의 상기 제1 영역(104a)을 채우는 제1 마스크 패턴(M1)이 형성될 수 있다. 상기 제1 마스크 패턴(M1)은 상기 PMOSFET 영역(PR) 상에 제공될 수 있다. 상기 제1 마스크 패턴(M1)이 형성된 후, 상기 게이트 절연막(GIL) 상에 상기 제2 영역(104b)의 잔부를 채우는 제1 게이트 전극막(GEL1)이 형성될 수 있다.
도 10, 도 6a, 도 6b, 및 도 14를 참조하면, 상기 제1 마스크 패턴(M1)이 제거될 수 있다. 이 후, 상기 기판(100) 상에 상기 게이트 절연막(GIL) 및 상기 제1 게이트 전극막(GEL1)을 덮는 제2 마스크 패턴(M2)이 형성될 수 있다. 상기 제2 마스크 패턴(M2)은 상기 NMOSFET 영역(NR) 상에 제공될 수 있다. 상기 제2 마스크 패턴(M2)은 상기 PMOSFET 영역(PR) 상의 상기 게이트 절연막(GIL) 및 상기 갭 영역(104)의 상기 제1 영역(104a)을 노출할 수 있다.
상기 제2 마스크 패턴(M2)이 형성된 후, 상기 게이트 절연막(GIL) 상에 상기 제1 영역(104a)의 잔부를 채우는 제2 게이트 전극막(GEL2)이 형성될 수 있다.
도 10, 도 7a, 도 7b, 및 도 15를 참조하면, 상기 제2 마스크 패턴(M2)이 제거될 수 있다. 이 후, 상기 제1 층간 절연막(110)의 상면이 노출될 때까지 상기 제1 및 제2 게이트 전극막들(GEL1, GEL2), 및 상기 게이트 절연막(GIL)이 평탄화될 수 있다. 상기 평탄화 공정에 의해 상기 게이트 스페이서들(GSP)의 상면들이 노출될 수 있다. 상기 평탄화 공정은, 상기 제1 및 제2 게이트 전극막들(GEL1, GEL2)이 상기 갭 영역(104) 내에 원하는 두께로 남을 때까지 수행될 수 있다. 이에 따라, 상기 PMOSFET 영역(PR)을 가로지르는 제1 게이트 전극(GE1), 및 상기 NMOSFET 영역(NR)을 가로지르는 제2 게이트 전극(GE2)이 형성될 수 있다. 더하여, 상기 평탄화 공정에 의해, 상기 제1 게이트 전극(GE1) 아래의 제1 게이트 절연 패턴(GI1), 및 상기 제2 게이트 전극(GE2) 아래의 제2 게이트 절연 패턴(GI2)이 형성될 수 있다. 상기 제1 게이트 절연 패턴(GI1)은 상기 제1 게이트 전극(GE1)과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있고, 상기 제2 게이트 절연 패턴(GI2)은 상기 제2 게이트 전극(GE2)과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있다. 상기 제1 게이트 절연 패턴(GI1) 및 상기 제2 게이트 절연 패턴(GI2)은 서로 접하여 일체를 이룰 수 있다.
상기 평탄화 공정에 의해, 상기 제1 게이트 전극(GE1)의 상면과 상기 제1 게이트 절연 패턴(GI1)의 상면은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있고, 상기 제2 게이트 전극(GE2)의 상면과 상기 제2 게이트 절연 패턴(GI2)의 상면은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다. 더하여, 상기 평탄화 공정에 의해, 상기 제1 게이트 전극(GE1)의 상기 상면, 상기 제1 게이트 절연 패턴(GI1)의 상기 상면, 상기 제2 게이트 전극(GE2)의 상기 상면, 및 상기 제2 게이트 절연 패턴(GI2)의 상기 상면은 상기 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다.
상기 제1 층간 절연막(110) 상에 캐핑 패턴(CAP)이 형성될 수 있다. 상기 캐핑 패턴(CAP)은 상기 제1 및 제2 게이트 전극들(GE1, GE2)의 상기 상면들, 상기 제1 및 제2 게이트 절연 패턴들(GI1, GI2)의 상기 상면들, 및 상기 게이트 스페이서들(GSP)의 상면들을 덮을 수 있고, 상기 제1 층간 절연막(110)의 상기 상면 상으로 연장될 수 있다.
상기 제1 게이트 절연 패턴(GI1) 및 상기 제2 게이트 절연 패턴(GI2)은 게이트 절연 패턴(GI)으로 정의될 수 있고, 상기 제1 게이트 전극(GE1)과 상기 제2 게이트 전극(GE2)은 게이트 전극(GE)으로 정의될 수 있다. 상기 게이트 전극(GE)의 양 측벽들 상에 상기 게이트 스페이서들(GSP)이 제공될 수 있고, 상기 게이트 전극(GE)의 상면 상에 상기 캐핑 패턴(CAP)이 제공될 수 있다.
상기 게이트 전극(GE)의 양 측의 상기 캐핑 패턴(CAP) 및 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)과 연결되는 도전 패턴들(TS)이 형성될 수 있다. 상기 PMOSFET 영역(PR)에서, 상기 도전 패턴들(TS)의 각각은 상기 제3 소자 분리막(ST3)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 상기 NMOSFET 영역(NR)에서, 상기 도전 패턴들(TS)의 각각은 상기 제3 소자 분리막(ST3)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다.
상기 도전 패턴들(TS)이 형성된 결과물 상에 제2 층간 절연막(120)이 형성될 수 있다. 상기 게이트 전극(GE)의 양 측의 상기 제2 층간 절연막(120)을 패터닝하여 상기 도전 패턴들(TS)을 노출하는 소스/드레인 콘택 홀들(H1)이 형성될 수 있다. 상기 소스/드레인 콘택 홀들(H1)의 각각은 상기 도전 패턴들(TS)의 각각의 상면을 따라 연장될 수 있다. 일 예로, 상기 소스/드레인 콘택 홀들(H1)의 각각은 상기 제2 방향(D2)으로 연장될 수 있다. 도시되지 않았지만, 상기 소스/드레인 콘택 홀들(H1) 중 적어도 하나는, 상기 PMOSFET 영역(PR)의 상기 도전 패턴(TS)과 상기 NMOSFET 영역(NR)의 상기 도전 패턴(TS)을 노출하도록 상기 소자분리막(ST) 상으로 연장될 수 있다.
도 10, 도 16a, 도 16b, 및 도 16c를 참조하면, 상기 제2 층간 절연막(120) 상에 상기 소스/드레인 콘택 홀들(H1)을 채우는 마스크 막(M3)이 형성될 수 있다. 상기 마스크 막(M3) 및 상기 제2 층간 절연막(120)을 패터닝하여 상기 게이트 전극(GE)의 상면을 노출하는 게이트 콘택 홀(H2)이 형성될 수 있다. 상기 게이트 콘택 홀(H2)은 상기 소스/드레인 콘택 홀들(H1)로부터 이격되어 형성될 수 있다.
상기 게이트 콘택 홀(H2)은 상기 게이트 전극(GE)을 노출하는 바디홀(body hole, BH), 및 상기 게이트 전극(GE)의 일 측벽을 따라 상기 바디홀(BH)로부터 상기 기판(100)으로 연장되는 연장 홀(EH)을 포함할 수 있다. 상기 바디홀(BH) 및 상기 연장 홀(EH)은 서로 연결될 수 있다.
상기 게이트 콘택 홀(H2)을 형성하는 것은, 상기 게이트 전극(GE)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 마스크 막(M3), 상기 제2 층간 절연막(120), 및 상기 캐핑 패턴(CAP)을 패터닝하는 것을 포함할 수 있다. 상기 식각 공정 동안 상기 게이트 전극(GE)의 상부가 과식각될 수 있고, 이에 따라, 상기 바디홀(BH)의 바닥면(H2_L1)의 높이는 상기 게이트 전극(GE)의 상면(GE_U)의 높이보다 낮을 수 있다. 더하여, 상기 식각 공정 동안 상기 게이트 전극(GE)의 일 측의 상기 제1 층간 절연막(110)이 과식각될 수 있다. 상기 식각 공정이 상기 게이트 전극(GE)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행됨에 따라, 상기 식각 공정 동안 상기 제1 층간 절연막(110)의 식각 속도는 상기 게이트 전극(GE)의 식각 속도보다 빠를 수 있다. 이에 따라, 도 16c에 도시된 바와 같이, 상기 연장홀(EH)의 바닥면(H2_L2)의 높이는 상기 바디홀(BH)의 상기 바닥면(H2_L1)의 높이보다 낮을 수 있다. 일 실시예에 따르면, 상기 연장홀(EH)의 상기 바닥면(H2_L2)의 높이는 상기 소자분리막(ST)의 상면(ST_U)의 높이보다 높고, 상기 활성 패턴들(AP) 각각의 상면(AP_U)(즉, 상기 활성 핀(AF)의 상면)의 높이보다 낮을 수 있다.
상기 연장 홀(EH)은 상기 게이트 스페이서(GSP)를 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 상기 연장 홀(EH)과 상기 게이트 전극(GE) 사이에 상기 제1 층간 절연막(110)의 적어도 일부가 개재될 수 있다.
도 10, 도 17a, 도 17b, 및 도 17c를 참조하면, 상기 마스크 막(M3)이 제거될 수 있다.
도 10, 도 11a, 도 11b, 및 도 11c를 다시 참조하면, 상기 제2 층간 절연막(120) 상에 상기 소스/드레인 콘택 홀들(H1) 및 상기 게이트 콘택홀(H2)을 채우는 도전막(미도시)이 형성될 수 있다. 상기 제2 층간 절연막(120)이 노출될 때까지 상기 도전막을 평탄화하여, 상기 소스/드레인 콘택 홀들(H1) 및 상기 게이트 콘택 홀(H2) 내에 소스/드레인 콘택들(CA) 및 게이트 콘택(CB)이 각각 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 소스/드레인 콘택들(CA)의 상면들(CA_U)의 높이는 상기 게이트 콘택(CB)의 상면(CB_U)의 높이와 실질적으로 동일할 수 있다. 상기 소스/드레인 콘택들(CA)의 상기 상면들(CA_U) 및 상기 게이트 콘택(CB)의 상기 상면(CB_U)은 상기 제2 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 기판(100) 상에 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)에 전기적으로 연결되는 배선들(미도시)이 형성될 수 있다. 상기 배선들은 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)을 통하여 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극들(GE)에 각각 전압을 인가하도록 구성될 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 제1 로직 셀(C1)의 평면도이다. 도 19a, 도 19b, 및 도 19c는 각각 도 18의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 설명의 간소화를 위해, 도 2, 도 3a, 도 3b, 및 도 3c를 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 소자와의 차이점만을 설명하고, 중복되는 설명은 생략한다.
도 1, 도 18, 도 19a, 도 19b, 및 도 19c를 참조하면, 복수 개의 게이트 전극들(GE)에 전기적으로 연결되는 게이트 콘택(CB)이 제공될 수 있다. 상기 게이트 콘택(CB)은 제2 층간 절연막(120)을 관통하여 상기 복수 개의 게이트 전극들(GE)에 공통적으로 연결될 수 있다.
본 실시예에 따르면, 상기 게이트 콘택(CB)은 상기 제1 방향(D1)으로 연장되어 상기 복수 개의 게이트 전극들(GE)의 상부들에 접하는 바디부(BP), 및 상기 복수 개의 게이트 전극들(GE) 사이에서 상기 바디부(BP)로부터 상기 기판(100)으로 연장되는 연장부들(EP)을 포함할 수 있다. 상기 연장부들(EP)은 상기 복수 개의 게이트 전극들(GE) 사이에 개재될 수 있고, 상기 바디부(BP)와 상기 연장부들(EP)은 서로 접하여 일체를 이룰 수 있다. 도 19b에 도시된 바와 같이, 상기 바디부(BP)의 하면(L1)의 높이는 상기 게이트 전극들(GE) 각각의 상면(GE_U)의 높이보다 낮을 수 있다.
일 실시예에 따르면, 상기 게이트 콘택(CB)은 서로 이웃하는 활성 패턴들(AP) 사이의 소자분리막(ST) 상에 제공될 수 있다. 이 경우, 상기 연장부들(EP)은 상기 복수 개의 게이트 전극들(GE) 사이에서 상기 바디부(BP)로부터 상기 소자분리막(ST)으로 연장될 수 있다. 일 예로, 상기 게이트 콘택(CB)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR) 사이의 제1 소자분리막(ST1) 상에 제공될 수 있다. 상기 게이트 콘택(CB)은 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2) 사이의 경계 상에 위치하거나, 상기 제1 게이트 전극(GE1) 상에 또는 상기 제2 게이트 전극(GE2) 상에 위치할 수도 있다. 상기 연장부들(EP)의 각각의 하면(L2)의 높이는 상기 바디부(BP)의 상기 하면(L1)의 높이보다 낮을 수 있다. 도 19a에 도시된 바와 같이, 상기 연장부들(EP) 각각의 상기 하면(L2)의 높이는 상기 소자분리막(ST)의 상면(ST_U)의 높이보다 높을 수 있다. 상기 연장부들(EP)의 각각과 이에 인접하는 게이트 전극(GE) 사이에 게이트 스페이서(GSP)가 개재될 수 있다.
소스/드레인 콘택들(CA)의 상면들(CA_U)의 높이는 상기 게이트 콘택(CB)의 상면(CB_U)의 높이와 실질적으로 동일할 수 있다. 상기 소스/드레인 콘택들(CA)의 상기 상면들(CA_U) 및 상기 게이트 콘택(CB)의 상기 상면(CB_U)은 상기 제2 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)은 동일한 물질을 포함할 수 있다. 상기 게이트 콘택(CB)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
도 20 내지 도 23, 도 24a 내지 도 24c, 및 도 25a 내지 도 25c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들이다. 도 24a 및 도 25a는 도 18의 Ⅰ-Ⅰ'에 대응하는 단면도들이고, 도 24b 및 도 25b는 도 18의 Ⅱ-Ⅱ'에 대응하는 단면도들이고, 도 20 내지 도 23, 도 24c, 및 도 25c는 도 18의 Ⅲ-Ⅲ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 4a 내지 도 9a, 도 4b 내지 도 9b, 및 도 4c 내지 도 9c를 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법과 중복되는 설명은 생략될 수 있다.
도 18, 도 4a, 도 4b, 및 도 20을 참조하면, 기판(100) 상에 제1 소자 분리막(ST1) 및 제2 소자 분리막(ST2)이 형성될 수 있다. 상기 제1 소자 분리막(ST1)은 상기 제1 방향(D1)으로 연장되어 제1 로직 셀(C1)의 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 분리할 수 있다. 상기 제2 소자 분리막(ST2)은 상기 제1 방향(D1)으로 연장되어 상기 제1 로직 셀(C1)과 인접 셀들을 분리할 수 있다. 상기 기판(100) 상에 제3 소자 분리막(ST3)이 형성될 수 있다. 상기 제3 소자 분리막(ST3)은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)에 활성 패턴들(AP)을 정의할 수 있다. 일 예로, 상기 활성 패턴들(AP)의 각각은 상기 제3 소자 분리막(ST3)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 가질 수 있다.
상기 기판(100) 상에 상기 활성 패턴들(AP)과 교차하여 상기 제2 방향(D2)으로 연장되는 희생 게이트 패턴(102)이 형성될 수 있다. 상기 희생 게이트 패턴(102)은 상기 제2 방향(D2)으로 연장되어 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)을 가로지를 수 있다. 복수 개의 상기 희생 게이트 패턴들(102)은 상기 제1 방향(D1)으로 배열될 수 있다. 상기 희생 게이트 패턴(102)의 양 측벽들 상에 게이트 스페이서들(GSP)이 형성될 수 있다.
상기 희생 게이트 패턴(102)의 양 측의 상기 활성 패턴들(AP) 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 일 예로, 도 4a에 도시된 바와 같이, 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 희생 게이트 패턴(102)의 양 측의 상기 활성 패턴들(AP)의 상부들(즉, 상기 활성 핀들(AF)의 부분들)을 제거하는 것, 및 상기 상부들이 제거된 상기 활성 패턴들(AP)을 시드로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 상기 희생 게이트 패턴(102)의 아래에 배치되어, 평면적 관점에서 상기 희생 게이트 패턴(102)과 중첩하는 상기 활성 패턴들(AP)의 부분들(예를 들면, 상기 활성 핀들(AF)의 다른 부분들)에는 상기 소스/드레인 영역들(SD)이 형성되지 않을 수 있다.
상기 기판(100) 상에 상기 희생 게이트 패턴(102)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 상기 제1 층간 절연막(110)은 상기 희생 게이트 패턴(102)의 상면이 노출될 때까지 평탄화될 수 있다.
도 18, 도 5a, 도 5b, 및 도 21을 참조하면, 먼저, 상기 희생 게이트 패턴(102)을 제거하여 상기 게이트 스페이서들(GSP) 사이에 갭 영역(104)이 형성될 수 있다. 상기 갭 영역(104)은 상기 기판(100)을 노출할 수 있다. 일 실시예에 따르면, 상기 갭 영역(104)은 상기 기판(100)의 상기 PMOSFET 영역(PR)을 노출하는 제1 영역(104a), 및 상기 기판(100)의 상기 NMOSFET 영역(NR)을 노출하는 제2 영역(104b)을 포함할 수 있다. 이 후, 상기 제1 층간 절연막(110) 상에 상기 갭 영역(104)의 일부를 채우는 게이트 절연막(GIL)이 형성될 수 있다.
상기 게이트 절연막(GIL) 상에 상기 갭 영역(104)의 상기 제1 영역(104a)을 채우는 제1 마스크 패턴(M1)이 형성될 수 있다. 상기 제1 마스크 패턴(M1)은 상기 PMOSFET 영역(PR) 상에 제공될 수 있다. 상기 제1 마스크 패턴(M1)이 형성된 후, 상기 게이트 절연막(GIL) 상에 상기 제2 영역(104b)의 잔부를 채우는 제1 게이트 전극막(GEL1)이 형성될 수 있다.
도 18, 도 6a, 도 6b, 및 도 22를 참조하면, 상기 제1 마스크 패턴(M1)이 제거될 수 있다. 이 후, 상기 기판(100) 상에 상기 게이트 절연막(GIL) 및 상기 제1 게이트 전극막(GEL1)을 덮는 제2 마스크 패턴(M2)이 형성될 수 있다. 상기 제2 마스크 패턴(M2)은 상기 NMOSFET 영역(NR) 상에 제공될 수 있다. 상기 제2 마스크 패턴(M2)은 상기 PMOSFET 영역(PR) 상의 상기 게이트 절연막(GIL) 및 상기 갭 영역(104)의 상기 제1 영역(104a)을 노출할 수 있다.
상기 제2 마스크 패턴(M2)이 형성된 후, 상기 게이트 절연막(GIL) 상에 상기 제1 영역(104a)의 잔부를 채우는 제2 게이트 전극막(GEL2)이 형성될 수 있다.
도 18, 도 7a, 도 7b, 및 도 23을 참조하면, 상기 제2 마스크 패턴(M2)이 제거될 수 있다. 이 후, 상기 제1 층간 절연막(110)의 상면이 노출될 때까지 상기 제1 및 제2 게이트 전극막들(GEL1, GEL2), 및 상기 게이트 절연막(GIL)이 평탄화될 수 있다. 상기 평탄화 공정에 의해 상기 게이트 스페이서들(GSP)의 상면들이 노출될 수 있다. 상기 평탄화 공정은, 상기 제1 및 제2 게이트 전극막들(GEL1, GEL2)이 상기 갭 영역(104) 내에 원하는 두께로 남을 때까지 수행될 수 있다. 이에 따라, 상기 PMOSFET 영역(PR)을 가로지르는 제1 게이트 전극(GE1), 및 상기 NMOSFET 영역(NR)을 가로지르는 제2 게이트 전극(GE2)이 형성될 수 있다. 더하여, 상기 평탄화 공정에 의해, 상기 제1 게이트 전극(GE1) 아래의 제1 게이트 절연 패턴(GI1), 및 상기 제2 게이트 전극(GE2) 아래의 제2 게이트 절연 패턴(GI2)이 형성될 수 있다. 상기 제1 게이트 절연 패턴(GI1)은 상기 제1 게이트 전극(GE1)과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있고, 상기 제2 게이트 절연 패턴(GI2)은 상기 제2 게이트 전극(GE2)과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있다. 상기 제1 게이트 절연 패턴(GI1) 및 상기 제2 게이트 절연 패턴(GI2)은 서로 접하여 일체를 이룰 수 있다.
상기 평탄화 공정에 의해, 상기 제1 게이트 전극(GE1)의 상면과 상기 제1 게이트 절연 패턴(GI1)의 상면은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있고, 상기 제2 게이트 전극(GE2)의 상면과 상기 제2 게이트 절연 패턴(GI2)의 상면은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다. 더하여, 상기 평탄화 공정에 의해, 상기 제1 게이트 전극(GE1)의 상기 상면, 상기 제1 게이트 절연 패턴(GI1)의 상기 상면, 상기 제2 게이트 전극(GE2)의 상기 상면, 및 상기 제2 게이트 절연 패턴(GI2)의 상기 상면은 상기 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다.
상기 제1 층간 절연막(110) 상에 캐핑 패턴(CAP)이 형성될 수 있다. 상기 캐핑 패턴(CAP)은 상기 제1 및 제2 게이트 전극들(GE1, GE2)의 상기 상면들, 상기 제1 및 제2 게이트 절연 패턴들(GI1, GI2)의 상기 상면들, 및 상기 게이트 스페이서들(GSP)의 상면들을 덮을 수 있고, 상기 제1 층간 절연막(110)의 상기 상면 상으로 연장될 수 있다.
상기 제1 게이트 절연 패턴(GI1) 및 상기 제2 게이트 절연 패턴(GI2)은 게이트 절연 패턴(GI)으로 정의될 수 있고, 상기 제1 게이트 전극(GE1)과 상기 제2 게이트 전극(GE2)은 게이트 전극(GE)으로 정의될 수 있다. 상기 게이트 전극(GE)의 양 측벽들 상에 상기 게이트 스페이서들(GSP)이 제공될 수 있고, 상기 게이트 전극(GE)의 상면 상에 상기 캐핑 패턴(CAP)이 제공될 수 있다.
상기 게이트 전극(GE)의 양 측의 상기 캐핑 패턴(CAP) 및 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)과 연결되는 도전 패턴들(TS)이 형성될 수 있다. 상기 PMOSFET 영역(PR)에서, 상기 도전 패턴들(TS)의 각각은 상기 제3 소자 분리막(ST3)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 상기 NMOSFET 영역(NR)에서, 상기 도전 패턴들(TS)의 각각은 상기 제3 소자 분리막(ST3)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다.
상기 도전 패턴들(TS)이 형성된 결과물 상에 제2 층간 절연막(120)이 형성될 수 있다. 상기 게이트 전극(GE)의 양 측의 상기 제2 층간 절연막(120)을 패터닝하여 상기 도전 패턴들(TS)을 노출하는 소스/드레인 콘택 홀들(H1)이 형성될 수 있다. 상기 소스/드레인 콘택 홀들(H1)의 각각은 상기 도전 패턴들(TS)의 각각의 상면을 따라 연장될 수 있다. 일 예로, 상기 소스/드레인 콘택 홀들(H1)의 각각은 상기 제2 방향(D2)으로 연장될 수 있다. 도시되지 않았지만, 상기 소스/드레인 콘택 홀들(H1) 중 적어도 하나는, 상기 PMOSFET 영역(PR)의 상기 도전 패턴(TS)과 상기 NMOSFET 영역(NR)의 상기 도전 패턴(TS)을 노출하도록 상기 소자분리막(ST) 상으로 연장될 수 있다.
도 18, 도 24a, 도 24b, 및 도 24c를 참조하면, 상기 제2 층간 절연막(120) 상에 상기 소스/드레인 콘택 홀들(H1)을 채우는 마스크 막(M3)이 형성될 수 있다. 상기 마스크 막(M3) 및 상기 제2 층간 절연막(120)을 패터닝하여 상기 게이트 전극(GE)의 상면을 노출하는 게이트 콘택 홀(H2)이 형성될 수 있다. 상기 게이트 콘택 홀(H2)은 상기 소스/드레인 콘택 홀들(H1)로부터 이격되어 형성될 수 있다.
상기 게이트 콘택 홀(H2)은 상기 제1 방향(D1)으로 연장되어 복수 개의 상기 게이트 전극들(GE)을 노출하는 바디홀(BH), 및 상기 복수 개의 상기 게이트 전극들(GE) 사이에서 상기 바디홀(BH)로부터 상기 기판(100)으로 연장되는 연장홀들(EH)을 포함할 수 있다. 상기 바디홀(BH) 및 상기 연장홀들(EH)은 서로 연결될 수 있다.
상기 게이트 콘택 홀(H2)을 형성하는 것은, 상기 게이트 전극들(GE)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 마스크 막(M3), 상기 제2 층간 절연막(120), 및 상기 캐핑 패턴(CAP)을 패터닝하는 것을 포함할 수 있다. 상기 식각 공정 동안 상기 게이트 전극(GE)들의 상부들이 과식각될 수 있고, 이에 따라, 상기 바디홀(BH)의 바닥면(H2_L1)의 높이는 상기 게이트 전극들(GE)의 각각의 상면(GE_U)의 높이보다 낮을 수 있다. 더하여, 상기 식각 공정 동안 상기 게이트 전극들(GE) 사이의 상기 제1 층간 절연막(110)이 과식각될 수 있다. 상기 식각 공정이 상기 게이트 전극들(GE)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행됨에 따라, 상기 식각 공정 동안 상기 제1 층간 절연막(110)의 식각 속도는 상기 게이트 전극들(GE)의 식각 속도보다 빠를 수 있다. 이에 따라, 도 24c에 도시된 바와 같이, 상기 연장홀들(EH)의 각각의 바닥면(H2_L2)의 높이는 상기 바디홀(BH)의 상기 바닥면(H2_L1)의 높이보다 낮을 수 있다. 일 실시예에 따르면, 상기 연장홀들(EH)의 각각의 상기 바닥면(H2_L2)의 높이는 상기 소자분리막(ST)의 상면(ST_U)의 높이보다 높을 수 있다. 상기 연장 홀들(EH)의 각각은 상기 게이트 스페이서(GSP)를 사이에 두고 인접하는 게이트 전극(GE)으로부터 이격될 수 있다.
도 18, 도 25a, 도 25b, 및 도 25c를 참조하면, 상기 마스크 막(M3)이 제거될 수 있다.
도 18, 도 19a, 도 19b, 및 도 19c를 다시 참조하면, 상기 제2 층간 절연막(120) 상에 상기 소스/드레인 콘택 홀들(H1) 및 상기 게이트 콘택홀(H2)을 채우는 도전막(미도시)이 형성될 수 있다. 상기 제2 층간 절연막(120)이 노출될 때까지 상기 도전막을 평탄화하여, 상기 소스/드레인 콘택 홀들(H1) 및 상기 게이트 콘택 홀(H2) 내에 소스/드레인 콘택들(CA) 및 게이트 콘택(CB)이 각각 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 소스/드레인 콘택들(CA)의 상면들(CA_U)의 높이는 상기 게이트 콘택(CB)의 상면(CB_U)의 높이와 실질적으로 동일할 수 있다. 상기 소스/드레인 콘택들(CA)의 상기 상면들(CA_U) 및 상기 게이트 콘택(CB)의 상기 상면(CB_U)은 상기 제2 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 기판(100) 상에 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)에 전기적으로 연결되는 배선들(미도시)이 형성될 수 있다. 상기 배선들은 상기 소스/드레인 콘택들(CA) 및 상기 게이트 콘택(CB)을 통하여 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극들(GE)에 각각 전압을 인가하도록 구성될 수 있다.
본 발명의 개념에 따르면, 게이트 콘택은 적어도 하나의 게이트 전극의 상부에 접하는 바디부, 및 상기 게이트 전극의 일 측벽을 따라 상기 바디부로부터 연장되는 연장부를 포함할 수 있다. 상기 게이트 콘택의 상기 바디부의 하면이 상기 게이트 전극의 상면보다 낮음에 따라, 상기 게이트 콘택은 상기 바디부의 적어도 일부가 상기 게이트 전극에 삽입된 구조를 가질 수 있다. 즉, 상기 게이트 콘택과 상기 게이트 전극 사이의 접촉 면적이 증가됨에 따라, 상기 게이트 콘택과 상기 게이트 전극 사이의 저항이 감소될 수 있다. 따라서, 반도체 소자의 저항 특성이 개선될 수 있다.
더하여, 그 내부에 상기 게이트 콘택이 제공되는 게이트 콘택 홀을 형성하기 위한 식각 공정 동안, 제1 층간 절연막의 식각 속도는 상기 게이트 전극의 식각 속도보다 빠를 수 있다. 상기 식각 공정을 이용하여 상기 게이트 전극을 과식각함으로써, 그 내부에 상기 바디부가 제공되는 바디홀의 바닥면의 높이가 상기 게이트 전극의 상면의 높이보다 낮도록 제어될 수 있다. 즉, 상기 과식각 공정을 이용하여 상기 게이트 전극의 노출되는 면적이 증가될 수 있고, 이에 따라, 상기 게이트 콘택과 상기 게이트 전극 사이의 접촉 면적이 증가될 수 있다. 또한, 상기 과식각 공정을 이용하여 그 내부에 상기 연장부가 제공되는 연장홀의 바닥면의 높이가 상기 바디홀의 상기 바닥면의 높이보다 낮고 소자분리막의 상면의 높이보다 높도록 제어될 수 있다. 이에 따라, 상기 게이트 콘택과 상기 게이트 전극 사이의 접촉 면적이 증가된 반도체 소자가 용이하게 제조될 수 있다. 즉, 상기 과식각 공정에 의해, 상기 게이트 콘택과 상기 게이트 전극 사이의 저항이 감소된 반도체 소자가 용이하게 형성될 수 있다. 따라서, 저항 특성이 개선된 반도체 소자가 용이하게 형성될 수 있다.
이상에서, 상기 활성 패턴들(AP)은 핀 형상을 갖는 것으로 도시되었으나, 이와는 달리 다양한 변형이 가능하다.
도 26은 본 발명의 일부 실시예들에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다. 본 실시예에 있어서, 상기 활성 패턴(AP)의 단면은 기판(100)에 인접한 넥 부분(NC)과 상기 넥 부분(NC)보다 넓은 폭의 바디 부분(BD)을 포함하는 오메가 형태(omega shaped)의 형상을 가질 수 있다. 상기 활성 패턴(AP) 상에 게이트 절연 패턴(GI) 및 게이트 전극(GE)이 차례로 제공될 수 있다. 상기 게이트 전극(GE)의 일부는 상기 활성 패턴(AP) 아래로 연장될 수 있다.
도 27은 본 발명의 다른 실시예들에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다. 본 실시예에 있어서, 반도체 소자의 활성 패턴(AP)은 기판(100)으로부터 이격된 나노 와이어 형태일 수 있다. 상기 활성 패턴(AP) 상에 게이트 절연 패턴(GI) 및 게이트 전극(GE)이 차례로 제공될 수 있다. 상기 게이트 전극(GE)은 상기 활성 패턴(AP)과 상기 기판(100) 사이로 연장될 수 있다.
도 28은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 28을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 비휘발성 기억 소자(예컨대, 플래쉬 기억 소자, 상변화 기억 소자, 및/또는 자기 기억 소자 등)를 포함할 수 있다. 이에 더하여, 상기 기억 장치(1130)는 휘발성 기억 소자를 더 포함할 수 있다. 이 경우에, 상기 기억 장치(1130)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 기억 장치(1130)는 전자 시스템(1100)의 응용 또는 전자 시스템(1100)이 적용되는 전자 제품에 따라 생략될 수도 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 본 발명의 실시예들에 따른 반도체 소자는 상기 컨트롤러(1110) 또는 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 DRAM(Dynamic Random Access Memory) 소자 및/또는 SRAM 소자 등을 더 포함할 수도 있다.
도 29는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 29를 참조하면, 전자 장치(1200)는 반도체 칩(1210)을 포함할 수 있다. 상기 반도체 칩(1210)은 프로세서(Processor; 1211), 임베디드 메모리(Embedded Memory; 1213) 및 캐시 메모리(Cache Memory; 1215)를 포함할 수 있다.
상기 프로세서(1211)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 상기 하나 이상의 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다. 상기 프로세서 코어들(C1-Cn)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있고, 구체적으로 도 1을 참조하여 설명한 로직 셀들을 포함할 수 있다.
상기 전자 장치(1200)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 상기 프로세서(1211)는 어플리케이션 프로세서(Application Processor)일 수 있다.
상기 임베디드 메모리(1213)는 상기 프로세서(1211)와 제1 데이터(DAT1)를 교환할 수 있다. 상기 제1 데이터(DAT1)는 하나 이상의 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 상기 임베디드 메모리(1213)는 상기 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 상기 임베디드 메모리(1213)는 상기 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 즉, 상기 임베디드 메모리(1213)는 상기 프로세서(1211)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
일 실시예에 따르면, 상기 전자 장치(1200)는 웨어러블(Wearable) 전자 장치에 적용될 수 있다. 웨어러블 전자 장치는 많은 양의 연산을 필요로 하는 기능보다 적은 양의 연산을 필요로 하는 기능을 더 많이 수행할 수 있다. 따라서, 상기 전자 장치(1200)가 웨어러블 전자 장치에 적용될 경우, 상기 임베디드 메모리(1213)는 큰 버퍼 용량을 갖지 않아도 무방할 수 있다.
상기 임베디드 메모리(1213)는 SRAM일 수 있다. 상기 SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. 상기 SRAM이 상기 반도체 칩(1210)에 임베디드되면, 작은 크기를 갖고 빠른 속도로 작동하는 상기 전자 장치(1200)가 구현될 수 있다. 나아가, 상기 SRAM이 상기 반도체 칩(1210)에 임베디드되면, 상기 전자 장치(1200)의 작동 전력(Active Power)의 소모량이 감소할 수 있다. 일 예로, 상기 SRAM은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 캐시 메모리(1215)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)과 함께 상기 반도체 칩(1210) 위에 실장될 수 있다. 상기 캐시 메모리(1215)는 캐시 데이터(DATc)를 저장할 수 있다. 상기 캐시 데이터(DATc)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 상기 캐시 메모리(1215)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다. 일 예로, 상기 캐시 메모리(1215)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 캐시 메모리(1215)가 이용되는 경우, 상기 프로세서(1211)가 상기 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 상기 캐시 메모리(1215)가 이용되는 경우, 상기 전자 장치(1200)의 작동 속도가 빨라질 수 있다.
이해를 돕기 위해, 도 29에서, 상기 캐시 메모리(1215)는 상기 프로세서(1211)와 별개의 구성 요소로 도시되었다. 그러나, 상기 캐시 메모리(1215)는 상기 프로세서(1211)에 포함되도록 구성될 수 있다. 도 29는 본 발명의 기술 사상의 보호 범위를 제한하기 위한 것은 아니다.
상기 프로세서(1211), 상기 임베디드 메모리(1213) 및 상기 캐시 메모리(1215)는 다양한 인터페이스 규약에 기초하여 데이터를 전송할 수 있다. 예컨대, 상기 프로세서(1211), 상기 임베디드 메모리(1213) 및 상기 캐시 메모리(1215)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnect) Express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), UFS(Universal Flash Storage) 등 중에서 하나 이상의 인터페이스 규약에 기초하여 데이터를 전송할 수 있다.
도 30 내지 도 32는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다. 도 28의 전자 시스템(1100) 및/또는 도 29의 전자 장치(1200)는 도 30에 도시된 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 31에 도시된 태블릿 또는 스마트 태블릿(3000)에 적용될 수 있으며, 또한 도 32에 도시된 노트북 컴퓨터(4000)에 적용될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
C1, C2, C3, C4: 로직 셀들
PR: PMOSFET 영역 NR: NMOSFET 영역
100: 기판 ST: 소자 분리막
AP: 활성 패턴 AF: 활성 핀
SD: 소스/드레인 영역들 GE: 게이트 전극들
GI: 게이트 절연 패턴 CAP: 캐핑 패턴
GSP: 게이트 스페이서 TS: 도전 패턴들
110, 120: 층간 절연막 CA: 소스/드레인 콘택들
CB: 게이트 콘택 BP: 게이트 콘택의 바디부
EP: 게이트 콘택의 연장부 BPs: 바디부의 측벽
EPi: 연장부의 내측벽 EPj: 연장부의 외측벽
L1: 바디부의 하면 L2: 연장부의 하면

Claims (20)

  1. 일 방향으로 연장되는 활성 패턴들을 정의하는 소자분리막을 포함하는 기판;
    상기 활성 패턴들 및 상기 소자분리막 상의 게이트 전극; 및
    상기 활성 패턴들 사이의 상기 소자분리막 상에 제공되고, 상기 게이트 전극에 연결되는 게이트 콘택을 포함하되,
    상기 게이트 콘택은 상기 게이트 전극과 접하는 바디부, 상기 게이트 전극의 일 측벽을 따라 상기 바디부로부터 상기 소자분리막으로 연장되는 제1 연장부, 및 상기 게이트 전극의 타 측벽으르 따라 상기 바디부로부터 상기 소자분리막으로 연장되는 제2 연장부를 포함하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 바디부의 하면의 높이는 상기 게이트 전극의 상면의 높이보다 낮은 반도체 소자.
  3. 청구항 1에 있어서,
    상기 활성 패턴들의 각각은 상기 소자분리막에 의해 노출되는 활성 핀을 포함하고,
    상기 제1 연장부의 하면의 높이는 상기 활성 핀의 상면의 높이보다 낮은 반도체 소자.
  4. 청구항 3에 있어서,
    상기 제1 연장부의 상기 하면의 상기 높이는 상기 소자분리막의 상면의 높이보다 높은 반도체 소자.
  5. 청구항 1에 있어서,
    상기 게이트 전극의 상기 일 측벽 상의 게이트 스페이서를 더 포함하되,
    상기 게이트 스페이서의 적어도 일부는 상기 게이트 전극의 상기 일 측벽과 상기 제1 연장부 사이에 개재되는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 기판 상에 제공되어, 상기 게이트 전극 및 상기 게이트 스페이서를 덮는 층간 절연막을 더 포함하되,
    상기 게이트 콘택은 상기 층간 절연막을 관통하여 상기 게이트 전극에 연결되고,
    상기 층간 절연막의 적어도 일부는 상기 게이트 전극의 상기 일 측벽과 상기 제1 연장부 사이에 개재되는 반도체 소자.
  7. 청구항 5에 있어서,
    상기 게이트 전극의 상기 일 측벽과 상기 게이트 스페이서 사이의 게이트 절연 패턴을 더 포함하되,
    상기 게이트 절연 패턴은 상기 게이트 전극과 상기 기판 사이로 연장되는 반도체 소자.
  8. 삭제
  9. 청구항 1에 있어서,
    상기 게이트 전극의 양 측벽들 상의 게이트 스페이서들을 더 포함하되,
    상기 게이트 스페이서들은 상기 제1 연장부와 상기 게이트 전극의 사이, 및 상기 제2 연장부와 상기 게이트 전극 사이에 각각 개재되는 반도체 소자.
  10. 삭제
  11. 삭제
  12. 청구항 1에 있어서,
    상기 활성 패턴들은 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되고,
    상기 게이트 전극은 복수 개로 제공되되, 상기 복수의 게이트 전극들은 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되고,
    상기 게이트 콘택은 상기 제1 방향으로 연장되어 상기 복수의 게이트 전극들의 각각에 연결되고,
    상기 게이트 콘택의 상기 바디부는 상기 제1 방향으로 연장되어 상기 복수의 게이트 전극들과 접하고,
    상기 게이트 콘택의 상기 제1 및 제2 연장부들은 상기 복수의 게이트 전극들 사이의 상기 소자분리막으로 각각 연장되는 반도체 소자.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020150041667A 2015-03-25 2015-03-25 전계 효과 트랜지스터를 포함하는 반도체 소자 KR102307207B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150041667A KR102307207B1 (ko) 2015-03-25 2015-03-25 전계 효과 트랜지스터를 포함하는 반도체 소자
US15/055,666 US9768250B2 (en) 2015-03-25 2016-02-29 Semiconductor devices including gate contacts
CN201610173543.2A CN106024870B (zh) 2015-03-25 2016-03-24 包括栅极接触部分的半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150041667A KR102307207B1 (ko) 2015-03-25 2015-03-25 전계 효과 트랜지스터를 포함하는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20160116104A KR20160116104A (ko) 2016-10-07
KR102307207B1 true KR102307207B1 (ko) 2021-10-05

Family

ID=56976804

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150041667A KR102307207B1 (ko) 2015-03-25 2015-03-25 전계 효과 트랜지스터를 포함하는 반도체 소자

Country Status (3)

Country Link
US (1) US9768250B2 (ko)
KR (1) KR102307207B1 (ko)
CN (1) CN106024870B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887210B2 (en) * 2015-08-28 2018-02-06 Samsung Electronics Co., Ltd. Semiconductor device
US9793407B2 (en) * 2015-12-15 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor
US9818651B2 (en) * 2016-03-11 2017-11-14 Globalfoundries Inc. Methods, apparatus and system for a passthrough-based architecture
KR102651871B1 (ko) * 2016-11-29 2024-04-01 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102557123B1 (ko) 2017-01-02 2023-07-19 삼성전자주식회사 반도체 소자 및 그 제조 방법.
US11843020B2 (en) 2017-10-30 2023-12-12 Samsung Electronics Co., Ltd. Image sensor
KR102542614B1 (ko) * 2017-10-30 2023-06-15 삼성전자주식회사 이미지 센서
US11121129B2 (en) * 2018-07-31 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101187309B1 (ko) * 2010-08-06 2012-10-02 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 콘택 플러그 형성을 위한 레이아웃 및 공정
US20140252496A1 (en) * 2013-03-07 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Gate Contact Structure for FinFET

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100539008B1 (ko) 2003-12-30 2005-12-27 동부아남반도체 주식회사 핀 트랜지스터 제조 방법
JP5000125B2 (ja) * 2005-11-15 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置
DE102008059500B4 (de) 2008-11-28 2010-08-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen
US8258577B2 (en) 2009-06-04 2012-09-04 International Business Machines Corporation CMOS inverter device with fin structures
US8258578B2 (en) * 2009-08-31 2012-09-04 Advanced Micro Devices, Inc. Handshake structure for improving layout density
US20110147840A1 (en) 2009-12-23 2011-06-23 Cea Stephen M Wrap-around contacts for finfet and tri-gate devices
US9105498B2 (en) 2012-03-01 2015-08-11 International Business Machines Corporation Gate strain induced work function engineering
US8779515B2 (en) 2012-05-21 2014-07-15 International Business Machines Corporation Semiconductor structure containing an aluminum-containing replacement gate electrode
US8809920B2 (en) 2012-11-07 2014-08-19 International Business Machines Corporation Prevention of fin erosion for semiconductor devices
US20140306286A1 (en) 2013-04-10 2014-10-16 International Business Machines Corporation Tapered fin field effect transistor
US8916441B2 (en) 2013-05-14 2014-12-23 Globalfoundries Inc. FinFET device and methods of fabrication
US9385127B2 (en) * 2013-08-22 2016-07-05 Xilinx, Inc. Method and apparatus for suppressing metal-gate cross-diffusion in semiconductor technology
US9640444B2 (en) * 2014-07-23 2017-05-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101187309B1 (ko) * 2010-08-06 2012-10-02 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 콘택 플러그 형성을 위한 레이아웃 및 공정
US20140252496A1 (en) * 2013-03-07 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Gate Contact Structure for FinFET

Also Published As

Publication number Publication date
US20160284799A1 (en) 2016-09-29
CN106024870B (zh) 2021-08-20
KR20160116104A (ko) 2016-10-07
US9768250B2 (en) 2017-09-19
CN106024870A (zh) 2016-10-12

Similar Documents

Publication Publication Date Title
US10643995B2 (en) Semiconductor device
KR102307207B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
KR102259080B1 (ko) 반도체 소자 및 그 제조방법
US10068993B2 (en) Semiconductor devices and methods of manufacturing the same
KR102407994B1 (ko) 반도체 소자 및 이의 제조 방법
KR102340329B1 (ko) 반도체 소자
KR102317651B1 (ko) 반도체 소자 및 이의 제조 방법
KR102290538B1 (ko) 반도체 소자 및 이의 제조 방법
KR102455149B1 (ko) 반도체 소자의 제조 방법
KR102317646B1 (ko) 반도체 소자 및 이의 제조 방법
KR102191219B1 (ko) 반도체 소자 및 이의 제조 방법
US11600698B2 (en) Semiconductor devices
KR102318393B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
KR102200345B1 (ko) 반도체 소자 및 그 제조방법
KR102311929B1 (ko) 반도체 소자 및 이의 제조 방법
US9728644B2 (en) Semiconductor device including field effect transistors
KR102376481B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법
KR102277334B1 (ko) 반도체 소자 및 그 제조방법
US20160322495A1 (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right