DE102008059500B4

DE102008059500B4 - Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen

Info

Publication number: DE102008059500B4
Application number: DE102008059500A
Authority: DE
Inventors: Sven Beyer; Patrick Press; Rainer Giedigkeit; Jan Hoentschel
Original assignee: AMD Fab 36 LLC and Co KG; Advanced Micro Devices Inc; AMD Fab 36 LLC
Current assignee: GlobalFoundries Dresden Module One LLC and Co KG; GlobalFoundries US Inc
Priority date: 2008-11-28
Filing date: 2008-11-28
Publication date: 2010-08-26
Anticipated expiration: 2028-11-29
Also published as: TW201030820A; CN105428239A; KR20110097886A; CN102292799A; US20100133614A1; WO2010062385A1; US8791509B2; TWI475605B; KR101528880B1; DE102008059500A1

Abstract

Verfahren mit:
Bilden mehrerer Stege (210) eines Mehr-Gatetransistors, wobei die Stege (210) aus einem Halbleitermaterial gebildet werden;
Bilden von Draingebieten und/oder Sourcegebieten in Endbereichen (210E) der mehreren Stege (210);
Bilden eines dielektrischen Materials (230) über den Endbereichen (210E) der mehreren Stege (210) des Mehr-Gatetransistors;
Bilden einer Öffnung (230A) in dem dielektrischen Material (230) und durch die mehreren Stege (210) hindurch, so dass freiliegende Querschnittsflächen (210F) der mehreren Stege (210) gebildet werden;
Bilden eines Kontaktgebiets in der Querschnittsfläche (210F) eines jeden Steges (210), die in der Öffnung (230A) freigelegt ist; und
Bilden eines Kontaktelements in der Öffnung (230A), wobei das Kontaktelement mit jedem der Kontaktgebiete in Verbindung steht, wobei
das Bilden des Kontaktgebiets in der Querschnittsfläche eines jeden Steges (210) umfasst: Abscheiden eines Metalls (231) und Initiieren einer chemischen Reaktion des Metalls (231) mit Material der Querschnittsfläche (210F).

Description

Gebiet der vorliegenden Offenbarung
Im Allgemeinen betrifft die vorliegende Offenbarung die Herstellung modernster integrierter Schaltungen mit Transistorelementen, die eine Doppelgate-(FinFET-) oder eine Triple-Gate-Architektur besitzen.
Beschreibung des Stands der Technik
Die Herstellung moderner integrierter Schaltungen, etwa CPU's, Speicherbauelemente, ASIC's (anwendungsspezifische integrierte Schaltungen) und dergleichen, erfordert die Herstellung einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau, wobei Feldeffekttransistoren ein wichtige Art an Schaltungselementen repräsentieren, die im Wesentlichen das Leistungsverhalten der integrierten Schaltungen bestimmen. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei für viele Arten komplexer Schaltungen mit Feldeffekttransistoren die MOS-Technologie aktuell eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung beispielsweise der MOS-Technologie werden Millionen Transistoren, beispielsweise n-Kanaltransistoren und/oder p-Kanaltransistoren auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete gebildet sind, die auch als Drain- und Sourcgebiete bezeichnet werden, wobei ein leicht dotiertes oder nicht dotiertes Gebiet, etwa ein Kanalgebiet, benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor wird die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine ebene Transistorarchitektur – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird.
Gegenwärtig wird der Hauptanteil an integrierten Schaltungen auf Basis von Silizium hergestellt auf Grund der nahezu unbeschränkten Verfügbarkeit, den gut verstandenen Eigenschaften des Siliziums und zugehörigen Materialien und Prozesse und auf Grund der Erfahrung, die während der letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl für künftige Bauteilgenerationen, die für Massenprodukte vorgesehen sind. Ein Grund für die große Bedeutung des Siliziums bei der Herstellung von Halbleiterbauelementen liegt in den guten Eigenschaften der Silizium/Siliziumdioxidgrenzfläche, die eine zuverlässige elektrische Isolierung unterschiedlicher Gebiete voneinander ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturen stabil und erlaubt somit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise für Ausheizzyklen erforderlich sind, um Dotierstoffe zu aktivieren und um Kristallschäden auszuheilen, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
Aus diesen Gründen wird Siliziumdioxid vorzugsweise als eine Gateisolationsbasisschicht in Feldeffekttransistoren verwendet, die die Gateelektrode, die häufig aus Polysilizium oder metallenthaltenden Materialien aufgebaut ist, von dem Siliziumkanalgebiet trennt. Beim ständigen Verbessern des Bauteilleistungsverhaltens von Feldeffekttransistoren wird die Lange des Kanalgebiets ständig verringert, um die Schaltgeschwindigkeit und den Durchlassstrom zu erhöhen. Da das Transistorleistungsverhalten durch die Spannung gesteuert wird, die der Gateelektrode zugeführt wird, muss ein gewisses Maß an kapazitiver Kopplung, die durch den durch die Gateelektrode, das Kanalgebiet und das dazwischenliegende Siliziumdioxid gebildeten Kondensator vermittelt wird, beibehalten werden. Es zeigt sich, dass das Verringern der Kanallänge für eine ebene Transistorkonfiguration eine höhere kapazitive Kopplung notwendig macht, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten führt zu einem erhöhten Leckstrom und zu einer Abhängigkeit der Schwellwertspannung von Kanallänge. Aggressiv in der Größe reduzierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit einer geringen Schwellwertspannung weisen eine exponentielle Zunahme des Leckstromes auf, wobei auch eine erhöhte kapazitive Kopplung der Gateelektrode an das Kanalgebiet erforderlich ist. Daher muss die Dicke der Siliziumdioxidschicht entsprechend verringert werden, um die erforderliche Kapazität zwischen dem Gate und dem Kanalgebiet zu erreichen. Beispielsweise erfordert eine Kanallänge von ungefähr 0,08 μm ein Gatedielektrikum aus Siliziumdioxid, das eine Dicke von ungefähr 1,2 nm besitzt. Obwohl die Verwendung von Transistorelementen mit hoher Geschwindigkeit, die einen äußerst kurzen Kanal aufweisen, typischerweise auf Hochgeschwindigkeitsanwendungen beschränkt wird, wohingegen Transistorelemente mit einem längeren Kanal für weniger kritische Anwendungen eingesetzt werden, etwa Speichertransistorelemente, erreicht der relativ hohe Leckstrom, der durch das direkte Tunneln von Ladungsträgern durch die sehr dünne Siliziumdioxidgateisolationsschicht hervorgerufen wird, Werte bei einer Oxiddicke im Bereich von 1 bis 2 nm, die mit den Leistungserfordernissen von komplexen Schaltungen nicht mehr verträglich sind.
Daher wurde das Ersetzen von Siliziumdioxid als Material für Gateisolationsschichten in Betracht gezogen, insbesondere für äußerst dünne Siliziumdioxidgateschichten. Mögliche alternative Materialien sind solche, die eine deutlich höhere Permittivität besitzen, so dass eine physikalisch größere Dicke einer gebildeten Gateisolationsschicht eine kapazitive Kopplung bietet, die eine äußerst dünne Siliziumdioxidschicht erreicht würde. Es würde daher vorgeschlagen, Siliziumdioxid durch Materialien mit hoher Permittivität zu ersetzen, etwa Tantaloxid (Ta₂O₅) mit einem ε von ungefähr 25, durch Strontiumtitanoxid (SrTiO₃) mit einem ε von ungefähr 150, Hafniumoxid (HfO₂), HfSiO, Zirkonoxid (ZrO₂), und dergleichen.
Die US 2004/0061172 A1 offenbart ein Verfahren zur Herstellung eines Damaszener-Gate-Multi-Mesa-MOSFETs, der silizidierte Oberflächen von Source-/Drainbereichen umfasst. Es werden Siliziummesas ausgebildet, die mit einem Deckoxyd bedeckt werden, und es wird ein Dielektrikum über der Gateelektrodenstruktur ausgebildet, das die Zwischenräume zwischen den Mesas ausfüllt.
Die US 2005/0051825 A1 offenbart ein Verfahren zur Herstellung von Transistorstrukturen, in denen die Breite eines Kanalgebiets kleiner als eine Gatelänge ist, eine Breite eines Stegs in einem Source-/Drainerweiterungsgebiet gleich oder größer als die Breite des Kanalgebiets ist und die Breite des Stegs in dem Source-/Drainbereich größer als die Breite des Kanalbereichs oder die Breite des Stegs in dem Source-/Drainerweiterungsgebiet ist. Source-/Drainbereiche erfahren eine Silizidierung durch Abscheiden einer Metallschicht und nachfolgende thermische Behandlung.
In der US 2004/0217408 A1 wird ein FET mit Stegstruktur als Kanal zwischen Source und Drain beschrieben. Silizidkontakte werden an Endflächen des Stegs ausgebildet.
In der US 6 413 802 B1 wird ein FinFET mit Doppelgate-Struktur beschrieben, in dem mehrere Kanäle zwischen Source und Drain ausgebildet sein können.
Obwohl deutliche Vorteile in Bezug auf das Leistungsverhalten und die Steuerbarkeit aufwendiger ebener Transistorarchitekturen auf der Grundlage der zuvor angegebenen Strategien erreicht werden, wurden im Hinblick auf eine weitere Größenverringerung neue Transistorkonfigurationen vorgeschlagen, in denen eine „dreidimensionale” Architektur vorgesehen wird in dem Versuch, eine gewünschte Kanalbreite zu erreichen, wobei gleichzeitig eine gute Steuerbarkeit des Stromflusses durch das Kanalgebiet beibehalten wird. Zu diesem Zweck wurden sogenannte FinFET's vorgeschlagen, in denen eine dünne Kante oder ein dünner Steg aus Silizium in einer dünnen aktiven Schicht eines SOI-(Silizium-auf-Isolator-)Substrat hergestellt wird, wobei auf beiden Seitenwänden ein Gatedielektrikumsmaterial und ein Gateelektrodenmaterial vorgesehen wird, wodurch ein Doppelgatetransistor realisiert wird, dessen Kanalgebiet vollständig verarmt ist. Typischerweise liegt in an spruchsvollen Anwendungen die Breite der Siliziumstege in der Größenordnung von 10 nm und deren Höhe ist von der Größenordnung von 30 nm. In einer modifizierten Version der grundlegenden Doppelgatetransistorarchitektur wird auch ein Gatedielektrikumsmaterial und ein Gateelektrodenmaterial auf der oberen Fläche des Stegs hergestellt, wodurch eine Trigatetransistorarchitektur bereitgestellt wird. Mit Bezug zu den 1a und 1b werden der grundlegende Aufbau konventioneller FinFET's-Eigenschaften, die mit konventionellen Fertigungstechniken verknüpft sind, detaillierter beschrieben.
1a zeigt schematisch eine perspektivische Ansicht eines Halbleiterbauelements 100, das einen konventionellen Doppelgate- oder FinFET-Feldeffekttransistor (FinFET) mit mehreren einzelnen Transistorzellen 150 repräsentiert. Wie gezeigt, umfasst das Bauelement 100 ein Substrat 101, etwa ein Siliziumsubstrat, auf welchem eine vergrabene isolierende Schicht ausgebildet ist, beispielsweise in Form eines Siliziumdioxidmaterials. Jede der Transistorzellen 150 enthält einen Steg 110, der einen verbleibenden Teil einer Siliziumschicht (nicht gezeigt) repräsentieren kann, die anfänglich auf der vergrabenen Oxidschicht 102 gebildet ist, wodurch eine SOI-Konfiguration definiert wird. Der Steg 110 enthält einen Bereich 111, der Drain- und Sourcegebieten und einem Kanalgebiet (nicht gezeigt) entspricht, das von einer Gateelektrodenstruktur 120 bedeckt ist, die einen zentralen Bereich jedes Steges 110 umschließt. D. h., die Gateelektrodenstruktur 120 ist an entsprechenden Seitenwänden 110a, 110b des zentralen Teils jedes Stegs 110 ausgebildet und enthält ein geeignetes Gatedielektrikumsmaterial, etwa Siliziumdioxid in Verbindung mit einem Elektrodenmaterial, etwa polykristallinem Silizium. Eine obere Fläche der Stege 110 kann von einer Deckschicht 112 bedeckt sein, die aus Siliziumnitrid, Siliziumdioxid und dergleichen aufgebaut sein kann. Es sollte beachtet werden, dass die Deckschicht 112 auch ein Gatedielektrikumsmaterial repräsentieren kann, wenn zusätzlich zu den Seitenwänden 110a, 110b auch die obere Fläche der Stege als ein Kanalgebiet zu verwenden ist. Die Stege 110 besitzen eine Höhe 110h, eine Breite 110w und eine Länge 110l, d. h. eine effektive Kanallänge, die im Wesentlichen durch die Breite der Gateelektrodenstruktur 120 bestimmt ist.
Typischerweise wird das Halbleiterbauelement 100 mit den mehreren Transistorzellen 150 durch Strukturierung der aktiven Siliziumschicht, die auf der vergrabenen isolierenden Schicht 102 gebildet ist, und durch Ausführen geeignet gestalteter Fertigungsprozesse zur Herstellung der Gateelektrodenstruktur 120 gebildet. Beispielsweise kann die Deckschicht 112 in der aktiven Siliziumschicht gebildet werden, die nachfolgend auf der Basis an spruchsvoller Lithographie- und Ätztechniken strukturiert wird, um die Stege 110 zu schaffen. Danach wird ein geeignetes Gatedielektrikumsmaterial, etwa Siliziumdioxid und dergleichen, beispielsweise durch Oxidation und dergleichen gebildet, woran sich das Abscheiden eines geeigneten Gateelektrodenmaterials, etwa Polysilizium und dergleichen, anschließt. Als nächstes wird die Gateelektrodenstruktur 120 hergestellt, indem das Gateelektrodenmaterial etwa durch gut etablierte sehr selektive Ätztechniken strukturiert wird, die für die Herstellung von Polysiliziumgateelektroden in ebenen Transistorstrukturen gut bekannt sind. Anschließend werden geeignete Dotierstoffprofile für die Drain- und Sourcegebiete 111 hergestellt, möglicherweise in Verbindung mit geeigneten Abstandshalterstrukturen (nicht gezeigt), was durch entsprechende Ionenimplantationstechniken bewerkstelligt werden kann.
1b zeigt schematisch eine Draufsicht des Bauelements 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind die Draingebiete der einzelnen Transistorzellen 150 und die entsprechenden Sourcegebiete durch ein epitaktisch aufgewachsenes Siliziummaterial miteinander verbunden, wodurch eine Siliziumschicht 103 auf der Drainseite bzw. auf der Sourceseite erzeugt wird. Typischerweise wird das Siliziummaterial auf der Drainseite und der Sourceseite durch selektive epitaktische Aufwachstechniken hergestellt, wodurch entsprechende Abstandshalterelemente 104 erforderlich sind, um einen erforderlichen Abstand des Materials 103 zu den Gateelektrodenmaterial der Gateelektrodenstruktur 120 einzustellen. Abhängig von der gesamten Prozessstrategie können die Abstandshalterstrukturen 104 auch verwendet werden, um entsprechende stark dotierte Drain- und Sourcebereiche zu definieren, die entsprechende Drain- und Sourceerweiterungsgebiete (nicht gezeigt) mit einer geringeren Dotierstoffkonzentration bilden, um damit in geeigneter Weise die zugehörigen Kanalgebiete anzuschließen, die an Seitenwänden der zentralen Bereiche der Stege 110 ausgebildet sind. Nach der Herstellung des Halbleitermaterials 103, wobei separate Drain- und Sourcegebiete des Bauelements 100 bereitgestellt werden, werden entsprechende Kontaktbereiche (nicht gezeigt), die etwa aus Metallsilizid aufgebaut sind, in dem Halbleitermaterial 103 auf der Grundlage gut etablierter Metallsilizidprozesse hergestellt. Danach wird eine geeignete Kontaktstruktur gebildet, indem das Bauelement 100 in ein geeignetes dielektrisches Material eingebettet wird und entsprechende Kontaktelemente darin hergestellt werden, so dass eine Verbindung zu den Drain- und Sourcegebieten 103 und zu der Gateelektrodenstruktur 120 entsprechend dem gesamten Schaltungsaufbau hergestellt werden.
Während des Betriebs werden geeignete Spannungen an das Bauelement 100 angelegt, um damit einen Stromfluss vom Drain zum Source zu erzeugen, wenn eine geeignete Steuerspannung an die Gateelektrodenstruktur 120 angelegt wird. Somit wird ein leitender Kanal an den Seitenwänden der Stege 110 erzeugt, die durch die Gateelektrodenstruktur 120 bedeckt sind, wobei abhängig von den gesamten Bauteilabmessungen ein vollständig verarmtes Halbleitergebiet innerhalb der Stege 110 erreicht wird. Es sollte beachtet werden, dass abhängig von den Eigenschaften der Deckschicht 112 auch die obere Fläche der Stege 110, die von der Gateelektrodenstruktur 120 bedeckt ist, als ein Kanalgebiet dienen kann, wodurch eine noch größere effektive Transistorbreite geschaffen wird, wodurch auch eine größere Höhe der Stege 110 möglich wird, wobei dennoch ein im Wesentlichen vollständig verarmter Zustand beibehalten wird. Obwohl das Transistorbauelement 100 mit den mehreren Gates, wie es in den 1a und 1b gezeigt ist, vorteilhaft ist im Hinblick auf das Bereitstellen eines größeren Durchlassstromes unter Beibehaltung einer guten Steuerbarkeit des Stromflusses zwischen den Drainbereichen und Sourcebereichen 103, zeigt sich jedoch, dass ein hohes Maß an Variabilität der Bauteileigenschaften auftreten kann, von welchen angenommen wird, dass es u. a. durch die Konfiguration der gemeinsamen Drain- und Sourcegebiete 103 hervorgerufen wird. Beispielsweise kann das Ausführen eines Silizidierungsprozesses auf der Grundlage der Halbleiterschichten 103, die einer früheren Fertigungsphase epitaktisch hergestellt wurden, zu einem gewissen Grad an Ungleichmäßigkeit der jeweiligen Metallsilizidgebiete in Bezug auf die benachbarten Kanalgebiete führen, was somit zu einer deutlichen Variabilität des resultierenden Gesamtdurchlassstromes beitragen kann.
Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung Techniken und Halbleiterbauelemente, in denen die Bauteilvariabilität von Mehr-Gate-Transistoren verringert wird, wobei zumindest eines oder mehrere der oben erkannten Probleme vermieden wird.
Überblick über die Offenbarung
Im Allgemeinen betrifft der hierin offenbarte Gegenstand Transistoren mit mehreren Gates, etwa Doppelgatetransistoren oder Tri-Gatetransistoren und zugehörige Fertigungstechniken, in denen die Bauteilvariabilität verringert wird, indem ein besseres Kontaktschema vorgesehen wird, um einen oder mehrere Stege des Transistorelements mit einem Kontaktelement elektrisch zu verbinden, wobei entsprechende selektive epitaktische Aufwachstechniken und ein ungleichmäßiger Silizidierungsprozess eines epitaktisch aufgewachsenen Halbleitermaterials vermieden wird. Zu diesem Zweck wird gemäß einem anschaulichen hierin offenbarten Aspekt die Endfläche eines oder mehrerer Stege in geeigneter Weise freigelegt, so dass diese für die Herstellung eines Kontaktgebiets darin verfügbar ist, beispielsweise auf der Grundlage eines Silizidierungsprozesses, wodurch ein im Wesentlichen homogenes Kontaktgebiet erzeugt wird, das somit die Gleichmäßigkeit des Stromflusses von einem Kontaktelement in die jeweiligen Drain- und Sourcebereiche der Stege verbessern kann, wobei gleichzeitig mehrere Stege gemeinsam mit dem Kontaktelement verbunden werden können. In anderen anschaulichen hierin offenbarten Aspekten werden geeignete Oberflächenbereiche von Endbereichen der Stege während eines Ätzprozesses zur Herstellung einer Kontaktöffnung freigelegt, die mit jedem der jeweiligen Endbereiche der Stege direkt in Verbindung steht. Auch in diesem Falle kann ein effizienterer und gleichmäßigerer leitender Pfad von dem gemeinsamen Kontaktelement zu dem individuellen Drain- und Sourcebereichen der Stege hergestellt werden, wodurch ebenfalls zur gesamten Betriebsstabilität von Transistorelementen mit mehreren Gates beigetragen wird.
Ein anschauliches hierin offenbartes Verfahren umfasst Bilden mehrerer Stege eines Mehr-Gatetransistors, wobei die Stege aus einem Halbleitermaterial gebildet werden; Bilden von Draingebieten und/oder Sourcegebieten in Endbereichen der mehreren Stege; Bilden eines dielektrischen Materials über den Endbereichen der mehreren Stege des Mehr-Gatetransistors; Bilden einer Öffnung in dem dielektrischen Material und durch die mehreren Stege hindurch, so dass freiliegende Querschnittsflächen der mehreren Stege gebildet werden; Bilden eines Kontaktgebiets in der Querschnittsfläche eines jeden Steges, die in der Öffnung freigelegt ist; und Bilden eines Kontaktelements in der Öffnung, wobei das Kontaktelement mit jedem der Kontaktgebiete in Verbindung steht, wobei das Bilden des Kontaktgebiets in der Querschnittsfläche eines jeden Steges umfasst: Abscheiden eines Metalls und Initiieren einer chemischen Reaktion des Metalls mit Material der Querschnittsfläche.
Ein noch weiteres anschauliches hierin offenbartes Verfahren zur Herstellung eines Kontaktelements, das eine Verbindung zu einem Mehr-Gatetransistor herstellt, umfasst: Bilden eines dielektrischen Materials derart, dass dieses einen Endbereich eines oder mehrerer Stege des Mehr-Gatetransistors umschließt; Bilden einer Kontaktöffnung in dem dielektrischen Material, so dass eine freiliegende Querschnittsfläche des einen oder der mehreren Stege gebildet wird; Bilden eines Kontaktgebiets in der freigelegten Querschnittsfläche des einen oder der mehreren Stege; Freilegen eines größeren Bereichs des Kontaktgebiets durch Ausführen eines isotropen Ätzprozesses; und Füllen der Kontaktöffnung mit einem metallenthaltenden Material, so dass ein Kontaktelement geschaffen wird, das mit zumindest einem Bereich des einen oder der mehreren Stege verbunden ist.
Kurze Beschreibung der Zeichnungen
Weitere Ausführungsformen der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
1a und 1b schematisch eine perspektivische Ansicht bzw. eine Draufsicht eines konventionellen Mehr-Gatetransistorelements während diverser Fertigungsphasen zeigen, wobei ein epitaktisch aufgewachsener gemeinsamer Drain- und Sourcebereich für das elektrische Anschließen der mehreren Stegendbereichen zum Herstellen eines Kontakts zu einem Kontaktelement gemäß konventioneller Strategie vorgesehen ist.
2a und 2b schematisch eine perspektivische Ansicht bzw. eine Querschnittsansicht eines Mehr-Gatetransistors in einer Anfangsfertigungsphase gemäß anschaulicher Ausführungsformen zeigen;
2c und 2d schematisch perspektivische Ansichten des Mehr-Gatetransistors in einem weiter fortgeschrittenen Fertigungsstadium gemäß weiterer anschaulicher Ausführungsformen zeigen;
2e schematische eine Querschnittsansicht des Bauelements aus 2d zeigt;
2f und 2g schematisch eine perspektivische Ansicht bzw. eine Querschnittsansicht in einer Fertigungsphase zeigen, in der eine Kontaktöffnung in einem dielektrischen Material gemäß anschaulicher Ausführungsformen hergestellt wird;
2h und 2i schematisch perspektivische Ansichten des Halbleiterbauelements in einem weiter fortgeschrittenen Herstellungsstadium gemäß anschaulicher Ausführungsformen zeigen;
2j schematisch eine Querschnittsansicht des Bauelements aus 2i zeigt;
2k und 2l schematisch eine perspektivische Ansicht bzw. eine Querschnittsansicht des Bauelements in einem weiter fortgeschrittenen Herstellungsstadium darstellen;
2m schematisch eine Querschnittsansicht gemäß einer weiteren anschaulichen Ausführungsform zeigt, in der ein größerer Bereich eines Kontaktgebiets entsprechender Stege freigelegt wird;
2n und 2o eine perspektivische Ansicht bzw. eine Querschnittsansicht in einem weiter fortgeschrittenen Herstellungsstadium gemäß anschaulicher Ausführungsformen zeigen; und
2p bis 2r schematisch Querschnittsansichten der Mehr-Gatetransistorelemente in diversen Fertigungsphasen gemäß noch weiterer anschaulicher Ausführungsformen zeigen.
Detaillierte Beschreibung
Im Allgemeinen stellt die vorliegende Offenbarung Techniken und Mehr-Gatetransistoren bereit, in denen der Kontaktwiderstand der Drain- und Sourceanschlüsse in Bezug die individuellen Drain- und Sourcebereiche und das Kanalgebiet, die damit verbunden sind, verbessert ist, um damit die gesamte Produktvariabilität zu verringern. Zu diesem Zweck wird in einigen anschaulichen Ausführungsformen ein Kontaktgebiet in jedem einzelnen Endbereich der entsprechenden Stege des Mehr-Gatetransistors hergestellt, so dass ein höheres Maß an Homogenität im Hinblick auf den Kontaktwiderstand in den diversen Kanalgebieten erreicht wird. Dazu gebührt in einer anschaulichen Ausführungsform ein Metallsilizid in und auf einer entsprechenden Endfläche jedes Steges hergestellt, wodurch im Wesentlichen identische Silizidierungsbedingungen im Hinblick auf die diversen Kanalgebiete geschaffen werden. Dies kann in einigen anschaulichen Ausführungsformen erreicht werden, indem die einzelnen Stege in ein dielektrisches Material eingebettet werden und eine entsprechende Öffnung darin hergestellt wird, so dass diese die Stege „durchschneidet”, wodurch entsprechende Endflächen der Stege innerhalb der Öffnung freigelegt werden. Folglich kann ein sehr homogener Silizidierungsprozess innerhalb der freigelegten Querschnittsfläche oder Endfläche jedes Steges ausgeführt werden, was zu einer besseren Gleichmäßigkeit des Kontaktwiderstandes über die gesamte „Kanalbreite” jedes Kanalgebiets in den jeweiligen Stegen führt. In einigen anschaulichen Ausführungsformen wird die entsprechende Öffnung auch als eine Kontaktöffnung verwendet, die nachfolgend mit einem geeigneten Kontaktmetall gefüllt wird, wodurch jedes der Kontaktgebiete der einzelnen Stege mit dem Kontaktelement verbunden ist, so dass eine elektrische Verbindung mit geringem Widerstand zwischen allen Endbereichen der Stege geschaffen wird.
In noch anderen anschaulichen Ausführungsformen werden zumindest die Seitenwandflächen der Endbereiche der Stege innerhalb einer Kontaktöffnung freigelegt, die nachfolgend mit einem geeigneten metallenthaltenden Material gefüllt wird, wodurch eine homogene elektrische Verbindung zu jedem der entsprechenden Kanalgebiete hergestellt wird, wobei auch elektrische Kurzschlüsse zwischen Endbereichen der Stege erreicht werden, um damit einen gemeinsamen Drainanschluss und/oder Sourceanschluss zu schaffen. Folglich können gut etablierte Silizidierungstechniken, Abscheideprozesse der Einlegetechniken und dergleichen angewendet werden, wobei dennoch für eine deutlich bessere Produktstabilität auf Grund der Verringerung entsprechender Transistorvariabilitäten gesorgt ist, die typi scherweise durch konventionelle Kontaktschemata unter Anwendung epitaktischer Wachstumsverfahren vor dem Silizidierungsprozess hervorgerufen werden.
Mit Bezug zu den 2a bis 2r werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch auf die 1a und 1b Zugriff genommen wird, wenn geeignet ist.
2a zeigt schematisch eine perspektivische Ansicht eines Halbleiterbauelements 200, das auch als ein Mehr-Gatetransistor bezeichnet werden kann, da zumindest zwei separate Kanalgebiete durch zwei zugehörige Bereiche einer Gateelektrode gesteuert werden, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist. In der gezeigten Fertigungsphase umfasst das Bauelement 200 ein Substrat 201, etwa ein Siliziumsubstrat oder ein anderes geeignetes Trägermaterial, auf welchem eine geeignete Basisschicht 202 gebildet ist, die in einigen anschaulichen Ausführungsformen eine isolierende Schicht repräsentiert, etwa eine Siliziumdioxidschicht, eine Siliziumnitridschicht, eine Siliziumoxinitridschicht und dergleichen. Wenn beispielsweise das Substrat 201 aus einem im Wesentlichen kristallinen Halbleitermaterial hergestellt ist, können die Basisschicht 202, wenn diese in Form eines isolierenden Materials vorgesehen ist, und das Substrat 201 eine SOI-(Silizium-auf-Isolator-)Struktur bilden. Des weiteren sind mehrere Stege 210 auf der Schicht 202 ausgebildet und weisen entsprechende Endbereiche 210e und einen zentralen Bereich 210c auf, der von einer Gateelektrodenstruktur 220 bedeckt ist. Ein Gateisolationsmaterial ist zumindest an Seitenwänden der Stege 210 (in 2a nicht gezeigt) ausgebildet, wobei eine entsprechende Gateisolationsschicht auf einer oberen Fläche der Stege 210 gebildet sein kann, wenn eine Tri-Gatetransistorarchitektur betrachtet wird. In anderen Fällen sind die Stege 210 von einer Deckschicht (nicht gezeigt) bedeckt, die zu einer nicht genügenden kapazitiven Kopplung zu den Stegen 210 führt, so dass die obere Fläche nicht effektiv als ein Kanalgebiet dient. Im Hinblick auf eine Materialzusammensetzung der Stege 210 ist zu beachten, dass ein beliebiges geeignetes Material, etwa Silizium, Silizium/Germanium, Germanium oder andere geeignete Halbleiterverbindungen verwendet werden können, wobei dies von den gesamten Bauteilerfordernissen abhängt. In ähnlicher Weise werden die entsprechenden Abmessungen der Stege 210 im Hinblick auf die Entwurfsregeln des entsprechenden betrachteten Technologiestandards ausgewählt.
2b zeigt schematisch eine Querschnittsansicht entlang des Schnittes IIb aus 2a. Wie gezeigt, ist eine Deckschicht 212, etwa eine Siliziumnitridschicht und dergleichen, auf den Stegen 210 und der Gateelektodenstruktur 220 gebildet, die aus einem beliebigen geeigneten Material, etwa Polysilizium, einem metallenthaltendem Material und dergleichen auf der Deckschicht 212 ausgebildet sein kann und die sich bis hinab zu der Schicht 202 entlang der jeweiligen Seitenwände eines Stegs 210 (in dem Schritt aus 2b nicht gezeigt) erstreckt. Das Halbleiterbauelement 200, wie es in den 2a und 2b gezeigt ist, kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wie sie beispielsweise auch zuvor mit Bezug zu dem Bauelement 100 erläutert sind.
2c zeigt schematisch eine perspektivische Ansicht des Transistors 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, umfasst die Gateelektrodenstruktur 220 eine Seitenwandabstandshalterstruktur 221, die aus einem geeigneten Material, etwa Siliziumnitrid, Siliziumdioxid und dergleichen aufgebaut ist. Die Abstandshalterstruktur kann auf der Grundlage gut etablierter Abscheide- und Ätztechniken hergestellt werden, wobei eine Breite der Abstandshalterstruktur 221 entsprechend einem gewünschten Dotierstoffprofil in jedem der Endbereiche 210e der Stege 210 festgelegt werden kann. D. h., es kann eine moderat hohe Dotierstoffkonzentration in den Endbereichen 210e benachbart zu der Gateelektrodenstruktur 220 eingerichtet werden, indem möglicherweise ein Abstandshalterelement (nicht gezeigt) verwendet wird, und anschließend werden ein oder mehrere Abstandshalterelemente der Struktur 221 vorgesehen und während eines oder mehrerer nachfolgender Implantationsschritte als Implantationsmaske verwendet, um damit die gewünschte hohe Dotierstoffkonzentration in den Endbereichen 210e mit einem lateralen Abstand zu dem Gateelektrodenmaterial 222 der Gateelektrode 220 zu erzeugen. Es sollte beachtet werden, dass ein beliebiges geeignetes Konzentrationsprofil, das sich von dem Elektrodenmaterial 222 erstreckt, durch geeignetes Bilden einer entsprechenden Anzahl an Abstandshalterelementen in der Struktur 221 erzeugt werden kann. Des weiteren ist zu beachten, dass andere Implantationsprozesse ausgeführt werden können, beispielsweise in Bezug auf das Bilden eines gegendotierten Bereichs in der Nähe des zentralen Bereichs 210c, der das eigentliche Kanalgebiet repräsentiert. Es werden Drain- und Sourcegebiete 211 an einander gegenüberliegenden Endbereichen 210e hergestellt, die die gewünschte Dotierstoffkonzentration und Konzentrationsgradienten in Bezug auf den zentralen Bereich 210c besitzen.
2d zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein dielektrisches Material 230, etwa Siliziumdioxid, Siliziumnitrid, Siliziumkarbid, und dergleichen über den Stegen 210 und der Gateelektrodenstruktur 220 gebildet. Das dielektrische Material 230 ist in einigen anschaulichen Ausführungsformen aus zwei oder mehr Materialschichten aufgebaut, um die Materialeigenschaften der weiteren Bearbeitung des Bauelements 200 anzupassen. Beispielsweise ist eine Ätzstoppbeschichtung hergestellt und anschließend wird das eigentliche Füllmaterial mit den gewünschten Eigenschaften abgeschieden. In anderen anschaulichen Ausführungsformen werden geeignete ARC-(antireflektierende Beschichtungs-)Materialien, Hartmaskenmaterialien und dergleichen zumindest in einen oberen Bereich des dielektrischen Materials 230 vorgesehen. Das Abscheiden des Materials 230 kann auf der Grundlage gut etablierter Abscheidetechniken, etwa plasmaunterstützter CVD, thermisch aktivierter CVD, Aufschleudertechniken, abhängig von den erforderlichen Materialeigenschaften bewerkstelligt werden. Beispielsweise können Materialien mit geringerer relativer Permittivität ausgewählt werden, wenn eine geringere Abschirmkapazität oder eine andere parasitäre Kapazität in Bezug auf zusätzliche Verdrahtungsebenen, die über dem Bauelement 200 zu bilden sind, als vorteilhaft erscheinen.
2e zeigt schematisch eine Querschnittsansicht des Bauelements 200 aus 2d. Wie gezeigt, umschließt das Material 230 die Gateelektrodenstruktur 220 und die Endbereiche 210e der Stege 210. Nach dem Abscheiden des dielektrischen Materials 230 wird ein Lithographieprozess ausgeführt, um eine Ätzmaske vorzusehen, die die laterale Position und die Größe entsprechender Öffnungen definiert, die in dem dielektrischen Material 230 zu bilden sind.
2f zeigt schematisch eine perspektivische Ansicht des Bauelements 200, in welchem eine Ätzmaske 205 über dem Material 230 gebildet ist.
2g zeigt schematisch eine Querschnittsansicht des Bauelements in dieser Fertigungsphase. Wie gezeigt, unterliegt das Bauelement 200 der Einwirkung einer Ätzumgebung 206, die gestaltet ist, um in anisotroper Weise durch das dielektrische Material 230 zu ätzen und, in der gezeigten Ausführungsform, auch durch die Endbereiche 210e der Stege 210 zu ätzen. D. h., in einer anschaulichen Ausführungsform wird der Ätzprozess 206 auf der Grundlage einer Ätzchemie und entsprechenden Ätzparametern so ausgeführt, dass diese zu einem anisotropen Ätzen des Materials der Schicht 230 und des Materials der Stege 210 führen. Z. B. sind eine Vielzahl von plasmaunterstützten Ätzrezepten zum Ätzen durch Siliziumdioxidmaterial und Siliziummaterial ohne ausgeprägte Selektivität verfügbar, wobei auch das Material der Deckschicht 212 effizient entfernt werden kann. In anderen Fällen wird ein geeigneter Zwischenätzschritt beim Freilegen der Deckschicht 212 ausgeführt, wenn diese in Form eines Materials vorgesehen ist, das eine deutlich geringere Ätzrate im Vergleich zu dem Material 230 besitzt. In anderen anschaulichen Ausführungsformen wird der Ätzprozess 206 auf der Grundlage gut etablierter selektiver Ätzrezepte ausgeführt, wodurch in effizienter Weise ein Material der Schicht 230 abgetragen wird, wobei die Stege 210 abhängig von dem Grad der Selektivität beibehalten werden. Danach wird die Ätzchemie in geeigneter Weise modifiziert, so dass durch die Endbereiche 210e geätzt wird. Wie zuvor erläutert ist, kann, wenn ein ausgeprägter Materialabtrag der Schicht 202 an der Unterseite der Öffnung 230a, die während des Ätzprozesses 206 gebildet wird, als ungeeignet erachtet wird, eine entsprechende Ätzstoppbeschichtung als eine erste Materialschicht der Schicht 230 vorgesehen werden. Folglich wird eine Querschnittsfläche oder eine Endfläche 210f der Endbereiche 210e innerhalb der Öffnungen 230a freigelegt, daher für die Herstellung eines homogenen Kontaktgebiets in den Endbereichen 210e verfügbar ist.
2h zeigt schematisch eine perspektivische Ansicht des Halbleiterbauelements 200 nach dem Entfernen der Ätzmaske 205, das beispielsweise einen Reinigungsprozess zum Vorbereiten der freiliegenden Oberflächenbereiche, etwa der Endflächen oder der Querschnittsfläche 210f beinhalten kann, um ein geeignetes Kontaktgebiet darauf zu bilden. In einer anschaulichen Ausführungsform werden die Endflächen 210f zur Herstellung eines Metallsilizids darin vorbereitet, wenn die Stege 210 einen wesentlichen Anteil an Silizium aufweisen, der für das Erzeugen eines Metallsilizidmaterials, etwa eines Nickelsilizids, eines Nickel/Platin-Silizids, eine Kobaltsilizids und dergleichen verfügbar ist. Zu diesem Zweck werden gut etablierte nasschemische Reinigungs- oder Oberflächenpräparierungsprozesse eingesetzt, wobei andere Bauteilbereiche durch das dielektrische Material 230 geschützt sind.
2i zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem ein geeignetes Metall, etwa Nickel, Platin, Kobalt, Titan oder eine Kombination davon abgeschieden wird, um zumindest Seitenwände der Öffnung 230a abzudecken, wie dies durch die Schicht 231 angegeben ist.
2j zeigt schematisch das Bauelement 200 in einer Querschnittsansicht in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt, unterliegt in der gezeigten Ausführungsform das Bauelement 200 einer Wärmebehandlung 232, die so gestaltet ist, dass eine chemische Reaktion zwischen Material der Schicht 231 und den Endflächen 210f hervorgerufen wird, die von der Schicht 231 in den Öffnungen 230a bedeckt sind. Die Wärmebehandlung 232 kann gemäß gut etablierter Silizidierungsverfahren ausgeführt werden, wenn ein Metallsilizid in und auf den Endflächen 210f zu bilden ist. Während der Wärmebehandlung 232 findet somit eine im Wesentlichen gleichförmige Diffusion über die gesamte Fläche der Endflächen 210f hinweg statt, wodurch für eine im Wesentlichen homogene Verteilung eines Metallsilizidmaterials gesorgt wird, das während der Behandlung 232 gebildet wird. Es sollte beachtet werden, dass ein lateraler Abstand 210d der Endflächen 210f von dem zentralen Gebiet 210c, das als das Kanalgebiet betrachtet werden kann, auf der Grundlage der Breite der Öffnung 230a oder allgemein auf der Grundlage des Abstands der Öffnungen 230a von dem zentralen Bereich 210c eingestellt werden kann. Somit ist der endgültige Abstand eines Metallsilizidmaterials, das in und auf den Endflächen 210f gebildet wird, durch die laterale Position der Endflächen 210f und auch durch die endsprechenden Prozessparameter, d. h. die Parameter der Wärmebehandlung 232 in Verbindung mit den Diffusionseigenschaften des Materials der Schicht 231 festgelegt. Da entsprechende Parameter eine Vielzahl von Silizidierungsprozessen und Materialien gut bekannt sind, kann ein entsprechender Kontaktwiderstand zwischen den Endbereichen und dem zentralen Gebiet 210c effizient eingestellt werden, wobei zusätzlich eine entsprechende Homogenität über die gesamte Fläche der Endflächen 210f hinweg erreicht werden kann, so dass im Wesentlichen ähnliche Bedingungen im Hinblick auf den Kontaktwiderstand entlang der gesamten vertikalen Erstreckung des zentralen Gebiets oder Kanalgebiets 210c erhalten werden.
Nach der Wärmebehandlung 232 wird die weitere Bearbeitung fortgesetzt, indem beispielsweise ein selektiver Ätzprozess ausgeführt wird, um nicht reagiertes Material der Schicht 231 abzutragen, wofür gut etablierte nasschemische Ätzchemien verfügbar sind. Danach können bei Bedarf weitere Behandlungen, etwa Wärmebehandlungen, ausgeführt werden, um die gewünschten Materialeigenschaften eines entsprechenden Metallsilizidmaterials geschaffen und/oder die thermische Stabilität zu erhöhen.
2k zeigt schematisch eine perspektivische Ansicht des Halbleiterbauelements 200 nach der zuvor beschriebenen Prozesssequenz. Somit ist in den Endflächen 210f und auch darauf ein Kontaktgebiet 235 gebildet, das aus einem geeigneten Metallsilizidmaterial aufgebaut sein kann.
2l zeigt schematisch eine Querschnittsansicht des Bauelements aus 2k, wobei die Kontaktgebiete 235 sich entlang der Endbereiche 210e gemäß einer Länge 235l erstrecken, die durch die Prozessparameter und die Materialeigenschaften des verwendeten Metall bestimmt ist, wie dies auch zuvor erläutert ist. Es sollte beachtet werden, dass abhängig von den Eigenschaften der vorhergehenden Silizidierungsreaktion die Kontaktgebiete 235 sich auch bis in die Öffnungen 230a (nicht gezeigt) erstrecken können. Folglich können die Kontaktgebiete 235 einen Oberflächenbereich bereitstellen, der im Anschluss an ein Kontaktmetall verfügbar ist, das in den Öffnungen 230a zu bilden ist, wodurch eine bessere Homogenität des Kontaktwiderstands von dem Kanalgebiet 210c zu jedem der Stege 210 erreicht wird, wobei auch eine effiziente elektrische Anbindung jedes der Stege 210 möglich ist.
2m zeigt schematisch das Halbleiterbauelement 200 gemäß einer weiteren anschaulichen Ausführungsform, in der das Bauelement 200 der Einwirkung einer weiteren Ätzumgebung 207 ausgesetzt ist, die so gestaltet ist, dass ein isotropes Ätzverhalten in Bezug auf Material der Schicht 230 erhalten wird. Beispielsweise wird wässrige Flusssäure oder eine andere nasschemische oder plasmaunterstützte isotrope Ätzumgebung während des Prozesses 207 erzeugt, um in selektiver Weise Material der Schicht 230 in Bezug auf die Kontaktgebiete 235 abzutragen. Wie somit durch die gestrichelte Linie 203d gezeigt ist, kann der entsprechende Materialabtrag zusätzliche Oberflächenbereiche des Kontaktgebiets 235 zusätzlich zu einer vorderen Fläche 235f freilegen. Beispielsweise wird die obere Fläche 235t teilweise freigelegt und auch entsprechende Seitenwandfläche 235s werden freigelegt, so dass in diesem Falle ein noch größerer Gesamtoberflächenbereich zur Verbindung mit einem Kontaktelement, das noch in der Öffnung 230a herzustellen ist, verfügbar ist. Auf der Grundlage der in 2l gezeigten Fertigungsphase oder der in 2m gezeigten Fertigungsphase kann somit die weitere Bearbeitung fortgesetzt werden, indem die Öffnungen 230a mit einem metallenthaltenden Material gefüllt werden, um damit ein entsprechendes Kontaktelement zu bilden.
2n zeigt schematisch eine perspektivische Ansicht des Halbleiterbauelements 200 mit einem metallenthaltenden Material 240, das über dem Bauelement 200 vorgesehen ist, wodurch ein elektrischer Kontakt zu den jeweiligen Kontaktgebieten 235 bereitgestellt wird (siehe 2l und 2m).
2o zeigt schematisch eine Querschnittsansicht des Bauelements 200 aus 2n. In der gezeigten Ausführungsform ist das metallenthaltende Material 240 aus einem leitenden Barrierenmaterial 241 und einem Metall 242 mit guter Leitfähigkeit aufgebaut. Beispielsweise wird in einigen anschaulichen Ausführungsformen das leitende Barrierenmaterial 241 in Form gut etablierter Barrierenmaterialien, etwa Titan, Titannitrid und dergleichen vorgesehen in Verbindung mit Wolfram als das Material 242. In anderen anschaulichen Ausführungsformen wird das gut leitende Material 242 in Form von Kupfer, einer Kupferlegierung, Aluminium und dergleichen bereitgestellt, wobei dies von den gesamten Erfordernissen in Bezug auf Leitfähigkeit und Kompatibilität mit der weiteren Beareitung des Bauelements 200 abhängt. Beispielsweise sorgt das leitende Barrierenmaterial 241 für die erforderliche Diffusionsblockierwirkung im Hinblick auf empfindliche Metalle, etwa Kupfer, wodurch eine unerwünschte Diffusion von Kupferatomen in empfindliche Bauteilbereiche, etwa die Stege 210, deutlich unterdrückt wird. In diesem Falle wird ein Kupfermaterial oder ein Kupferlegierungsmaterial durch gut etablierte elektrochemische Abscheideprozesse bereitgestellt, wobei bei Bedarf ein Saatmaterial auf dem leitenden Barrierenmaterial 241, etwa in Form von Kupfer und dergleichen aufgebracht wird. In anderen Fällen wird das Material 242 ohne ein Saatmaterial direkt auf der leitenden Barrierenschicht 241 abgeschieden.
Es sollte beachtet werden, dass das leitende Barrierenmaterial und somit das Material 242 elektrisch mit den Kontaktgebieten 235 verbunden sind, beispielsweise zumindest über die vordere Fläche 235f (siehe 2m), während in anderen Fällen auch die zusätzlichen Oberflächenbereiche 235t und 235s (siehe 2m) ebenfalls in direktem Kontakt mit dem Material 241 sind, wodurch eine entsprechende Grenzfläche 241j gebildet wird. Somit kann ein homogener und effizienter und elektrischer Kontakt über das Kontaktgebiet 235 zu den Drain- und Sourcebereich 211 geschaffen werden. Es sollte beachtet werden, dass abhängig von der lateralen Position der Öffnung 230a und deren Breite die Endbereiche 210e von der Öffnung 230a „geschnitten” werden, wodurch ebenfalls ein restlicher Stegbereich 210r entsteht, der auch mit dem leitenden Barrierenmaterial 241 verbunden sein kann, da auch ein entsprechendes Kontaktgebiet in dem Restendbereich 210r während der vorhergehen den Schritte erzeugt worden sein kann. Es sollte beachtet werden, dass diese Restendbereiche 210r das Gesamtverhalten des Bauelements 200 nicht negativ beeinflussen, so dass ein hohes Maß an Flexibilität bei der Dimensionierung und Positionierung der Öffnungen 230a unabhängig von der Anfangslänge der Stege 210 erreicht wird.
2p zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der das Bauelement 200 der Einwirkung eines Abtragungsprozesses 208 unterliegt, in welchem überschüssiges Material der Schichten 240, 241 (siehe 2o) abgetragen wird, möglicherweise in Verbindung mit Material der Schicht 230, um das Einstellen der Gesamthöhe des Bauelements 200 zu ermöglichen. Der Abtragungsprozess 208 kann einen CMP-Prozess (chemisch-mechanisches Polieren) und dergleichen beinhalten, in welchem entsprechende Kontaktelemente 243 als elektrisch isolierte Metallgebiete geschaffen werden, die mit jedem der Stege 210 über die Grenzfläche 241j verbunden sind. Wie zuvor erläutert ist, kann die Grenzfläche 241j auch an der oberen Fläche und entsprechenden Seitenwandflächen, etwa den Flächen 235t, 235s (siehe 2m) gebildet sein, wenn ein entsprechendes größeres Freilegen der Kontaktgebiete 235 erforderlich ist. In einigen anschaulichen Ausführungsformen wird der Abtragungsprozess 208 fortgesetzt, so dass das Gateelektrodenmaterial 222 freigelegt wird, das somit für das Anbinden an eine weitere Metallisierungsschicht verfügbar ist, die über dem Bauelement 200 entsprechend den gesamten Bauteilerfordernissen herzustellen ist. Somit kann ein geeignetes Kontaktschema für die Gateelektrodenstruktur 220 in dieser Fertigungsphase angewendet werden.
Mit Bezug zu den 2q und 2r werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen die Kontaktelemente 243 und ein entsprechendes Kontaktelement für die Gateelektrodenstruktur 220 in einer gemeinsamen Fertigungssequenz hergestellt werden.
2q zeigt schematisch eine Querschnittsansicht des Bauelements 200 in einer Fertigungsphase, die ähnlich ist zu der zuvor mit Bezug zu 2g erläuterten Fertigungsphase. Wie gezeigt, ist auf dem Bauelement 200 eine Ätzmaske 205, die während des Ätzprozesses 206 verwendet wurde, ausgebildet, wobei die Ätzmaske 205a auch eine Öffnung 230b in dem Material 230 definiert, die zumindest einen Teil der Gateelektrodenstruktur 220 freilegt. Beispielsweise wird der Ätzprozess 206 auf der Grundlage eines selektiven anisotropen Ätzrezeptes ausgeführt, in welchem Material der Schicht 230a selektiv in Bezug auf Material der Gateelektrodenstruktur 220 und der Stege 210 abgetragen wird. Beispielsweise kann Siliziumdioxid selektiv in Bezug auf Siliziummaterial geätzt werden, während in anderen Fallen der Ätzprozess 206 auf der Grundlage der Deckschicht 212 und der Abstandshalterstruktur 221 gesteuert wird, so dass ein wesentlicher Materialabtrag des Gateelektrodenmaterials 222 und der Stege 210 vermieden wird. In noch anderen anschaulichen Ausführungsformen wird der Ätzprozess 206 auf Basis der Abstandshalterstruktur 221 gesteuert, die eine moderat dicke obere Schicht 221t aufweist, um damit einen wesentlichen Materialabtrag der Gateelektrode 222 zu vermeiden, wobei dennoch das Ätzen durch die Endbereiche der Stege 210 möglich ist, wie dies auch zuvor beschrieben ist. Ein entsprechendes Ätzverhalten ist schematisch durch die gestrichelten Linie 210f dargestellt. Danach wird der Rest der Deckschicht 221t in einer abschließenden Phase des Ätzprozesses 206 entfernt, wodurch die Gateelektrode 222 freigelegt wird. In noch anderen anschaulichen Ausführungsformen wird der Ätzprozess 206 so durchgeführt, dass durch die Endbereiche 210e geätzt wird, wie dies durch die gestrichelte Linie 210f angegeben ist, wobei auch in das Gateelektrodenmaterial 222 geätzt wird, wodurch eine entsprechende Absenkung, wie sie durch die gestrichelte Linie 222r gekennzeichnet ist, gebildet wird. Nach dem Ätzprozess 206 sind somit Oberflächenbereiche der Endbereiche 210e für den Kontakt mit einem geeigneten Metall verfügbar, wobei auch zumindest ein Teil des Gateelektrodenmaterials 222 verfügbar ist, um darin und darauf ein Kontaktelement herzustellen. Nach dem Entfernen der Ätzmaske 205a können beispielsweise die freiliegenden Oberflächenbereiche für einen Silizidierungsprozess vorbereitet werden, wie dies auch zuvor beschrieben ist. In anderen Fällen werden die entsprechenden Öffnungen 230a, 230b direkt mit einem leitenden Barrierenmaterial und einem gut leitenden Metall gefüllt, wenn die verfügbaren Oberflächenbereiche zur Anbindung an die Stege 210 und zu dem Gateelektrodenmaterial 222 als geeignet erachtet werden.
2r zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind die Kontaktelement 243 in den Öffnungen 230a gebildet und sind aus einem geeigneten Material aufgebaut, wie dies auch zuvor erläutert ist. Des weiteren sind in der gezeigten Ausführungsform entsprechende Kontaktgebiete 235 in den Endbereichen 210e gebildet, wenn dies als geeignet erachtet wird. In anderen Fällen (nicht gezeigt) sind die Kontaktgebiete 235 vorgesehen. Es sollte ferner beachtet werden, dass die Endbereiche 210e sind „in” die Kontaktelemente 243 erstrecken können, wobei dies davon abhängt, ob Endbereiche entfernt wurden oder ob diese während des vorhergehen den Ätzprozesses 206 (siehe 2q) durchätzt wurden. Des weiteren umfasst das Bauelement 200 ein weiteres Kontaktelement 244, das mit dem Gateelektrodenmaterial 222 verbunden ist, wobei abhängig von der gewünschten Prozessstrategie ein entsprechendes Kontaktgebiet 236, das beispielsweise aus Metallsilizid aufgebaut ist, in dem Material 232 vorgesehen sein kann. Das in 2r gezeigte Bauelement 200 kann auf der Grundlage ähnlicher Prozesstechniken hergestellt werden, wie sie zuvor mit Bezug zu den 2n bis 2p erläutert sind, wobei jedoch in diesem Falle auch die Kontaktelemente 244 möglicherweise in Verbindung mit dem Kontaktgebiet 236 geschaffen werden. Somit kann die Gateelektrodenstruktur 220 ohne zusätzliche Prozesse im Vergleich zu der obigen Prozessabfolge kontaktiert werden, wobei auch eine homogene elektrische Verbindung zwischen den Kontaktelementen 243 und den entsprechenden Drain- und Sourcebereichen 211 erreicht wird. Somit kann eine weitere Metallisierungsebene geschaffen werden, indem ein geeignetes dielektrisches Material abgeschieden und darin Metallleitungen und Metallgebiete hergestellt werden, die eine Verbindung zu den Kontaktelementen 243, 244 herstellen, wie dies durch den gesamten Schaltungsaufbau erforderlich ist.
Es gilt also: Die vorliegende Offenbarung stellt Mehr-Gatetransistoren und entsprechende Fertigungsverfahren bereit, wobei eine bessere Gleichmäßigkeit des Kontaktwiderstands für jedes der mehreren Drain- und Sourcegebiete entsprechender Stege erreicht wird, wobei dennoch ein hohes Maß an Kompatibilität zu gut etablierten Kontaktprozesstechniken beibehalten wird. Beispielsweise können gut etablierte Silizidierungsprozesse auf freiliegende Endflächen der jeweiligen Stege angewendet werden, wodurch ein hohes Maß an Homogenität des entsprechenden Silizidgebiets erreicht wird, wobei gleichzeitig eine effiziente elektrische Verbindung der Stegendbereiche über die Metallsilizidgebiete erreicht wird, indem ein gemeinsames Kontaktelement gebildet wird. In anderen Ausführungsformen werden Kontaktelemente mit besserer Gleichmäßigkeit für die Drain- und Sourcegebiete des Mehr-Gatetransistors hergestellt, wobei gleichzeitig ein Kontaktelement für die Gateelektrodenstruktur geschaffen wird.

Claims

Verfahren mit: Bilden mehrerer Stege (210) eines Mehr-Gatetransistors, wobei die Stege (210) aus einem Halbleitermaterial gebildet werden; Bilden von Draingebieten und/oder Sourcegebieten in Endbereichen (210E) der mehreren Stege (210); Bilden eines dielektrischen Materials (230) über den Endbereichen (210E) der mehreren Stege (210) des Mehr-Gatetransistors; Bilden einer Öffnung (230A) in dem dielektrischen Material (230) und durch die mehreren Stege (210) hindurch, so dass freiliegende Querschnittsflächen (210F) der mehreren Stege (210) gebildet werden; Bilden eines Kontaktgebiets in der Querschnittsfläche (210F) eines jeden Steges (210), die in der Öffnung (230A) freigelegt ist; und Bilden eines Kontaktelements in der Öffnung (230A), wobei das Kontaktelement mit jedem der Kontaktgebiete in Verbindung steht, wobei das Bilden des Kontaktgebiets in der Querschnittsfläche eines jeden Steges (210) umfasst: Abscheiden eines Metalls (231) und Initiieren einer chemischen Reaktion des Metalls (231) mit Material der Querschnittsfläche (210F).
Verfahren nach Anspruch 1, wobei das Bilden der Öffnung (230A) in dem dielektrischen Material (230) durch selektives oder nicht-selektives Ätzen bezüglich dem Halbleitermaterial erfolgt.
Verfahren nach Anspruch 1, wobei Bilden des dielektrischen Materials (230) über den Endbereichen (210E) umfasst: Abscheiden einer dielektrischen Materialschicht (230) und Einebnen der dielektrischen Materialschicht (230).
Verfahren nach Anspruch 1, das ferner umfasst: Entfernen von Material des dielektrischen Materials (230) nach dem Bilden der Kontaktgebiete, um einen größeren Teil der Kontaktgebiete freizulegen.
Verfahren nach Anspruch 4, wobei der größere Teil der Kontaktgebiete zum Ausführen eines nasschemischen Ätzprozesses freigelegt wird.
Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Gateelektrodenstruktur (220) über den Stegen vor dem Bilden des dielektrischen Materials (230), wobei die Gateelektrodenstruktur (220) die Endbereiche (210E) freilässt.
Verfahren nach Anspruch 6, das ferner umfasst: Abtragen von Material der dielektrischen Schicht (230), um einen Teil eines Gateelektrodenmaterials der Gateelektrodenstruktur (220) freizulegen.
Verfahren nach Anspruch 7, wobei das Gateelektrodenmaterial vor dem Bilden der Kontaktgebiete in den Querschnittsflächen der Endbereiche (210E) freigelegt wird.
Verfahren nach Anspruch 8, das ferner umfasst: Bilden eines Gatekontaktgebiets und der Kontaktgebiete der Endbereiche (210E) in einem gemeinsamen Fertigungsprozess.
Verfahren nach Anspruch 7, wobei das Gateelektrodenmaterial nach dem Bilden des Kontaktelements freigelegt wird.
Verfahren zur Herstellung eines Kontaktelements, das eine Verbindung zu einem Mehr-Gatetransistor herstellt, wobei das Verfahren umfasst: Bilden eines dielektrischen Materials (230) derart, dass dieses einen Endbereich eines oder mehrerer Stege (210) des Mehr-Gatetransistors umschließt; Bilden einer Kontaktöffnung (230A) in dem dielektrischen Material (230), so dass eine freiliegende Querschnittsfläche (210F) des einen oder der mehreren Stege (210) gebildet wird; Bilden eines Kontaktgebiets in der freigelegten Querschnittsfläche (210F) des einen oder der mehreren Stege (210); Freilegen eines größeren Bereichs des Kontaktgebiets durch Ausführen eines isotropen Ätzprozesses; und Füllen der Kontaktöffnung (230A) mit einem metallenthaltenden Material, so dass ein Kontaktelement geschaffen wird, das mit zumindest einem Bereich des einen oder der mehreren Stege (210) verbunden ist.
Verfahren nach Anspruch 11, wobei das Kontaktgebiet auf der Grundlage eines Silizidierungsprozesses gebildet wird.
Verfahren nach Anspruch 11, das ferner umfasst: Freilegen eines Gateelektrodenmaterials der Gateelektrodenstruktur (220) durch Abtragen von Material des dielektrischen Materials (230) und des Kontaktelements.