JPH09283751A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH09283751A
JPH09283751A JP8089584A JP8958496A JPH09283751A JP H09283751 A JPH09283751 A JP H09283751A JP 8089584 A JP8089584 A JP 8089584A JP 8958496 A JP8958496 A JP 8958496A JP H09283751 A JPH09283751 A JP H09283751A
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gate electrode
insulating film
interlayer insulating
electrode
forming
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Masataka Takebuchi
政孝 竹渕
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Toshiba Corp
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Abstract

(57)【要約】 【課題】ゲート電極とその上層の配線層との間の抵抗を
低減し、素子を微細化することができる高速で高集積の
半導体装置およびその製造方法を提供する。 【解決手段】半導体基板１上のゲート電極４と、半導体
基板１の表面領域に形成されている拡散層５と、この拡
散層５に接続するように半導体基板１上に形成されてい
る埋め込み電極12と、ゲート電極４の間の空間部分およ
びゲート電極４と埋め込み電極12との間の空間部分に埋
め込まれた層間絶縁膜６と、ゲート電極４または埋め込
み電極12に接続するように形成されている配線層11a 、
11b とを具備し、ゲート電極４の表面高さと埋め込み電
極12の表面高さと層間絶縁膜６の表面高さとが等しく、
ゲート電極４表面と埋め込み電極12表面と層間絶縁膜６
表面とが連続した単一の平面を形成し、配線層11a 、11
b はこの単一の平面上に形成されてゲート電極４の表面
と埋め込み電極12の表面とに直接接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えば高速トラン
ジスタまたは超高速メモリ等に使用されるゲート遅延の
低減された半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、例えばＭＯＳトランジスタ等のゲ
ート電極とその上層の配線層とは、ゲート電極上の層間
絶縁膜に開口された接続孔を介して接続されている。ま
た、上記のような構造は、半導体基板上に形成されてい
るゲート電極上に層間絶縁膜を形成し、この層間絶縁膜
に接続孔を開口した後に、例えば配線層を堆積すること
により形成される。
【０００３】しかし、近年の半導体装置の高集積化と半
導体素子の微細化に伴い、接続孔の面積は縮小される傾
向にある。また、半導体素子の高集積化に伴い、配線層
の多層化が進み、この多層の配線層による段差を平坦化
するために層間絶縁膜の厚さがますます厚くなる傾向が
ある。このため、接続孔の深さが深くなり、配線層を構
成する導電性の材料を面積が小さく深さの深い接続孔に
十分に堆積することが非常に困難となる。
【０００４】これに対して、被覆率が良く抵抗の低い導
電性の電極材料を接続孔に埋め込み、この導電性の電極
材料を介して、ゲート電極と配線層を接続する方法が、
試みられている。
【０００５】しかし、この方法では、埋め込み電極の抵
抗と、この埋め込み電極とゲート電極との間の接続抵抗
と、埋め込み電極と配線層との間の接続抵抗とが、ゲー
ト電極の抵抗として加えられるため、例えばトランジス
タの駆動速度に影響を与えて、トランジスタの高速動作
を妨げる可能性がある。
【０００６】また、上記のようなゲート電極に加えられ
る抵抗は、例えば不揮発性半導体記憶装置等のワード線
遅延を大幅に増大させる可能性がある。このため、例え
ばワード線デコーダ等のワード線を制御する回路に接続
されている１つのワード線に接続することのできるメモ
リーセルの数が制限されるおそれが生じる。
【０００７】さらに、上記のようにゲート電極に対する
接続孔をパターニング技術を用いて開口する場合には、
ゲート電極と接続孔との間にパターニングの合わせ余裕
を設ける必要があり、素子を微細化することが困難であ
る。
【０００８】
【発明が解決しようとする課題】このように、従来の半
導体装置およびその製造方法では、ゲート電極とその上
層の配線層との間の抵抗を低減し、素子を微細化するこ
とが困難であった。本発明の目的は、ゲート電極とその
上層の配線層との間の抵抗を低減し、素子を微細化する
ことができる高速で高集積の半導体装置およびその製造
方法を提供することである。
【０００９】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体装置は、半導体基
板上に形成されているゲート電極と、前記半導体基板の
表面領域に形成されている拡散層と、この拡散層に接続
するように前記半導体基板上に形成されている埋め込み
電極と、前記ゲート電極の間の空間部分および前記ゲー
ト電極と前記埋め込み電極との間の空間部分に埋め込ま
れた層間絶縁膜と、前記ゲート電極または前記埋め込み
電極に接続するように形成されている配線層とを具備す
る半導体装置において、前記ゲート電極の表面の高さと
前記埋め込み電極の表面の高さと前記層間絶縁膜の表面
の高さとが等しくされて前記ゲート電極表面と前記埋め
込み電極表面と前記層間絶縁膜表面とが連続した単一の
平面を形成しており、前記配線層はこの単一の平面上に
形成されて前記ゲート電極の表面と前記埋め込み電極の
表面とに直接接続されていることを特徴とする。
【００１０】また、本発明による半導体装置は、半導体
基板上に形成されている第１のゲート電極と、この第１
のゲート電極上に絶縁膜を介して形成されている第２の
ゲート電極と、前記第２のゲート電極に接続するように
形成されている配線層とを具備する半導体装置におい
て、前記第１のゲート電極と第２のゲート電極とは同様
にパターニングされており、前記半導体装置は、前記半
導体基板の表面領域に形成されている拡散層と、この拡
散層に接続するように形成されている埋め込み電極と、
前記第１および第２のゲート電極の間の空間部分に埋め
込まれた層間絶縁膜とを具備し、前記第２のゲート電極
の表面の高さと前記埋め込み電極の表面の高さと前記層
間絶縁膜の表面の高さとが等しくされて前記第２のゲー
ト電極表面と前記埋め込み電極表面と前記層間絶縁膜表
面とが連続した単一の平面を形成しており、前記配線層
はこの単一の平面上に形成されて前記第２のゲート電極
と前記埋め込み電極の表面とに直接接続されていること
を特徴とする。
【００１１】また、本発明による半導体層の製造方法で
は、半導体基板上にゲート電極を形成する工程と、前記
半導体基板の表面領域に拡散層を形成する工程と、前記
ゲート電極上および前記半導体基板上に層間絶縁膜を形
成する工程と、この層間絶縁膜を前記ゲート電極の表面
が露出するまで除去して前記ゲート電極の間の空間部分
に前記層間絶縁膜を埋め込む工程と、埋め込まれた前記
層間絶縁膜の一部領域を前記拡散層が露出するまで除去
して接続孔を形成する工程と、前記接続孔の内部および
前記ゲート電極上および前記層間絶縁膜上に導電膜を形
成する工程と、前記ゲート電極上および前記層間絶縁膜
上の前記導電膜を除去し前記接続孔の内部に前記導電膜
を残存させて前記拡散層に接続するように埋め込み電極
を形成しこの埋め込み電極の表面の高さと前記ゲート電
極の表面の高さと前記層間絶縁膜の表面の高さとが等し
くされて前記ゲート電極表面と前記埋め込み電極表面と
前記層間絶縁膜表面とが連続した単一の平面を形成する
ように前記導電膜を前記ゲート電極が露出するまで研磨
する工程と、露出された前記ゲート電極と前記埋め込み
電極に接続するように前記単一の平面上に配線層を形成
する工程とを具備することを特徴とする。
【００１２】また、本発明による半導体層の製造方法で
は、半導体基板上にゲート電極を形成する工程と、前記
半導体基板の表面領域に拡散層を形成する工程と、前記
ゲート電極上および前記半導体基板上に層間絶縁膜を形
成する工程と、この層間絶縁膜の一部領域を前記拡散層
が露出するまで除去して接続孔を形成する工程と、前記
接続孔の内部および前記層間絶縁膜上に導電膜を形成す
る工程と、前記ゲート電極上の前記導電膜と前記層間絶
縁膜とを除去し前記導電膜を前記接続孔の内部に残存さ
せて前記拡散層に接続するように埋め込み電極を形成し
この埋め込み電極の表面の高さと前記ゲート電極の表面
の高さと前記層間絶縁膜の表面の高さとが等しくされて
前記ゲート電極表面と前記埋め込み電極表面と前記層間
絶縁膜表面とが連続した単一の平面を形成するように前
記導電膜と前記層間絶縁膜とを前記ゲート電極が露出す
るまで研磨する工程と、露出された前記ゲート電極と前
記埋め込み電極に接続するように前記単一の平面上に配
線層を形成する工程とを具備することを特徴とする。
【００１３】また、本発明による半導体層の製造方法で
は、半導体基板上に絶縁膜が積層されているゲート電極
を形成する工程と、前記半導体基板の表面領域に拡散層
を形成する工程と、前記ゲート電極上および前記半導体
基板上に層間絶縁膜を形成する工程と、この層間絶縁膜
を前記拡散層が露出するまで異方性エッチング技術によ
りエッチングして接続孔を形成する工程と、前記接続孔
の内部および前記ゲート電極上の絶縁膜上に導電膜を形
成する工程と、前記ゲート電極上の前記導電膜と前記層
間絶縁膜とを除去し前記導電膜を前記接続孔の内部に残
存させて前記拡散層に接続するように埋め込み電極を形
成しこの埋め込み電極の表面の高さと前記ゲート電極の
表面の高さと前記層間絶縁膜の表面の高さとが等しくさ
れて前記ゲート電極表面と前記埋め込み電極表面と前記
層間絶縁膜表面とが連続した単一の平面を形成するよう
に前記導電膜と前記層間絶縁膜とを前記ゲート電極が露
出するまで研磨する工程と、露出された前記ゲート電極
と前記埋め込み電極に接続するように前記単一の平面上
に配線層を形成する工程とを具備することを特徴とす
る。
【００１４】また、本発明による半導体層の製造方法で
は、半導体基板上に第１の導電膜を形成する工程と、こ
の第１の導電膜上に絶縁膜を介して第２の導電膜を形成
する工程と、前記第２の導電膜と前記絶縁膜と前記第１
の導電膜とをエッチング加工して前記半導体基板上の浮
遊ゲート電極とこの浮遊ゲート電極上の制御ゲート電極
とを形成する工程と、前記半導体基板の表面領域に拡散
層を形成する工程と、前記制御ゲート電極上および前記
半導体基板上に層間絶縁膜を形成する工程と、この層間
絶縁膜を前記制御ゲート電極の表面が露出するまで除去
して前記制御ゲート電極および前記浮遊ゲート電極の間
の空間部分に前記層間絶縁膜を埋め込む工程と、埋め込
まれた前記層間絶縁膜の一部領域を前記拡散層が露出す
るまで除去して接続孔を形成する工程と、前記接続孔の
内部および前記制御ゲート電極上および前記層間絶縁膜
上に第３の導電膜を形成する工程と、前記制御ゲート電
極上および前記層間絶縁膜上の前記第３の導電膜を除去
し前記接続孔の内部に前記第３の導電膜を残存させて前
記拡散層に接続するように埋め込み電極を形成しこの埋
め込み電極の表面の高さと前記制御ゲート電極の表面の
高さと前記層間絶縁膜の表面の高さとが等しくされて前
記制御ゲート電極表面と前記埋め込み電極表面と前記層
間絶縁膜表面とが連続した単一の平面を形成するように
前記第３の導電膜を前記制御ゲート電極が露出するまで
研磨する工程と、露出された前記制御ゲート電極と前記
埋め込み電極に接続するように前記単一の平面上に配線
層を形成する工程とを具備することを特徴とする。
【００１５】さらに、本発明による半導体層の製造方法
では、半導体基板上に第１の導電膜を形成する工程と、
この第１の導電膜上に絶縁膜を介して第２の導電膜を形
成する工程と、前記第２の導電膜と前記絶縁膜と前記第
１の導電膜とをエッチング加工して前記半導体基板上の
浮遊ゲート電極とこの浮遊ゲート電極上の制御ゲート電
極とを形成する工程と、前記半導体基板の表面領域に拡
散層を形成する工程と、前記制御ゲート電極上および前
記半導体基板上に層間絶縁膜を形成する工程と、この層
間絶縁膜の一部領域を前記拡散層が露出するまで除去し
て接続孔を形成する工程と、前記接続孔の内部および前
記層間絶縁膜上に第３の導電膜を形成する工程と、前記
制御ゲート電極上の前記層間絶縁膜および前記第３の導
電膜を除去し前記接続孔の内部に前記第３の導電膜を残
存させて前記拡散層に接続するように埋め込み電極を形
成しこの埋め込み電極の表面の高さと前記制御ゲート電
極の表面の高さと前記層間絶縁膜の表面の高さとが等し
くされて前記制御ゲート電極表面と前記埋め込み電極表
面と前記層間絶縁膜表面とが連続した単一の平面を形成
するように前記第３の導電膜と前記層間絶縁膜とを前記
制御ゲート電極が露出するまで研磨する工程と、露出さ
れた前記制御ゲート電極と前記埋め込み電極に接続する
ように前記単一の平面上に配線層を形成する工程とを具
備することを特徴とする。
【００１６】また、本発明による半導体層の製造方法で
は、半導体基板上に第１の導電膜を形成する工程と、こ
の第１の導電膜上に第１の絶縁膜を介して第２の導電膜
を形成する工程と、この第２の導電膜上に第２の絶縁膜
を形成する工程と、前記第２の絶縁膜と前記第２の導電
膜と前記第１の絶縁膜と前記第１の導電膜とをエッチン
グ加工して前記半導体基板上の浮遊ゲート電極とこの浮
遊ゲート電極上の制御ゲート電極とを形成する工程と、
前記半導体基板の表面領域に拡散層を形成する工程と、
前記第２の絶縁膜上および前記半導体基板上に層間絶縁
膜を形成する工程と、この層間絶縁膜を前記拡散層が露
出するまで異方性エッチング技術によりエッチングして
接続孔を形成する工程と、前記接続孔の内部および前記
第３の絶縁膜上に第３の導電膜を形成する工程と、前記
制御ゲート電極上の前記層間絶縁膜および前記第３の導
電膜を除去し前記接続孔の内部に前記第３の導電膜を残
存させて前記拡散層に接続するように埋め込み電極を形
成しこの埋め込み電極の表面の高さと前記制御ゲート電
極の表面の高さと前記層間絶縁膜の表面の高さとが等し
くされて前記制御ゲート電極表面と前記埋め込み電極表
面と前記層間絶縁膜表面とが連続した単一の平面を形成
するように前記第３の導電膜と前記層間絶縁膜とを前記
制御ゲート電極が露出するまで研磨する工程と、露出さ
れた前記制御ゲート電極と前記埋め込み電極に接続する
ように前記単一の平面上に配線層を形成する工程とを具
備することを特徴とする。
【００１７】このように、本発明の半導体装置は、ゲー
ト電極の表面の高さと拡散層に接続するように形成され
ている埋め込み電極の表面の高さと層間絶縁膜の表面の
高さとが等しく、ゲート電極表面と埋め込み電極表面と
層間絶縁膜表面とが連続した単一の平面を形成してお
り、さらに配線層はこの単一の平面上に形成されている
ため、大きい段差がある場合に比べて、この平面上に形
成される配線層のパターニングまたはエッチング等を簡
単に行うことができる。
【００１８】また、配線層がゲート電極の表面と埋め込
み電極の表面とに直接接続されているため、接続孔を介
して接続されている場合に比べて、接続抵抗を低減する
ことができる。特に、従来は微細な接続孔に配線材料を
十分に埋め込むことが困難であるという問題があった
が、本発明の半導体装置では、ゲート電極の表面の高さ
と埋め込み電極の表面の高さと層間絶縁膜の表面の高さ
とが等しく、この表面上に直接配線層を形成するため、
微細な半導体装置においてもゲート電極と配線層との間
の接触面積を確保することができることにより、接続抵
抗を十分に低減することができる。
【００１９】また、接続孔を必要としないため、ゲート
電極と接続孔との間のパターニングの合わせ余裕を確保
する必要がないため、半導体装置を微細化することがで
きる。
【００２０】また、本発明の半導体装置では、半導体基
板上に形成されている第１のゲート電極と第２のゲート
電極とが同様にパターニングされており、この第１およ
び第２のゲート電極の間の空間部分に層間絶縁膜が埋め
込まむように形成されていて、埋め込み電極の表面の高
さと第２のゲート電極の表面の高さと層間絶縁膜の表面
の高さとが等しく、ゲート電極表面と埋め込み電極表面
と層間絶縁膜表面とが連続した単一の平面を形成してお
り、さらに配線層はこの単一の平面上に形成されている
ため、第２のゲート電極および埋め込み電極にそれぞれ
直接接続される配線層を容易に形成することができる。
【００２１】従来はこのようにゲート電極が２層構造で
ある場合には、ゲート電極により段差が大きくなるた
め、その上層に形成される配線層の加工が困難であると
いう問題があったが、本発明の半導体装置では、配線層
が平面上に形成されているため、配線層のパターニング
とエッチングとが容易となる。このため、微細な配線層
を加工することが可能となり、半導体装置を高集積化す
ることが可能となる。
【００２２】特に、第２のゲート電極の表面と、ゲート
電極に隣接する拡散層に接続される埋め込み電極の表面
と、この埋め込み電極と第２のゲート電極との間の層間
絶縁膜の表面とが単一の平面を構成するため、第２のゲ
ート電極に接続される配線層と、第２のゲート電極に隣
接する拡散層に埋め込み電極を介して接続されている配
線層との間のパターニングおよびエッチングが容易にな
り、これらの配線層の間の距離を低減することができ、
半導体装置を微細化することが可能となる。
【００２３】また、配線層が第２のゲート電極の表面に
直接接続されているため、配線層と第２のゲート電極と
の間の接触面積を確保することができ、接続抵抗を低減
することができる。
【００２４】さらに、接続孔を必要としないため、接続
孔と第２のゲート電極との間のパターニングの合わせ余
裕を必要としないことにより、半導体装置を微細化する
ことができる。
【００２５】また、一般に、配線層の抵抗はゲート電極
材料の抵抗に比べて低減することができる。このため、
第１および第２のゲート電極が同様にパターニングされ
ており、第２のゲート電極がその表面上に形成された配
線層により接続されている本発明の半導体装置では、第
１のゲート電極のみがパターニングされ、第２のゲート
電極を配線層として使用する従来の半導体装置に比べ
て、配線抵抗を低減することが可能となる。このため、
配線の長さを長くすることが可能となり、半導体装置を
高集積化することができる。
【００２６】さらに、先に加工された第１のゲート電極
による段差が存在する状態で第２のゲート電極を加工す
る従来の半導体装置に比べて、第１のゲート電極と第２
のゲート電極とを同時にパターニングすることができる
ため、容易に加工することが可能となり、微細な半導体
装置を形成することができる。
【００２７】また、本発明の半導体装置の製造方法で
は、ゲート電極の間の空間部分に層間絶縁膜を埋め込ん
だ後に、接続孔を形成し、接続孔の内部およびゲート電
極上および層間絶縁膜上に導電膜を形成し、この導電膜
を研磨して接続孔の内部に埋め込み電極を形成し、ゲー
ト電極と前記埋め込み電極に接続するように配線層を形
成するが、この研磨工程において、埋め込み電極の表面
の高さとゲート電極の表面の高さと層間絶縁膜の表面の
高さとが等しくされてゲート電極表面と埋め込み電極表
面と層間絶縁膜表面とが連続した単一の平面を形成する
ように導電膜をゲート電極が露出するまで研磨し、さら
に配線層をこの単一の平面上に形成することにより、前
述のような構造の本発明による半導体装置を製造するこ
とができる。このため、前述のように、ゲート電極と配
線層との間の接続抵抗が低く、微細な半導体装置を製造
することができる。
【００２８】また、本発明の半導体装置の製造方法で
は、ゲート電極を覆うように層間絶縁膜を形成した後、
ゲート電極の間の空間部分に層間絶縁膜を埋め込む工程
を行わずに接続孔を形成し、この接続孔の内部および層
間絶縁膜上に導電膜を形成し、導電膜と層間絶縁膜をゲ
ート電極が露出するまで研磨して接続孔の内部に導電膜
を埋め込むことにより埋め込み電極を形成し、さらに露
出されたゲート電極上と埋め込み電極上に配線層を形成
するため、ゲート電極の間の空間部分に層間絶縁膜を埋
め込む工程と埋め込み電極を形成する工程とを同時に行
うことができる。このため、上記の方法に比べて、工程
を簡略化することができる。
【００２９】さらに、本発明の半導体装置の製造方法で
は、上記の製造方法の接続孔を形成する工程において、
ゲート電極を覆うように層間絶縁膜を形成した後に、こ
の層間絶縁膜を異方性エッチング技術によりエッチング
して接続孔を形成するため、接続孔をゲート電極に対し
て自己整合的に形成することができる。このため、ゲー
ト電極と接続孔との間の距離を短縮することができるた
め、半導体装置を微細化することが可能である。また、
ここで、あらかじめゲート電極上に絶縁膜を積層してお
くことにより、埋め込み電極を形成するために導電膜と
ゲート電極上の絶縁膜とをゲート電極が露出するまで研
磨した時に、埋め込み電極とゲート電極とを分離するこ
とができる。
【００３０】また、本発明の半導体装置の製造方法で
は、前記半導体基板上の浮遊ゲート電極とこの浮遊ゲー
ト電極上の制御ゲート電極とを形成した後に、制御ゲー
ト電極の表面を露出するように制御ゲート電極と浮遊ゲ
ート電極との間の空間部分に層間絶縁膜を埋め込み、接
続孔を形成し、導電膜を形成し、制御ゲート電極を露出
するように導電膜を研磨して接続孔の内部に埋め込み電
極を形成し、露出された制御ゲート電極上と埋め込み電
極上に配線層を形成するが、この研磨工程において、埋
め込み電極の表面の高さと制御ゲート電極の表面の高さ
と層間絶縁膜の表面の高さとが等しく制御ゲート電極表
面と埋め込み電極表面と層間絶縁膜表面とが連続した単
一の平面を形成するように導電膜を研磨し、この単一の
平面上に配線層を形成するため、前述と同様に、配線層
のパターニングおよびエッチングが大幅に容易となり、
微細な配線層を形成することが可能となるため、半導体
装置の高集積化を図ることができる。
【００３１】また、層間絶縁膜をゲート電極が露出する
まで研磨し、露出されたゲート電極上に配線層を形成す
るため、制御ゲート電極の表面に直接接続するように配
線層を形成することができる。このため、制御ゲート電
極と配線層との間の接続抵抗を低減することができる。
さらに、ゲート電極のほぼ全表面に接触するように配線
層を形成することが可能であるため、ゲート電極と配線
層との間の接触面積を確保して、接続抵抗を低減するこ
とができる。
【００３２】また、接続孔を形成しないため、ゲート電
極と接続孔との間のパターニングの合わせ余裕を必要と
しないことにより、微細な半導体装置を形成することが
できる。
【００３３】また、浮遊ゲート電極と制御ゲート電極と
を同時にパターニングしてエッチングするため、浮遊ゲ
ート電極のみをエッチングした後にエッチングされた浮
遊ゲート電極による段差が存在する状態で制御ゲート電
極をエッチングする従来の製造方法に比べて、特に制御
ゲート電極の加工が容易になり、より微細な半導体装置
を形成することができる。
【００３４】さらに、本発明の半導体装置の製造方法で
は、半導体基板上の浮遊ゲート電極とこの浮遊ゲート電
極上の制御ゲート電極とを形成した後に、制御ゲート電
極を覆うように層間絶縁膜を形成し、層間絶縁膜をゲー
ト電極の間の空間に埋め込む工程を行わずに接続孔を形
成し、この接続孔の内部および層間絶縁膜上に導電膜を
形成し、導電膜と層間絶縁膜を制御ゲート電極が露出す
るまで研磨して接続孔の内部の導電膜により埋め込み電
極を形成し、さらに露出された制御ゲート電極上と埋め
込み電極上に配線層を形成するため、制御ゲート電極の
間の空間部分に層間絶縁膜を埋め込む工程と埋め込み電
極を形成する工程とを同時に行うことができる。このた
め、上記の方法に比べて、工程を簡略化することができ
る。
【００３５】また、本発明の半導体装置の製造方法で
は、半導体基板上の浮遊ゲート電極とこの浮遊ゲート電
極上の制御ゲート電極とを形成し、この制御ゲート電極
上に層間絶縁膜を形成した後に、この層間絶縁膜を異方
性エッチング技術によりエッチングして接続孔を形成す
るため、接続孔を制御ゲート電極および浮遊ゲート電極
に対して自己整合的に形成することができる。このた
め、制御ゲート電極または浮遊ゲート電極と接続孔との
間の距離を短縮することができるため、半導体装置を微
細化することが可能である。また、ここで、あらかじめ
制御ゲート電極上に絶縁膜を積層しておくことにより、
埋め込み電極を形成するために導電膜と制御ゲート電極
上の絶縁膜とを制御ゲート電極が露出するまで研磨した
時に、埋め込み電極と制御ゲート電極とを分離すること
ができる。
【００３６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の第１の実
施の形態による半導体装置の構造を示す断面図である。
この図に示すように、本実施の形態による半導体装置
は、例えば素子分離領域２と拡散層５とが形成されてい
る半導体基板１上に、ゲート絶縁膜３を介して形成され
たゲート電極４と、隣合うゲート電極４の間の空間にゲ
ート電極４と同様の高さまで埋め込まれた層間絶縁膜６
と、拡散層５に接続されゲート電極４と同様の高さまで
埋め込まれた埋め込み電極１２と、ゲート電極４と埋め
込み電極１２とにそれぞれ直接接続するように形成され
ている配線層１１ａ、１１ｂとにより構成されている。
ここで、ゲート電極４と埋め込み電極１２と層間絶縁膜
６との表面の高さがすべて一致しており、このゲート電
極４と埋め込み電極１２と層間絶縁膜６との表面により
構成される平面上に配線層１１ａ、１１ｂが形成されて
いることが特徴である。
【００３７】このように、本実施の形態による半導体装
置では、特にゲート電極４と配線層１１ａとの接続にお
いて、接続孔を介して接続されていた従来と異なり、配
線層１１ａがゲート電極４の表面に直接接続されている
ため、例えば微細な接続孔の内部に配線層が充填されな
い等の問題を防止することができ、接続抵抗を低減する
ことができる。
【００３８】また、ゲート電極４と埋め込み電極１２と
層間絶縁膜６との表面により構成される平坦な平面上に
配線層１１ａ、１１ｂが形成されているため、配線層１
１ａ、１１ｂを均一の厚さで形成することができ、配線
抵抗のばらつきを抑制することができる。
【００３９】さらに、ゲート電極４と埋め込み電極１２
と層間絶縁膜６との表面により構成される平坦な平面上
に配線層が形成されているため、例えばリソグラフィー
法またはエッチング法における配線層１１ａ、１１ｂの
加工が容易となり、微細で信頼性の高い半導体装置を構
成することができる。特に、ゲート電極４と埋め込み電
極１２とにそれぞれ接続されている配線層１１ａと１１
ｂとの間は、非常に狭い幅で除去される必要があるた
め、図１に示すように、ゲート電極４と埋め込み電極１
２とこれらの間の層間絶縁膜６との表面が平面であるこ
とによりリソグラフィー法およびエッチング法による配
線層１１ａ、１１ｂの加工が非常に容易になる。
【００４０】また、接続孔をゲート電極４上にパターニ
ングを用いて形成する従来の方法に比べて、配線層１１
ａとゲート電極４との接触面積を増加することができる
ため、接続抵抗を低減することができる。
【００４１】さらに、接続孔とゲート電極４とのパター
ニングの合せ余裕を必要としない構造であるため、半導
体装置を微細化することができる。次に、上記のような
構造を実現する方法について、図２および図３を用いて
説明する。図２および図３は、本発明による半導体装置
の製造方法の第１の実施の形態である。
【００４２】まず、半導体基板１上に素子分離領域２を
形成し、例えば酸化膜等のゲート絶縁膜３を介してゲー
ト電極４を形成する。さらに、半導体基板１中にソース
およびドレイン領域５を形成した後に、層間絶縁膜６を
形成する（図２の（ａ））。
【００４３】この後、例えばＣＭＰ（化学機械的研磨）
法を用いて、例えばゲート電極４の表面が露出するま
で、層間絶縁膜６を研磨して除去する（図２の
（ｂ））。さらに、例えば通常のリソグラフィー法とエ
ッチング技術を用いて、拡散層５の表面を露出するよう
に、接続孔７を開口する（図２の（ｃ））。
【００４４】次に、露出された接続孔７の表面および層
間絶縁膜６上に例えばＴｉおよびＴｉＮの積層膜等のバ
リアメタル層８を形成し、さらに、接続孔７の内部が埋
め込まれるように、例えばＷ等の高融点金属等の導電膜
９を接続孔７の内部および層間絶縁膜６上に形成する
（図３の（ａ））。
【００４５】さらに、導電膜９およびバリアメタル８
を、例えばＣＭＰ法を用いてゲート電極４が露出するま
で研磨し、ゲート電極４および層間絶縁膜６上の導電膜
９およびバリアメタル８を除去し、接続孔７の内部に導
電膜９およびバリアメタル８を埋め込み、拡散層５に接
続された埋め込み電極１２を形成する（図３の
（ｂ））。
【００４６】この後、この埋め込み電極１２上とゲート
電極４上と層間絶縁膜６上とに、例えばＴｉおよびＴｉ
Ｎの積層膜等のバリアメタル層１０と例えばＡｌ等の配
線層１１とを形成する（図３の（ｃ））。
【００４７】さらに、例えば通常のリソグラフィー法と
エッチング技術を用いて、配線層１１とバリアメタル層
１０とをエッチングして、半導体装置が完成する（図
１）。このように、本実施の形態による半導体装置の製
造方法では、例えばＣＭＰ法等の研磨技術を用いてゲー
ト電極４と埋め込み電極１２との表面を露出し、露出さ
れた表面上に配線層１１を形成することが特徴である。
【００４８】このようにＣＭＰ法を用いることにより、
例えばレジストエッチバック法等を用いた場合に比べ
て、配線層１１を形成する前に、その下のゲート電極４
と埋め込み電極１２と層間絶縁膜６との表面を完全に平
坦化することができる。このため、層間絶縁膜６に接続
孔を開口し、この接続孔の内部に配線層１１を直接形成
する従来の方法では、微細な接続孔の内部に配線層１１
を形成することが困難であり、接続抵抗が増大するとい
う問題があったが、本実施の形態では、ゲート電極４の
表面および埋め込み電極１２の表面が層間絶縁膜６の表
面と同一平面を構成するように露出されているため、配
線層１１を簡単に形成することができ、配線層１１とゲ
ート電極４または埋め込み電極１２との接続抵抗を低減
することができる。
【００４９】また、通常、拡散層領域５はゲート電極４
に比べて面積が大きい。このため、拡散層領域５に接続
するように形成される接続孔７は、従来のゲート電極４
に接続するように形成される接続孔に比べて、大きい面
積を有するように形成することが可能である。このた
め、接続孔７に導電膜９を埋め込むことは、従来のゲー
ト電極に接続される接続孔に導電膜を埋め込むことに比
べて容易である。
【００５０】また、配線層１１を形成する時に下地の段
差が平坦化されているため、リソグラフィー工程におい
て、より微細な配線を形成することができる。また、エ
ッチング工程において、エッチング残り等の問題を回避
することができ、より容易に加工することが可能とな
る。
【００５１】また、さらに上層の配線層を形成する場合
には、ゲート電極４による段差が完全に平坦化されてい
るため、上層の配線層をより容易に加工することができ
る。また、ＣＭＰ法による研磨により、ゲート電極４の
表面上に細かい凹凸が形成される。このため、ゲート電
極４の表面上に配線層１１を接合し電流を流した時に、
この凹凸がキャリアの再結合中心となり、再結合電流が
多量に流れる。これにより、ゲート電極４と配線層１１
との界面のオーミック接合が促進され、接続抵抗を低減
することができる。
【００５２】さらに、ＣＭＰ法による研磨では、例えば
レジストエッチバック法による除去方法に比べて、プラ
ズマによる損傷を低減することができ、信頼性の高い半
導体装置を製造することができる。
【００５３】また、例えばメモリ等の半導体装置では、
メモリセルにより構成されているコア領域とメモリーセ
ルを駆動する周辺回路により構成されている周辺回路領
域において、ゲート電極４の間の空間部分の幅が大きく
異なる。すなわち、コア領域はゲート電極４の間の間隔
が狭く、周辺回路領域はゲート電極４の間隔が大きい。
このため、層間絶縁膜６を堆積した時に、コア領域では
ゲート電極４の間の空間に層間絶縁膜６が厚く形成さ
れ、周辺回路領域では層間絶縁膜６が薄く形成される。
このような状態で、ゲート電極４の表面が露出するまで
層間絶縁膜６を除去する場合、コア領域と周辺回路領域
において必要とされるエッチング量が異なる。ここで、
例えばレジストエッチバック法を用いてエッチングを行
う場合には、どの領域においても同じ量だけエッチング
されるため、コア領域と周辺回路領域ともにゲート電極
４と層間絶縁膜６との表面が同一平面となるようにエッ
チングすることは非常に困難である。これに対して、本
実施の形態のように、ＣＭＰ法を用いた場合には、どの
領域においても表面の高さが一様となるように研磨され
るため、メモリのように、ゲート電極４のパターン密度
が異なる領域が存在する場合にも、一様にゲート電極４
の表面を露出して層間絶縁膜を平坦化することができ
る。
【００５４】さらに、ＣＭＰ法では、例えばレジストエ
ッチバックのようにレジスト等のエッチング材料を形成
する必要がないため、スループットを向上することがで
きる。
【００５５】次に、図１に示すような半導体装置を実現
する製造方法の第２の実施の形態について、図４および
図５を用いて説明する。まず、前述の第１の実施の形態
と同様にして、半導体基板１上に形成されたゲート電極
４上に層間絶縁膜６を形成する。図４の（ａ）は、図２
の（ａ）と同様の状態を示している。
【００５６】次に、この層間絶縁膜６をＣＭＰにより平
坦化した前述の第１の実施の形態と異なり、層間絶縁膜
６を平坦化せずに、例えば通常のリソグラフィー法とエ
ッチング技術により、半導体基板１を露出するように、
接続孔７を形成する（図４の（ｂ））。
【００５７】この後、前述の第１の実施の形態と同様に
して、露出された接続孔７の表面および層間絶縁膜６上
に例えばＴｉおよびＴｉＮの積層膜等のバリアメタル層
８を形成し、さらに、接続孔７の内部が埋め込まれるよ
うに、例えばＷ等の高融点金属等の導電膜９を接続孔７
の内部および層間絶縁膜６上に形成する（図５の
（ａ））。
【００５８】さらに、導電膜９とバリアメタル８と層間
絶縁膜６とを、例えばＣＭＰ法を用いてゲート電極４が
露出するまで研磨する。このようにして、ゲート電極４
上の導電膜９とバリアメタル８と層間絶縁膜６とを除去
し、接続孔７の内部に導電膜９およびバリアメタル８を
埋め込み、拡散層５に接続された埋め込み電極１２を形
成する（図５の（ｂ））。この図５の（ｂ）は、前述の
第１の実施の形態における図３の（ｂ）と同様の状態を
示している。
【００５９】この後は、前述の第１の実施の形態と同様
にして、埋め込み電極１２とゲート電極４とに接続され
る、例えばＴｉおよびＴｉＮの積層膜等のバリアメタル
層１０と例えばＡｌ等の配線層１１ａおよび１１ｂとを
形成し、図１に示すような半導体装置が完成する。
【００６０】このように、本実施の形態では、層間絶縁
膜６の平坦化を行わずに接続孔７を開口し、この接続孔
７へ導電膜９を埋め込むためのエッチングと同時に層間
絶縁膜６のエッチングを行なうことが、前述の第１の実
施の形態と異なる。また、このエッチングがＣＭＰ法に
より行われることが特徴である。
【００６１】このため、前述の第１の実施の形態による
効果に加えて、さらに以下のような効果を有する。すな
わち、前述の第１の実施の形態では、層間絶縁膜６の平
坦化のためのエッチングと埋め込み電極１２を形成する
ためのエッチングとの２回のエッチングを行なう必要が
あったが、本実施の形態では、これらのエッチングを同
時に行なうことにより、エッチングを１回に低減するこ
とができる。このように、製造工程を簡略化し、製造に
要する時間を短縮して、製造コストを低減することがで
きる。
【００６２】また、一般に、ＣＭＰ法を用いたエッチン
グでは、エッチング速度が被エッチング材料に影響され
ないように、エッチング条件を設定することが容易に可
能である。このため、ＣＭＰ法を用いることにより、本
実施の形態のように、導電膜９のエッチングと層間絶縁
膜６のエッチングとを同時に行なうことが、例えばレジ
ストエッチバック等を用いる場合に比べて容易となる。
【００６３】次に、本発明による半導体装置の製造方法
の第３の実施の形態として、拡散層５上に形成される接
続孔７をゲート電極４に対して自己整合的に形成する場
合について、図６および図７を用いて説明する。
【００６４】まず、前述の第１および第２の実施の形態
と異なり、本実施の形態では、半導体基板１上にゲート
電極４を形成し、さらにこのゲート電極４上に積層され
た絶縁膜１３とを形成する。次に、これらのゲート電極
４および絶縁膜１３の上に層間絶縁膜６を形成する（図
６の（ａ））。
【００６５】この後、この層間絶縁膜６を平坦化せず
に、例えばＲＩＥ（反応性イオンエッチング）等の異方
性エッチング技術を用いて、半導体基板１が露出するま
でエッチングし、ゲート電極４および絶縁膜１３の側壁
に層間絶縁膜６を残存させる（図６の（ｂ））。この図
に示すように、ゲート電極４は絶縁膜６および１３に覆
われた状態となり、ゲート電極の間の領域では半導体基
板１の表面が露出されて接続孔７が形成される。
【００６６】次に、前述の第１および第２の実施の形態
と同様にして、露出された半導体基板１の表面および絶
縁膜６および１３上に例えばＴｉおよびＴｉＮの積層膜
等のバリアメタル層８を形成し、さらに、接続孔７の内
部が埋め込まれるように、例えばＷ等の高融点金属等の
導電膜９を形成する（図６の（ｃ））。
【００６７】さらに、導電膜９とバリアメタル８と絶縁
膜１３とを、例えばＣＭＰ法を用いてゲート電極４が露
出するまで研磨する。このようにして、ゲート電極４上
の導電膜９とバリアメタル８と絶縁膜１３とを除去し、
ゲート電極の間の空間部分に導電膜９およびバリアメタ
ル８を埋め込み、拡散層５に接続された埋め込み電極１
２を形成する（図７の（ａ））。
【００６８】この後は、前述の第１および第２の実施の
形態と同様にして、露出されたゲート電極４と埋め込み
電極１２と絶縁膜６上とに、例えばＴｉおよびＴｉＮの
積層膜等のバリアメタル層１０と例えばＡｌ等の配線層
１１を形成する（図７の（ｂ））。
【００６９】さらに、例えば通常のリソグラフィー法と
エッチング技術を用いて、配線層１１とバリアメタル層
１０とをエッチングして、ゲート電極４に接続される配
線層１１ａと、埋め込み電極１２に接続される配線層１
１ｂとを形成し、半導体装置が完成する（図７の
（ｃ））。
【００７０】このように、本実施の形態では、ゲート電
極４に対して自己整合的に形成された接続孔７の内部に
埋め込み電極１２を形成すると同時にゲート電極４の表
面を露出し、露出されたゲート電極４の表面と埋め込み
電極１２の表面とに直接接続される配線層１１ｂおよび
１１ａを形成することが特徴である。また、埋め込み電
極１２の形成と、ゲート電極４の露出とを、ＣＭＰを用
いて行なうことが特徴である。
【００７１】これにより、本実施の形態では、前述の第
２の実施の形態による効果に加えて、さらに以下のよう
な効果を有する。すなわち、接続孔７をゲート電極４に
対して自己整合的に形成することができるため、ゲート
電極４と接続孔７とのパターニングの合わせ余裕を設け
る必要がなくなり、半導体装置を微細化することができ
る。また、接続孔７を形成するためにパターニングする
必要がなくなるため、工程を簡略化することができる。
【００７２】次に、本発明の第４の実施の形態として、
本発明を不揮発性半導体記憶装置に適用した場合につい
て、図８および図９を用いて説明する。図８は、本発明
による不揮発性半導体記憶装置の上面図、図９の（ａ）
は図８のＡ−Ａ´断面図、図９の（ｂ）は図８のＢ−Ｂ
´断面図である。
【００７３】これらの図に示すように、本発明の不揮発
性半導体記憶装置は、半導体基板１上に絶縁膜を介して
形成された浮遊ゲート電極４ａと、この浮遊ゲート電極
４ａと絶縁膜３´を介して形成されている制御ゲート電
極４ｂと、制御ゲート電極４ｂの表面上に直接接続する
ように、例えばバリアメタル層１０を介して形成されて
いる配線層１１ａとにより、構成されている。また、制
御ゲート電極４ｂは浮遊ゲート電極４ａと同様にパター
ニングされている。さらに、隣合う制御ゲート電極４ｂ
の間は、層間絶縁膜６により分離されており、この層間
絶縁膜６の表面の高さは制御ゲート電極４ｂの表面の高
さと等しい。また、本実施の形態では、半導体基板１の
拡散層５に接続するように、例えばバリアメタル層８を
介して導電層９が形成されており、埋め込み電極１２を
構成している。また、この埋め込み電極１２の表面に直
接接続するように、例えばバリアメタル層１０を介して
配線層１１ｂが形成されている。
【００７４】このように、本実施の形態による不揮発性
半導体記憶装置は、制御ゲート４ｂの間を分離する層間
絶縁膜６の表面の高さが、制御ゲート電極４ｂの表面の
高さと等しく、制御ゲート電極４ｂの表面上には、直接
接続するように配線層１１ａが形成されていることが特
徴である。
【００７５】このように、本実施の形態では、従来のよ
うに、制御ゲート電極４ｂ上に層間絶縁膜を形成し、接
続孔を開口して配線層を形成する場合に比べて、接続孔
を介さずに配線層１１ａと制御ゲート電極４ｂとを接続
するため、接続抵抗を低減することができる。
【００７６】また、制御ゲート電極４ｂ上に直接配線層
が形成されているため、制御ゲート電極４ｂ上に層間絶
縁膜を形成し、さらにその上に配線層を形成する場合に
比べて、段差を低減することができる。特に、本実施の
形態のような不揮発性半導体記憶装置では、メモリーセ
ル領域において浮遊ゲート電極４ａと制御ゲート電極４
ｂとが積層構造となっており、段差が大きい。このた
め、この上にさらに層間絶縁膜を形成する場合には、ま
すます段差が大きくなるため、このような場合に比べ
て、大幅に段差を低減することができる。
【００７７】また、制御ゲート電極４ｂに接続孔をパタ
ーニングにより開口する必要がないため、制御ゲート電
極４ｂと接続孔との間のパターニングの合わせ余裕を必
要としない。このため、不揮発性半導体記憶装置を高集
積化することができる。
【００７８】さらに、本実施の形態のように、拡散層５
に接続する埋め込み電極１２の表面の高さを制御ゲート
電極４ｂと等しくすることにより、前述の第１乃至第３
の実施の形態と同様に、配線層１１の形成および加工が
容易になる。
【００７９】とくに、本実施の形態に示すような不揮発
性半導体記憶装置では、ゲート電極が積層構造であるた
め、ゲート電極による段差が著しく、拡散層５に直接接
続するように接続孔の内部に配線層を形成することが困
難となる可能性が高い。このため、本実施の形態のよう
に、埋め込み電極１２を形成し、その表面の高さを制御
ゲート電極４ｂとほぼ同等とすることにより、拡散層５
と配線層１１ｂとの間の接続抵抗を低減することが可能
となる。
【００８０】なお、上記の不揮発性半導体記憶装置は、
前述の第１乃至第３の実施の形態による製造方法におい
て、ゲート電極４を、絶縁膜３´を介して積層されてい
る浮遊ゲート電極４ａと制御ゲート電極４ｂとに、置き
換えることにより、形成することができる。ただし、浮
遊ゲート電極４ａと制御ゲート電極４ｂとは、半導体基
板１上に絶縁膜３を介して第１の導電膜を形成し、さら
にこの第１の導電膜上に絶縁膜３´を介して第２の導電
膜を積層し、例えば通常のリソグラフィー法とエッチン
グ技術により、第２の導電膜と絶縁膜３´と第１の導電
膜とをエッチングすることにより、形成することができ
る。
【００８１】従来は、浮遊ゲート電極４ａとなる第１の
導電膜をパターニングした後に、絶縁膜３´を形成し、
さらにこの絶縁膜３´上に制御ゲート電極となる第２の
導電膜を形成し、この第２の導電膜をパターニングして
いたため、浮遊ゲート電極４ａによる段差が存在する状
態で制御ゲート電極４ｂのパターニングを行う必要があ
った。このため、制御ゲート電極の加工が困難であると
いう問題があった。これに対して、本実施の形態では、
第１の導電膜と第２の導電膜のパターニングを同時に行
うため、パターニング時の段差を低減することができ、
リソグラフィー技術またはエッチング技術において加工
が困難であるという問題を回避することができる。
【００８２】なお、前述の第１乃至第４の実施の形態に
おいて、ＭＯＳトランジスタのゲート電極４または不揮
発性半導体記憶装置の浮遊ゲート電極４ａまたは制御ゲ
ート電極４ｂは、例えば多結晶シリコン膜またはＭｏＳ
ｉ、ＷＳｉ等のシリサイド膜または多結晶シリコン膜上
に例えばＴｉを含む層が形成されているサリサイド構造
の膜等により構成することができる。
【００８３】また、ゲート電極４または制御ゲート電極
４ｂの表面を露出するエッチングは、前述のように、Ｃ
ＭＰ法を用いることが望ましいが、ゲート電極４または
制御ゲート電極４ｂの表面の高さと層間絶縁膜６の表面
の高さとが等しく、これらの表面により平面が構成され
るようにエッチングできる方法であれば、他の方法を用
いても本発明と同様の効果を得ることができる。
【００８４】さらに、前述の第４の実施の形態では、例
えば不揮発性半導体記憶装置に本発明を適用した場合に
ついて述べているが、不揮発性半導体記憶装置に限ら
ず、例えばＤＲＡＭ等の他の半導体記憶装置およびあら
ゆる高密度半導体装置において、本発明を適用すること
により、本実施の形態と同様の効果を得ることができ
る。
【００８５】また、前述の実施の形態において、層間絶
縁膜６は、例えばＳｉＯ2 、または例えばＰＳＧ（リン
を含有する酸化膜）、ＢＳＧ（ボロンを含有する酸化
膜）、ＡｓＳＧ（ヒ素を含有する酸化膜）、ＢＰＳＧ
（ボロンとリンとを含有する酸化膜）等の不純物を含有
する酸化膜、またはＴＥＯＳ（テトラエトキシシラン）
膜、等の通常層間絶縁膜に使用される絶縁膜を用いるこ
とができる。
【００８６】
【発明の効果】以上のように、本発明による半導体装置
およびその製造方法では、ゲート電極とその上層の配線
層との間の抵抗を低減し、素子を微細化することができ
る高速で高集積の半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の
構造を示す断面図。
【図２】本発明の第１の実施の形態による半導体装置の
製造方法を示す断面図。
【図３】本発明の第１の実施の形態による半導体装置の
製造方法を示す断面図。
【図４】本発明の第２の実施の形態による半導体装置の
製造方法を示す断面図。
【図５】本発明の第２の実施の形態による半導体装置の
製造方法を示す断面図。
【図６】本発明の第３の実施の形態による半導体装置の
製造方法を示す断面図。
【図７】本発明の第３の実施の形態による半導体装置の
製造方法を示す断面図。
【図８】本発明の第４の実施の形態による半導体装置の
構造を示す上面図。
【図９】本発明の第４の実施の形態による半導体装置の
構造を示す断面図。
【符号の説明】
１…半導体基板、 ２…素子分離、 ３…ゲート絶縁膜、 ４…ゲート電極、 ５…拡散層、 ６…層間絶縁膜、 ７…接続孔、 ８、１０…バリアメタル、 ９…導電膜、 １１…配線層、 １２…埋め込み電極、 １３…絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ３７１ 29/792

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されているゲート電
    極と、前記半導体基板の表面領域に形成されている拡散
    層と、この拡散層に接続するように前記半導体基板上に
    形成されている埋め込み電極と、前記ゲート電極の間の
    空間部分および前記ゲート電極と前記埋め込み電極との
    間の空間部分に埋め込まれた層間絶縁膜と、前記ゲート
    電極または前記埋め込み電極に接続するように形成され
    ている配線層とを具備する半導体装置において、前記ゲ
    ート電極の表面の高さと前記埋め込み電極の表面の高さ
    と前記層間絶縁膜の表面の高さとが等しくされて前記ゲ
    ート電極表面と前記埋め込み電極表面と前記層間絶縁膜
    表面とが連続した単一の平面を形成しており、前記配線
    層はこの単一の平面上に形成されて前記ゲート電極の表
    面と前記埋め込み電極の表面とに直接接続されているこ
    とを特徴とする半導体装置。
  2. 【請求項２】 半導体基板上に形成されている第１のゲ
    ート電極と、この第１のゲート電極上に絶縁膜を介して
    形成されている第２のゲート電極と、前記第２のゲート
    電極に接続するように形成されている配線層とを具備す
    る半導体装置において、前記第１のゲート電極と第２の
    ゲート電極とは同様にパターニングされており、前記半
    導体装置は、前記半導体基板の表面領域に形成されてい
    る拡散層と、この拡散層に接続するように形成されてい
    る埋め込み電極と、前記第１および第２のゲート電極の
    間の空間部分に埋め込まれた層間絶縁膜とを具備し、前
    記第２のゲート電極の表面の高さと前記埋め込み電極の
    表面の高さと前記層間絶縁膜の表面の高さとが等しくさ
    れて前記第２のゲート電極表面と前記埋め込み電極表面
    と前記層間絶縁膜表面とが連続した単一の平面を形成し
    ており、前記配線層はこの単一の平面上に形成されて前
    記第２のゲート電極と前記埋め込み電極の表面とに直接
    接続されていることを特徴とする半導体装置。
  3. 【請求項３】 半導体基板上にゲート電極を形成する工
    程と、前記半導体基板の表面領域に拡散層を形成する工
    程と、前記ゲート電極上および前記半導体基板上に層間
    絶縁膜を形成する工程と、この層間絶縁膜を前記ゲート
    電極の表面が露出するまで除去して前記ゲート電極の間
    の空間部分に前記層間絶縁膜を埋め込む工程と、埋め込
    まれた前記層間絶縁膜の一部領域を前記拡散層が露出す
    るまで除去して接続孔を形成する工程と、前記接続孔の
    内部および前記ゲート電極上および前記層間絶縁膜上に
    導電膜を形成する工程と、前記ゲート電極上および前記
    層間絶縁膜上の前記導電膜を除去し前記接続孔の内部に
    前記導電膜を残存させて前記拡散層に接続するように埋
    め込み電極を形成しこの埋め込み電極の表面の高さと前
    記ゲート電極の表面の高さと前記層間絶縁膜の表面の高
    さとが等しくされて前記ゲート電極表面と前記埋め込み
    電極表面と前記層間絶縁膜表面とが連続した単一の平面
    を形成するように前記導電膜を前記ゲート電極が露出す
    るまで研磨する工程と、露出された前記ゲート電極と前
    記埋め込み電極に接続するように前記単一の平面上に配
    線層を形成する工程とを具備することを特徴とする半導
    体装置の製造方法。
  4. 【請求項４】 半導体基板上にゲート電極を形成する工
    程と、前記半導体基板の表面領域に拡散層を形成する工
    程と、前記ゲート電極上および前記半導体基板上に層間
    絶縁膜を形成する工程と、この層間絶縁膜の一部領域を
    前記拡散層が露出するまで除去して接続孔を形成する工
    程と、前記接続孔の内部および前記層間絶縁膜上に導電
    膜を形成する工程と、前記ゲート電極上の前記導電膜と
    前記層間絶縁膜とを除去し前記導電膜を前記接続孔の内
    部に残存させて前記拡散層に接続するように埋め込み電
    極を形成しこの埋め込み電極の表面の高さと前記ゲート
    電極の表面の高さと前記層間絶縁膜の表面の高さとが等
    しくされて前記ゲート電極表面と前記埋め込み電極表面
    と前記層間絶縁膜表面とが連続した単一の平面を形成す
    るように前記導電膜と前記層間絶縁膜とを前記ゲート電
    極が露出するまで研磨する工程と、露出された前記ゲー
    ト電極と前記埋め込み電極に接続するように前記単一の
    平面上に配線層を形成する工程とを具備することを特徴
    とする半導体装置の製造方法。
  5. 【請求項５】 半導体基板上に絶縁膜が積層されている
    ゲート電極を形成する工程と、前記半導体基板の表面領
    域に拡散層を形成する工程と、前記ゲート電極上および
    前記半導体基板上に層間絶縁膜を形成する工程と、この
    層間絶縁膜を前記拡散層が露出するまで異方性エッチン
    グ技術によりエッチングして接続孔を形成する工程と、
    前記接続孔の内部および前記ゲート電極上の絶縁膜上に
    導電膜を形成する工程と、前記ゲート電極上の前記導電
    膜と前記層間絶縁膜とを除去し前記導電膜を前記接続孔
    の内部に残存させて前記拡散層に接続するように埋め込
    み電極を形成しこの埋め込み電極の表面の高さと前記ゲ
    ート電極の表面の高さと前記層間絶縁膜の表面の高さと
    が等しくされて前記ゲート電極表面と前記埋め込み電極
    表面と前記層間絶縁膜表面とが連続した単一の平面を形
    成するように前記導電膜と前記層間絶縁膜とを前記ゲー
    ト電極が露出するまで研磨する工程と、露出された前記
    ゲート電極と前記埋め込み電極に接続するように前記単
    一の平面上に配線層を形成する工程とを具備することを
    特徴とする半導体装置の製造方法。
  6. 【請求項６】 半導体基板上に第１の導電膜を形成する
    工程と、この第１の導電膜上に絶縁膜を介して第２の導
    電膜を形成する工程と、前記第２の導電膜と前記絶縁膜
    と前記第１の導電膜とをエッチング加工して前記半導体
    基板上の浮遊ゲート電極とこの浮遊ゲート電極上の制御
    ゲート電極とを形成する工程と、前記半導体基板の表面
    領域に拡散層を形成する工程と、前記制御ゲート電極上
    および前記半導体基板上に層間絶縁膜を形成する工程
    と、この層間絶縁膜を前記制御ゲート電極の表面が露出
    するまで除去して前記制御ゲート電極および前記浮遊ゲ
    ート電極の間の空間部分に前記層間絶縁膜を埋め込む工
    程と、埋め込まれた前記層間絶縁膜の一部領域を前記拡
    散層が露出するまで除去して接続孔を形成する工程と、
    前記接続孔の内部および前記制御ゲート電極上および前
    記層間絶縁膜上に第３の導電膜を形成する工程と、前記
    制御ゲート電極上および前記層間絶縁膜上の前記第３の
    導電膜を除去し前記接続孔の内部に前記第３の導電膜を
    残存させて前記拡散層に接続するように埋め込み電極を
    形成しこの埋め込み電極の表面の高さと前記制御ゲート
    電極の表面の高さと前記層間絶縁膜の表面の高さとが等
    しくされて前記制御ゲート電極表面と前記埋め込み電極
    表面と前記層間絶縁膜表面とが連続した単一の平面を形
    成するように前記第３の導電膜を前記制御ゲート電極が
    露出するまで研磨する工程と、露出された前記制御ゲー
    ト電極と前記埋め込み電極に接続するように前記単一の
    平面上に配線層を形成する工程とを具備することを特徴
    とする半導体装置の製造方法。
  7. 【請求項７】 半導体基板上に第１の導電膜を形成する
    工程と、この第１の導電膜上に絶縁膜を介して第２の導
    電膜を形成する工程と、前記第２の導電膜と前記絶縁膜
    と前記第１の導電膜とをエッチング加工して前記半導体
    基板上の浮遊ゲート電極とこの浮遊ゲート電極上の制御
    ゲート電極とを形成する工程と、前記半導体基板の表面
    領域に拡散層を形成する工程と、前記制御ゲート電極上
    および前記半導体基板上に層間絶縁膜を形成する工程
    と、この層間絶縁膜の一部領域を前記拡散層が露出する
    まで除去して接続孔を形成する工程と、前記接続孔の内
    部および前記層間絶縁膜上に第３の導電膜を形成する工
    程と、前記制御ゲート電極上の前記層間絶縁膜および前
    記第３の導電膜を除去し前記接続孔の内部に前記第３の
    導電膜を残存させて前記拡散層に接続するように埋め込
    み電極を形成しこの埋め込み電極の表面の高さと前記制
    御ゲート電極の表面の高さと前記層間絶縁膜の表面の高
    さとが等しくされて前記制御ゲート電極表面と前記埋め
    込み電極表面と前記層間絶縁膜表面とが連続した単一の
    平面を形成するように前記第３の導電膜と前記層間絶縁
    膜とを前記制御ゲート電極が露出するまで研磨する工程
    と、露出された前記制御ゲート電極と前記埋め込み電極
    に接続するように前記単一の平面上に配線層を形成する
    工程とを具備することを特徴とする半導体装置の製造方
    法。
  8. 【請求項８】 半導体基板上に第１の導電膜を形成する
    工程と、この第１の導電膜上に第１の絶縁膜を介して第
    ２の導電膜を形成する工程と、この第２の導電膜上に第
    ２の絶縁膜を形成する工程と、前記第２の絶縁膜と前記
    第２の導電膜と前記第１の絶縁膜と前記第１の導電膜と
    をエッチング加工して前記半導体基板上の浮遊ゲート電
    極とこの浮遊ゲート電極上の制御ゲート電極とを形成す
    る工程と、前記半導体基板の表面領域に拡散層を形成す
    る工程と、前記第２の絶縁膜上および前記半導体基板上
    に層間絶縁膜を形成する工程と、この層間絶縁膜を前記
    拡散層が露出するまで異方性エッチング技術によりエッ
    チングして接続孔を形成する工程と、前記接続孔の内部
    および前記第３の絶縁膜上に第３の導電膜を形成する工
    程と、前記制御ゲート電極上の前記層間絶縁膜および前
    記第３の導電膜を除去し前記接続孔の内部に前記第３の
    導電膜を残存させて前記拡散層に接続するように埋め込
    み電極を形成しこの埋め込み電極の表面の高さと前記制
    御ゲート電極の表面の高さと前記層間絶縁膜の表面の高
    さとが等しくされて前記制御ゲート電極表面と前記埋め
    込み電極表面と前記層間絶縁膜表面とが連続した単一の
    平面を形成するように前記第３の導電膜と前記層間絶縁
    膜とを前記制御ゲート電極が露出するまで研磨する工程
    と、露出された前記制御ゲート電極と前記埋め込み電極
    に接続するように前記単一の平面上に配線層を形成する
    工程とを具備することを特徴とする半導体装置の製造方
    法。
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