KR100620233B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
플래시 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100620233B1 KR100620233B1 KR1020040118395A KR20040118395A KR100620233B1 KR 100620233 B1 KR100620233 B1 KR 100620233B1 KR 1020040118395 A KR1020040118395 A KR 1020040118395A KR 20040118395 A KR20040118395 A KR 20040118395A KR 100620233 B1 KR100620233 B1 KR 100620233B1
- Authority
- KR
- South Korea
- Prior art keywords
- flash memory
- memory device
- dummy pattern
- floating gate
- manufacturing
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 15
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 239000010408 film Substances 0.000 description 31
- 239000010410 layer Substances 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000007789 sealing Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 보다 자세하게는 ONO를 포함한 이중 게이트 구조를 갖는 플래시 메모리 소자의 제조시 플로팅 게이트 형성 후 상부에 형성되는 ONO 및 콘트롤 게이트 형성에 있어 더미 패턴을 이용함으로써 보다 안정적인 동작을 갖는 플래시 메모리 소자의 제조 방법에 관한 것이다.
본 발명의 플래시 메모리 소자의 제조 방법은 더미 패턴을 형성하며, 소스/드레인 형성과 스페이서 형성 후 절연막이 형성된 이후에야 ONO 및 콘트롤 게이트를 형성함으로써, 플로팅 게이트와 콘트롤 게이트를 완전히 격리시키며, 종래의 ONO 식각시 CF4 등의 F 계열의 식각 가스를 사용하여 발생하는 플로팅 게이트 손실 및 STI recess를 원천적으로 방지함으로써, 공정 마진을 넓힐 수 있다.
플래시 메모리, 더미 패턴.
Description
도 1a 내지 도 1g는 종래기술에 따른 플래시 메모리 소자의 공정 단면도.
도 2a 내지 도 2h는 본 발명에 따른 플래시 메모리 소자의 공정 단면도.
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 보다 자세하게는 ONO를 포함한 이중 게이트 구조를 갖는 플래시 메모리 소자의 제조시 플로팅 게이트 형성 후 상부에 형성되는 ONO 및 콘트롤 게이트 형성에 있어 더미 패턴을 이용함으로써 보다 안정적인 동작을 갖는 플래시 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.
일반적으로, 플래시 메모리 소자는 프로그래밍 및 소거 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그램 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 메모리 소자이다. 이러한 플래시 소자는 대체로 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현하며 전기적으로 프로그래밍과 소거를 수행한다. 이와 같은 특성을 갖는 플래시 메모리 소자는 실리콘 기판상에 형성된 박막의 터널 산화막과, 절연막의 개재하에 적층된 플로팅 게이트 및 컨트롤 게이트를 포함하여 이루어진다.
불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(electrically erasable and programmable ROM)과 같이 전기적으로 데이터의 입·출력이 가능한 플래시 메모리에 대한 수요가 늘고 있다. 이들 장치의 메모리 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 층간 절연막과, 상기 플로팅 게이트의 위 또는 주변에 형성된 컨트롤 게이트를 포함한다. 이 구조를 갖는 플래시 메모리 셀의 프로그램은 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 상기 전자를 플로팅 게이트에 축적함으로 써 셀 트랜지스터의 문턱전압을 증가시키는 동작이다. 반면에, 메모리 셀의 소거 동작은 기판과 플로팅 게이트 간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱전압을 낮추는 것이다.
플로팅 게이트는 데이터의 프로그램 및 소거시 터널 산화막의 전하 특성에 중요한 역할을 하며 터널링 소오스로 제공되며, 통상 도핑된 폴리실리콘으로 형성한다.
층간 절연막은 플로팅 게이트 내에 저장된 전하를 보존하는 역할을 하며, 통상 하부 산화막/질화막/상부 산화막이 적층된 ONO막으로 형성한다.
컨트롤 게이트는 데이터의 프로그램 및 소거시 기판의 전자들을 플로팅 게이트로 이동시키거나 상기 플로팅 게이트 내의 전자들을 기판으로 이동시키기 위하여 전압이 인가되는 층으로서, 저항을 낮추기 위하여 폴리실리콘과 금속 실리사이드가 적층된 폴리사이드 구조로 형성한다.
한편, 종래에는 플래시 메모리 소자의 크기가 작아짐에 따라 저항이 낮은 텅스텐으로 게이트 라인을 형성하고, 후속 열공정시 텅스텐의 이상 산화를 방지하게 위해 산화 방지용 차폐(SEALING) 질화막을 형성하는 기술이 제안되었다.
이러한 기술을 사용한 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 1a 내지 1e는 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정별 단면도이다.
종래 기술에 따른 플래시 메모리 소자의 제조 방법은, 도 1a에 도시된 바와 같이, 실리콘 기판(1)의 셀 영역부(a)상에 형성된 플로팅 게이트용 폴리실리콘층(5), ONO막(7), 컨트롤 게이트용 폴리실리콘층(9), 텅스텐층(11) 및 하드 마스크 질화막(13) 전면과 측면에 산화 방지용 실링 질화막(15)을 증착한다. 이때, 상기 산화 방지용 실링 질화막(15)을 증착하기 이전에 컨트롤 게이트 라인 식각을 진행하여 게이트 라인 형태를 갖춘다.
여기서, 미설명 도면부호 8은 상기 컨트롤 게이트용 폴리실리콘층(9)의 측면을 보호하기 위해 형성된 선택성 산화막이다. 상기 실리콘 기판(1)의 셀 주변 영역부(b)상에는 플로팅 게이트용 폴리실리콘층만이 없고, 나머지 부분들은 셀 영역부(a)의 부분과 동일하다.
그 다음, 도 1b에 도시된 바와 같이, 상기 셀 영역부(a) 및 셀 주변 영역부(b)의 산화방지용 실링 질화막(15)을 이방성 식각하여 스페이서 형태를 갖춘 산화 방지용 실링 질화막 패턴(15a)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 상기 셀 주변 영역부(b)는 포토 레지스트 패턴(17)으로 덮고, 상기 셀 영역부(a)는 상기 터널 산화막(3) 표면이 노출되도록 플로팅 게이트용 폴리실리콘층(5)과 ONO막(7)을 선택적으로 식각하여 일정 모양으로 패터닝된 플로팅 게이트용 폴리실리콘층 패턴(5a)과 ONO막 패턴(7a)을 형성한다.
그 다음, 도면에는 도시하지 않았지만, 상기 실리콘 기판(1)의 셀 영역부(a) 표면에 붕소나 비소같은 이온을 주입하여 소오스 및 드레인(미도시)을 형성한다. 이후, 후속 열공정을 진행하면, 도 1d에 도시된 바와 같이, 산화막(19a)(19b)이 성장한다.
이어서, 도 1e에 도시된 바와 같이, 상기 전체 구조의 상면에 스페이서용 질화막을 형성하고 이를 선택적으로 패터닝하여 스페이서(21)를 형성한 후, 후속 공 정을 진행하여 플래시 메모리 소자를 완성한다.
그러나, 상기와 같은 종래기술에 따른 플래시 메모리 소자의 제조 공정에서는 게이트 식각 공정시 ONO의 측면이 안쪽으로 치고 들어오는 문제가 발생하여 플로팅 게이트에 저장된 전자들이 콘트롤 게이트 등으로 이동되는 손실이 발생함으로써 메모리 기능을 저하시키는 문제가 발생한다. 또한, ONO 식각시 기존의 C-F계 가스를 사용하게 되면 얕은 트렌치 소자분리막(Shallow Trench Isolation, 이하 STI)의 손실(recess)을 가져오는 문제도 발생한다.
도 1f는 상기 STI recess(22)를 나타낸 것이고, 도 1g는 상기 도 1f의 A-A' 단면을 도시한 것으로, 상기 ONO(7)의 측면이 안쪽으로 치고 들어오는 현상을 나타낸 것이다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 더미 패턴을 형성하며, 소스/드레인 형성과 스페이서 형성 후 절연막이 형성된 이후에야 ONO 및 콘트롤 게이트를 형성함으로써, 플로팅 게이트와 콘트롤 게이트를 완전히 격리시키며, 종래의 ONO 식각시 CF4 등의 F 계열의 식각 가스를 사용하여 발생하는 플로팅 게이트 손실 및 STI recess를 원천적으로 방지함으로써, 공정 마진을 넓힐 수 있는 플래시 메모리 소자의 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 구조물이 형성된 반도체 기판 상에 플로팅 게이트가 형성되는 단계; 상기 플로팅 게이트 상부에 더미 패턴을 형성하는 단계; 상기 더미 패턴을 하드 마스크로 하여 상기 플로팅 게이트를 식각하는 단계; 소스/드레인을 형성하고 상기 플로팅 게이트 및 더미 패턴 측면에 스페이서를 형성하는 단계; 절연막을 전면 형성하여 상기 더미 패턴 상부점까지 평탄화하는 단계; 및 상기 더미 패턴을 제거하고 그 공간에 ONO막과 콘트롤 게이트를 차례로 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 소자의 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2h는 본 발명에 따른 플래시 메모리 소자의 공정 단면도를 나타낸 것이다. 먼저, 도 2a에 도시된 바와 같이, 반도체 기판(30)에 터널 산화막(40)과 플로팅 게이트(50)가 차례로 형성된다. 상기 플로팅 게이트(50) 상부에 더미 패턴(61)으로 이용되는 실리콘 질화막(SiN)(60)이 형성된다.
이 후, 도 2b에 도시된 바와 같이, 상기 실리콘 질화막(60)을 노광 및 식각 공정을 통해 더미 패턴(60a)으로 형성한다. 상기 실리콘 질화막(60)의 식각은 주변 의 산화막과 실리콘과의 식각선택비를 고려하여 CH3F 또는 CH2F2 등의 CH
xFy 류의 가스를 사용한다.
이 후, 도 2c에 도시된 바와 같이, 상기 실리콘 질화막(60)으로 형성된 더미 패턴(60a)을 하드 마스크로 이용하여 플로팅 게이트(50)를 식각한다. 이 후, 도 2d에 도시된 바와 같이, 이온 주입 공정을 통해 소스(70)/드레인(71) 영역을 형성하고, 도 2e에 도시된 바와 같이, 질화막을 형성하고 식각하여 스페이서(80)를 형성한다. 이 후 도 2f에 도시된 바와 같이, TEOS 산화막(90)을 사용하여 절연막을 형성하고 평탄화 공정을 진행한다.
이 후, 도 2g에 도시된 바와 같이, 더미 패턴(60a)으로 사용된 실리콘 질화막을 제거하는 바, 실리콘 질화막의 제거는 보통 고온의 NH4OH를 사용하여 전면 식각하고 상기 더미 패턴(60a) 상부점까지 평탄화하는 것이 바람직하다. 이 후, 도 2h에 도시된 바와 같이, 상기 더미 패턴(60a)이 제거된 공간에 ONO막(100) 및 콘트롤 게이트(110)를 차례로 형성한다. 따라서, 상기 플로팅 게이트(50)와 콘트롤 게이트(110)는 완전하게 격리될 수 있는 것이다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 플래시 메모리 소자의 제조 방법은 더미 패턴을 형성하며, 소스/드레인 형성과 스페이서 형성 후 절연막이 형성된 이후 ONO 및 콘트롤 게이트를 형성함으로써, 플로팅 게이트와 콘트롤 게이트를 완전히 격리시키며, 종래의 ONO 식각시 CF4 등의 F 계열의 식각 가스를 사용하여 발생하는 플로팅 게이트 손실 및 STI recess를 원천적으로 방지함으로써, 공정 마진을 넓힐 수 있다.
Claims (6)
- 플래시 메모리 소자의 제조 방법에 있어서,소정의 구조물이 형성된 반도체 기판 상에 플로팅 게이트가 형성되는 단계;상기 플로팅 게이트 상부에 더미 패턴을 형성하는 단계;상기 더미 패턴을 하드 마스크로 하여 상기 플로팅 게이트를 식각하는 단계;소스/드레인을 형성하고 상기 플로팅 게이트 및 더미 패턴 측면에 스페이서를 형성하는 단계;절연막을 전면 형성하고 상기 더미 패턴 상부점까지 평탄화하는 단계; 및상기 더미 패턴을 제거하고 그 공간에 ONO막과 콘트롤 게이트를 차례로 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 더미 패턴은 실리콘 질화막으로 이루어짐을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 더미 패턴은 노광 및 식각 공정을 통해 패턴이 형성됨을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 더미 패턴의 식각은 CH3F 또는 CH2F2가스를 사용하여 진행함을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서 형성 후 전면에 형성되는 절연막은 TEOS 산화막임을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 더미 패턴의 제거는 NH4OH를 사용하여 진행함을 특징으로 하는 플래시 메모리 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040118395A KR100620233B1 (ko) | 2004-12-31 | 2004-12-31 | 플래시 메모리 소자의 제조 방법 |
| US11/320,780 US20060148171A1 (en) | 2004-12-31 | 2005-12-30 | Method of fabricating a flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040118395A KR100620233B1 (ko) | 2004-12-31 | 2004-12-31 | 플래시 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060078437A KR20060078437A (ko) | 2006-07-05 |
| KR100620233B1 true KR100620233B1 (ko) | 2006-09-08 |
Family
ID=36641049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040118395A KR100620233B1 (ko) | 2004-12-31 | 2004-12-31 | 플래시 메모리 소자의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20060148171A1 (ko) |
| KR (1) | KR100620233B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8304342B2 (en) * | 2006-10-31 | 2012-11-06 | Texas Instruments Incorporated | Sacrificial CMP etch stop layer |
| KR100831390B1 (ko) * | 2006-11-25 | 2008-05-21 | 경북대학교 산학협력단 | 고집적 플래시 메모리 소자 및 그 제조 방법 |
| KR100782784B1 (ko) * | 2006-12-27 | 2007-12-05 | 동부일렉트로닉스 주식회사 | 플래쉬메모리 소자 및 그 제조방법 |
| US8945996B2 (en) | 2011-04-12 | 2015-02-03 | Micron Technology, Inc. | Methods of forming circuitry components and methods of forming an array of memory cells |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5413678A (en) * | 1993-05-14 | 1995-05-09 | Texas Instruments Incorporated | Heated SC1 solution for selective etching |
| JPH09283751A (ja) * | 1996-04-11 | 1997-10-31 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH10189579A (ja) * | 1996-12-27 | 1998-07-21 | Toshiba Corp | 半導体装置の製造方法 |
| TW449919B (en) * | 1998-12-18 | 2001-08-11 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
| US6605506B2 (en) * | 2001-01-29 | 2003-08-12 | Silicon-Based Technology Corp. | Method of fabricating a scalable stacked-gate flash memory device and its high-density memory arrays |
| US7129140B2 (en) * | 2004-03-11 | 2006-10-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming polysilicon gate structures with specific edge profiles for optimization of LDD offset spacing |
-
2004
- 2004-12-31 KR KR1020040118395A patent/KR100620233B1/ko not_active IP Right Cessation
-
2005
- 2005-12-30 US US11/320,780 patent/US20060148171A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20060148171A1 (en) | 2006-07-06 |
| KR20060078437A (ko) | 2006-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6548861B2 (en) | Memory cell, memory cell arrangement and fabrication method | |
| US7186607B2 (en) | Charge-trapping memory device and method for production | |
| US8609507B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100729911B1 (ko) | 반도체 소자의 제조방법 | |
| KR100554516B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100454136B1 (ko) | 플로팅 게이트의 전하 손실을 막을 수 있는 비휘발성메모리 장치 및 그 제조방법 | |
| US20090311856A1 (en) | Flash memory device having recessed floating gate and method for fabricating the same | |
| KR100766233B1 (ko) | 플래쉬 메모리 소자 및 그의 제조 방법 | |
| US7049189B2 (en) | Method of fabricating non-volatile memory cell adapted for integration of devices and for multiple read/write operations | |
| US8952536B2 (en) | Semiconductor device and method of fabrication | |
| US7687345B2 (en) | Flash memory device and method of manufacturing the same | |
| CN101207091B (zh) | 闪存器件的制造方法 | |
| KR100684885B1 (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR100620233B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20120129608A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| US20070069275A1 (en) | Bi-directional read/program non-volatile floating gate memory array, and method of formation | |
| KR100910524B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR100620232B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100640529B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100620222B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100771553B1 (ko) | 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법 | |
| JP4502802B2 (ja) | 不揮発性メモリー素子の製造方法 | |
| KR100652383B1 (ko) | 반도체 장치의 제조 방법 | |
| TW202234666A (zh) | 半導體元件及其製造方法 | |
| JP5529216B2 (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110719 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20120726 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |