JPH10189579A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10189579A
JPH10189579A JP8349753A JP34975396A JPH10189579A JP H10189579 A JPH10189579 A JP H10189579A JP 8349753 A JP8349753 A JP 8349753A JP 34975396 A JP34975396 A JP 34975396A JP H10189579 A JPH10189579 A JP H10189579A
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annealing
film
passivation film
semiconductor device
manufacturing
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JP8349753A
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English (en)
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Susumu Shudo
晋 首藤
Miwa Tanaka
みわ 田中
Masahisa Sonoda
真久 園田
Kenichi Sasaki
謙一 佐々木
Toshiaki Idaka
利昭 伊高
Seiichi Mori
誠一 森
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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    • Y10S438/904—Charge carrier lifetime control

Abstract

(57)【要約】 【課題】 トランジスタのゲ−ト酸化膜中の電子トラッ
プ量を低減させる。 【解決手段】 シリコン基板５０上に、浮遊ゲ−ト５
２、制御ゲ−ト５３、ドレイン領域５５及びソ−ス領域
５６を有するＥＥＰＲＯＭのメモリセルを形成する。こ
の後、ＣＶＤ法により、メモリセルを覆うＢＰＳＧ膜
（層間絶縁膜）５７が形成される。ビット線５８を含む
配線を形成した後、シリコン基板５０の上部には、シリ
コン基板５０を覆うＳｉＯＮ膜（パッシベ−ション膜）
５９が形成される。この後、ＢＰＳＧ膜５７中の水分を
ＬＳＩ外部に放出するためのアニ−ルが行われる。アニ
−ルは、ｔ≧７．８６×１０-11 ×Ｌ2 ×ｅｘｐ（９１
１５／Ｔ）を満たす条件下で行われる。但し、ｔは、ア
ニ−ル時間、Ｔは、アニ−ル温度、Ｌは、パッシベ−シ
ョン膜の厚さである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、原料ガスの化学反
応を利用して半導体基板上に堆積する絶縁膜をパッシベ
−ション膜として用いる半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】ＬＳＩには、ＳｉＯ2 、Ｓｉ3 Ｎ4 、又
はＳｉＯx Ｎy （ｘ，ｙは、原子比を表す任意の正数）
から構成されるパッシベ−ション膜がよく用いられてい
る。また、パッシベ−ション膜の下層の層間絶縁膜とし
ては、ＰＳＧ、ＢＰＳＧ、ＡＳＧ、ＢＳＰ、ＣＳＧなど
のシリコンガラス系の絶縁膜が用いられている。
【０００３】パッシベ−ション膜として用いる上述の絶
縁膜は、吸湿性及び透水性が共に低いのに対して、層間
絶縁膜として用いる上述の絶縁膜は、一般に水分を吸収
し易い性質を有する。よって、層間絶縁膜は、主として
当該層間絶縁膜の製造時に進入した水分を含んでいる。
【０００４】層間絶縁膜中の水分子は、パッシベ−ショ
ン膜の堆積時の熱によって、層間絶縁膜中を拡散する。
この時、水分子は、パッシベ−ション膜を透過して半導
体装置の外部に拡散することはほとんどなく、主として
半導体装置内部のトランジスタのゲ−ト酸化膜中へ拡散
する。その理由は、上述のように、パッシベ−ション膜
が、低い透水性を有するからである。
【０００５】トランジスタのゲ−ト酸化膜中へ進入した
水分子は、ゲ−ト酸化膜における電子トラップの原因と
なり、トランジスタのホットキャリア寿命の劣化などを
生じさせる。
【０００６】この問題の解決策としては、例えば、パッ
シベ−ション膜の堆積前に、層間絶縁膜中の水分を除去
する目的で、アニ−ル（熱処理）を行うという方法があ
る。この方法は、例えば、文献（特開昭６１−２１９１
４１号公報）に開示されているように公知の技術であ
る。
【０００７】しかし、この方法は、パッシベ−ション膜
の堆積前にアニ−ルを行うものであるため、このアニ−
ル工程をクリ−ンル−ム内で行わなければならず、製造
コストが高くなるという欠点がある。
【０００８】また、上記文献は、ＤＲＡＭにおける層間
絶縁膜の水分の除去について開示している。ＤＲＡＭの
ポ−ズ不良の不良率を下げるためには、当該文献にも記
載されているように、パッシベ−ション膜（プラズマ窒
化膜）を形成する前のアニ−ルの温度、時間として、３
５０℃、１時間で十分である。
【０００９】しかし、ＥＥＰＲＯＭなどの不揮発性半導
体メモリに、上記文献に開示される条件をそのまま適用
しても、十分な信頼性が得られる程度までメモリセルト
ランジスタのゲ−ト酸化膜中の電子トラップを減らすこ
とができない。
【００１０】即ち、ＥＥＰＲＯＭなどの不揮発性半導体
メモリにおいては、メモリセルトランジスタのゲ−ト酸
化膜中の電子トラップをなくすために、パッシベ−ショ
ン膜を形成する前のアニ−ルの温度、時間について、さ
らに詳細に検討する必要がある。
【００１１】
【発明が解決しようとする課題】このように、従来、パ
ッシベ−ション膜は、半導体装置（ＬＳＩ）の外部から
水分や不純物が進入することを防ぐために設けられるた
め、吸湿性や透水性が低い材料から構成される。しか
し、パッシベ−ション膜の透水性が低いために、パッシ
ベ−ション膜の形成時やその後に、層間絶縁膜中の水分
が主としてメモリセルトランジスタのゲ−ト酸化膜中へ
拡散し、電子トラップの原因を生じさせる欠点があっ
た。
【００１２】本発明は、上記欠点を解決すべくなされた
もので、その目的は、パッシベ−ション膜を、吸湿性や
透水性が低い材料、即ち耐湿性が高い材料から構成して
も、層間絶縁膜中の水分がメモリセルトランジスタのゲ
−ト酸化膜中へ拡散することがないような製造方法を提
供し、メモリセルトランジスタの信頼性の向上を図るこ
とである。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置の製造方法は、トランジスタが
形成された半導体基板の上部を覆うパッシベ−ション膜
を形成した後に、アニ−ルを行うというものである。
【００１４】この場合、前記アニ−ルを行った後に前記
トランジスタのゲ−ト絶縁膜中の電子トラップ量をモニ
タし、前記電子トラップ量が所定値を越えている場合に
再びアニ−ルを行うようにしてもよい。
【００１５】前記アニ−ルは、３５０℃を越える温度、
６０分を越える時間の２つの条件のうちの少なくとも１
つを満たしている中で行われる。また、前記アニ−ル
は、前記パッシベ−ション膜の下部に形成される金属配
線の融点未満の温度の中で行われる。
【００１６】前記アニ−ルは、ｔをアニ−ル時間
（分）、Ｌを前記パッシベ−ション膜の厚さ（ｎｍ）、
Ｔをアニ−ル温度（絶対温度）とした場合に、ｔ ≧
７．８６×１０-11 ×Ｌ2 ×ｅｘｐ（９１１５／Ｔ）の
関係式を満たす条件下で行われるものである。
【００１７】前記アニ−ルは、前記パッシベ−ション膜
を形成した直後に行ってもよいし、また、前記パッシベ
−ション膜を形成した後、前記パッシベ−ション膜にボ
ンディングパッドを露出させる開口を形成した後に行っ
てもよい。
【００１８】前記アニ−ルは、大気圧よりも低い圧力の
下で行ってもよい。
【００１９】前記トランジスタは、例えば、半導体メモ
リのメモリセルを構成するトランジスタである。
【００２０】前記パッシベ−ション膜は、シリコン酸化
物、シリコン窒化物、及びシリコン酸窒化物から選択さ
れる１つの絶縁膜であり、ＣＶＤ法により形成される。
また、前記パッシベ−ション膜は、その屈折率が１．６
５以上となるように形成される。
【００２１】前記パッシベ−ション膜の下部には、シリ
コンガラス系の層間絶縁膜が形成され、前記アニ−ルに
より、前記層間絶縁膜中の水分を前記パッシベ−ション
膜の外部に放出させる。
【００２２】上記目的を達成するため、本発明の半導体
装置の製造方法は、トランジスタが形成された半導体基
板の上部を覆うパッシベ−ション膜を形成する直前に、
アニ−ルを行う工程を備え、前記アニ−ルは、ｔをアニ
−ル時間（分）、Ｔをアニ−ル温度（絶対温度）とした
場合に、ｔ ≧ ７．８６×１０-5×ｅｘｐ（９１１５
／Ｔ）の関係式を満たす条件下で行われるものである。
【００２３】前記アニ−ルと前記パッシベ−ション膜の
形成は、水分や不純物の再進入を防止すべく、同一装置
内で連続して行われる。
【００２４】前記アニ−ルを行った後に前記トランジス
タのゲ−ト絶縁膜中の電子トラップ量をモニタし、前記
電子トラップ量が所定値を越えている場合に再びアニ−
ルを行ってもよい。
【００２５】前記アニ−ルは、３５０℃を越える温度、
６０分を越える時間の２つの条件のうちの少なくとも１
つを満たしている中で行われる。また、前記アニ−ル
は、前記パッシベ−ション膜の下部に形成される金属配
線の融点未満の温度の中で行われる。
【００２６】前記アニ−ルは、大気圧よりも低い圧力の
下で行ってもよい。前記トランジスタは、例えば、半導
体メモリのメモリセルを構成するトランジスタである。
【００２７】前記パッシベ−ション膜は、シリコン酸化
物、シリコン窒化物、及びシリコン酸窒化物から選択さ
れる１つの絶縁膜であり、ＣＶＤ法により形成される。
前記パッシベ−ション膜は、その屈折率が１．６５以上
となるように形成される。
【００２８】前記パッシベ−ション膜の下部には、シリ
コンガラス系の層間絶縁膜が形成され、前記アニ−ルに
より、前記層間絶縁膜中の水分を前記パッシベ−ション
膜の外部に放出させる。
【００２９】上記目的を達成するため、本発明の半導体
装置の製造方法は、トランジスタが形成された半導体基
板の上部を覆う第１のパッシベ−ション膜を形成する工
程と、前記第１のパッシベ−ション膜上に前記第１のパ
ッシベ−ション膜の耐湿性よりも高い耐湿性を有する第
２のパッシベ−ション膜を形成する工程との間に、アニ
−ルを行う工程を備えるものである。
【００３０】前記アニ−ルを行う工程の直後に前記トラ
ンジスタのゲ−ト絶縁膜中の電子トラップ量をモニタす
る工程を備え、前記電子トラップ量が所定値を越えてい
る場合に再びアニ−ルを行ってもよい。
【００３１】前記アニ−ルは、３５０℃を越える温度、
６０分を越える時間の２つの条件のうちの少なくとも１
つを満たしている中で行われる。また、前記アニ−ル
は、前記第１のパッシベ−ション膜の下部に形成される
金属配線の融点未満の温度の中で行われる。
【００３２】前記アニ−ルは、ｔをアニ−ル時間
（分）、Ｌを前記第１のパッシベ−ション膜の厚さ（ｎ
ｍ）、Ｔをアニ−ル温度（絶対温度）とした場合に、ｔ
≧ ７．８６×１０-11 ×Ｌ2 ×ｅｘｐ（９１１５／
Ｔ）の関係式を満たす条件下で行われるものである。
【００３３】前記アニ−ルは、大気圧よりも低い圧力の
下で行われる。前記トランジスタは、例えば、半導体メ
モリのメモリセルを構成するトランジスタである。
【００３４】前記第１及び第２のパッシベ−ション膜
は、それぞれシリコン酸化物、シリコン窒化物、及びシ
リコン酸窒化物から選択される１つの絶縁膜であり、そ
れぞれＣＶＤ法により形成される。
【００３５】前記第２のパッシベ−ション膜は、その屈
折率が１．６５以上となるように形成される。
【００３６】前記第１のパッシベ−ション膜の下部に
は、シリコンガラス系の層間絶縁膜が形成され、前記ア
ニ−ルにより、前記層間絶縁膜中の水分を前記第１のパ
ッシベ−ション膜の外部に放出させる。
【００３７】
【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体装置の製造方法について詳細に説明する。
【００３８】図１は、本発明の製造方法が適用されるＥ
ＥＰＲＯＭを示すものである。図２は、図１のＩＩ−Ｉ
Ｉ線に沿う断面図、図３は、図１のＩＩＩ−ＩＩＩ線に
沿う断面図である。
【００３９】半導体基板５０上には、フィ−ルド酸化膜
５１が形成されている。フィ−ルド酸化膜５１に取り囲
まれた素子領域には、メモリセルが形成されている。メ
モリセルは、浮遊ゲ−ト電極５２、制御ゲ−ト電極５
３、ドレイン領域５５及びソ−ス領域５６から構成され
ている。
【００４０】メモリセルを覆うように、ＢＰＳＧ膜（層
間絶縁膜）５７が形成されている。ＢＰＳＧ膜５７は、
例えば、Ｓｉ−Ｈ結合を有するガス（ＳｉＨ4 、ＳｉＨ
2 Ｃｌ2 など）を含む原料ガスを用いたＣＶＤ法により
形成される。この場合、ＢＰＳＧ膜５７中のＳｉ−Ｈ結
合量は、トランジスタのゲ−ト酸化膜中の電子トラップ
量を低減する観点から、０．６×１０21ｃｍ-3以下に設
定するのがよい。
【００４１】なお、本発明における層間絶縁膜として
は、ＢＰＳＧ膜５７に限られず、ＰＳＧ膜、アンド−プ
ＳｉＯ2 膜、ＳｉＨ4 又はＴＥＯＳを原料ガスとしたプ
ラズマＣＶＤ−ＳｉＯ2 膜、ＳＯＧ（ Spin On Glass）
膜なども用いることができる。
【００４２】ビット線５８は、メモリセルのドレイン領
域５５に接続されている。ビット線５８を覆うように、
ＳｉＯＮ膜（パッシベ−ション膜）５９が形成されてい
る。ＳｉＯＮ膜５９は、例えば、Ｓｉ−Ｈ結合を有する
ガスを含む原料ガスを用いたＣＶＤ法により形成され
る。この場合、ＳｉＯＮ膜５９中のＳｉ−Ｈ結合量は、
トランジスタのゲ−ト酸化膜中の電子トラップ量を低減
する観点から、０．６×１０21ｃｍ-3以下に設定するの
がよい。
【００４３】このような構成（特に、Ｓｉ−Ｈ結合量）
を有するＥＥＰＲＯＭは、例えば、特願平８−１００９
７７号の明細書に開示されている。
【００４４】また、ＳｉＯＮ膜５９の耐湿性は、例え
ば、ＳｉＯＮ膜５９の屈折率を１．６５以上に設定し、
ＳｉＯＮ膜５９に含まれる窒素濃度を３×１０21ｃｍ-3
以上に設定することにより、十分に確保できる。
【００４５】次に、図１乃至図３のＥＥＰＲＯＭを例に
して、本発明の半導体装置の製造方法の第１の実施の形
態について説明する。
【００４６】まず、図４及び図８に示すように、Ｐ型単
結晶シリコン基板５０の表面を選択酸化し、例えば膜厚
が約５００ｎｍのシリコン酸化膜からなるフィ−ルド酸
化膜５１を形成する。この後、熱酸化を行い、フィ−ル
ド酸化膜５１に取り囲まれた素子領域上に例えば膜厚が
約１０ｎｍのシリコン酸化膜からなるゲ−ト酸化膜５４
を形成する。
【００４７】また、ＣＶＤ法により、シリコン基板５０
上の全面に例えば膜厚が約２００ｎｍの第１ポリシリコ
ン膜を形成する。ＰＯＣｌ3 雰囲気中においてシリコン
基板５０を加熱し、第１ポリシリコン膜中に不純物（リ
ン）を導入する。
【００４８】また、写真蝕刻工程によりレジストパタ−
ンを作り、このレジストパタ−ンをマスクにしてＲＩＥ
法により第１ポリシリコン膜を部分的にエッチングし、
開口部を形成する。この開口部は、後に行われる浮遊ゲ
−ト電極のパタ−ニング時に、隣接するメモリセルの浮
遊ゲ−ト電極同士を分離するために設けられる。
【００４９】続いて、熱酸化を行い、第１ポリシリコン
膜の表面に例えば膜厚が約３０ｎｍのシリコン酸化膜６
０を形成する。続いて、ＣＶＤ法により、シリコン基板
５０上の全面に第２ポリシリコン膜を形成する。ＰＯＣ
ｌ3 雰囲気中においてシリコン基板５０を加熱し、第２
ポリシリコン膜中に不純物（リン）を導入する。
【００５０】第２ポリシリコン膜上にシリサイド膜を形
成する。なお、第２ポリシリコン膜とシリサイド膜の合
計の膜厚は、例えば約５００ｎｍとする。
【００５１】この後、写真蝕刻工程によりレジストパタ
−ンを作り、このレジストパタ−ンをマスクにしてＲＩ
Ｅ法によりシリサイド膜、第２ポリシリコン膜及び第１
ポリシリコン膜をエッチングする。その結果、浮遊ゲ−
ト電極５２及び制御ゲ−ト電極５３が形成される。
【００５２】また、浮遊ゲ−ト電極５２及び制御ゲ−ト
電極５３をマスクにして、シリコン基板５０中にリンな
どのＮ型不純物をイオン注入する。熱酸化を行い、浮遊
ゲ−ト電極５２及び制御ゲ−ト電極５３の表面にシリコ
ン酸化膜６１を形成すると共に、シリコン基板５０中の
Ｎ型不純物を活性化し、ドレイン領域５５及びソ−ス領
域５６を形成する。
【００５３】次に、図５及び図９に示すように、浮遊ゲ
−ト電極５２、制御ゲ−ト電極５３、ドレイン領域５５
及びソ−ス領域５６からなるメモリセルを覆うように、
ＢＰＳＧ膜（層間絶縁膜）５７を形成する。また、熱処
理を施すことにより、ＢＰＳＧ膜５７の表面を平坦化す
る。
【００５４】次に、図６及び図１０に示すように、写真
蝕刻工程によりレジストパタ−ンを作り、このレジスト
パタ−ンをマスクにしてＲＩＥ法によりＢＰＳＧ膜５７
をエッチングし、ドレイン領域５５に達するコンタクト
ホ−ルを形成する。
【００５５】この後、スパッタ法により、ＢＰＳＧ膜５
７上に金属膜、例えば膜厚が約８００ｎｍのアルミニウ
ム合金膜を形成する。写真蝕刻工程によりレジストパタ
−ンを形成し、このレジストパタ−ンをマスクにしてＲ
ＩＥ法により金属膜をエッチングし、配線を形成する。
この配線の一部がビット線５８となる。
【００５６】次に、図７及び図１１に示すように、例え
ば、基板温度を約４００℃、周波数を約１３．５６ＭＨ
ｚに設定し、ＳｉＨ4 、Ｎ2 Ｏ、ＮＨ3 、Ｎ2 のガスを
用いて、プラズマ雰囲気中において、ＳｉＯＮ膜（パッ
シベ−ション膜）５９を形成する。この時、ＳｉＯＮ膜
５９の屈折率が１．６５以上となるように設定すれば、
ＳｉＯＮ膜５９の耐湿性は、十分に確保される。
【００５７】この後、窒素ガス、又は水素と窒素の混合
ガスの雰囲気中において、約４００℃、約１時間のアニ
−ルを行う。このアニ−ル工程を行うと、ＢＰＳＧ膜
（層間絶縁膜）５７中の水分がＳｉＯＮ膜（パッシベ−
ション膜）５９を透過して半導体装置（ＬＳＩ）の外部
へ拡散されるため、ＢＰＳＧ膜５７中の水分量が減少す
る。
【００５８】アニ−ルにおける温度は、水分の十分な外
方向拡散を達成するため、約３５０℃を越え、かつ、金
属配線を保護するため、ビット線５８を含む金属配線を
構成する材料（例えば、アルミニウムやアルミニウム合
金など）の融点未満に設定される。
【００５９】また、アニ−ルにおける時間は、ＳｉＯＮ
膜（パッシベ−ション膜）５９の透水性に依存する。即
ち、ＳｉＯＮ膜５９の透水性が低ければ低い程、長い時
間のアニ−ルが必要となる。
【００６０】なお、ボンディングパッドを露出させるた
めの開口をＳｉＯＮ膜（パッシベ−ション膜）５９に形
成した後に、ＢＰＳＧ膜（層間絶縁膜）５７中の水分を
除去するためのアニ−ルを行う場合には、当該アニ−ル
による水分除去の効果を確認しながらアニ−ルを行うこ
とができる。
【００６１】この確認は、例えば、メモリセルに似せて
作成したキャパシタに定電流ストレスを加え、当該キャ
パシタの一方の電極となるポリシリコン膜の電圧（ゲ−
ト電圧）の変化をモニタすることにより行える。
【００６２】後に詳しく述べるが、キャパシタに電流を
流すと、キャパシタの酸化膜中を電子が通過し、また、
その電子のうちの一部が当該キャパシタの酸化膜中の電
子トラップに捕獲される。
【００６３】また、酸化膜中に捕獲された電子は、当該
酸化膜に印加されている実効電界を下げる効果がある。
よって、電子が酸化膜に捕獲される前にキャパシタに流
れる電流と同じ電流を、電子が酸化膜に捕獲された後に
当該キャパシタに流そうとすると、電子が酸化膜に捕獲
された後のゲ−ト電圧は、電子が酸化膜に捕獲される前
のゲ−ト電圧よりも高くなる。
【００６４】キャパシタの酸化膜中の電子トラップ量が
多い場合には、一定時間にキャパシタの酸化膜中に捕獲
される電子の量が多いことを意味しているため、定電流
ストレスを印加した後のゲ−ト電圧の変化量も大きくな
る。逆に、キャパシタの酸化膜中の電子トラップ量が少
ない場合には、定電流ストレスを印加した後のゲ−ト電
圧の変化量は小さくなる。
【００６５】そこで、一定時間のアニ−ル後に半導体装
置をアニ−ル炉から取り出し、ゲ−ト電圧の変化量を検
出する。そして、このアニ−ルによって、ゲ−ト電圧の
変化量が所定量以下になった場合にアニ−ルを終了し、
ゲ−ト電圧の変化量が所定量よりも大きい場合には、ア
ニ−ルをさらに継続して行う。
【００６６】この手順を繰り返し行うことで、水分除去
に関して過不足のないアニ−ルを実施することが可能と
なる。
【００６７】以上の工程により、図１乃至図３に示すＥ
ＥＰＲＯＭが完成する。
【００６８】このような本発明の製造方法により製造さ
れた半導体装置においては、最後のアニ−ル工程が存在
しない従来の製造方法によって製造された半導体装置に
比べて、層間絶縁膜であるＢＰＳＧ膜５７中の水分量を
十分に減らすことができるため、メモリセルトランジス
タのゲ−ト酸化膜の電子トラップ量も少なくなる。
【００６９】従って、本発明の製造方法により製造され
た半導体装置は、従来の製造方法により製造された半導
体装置に比べて、メモリセルトランジスタのホットキャ
リア耐性が高く、かつ、メモリセルトランジスタの書き
込み特性、消去特性の劣化も少ない。
【００７０】なお、上記製造方法では、ＳｉＯＮ膜（パ
ッシベ−ション膜）５９の形成後に、ＢＰＳＧ膜（層間
絶縁膜）５７中の水分を減少させるためのアニ−ル工程
を実施しているが、このアニ−ル工程は、ＳｉＯＮ膜５
９の形成前に実行しても構わない。
【００７１】ＳｉＯＮ膜５９の形成前にアニ−ルを行う
場合の利点は、ＢＰＳＧ膜５７上にパッシベ−ション膜
が存在しないため、ＢＰＳＧ膜５７中の水分を半導体装
置の外部へ発散し易くなり、アニ−ル時間を短くできる
ことにある。
【００７２】一方、ＳｉＯＮ膜５９の形成前にアニ−ル
を行う場合の欠点は、ＢＰＳＧ膜５７上にパッシベ−シ
ョン膜が存在しないため、アニ−ルが終了した後に、再
びＢＰＳＧ膜５７が大気中の水分を吸収する可能性が大
きくなることである。
【００７３】この欠点を改善するためには、アニ−ルが
終了してからＳｉＯＮ膜５９の形成までの時間を極力短
くしたり、また、アニ−ルからＳｉＯＮ膜５９の形成ま
でを、同一装置内で連続的に行うという工夫が必要とな
る。
【００７４】ＢＰＳＧ膜５７中の水分を減少させるため
のアニ−ルは、大気圧の下で行うことができる他、大気
圧未満の気圧の下で行うこともできる。大気圧未満の気
圧の下でアニ−ルを行えば、アニ−ル時間を短くできる
と共に、アニ−ル温度も下げることが可能となる。
【００７５】以上、本発明の半導体装置の製造方法によ
れば、パッシベ−ション膜の形成直前又は形成直後にア
ニ−ルを行うことにより、メモリセルトランジスタのゲ
−ト酸化膜中の電子トラップの原因となる層間絶縁膜中
の水分を減少させることが可能となる。
【００７６】パッシベ−ション膜の形成直後にアニ−ル
を行う場合には、既に、半導体装置（ＬＳＩ）の表面
は、パッシベ−ション膜により保護されているため、こ
のアニ−ル工程をクリ−ンル−ムの内部で行う必要がな
い。つまり、この場合、クリ−ンル−ムの外部におい
て、多数のウェハを同時に処理することが可能となるた
め、本発明において新規に設けたアニ−ル工程によるコ
ストを最小限に抑えることができる。
【００７７】層間絶縁膜（ＢＰＳＧ膜など）中の水分の
量（吸湿量）は、層間絶縁膜の形成のための工期や、層
間絶縁膜を形成してからパッシベ−ション膜を形成する
までの放置時間によって変化する。よって、層間絶縁膜
中の水分を適切に除去するためのアニ−ルの温度や時間
を一義的に決めることは難しい。
【００７８】しかし、図４乃至図１１の実施の形態にお
いて説明した製造方法によれば、パッシベ−ション膜の
形成直後にアニ−ルを行った後に、予めウェハに形成さ
れた試験用のパタ−ンを利用して、メモリセルトランジ
スタのゲ−ト酸化膜中の電子トラップ量をモニタし、電
子トラップ量が必要以上に多い場合には、再び、アニ−
ルを行うことが可能である。
【００７９】このように、メモリセルトランジスタのゲ
−ト酸化膜中の電子トラップ量をモニタし、必要に応じ
てアニ−ルの回数を増やせば、信頼性試験における歩留
りの向上を達成できると共に、出荷後における製品の信
頼性の向上にも貢献することができる。
【００８０】なお、電子トラップ量のモニタは、メモリ
セルトランジスタのゲ−ト酸化膜について直接行うので
はなく、当該メモリセルトランジスタのゲ−ト酸化膜に
似せて作成した半導体基板上の酸化膜とポリシリコン膜
から構成されるキャパシタについて行うことができる。
【００８１】次に、電子トラップ量のモニタ法について
述べる。
【００８２】図１２は、電子トラップ量のモニタ法に用
いるキャパシタに定電流ストレスを加えた場合における
ゲ−ト電圧の変化を時間の関数として示している。
【００８３】即ち、酸化膜中の電子トラップ量は、キャ
パシタに定電流ストレスを印加した場合におけるゲ−ト
電圧（ポリシリコン膜の電圧）の変化量を検出すること
により知ることができる。同図において、ΔＶｇは、電
子トラップ量のモニタ法に用いるキャパシタに定電流ス
トレスを約１０秒間加えた場合におけるゲ−ト電圧の変
化量を示している。
【００８４】なお、酸化膜中の電子トラップ量が多けれ
ば多い程、ゲ−ト電圧の変化量ΔＶｇは、大きくなる。
【００８５】つまり、キャパシタに電流を流すと、キャ
パシタの酸化膜中を電子が通過するが、このとき、キャ
パシタの酸化膜中を通過する電子の一部が当該酸化膜中
の電子トラップに捕獲される。また、酸化膜中に捕獲さ
れた電子は、当該酸化膜に印加されている実効電界を下
げる効果を有する。
【００８６】このため、電子が酸化膜に捕獲された後に
おいて、当該電子が酸化膜に捕獲される前と同じ電流を
キャパシタに流そうとすると、ゲ−ト電圧は、当該電子
が酸化膜に捕獲される前のゲ−ト電圧よりも高くしなけ
ればならない。
【００８７】例えば、キャパシタの酸化膜の電子トラッ
プ量が多い場合には、一定時間内に、当該酸化膜内に捕
獲される電子も多くなるため、一定時間の定電流ストレ
スを印加する前後におけるゲ−ト電圧の変化量ΔＶｇ
は、大きくなる。逆に、キャパシタの酸化膜の電子トラ
ップ量が少ない場合には、一定時間内に、当該酸化膜内
に捕獲される電子も少なくなるため、一定時間の定電流
ストレスを印加する前後におけるゲ−ト電圧の変化量Δ
Ｖｇは、小さくなる。
【００８８】このように、キャパシタに定電流ストレス
を一定時間だけ印加した場合におけるゲ−ト電圧の変化
量ΔＶｇを検出することにより、キャパシタの酸化膜中
の電子トラップ量を知ることができる。
【００８９】よって、この結果に基づき、パッシベ−シ
ョン膜を形成した後におけるアニ−ルが適当な回数だけ
行われる。
【００９０】図１３は、本発明に関わるアニ−ルをサン
プルに所定時間だけ加えた場合におけるアニ−ル時間と
ゲ−ト電圧の変化量ΔＶｇとの関係を示したものであ
る。
【００９１】同図の関係を得るに当って、パッシベ−シ
ョン膜には、膜厚が約１０００ｎｍのＳｉＯＮ膜を使用
し、アニ−ル温度は、約４００℃に設定した。また、同
図においては、パッシベ−ション膜の屈折率をパラメ−
タにして複数の実験結果を示している。
【００９２】この関係によれば、基本的に、アニ−ル時
間を長くすることによって、ゲ−ト電圧の変化量ΔＶｇ
を小さくする、即ち、ゲ−ト電極（ポリシリコン膜）と
半導体基板の間に配置される酸化膜中の電子トラップ量
を減らすことができることがわかる。
【００９３】また、パッシベ−ション膜の屈折率が約
１．６９の場合には、約２００分のアニ−ルを行うこと
により、パッシベ−ション膜が存在しない場合と同じ程
度まで電子トラップ量を減少させることができる。
【００９４】また、この事実から予測して、パッシベ−
ション膜の屈折率が約１．６５の場合には、約６０分の
アニ−ルを行うことにより、パッシベ−ション膜が存在
しない場合と同じ程度まで電子トラップ量を減らせると
考えられる。
【００９５】層間絶縁膜（例えば、ＢＰＳＧ膜）中の水
分の外方向拡散は、層間絶縁膜中やパッシベ−ション膜
中を水分子が拡散する過程により律速されていると考え
られる。このとき、拡散の速度を表す拡散係数Ｄは、 Ｄ ＝ Ｄ0 ・ｅｘｐ（−Ｅa ／ｋＴ） …（１） で表される。
【００９６】但し、Ｄ0 は、層間絶縁膜及びパッシベ−
ション膜の材質に依存する定数、Ｅa は、活性化エネル
ギ−、ｋは、ボルツマン定数、Ｔは、アニ−ル温度（絶
対温度）とする。なお、水分子の拡散の場合、Ｅa は、
０．７９ｅＶ程度であることが分かっている。
【００９７】また、上記（１）式に示す「Ｄ」を用い
て、拡散の典型的な長さｄを表すと、下式のようにな
る。
【００９８】 ｄ ＝ ２・（Ｄ×ｔ）1/2 …（２） 但し、ｔは、アニ−ル時間である。
【００９９】また、水分子がパッシベ−ション膜中を通
過して半導体装置（ＬＳＩ）の外部へ拡散していく場
合、パッシベ−ション膜の膜厚Ｌと拡散の典型的な長さ
ｄとの間には、単純な比例関係が成り立っていると考え
られる。
【０１００】即ち、
【数１】
【０１０１】である。
【０１０２】従って、以下の式が成り立つことになる。
【０１０３】 ｔ ＝ Ａ×Ｌ2 ／｛Ｄ0 ・ｅｘｐ（−Ｅa ／ｋＴ）｝ …（４） 但し、Ａは、適当な定数である。
【０１０４】ここで、図１３の関係によれば、Ｌ＝１０
００ｎｍ、Ｔ＝６７３Ｋのとき、電子トラップ量が、パ
ッシベ−ション膜が存在しない場合と同程度になるため
のアニ−ル時間は、ｔ＝６０ｍｉｎ（分）となる。よっ
て、この結果を上記（４）式に代入し、かつ、逆算する
ことによって、Ａ×Ｄ0 を求めることができる。
【０１０５】つまり、アニ−ル時間ｔとアニ−ル温度Ｔ
の最適値として、 ｔ ＝ ７．８６×１０-11 ×Ｌ2 ×ｅｘｐ（９１１５
／Ｔ） が得られる。
【０１０６】なお、アニ−ルは、長時間行っても、特に
大きな特性上の問題を生じさせないため、アニ−ル温度
がＴのときの実際のアニ−ル時間ｔは、 ｔ ≧ ７．８６×１０-11 ×Ｌ2 ×ｅｘｐ（９１１５／Ｔ）…（５） で表すことができる。
【０１０７】ところで、上述した実施の形態において
は、パッシベ−ション膜の形成直前に層間絶縁膜中の水
分を半導体装置（ＬＳＩ）の外部へ放出させるためのア
ニ−ルを行ってもよいことを述べた。
【０１０８】この場合、単に、拡散長が同じになるよう
に、アニ−ル温度とアニ−ル時間をコントロ−ルすれば
よいと考え、パッシベ−ション膜が存在する場合と同様
の計算を行う。
【０１０９】その結果、アニ−ル時間ｔとアニ−ル温度
Ｔの関係式として、 ｔ ≧ ７．８６×１０-5×ｅｘｐ（９１１５／Ｔ） …（６） が得られる。
【０１１０】次に、ＥＥＰＲＯＭを例にして、本発明の
半導体装置の製造方法の第２の実施の形態について説明
する。
【０１１１】まず、図１４に示すように、最初の工程か
らビット線５８を含む配線を形成する工程までを、上述
の第１の実施の形態に示した製造方法と同様の製造方法
により実施する。
【０１１２】次に、例えば、基板温度を約４００℃、周
波数を約１３．５６ＭＨｚに設定し、ＳｉＨ4 、Ｎ
2 Ｏ、ＮＨ3 、Ｎ2 のガスを用いて、プラズマ雰囲気中
において、パッシベ−ション膜（ＳｉＯＮ膜、ＳｉＯ2
膜など）７０を形成する。この時、パッシベ−ション膜
７０の耐湿性は、十分なものでなくてもよい。即ち、パ
ッシベ−ション膜７０の屈折率についての制限はない。
【０１１３】但し、パッシベ−ション膜７０の耐湿性
は、少なくとも層間絶縁膜５７の耐湿性よりも高く設定
されているのがよい。
【０１１４】この後、窒素ガス、又は水素と窒素の混合
ガスの雰囲気中において、約４００℃、約６０分のアニ
−ルを行う。このアニ−ル工程を行うと、ＢＰＳＧ膜
（層間絶縁膜）５７中の水分がパッシベ−ション膜７０
を透過して半導体装置（ＬＳＩ）の外部へ拡散されるた
め、ＢＰＳＧ膜５７中の水分量が減少する。
【０１１５】なお、アニ−ルにおける温度は、水分の十
分な外方向拡散を達成するため、約３５０℃を越え、か
つ、金属配線を保護するため、ビット線５８を含む金属
配線を構成する材料（例えば、アルミニウムやアルミニ
ウム合金など）の融点未満に設定される。
【０１１６】また、アニ−ルにおける時間は、パッシベ
−ション膜７０の透水性に依存する。このアニ−ル時間
は、上述の第１の実施の形態において説明した計算式
（５）又は（６）により計算される。
【０１１７】また、本発明に関わるアニ−ルは、例え
ば、浮遊ゲ−ト電極からなる電荷蓄積層の直下にトンネ
ル絶縁膜としてのゲ−ト酸化膜を備えたメモリセルトラ
ンジスタを有するＥＥＰＲＯＭなどの不揮発性半導体メ
モリについて、トンネル絶縁膜における電子トラップ量
を制御してメモリセルトランジスタの信頼性を高めるこ
とを目的に行われるものである。
【０１１８】従って、本発明に関わるアニ−ルは、ＤＲ
ＡＭのポ−ズ不良を下げる目的で行われるアニ−ル（例
えば、特開昭６１−２１９１４１号公報）や、トランジ
スタの移動度を上げる目的で行われるアニ−ル（シンタ
−）などに比べると、アニ−ル温度が同じと仮定する
と、アニ−ル時間が長く、従来、一般的に行われている
アニ−ルとは異なっている。
【０１１９】例えば、特開昭６１−２１９１４１号公報
に開示されるアニ−ルの場合、温度約３５０℃のアニ−
ルでは、アニ−ル時間が約６０分となるのに対し、本発
明に関わるアニ−ルの場合、温度約３５０℃のアニ−ル
では、アニ−ル時間は、約１１７分となる。
【０１２０】なお、アニ−ルは、大気圧で行われるが、
大気圧未満の圧力下で行えば、水分放出の効果は、さら
に大きくなり、アニ−ル時間を短縮することが可能とな
る。例えば、圧力 ５Ｔｏｒｒの減圧下では、温度約４
００℃のアニ−ルで、アニ−ル時間を５分程度にまで短
縮することができる。
【０１２１】次に、図１５に示すように、例えば、基板
温度を約４００℃、周波数を約１３．５６ＭＨｚに設定
し、ＳｉＨ4 、Ｎ2 Ｏ、ＮＨ3 、Ｎ2 のガスを用いて、
プラズマ雰囲気中において、パッシベ−ション膜（Ｓｉ
ＯＮ膜、Ｓｉ3 Ｎ4 膜など）７１を形成する。この時、
パッシベ−ション膜７１には、半導体装置（ＬＳＩ）の
外部から水分や不純物の進入を防止するために、高い耐
湿性を有するものが要求される。
【０１２２】即ち、パッシベ−ション膜７１の耐湿性
は、少なくともパッシベ−ション膜７０の耐湿性よりも
高くなっている。
【０１２３】本実施の形態では、このパッシベ−ション
膜７１を形成することにより、パッシベ−ション膜７０
の耐湿性を良好にする必要がなく、よって、上述するよ
うに約６０分という最低のアニ−ル時間で層間絶縁膜５
７中の水分量を十分に減少させることができる。
【０１２４】また、パッシベ−ション膜７１の耐湿性は
良好であるため、半導体装置（ＬＳＩ）の外部から内部
への水分や不純物の進入を有効に阻止できる。
【０１２５】以上の工程により、ＥＥＰＲＯＭが完成す
る。
【０１２６】通常、耐湿性の高い絶縁膜をパッシベ−シ
ョン膜として用いると、層間絶縁膜中の水分がゲ−ト酸
化膜へと移動し、ゲ−ト酸化膜中の電子トラップ量を増
加させる。しかし、本実施の形態においては、耐湿性の
高いパッシベ−ション膜を堆積させる前に、層間絶縁膜
中の水分を半導体装置（ＬＳＩ）の外部へ放出している
ため、ゲ−ト酸化膜中の電子トラップ量は、抑制され
る。
【０１２７】従って、本発明の製造方法により製造され
た半導体装置は、最後のアニ−ル工程が存在しない従来
の製造方法によって製造された半導体装置に比べて、メ
モリセルトランジスタのホットキャリア耐性が高く、か
つ、メモリセルトランジスタの書き込み特性、消去特性
の劣化も少ない。
【０１２８】なお、上述の第１の実施の形態において、
パッシベ−ション膜の形成後にアニ−ルを行う場合に
は、長いアニ−ル時間を考慮すると、現実的には、非常
に高い耐湿性を有するパッシベ−ション膜を用いること
が難しいが、上述の第２の実施の形態では、比較的短い
アニ−ル時間を達成できると共に、最上層に非常に高い
耐湿性を有するパッシベ−ション膜を形成することがで
きる。
【０１２９】
【発明の効果】以上、説明したように、本発明の半導体
装置の製造方法によれば、次のような効果を奏する。
【０１３０】ＥＥＰＲＰＯＭなどの半導体メモリを含む
半導体装置において、層間絶縁膜中の水分は、トランジ
スタのゲ−ト酸化膜中の電子トラップ量を増加させる原
因となるが、耐湿性が高い（透水性、吸水性が低い）パ
ッシベ−ション膜を形成する直前又は直後に、通常のア
ニ−ルとは異なる比較的長時間のアニ−ルを施すことに
より、層間絶縁膜中の水分を減らすことができる。
【０１３１】これにより、トランジスタのゲ−ト酸化膜
中の電子トラップの増加を抑制し、トランジスタの信頼
性の向上を達成することが可能となる。
【０１３２】また、複数の絶縁膜を積層させてパッシベ
−ション膜を形成する場合には、最初に、耐湿性があま
り良好とは言えない絶縁膜を形成し、その直後に本発明
に関わるアニ−ルを施し、その後、直ちに耐湿性が良好
な絶縁膜を形成すれば、アニ−ル時間を短縮できると共
に、層間絶縁膜中の水分も十分に減らす効果を得ること
ができる。
【図面の簡単な説明】
【図１】本発明の製造方法により製造される半導体装置
を示す図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】本発明の製造方法の一工程を示す断面図。
【図５】本発明の製造方法の一工程を示す断面図。
【図６】本発明の製造方法の一工程を示す断面図。
【図７】本発明の製造方法の一工程を示す断面図。
【図８】本発明の製造方法の一工程を示す断面図。
【図９】本発明の製造方法の一工程を示す断面図。
【図１０】本発明の製造方法の一工程を示す断面図。
【図１１】本発明の製造方法の一工程を示す断面図。
【図１２】キャパシタに与える定電流ストレスとゲ−ト
電圧の関係を示す図。
【図１３】アニ−ル時間とゲ−ト電圧の変化量の関係を
示す図。
【図１４】本発明の製造方法の一工程を示す断面図。
【図１５】本発明の製造方法の一工程を示す断面図。
【符号の説明】
５０ ：シリコン基板、 ５１ ：フィ−ルド酸化膜、 ５２ ：浮遊ゲ−ト、 ５３ ：制御ゲ−ト、 ５４ ：ゲ−ト酸化膜、 ５５ ：ドレイン領域、 ５６ ：ソ−ス領域、 ５７ ：ＢＰＳＧ膜（層間絶縁膜）、 ５８ ：ビット線、 ５９ ：ＳｉＯＮ膜（パッシベ−ション
膜）、 ６０，６１ ：シリコン酸化膜、 ７０ ：第１のパッシベ−ション膜（下
層）、 ７１ ：第２のパッシベ−ション膜（上
層）。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 佐々木 謙一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 伊高 利昭 神奈川県川崎市幸区堀川町72番地 株式会 社東芝川崎事業所内 (72)発明者 森 誠一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 トランジスタが形成された半導体基板の
    上部を覆うパッシベ−ション膜を形成する工程の後に、
    アニ−ルを行う工程を具備したことを特徴とする半導体
    装置の製造方法。
  2. 【請求項２】 前記アニ−ルを行う工程の後に前記トラ
    ンジスタのゲ−ト絶縁膜中の電子トラップ量をモニタす
    る工程を具備し、前記電子トラップ量が所定値を越えて
    いる場合に再びアニ−ルを行うことを特徴とする請求項
    １記載の半導体装置の製造方法。
  3. 【請求項３】 前記アニ−ルは、３５０℃を越える温
    度、６０分を越える時間の２つの条件のうちの少なくと
    も１つを満たしている中で行われることを特徴とする請
    求項１記載の半導体装置の製造方法。
  4. 【請求項４】 前記アニ−ルは、前記パッシベ−ション
    膜の下部に形成される金属配線の融点未満の温度の中で
    行われることを特徴とする請求項３記載の半導体装置の
    製造方法。
  5. 【請求項５】 前記アニ−ルは、ｔをアニ−ル時間
    （分）、Ｌを前記パッシベ−ション膜の厚さ（ｎｍ）、
    Ｔをアニ−ル温度（絶対温度）とした場合に、 ｔ ≧ ７．８６×１０-11 ×Ｌ2 ×ｅｘｐ（９１１５
    ／Ｔ） の関係式を満たす条件下で行われることを特徴とする請
    求項１記載の半導体装置の製造方法。
  6. 【請求項６】 前記アニ−ルは、前記パッシベ−ション
    膜を形成する工程の直後に行われることを特徴とする請
    求項１記載の半導体装置の製造方法。
  7. 【請求項７】 前記アニ−ルは、前記パッシベ−ション
    膜を形成する工程の後、前記パッシベ−ション膜にボン
    ディングパッドを露出させる開口を形成した後に行われ
    ることを特徴とする請求項１記載の半導体装置の製造方
    法。
  8. 【請求項８】 前記アニ−ルは、大気圧よりも低い圧力
    の下で行われることを特徴とする請求項１記載の半導体
    装置の製造方法。
  9. 【請求項９】 前記トランジスタは、半導体メモリのメ
    モリセルを構成するトランジスタであることを特徴とす
    る請求項１記載の半導体装置の製造方法。
  10. 【請求項１０】 前記パッシベ−ション膜は、シリコン
    酸化物、シリコン窒化物、及びシリコン酸窒化物から選
    択される１つの絶縁膜であり、ＣＶＤ法により形成され
    ることを特徴とする請求項１記載の半導体装置の製造方
    法。
  11. 【請求項１１】 前記パッシベ−ション膜は、その屈折
    率が１．６５以上となるように形成されることを特徴と
    する請求項１記載の半導体装置の製造方法。
  12. 【請求項１２】 前記パッシベ−ション膜の下部には、
    シリコンガラス系の層間絶縁膜が形成され、前記アニ−
    ルにより、前記層間絶縁膜中の水分を前記パッシベ−シ
    ョン膜の外部に放出させることを特徴とする請求項１記
    載の半導体装置の製造方法。
  13. 【請求項１３】 トランジスタが形成された半導体基板
    の上部を覆うパッシベ−ション膜を形成する工程の直前
    に、アニ−ルを行う工程を具備し、前記アニ−ルは、ｔ
    をアニ−ル時間（分）、Ｔをアニ−ル温度（絶対温度）
    とした場合に、 ｔ ≧ ７．８６×１０-5×ｅｘｐ（９１１５／Ｔ） の関係式を満たす条件下で行われることを特徴とする半
    導体装置の製造方法。
  14. 【請求項１４】 前記アニ−ルを行う工程と前記パッシ
    ベ−ション膜を形成する工程は、同一装置内で連続して
    行われることを特徴とする請求項１３記載の半導体装置
    の製造方法。
  15. 【請求項１５】 前記アニ−ルを行う工程の後に前記ト
    ランジスタのゲ−ト絶縁膜中の電子トラップ量をモニタ
    する工程を具備し、前記電子トラップ量が所定値を越え
    ている場合に再びアニ−ルを行うことを特徴とする請求
    項１３記載の半導体装置の製造方法。
  16. 【請求項１６】 前記アニ−ルは、３５０℃を越える温
    度、６０分を越える時間の２つの条件のうちの少なくと
    も１つを満たしている中で行われることを特徴とする請
    求項１３記載の半導体装置の製造方法。
  17. 【請求項１７】 前記アニ−ルは、前記パッシベ−ショ
    ン膜の下部に形成される金属配線の融点未満の温度の中
    で行われることを特徴とする請求項１６記載の半導体装
    置の製造方法。
  18. 【請求項１８】 前記アニ−ルは、大気圧よりも低い圧
    力の下で行われることを特徴とする請求項１３記載の半
    導体装置の製造方法。
  19. 【請求項１９】 前記トランジスタは、半導体メモリの
    メモリセルを構成するトランジスタであることを特徴と
    する請求項１３記載の半導体装置の製造方法。
  20. 【請求項２０】 前記パッシベ−ション膜は、シリコン
    酸化物、シリコン窒化物、及びシリコン酸窒化物から選
    択される１つの絶縁膜であり、ＣＶＤ法により形成され
    ることを特徴とする請求項１３記載の半導体装置の製造
    方法。
  21. 【請求項２１】 前記パッシベ−ション膜は、その屈折
    率が１．６５以上となるように形成されることを特徴と
    する請求項１３記載の半導体装置の製造方法。
  22. 【請求項２２】 前記パッシベ−ション膜の下部には、
    シリコンガラス系の層間絶縁膜が形成され、前記アニ−
    ルにより、前記層間絶縁膜中の水分を前記パッシベ−シ
    ョン膜の外部に放出させることを特徴とする請求項１３
    記載の半導体装置の製造方法。
  23. 【請求項２３】 トランジスタが形成された半導体基板
    の上部を覆う第１のパッシベ−ション膜を形成する工程
    と、前記第１のパッシベ−ション膜上に前記第１のパッ
    シベ−ション膜の耐湿性よりも高い耐湿性を有する第２
    のパッシベ−ション膜を形成する工程との間に、アニ−
    ルを行う工程を具備したことを特徴とする半導体装置の
    製造方法。
  24. 【請求項２４】 前記アニ−ルを行う工程の直後に前記
    トランジスタのゲ−ト絶縁膜中の電子トラップ量をモニ
    タする工程を具備し、前記電子トラップ量が所定値を越
    えている場合に再びアニ−ルを行うことを特徴とする請
    求項２３記載の半導体装置の製造方法。
  25. 【請求項２５】 前記アニ−ルは、３５０℃を越える温
    度、６０分を越える時間の２つの条件のうちの少なくと
    も１つを満たしている中で行われることを特徴とする請
    求項２３記載の半導体装置の製造方法。
  26. 【請求項２６】 前記アニ−ルは、前記第１のパッシベ
    −ション膜の下部に形成される金属配線の融点未満の温
    度の中で行われることを特徴とする請求項２５記載の半
    導体装置の製造方法。
  27. 【請求項２７】 前記アニ−ルは、ｔをアニ−ル時間
    （分）、Ｌを前記第１のパッシベ−ション膜の厚さ（ｎ
    ｍ）、Ｔをアニ−ル温度（絶対温度）とした場合に、 ｔ ≧ ７．８６×１０-11 ×Ｌ2 ×ｅｘｐ（９１１５
    ／Ｔ） の関係式を満たす条件下で行われることを特徴とする請
    求項２３記載の半導体装置の製造方法。
  28. 【請求項２８】 前記アニ−ルは、大気圧よりも低い圧
    力の下で行われることを特徴とする請求項２３記載の半
    導体装置の製造方法。
  29. 【請求項２９】 前記トランジスタは、半導体メモリの
    メモリセルを構成するトランジスタであることを特徴と
    する請求項２３記載の半導体装置の製造方法。
  30. 【請求項３０】 前記第１及び第２のパッシベ−ション
    膜は、それぞれシリコン酸化物、シリコン窒化物、及び
    シリコン酸窒化物から選択される１つの絶縁膜であり、
    それぞれＣＶＤ法により形成されることを特徴とする請
    求項２３記載の半導体装置の製造方法。
  31. 【請求項３１】 前記第２のパッシベ−ション膜は、そ
    の屈折率が１．６５以上となるように形成されることを
    特徴とする請求項２３記載の半導体装置の製造方法。
  32. 【請求項３２】 前記第１のパッシベ−ション膜の下部
    には、シリコンガラス系の層間絶縁膜が形成され、前記
    アニ−ルにより、前記層間絶縁膜中の水分を前記第１の
    パッシベ−ション膜の外部に放出させることを特徴とす
    る請求項２３記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007503712A (ja) * 2003-08-25 2007-02-22 ポリック ゲーエムベーハー ウント コー．カーゲー 高解像度構造を有する有機電子部品及びその生産方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4427108B2 (ja) 1998-03-27 2010-03-03 株式会社東芝 半導体装置及びその製造方法
JP3391317B2 (ja) * 1999-10-29 2003-03-31 日本電気株式会社 不揮発性半導体装置の製造方法
JP4413364B2 (ja) * 2000-03-13 2010-02-10 古河電気工業株式会社 平面光導波回路およびその製造方法
US7087480B1 (en) * 2002-04-18 2006-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Process to make high-k transistor dielectrics
US6632729B1 (en) 2002-06-07 2003-10-14 Advanced Micro Devices, Inc. Laser thermal annealing of high-k gate oxide layers
JP2004179586A (ja) * 2002-11-29 2004-06-24 Renesas Technology Corp フラッシュメモリ装置の製造方法
JP4761431B2 (ja) * 2003-09-09 2011-08-31 セイコーインスツル株式会社 半導体装置の製造方法
KR100620233B1 (ko) * 2004-12-31 2006-09-08 동부일렉트로닉스 주식회사 플래시 메모리 소자의 제조 방법
JP4762036B2 (ja) * 2006-04-14 2011-08-31 株式会社東芝 半導体装置
US7651915B2 (en) 2006-10-12 2010-01-26 Infineon Technologies Ag Strained semiconductor device and method of making same
JP5272336B2 (ja) * 2007-06-21 2013-08-28 東京エレクトロン株式会社 半導体装置の製造方法、プラズマエッチング方法及びプラズマエッチング装置
JP5193542B2 (ja) * 2007-09-20 2013-05-08 パナソニック株式会社 半導体装置の製造方法
KR101356425B1 (ko) * 2007-09-20 2014-01-28 삼성전자주식회사 모스 트랜지스터의 열화도 추정 방법 및 회로 특성 열화도추정 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61219141A (ja) 1985-03-25 1986-09-29 Nec Corp 半導体装置の製造方法
US5065222A (en) * 1987-11-11 1991-11-12 Seiko Instruments Inc. Semiconductor device having two-layered passivation film
JP2666596B2 (ja) * 1991-04-15 1997-10-22 株式会社デンソー 酸化膜中のトラップ密度低減方法、及び半導体装置の製造方法
US5139971A (en) * 1991-06-07 1992-08-18 Intel Corporation Anneal to decrease moisture absorbance of intermetal dielectrics
US5397720A (en) * 1994-01-07 1995-03-14 The Regents Of The University Of Texas System Method of making MOS transistor having improved oxynitride dielectric

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007503712A (ja) * 2003-08-25 2007-02-22 ポリック ゲーエムベーハー ウント コー．カーゲー 高解像度構造を有する有機電子部品及びその生産方法

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