KR101356425B1 - 모스 트랜지스터의 열화도 추정 방법 및 회로 특성 열화도추정 방법 - Google Patents

모스 트랜지스터의 열화도 추정 방법 및 회로 특성 열화도추정 방법 Download PDF

Info

Publication number
KR101356425B1
KR101356425B1 KR1020070095594A KR20070095594A KR101356425B1 KR 101356425 B1 KR101356425 B1 KR 101356425B1 KR 1020070095594 A KR1020070095594 A KR 1020070095594A KR 20070095594 A KR20070095594 A KR 20070095594A KR 101356425 B1 KR101356425 B1 KR 101356425B1
Authority
KR
South Korea
Prior art keywords
cumulative
traps
mos transistor
voltage
function
Prior art date
Application number
KR1020070095594A
Other languages
English (en)
Other versions
KR20090030360A (ko
Inventor
양기영
이치환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070095594A priority Critical patent/KR101356425B1/ko
Priority to US12/234,465 priority patent/US8108159B2/en
Publication of KR20090030360A publication Critical patent/KR20090030360A/ko
Application granted granted Critical
Publication of KR101356425B1 publication Critical patent/KR101356425B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/27—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements
    • G01R31/275—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements for testing individual semiconductor components within integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Abstract

모스 트랜지스터의 열화도 추정 방법 및 회로 특성 열화도 추정 방법에서, MOS 트랜지스터의 열화도 추정 방법으로, 입력 전압 및 경과 시간에 따라 MOS트랜지스터의 게이트 절연막 내의 제1 누적 트랩의 개수를 계산한다. 입력 전압 및 경과 시간에 따라 상기 MOS트랜지스터의 게이트 절연막 및 기판 사이의 계면 내의 제2 누적 트랩의 개수를 계산한다. 상기 계산된 제1 및 제2 누적 트랩 개수를 이용하여, 시간의 경과에 따라 상기 MOS 트랜지스터가 열화된 정도를 계산한다. 상기 방법에 의하면, MOS 트랜지스터의 열화도를 정확히 계산할 수 있다.

Description

모스 트랜지스터의 열화도 추정 방법 및 회로 특성 열화도 추정 방법{Method for predicting degradation degree of MOS transistor and circuit character}
본 발명은 모스 트랜지스터의 열화도 추정 방법 및 회로 특성 열화도 추정 방법에 관한 것이다. 보다 상세하게는, 회로 동작 시에 발생되는 스트레스에 따른 MOS 트랜지스터가 열화되는 정도를 추정하는 방법 및 상기 MOS 트랜지스터들을 포함하고 있는 회로 특성이 열화되는 정도를 추정하는 방법에 관한 것이다.
반도체 소자들은 고집적화, 미세화, 고밀도화 되어가고 있다. 상기 반도체 소자들은 단위 소자로써 MOS 트랜지스터들을 포함하는 회로들로 구성되어 있다.
상기 반도체 소자에 포함된 회로들을 동작시키는 경우, 동작 전압에 의해 각 MOS 트랜지스터 소자들이 스트레스를 받게된다. 또한, 장시간에 걸쳐 계속하여 회로들을 동작시키는 경우, 상기 회로의 특성이 더욱 열화(degradation)될 수 있으며, 이로인해 상기 회로는 사용자가 요구하는 스펙을 만족시키지 못할 수 있다. 따라서, 상기 회로를 동작시킴에 따라 발생될 수 있는 회로 특성 열화 정도를 정확하게 예측할 필요가 있다.
상기와 같이, 회로 특성 열화도를 예측하기 위해서는 상기 회로들 내에 포함 되어 있는 MOS 트랜지스터와 같은 개별 소자들이 열화되는 정도를 먼저 파악하고, 상기 개별 소자들의 열화가 상기 회로의 동작 특성이 열화에 미치는 영향을 분석하여야 한다. 이와같이, 상기 개별 소자들의 열화에 따른 회로 특성의 열화를 정확하게 분석하면, 상기 회로 특성을 최적화할 수 있을 뿐 아니라 상기 회로의 신뢰성을 높힐 수 있다.
상기 MOS 트랜지스터가 열화되어 신뢰성의 문제를 일으키는 가장 중요한 요인이 핫 케리어의 주입에 의한 열화로 인식되어 왔다. 이하에서는, 상기 핫 케리어 주입에 따른 열화에 대해 간단하게 설명한다.
상기 개별 소자인 MOS 트랜지스터를 계속하여 동작시키면, 상기 트랜지스터의 드레인 부위와 인접한 부위에서 고전계에 의하여 고에너지를 갖는 전자 및 정공들(이하, 핫 케리어)이 MOS 트랜지스터의 게이트 절연막 내로 주입된다. 특히, 상기 게이트 절연막 내에 트랩 사이트가 많은 경우에는 상기 주입된 전자들이 트랩됨으로써 상기 게이트 절연막의 특성이 최초에 MOS 트랜지스터가 제조되었을 때와 달라지게 되고, 이로인해, 상기 MOS 트랜지스터의 성능(performance)이 나빠지게 된다. 상기 MOS 트랜지스터의 성능이 나빠지면, 상기 MOS 트랜지스터들로 이루어지는 회로 특성이 나빠지게 되어 응답 속도가 지연되거나 오동작하는 등의 문제가 발생하게 된다.
그런데, 상기 MOS 트랜지스터의 열화는 상기 핫 케리어의 주입에 따른 열화 이외에도 다양한 요인에 의해 발생된다. 또한, 상기 MOS 트랜지스터가 고도로 집적화되면서, 상기 핫 케리어의 주입에 따른 열화 이 외에도 다른 요인에 의한 열화 또한 무시할 수 없을 정도가 되었다. 때문에, 상기 회로 열화도 추정에 있어서, 상기 핫 케리어 주입 이외의 다른 요인에 따른 열화에 대해서도 충분하게 고려하여야 할 필요가 있다. 예를들어, MOS 트랜지스터가 오프 상태일 때 드레인 전압에 기인하는 스트레스인 오프 셋 스트레스에 따른 열화, MOS 트랜지스터의 게이트가 턴 온되어 있고 드레인 전압이 인가되지 않을 때 발생하게 되는 스트레스인 FN 스트레스 및 네거티브 바이어스 온도 불안정성(Negative Bias Temperature Instability, 이하, NBTI) 등과 같은 열화에 대해서도 고려되어야 한다.
따라서, 상기 회로 열화도 추정에 있어서 상기 각각의 스트레스에 따른 개별 열화 메커니즘이 개발되고 있으며, 상기 개별 열화 메커니즘에 의한 분석에 의해 회로의 신뢰성이 충분하게 보장(guarantee)되는지 여부를 판단하고 있다.
그러나, 상기 개별 열화 메커니즘의 경우 각 메커니즘에 의해 발생된 열화가 서로간에 영향을 미치는 현상을 무시한 것이므로 열화도 추정에서 정확도가 떨어진다. 특히, 회로를 동작시키는 경우 상기 각각의 스트레스에 따른 열화가 동시에 발생되기 때문에, 상기 개별 열화 메커니즘에 의해서 각 회로의 신뢰성이 보장된다 하더라도 실질적으로 신뢰성이 보장된다고 판단하기는 어렵다.
본 발명의 일 목적은 MOS 트랜지스터의 열화도 추정 방법을 제공하는데 있다.
본 발명의 다른 목적은 회로의 열화도 추정 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 MOS 트랜지스터의 열화도 추정 방법으로, 입력 전압 및 경과 시간에 따라 MOS트랜지스터의 게이트 절연막 내의 제1 누적 트랩의 개수를 계산한다. 입력 전압 및 경과 시간에 따라 상기 MOS트랜지스터의 게이트 절연막 및 기판 사이의 계면 내의 제2 누적 트랩의 개수를 계산한다. 상기 계산된 제1 및 제2 누적 트랩 개수를 이용하여, 시간의 경과에 따라 상기 MOS 트랜지스터가 열화된 정도를 계산한다.
상기 제1 누적 트랩의 개수를 계산하기 위하여, 상기 MOS트랜지스터의 각 입력단에 인가되는 전압에 따라 게이트 절연막 내의 제1 누적 트랩의 개수를 측정한다. 상기 측정된 제1 누적 트랩과 상기 인가 전압 사이의 관계를 계산하여, 게이트 전압 및 드레인 전압을 변수로 하는 제1 함수를 추출한다. 다음에, 상기 제1 함수를 이용하여, 시간에 따라 달라지는 제1 누적 트랩의 개수를 계산한다.
상기 제1 누적 트랩의 개수를 측정하기 위한 방법으로, 상기 MOS트랜지스터의 게이트 전압 및 드레인 전압을 하이 또는 로우 상태로 변경(toggle)시키면서, 각 미소 시간별로 게이트 전압 및 드레인 전압에 따라 게이트 절연막에서 생성된 트랩 개수를 각각 측정한다. 다음에, 상기 각 미소 시간별로 측정된 각각의 트랩 개수를 더하여 전체 제1 누적 트랩의 개수를 측정한다.
상기 제1 누적 트랩 개수는 상기 제1 함수에 시간n1 (n1은 정수)을 곱한 값으로 계산될 수 있다.
상기 제2 누적 트랩의 개수를 계산하기 위하여, 상기 MOS트랜지스터의 입력단에 인가되는 전압에 따라 게이트 절연막 및 기판 사이의 계면 내에서 제2 누적 트랩의 개수를 측정한다. 상기 측정된 제2 누적 트랩과 인가 전압 간의 관계를 계산하여, 게이트 전압 및 드레인 전압을 변수로 하는 제2 함수를 추출한다. 다음에, 상기 제2 함수를 이용하여 시간에 따라 달라지는 제2 누적 트랩의 개수를 계산한다.
상기 제2 누적 트랩의 개수를 측정하기 위한 방법으로, 상기 MOS트랜지스터의 게이트 전압 및 드레인 전압을 하이 또는 로우 상태로 변경(toggle)시키면서, 각 미소 시간별 게이트 전압 및 드레인 전압에 따라 게이트 절연막과 기판 사이의 계면에서 생성된 트랩 개수를 각각 측정한다. 이 후, 상기 각 시간별로 측정된 각각의 트랩 개수를 더하여 전체 제2 누적 트랩의 개수를 측정한다.
상기 제2 누적 트랩 개수는 제2 함수에 시간n2 (n2는 정수)을 곱한 값으로 계산될 수 있다.
상기 제1 및 제2 누적 트랩 개수를 계산하는 단계 이 후에, 상기 시간에 따른 제1 및 제2 누적 트랩 개수를 이용하여 시간에 따른 드레인 포화 전류의 변화량을 계산하기 위한 제3 함수를 추출한다. 이 후, 상기 제3 함수를 이용하여 시간에 따른 드레인 포화 전류의 변화량을 계산한다.
또한, 상기 시간에 따른 제1 및 제2 누적 트랩 개수를 이용하여 시간에 따른 문턱 전압의 변화량을 계산하기 위한 제4 함수를 추출한다. 다음에, 상기 제4 함수를 이용하여 시간에 따른 문턱 전압 변화량을 계산한다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 회로 열화도 추정 방법으로, MOS 트랜지스터의 동작모드에 따른 게이트 전압 및 드레인 전압의 입력 주기를 추출한다. 상기 MOS트랜지스터에서 게이트 전압 및 드레인 전압이 입력되는 1 주기 동안에 상기 MOS 트랜지스터의 게이트 절연막 내에서 제1 누적 트랩의 개수를 계산한다. 상기 MOS트랜지스터에서 게이트 전압 및 드레인 전압이 입력되는 1 주기 동안에 상기 MOS 트랜지스터의 게이트 절연막과 기판 사이의 계면 내에서 제2 누적 트랩의 개수를 계산한다. 상기 1 주기 동안의 제1 및 제2 누적 트랩의 개수를 이용하여 특정 시간에서의 제1 및 제2 누적 트랩의 개수를 계산한다. 상기 계산된 제1 및 제2 누적 트랩 개수를 이용하여, 경과된 시간별로 상기 MOS 트랜지스터의 게이트 절연막이 열화된 정도를 계산한다.
상기 제1 주기 동안의 제1 누적 트랩의 개수를 계산하기 위하여, 상기 MOS트랜지스터의 게이트 전압 및 드레인 전압을 하이 또는 로우 상태로 변경(toggle)시키면서, 각 미소 시간별로 게이트 전압 및 드레인 전압에 따라 게이트 절연막에 생성된 트랩 개수를 각각 계산한다. 다음에, 상기 각 시간별로 계산된 각각의 트랩 개수를 합산한다.
상기 제1 주기 동안의 제2 누적 트랩의 개수를 계산하기 위하여, 상기 MOS트 랜지스터의 게이트 전압 및 드레인 전압을 하이 또는 로우 상태로 변경(toggle)시키면서, 각 미소 시간별 게이트 전압 및 드레인 전압에 따라 게이트 절연막과 기판 사이의 계면에서 생성된 트랩 개수를 각각 계산한다. 다음에, 상기 각 시간별로 계산된 각각의 트랩 개수를 합산한다.
상기 제1 및 제2 누적 트랩 개수를 계산한 이 후에, 상기 시간에 따른 제1 및 제2 누적 트랩 개수를 이용하여 시간에 따른 드레인 포화 전류의 변화량을 계산한다. 다음에, 상기 시간에 따른 제1 및 제2 누적 트랩 개수를 이용하여 시간에 따른 문턱 전압의 변화량을 계산한다.
설명한 것과 같이, 게이트 절연막에 생성되는 제1 및 제2 누적 트랩 개수를 계산함으로써 열화 메커니즘에 관계없이 MOS 트랜지스터의 열화도를 정확하게 추정할 수 있다. 또한, 상기 MOS 트랜지스터의 열화도가 정확하게 추정됨에 따라 상기 MOS 트랜지스터를 포함하는 회로의 열화도를 정확하게 추정할 수 있다. 때문에, 상기 방법을 이용함으로써, 사용자가 원하는 스펙을 충분하게 만족시키면서 높은 신뢰도를 갖는 회로를 설계할 수 있다.
이하, 본 발명에 대해 보다 상세하게 설명하고자 한다.
본 발명에서 MOS 트랜지스터의 열화 추정은 게이트 절연막이 열화되는 정도를 판단함으로써 수행될 수 있다. 구체적으로, 상기 MOS 트랜지스터의 열화 추정은 상기 MOS 트랜지스터의 각 열화 메커니즘에 의해 공통적으로 영향을 미치는 요소인 게이트 절연막 내의 트랩의 개수를 기본으로 한다. 즉, 상기 게이트 절연막 내에 발생되는 트랩의 개수를 계산하고, 이를 바탕으로 전류-전압 열화를 추정한다.
상기 트랩의 개수를 이용한 열화 모델링의 경우, 각 전압 조건에서 발생되는 모든 트랩의 양(즉, 트랩 밀도)을 메커니즘에 상관없이 계산한다. 특히, 상기 트랩의 개수는 게이트 전압, 드레인 전압 및 벌크 전압에 따른 함수식으로 구성될 수 있다. 또한, 상기 트랩의 개수는 스트레스 시간에 대한 파워 모델을 따르며, 상기 파워 모델에서의 지수값은 각 MOS 트랜지스터의 종류별로 달라지게 된다. 그러나, 동일한 종류의 MOS트랜지스터에서는 각 메커니즘에 상관없이 일정한 지수값을 갖기 때문에 각 메커니즘별로 발생되는 트랩의 개수를 합산하는 방식으로 트랩의 양을 계산할 수 있다.
한편, 열화 전류- 전압 모델은 메커니즘에 상관없이 트랩의 개수에 따른 함수식으로 구현되며, Vth(threshold voltage), Idsat (Saturation current), S (Subtreshold swing)등이 각 트랩의 개수에 의해 계산될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를들어, 연속하는 두 동작이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 그 순서가 거꾸로 수행될 수도 있다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 MOS 트랜지스터의 열화도 추정 방법을 설명하기 위한 흐름도이다.
도 1을 참조하면, MOS 트랜지스터에 인가되는 게이트 전압 및 드레인 전압 및 벌크 전압을 변수로 하고, 게이트 절연막 내에서 생성되는 트랩의 개수를 계산하기 위한 제1 함수를 추출한다.(S10) 상기 제1 함수는 상기 MOS 트랜지스터에 입력되는 전압들 및 이로부터 상기 게이트 절연막 내에서 측정되는 트랩의 개수를 통해 추출할 수 있다.
또한, 상기 MOS 트랜지스터에 인가되는 게이트 전압 및 드레인 전압 및 벌크 전압을 변수로 하고, 게이트 절연막 및 기판 계면에서 생성되는 트랩의 개수를 계산하기 위한 제2 함수를 추출한다.(S12) 상기 제2 함수는 상기 MOS 트랜지스터에 입력되는 전압들 및 이로부터 상기 게이트 절연막 및 기판 사이의 계면에서 측정되는 트랩의 개수를 통해 추출할 수 있다.
상기 제1 및 제2 함수를 추출하기 위한 방법을 간단하게 설명하고자 한다.
먼저 MOS 트랜지스터의 각 입력단에 전압을 인가한다. 즉, 상기 MOS트랜지스터의 게이트, 드레인, 소오스 및 벌크 기판 부위에 각각 전압을 인가할 수 있다.
예를들어, 상기 게이트 및 드레인에는 서로 반대 위상의 로직 신호가 인가된다. 또한, 각 입력단에는 시간의 경과에 따라 하이 신호 또는 로우 신호가 반복적으로 변경(toggle)되면서 인가된다. 또한, 상기 소오스 및 벌크 기판은 접지될 수 있다.
상기 입력단에 입력되는 전압 및 경과된 시간에 따라 게이트 절연막 내의 제1 누적 트랩 개수(Not: Number of oxide trap)를 각각 측정한다. 즉, 경과된 미소 시간(△t)별로 각각 상기 게이트 절연막 내에서 생성된 트랩의 개수를 측정하고, 상기 미소 시간별로 트랩의 개수를 합산함으로써 상기 제1 누적 트랩 개수를 측정할 수 있다.
또한, 상기 입력단에 입력되는 전압 및 경과된 시간에 따라 게이트 절연막 및 기판 사이의 계면 내의 제2 누적 트랩의 개수(Nit : Number of interface trap)를 각각 측정한다. 동일하게, 경과된 미소 시간(△t)별로 각각 상기 게이트 절연막 및 기판 사이의 계면 내에 생성된 트랩의 개수를 측정하고, 상기 미소 시간별로 트랩의 개수를 합산함으로써 상기 제2 누적 트랩 개수를 측정할 수 있다.
상기 경과된 시간에 따른 제1 및 제2 누적 트랩의 개수는 다음의 수식1로 나 타낼 수 있다.
[수식 1]
Figure 112007068069707-pat00001
또한, 시간의 경과에 따른 제1 누적 트랩의 개수는 상기 게이트 전극, 드레인, 소오스 및 벌크 기판 부위에 각각 인가되는 전압에 관계되며, 이를 제1 함수로 나타낼 수 있다. 상기 제1 누적 트랩의 개수를 나타내는 제1 함수는 트랩 모델 함수식에 상기 측정된 값들을 대입하여, 상기 트랩 모델 함수식에 포함된 지수값들을 결정함으로써 추출할 수 있다.
상기 트랩 모델 함수식은 다양하게 모델링되어 있으며, 예를들어 이하에 개시된 트랩 모델 함수식을 사용할 수 있다.
[수식 2]
Figure 112007068069707-pat00002
동일한 방법으로, 시간의 경과에 따른 제2 누적 트랩의 개수와 상기 게이트 전극, 드레인, 소오스 및 벌크 기판 부위에 각각 인가되는 전압의 관계를 계산한다. 이로써, 상기 게이트 전극, 드레인 및 벌크 기판에 인가되는 전압을 변수로 하 여 상기 제2 누적 트랩의 개수를 계산할 수 있는 제2 함수를 추출할 수 있다.
다음에, 상기 경과된 시간 및 상기 제1 함수를 통해 경과된 시간, (즉, MOS 트랜지스터의 동작 시간)에 따른 제1 누적 트랩의 개수를 계산한다.(S14)
또한, 상기 경과된 시간 및 상기 제2 함수를 통해 경과된 시간에 따른 제2 누적 트랩의 개수를 계산한다.(S16)
상기 경과된 시간에 따른 제1 및 제2 누적 트랩의 개수는 다음의 수식3으로 나타낼 수 있다.
[수식 3]
Figure 112007068069707-pat00003
상기 기술된 것과 같이, 상기 제1 및 제2 누적 트랩의 개수는 상기 경과 시간에 대해 지수함수가 된다. 상기 지수값은 MOS트랜지스터의 특성에 따라 달라지지만, 동일한 전기적 특성을 갖는 MOS 트랜지스터에 대해서는 동일하다.
이와같이, 상기 경과 시간에 따른 제1 및 제2 누적 트랩의 개수를 결정할 수 있다. 상기 제1 및 제2 누적 트랩의 개수는 핫 케리어 주입(HCI), 오프셋(OS) 스트레스, FN 스트레스 및 네거티브 바이어스 온도 불안정성(Negative Bias Temprature Instability; NBTI)등과 같은 개별 열화 메커니즘에 상관없이 일정한 값을 갖는다. 즉, 상기 개별 메커니즘별로 발생되는 트랩의 개수를 모두 합산한 것과 동일한 결과를 보여준다.
즉, 상기 각 메커니즘별로 열화가 발생되는 조건을 살펴보면, 상기 핫 케리 어 주입은 MOS 트랜지스터가 턴 온 되어 동작하는 중에 발생되고, 상기 오프셋 스트레스는 게이트가 턴 오프되었을 때 발생되고, FN 스트레스 및 네거티브 바이어스 온도 불안정성은 게이트가 턴 온 되어 있으면서 드레인에 전압이 인가되지 않는 상태에서 발생된다.
도 2는 상기 MOS 트랜지스터에 인가되는 게이트 전압 및 드레인 전압의 신호의 일 예이다.
도 2에 도시된 것과 같이, 게이트 전압 및 드레인 전압이 인가되는 경우에는 각 동작 조건별로 서로 다른 원인에 의한 열화가 발생된다. 그러나, 상기 열화 원인에 상관없이 트랜지스터의 동작 시간별로 게이트 절연막 및 상기 게이트 절연막과 기판 사이의 계면에서 생성되는 트랩의 개수를 계산할 수 있다.
다음에, 상기 시간에 따른 제1 및 제2 누적 트랩 개수를 이용하여 시간에 따른 드레인 포화 전류의 변화량(△Idsat)을 계산하기 위한 제3 함수를 추출한다. 상기 제3 함수는 상기 시간에 따른 제1 및 제2 누적 트랩 개수를 변수로 한다. 이 후, 상기 제3 함수를 이용하여 시간에 따른 드레인 포화 전류의 변화량을 계산한다.(S18)
또한, 상기 시간에 따른 제1 및 제2 누적 트랩 개수를 이용하여 시간에 따른 문턱 전압 변화량(△Vth)을 계산하기 위한 제4 함수를 추출한다. 상기 제4 함수는 상기 시간에 따른 제1 및 제2 누적 트랩 개수를 변수로 한다. 이 후, 상기 제4 함수를 이용하여 시간에 따른 문턱 전압 변화량을 계산한다.(S20)
이외에도, 상기 시간에 따른 제1 및 제2 누적 트랩 개수를 이용하여 시간에 따른 문턱전압 이후의 기울기(Subthreshold Slope) 변화량(△SW)을 계산하기 위한 제5 함수를 추출할 수 있다. 상기 제5 함수는 상기 시간에 따른 제1 및 제2 누적 트랩 개수를 변수로 한다. 이 후, 상기 제5 함수를 이용하여 시간에 따른 상기 문턱전압 이후의 기울기 변화량을 계산한다.(S22)
예를들어, 상기 경과된 시간에 따른 드레인 포화 전류 변화량, 문턱 전압 변화량 및 문턱전압 이후의 기울기는 다음의 수식으로 나타낼 수 있다.
[수식 4]
Figure 112007068069707-pat00004
설명한 것과 같이, MOS 트랜지스터의 동작 시간이 경과할수록 상기 게이트 절연막 및 그 계면에 누적되는 제1 및 제2 누적 트랩의 개수가 증가하게 된다. 상기 제1 및 제2 누적 트랩이 증가하게 되면, 상기 MOS 트랜지스터의 드레인 포화 전류가 낮아지게 되고, 문턱 전압이 낮아지게 된다. 특히, 본 실시예의 방법에 의하면 상기 MOS트랜지스터의 동작 시간에 따른 드레인 포화 전류 변화량, 문턱 전압의 변화량 및 문턱전압 이후의 기울기등을 정확하게 추정할 수 있다. 이와같이, 상기 MOS트랜지스터의 동작 특성 열화도를 정확하게 추정할 수 있다.
실시예 2
도 3은 본 발명의 실시예 2에 따른 MOS 트랜지스터의 열화도 추정 방법을 설 명하기 위한 흐름도이다.
도 3을 참조하면, MOS 트랜지스터에서 게이트 전압 및 드레인 전압 및 벌크 전압을 변수로 하고 실리콘 절연막 내에 생성된 트랩의 개수를 계산하기 위한 제1 함수를 추출한다.(S30) 상기 제1 함수는 상기 MOS 트랜지스터에 입력되는 전압 및 이로부터 측정되는 트랩의 개수를 통해 추출할 수 있다. 상기 제1 함수를 추출하는 방법은 상기 실시예 1에서 설명한 것과 동일하다.
또한, 상기 MOS 트랜지스터에서 게이트 전압 및 드레인 전압 및 벌크 전압을 변수로 하고 실리콘 절연막과 기판 사이의 계면에 생성된 트랩의 개수를 계산하기 위한 제2 함수를 추출한다.(S32) 상기 제2 함수는 상기 MOS 트랜지스터에 입력되는 전압 및 이로부터 측정되는 트랩의 개수를 통해 추출할 수 있다. 상기 제2 함수를 추출하는 방법은 상기 실시예 1에서 설명한 것과 동일하다.
상기 MOS 트랜지스터의 열화를 모델링하기 위한 입력 동작 모드를 결정한다.(S34) 상기 입력 동작은 주기적으로 반복되는 것으로 한다. 예를들어, 상기 MOS 트랜지스터에 인가되는 게이트 전압은 하이 및 로우 신호가 주기적으로 반복하여 인가되도록 변화(toggle)시키고, 상기 드레인 전압은 상기 게이트 전압과 반대 위상의 신호가 인가되도록 변화(toggle)시킨다.
도 4는 본 실시예에서의 입력 동작 모드를 나타낸다.
상기 MOS트랜지스터에서 게이트 전압 및 드레인 전압이 입력되는 하나의 주기(T0) 동안에 상기 MOS 트랜지스터의 게이트 절연막 내의 제1 누적 트랩의 개 수(Not(t0))를 계산한다.(S36) 상기 제1 누적 트랩의 개수(Not(t0))는 상기 제1 함수를 이용하여 계산될 수 있다. 구체적으로, 상기 MOS 트랜지스터가 동작되는 1주기(t0) 동안의 각 미소 시간별로 발생되는 트랩의 개수를 적분함으로써 상기 제1 누적 트랩의 개수를 계산할 수 있다.
또한, 상기 MOS트랜지스터에서 게이트 전압 및 드레인 전압이 입력되는 하나의 주기 동안에 상기 MOS 트랜지스터의 게이트 절연막과 기판 사이의 계면에서의 제2 누적 트랩의 개수를 계산한다.(S38) 상기 제2 누적 트랩의 개수는 상기 제2 함수를 이용하여 계산될 수 있다. 구체적으로, 상기 MOS 트랜지스터가 동작되는 1주기(t0) 동안의 각 미소시간별로 발생되는 트랩의 개수를 적분함으로써 상기 제2 누적 트랩의 개수를 계산할 수 있다.
상기 1 주기 동인의 제1 및 제2 누적 트랩의 개수는 다음의 수식으로 나타낼 수 있다.
[수식 5]
Figure 112007068069707-pat00005
이 후, 상기 1주기 동안에 발생되는 제1 누적 트랩 및 제2 누적 트랩의 개수를 이용하여 MOS 트랜지스터의 동작 경과 시간이 달라졌을 때의 상기 제1 누적 트랩 및 제2 누적 트랩의 개수를 각각 계산한다.(S40, S42) 즉, 상기 MOS 트랜지스터의 열화 특성을 알고자하는 시간(Ts)에서의 제1 누적 트랩의 개수 및 제2 누적 트 랩 개수를 시간 비례 수식 방법으로 계산하여 구할 수 있다.
예를들어, 상기 열화 특성을 알고자 하는 시간에서의 제1 및 제2 누적 트랩의 개수는 다음의 수식으로 나타낼 수 있다.
[수식 6]
Figure 112007068069707-pat00006
다음에, 상기 시간에 따른 제1 및 제2 누적 트랩 개수를 이용하여 실시예 1에서 설명한 것과 동일한 과정을 통해 드레인 포화 전류 변화량, 문턱 전압 변화량, 및 문턱전압 이후의 기울기등을 계산한다.
즉, 상기 시간에 따른 제1 및 제2 누적 트랩 개수를 이용하여 시간에 따른 드레인 포화 전류의 변화량(△Idsat)을 계산하기 위한 제3 함수를 추하고, 상기 제3 함수를 이용하여 시간에 따른 드레인 포화 전류의 변화량을 계산한다.(S44)
또한, 상기 시간에 따른 제1 및 제2 누적 트랩 개수를 이용하여 시간에 따른 문턱 전압 변화량(△Vth)을 계산하기 위한 제4 함수를 추출하고, 상기 제4 함수를 이용하여 시간에 따른 문턱 전압 변화량을 계산한다.(S46)
그리고, 상기 시간에 따른 제1 및 제2 누적 트랩 개수를 이용하여 시간에 따른 상기 시간에 따른 제1 및 제2 누적 트랩 개수를 이용하여 시간에 따른 문턱전압 이후의 기울기(△SW)를 계산하기 위한 제5 함수를 추출하고, 상기 제5 함수를 이용하여 시간에 따른 상기 문턱전압 이후의 기울기를 계산한다.(S48)
설명한 것과 같이, 본 실시예의 방법에 의하면 상기 게이트 절연막 및 그 계면에 생성되는 트랩의 개수를 각 스트레스의 전압 조건들에 대하여 정확하게 계산될 수 있다. 그러므로, 상기 MOS트랜지스터의 동작 시간에 따른 드레인 포화 전류 변화량, 문턱 전압의 변화량을 정확하게 추정할 수 있으며, 이로인해, 상기 MOS트랜지스터의 동작 특성 열화도를 정확하게 추정할 수 있다.
실시예 3
도 5는 본 발명의 실시예 3에 따른 회로의 열화도 추정 방법을 설명하기 위한 흐름도이다.
도 5를 참조하면, 먼저 MOS 트랜지스터들이 서로 연결되어 있는 집적회로를 디자인한다.(S50) 이 후, 상기 집적회로로부터 열화도를 추정하기 위한 각 파라미터들을 결정한다. 상기 파라미터는 신호 지연 시간(signal delay time) 등을 포함할 수 있다.
디자인된 집적회로를 최초로 구동시켰을 때의 열화를 추정하기 위한 각 파라미터들의 값들을 측정 또는 계산한다.(S52) 예를들어, 상기 최초 구동 시의 신호 지연 시간, 동작 속도 등을 측정 또는 계산할 수 있다.
다음에, 상기 디자인된 집적 회로를 구성하는 각각의 MOS 트랜지스터에 대하여 시간에 따른 열화도를 계산한다.(S54) 상기 열화도는 상기 MOS 트랜지스터의 게이트 절연막의 제1 누적 트랩의 개수 및 게이트 절연막과 기판 사이의 계면의 제2 누적 트랩의 개수를 이용하여 계산된다.
상기 MOS 트랜지스터의 열화도는 상기 설명한 실시예 1 또는 실시예 2의 방법으로 구해낼 수 있다. 상기 MOS 트랜지스터의 열화도는 MOS 트랜지스터를 동작시킨 이 후의 경과시간별 포화 전류의 변화량, 문턱전압 변화량 및 문턱전압 후 기울기 등을 포함한다.
상기 MOS 트랜지스터들 각각의 열화도를 이용하여, 상기 MOS 트랜지스터들이 서로 연결된 구조를 갖는 집적회로의 열화도를 계산한다.(S56) 즉, 상기 각 MOS 트랜지스터들이 열화됨으로써 전압 및 전류 특성이 최초의 MOS 트랜지스터(fresh MOS Transistor)와 달라지는 경우에, 상기 열화된 MOS 트랜지스터들로 이루어진 집적회로의 신호 지연 시간 등을 시뮬레이션을 통해 추정할 수 있다. 따라서, 상기 집적회로가 동작 불량을 일으키게 되는 시간, 즉 집적회로의 수명을 추정할 수 있다.
이 후, 상기 집적회로가 사용자가 요구하는 스펙을 만족하는지를 확인한다.(S58) 예를들어, 상기 집적회로의 수명이 약 10년 이상인지 등을 확인한다.
상기 스펙을 만족하는 경우에 상기 MOS 트랜지스터를 포함하고 있는 설계된 집적회로를 제작하거나 또는 양산할 수 있다.(S60)
이하에서는 상기 실시예 2에 따라 추정된 열화도가 정확한지 여부를 판단하기 위한 실험 결과를 설명한다.
도 6은 MOS 트랜지스터의 게이트 절연막에서 상기 실시예 2의 열화도 추정 방법에 의해 계산된 트랩 밀도와 실제 측정된 트랩 밀도를 비교하여 나타낸 것이다. 상기 실험은 5개의 서로 다른 전기적 특성을 갖는 MOS트랜지스터에 의해 각각 수행되었다.
도 6에서 점으로 표시된 부분은 실제 측정된 트랩 밀도이고, 실선으로 표시된 부분은 계산된 트랩 밀도이다. 동일한 형태의 점으로 표시된 부분은 동일한 MOS 트랜지스터에서 측정된 것이다.
도 6을 참조하면, 상기 게이트 전압에 따른 트랩 밀도는 실제 측정된 값과 계산된 값이 거의 차이를 보이지 않았다. 즉, 상기 게이트 전압에 따라 열화되는 원인이 서로 다르지만, 상기 실시예2의 열화도 추정 방법에 의하면 상기 열화되는 원인에 관계없이 정확하게 트랩 밀도가 계산됨을 알 수 있었다.
도 7은 MOS 트랜지스터의 게이트 절연막과 기판 사이에서 상기 실시예 2의 열화도 추정 방법에 의해 계산된 트랩 밀도와 실제 측정된 트랩 밀도를 비교하여 나타낸 것이다. 상기 실험은 5개의 서로 다른 전기적 특성을 갖는 MOS트랜지스터에 의해 각각 수행되었다. 상기 MOS 트랜지스터들은 도 6의 실험에서 사용된 MOS 트랜지스터들과 각각 동일한 트랜지스터이다.
도 7을 참조하면, 상기 게이트 전압에 따른 트랩 밀도는 실제 측정된 값과 계산된 값이 거의 차이를 보이지 않았다. 즉, 상기 게이트 전압에 따라 열화되는 원인이 서로 다르지만, 상기 실시예2의 열화도 추정 방법에 의하면 상기 열화되는 원인에 관계없이 정확하게 트랩 밀도를 계산됨을 알 수 있었다.
도 8은 동일한 MOS트랜지스터들로 이루어지는 링 오실레이터에 대한 지연 열화 측정 결과 및 실시예 3의 방법에 의한 시뮬레이션 결과를 비교하여 나타낸 것이다. 상기 링 오실레이터는 다수개의 인버터들이 연결된 구조를 갖는다.
도 8에 도시된 것과 같이, 실제의 스트레스 시간을 가했을 때의 링 오실레이터의 신호 지연 열화 특성과 시뮬레이션 결과가 거의 동일함을 알 수 있었다.
상기 실험결과로 인해, 본 발명의 실시예에 의하면 MOS 트랜지스터의 열화도를 정확하게 추정할 수 있음을 알 수 있다. 또한, 상기 MOS 트랜지스터를 포함하는 회로의 열화도를 정확하게 추정할 수 있음을 알 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 MOS 트랜지스터 및 상기 MOS 트랜지스터로 이루어지는 집적회로에 대하여 동작 시간이 증가함에 따른 성능 열화도를 정확하게 추정할 수 있다. 이로인해, 상기 MOS 트랜지스터 및 집적회로에 대하여 성능, 수명 및 신뢰도를 정확하게 추정할 수 있다. 이와같이, 본 발명은 반도체 메모리 소자, 로직 소자 등 MOS 트랜지스터를 포함하는 다양한 회로의 설계에 있어서, 성능, 수명 및 신뢰도 예측에 다양하게 응용될 수 있다.
도 1은 본 발명의 실시예 1에 따른 MOS 트랜지스터의 열화도 추정 방법을 설명하기 위한 흐름도이다.
도 2는 MOS 트랜지스터에 인가되는 게이트 전압 및 드레인 전압의 신호의 일 예이다.
도 3은 본 발명의 실시예 2에 따른 MOS 트랜지스터의 열화도 추정 방법을 설명하기 위한 흐름도이다.
도 4는 본 실시예에서의 입력 동작 모드를 나타낸다.
도 5는 본 발명의 실시예 3에 따른 회로의 열화도 추정 방법을 설명하기 위한 흐름도이다.
도 6은 MOS 트랜지스터의 게이트 절연막에서 상기 실시예 2의 열화도 추정 방법에 의해 계산된 트랩 밀도와 실제 측정된 트랩 밀도를 비교하여 나타낸 것이다.
도 7은 MOS 트랜지스터의 게이트 절연막과 기판 사이에서 상기 실시예 2의 열화도 추정 방법에 의해 계산된 트랩 밀도와 실제 측정된 트랩 밀도를 비교하여 나타낸 것이다.
도 8은 동일한 MOS트랜지스터들로 이루어지는 링 오실레이터에 대한 지연 열화 측정 결과 및 실시예 3의 방법에 의한 시뮬레이션 결과를 비교하여 나타낸 것이다.

Claims (16)

  1. MOS트랜지스터의 각 입력단에 인가되는 전압에 따라 게이트 절연막 내의 제1 누적 트랩의 개수를 측정하는 단계;
    상기 측정된 제1 누적 트랩과 상기 인가 전압 사이의 관계를 계산하여, 게이트 전압 및 드레인 전압을 변수로 하는 제1 함수를 추출하는 단계;
    상기 제1 함수를 이용함으로써, 입력 전압 및 경과 시간에 따라 MOS트랜지스터의 게이트 절연막 내의 제1 누적 트랩의 개수를 계산하는 단계;
    상기 MOS트랜지스터의 각 입력단에 인가되는 전압에 따라 상기 게이트 절연막 및 기판 사이의 계면내에서 제2 누적 트랩의 개수를 측정하는 단계;
    상기 측정된 제2 누적 트랩과 인가 전압 간의 관계를 계산하여, 게이트 전압 및 드레인 전압을 변수로 하는 제2 함수를 추출하는 단계;
    상기 제2 함수를 이용하여, 입력 전압 및 경과 시간에 따라 상기 MOS트랜지스터의 게이트 절연막 및 기판 사이의 계면 내의 제2 누적 트랩의 개수를 계산하는 단계; 및
    상기 계산된 제1 및 제2 누적 트랩 개수를 이용하여, 시간의 경과에 따라 상기 MOS 트랜지스터가 열화된 정도를 계산하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 열화도 추정 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 누적 트랩의 개수를 측정하는 단계는,
    상기 MOS트랜지스터의 게이트 전압 및 드레인 전압을 하이 또는 로우 상태로 변경(toggle)시키면서, 각 미소 시간별로 게이트 전압 및 드레인 전압에 따라 게이트 절연막에서 생성된 트랩 개수를 각각 측정하는 단계; 및
    상기 각 미소 시간별로 측정된 각각의 트랩 개수를 더하여 전체 제1 누적 트랩의 개수를 측정하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 열화도 추정 방법.
  4. 제1항에 있어서,
    상기 제1 누적 트랩 개수는 상기 제1 함수에 시간n1 을 곱한 값인 것을 특징으로 하는 MOS 트랜지스터의 열화도 추정 방법.
  5. 삭제
  6. 제1항에 있어서, 상기 제2 누적 트랩의 개수를 측정하는 단계는,
    상기 MOS트랜지스터의 게이트 전압 및 드레인 전압을 하이 또는 로우 상태로 변경(toggle)시키면서, 각 미소 시간별 게이트 전압 및 드레인 전압에 따라 게이트 절연막과 기판 사이의 계면에서 생성된 트랩 개수를 각각 측정하는 단계; 및
    상기 각 시간별로 측정된 각각의 트랩 개수를 더하여 전체 제2 누적 트랩의 개수를 측정하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 열화도 추정 방법.
  7. 제1항에 있어서,
    상기 제2 누적 트랩 개수는 제2 함수에 시간n2 을 곱한 값인 것을 특징으로 하는 MOS 트랜지스터의 열화도 추정 방법.
  8. 제1항에 있어서,
    상기 시간에 따른 제1 및 제2 누적 트랩 개수를 이용하여 시간에 따른 드레인 포화 전류의 변화량을 계산하기 위한 제3 함수를 추출하는 단계; 및
    상기 제3 함수를 이용하여 시간에 따른 드레인 포화 전류의 변화량을 계산하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 열화도 추정 방법.
  9. 제1항에 있어서,
    상기 시간에 따른 제1 및 제2 누적 트랩 개수를 이용하여 시간에 따른 문턱 전압의 변화량을 계산하기 위한 제4 함수를 추출하는 단계; 및
    상기 제4 함수를 이용하여 시간에 따른 문턱 전압 변화량을 계산하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 열화도 추정 방법.
  10. MOS 트랜지스터의 동작모드에 따른 게이트 전압 및 드레인 전압의 입력 주기를 추출하는 단계;
    상기 MOS트랜지스터에서 게이트 전압 및 드레인 전압이 입력되는 1 주기 동안에 상기 MOS 트랜지스터의 게이트 절연막 내에서 제1 누적 트랩의 개수를 계산하는 단계;
    상기 MOS트랜지스터에서 게이트 전압 및 드레인 전압이 입력되는 1 주기 동안에 상기 MOS 트랜지스터의 게이트 절연막과 기판 사이의 계면 내에서 제2 누적 트랩의 개수를 계산하는 단계;
    상기 1 주기 동안의 제1 및 제2 누적 트랩의 개수를 이용하여 특정 시간에서의 제1 및 제2 누적 트랩의 개수를 계산하는 단계; 및
    상기 계산된 제1 및 제2 누적 트랩 개수를 이용하여, 경과된 시간별로 상기 MOS 트랜지스터의 게이트 절연막이 열화된 정도를 계산하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 열화도 추정 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
KR1020070095594A 2007-09-20 2007-09-20 모스 트랜지스터의 열화도 추정 방법 및 회로 특성 열화도추정 방법 KR101356425B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070095594A KR101356425B1 (ko) 2007-09-20 2007-09-20 모스 트랜지스터의 열화도 추정 방법 및 회로 특성 열화도추정 방법
US12/234,465 US8108159B2 (en) 2007-09-20 2008-09-19 Method of detecting degradation of semiconductor devices and method of detecting degradation of integrated circuits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070095594A KR101356425B1 (ko) 2007-09-20 2007-09-20 모스 트랜지스터의 열화도 추정 방법 및 회로 특성 열화도추정 방법

Publications (2)

Publication Number Publication Date
KR20090030360A KR20090030360A (ko) 2009-03-25
KR101356425B1 true KR101356425B1 (ko) 2014-01-28

Family

ID=40472618

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070095594A KR101356425B1 (ko) 2007-09-20 2007-09-20 모스 트랜지스터의 열화도 추정 방법 및 회로 특성 열화도추정 방법

Country Status (2)

Country Link
US (1) US8108159B2 (ko)
KR (1) KR101356425B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066536A (ja) * 2006-09-07 2008-03-21 Toshiba Corp 半導体集積回路
KR101478554B1 (ko) * 2008-10-02 2015-01-06 삼성전자 주식회사 오버 슈트 전압의 산출 방법 및 그를 이용한 게이트 절연막열화분석방법
US9141735B2 (en) * 2010-06-18 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit device reliability simulation system
CN102053114B (zh) * 2010-11-02 2012-12-12 北京大学 无衬底引出半导体器件的栅介质层陷阱密度的测试方法
US9866221B2 (en) 2016-05-24 2018-01-09 International Business Machines Corporation Test circuit to isolate HCI degradation
KR102442512B1 (ko) * 2020-10-08 2022-09-13 고려대학교 산학협력단 트랩 사이트 정보의 판별 기능을 갖는 반도체 소자의 검사 방법 및 반도체 소자의 검사 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09186213A (ja) * 1996-01-08 1997-07-15 Fujitsu Ltd 半導体デバイスの特性劣化のパラメータ抽出方法
US6187665B1 (en) 1999-01-14 2001-02-13 Lucent Technologies, Inc. Process for deuterium passivation and hot carrier immunity
JP2002299400A (ja) * 2001-04-03 2002-10-11 Hitachi Ltd 半導体集積回路装置の製造方法
KR100640637B1 (ko) 2005-02-12 2006-10-31 삼성전자주식회사 회로에 설계된 모스 트랜지스터의 시간 의존형 유전체 브렉다운 특성 불량 검출 방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04310697A (ja) * 1991-04-10 1992-11-02 Nec Corp 不揮発性半導体記憶装置の起動方法
JP2720860B2 (ja) * 1995-11-30 1998-03-04 日本電気株式会社 不揮発性半導体記憶装置の動作条件の設定方法
JPH10189579A (ja) * 1996-12-27 1998-07-21 Toshiba Corp 半導体装置の製造方法
US6028324A (en) * 1997-03-07 2000-02-22 Taiwan Semiconductor Manufacturing Company Test structures for monitoring gate oxide defect densities and the plasma antenna effect
JP4810712B2 (ja) * 1997-11-05 2011-11-09 ソニー株式会社 不揮発性半導体記憶装置及びその読み出し方法
JP3719326B2 (ja) * 1998-05-15 2005-11-24 株式会社デンソー 炭化珪素半導体装置及びその製造方法
KR100284286B1 (ko) 1998-12-24 2001-03-02 김영환 핫 캐리어 측정을 위한 테스트 패턴
KR20000066562A (ko) 1999-04-19 2000-11-15 김영환 교류 동작 하에서의 핫 캐리어 효과에 따른 열화정도를 측정하기위한 반도체 장치
US6754104B2 (en) * 2000-06-22 2004-06-22 Progressant Technologies, Inc. Insulated-gate field-effect transistor integrated with negative differential resistance (NDR) FET
JP3405713B2 (ja) 2000-06-27 2003-05-12 松下電器産業株式会社 半導体装置の寿命推定方法および信頼性シミュレーション方法
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US6632729B1 (en) * 2002-06-07 2003-10-14 Advanced Micro Devices, Inc. Laser thermal annealing of high-k gate oxide layers
US6969618B2 (en) * 2002-08-23 2005-11-29 Micron Technology, Inc. SOI device having increased reliability and reduced free floating body effects
US7019545B2 (en) * 2002-10-17 2006-03-28 United Microelectronics Corp. Method for monitoring quality of an insulation layer
US7106088B2 (en) * 2005-01-10 2006-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of predicting high-k semiconductor device lifetime
JP2006344634A (ja) * 2005-06-07 2006-12-21 Renesas Technology Corp Ｃｍｏｓ型半導体装置の製造方法および、ｃｍｏｓ型半導体装置
KR100653715B1 (ko) * 2005-06-17 2006-12-05 삼성전자주식회사 적어도 하나의 개구부를 갖는 최상부 금속층을 구비하는반도체 소자들 및 그 제조방법들
KR100688555B1 (ko) * 2005-06-30 2007-03-02 삼성전자주식회사 Ｍｏｓ트랜지스터를 구비하는 반도체 소자 및 그 제조 방법
JP2007036025A (ja) * 2005-07-28 2007-02-08 Nec Electronics Corp 不揮発性メモリ半導体装置およびその製造方法
JP5020562B2 (ja) * 2006-07-25 2012-09-05 株式会社 液晶先端技術開発センター シミュレーション装置、シミュレーション方法、及び半導体装置の製造方法
US20080217679A1 (en) * 2007-03-08 2008-09-11 Macronix International Co., Ltd. Memory unit structure and operation method thereof
DE102008015211B4 (de) * 2008-03-20 2011-01-05 Infineon Technologies Ag Messanordnung und Verfahren zum Betreiben der Messanordnung
FR2940525B1 (fr) * 2008-12-18 2011-04-08 Commissariat Energie Atomique Dispositif semiconducteur

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09186213A (ja) * 1996-01-08 1997-07-15 Fujitsu Ltd 半導体デバイスの特性劣化のパラメータ抽出方法
US6187665B1 (en) 1999-01-14 2001-02-13 Lucent Technologies, Inc. Process for deuterium passivation and hot carrier immunity
JP2002299400A (ja) * 2001-04-03 2002-10-11 Hitachi Ltd 半導体集積回路装置の製造方法
KR100640637B1 (ko) 2005-02-12 2006-10-31 삼성전자주식회사 회로에 설계된 모스 트랜지스터의 시간 의존형 유전체 브렉다운 특성 불량 검출 방법

Also Published As

Publication number Publication date
KR20090030360A (ko) 2009-03-25
US20090082978A1 (en) 2009-03-26
US8108159B2 (en) 2012-01-31

Similar Documents

Publication Publication Date Title
KR101356425B1 (ko) 모스 트랜지스터의 열화도 추정 방법 및 회로 특성 열화도추정 방법
JP4214775B2 (ja) 半導体装置特性シミュレーション方法及び半導体装置特性シミュレータ
Wang et al. Statistical prediction of circuit aging under process variations
Agarwal et al. Optimized circuit failure prediction for aging: Practicality and promise
Paul et al. Impact of NBTI on the temporal performance degradation of digital circuits
Lorenz et al. Aging analysis at gate and macro cell level
US7183799B1 (en) Physically-enforced time-limited cores and method of operation
JP3569681B2 (ja) 半導体集積回路における電源電流波形の解析方法及び解析装置
Lorenz et al. Efficiently analyzing the impact of aging effects on large integrated circuits
US9141735B2 (en) Circuit device reliability simulation system
Karapetyan et al. Integrating aging aware timing analysis into a commercial STA tool
Wu et al. A physics-aware compact modeling framework for transistor aging in the entire bias space
Velamala et al. Logarithmic modeling of BTI under dynamic circuit operation: Static, dynamic and long-term prediction
Kamal et al. An efficient reliability simulation flow for evaluating the hot carrier injection effect in CMOS VLSI circuits
Liu et al. Efficient observation point selection for aging monitoring
JP2008118098A (ja) 半導体集積回路の動作解析方法
Kukner et al. NBTI aging on 32-bit adders in the downscaling planar FET technology nodes
CN109829240B (zh) 一种集成电路性能的优化方法
Wang et al. Statistical prediction of NBTI-induced circuit aging
JP2001352059A (ja) Ｐｍｏｓトランジスタの特性劣化シミュレーション方法
Sutaria et al. Duty cycle shift under static/dynamic aging in 28nm HK-MG technology
Gomez et al. A metric-guided gate-sizing methodology for aging guardband reduction
Sh Accuracy Increasing Approach in Aging-Aware Standard Cell Libraries
Fan et al. Advanced Circuit Verification for Robust Design
KR101536205B1 (ko) 모델링 된 로직 셀의 전류 파형 분석 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 7