JP2006344634A - Ｃｍｏｓ型半導体装置の製造方法および、ｃｍｏｓ型半導体装置 - Google Patents

Ｃｍｏｓ型半導体装置の製造方法および、ｃｍｏｓ型半導体装置 Download PDF

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Abstract

【課題】ｎＭＯＳトランジスタの性能を劣化させること無く、ｐＭＯＳトランジスタのＮＢＴＩ寿命の向上を図ることができるとともに、たとえばｐＭＯＳトランジスタのゲート電極にホウ素が含有されている場合において、当該ホウ素の半導体基板への漏れを抑制することができる、ＣＭＯＳ型半導体装置の製造方法等を提供する。
【解決手段】本発明に係わるＣＭＯＳ型半導体装置の製造方法では、以下の工程を有する。ｐＭＯＳトランジスタ形成領域の半導体基板１に対して、ハロゲン元素５を導入する。次に、ｐＭＯＳトランジスタ形成領域の半導体基板１上に、ゲート絶縁膜６を形成する。次に、ゲート絶縁膜６に対して、窒素を導入する。
【選択図】図４

Description

この発明は、ＣＭＯＳ型半導体装置の製造方法およびＣＭＯＳ型半導体装置に係る発明であり、特に、ｐＭＯＳトランジスタのゲート絶縁膜に、窒素およびハロゲン元素が含まれている、ＣＭＯＳ型半導体装置の製造方法および、ＣＭＯＳ型半導体装置に関するものである。
ＣＭＯＳ型半導体装置において、そのゲート絶縁膜に、窒素を導入することがある。このように、ゲート絶縁膜に窒素を導入するのは、以下の理由からである。
たとえば、ｐＭＯＳトランジスタ形成領域の半導体基板上に、上記構成のゲート絶縁膜が形成され、当該ゲート絶縁膜に、ゲート電極が形成されているとする。ここで、ゲート電極には、ホウ素が添加されている。
このような構成において、上記窒素が導入されたゲート絶縁膜を採用することにより、ゲート電極から、半導体基板へのホウ素の拡散を防止することができる。さらに、上記窒素が導入されたゲート絶縁膜を採用することにより、ゲート絶縁膜を貫通して流れるゲートリーク電流を抑制することができる。
以上の理由から、ＣＭＯＳトランジスタのゲート絶縁膜には、窒素が導入されている。
しかし、ゲート絶縁膜中の窒素濃度を高くした場合には（とりわけ、半導体基板とゲート絶縁膜との境界における、窒素濃度を高くした場合には、非特許文献１等において指摘されているように、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）寿命が短くなる。当該ＮＢＴＩ寿命が短くなると、ＣＭＯＳ半導体装置（特に、ｐＭＯＳトランジスタ）の信頼性が低下する。
当該ＮＢＴＩ寿命の低下を抑制するために、ｐＭＯＳトランジスタのゲート絶縁膜に、フッ素を導入する技術が存在する。当該フッ素導入の先行技術として、たとえば特許文献１が存在する。
当該特許文献１に係わる技術では、半導体基板上に、ゲート絶縁膜を形成し、当該ゲート絶縁膜に窒素を導入している。その後、当該ゲート絶縁膜上にゲート電極を形成している。その後、当該ゲート絶縁膜およびゲート電極が形成されている半導体基板に対して、フッ素の注入処理が実施されている。
このような工程を実施することにより、ゲート絶縁膜にフッ素を導入させることができる。なお、特許文献１に係わる方法を採用した場合には、フッ素の濃度は、主に、ゲート電極とゲート絶縁膜との界面で高くなる。
Ｎ．Ｋｉｍｉｚｕｋａ等著、Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ２０００、ｐｐ９２ 特開２００１−２９１８６５号公報
しかし、ｐＭＯＳトランジスタのゲート電極にホウ素が添加されている場合において、上記特許文献１に係わる技術を適用した場合には、以下に示す問題があった。
つまり、上記の場合には、ゲート電極において、ホウ素とフッ素とが共存する状況が生じる。このような状況が生じると、ゲート電極からシリコン基板へのホウ素の漏れが加速されるという問題があった。当該ホウ素漏れの加速は、たとえば、Ｔ．Ａｏｙａｍａ等著、Ｊｏｕｒｎａｌ ｏｆ ａｐｐｌｉｅｄ ｐｈｙｓｉｃｓ、ｖｏｌ．７７、（１）、１９９５、ｐｐ４１７、において報告されている。
そして、上記のようにホウ素の漏れが加速されてしまうと、ｐＭＯＳトランジスタのしきい値電圧が変動してしまい、また当該しきい値電圧の標準偏差が大きくなるという問題が生じる。つまり、上記半導体基板へのホウ素漏れは、ｐＭＯＳトランジスタの性能に悪影響を及ぼす。
また、特許文献１に係わる技術では、フッ素は、ｎＭＯＳトランジスタのゲート絶縁膜等にも注入されている。このように、ｎＭＯＳトランジスタのゲート絶縁膜に対してもフッ素が注入されてしまうと、当該ｎＭＯＳトランジスタの性能が劣化する（つまり、ｎＭＯＳトランジスタの駆動電流が低下する）という問題が生じる。
そこで、本発明は、ｎＭＯＳトランジスタの性能を劣化させること無く、ｐＭＯＳトランジスタのＮＢＴＩ寿命の向上を図ることができるとともに、たとえばｐＭＯＳトランジスタのゲート電極にホウ素が含有されている場合において、当該ホウ素の半導体基板への漏れを抑制することができる、ＣＭＯＳ型半導体装置の製造方法および、ＣＭＯＳ型半導体装置を提供することを目的とする。
上記の目的を達成するために、本発明に係る請求項１に記載のＣＭＯＳ型半導体装置の製造方法は、（ａ）ｐＭＯＳトランジスタ形成領域、およびｎＭＯＳトランジスタ形成領域とを有する半導体基板を用意する工程と、（ｂ）前記ｐＭＯＳトランジスタ形成領域のすべてもしくは一部領域の半導体基板に対して、ハロゲン元素を導入する工程と、（ｃ）前記工程（ｂ）の後に、前記ｐＭＯＳトランジスタ形成領域の半導体基板上に、第一のゲート絶縁膜を形成する工程と、（ｄ）前記第一のゲート絶縁膜に対して、窒素を導入する工程とを、備えている。
また、請求項８に記載のＣＭＯＳ型半導体装置は、ｐＭＯＳトランジスタ形成領域、およびｎＭＯＳトランジスタ形成領域とを有する半導体基板と、前記ｐＭＯＳトランジスタ形成領域の前記半導体基板上に形成される、第一のゲート絶縁膜と、前記第一のゲート絶縁膜上に形成される、ゲート電極とを、備えており、前記第一のゲート絶縁膜の少なくとも一部には、少なくとも窒素とハロゲン元素が含まれており、前記半導体基板と前記第一のゲート絶縁膜との境界付近の前記ハロゲン元素の濃度は、前記第一のゲート絶縁膜と前記ゲート電極との境界付近の前記ハロゲン元素の濃度よりも、高い。
また、請求項９に記載のＣＭＯＳ型半導体装置は、ｐＭＯＳトランジスタ形成領域、およびｎＭＯＳトランジスタ形成領域とを有する半導体基板と、前記ｐＭＯＳトランジスタ形成領域の前記半導体基板上に形成される、絶縁膜と、前記絶縁膜上に形成される、金属酸化物を含む高誘電率膜と、前記高誘電率膜上に形成される、ゲート電極とを、備えており、前記絶縁膜の少なくとも一部には、少なくとも窒素とハロゲン元素が含まれており、前記半導体基板と前記絶縁膜との境界付近の前記ハロゲン元素の濃度は、前記ゲート電極と前記高誘電率膜との境界付近の前記ハロゲン元素の濃度よりも、高い。
本発明の請求項１に記載のＣＭＯＳ型半導体装置の製造方法は、（ａ）ｐＭＯＳトランジスタ形成領域、およびｎＭＯＳトランジスタ形成領域とを有する半導体基板を用意する工程と、（ｂ）前記ｐＭＯＳトランジスタ形成領域のすべてもしくは一部領域の半導体基板に対して、ハロゲン元素を導入する工程と、（ｃ）前記工程（ｂ）の後に、前記ｐＭＯＳトランジスタ形成領域の半導体基板上に、第一のゲート絶縁膜を形成する工程と、（ｄ）前記第一のゲート絶縁膜に対して、窒素を導入する工程とを、備えているので、ゲート電極にＢ（ホウ素）が含まれている場合において、当該ゲート電極にハロゲン元素が含有されることを抑制できる。したがって、当該ゲート電極から半導体基板へのＢ（ホウ素）の拡散を抑制することができる。また、半導体基板と第一のゲート絶縁膜との界面が安定する。したがって、ｐＭＯＳトランジスタのＮＢＴＩ寿命が向上するとともに、ドレイン電流の向上を図ることができる。
また、本発明の請求項８に記載のＣＭＯＳ型半導体装置は、ｐＭＯＳトランジスタ形成領域、およびｎＭＯＳトランジスタ形成領域とを有する半導体基板と、前記ｐＭＯＳトランジスタ形成領域の前記半導体基板上に形成される、第一のゲート絶縁膜と、前記第一のゲート絶縁膜上に形成される、ゲート電極とを、備えており、前記第一のゲート絶縁膜の少なくとも一部には、少なくとも窒素とハロゲン元素が含まれており、前記半導体基板と前記第一のゲート絶縁膜との境界付近の前記ハロゲン元素の濃度は、前記第一のゲート絶縁膜と前記ゲート電極との境界付近の前記ハロゲン元素の濃度よりも、高いので、請求項１に係わる製造方法により製造することができる。よって、Ｂ（ホウ素）のゲート電極からの漏れを加速することなく、ＮＢＴＩ寿命の向上を図ることができる。
また、本発明の請求項９に記載のＣＭＯＳ型半導体装置は、ｐＭＯＳトランジスタ形成領域、およびｎＭＯＳトランジスタ形成領域とを有する半導体基板と、前記ｐＭＯＳトランジスタ形成領域の前記半導体基板上に形成される、絶縁膜と、前記絶縁膜上に形成される、金属酸化物を含む高誘電率膜と、前記高誘電率膜上に形成される、ゲート電極とを、備えており、前記絶縁膜の少なくとも一部には、少なくとも窒素とハロゲン元素が含まれており、前記半導体基板と前記絶縁膜との境界付近の前記ハロゲン元素の濃度は、前記ゲート電極と前記高誘電率膜との境界付近の前記ハロゲン元素の濃度よりも、高いので、高誘電率膜を有するＭＯＳ構造を有するＣＭＯＳ型半導体装置の製造方法として、請求項１に係わる製造方法により製造することができる。よって、Ｂ（ホウ素）のゲート電極からの漏れを加速することなく、ＮＢＴＩ寿命の向上を図ることができる。
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
＜実施の形態１＞
本実施の形態に係わるＣＭＯＳ型半導体装置の製造方法を、工程断面図を用いて具体的に説明する。
まず、図１に示すように、ｐＭＯＳトランジスタ形成領域およびｎＭＯＳトランジスタ形成領域を有する、半導体基板１を用意する。ここで、半導体基板１はｐ型であり、当該半導体基板１として、たとえばシリコン基板等を採用することができる。
次に、図１に示すように、半導体基板１の表面内に素子分離膜２を形成する。当該素子分離膜２により、ｐＭＯＳトランジスタ形成領域とｎＭＯＳトランジスタ形成領域とが、電気的に分離される。ここで、当該素子分離膜２は、たとえば浅溝素子分離法を実施することにより、作成可能である。
次に、ｐＭＯＳトランジスタ形成領域の半導体基板１に対して、ｎウエル（図示せず）を形成する。また、ｎＭＯＳトランジスタ形成領域の半導体基板１に対して、ｐウエル（図示せず）を形成する。ここで、上記各ウエルは、以下の方法を施すことにより形成可能である。
たとえば、フォトリソグラフィー技術を実施することにより、半導体基板１上に、ｐＭＯＳトランジスタ形成領域に開口部を有するレジストを形成する。その後、当該レジストをマスクとして使用して、Ｐ（リン）イオンを打ち込む。これにより、ｐＭＯＳトランジスタ形成領域の半導体基板１に対して、ｎウエルを形成することができる。
また、たとえば、別途フォトリソグラフィー技術を実施することにより、半導体基板１上に、ｎＭＯＳトランジスタ形成領域に開口部を有するレジストを形成する。その後、当該レジストをマスクとして使用して、ＢＦ2イオンを打ち込む。これにより、ｎＭＯＳトランジスタ形成領域の半導体基板１に対して、ｐウエルを形成することができる。
次に、ｐＭＯＳトランジスタ形成領域の半導体基板１に対して、所望量のＡｓイオンを打ち込む。また、ｎＭＯＳトランジスタ形成領域の半導体基板１に対して、所望量のＢ（ホウ素）イオンを打ち込む。その後、半導体基板１に対して、窒素雰囲気中において、温度約８５０℃、時間約１０秒間の熱処理を施す。当該イオン注入処理後の熱処理により、不純物を活性化させることができる。なお、当該イオン注入処理や熱処理を施すのは、後に形成される各トランジスタのしきい値電圧を調整するためである。
次に、半導体基板１に対して、通常の洗浄処理および希フッ酸を用いた溶解処理を施す。これにより、半導体基板１の清浄表面を露出させる。
次に、上記工程までが施された半導体基板１を、酸素を含有する雰囲気中に導入し、当該半導体基板１に対して熱処理を施す。これにより、図２に示すように、半導体基板１上に、所定の膜厚（たとえば、６ｎｍ程度）の酸化シリコン膜３を形成する。
次に、酸化シリコン膜３を覆うように、半導体基板１に対してレジスト４を塗布する。そして、フォトリソグラフィー技術を施すことにより、ｐＭＯＳトランジスタ形成領域が開口するように、当該レジスト４を選択的に除去する。当該レジスト４を選択的に除去した後の様子を、図３に示す。図３に示すように、レジスト４の開口部（選択的に除去した部分）からは、ｐＭＯＳ形成領域に形成された酸化シリコン３等が露出している。
次に、図４に示すように、上記レジスト４をマスクとして使用して、ｐＭＯＳトランジスタ形成領域の半導体基板１に対して、フッ素イオン等のハロゲン元素５を導入する。当該ハロゲン元素５の導入は、たとえば、フッ素イオンの濃度が４×１０14／ｃｍ2程度で、イオン加速電圧が１２ｋＶ程度の条件にて、行うことができる。
なお、当該ハロゲン元素５の導入に際して、ｎＭＯＳトランジスタ形成領域は、レジスト４によりマスクされている。したがって、当該ｎＭＯＳトランジスタ形成領域には、ハロゲン元素５は導入されない。
また、上記では、半導体基板１に対して、フッ素イオン注入処理を行う場合について言及した。しかし、上記マスクが形成されている半導体基板１に対して、フッ素等を用いたプラズマ処理（活性ハロゲン処理と把握できる）を施しても良い。いずれの場合においても、より実用的な方法により、ｐＭＯＳトランジスタ形成領域の半導体基板１の表面付近に、フッ素等のハロゲン元素５を導入することができる。
次に、図５に示すように、レジスト４を除去する。その後、半導体基板１を窒素雰囲気中に導入し、当該半導体基板１に対して、９００℃程度の温度で、１０分間程度、熱処理を施す。これにより、イオン注入処理による、半導体基板１のダメージを回復させることができる。
なお、ハロゲン元素５（本実施の形態では、フッ素）の半導体基板１等への含有状況を確認するため、上記ダメージ回復後の半導体基板１に対して、フッ素の分布を測定した。当該測定は、二次イオン質量分析法（ＳＩＭＳ）により行った。当該測定結果を、図６に示す。
図６の測定結果は、ｐＭＯＳトランジスタ形成領域における、半導体基板１および酸化シリコン膜３中に含まれるフッ素の分布を示している。ここで、縦軸は、フッ素濃度（任意単位ａ．ｕ．）である、また横軸は、酸化シリコン膜３の表面からの深さ（ｎｍ）である。
図６から分かるように、フッ素は、酸化シリコン膜３から半導体基板１に至って、幅広く分布している。しかし、フッ素は、酸化シリコン膜３と半導体基板１との境界付近に集まる傾向にあることに、注目すべきである。なお、酸化シリコン膜３の表面付近において、フッ素濃度が上昇しているように見える。しかし、これは、周知の通り測定誤差であり、実際のフッ素濃度とは異なる。
さて、上記工程により半導体基板１のダメージを回復させた後、半導体基板１に対して、希フッ酸による溶解処理を施す。これにより、図７に示すように、酸化シリコン膜３を除去し、半導体基板１の表面を再び露出させる。
次に、半導体基板１を、酸素を含有している雰囲気中に導入し、熱処理を施す。これにより、図８に示すように、半導体基板１上の所定の領域に、酸化シリコン膜から成る、所定の膜厚の各ゲート絶縁膜６，７が形成される。具体的に、ｐＭＯＳトランジスタ形成領域の半導体基板１上にゲート絶縁膜６が形成され、ｎＭＯＳトランジスタ形成領域の半導体基板１上にゲート絶縁膜７が形成される。
なお、当該ゲート絶縁膜６の形成の際に、ハロゲン元素（フッ素）５は、半導体基板１からゲート絶縁膜６へと拡散する。また、ゲート絶縁膜６，７の形成は、同時に行っても良く、または別個独立に行っても良い。
次に、各ゲート絶縁膜６，７に対して、たとえば活性窒素処理により、窒素を導入する。
なお、ハロゲン元素５（本実施の形態では、フッ素）の半導体基板１等への含有状況を再び確認するため、上記ゲート絶縁膜６，７への窒素導入が行われた後の半導体基板１に対して、フッ素の分布を測定した。当該測定は、二次イオン質量分析法（ＳＩＭＳ）により行った。当該測定結果を、図９に示す。
図９の測定結果は、ｐＭＯＳトランジスタ形成領域における、半導体基板１およびゲート絶縁膜６中に含まれるフッ素の分布を示している。ここで、縦軸は、フッ素濃度（任意単位ａ．ｕ．）である。また、横軸は、ゲート絶縁膜６の表面からの深さ（ｎｍ）である。
図９から分かるように、図６の測定結果と比較して、フッ素の濃度が減少している。これは、酸化シリコン膜３中のフッ素が、酸化シリコン膜３の除去と同時に取り除かれた事、およびその後の酸化処理中に外方へ拡散された事等が、原因であると考えられる。
また、図９に示されているように、フッ素が、ゲート絶縁膜６と半導体基板１との境界付近に集中する傾向にある。これにより、ゲート絶縁膜６と半導体基板１との界面欠陥に、フッ素を結合させることができ、当該界面における不活性化効果が期待できる。
なお、ゲート絶縁膜膜６の表面付近において、フッ素濃度が上昇しているように見える。しかし、これは、周知の通り測定誤差であり、実際のフッ素濃度とは異なる。
さて、各ゲート絶縁膜６，７の形成後、半導体基板１に対して、モノシランをソースガスとして用いる、周知の化学気相成長法を施す。これにより、半導体基板１上に、膜厚１３０ｎｍ程度の多結晶シリコン膜を堆積することができる。
その後、ｐＭＯＳトランジスタ形成領域に形成されている多結晶シリコン膜に対して、Ｂイオンを注入する。また、ｎＭＯＳトランジスタ形成領域に形成されている多結晶シリコン膜に対して、Ｐイオンを注入する。ここで、Ｂイオンの注入は、濃度５×１０15／ｃｍ2程度、加速電圧２ｋＶ程度の条件にて、行うことができる。また、Ｐイオンの注入は、濃度５×１０15／ｃｍ2程度、加速電圧１５ｋＶ程度の条件にて、行うことができる。
次に、フォトリソグラフィー技術とドライエッチング処理とを施す。これにより、図１０に示すように、各ゲート絶縁膜６，７上に、ゲート電極８，９を各々形成することができる。具体的に、ゲート絶縁膜６上には、ｐ＋型のゲート電極８が形成される。また、ゲート絶縁膜７上には、ｎ＋型のゲート電極９が形成される。
次に、ゲート電極８の両脇の半導体基板１に対して、Ｂイオンを注入する。また、ゲート電極９の両脇の半導体基板１に対して、Ａｓイオンを注入する。これにより、図１１に示すように、ｐＭＯＳトランジスタ形成領域の半導体基板１の表面内に、ｐ型の低濃度不純物拡散領域１０が形成され、また、ｎＭＯＳトランジスタ形成領域の半導体基板１の表面内に、ｎ型の低濃度不純物拡散領域１１が形成される。
ここで、Ｂイオンの注入処理は、たとえば、濃度３×１０14／ｃｍ2程度、加速電圧１ｋＶ程度の条件にて、行うことができる。また、Ａｓイオンの注入処理は、たとえば、濃度３×１０14／ｃｍ2程度、加速電圧５ｋＶ程度の条件にて、行うことができる。
次に、モノシランと亜酸化窒素とをソースガスとして用いる、周知の化学気相成長法を施す。これにより、半導体基板１上に、膜厚１００ｎｍ程度の酸化シリコン膜を堆積することができる。
次に、当該酸化シリコン膜に対して、異方性ドライエッチング処理を施す。これにより、図１２に示すように、ゲート電極８の両側面にサイドウォール１２を形成し、また、ゲート電極９の両側面にサイドウォール１３を形成する。
次に、ゲート電極８の両脇の半導体基板１に対して、Ｂイオンを注入する。また、ゲート電極９の両脇の半導体基板１に対して、Ａｓイオンを注入する。これにより、図１３に示すように、ｐＭＯＳトランジスタ形成領域の半導体基板１の表面内に、ｐ型の高濃度不純物拡散領域１４が形成され、また、ｎＭＯＳトランジスタ形成領域の半導体基板１の表面内に、ｎ型の高濃度不純物拡散領域１５が形成される。
ここで、Ｂイオンの注入処理は、たとえば、濃度５×１０15／ｃｍ2程度、加速電圧３ｋＶ程度の条件にて、行うことができる。また、Ａｓイオンの注入処理は、たとえば、濃度５×１０15／ｃｍ2程度、加速電圧１０ｋＶ程度の条件にて、行うことができる。
次に、上記不純物拡散領域１４，１５等が形成されている半導体基板１に対して、温度１０２５℃程度、１０秒間程度の熱処理を施す。これにより、上記低濃度不純物拡散領域１０，１１および高濃度不純物拡散領域１４，１５を、電気的に活性化させることができる。
次に、Ｓｉ（ＯＣ２Ｈ５）４（テトラエトキシシラン）をソースガスとして用いて、化学気相成長法を施す。これにより、ゲート電極８，９を覆うように、半導体基板１上に、膜厚６００ｎｍ程度の酸化シリコン膜を堆積することができる。その後、当該酸化シリコン膜の上面に対して、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を施し、酸化シリコン膜の上面を平坦化することができる。このようにして、図１４に示すように、半導体基板１上に、層間絶縁膜１６が形成される。
次に、フォトリソグラフィー技術とドライエッチング処理とを実施する。これにより、図１５に示すように、層間絶縁膜１６に対して、コンタクトホール１６ａを形成する。その後、化学気相成長法およびスパッタリング処理を実施し、コンタクトホール１６ａ内に充填するように、たとえばタングステンを層間絶縁膜１６上に形成する。さらに、フォトリソグラフィー技術およびドライエッチング処理を実施する。これにより、図１５に示すように、層間絶縁膜１６内においてビアプラグ１７が形成され、層間絶縁膜１６上に、当該ビアプラグ１７と接続する配線１８が形成される。
以上までの工程により、本実施の形態に係わるＣＭＯＳ型半導体装置を完成させることができる（図１５）。
なお、上記では省略しているが、実際のＣＭＯＳ型半導体装置の製造方法では、より複雑な構造のサイドウォールの形成、自己整合シリサイデーション、および銅などの多層配線形成等の工程が施される。
以上のように、本実施の形態に係わるＣＭＯＳ型半導体装置では、ｐＭＯＳトランジスタ形成領域の半導体基板１に対して、ハロゲン元素５を導入し、その後に、ｐＭＯＳトランジスタ形成領域の半導体基板１上に、ゲート絶縁膜６を形成している。
したがって、上記のようゲート絶縁膜６上に、ホウ素を含有するゲート電極８を形成したとしても、ハロゲン元素５は、ゲート電極８にまで拡散することは、ほとんど無い。よって、ハロゲン元素５とホウ素とがゲート電極８内において、共存することを抑制することができる。以上により、ゲート電極８から半導体基板１へのホウ素漏れの加速を抑制することができる。つまり、ｐＭＯＳトランジスタのしきい値電圧を安定化させることができる。
また、上記本実施の形態に係わるＣＭＯＳ型半導体装置の製造方法を採用したとする。つまり、ｐＭＯＳトランジスタ形成領域の半導体基板１に対して、ハロゲン元素５を導入し、その後に、ｐＭＯＳトランジスタ形成領域の半導体基板１上に、ゲート絶縁膜６を形成したとする。
このような場合には、図９の測定結果からも分かるように、製造されるＣＭＯＳ型半導体装置は、以下に示す特徴を有する。
つまり、ｐＭＯＳトランジスタにおいて、半導体基板１とゲート絶縁膜６との境界付近のハロゲン元素５の濃度は、ゲート絶縁膜６とゲート電極８との境界付近のハロゲン元素５の濃度よりも、高くなる。
また、本実施の形態に係わるＣＭＯＳ型半導体装置の製造方法では、ｐＭＯＳトランジスタ形成領域の半導体基板１に対して、ハロゲン元素５を導入し、その後に、ｐＭＯＳトランジスタ形成領域の半導体基板１上に、ゲート絶縁膜６を形成し、その後に、当該ゲート絶縁膜６に対して、窒素を導入を行っている。つまり、ゲート絶縁膜６へハロゲン元素５を導入した後に、当該ゲート絶縁膜６への窒素の導入を行っている。
したがって、半導体基板１とゲート絶縁膜６の界面を、より安定化させることができる（つまり、当該界面付近に窒素が存することを抑制できる）。これは、たとえば水素等よりも脱離し難いハロゲン元素５が、図９等からも分かるように、当該界面に集中して存しており、当該ハロゲン元素５が当該界面の欠陥を終端しているからである。
このように、本実施の形態に係わる製造方法では、半導体基板１とゲート絶縁膜６との界面がより安定しているので、ｐＭＯＳトランジスタのＮＢＴＩ寿命の向上および、初期特性の向上（ドレイン電流の向上）を図ることができる。
なお、ゲート絶縁膜６への窒素導入前における、当該ゲート絶縁膜６へのハロゲン元素５の導入が、半導体基板１とゲート絶縁膜６との界面の安定性に寄与していることは、定性的結果を示す図１６からも明らかである。
また、本実施の形態に係わる製造方法を採用することにより、半導体基板１とゲート絶縁膜６との界面がより安定していること、ｐＭＯＳトランジスタのＮＢＴＩ寿命の向上していること、およびｐＭＯＳトランジスタの初期特性の向上（ドレイン電流の向上）していることは、図１７，１８，１９から明らかである。
ここで、図１６において、横軸は、活性窒素処理によってゲート絶縁膜６への窒素導入を行う前の酸化膜容量換算膜厚（ｎｍ）を示している。縦軸は、ゲート絶縁膜６への窒素導入による酸化膜容量換算膜厚の減少量（ｎｍ）を示している。
一般的に、酸化シリコン膜に対して活性窒素処理を施すと、その酸化膜容量換算膜厚は減少する。これは、表面付近の酸素が窒素に置換され、窒化シリコンに近い物質に転化し、これに伴って誘電率が上昇するからだと考えられている。当該酸化膜換算膜厚の減少量は、窒化される酸化シリコン膜の膜厚がある程度厚い場合には一定であるが、３ｎｍ以下に薄くしていくと、減少量が減じていく。これは、活性窒素処理の際に何らかの界面反応が発生するようになり、その物理的な膜厚が増加する効果であると理解されている（Ｃ．−Ｈ．Ｃｈｅｎら、Ｅｌｅｃｔｒｏｎｉｃｓ ｌｅｔｔｅｒｓ，ｖｏｌ．３７、ｎｏ．２２、ｐｐ．１３６７，２００１）。
したがって、図１６において、傾きが小さければ小さいほど、半導体基板１とゲート絶縁膜６との界面反応が少ないことを示している。発明者の検討では、この界面反応はトランジスタの駆動電流に悪影響を及ぼすことが分かっている。
なお、酸化膜容量換算膜厚とは、別の誘電率膜において誘起する電子または正孔の密度と、同じ密度の電子等を誘起することができる場合の、シリコン酸化膜の膜厚のことである。また、酸化膜容量換算膜厚の測定（導出）は、Ｓ．Ｓａｉｔｏ等著、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ Ｖｏｌ．２３（２００２）のｐｐ３４８に開示されている方法を採用した。
技術の進歩に伴って、ＣＭＯＳ型半導体装置におけるゲート絶縁膜の膜厚は減少し続けており、現在の最先端品では、ゲート絶縁膜の膜厚は、約１．５ｎｍ程度もしくは、これ以下である。
したがって、図１６の横軸において、１．５ｎｍ付近のデータに着目する。すると、ゲート絶縁膜６へのフッ素の導入を多くすると、データの傾きは、小さくなっており、活性窒素処理によって生じる界面反応が抑制されていることが分かる。
したがって、図１６の測定結果が示すように、ゲート絶縁膜６への窒素導入前における、当該ゲート絶縁膜６へのハロゲン元素５の導入が、半導体基板１とゲート絶縁膜６との界面の安定化に寄与していると言うことができる。
また、図１７は、本発明を適用した場合のｐＭＯＳトランジスタにおけるゲート絶縁膜６の酸化膜容量換算膜厚と、他の技術を適用した場合のｐＭＯＳトランジスタにおけるゲート絶縁膜の酸化膜容量換算膜厚とを比較した、測定結果である。
ここで、他の技術とは、ゲート絶縁膜へのフッ素の導入を行わない技術と、ゲート絶縁膜およびゲート電極形成後に当該ゲート電極等へのフッ素の導入を行う技術（特許文献１に係わる技術）とである。当該特許文献１に係わる技術では、フッ素イオンの導入は、濃度１×１０14／ｃｍ2程度、加速電圧１０ｋＶ程度の条件にて、行った。
なお、発明者が検討したところ、この手法を用いた場合には、ゲート電極からのＢ漏れが顕著になる副作用があり、その副作用の大きさは、ゲート電極へのフッ素導入量と正の相関があった。Ｂ漏れを許容範囲に抑制できる最大フッ素導入量が１×１０14／ｃｍ2であったので、当該条件を用いた。
図１７から分かるように、本発明に係わる製造方法を用いてフッ素の導入を行った場合には、最も薄い酸化膜容量換算膜厚が得られる。これは、前述したように界面反応抑制効果だと考えられる。
また、図１８は、本発明を適用した場合のｐＭＯＳトランジスタのＮＢＴＩ劣化の度合いと、他の技術を適用した場合のｐＭＯＳトランジスタのＮＢＴＩ劣化の度合いとを比較した、測定結果である。ここで、図１８の縦軸であるＮＢＴＩ劣化によるしきい値電圧の変化量が小さいほど、ＮＢＴＩ寿命が長いと言える。なお、当該測定は、温度１２５℃、ゲート電圧−１．９Ｖ、ソース／ドレイン／ｎウエルを接地し、時間１００００秒間のストレス条件を与えることにより、実施した。
図１８から分かるように、本発明に係わる製造方法を用いて製造されたｐＭＯＳトランジスタの方が、他の技術を用いて製造されたｐＭＯＳトランジスタよりも、ＮＢＴＩ寿命が長い。
具体的に、フッ素を導入しない場合の劣化量を１００とすると、本発明を適用した場合には、劣化量は約７５であった。また、フッ素を導入する本発明を適用した場合の劣化量は約９０であった。当該比較から分かるように、本発明を適用することにより、劣化の進行を抑制できている。つまり、本発明を適用することにより、ＮＢＴＩ寿命を向上させることができる（上記劣化進行の抑制効果量を、ＮＢＴＩ寿命量に換算した場合、他の技術を適用した場合と比較して、本発明を適用した場合のＮＢＴＩ寿命は、約３倍長くなる）。
したがって、本実施の形態に係わる製造方法を用いた場合には、ｐＭＯＳトランジスタのＮＢＴＩ寿命が、フッ素を導入しない場合より向上していると言える。従来技術によってフッ素を導入した場合においてもＮＢＴＩ寿命を延ばす効果があるが、本発明の技術の効果の方がより顕著である。
このように、本発明の技術によって高いＮＢＴＩ寿命延長効果が得られたのは、フッ素の導入量の増加が原因であると考えている。しかし、半導体基板１とゲート絶縁膜６との間における界面反応の抑制効果も起因している可能性がある。
また、図１９は、本発明を適用した場合のｐＭＯＳトランジスタのドレイン電流値と、他の技術を適用した場合のｐＭＯＳトランジスタのドレイン電流値とを比較した、測定結果である。なお、当該測定は、ゲート長０．６μｍ、ゲート幅１０μｍのｐＭＯＳトランジスタに対して、ゲート電圧−１Ｖ、ドレイン電圧−１Ｖを印加することにより、実施した。
なお、本発明の適用によって、ｐＭＯＳトランジスタのしきい値電圧は、フッ素を導入しない従来技術に比べて約６０ｍＶ正方向にシフトする。また、フッ素を導入する従来技術を適用した場合には、ｐＭＯＳトランジスタのしきい値電圧は、フッ素を導入しない従来技術に比べて約１５ｍＶ正方向にシフトする。これらのシフトはいずれも、フッ素導入に起因する。ここで、測定対象とする各ｐＭＯＳトランジスタでは、基板中の不純物濃度の調整によって、しきい値電圧を合わせている。
図１９から分かるように、本発明に係わる製造方法を用いて製造されたｐＭＯＳトランジスタの方が、他の技術を用いて製造されたｐＭＯＳトランジスタよりも、約７％程度、ドレイン電流値が大きい。当該ドレイン電流値の増加は、フッ素の導入によって、ゲート絶縁膜６の酸化膜容量換算膜厚が薄くなった効果だけでは説明できない。したがって、前述のように活性窒素処理の際の界面反応を抑制も寄与していると考えられる。
したがって、本実施の形態に係わる製造方法を用いた場合には、ｐＭＯＳトランジスタの初期特性が、より向上していると言える。
また、発明者らは、ｎＭＯＳトランジスタ形成領域の半導体装置に対しても、ハロゲン元素５の導入を試み、形成されたｎＭＯＳトランジスタにおける、当該ハロゲン元素５の影響を調べた（測定した）。当該測定は、ゲート長０．６μｍ、ゲート幅１０μｍのｎＭＯＳトランジスタに、ゲート電圧１Ｖ、ドレイン電圧１Ｖを加えることにより、行った。ここで、しきい値電圧を適正値に揃えるため、半導体基板への不純物の注入量を調整した。
結果、ｎＭＯＳトランジスタ形成領域の半導体基板１に対して、ハロゲン元素５を導入した場合には、ｎＭＯＳトランジスタのドレイン電流が低下することが分かった。具体的に、上記条件の下、測定を行った結果、ｎＭＯＳトランジスタ形成領域の半導体基板１に、フッ素を導入することにより、ドレイン電流は、約３％低下した。
以上により、本実施の形態に係わる製造方法では、ｎＭＯＳトランジスタ形成領域の半導体基板１に対して、ハロゲン元素５の注入は行っていない。したがって、ｎＭＯＳトランジスタのドレイン電流の低下を、防止することができる。
また、ハロゲン元素５の導入として、他に塩素イオン等の導入を試みた（加速電圧２５ｋＶ、導入量２×１０14／ｃｍ2程度）。当該場合においても、ｐＭＯＳトランジスタにおける上記Ｂ（ホウ素）の漏れを抑制したまま、ＮＢＴＩ寿命が向上する効果が得られた。しかし、当該効果は、ハロゲン元素５としてフッ素を用いた場合よりも、低かった。
つまり、ハロゲン元素５としてフッ素を適用することにより、上記各効果を、より発揮させることができる。
また、本実施の形態に係わる製造方法では、ゲート絶縁膜６への窒素の導入方法として、活性窒素処理を採用している。他の手法としては、たとえば亜酸化窒素、一酸化窒素、アンモニアガスなどを含有する雰囲気中での熱処理も考えられる。しかし、これらの手法は、ゲートリーク電流の抑制効果やＮＢＴＩ信頼性の点で劣る。
また、本実施の形態に係わる製造方法では、ｐＭＯＳトランジスタのゲート絶縁膜６と、ｎＭＯＳトランジスタのゲート絶縁膜７とを、同時に形成している。したがって、製造工程の簡略化を図ることができる。
＜実施の形態２＞
実施の形態１では、説明の簡略化のために、半導体基板上に高速論理回路のみを構成する場合（つまり、半導体基板上に一種類の膜厚のゲート絶縁膜を形成する場合）について、言及した。
しかし、現在の先端半導体集積回路は一般的に、同一半導体基板上に、２種類以上の膜厚の異なるゲート絶縁膜が形成されている。たとえば、高速論理回路と入出力回路から成るデジタル回路を構成する場合、または、前記デジタル回路の他にアナログ回路をも構成する場合等である。
上記例示において、高速論理回路は、高速動作が要求されるので、各ＭＯＳトランジスタのゲート絶縁膜は、比較的薄く、他の回路（入出力回路等）を構成するＭＯＳトランジスタのゲート絶縁膜の膜厚は、比較的厚い。
このような、２種類以上の膜厚の異なるゲート絶縁膜を有する半導体集積回路の製造においても、本発明を適用することができ、これを、本実施の形態において説明する。ここで、ゲート絶縁膜が比較的薄いＣＭＯＳトランジスタに対して、実施の形態１の製造方法が適用されている。
以下、本実施の形態に係わる製造方法を、工程断面図を用いて具体的に説明する。なお、以下の説明では、一例として、半導体基板上に、高速論理回路と入出力回路とが形成された、デジタル型の半導体装置（半導体集積回路）の製造方法を念頭に説明を行う。
また、以下の説明では、高速動作が要求される高速論理回路を構成する、ｐＭＯＳトランジスタもしくはｎＭＯＳトランジスタを、コアｐＭＯＳトランジスタもしくはコアｎＭＯＳトランジスタと称する。また、入出力回路を構成するＭＯＳトランジスタを、Ｉ／ＯｐＭＯＳトランジスタもしくはＩ／ＯｎＭＯＳトランジスタと称する。
まず、図２０に示すように、第一の領域、第二の領域、第三の領域、および第四の領域を有する半導体基板１を用意する。そして、実施の形態１と同様に、当該半導体基板１の表面内に、素子分離膜２を形成する。図２０から分かるように、当該素子分離膜２により、それぞれの領域（第一の領域ないし第四の領域）は、相互に、電気的に分離されている。
ここで、第一の領域には、コアｐＭＯＳトランジスタが形成される。また、第二の領域には、コアｎＭＯＳトランジスタが形成される。また、第三の領域には、Ｉ／ＯｐＭＯＳトランジスタが形成される。また、第四の領域には、Ｉ／ＯｎＭＯＳトランジスタが形成される。
次に、実施の形態１と同様に、各ウエルの形成や各トランジスタのしきい値電圧の調整等のために、半導体基板１の所定の領域に、所定のイオン注入処理等を施す。
次に、半導体基板１の表面に対して、通常の洗浄処理および希フッ酸を用いた溶解処理を施す。これにより、半導体基板１の清浄表面を露出させる。
次に、半導体基板１に対して、酸素を含有する雰囲気中に導入し、当該半導体基板１に対して熱処理を施す。これにより、図２１に示すように、半導体基板１上に、所定のパターン、所定の膜厚（たとえば、６ｎｍ程度の膜厚であり、比較的厚い膜厚であると把握できる）の酸化シリコン膜２１を形成する。
次に、酸化シリコン膜２１を覆うように、半導体基板１に対してレジスト２２を塗布する。そして、フォトリソグラフィー技術を施すことにより、第一の領域が開口するように、当該レジスト２２を選択的に除去する。当該レジスト２２を選択的に除去した後の様子を、図２２に示す。図２２に示すように、レジスト２２の開口部からは、第一の領域に形成された酸化シリコン膜２１等が露出している。
次に、図２３に示すように、上記レジスト２２をマスクとして使用して、第一の領域の半導体基板１に対して、フッ素イオン等のハロゲン元素５を導入する。当該ハロゲン元素５の導入は、たとえば、フッ素イオンの濃度が４×１０14／ｃｍ2程度で、イオン加速電圧が１２ｋＶ程度の条件にて、行うことができる。
なお、当該ハロゲン元素５の導入に際して、少なくとも第二の領域等は、レジスト２２によりマスクされている（図２３）。したがって、少なくとも第二の領域には、ハロゲン元素５は導入されない。
次に、レジスト２２を除去する。その後、半導体基板１を窒素雰囲気中に導入し、当該半導体基板１に対して、９００℃程度の温度で、１０分間程度、熱処理を施す。これにより、イオン注入処理による、半導体基板１のダメージを回復させることができる。
ここで再び、酸化シリコン膜２１を覆うように、半導体基板１に対してレジスト２３を塗布する。そして、フォトリソグラフィー技術を施すことにより、第一の領域および第二の領域が開口するように、当該レジスト２３を選択的に除去する。当該レジスト２３を選択的に除去した後の様子を、図２４に示す。図２４に示すように、レジスト２３の開口部からは、第一の領域および第二領域の各々に形成された酸化シリコン膜２１が露出している。
次に、上記レジスト２３をマスクとして使用して、半導体基板１に対して、希フッ酸による溶解処理を施す。これにより、図２５に示すように、第一の領域および第二の領域に形成されている酸化シリコン膜２１を除去し、当該第一の領域および第二の領域の半導体基板１の表面を再び露出させる。
次に、半導体基板１に対して、硫酸加水水溶液を用いた溶解処理を施す。これにより、レジスト２３を除去する。その後、アンモニア加水および塩酸加水を用いて、半導体基板１の洗浄処理を施す。当該洗浄処理により、図２６に示すように、第三の領域および第四の領域に形成されている酸化シリコン膜２１ａの膜厚が、減少する（たとえば、６ｎｍ程度から４ｎｍ程度まで減少する）。
なおここで、硫酸過水水溶液とは、硫酸および過酸化水素水を含有する水溶液のことである。また、アンモニア過水水溶液とは、アンモニアおよび過酸化水素水を含有する水溶液のことである。また、塩酸過水水溶液とは、塩酸および過酸化水素水を含有する水溶液のことである。
次に、半導体基板１を、酸素を含有している雰囲気中に導入し、熱処理を施す。これにより、図２７に示すように、第一の領域および第二の領域の半導体基板１上に、所定の膜厚（たとえば、１．４ｎｍ程度）の酸化シリコン膜２４が形成される。なお、当該酸化シリコン膜２４の形成の際に、ハロゲン元素（フッ素）５は、半導体基板１から酸化シリコン膜２４へと拡散する。
次に、各酸化シリコン膜２１ａ，２４に対して、たとえば活性窒素処理により、窒素を導入する。
これにより、図２８に示すように、第一の領域の半導体基板１上には、ハロゲン元素５を含有するＳｉＯＮ膜２５（コアｐＭＯＳトランジスタのゲート絶縁膜と把握できる）が形成される。また、第二の領域の半導体基板１上には、ハロゲン元素５を含有しないＳｉＯＮ膜２６（コアｎＭＯＳトランジスタのゲート絶縁膜と把握できる）が形成される。
また、第三の領域の半導体基板１上には、ハロゲン元素５を含有しないＳｉＯＮ膜２７（Ｉ／ＯｐＭＯＳトランジスタのゲート絶縁膜と把握できる）が形成される。また、第四の領域の半導体基板１上には、ハロゲン元素５を含有しないＳｉＯＮ膜２８（Ｉ／ＯｎＭＯＳトランジスタのゲート絶縁膜と把握できる）が形成される。
ここで、実施の形態１で説明したように、半導体基板１とＳｉＯＮ膜２５との境界付近において、ハロゲン元素５が集中している。
なお、各々のＳｉＯＮ膜２５〜２８について、酸化膜容量換算膜厚の測定を行った。結果は、以下の通りである。
ＳｉＯＮ膜２５の酸化膜容量換算膜厚は、１．１８ｎｍである。また、ＳｉＯＮ膜２６の酸化膜容量換算膜厚は、１．２０ｎｍである。また、膜厚が４．０ｎｍ程度以上（図２７を用いて説明した工程において、第一の領域および第二の領域の半導体基板１上に、膜厚１．４ｎｍ程度の酸化シリコン膜２４を形成する際に、第三の領域および第四の領域の半導体基板１上の膜厚は、４．０ｎｍ程度以上となる）であるＳｉＯＮ膜２７，２８の酸化膜容量換算膜厚は、各々４．２０ｎｍである。
その後の、ゲート電極等の形成方法は実施の形態１と同様なので、ここでの説明は省略する。
以上のように、同一半導体基板１上に形成され、膜厚の異なるゲート絶縁膜を有する、一般的な半導体装置（半導体集積回路）の製造においても、本発明に係わる技術（具体的に、実施の形態１に係わる技術）を適用することができる。
なお、上記では、２種類の膜厚の異なるゲート絶縁膜を、同一半導体基板１上に形成する場合に、本発明に係わる技術を適用する形態について言及した。しかし、同一半導体基板１上に、３種類以上の異なる膜厚を有するゲート絶縁膜が形成される、半導体集積回路の製造においても、本発明に係わる技術を適用できることは、言うまでも無い。
また、本実施の形態においても、高速論理回路を形成するｐＭＯＳトランジスタにおいて、実施の形態１で説明した効果が得られることは、言うまでも無い。
また、上記では、フッ素等のハロゲン元素５の導入は、コアｐＭＯＳトランジスタが形成される、第一の領域の半導体基板１に対してのみ行った。しかし、当該ハロゲン元素５の導入は、他の領域の半導体基板１に対して行っても良い。
たとえば、Ｉ／ＯｐＭＯＳトランジスタが形成される、第三の領域の半導体基板１に対しても、フッ素等のハロゲン元素５の導入を行っても良い。このように、第三の領域の半導体基板１に対して、ハロゲン元素５を導入することにより、Ｉ／ＯｐＭＯＳトランジスタのＮＢＴＩ寿命を向上させる等の効果を、得ることができる。
ただし、第三の領域の半導体基板１に対してハロゲン元素５を導入する場合には、以下のことに留意すべきである。
つまり、図２４，２５で示した工程からも分かるように、第三の領域に形成された酸化シリコン膜２１は、除去されない。ところで、たとえば図６，９の測定結果から分かるように、酸化シリコン（図５に示す酸化シリコン３）の除去により、導入されたハロゲン元素５の一部は、取り除かれる。
しかし、上記のように、第三の領域に形成された酸化シリコン膜２１は、除去されない。よって、第一の領域の半導体基板１に対してハロゲン元素５を導入する際に、同時に、第三の領域の半導体基板１に対してハロゲン元素５を導入したとする。すると、Ｉ／ＯｐＭＯＳトランジスタのゲート絶縁膜（最終状態のＳｉＯＮ膜２７）には、コアｐＭＯＳトランジスタのゲート絶縁膜（最終状態のＳｉＯＮ膜２５）よりも、多くのハロゲン元素５が導入されることになる。
このように、多量のハロゲン元素５が、Ｉ／ＯｐＭＯＳトランジスタのゲート絶縁膜に導入されることを、望まない場合には、ハロゲン元素５の導入工程を、別工程で行うべきである。つまり、フォトリソグラフィー工程とイオン注入等のイオン導入工程とを、一組として、当該一組のイオン導入工程を、別々に行うべきである。
また、コアｐＭＯＳトランジスタのゲート絶縁膜に含有させるハロゲン元素５の濃度と、Ｉ／ＯｐＭＯＳトランジスタのゲート絶縁膜に含有させるハロゲン元素５の濃度とが、異なるように半導体装置を設計した場合にも、ハロゲン元素５の導入工程は、別工程で行うことが望ましい（つまり、上記一組のイオン導入工程を別個独立に実施することが望ましい）。
また、フッ素を導入する領域定義の別の例を挙げる。
先端ＣＭＯＳ型半導体集積回路においては、ゲート絶縁膜の膜厚だけ無く、しきい値電圧も複数設定することが普通となっている。そして、当該しきい値電圧の設定は、シリコン基板１へ導入する不純物濃度に差をつけることにより、実現される。すなわち、複数のコアｐＭＯＳトランジスタにおいて、各ｐＭＯＳトランジスタのしきい値電圧が、各々異なることが普通である。
本発明に係わる技術によるコアｐＭＯＳトランジスタのゲート絶縁膜６へのフッ素導入は、しきい値電圧を正にシフトさせる。したがって、しきい値電圧を大きく負に設定したい場合には、しきい値電圧を正にシフトさせることが障害となる。したがって、複数のコアｐＭＯＳトランジスタのうち、しきい値電圧を大きく負に設定するコアｐＭＯＳトランジスタには、フッ素を導入しない方が好適な場合もあり得る。
フッ素を導入する領域定義について、さらに別の例を挙げる。
フッ素の導入をｎＭＯＳトランジスタに対して行った場合にも、しきい値電圧は正方向にシフトする。したがって、ｎＭＯＳトランジスタのしきい値電圧を大きく正に設定する場合には、フッ素を当該ｎＭＯＳトランジスタにも導入することが好適となる場合もあり得る。
以上の各例のように、本発明に係わる技術によるフッ素導入は、コアｐＭＯＳ領域へ選択的に行うことが基本である。しかし、Ｉ／ＯｐＭＯＳ領域のすべて、または一部に行ってもよい。また、コアｐＭＯＳ領域のすべてではなく、一部のみに行っても良い。さらには、ｎＭＯＳ領域の一部に行ってもよい。
＜実施の形態３＞
本実施の形態では、以下に示すＭＯＳ構造を有する半導体装置の製造において、本発明（具体的には、実施の形態１に係わる技術）を適用する。
ここで、上記ＭＯＳ構造は、ゲート絶縁膜が高誘電率膜を含むものである。当該高誘電率膜には、たとえば、Ｈｆ，Ａｌ，Ｚｒ，Ｌａ等の金属元素のうち、いずれかの金属元素の酸化物が含有されている。
このように、高誘電率膜を設けるのは、ＭＯＳトランジスタの低消費電力化（リーク電流の抑制）のためである。
以下、本実施の形態に係わる製造方法について、工程断面図を用いて具体的に説明する。なお、本実施の形態においても、実施の形態２と同様、一例として、半導体基板上に、高速論理回路と入出力回路とが形成された、デジタル型の半導体集積回路の製造を念頭に説明する。
また、図２０〜２８に示す工程は、本実施の形態においても共通する。したがって、ここでの説明は、省略する。ただし、後述するようにゲート絶縁膜への窒素導入は、高誘電率膜形成後にも行うので、図２０から２８に示す工程から省略することも可能である。
次に、図２８に示す半導体基板１上に、たとえばＨｆＳｉＯ薄膜を、たとえば１．２ｎｍ程度の膜厚で堆積する。上記ＨｆＳｉＯ薄膜における、ＨｆとＳｉの組成比は、およそ１：１である。
ここで、上記薄膜の堆積方法として、たとえば、ＨＴＢ（ハフニウムテトラターシャリーブトオキサイド）とＴＤＭＡＳ（テトラキシジメチルアミドシリコン）を、ソース原料として用いた、有機金属化学気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を採用することができる。
なお、上記ＭＯＣＶＤ法において、ソース原料として、他のものを採用しても良い。また、上記薄膜の堆積方法として、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）等の方法を採用しても良い。
次に、活性窒素処理等の窒素導入処理により、ＨｆＳｉＯ薄膜に窒素を導入する。これにより、図２９に示すように、ＳｉＯＮ膜２５上には、ＨｆＳｉＯＮ薄膜（高誘電率膜）３１が形成される。また、ＳｉＯＮ膜２６上には、ＨｆＳｉＯＮ薄膜（高誘電率膜）３２が形成される。また、ＳｉＯＮ膜２７上には、ＨｆＳｉＯＮ薄膜（高誘電率膜）３３が形成される。また、ＳｉＯＮ膜２８上には、ＨｆＳｉＯＮ薄膜（高誘電率膜）３４が形成される。
なお、素子分離膜２上にもＨｆＳｉＯＮ薄膜が形成されるが、後の工程で、自ら除去されることになる。したがって、ここでは簡略化のために図示していない。また、上記で例示した膜厚を有する、ＳｉＯＮ膜とＨｆＳｉＯＮ薄膜とから成る積層膜（ゲート絶縁膜と把握できる）について、酸化膜容量換算膜厚を測定した。
結果、第一および第二の領域に形成された、上記積層膜の酸化膜容量換算膜厚は、１．６ｎｍであった。また、第三および第四の領域に形成された、上記積層膜の酸化膜容量換算膜厚は、４．７ｎｍであった。
その後、当該ＨｆＳｉＯＮ薄膜３１〜３４上に、各々ゲート電極を形成し、半導体装置の製造方法は継続される。しかし、当該製造方法は、実施の形態１と同様であるので、詳細な説明は省略する。
なお、本実施の形態では、ゲート電極材料として、多結晶シリコンの他、窒化チタン、窒化タンタル、窒化ハフニウム、珪化ニッケル、および珪化コバルト等を用いることができる。
以上が、ＭＯＳ構造に高誘電率膜を有するＣＭＯＳ型半導体装置等の製造に、本発明を適用した場合の説明である。上記製造方法により製造されたＣＭＯＳ型半導体装置においても、実施の形態１と同様の効果が得られる。
なお、上記一連の製造工程の際に加えられる熱負荷（熱処理）により、ＨｆＳｉＯＮ薄膜とＳｉＯＮ膜とが相互に拡散する。したがって、両膜の境界は、完全に明瞭とはならない。
上記製造方法を採用した場合には、ゲート絶縁膜構造において、以下の特徴を有する。つまり、半導体基板１とＳｉＯＮ膜２５との境界付近におけるハロゲン元素の濃度は、ゲート電極（図２９では図示していないが、当該ゲート電極は、高誘電率膜３１上に形成される）と高誘電率膜３１との境界付近の前記ハロゲン元素の濃度よりも、高い。
上記製造方法によりハロゲン元素５（フッ素）が導入された、コアｐＭＯＳトランジスタについて、ＮＢＴＩ劣化量の測定を行った。比較対象として、ハロゲン元素５を導入しないで作製したコアｐＭＯＳトランジスタについても測定を行った。
なお、測定対象となったコアｐＭＯＳトランジスタの寸法は、ゲート長０．２μｍ、ゲート幅１０μｍである。また、測定条件は、温度１２５℃、ゲート電圧−１．６Ｖ、時間１００００秒間である。当該条件のもと、しきい値電圧の変動を測定した。
結果、本実施の形態を適用してハロゲン元素５の導入が行われた、高誘電率膜を有するコアｐＭＯＳトランジスタの方が、ＮＢＴＩ劣化量が小さいことが明らかになった。具体的に、ハロゲン元素５を導入しない場合のコアｐＭＯＳトランジスタのしきい値電圧変動を１００とすると、本実施の形態で示したハロゲン元素（フッ素）５の導入が行われたコアｐＭＯＳトランジスタのしきい値電圧変動は、８０であった。
＜実施の形態４＞
本実施の形態では、実施の形態２に係わる製造方法において、第二の領域の半導体基板１に、選択的に窒素を導入する一連の工程を加えた場合について、説明する。以下、工程断面図を用いて、本実施の形態に係わる製造方法を説明する。
なお、図２０〜２３までの工程は、実施の形態２と同様であるので、ここでの説明は省略する。ただし、本実施の形態では、酸化シリコン膜２１の膜厚は、１０ｎｍ程度である。また、第一の領域の半導体基板１に対する、フッ素等のハロゲン元素５の導入は、１６ｋＶ程度の加速電圧で行った。
さて、図２３で示したハロゲン元素５の導入後、レジスト２２を除去する。その後、再び、酸化シリコン膜２１を覆うように、半導体基板１に対してレジスト４１を塗布する。そして、フォトリソグラフィー技術を施すことにより、第二の領域が開口するように、当該レジスト４１を選択的に除去する。当該レジスト４１を選択的に除去した後の様子を、図３０に示す。図３０に示すように、レジスト４１の開口部からは、第二の領域に形成された酸化シリコン膜２１が露出している。
次に、図３１に示すように、上記レジスト４１をマスクとして使用して、第二の領域の半導体基板１に対して、窒素イオン４２（一価に帯電したＮ2イオン）を導入する。当該窒素イオン４２の導入は、たとえば、窒素イオンの濃度が１×１０15／ｃｍ2程度で、イオン加速電圧が１８ｋＶ程度の条件にて、行うことができる。
次に、レジスト４１を除去する。その後、半導体基板１を窒素雰囲気中に導入し、当該半導体基板１に対して、９００℃程度の温度で、１０分間程度、熱処理を施す。これにより、イオン注入処理による、半導体基板１のダメージを回復させることができる。
その後、図２４以降に示した工程を施すことにより、本実施の形態に係わるＣＭＯＳ型半導体装置等を完成させる。なお、完成した高速論理回路を形成するｐＭＯＳトランジスタにおいて、実施の形態１と同様の効果が認められることは、言うまでも無い。
なお、アンモニア加水および塩酸加水を用いた、半導体基板１の洗浄処理により、第三の領域および第四の領域に形成されている酸化シリコン膜２１の膜厚が、減少する（たとえば、１０ｎｍ程度から６ｎｍ程度まで減少する）。
また、本実施の形態に係わる製造方法では、図３１を用いて説明したように、活性窒素処理等のゲート絶縁膜への窒素導入とは別に、第二の領域の半導体基板１に対して、窒素をイオン注入によって導入している。ここで、第二の領域の半導体基板１上にゲート絶縁膜を形成すると、当該第二の領域において、半導体基板１に導入された窒素が、ゲート絶縁膜中に（とりわけ、半導体基板１とゲート絶縁膜の境界付近に）拡散する。
以上により、コアｐＭＯＳトランジスタのゲート絶縁膜中の窒素濃度と、コアｎＭＯＳトランジスタのゲート絶縁膜中の窒素濃度とを、比較すると、コアｎＭＯＳトランジスタのゲート絶縁膜中の窒素濃度の方が、高くなる。
なお、上記で例示した膜厚を有する、ＳｉＯＮ膜（ゲート絶縁膜と把握できる）について、酸化膜容量換算膜厚を測定した。
結果、第一の領域に形成されたＳｉＯＮ膜の酸化膜容量換算膜厚は、１．１８ｎｍであった。また、第二に領域形成されたＳｉＯＮ膜の酸化膜容量換算膜厚は、１．１５ｎｍであった。また、第三の領域および第四に領域形成された、上記積層膜の酸化膜容量換算膜厚は、５．５ｎｍであった。
こうして、第二の領域の半導体基板１に対して、窒素を導入させることにより、窒素を導入しない場合と比較して、コアｎＭＯＳトランジスタのゲートリークを約７０％に減少させることができ、また、ドレイン電流を約４％増加させることができた。
また、上記窒素の導入は、第二の領域の半導体基板１以外に、所望の領域の半導体基板１に対して施しても良い。たとえば、第二の領域のすべてではなく、一部のみに限定して窒素を導入することも可能である。
実施の形態１に係わるＣＭＯＳ型半導体装置の製造方法を説明するための断面図である。 実施の形態１に係わるＣＭＯＳ型半導体装置の製造方法を説明するための断面図である。 実施の形態１に係わるＣＭＯＳ型半導体装置の製造方法を説明するための断面図である。 実施の形態１に係わるＣＭＯＳ型半導体装置の製造方法を説明するための断面図である。 実施の形態１に係わるＣＭＯＳ型半導体装置の製造方法を説明するための断面図である。 半導体基板および酸化シリコン膜における、フッ素濃度の測定結果を示す図である。 実施の形態１に係わるＣＭＯＳ型半導体装置の製造方法を説明するための断面図である。 実施の形態１に係わるＣＭＯＳ型半導体装置の製造方法を説明するための断面図である。 半導体基板およびゲート絶縁膜における、フッ素濃度の測定結果を示す図である。 実施の形態１に係わるＣＭＯＳ型半導体装置の製造方法を説明するための断面図である。 実施の形態１に係わるＣＭＯＳ型半導体装置の製造方法を説明するための断面図である。 実施の形態１に係わるＣＭＯＳ型半導体装置の製造方法を説明するための断面図である。 実施の形態１に係わるＣＭＯＳ型半導体装置の製造方法を説明するための断面図である。 実施の形態１に係わるＣＭＯＳ型半導体装置の製造方法を説明するための断面図である。 実施の形態１に係わるＣＭＯＳ型半導体装置の製造方法を説明するための断面図である。 フッ素導入が、半導体基板とゲート絶縁膜との界面の安定化に寄与する、ことを示す測定結果図である。 酸化膜容量換算膜厚の測定結果を示す図である。 ＮＢＴＩ寿命に関する測定結果を示す図である。 ｐＭＯＳトランジスタのドレイン電流の測定結果を示す図である。 実施の形態２に係わるＣＭＯＳ型半導体装置等の製造方法を説明するための断面図である。 実施の形態２に係わるＣＭＯＳ型半導体装置等の製造方法を説明するための断面図である。 実施の形態２に係わるＣＭＯＳ型半導体装置等の製造方法を説明するための断面図である。 実施の形態２に係わるＣＭＯＳ型半導体装置等の製造方法を説明するための断面図である。 実施の形態２に係わるＣＭＯＳ型半導体装置等の製造方法を説明するための断面図である。 実施の形態２に係わるＣＭＯＳ型半導体装置等の製造方法を説明するための断面図である。 実施の形態２に係わるＣＭＯＳ型半導体装置等の製造方法を説明するための断面図である。 実施の形態２に係わるＣＭＯＳ型半導体装置等の製造方法を説明するための断面図である。 実施の形態２に係わるＣＭＯＳ型半導体装置等の製造方法を説明するための断面図である。 実施の形態３に係わるＣＭＯＳ型半導体装置等の製造方法を説明するための断面図である。 実施の形態４に係わるＣＭＯＳ型半導体装置等の製造方法を説明するための断面図である。 実施の形態４に係わるＣＭＯＳ型半導体装置等の製造方法を説明するための断面図である。
符号の説明
１ 半導体基板、２ 素子分離膜、３，２１，２４ 酸化シリコン膜、４，２２，２３，４１ レジスト、５ ハロゲン元素、６，７，２５〜２８ ゲート絶縁膜、８，９ ゲート電極、１０，１１ 低濃度不純物拡散領域、１２，１３ サイドウォール、１４，１５ 高濃度不純物拡散領域、１６ 層間絶縁膜、１７ ビアプラグ、１８ 配線、３１〜３４ 高誘電率膜、４２ 窒素イオン。

Claims (11)

  1. （ａ）ｐＭＯＳトランジスタ形成領域、およびｎＭＯＳトランジスタ形成領域とを有する半導体基板を用意する工程と、
    （ｂ）前記ｐＭＯＳトランジスタ形成領域のすべてもしくは一部領域の半導体基板に対して、ハロゲン元素を導入する工程と、
    （ｃ）前記工程（ｂ）の後に、前記ｐＭＯＳトランジスタ形成領域の半導体基板上に、第一のゲート絶縁膜を形成する工程と、
    （ｄ）前記第一のゲート絶縁膜に対して、窒素を導入する工程とを、備えている、
    ことを特徴とするＣＭＯＳ型半導体装置の製造方法。
  2. 前記ｎＭＯＳトランジスタ形成領域のすべてもしくは一部領域の半導体基板に対して、前記ハロゲン元素を導入しない、
    ことを特徴とする請求項１に記載のＣＭＯＳ型半導体装置の製造方法。
  3. 前記ハロゲン元素は、
    フッ素である、
    ことを特徴とする請求項１に記載のＣＭＯＳ型半導体装置の製造方法。
  4. 前記工程（ｄ）は、
    活性窒素処理によって、前記第一のゲート絶縁膜に対して窒素を導入する工程である、
    ことを特徴とする請求項１に記載のＣＭＯＳ型半導体装置の製造方法。
  5. 前記工程（ｃ）は、
    前記第一のゲート絶縁膜形成と同時に、前記ｎＭＯＳトランジスタ形成領域の半導体基板上に、第二のゲート絶縁膜を形成する工程である、
    ことを特徴とする請求項１に記載のＣＭＯＳ型半導体装置の製造方法。
  6. 前記工程（ｂ）は、
    （ｂ−１）前記半導体基板上に、前記ｐＭＯＳ形成領域が露出するような開口部を有するマスクを形成する工程と、
    （ｂ−２）前記マスクが形成されている前記半導体基板に対して、イオン注入処理を施すことにより、前記ハロゲン元素を導入する工程とを、備えている、
    ことを特徴とする請求項２に記載のＣＭＯＳ型半導体装置の製造方法。
  7. 前記工程（ｂ）は、
    （ｂ−１１）前記半導体基板上に、前記ｐＭＯＳ形成領域が露出するような開口部を有するマスクを形成する工程と、
    （ｂ−１２）前記マスクが形成されている前記半導体基板に対して、活性ハロゲン処理を施すことにより、前記ハロゲン元素を導入する工程とを、備えている、
    ことを特徴とする請求項２に記載のＣＭＯＳ型半導体装置の製造方法。
  8. ｐＭＯＳトランジスタ形成領域、およびｎＭＯＳトランジスタ形成領域とを有する半導体基板と、
    前記ｐＭＯＳトランジスタ形成領域の前記半導体基板上に形成される、第一のゲート絶縁膜と、
    前記第一のゲート絶縁膜上に形成される、ゲート電極とを、備えており、
    前記第一のゲート絶縁膜の少なくとも一部には、少なくとも窒素とハロゲン元素が含まれており、
    前記半導体基板と前記第一のゲート絶縁膜との境界付近の前記ハロゲン元素の濃度は、前記第一のゲート絶縁膜と前記ゲート電極との境界付近の前記ハロゲン元素の濃度よりも、高い、
    ことを特徴とするＣＭＯＳ型半導体装置。
  9. ｐＭＯＳトランジスタ形成領域、およびｎＭＯＳトランジスタ形成領域とを有する半導体基板と、
    前記ｐＭＯＳトランジスタ形成領域の前記半導体基板上に形成される、絶縁膜と、
    前記絶縁膜上に形成される、金属酸化物を含む高誘電率膜と、
    前記高誘電率膜上に形成される、ゲート電極とを、備えており、
    前記絶縁膜の少なくとも一部には、少なくとも窒素とハロゲン元素が含まれており、
    前記半導体基板と前記絶縁膜との境界付近の前記ハロゲン元素の濃度は、前記ゲート電極と前記高誘電率膜との境界付近の前記ハロゲン元素の濃度よりも、高い、
    ことを特徴とするＣＭＯＳ型半導体装置。
  10. 前記ｎＭＯＳトランジスタ形成領域の前記半導体基板上に形成される、ゲート絶縁膜を、さらに備えており、
    前記ゲート絶縁膜の少なくとも一部には、ハロゲン元素が含まれていない、
    ことを特徴とする請求項８または請求項９に記載のＣＭＯＳ型半導体装置。
  11. 前記ハロゲン元素は、
    フッ素である、
    ことを特徴とする請求項８または請求項９に記載のＣＭＯＳ型半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008218852A (ja) * 2007-03-07 2008-09-18 Renesas Technology Corp 半導体装置の製造方法
WO2010143332A1 (ja) * 2009-06-12 2010-12-16 パナソニック株式会社 半導体装置及びその製造方法
US8088677B2 (en) 2008-07-18 2012-01-03 Renesas Electronics Corporation Method of manufacturing semiconductor device, and semiconductor device
JP2014241421A (ja) * 2010-07-21 2014-12-25 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ トランジスタ・デバイス、集積回路デバイス、集積回路の設計方法および製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101356425B1 (ko) * 2007-09-20 2014-01-28 삼성전자주식회사 모스 트랜지스터의 열화도 추정 방법 및 회로 특성 열화도추정 방법
JP5449026B2 (ja) * 2010-05-24 2014-03-19 パナソニック株式会社 半導体装置及びその製造方法
WO2014190069A1 (en) * 2013-05-21 2014-11-27 Massachusetts Institute Of Technology Enhancement-mode transistors with increased threshold voltage
US9590048B2 (en) * 2013-10-31 2017-03-07 Infineon Technologies Austria Ag Electronic device
CN105529267A (zh) * 2014-10-22 2016-04-27 中芯国际集成电路制造(上海)有限公司 一种mosfet器件及其制造方法、电子装置
US9502307B1 (en) 2015-11-20 2016-11-22 International Business Machines Corporation Forming a semiconductor structure for reduced negative bias temperature instability

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316465A (ja) * 1995-05-12 1996-11-29 Matsushita Electron Corp 半導体装置およびその製造方法
JP2000243960A (ja) * 1998-12-24 2000-09-08 Sharp Corp 絶縁ゲート型トランジスタとその製造方法
JP2001237325A (ja) * 2000-02-24 2001-08-31 Nec Corp 半導体装置の製造方法
JP2002009280A (ja) * 2000-06-22 2002-01-11 Sharp Corp 半導体装置およびその製造方法
JP2002217312A (ja) * 2000-12-12 2002-08-02 Samsung Electronics Co Ltd Ｍｏｓトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したｃｍｏｓトランジスタの形成方法
JP2004281690A (ja) * 2003-03-14 2004-10-07 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
JP2006156954A (ja) * 2004-11-08 2006-06-15 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4847213A (en) * 1988-09-12 1989-07-11 Motorola, Inc. Process for providing isolation between CMOS devices
US6130164A (en) * 1997-03-26 2000-10-10 Advanced Micro Devices, Inc. Semiconductor device having gate oxide formed by selective oxide removal and method of manufacture thereof
KR19990060472A (ko) 1997-12-31 1999-07-26 구본준 반도체소자의 산화막 형성방법
JP4437352B2 (ja) 2000-02-29 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP2001291865A (ja) 2000-04-10 2001-10-19 Sharp Corp 絶縁ゲート型トランジスタ及びその製造方法
JP2001351917A (ja) 2000-06-05 2001-12-21 Toshiba Corp 半導体装置の製造方法及び半導体装置
US6541321B1 (en) * 2002-05-14 2003-04-01 Advanced Micro Devices, Inc. Method of making transistors with gate insulation layers of differing thickness
US6699771B1 (en) * 2002-08-06 2004-03-02 Texas Instruments Incorporated Process for optimizing junctions formed by solid phase epitaxy
JP4919586B2 (ja) * 2004-06-14 2012-04-18 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7227201B2 (en) * 2004-08-27 2007-06-05 Texas Instruments Incorporated CMOS device having different amounts of nitrogen in the NMOS gate dielectric layers and PMOS gate dielectric layers
US7514310B2 (en) * 2004-12-01 2009-04-07 Samsung Electronics Co., Ltd. Dual work function metal gate structure and related method of manufacture

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316465A (ja) * 1995-05-12 1996-11-29 Matsushita Electron Corp 半導体装置およびその製造方法
JP2000243960A (ja) * 1998-12-24 2000-09-08 Sharp Corp 絶縁ゲート型トランジスタとその製造方法
JP2001237325A (ja) * 2000-02-24 2001-08-31 Nec Corp 半導体装置の製造方法
JP2002009280A (ja) * 2000-06-22 2002-01-11 Sharp Corp 半導体装置およびその製造方法
JP2002217312A (ja) * 2000-12-12 2002-08-02 Samsung Electronics Co Ltd Ｍｏｓトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したｃｍｏｓトランジスタの形成方法
JP2004281690A (ja) * 2003-03-14 2004-10-07 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
JP2006156954A (ja) * 2004-11-08 2006-06-15 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008218852A (ja) * 2007-03-07 2008-09-18 Renesas Technology Corp 半導体装置の製造方法
US8088677B2 (en) 2008-07-18 2012-01-03 Renesas Electronics Corporation Method of manufacturing semiconductor device, and semiconductor device
WO2010143332A1 (ja) * 2009-06-12 2010-12-16 パナソニック株式会社 半導体装置及びその製造方法
JP2010287782A (ja) * 2009-06-12 2010-12-24 Panasonic Corp 半導体装置及びその製造方法
JP2014241421A (ja) * 2010-07-21 2014-12-25 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ トランジスタ・デバイス、集積回路デバイス、集積回路の設計方法および製造方法

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