TWI449132B - Manufacturing method of semiconductor device - Google Patents

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TWI449132B
TWI449132B TW099109213A TW99109213A TWI449132B TW I449132 B TWI449132 B TW I449132B TW 099109213 A TW099109213 A TW 099109213A TW 99109213 A TW99109213 A TW 99109213A TW I449132 B TWI449132 B TW I449132B
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Masaru Kadoshima
Shinsuke Sakashita
Takaaki Kawahara
Jiro Yugami
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Renesas Electronics Corp
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    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置之製造方法，特別係關於一種有效適用於包括包含金屬閘極電極之MISFET的半導體裝置之製造技術的技術。
於半導體基板上形成閘極絕緣膜，並於閘極絕緣膜上形成閘極電極，利用離子植入等而形成源極‧汲極區域，藉此可形成MISFET(Metal Insulator Semiconductor Field Effect Transistor(金屬絕緣體半導體場效電晶體)：MIS場效電晶體、MIS電晶體)。
又，於CMISFET(Complementary MISFET，互補式金屬絕緣體半導體場效電晶體)中，為於n通道型MISFET與p通道型MISFET之兩者中實現較低之臨界電壓，係進行所謂雙閘極化，其係使用具有彼此不同之功函數(於多晶矽之情形時為費米能階(Fermi level))之材料而形成閘極電極。即，藉由對n通道型MISFET與p通道型MISFET之形成有閘極電極之多晶矽膜分別導入n型雜質與p型雜質，將n通道型MISFET之閘極電極材料之功函數(費米能階)設於矽之傳導帶附近，並且將p通道型MISFET之閘極電極材料之功函數(費米能階)設於矽之價帶附近，而實現臨界電壓之下降。
然而，近年來，伴隨著CMISFET元件之微細化，閘極絕緣膜之薄膜化得到發展，將多晶矽膜用於閘極電極之情形時閘極電極之空乏化之影響變得無法忽視。因此，存在使用金屬閘極電極作為閘極電極來抑制閘極電極之空乏化現象之技術。
又，伴隨著CMISFET元件之微細化，閘極絕緣膜之薄膜化得到發展，當使用較薄之氧化矽膜作為閘極絕緣膜時，會產生所謂穿隧電流，即，於MISFET之通道中流動之電子穿過包含氧化矽膜之障壁而流入至閘極電極。因此，存在如下技術：藉由使用介電係數較氧化矽膜高之材料作為閘極絕緣膜，即使將電容設為相同，亦使物理膜厚增加，由此降低洩漏電流。
非專利文獻1、2中揭示有使用有金屬閘極電極及高介電係數閘極絕緣膜之CMOSFET之相關技術。
[先行技術文獻] [非專利文獻] [非專利文獻1]
T. Schram，另30名，Novel Process To Pattern selectively Dual Dielectric Capping Layers Using Soft-Mask Only，2008 Symposium on VLSI Technology Digest of Technical Papers，(美國)，2008年，p.44~45
[非專利文獻2]
S.C. Song，另16名，Highly Manufacturable 45nm LSTP CMOSFETs Using Novel Dual High-k and Dual Metal Gate CMOS Integration，2006 Symposium on VLSI Technology Digest of Technical Papers，(美國)，2006年，p.16~17
根據本發明者之研究，已知以下內容。
於使用金屬閘極電極之情形時，閘極電極之空乏化之問題雖可得到解決，但與使用多晶矽閘極電極之情形時相比，於n通道型MISFET及p通道型MISFET之兩者中臨界電壓之絕對值會變大。因此，於應用金屬閘極電極之情形時，期望實現低臨界值化(臨界電壓之絕對值之下降)。然而，若於n通道型MISFET與p通道型MISFET中金屬閘極電極與閘極絕緣膜之構成相同，則如果謀求n通道型MISFET及p通道型MISFET中之一者之低臨界值化，那麼另一者反而會高臨界值化。
因此，期望可獨立地控制n通道型MISFET及p通道型MISFET各自之臨界電壓，為此，可考慮對n通道型MISFET之金屬閘極電極與p通道型MISFET之金屬閘極電極選擇不同之金屬閘極電極材料。然而，對n通道型MISFET之金屬閘極電極與p通道型MISFET之金屬閘極電極使用不同之金屬閘極電極材料，會使半導體裝置之製造步驟(閘極電極形成步驟)複雜化，因而導致半導體裝置之產量下降或半導體裝置之製造成本增大。
因此，為可獨立地控制n通道型MISFET及p通道型MISFET各自之臨界電壓，有效的是對於n通道型MISFET之閘極絕緣膜與p通道型MISFET之閘極絕緣膜選擇不同之絕緣材料。
作為閘極絕緣膜用之高介電係數膜(high-k膜)，含有Hf之高介電係數膜即Hf系閘極絕緣膜優異，但若於n通道型MISFET中之Hf系閘極絕緣膜中導入稀土類元素(特佳為鑭)，則可使n通道型MISFET低臨界值化。另一方面，若於p通道型MISFET中之Hf系閘極絕緣膜中導入稀土類元素(特別是鑭)，則p通道型MISFET會高臨界值化。因此，對n通道型MISFET中之Hf系閘極絕緣膜選擇性地導入稀土類元素(特別是鑭)，而對p通道型MISFET中之Hf系閘極絕緣膜則不導入稀土類元素(特別是鑭)。藉此，可不使p通道型MISFET之臨界電壓之絕對值增大，而使n通道型MISFET低臨界值化。
作為對n通道型MISFET中之Hf系閘極絕緣膜選擇性地導入稀土類元素(特別是鑭)，且對p通道型MISFET中之Hf系閘極絕緣膜不導入稀土類元素(特別是鑭)的方法，可考慮下述製程。
將HfSiON膜等Hf系閘極絕緣膜形成於半導體基板之整個主面，於該Hf系閘極絕緣膜之整個面上形成氧化鑭膜，並於該氧化鑭膜上形成光阻劑膜，藉由以該光阻劑膜為蝕刻掩模之蝕刻，選擇性地去除p通道型MISFET形成預定區域之氧化鑭膜，然後去除光阻劑膜。其後，藉由進行熱處理，使n通道型MISFET形成預定區域之Hf系閘極絕緣膜與氧化鑭膜發生反應而將鑭導入至Hf系閘極絕緣膜，但由於p通道型MISFET形成預定區域之氧化鑭膜已被去除，故而鑭不會被導入至p通道型MISFET形成預定區域之Hf系閘極絕緣膜。藉此，可對n通道型MISFET中之Hf系閘極絕緣膜選擇性地導入鑭，且對p通道型MISFET中之Hf系閘極絕緣膜不導入鑭。
然而，根據本發明者之研究獲知，該製程中存在如下問題。即，當去除上述氧化鑭膜上之光阻劑膜時，若上述氧化鑭膜上存在光阻劑膜之殘渣，則會對其後所形成之MISFET之特性或可靠性造成不良影響。因此，當去除上述氧化鑭膜上之光阻劑膜時，必需不產生殘渣地完全去除光阻劑膜，但為此必需使用APM液(Ammonia-Hydrogen Peroxide Mixture：氨、過氧化氫以及水之混合液)去除光阻劑膜。然而，根據本發明者之研究獲知，若使用APM液去除光阻劑膜，則p通道型MISFET形成預定區域之Hf系閘極絕緣膜會暴露於該APM液中而受到損壞，從而對MISFET之特性及可靠性造成不良影響。
又，作為其他製程，亦可考慮形成n通道型MISFET之高介電係數閘極絕緣膜及金屬閘極電極後，形成p通道型MISFET之高介電係數閘極絕緣膜及金屬閘極電極，但此時製造步驟變得複雜，而導致半導體裝置之產量下降或半導體裝置之製造成本增大。
本發明之目的在於提供一種於包括包含高介電係數閘極絕緣膜與金屬閘極電極之CMISFET之半導體裝置中，可實現生產率提高之技術。
本發明之另一目的在於提供一種於包括包含高介電係數閘極絕緣膜與金屬閘極電極之CMISFET之半導體裝置中，可實現可靠性提高之技術。
本發明之上述及其他目的與新穎之特徵將由本說明書之記述及隨附圖式而闡明。
簡單說明本申請案中所揭示之發明中具代表性者之概要如下。
代表性實施形態之半導體裝置之製造方法，係於半導體基板之第1區域包含作為n通道型MISFET或p通道型MISFET中之一者之第1 MISFET，且於上述半導體基板之第2區域包含作為n通道型MISFET或p通道型MISFET中之另一者之第2 MISFET之半導體裝置的製造方法。並且，該製造方法包括以下步驟：(a)將用作上述第1及第2 MISFET之閘極絕緣膜且含有Hf之第1絕緣膜，形成於上述半導體基板之上述第1區域及上述第2區域；(b)於形成在上述第1區域及上述第2區域之上述第1絕緣膜上，形成第1氮化金屬膜；以及(c)去除上述第1區域之上述第1氮化金屬膜，而保留上述第2區域之上述第1氮化金屬膜。該製造方法進而包括以下步驟：(d)於上述(c)步驟後，於上述第1區域之上述第1絕緣膜上及上述第2區域之上述第1氮化金屬膜上，形成含有用以使上述第1 MISFET之臨界值下降之第1金屬元素的含第1金屬元素之層；以及(e)進行熱處理，而使上述第1區域之上述第1絕緣膜與上述含第1金屬元素之層發生反應。該製造方法進而包括以下步驟：(f)於上述(e)步驟後，去除上述(e)步驟中未發生反應之上述含第1金屬元素之層；(g)於上述(f)步驟後，去除上述第1氮化金屬膜；及(h)於上述(g)步驟後，於上述第1區域及上述第2區域之上述第1絕緣膜上形成金屬膜。該製造方法進而包括如下步驟：(i)使上述金屬膜圖案化，而於上述第1區域形成上述第1 MISFET用之第1閘極電極，於上述第2區域形成上述第2 MISFET用之第2閘極電極。
簡單說明本申請案中所揭示之發明中由具代表性者所獲得之效果如下。
根據代表性之實施形態，可實現半導體裝置之生產率的提高。
又，根據代表性之實施形態，可實現半導體裝置之可靠性的提高。
於以下實施形態中，為方便起見而有其必要時，分割為複數個部分或實施形態進行說明，但除特別明示之情形外，其等並非相互無關係者，而係處於其中一方為另一方之一部分或全部之變形例、詳細、補充說明等之關係。又，於以下實施形態中，當言及要素之數目等(包括個數、數值、量、範圍等)時，除特別明示之情形及原理上明顯限定為特定數目之情形以外，均不限定於上述特定數目，而亦可為特定數目以上或以下。此外，於以下實施形態中，關於其構成要素(亦包括要素步驟等)，除特別明示之情形及原理上認為顯然必需之情形等以外，當然不一定為必需者。同樣地，於以下實施形態中，當言及構成要素等之形狀、位置關係等時，除特別明示之情形及原理上明顯認為並非如此之情形等以外，包括實質上與該構成要素之形狀等近似或類似者等。此情形對於上述數值及範圍亦相同。
以下，根據圖式詳細說明本發明之實施形態。再者，於用以說明實施形態之全部圖式中，對於具有相同功能之構件標附相同符號，並省略對其重複說明。又，於以下實施形態中，除特別必要之情形以外，原則上不重複同一部分或相同部分之說明。
又，於實施形態中所使用的圖式中，亦存在即使為剖面圖亦省略影線以使圖式容易觀察之情況。又，亦存在即使為平面圖亦添加影線以使圖式容易觀察之情況。
(實施形態1)參照圖式，說明本實施形態之半導體裝置之製造步驟。
圖1係表示本發明一實施形態之半導體裝置、此處為包含CMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)之半導體裝置之製造步驟之一部分的製造流程圖。圖2~圖16係表示本發明一實施形態之半導體裝置、此處為包含CMISFET之半導體裝置之製造步驟中的主要部分剖面圖。
首先，如圖2所示，準備具有例如1~10 Ω cm左右之比電阻之包含p型單晶矽等的半導體基板(半導體晶圓)1(圖1之步驟S1)。形成本實施形態之半導體裝置之半導體基板1包含作為形成n通道型MISFET(Metal Insulator Semiconductor Field Effect Transistor)之區域的nMIS形成區域1A、以及作為形成p通道型MISFET之區域的pMIS形成區域1B。然後，於半導體基板1之主面形成元件分離區域2(圖1之步驟S2)。元件分離區域2包含氧化矽等之絕緣體，且藉由例如STI(Shallow Trench Isolation，淺溝槽隔離)法或LOCOS(Local Oxidization of Silicon，矽局部氧化)法等而形成。例如，可利用形成於半導體基板1上之溝槽(元件分離溝槽)2a中所埋入之絕緣膜，而形成元件分離區域2。
其次，於半導體基板1之形成n通道型MISFET之區域(nMIS形成區域1A)形成p型井3，於形成p通道型MISFET之區域(pMIS形成區域1B)形成n型井4(圖1之步驟S3)。於該步驟S3中，p型井3係藉由例如離子植入硼(B)等之p型雜質等而形成，n型井4係藉由例如離子植入磷(P)或砷(As)等之n型雜質等而形成。又，亦可於p型井3及n型井4之形成前或形成後，視需要對半導體基板1之上層部進行用於調整其後形成之MISFET之臨界值的離子植入(所謂通道摻雜離子植入)。
其次，利用例如使用有氫氟酸(HF)水溶液之濕式蝕刻等，去除半導體基板1之表面之自然氧化膜，藉此淨化(洗淨)半導體基板1之表面。藉此，半導體基板1(p型井3及n型井4)之表面(矽面)露出。
其次，如圖3所示，於半導體基板1之表面(即p型井3及n型井4之表面)上，形成閘極絕緣膜用之含Hf之絕緣膜(第1絕緣膜)5(圖1之步驟S4)。含Hf之絕緣膜5係形成於半導體基板1之整個主面，故而形成於nMIS形成區域1A及pMIS形成區域1B之兩個區域。
含Hf之絕緣膜5為含Hf之絕緣膜，包括含Hf(鉿)之絕緣材料，較佳者可設為HfSiON膜(氮氧化矽鉿膜)、HfON膜(氮氧化鉿膜)或者HfO膜(氧化鉿膜或鉿氧化物膜，具代表性的是HfO2 膜)。因此，含Hf之絕緣膜5宜除含有鉿(Hf)以外，亦進而含有氧(O)。再者，HfSiON膜為包含鉿(Hf)、矽(Si)、氧(O)以及氮(N)之絕緣材料膜，HfON膜為包含鉿(Hf)、氧(O)以及氮(N)之絕緣材料膜，HfO膜為包含鉿(Hf)以及氧(O)之絕緣材料膜。
於含Hf之絕緣膜5為HfSiON膜之情形時，採用ALD(Atomic Layer Deposition：原子層沈積)法或CVD(Chemical Vapor Deposition：化學氣相成長)法，首先沈積HfSiO膜。然後，利用如電漿氮化處理等之氮化處理使該HfSiO膜氮化(即，使HfSiO膜氮化而成為HfSiON膜)，藉此可形成HfSiON膜。亦存在於該氮化處理之後，於惰性或氧化環境中進行熱處理之情形。
於含Hf之絕緣膜5為HfON膜之情形時，採用ALD法或CVD法，首先沈積HfO膜(具代表性的是HfO2 膜)，然後利用如電漿氮化處理等之氮化處理使該HfO膜氮化(即，使HfO膜成為HfON膜)，藉此可形成HfON膜。亦存在於該氮化處理之後，於惰性或氧化環境中進行熱處理之情形。
於含Hf之絕緣膜5為HfO膜(具代表性的是HfO2 膜)之情形時，只要採用ALD法或CVD法沈積HfO膜(具代表性的是HfO2 膜)即可，無需進行氮化處理。
含Hf之絕緣膜5之膜厚可設為例如0.5~2 nm左右。
又，亦可於半導體基板1(p型井3及n型井4)之表面(矽面)上直接形成含Hf之絕緣膜5，但若在步驟S4中，於形成含Hf之絕緣膜5之前，於半導體基板1(p型井3及n型井4)之表面(矽面)上預先形成較薄之氧化矽膜(未圖示)作為界面層，然後於該氧化矽膜上形成含Hf之絕緣膜5，則更佳。形成該氧化矽膜之理由在於，藉由使閘極絕緣膜與半導體基板之界面成為SiO2 /Si構造，而與先前之SiO2 閘極絕緣膜(包含氧化矽之閘極絕緣膜)同等地減少陷阱等之缺陷數，從而提高驅動能力及可靠性。該氧化矽膜可採用熱氧化法等而形成，其膜厚較薄，較佳者可設為0.3~1 nm，例如0.6 nm左右。
其次，如圖4所示，於半導體基板1之主面上，即於含Hf之絕緣膜5上，形成氮化金屬膜7(圖1之步驟S5)。
於步驟S5中，氮化金屬膜7係形成於半導體基板1之整個主面，故而形成於nMIS形成區域1A及pMIS形成區域1B之含Hf之絕緣膜5上。氮化金屬膜7宜為氮化鈦(TiN)膜、氮化鉿(HfN)膜或者氮化鋯(ZrN)膜，其中，特佳為氮化鈦(TiN)膜。氮化金屬膜7可採用濺鍍法等而形成，其膜厚較佳者可設為5~20 nm左右。
其次，如圖5所示，於半導體基板1之主面上，即於氮化金屬膜7上，塗佈光阻劑膜，並對該光阻劑膜進行曝光、顯影，藉此形成光阻劑圖案(阻劑圖案)PR1作為阻劑圖案(圖1之步驟S6)。
光阻劑圖案PR1係形成於pMIS形成區域1B之氮化金屬膜7上，但不形成於nMIS形成區域1A。因此，pMIS形成區域1B之氮化金屬膜7由光阻劑圖案PR1所覆蓋，而nMIS形成區域1A之氮化金屬膜7成為未由光阻劑圖案PR1所覆蓋而露出之狀態。又，光阻劑圖案PR1形成於氮化金屬膜7上，因此對光阻劑膜進行顯影之顯影液會接觸氮化金屬膜7，而不會接觸由氮化金屬膜7所覆蓋之含Hf之絕緣膜5，因此含Hf之絕緣膜5不會因該顯影液而受到損壞。
其次，使用光阻劑圖案PR1作為蝕刻掩模，對氮化金屬膜7進行濕式蝕刻(圖1之步驟S7)。藉由該步驟S7之濕式蝕刻步驟，如圖6所示，nMIS形成區域1A之氮化金屬膜7受到蝕刻而被去除，pMIS形成區域1B之氮化金屬膜7因由光阻劑圖案PR1所覆蓋，故未受到蝕刻而殘存。藉此，nMIS形成區域1A之含Hf之絕緣膜5露出，而pMIS形成區域1B之含Hf之絕緣膜5維持由氮化金屬膜7所覆蓋之狀態(即未露出之狀態)。該步驟S7之氮化金屬膜7之濕式蝕刻步驟中所使用的蝕刻液含有過氧化氫(H2 O2 )，但不含氨(NH3 )，且亦不含氫氟酸(HF)。
根據本發明者之研究獲知，當與本實施形態不同，使用APM液(Ammonia-Hydrogen Peroxide Mixture：氨、過氧化氫以及水之混合液)或氫氟酸作為蝕刻液進行濕式蝕刻而使含Hf之絕緣膜5露出時，所露出之含Hf之絕緣膜5會因APM液或氫氟酸而受到損壞。其原因在於含Hf之絕緣膜5對APM液或氫氟酸之耐性較低。
與此相對，於本實施形態中，雖係藉由步驟S7之氮化金屬膜7之濕式蝕刻步驟使nMIS形成區域1A之含Hf之絕緣膜5露出，但於該步驟S7之氮化金屬膜7之濕式蝕刻步驟中，並未使用APM液與氫氟酸中之任一者。具體而言，於步驟S7之氮化金屬膜7之濕式蝕刻步驟中，係使用含有過氧化氫(H2 O2 )但不含氨與氫氟酸中之任一者之蝕刻液。因此，可抑制或防止nMIS形成區域1A之含Hf之絕緣膜5之蝕刻損壞。
即，預先選擇能夠不使用APM液與氫氟酸中之任一者加以去除，且能夠以不會產生對含Hf之絕緣膜5之蝕刻損壞的方式去除之材料，作為氮化金屬膜7之材料。作為此種材料，以氮化金屬為宜，特佳為氮化鈦(TiN)、氮化鉿(HfN)或者氮化鋯(ZrN)。
其次，如圖7所示，去除光阻劑圖案PR1(圖1之步驟S8)。於步驟S8之光阻劑圖案PR1之去除步驟中，不使用APM液與氫氟酸中之任一者，而使用有機溶劑等將光阻劑圖案PR1加以去除。
與本實施形態不同，於光阻劑圖案PR1之去除步驟中使用APM液之情形時，可不產生光阻劑圖案PR1之殘渣地去除光阻劑圖案PR1，但根據本發明者之研究獲知，若使用APM液去除光阻劑圖案PR1，則暴露在該APM液中之nMIS形成區域1A之含Hf之絕緣膜5會受到損壞。
因此，於本實施形態中，於步驟S8之光阻劑圖案PR1之去除步驟中，並不使用APM液，而使用有機溶劑等將光阻劑圖案PR1加以去除，藉此於步驟S8之光阻劑圖案PR1之去除步驟中可抑制或防止nMIS形成區域1A之含Hf之絕緣膜5受到損壞。然而另一方面，有可能導致光阻劑圖案PR1之殘渣殘存於氮化金屬膜7上，但該殘渣可於後述之步驟S12中以濕式蝕刻去除氮化金屬膜7時與基底之氮化金屬膜7一併去除，因此可防止對所形成之MISFET之性能及可靠性造成不良影響。又，即使光阻劑圖案PR1之殘渣殘存於氮化金屬膜7上，由於在後述之步驟S10之熱處理步驟中，在該殘渣與含Hf之絕緣膜5之間介插有氮化金屬膜7作為防反應層，故亦可防止該殘渣造成不良影響。
其次，如圖8所示，於半導體基板1之主面上形成臨界值調整層(含第1金屬元素之層)8(圖1之步驟S9)。由於在上述步驟S7之濕式蝕刻步驟中已去除nMIS形成區域1A之氮化金屬膜7且保留有pMIS形成區域1B之氮化金屬膜7，故而於步驟S9中，臨界值調整層8於nMIS形成區域1A中形成於含Hf之絕緣膜5上，於pMIS形成區域1B中形成於氮化金屬膜7上。因此，在nMIS形成區域1A，臨界值調整層8與含Hf之絕緣膜5相接觸，而在pMIS形成區域1B，臨界值調整層8與含Hf之絕緣膜5形成為之間介插有氮化金屬膜7而未接觸之狀態。
為使形成於nMIS形成區域1A之n通道型MISFET(對應於後述之n通道型MISFETQn)之臨界值之絕對值下降，臨界值調整層8含有應導入至該n通道型MISFET(後述之n通道型MISFETQn)之Hf系閘極絕緣膜中之金屬元素(第1金屬元素)、即稀土類元素(特佳為La)。
因此，臨界值調整層8含有稀土類元素，特佳為含有La(鑭)。作為臨界值調整層8，宜為金屬氧化物層，故而臨界值調整層8宜為稀土類氧化物層(氧化稀土類膜)，特佳為氧化鑭層(作為氧化鑭層，具代表性的是La2 O3 層)。臨界值調整層8可藉由濺鍍法或ALD法等而形成，其膜厚(沈積膜厚)可設為1 nm左右。
再者，於本申請案中，所謂稀土類或稀土類元素，係指鑭(La)至鑥(Lu)之鑭系、以及鈧(Sc)及釔(Y)。以下，將臨界值調整層8所含之稀土類元素記作Ln。又，將含有Hf之閘極絕緣膜稱作Hf系閘極絕緣膜。
其次，對半導體基板1實施熱處理(圖1之步驟S10)。步驟S10之熱處理步驟可將熱處理溫度設於600~1000℃之範圍內，於惰性氣體環境中進行。藉由該步驟S10之熱處理，於nMIS形成區域1A中使含Hf之絕緣膜5與臨界值調整層8發生反應。即，藉由步驟S10之熱處理，將構成臨界值調整層8之稀土類元素Ln(特佳為La)導入(擴散)至含Hf之絕緣膜5。
於該步驟S10之熱處理步驟中，於nMIS形成區域1A，臨界值調整層8與含Hf之絕緣膜5相接觸，故而兩者發生反應，將臨界值調整層8之稀土類元素Ln(特佳為Ln=La)導入(擴散)至含Hf之絕緣膜5。另一方面，於pMIS形成區域1B，臨界值調整層8與含Hf之絕緣膜5為之間介插有氮化金屬膜7而未接觸之狀態，故臨界值調整層8與含Hf之絕緣膜5不發生反應，臨界值調整層8之稀土類元素Ln不會被導入(擴散)至含Hf之絕緣膜5。
藉由該步驟S10之熱處理，如圖9所示，於nMIS形成區域1A，臨界值調整層8與含Hf之絕緣膜5發生反應(混合、摻合)而形成「含Hf及Ln之絕緣膜5a」。即，於nMIS形成區域1A，將臨界值調整層8之稀土類元素(特佳為La)導入至含Hf之絕緣膜5，使得含Hf之絕緣膜5成為含Hf及Ln之絕緣膜5a。此處，將臨界值調整層8所含之稀土類元素記作Ln，例如於臨界值調整層8為氧化鑭層之情形時，Ln=La，於臨界值調整層8為氧化釔層之情形時，Ln=Y。
含Hf及Ln之絕緣膜5a包括含有Hf(鉿)與稀土類元素Ln(特佳為Ln=La)之絕緣材料，含Hf及Ln之絕緣膜5a所含之稀土類元素Ln係與臨界值調整層8所含之稀土類元素Ln相同。因此，於含Hf之絕緣膜5為HfSiON膜之情形時，含Hf及Ln之絕緣膜5a為HfLnSiON膜(Ln=La時為HfLaSiON膜)。於含Hf之絕緣膜5為HfON膜之情形時，含Hf及Ln之絕緣膜5a為HfLnON膜(Ln=La時為HfLaON膜)。於含Hf之絕緣膜5為HfO膜(具代表性的是HfO2 膜)之情形時，含Hf及Ln之絕緣膜5a為HfLnO膜(Ln=La時為HfLaO膜)。
再者，HfLnSiON膜為包含鉿(Hf)、稀土類元素Ln(特佳為Ln=La)、矽(Si)、氧(O)以及氮(N)之絕緣材料膜。HfLnON膜為包含鉿(Hf)、稀土類元素Ln(特佳為Ln=La)、氧(O)以及氮(N)之絕緣材料膜。HfLnO膜為包含鉿(Hf)、稀土類元素Ln(特佳為Ln=La)以及氧(O)之絕緣材料膜。
又，臨界值調整層8如上所述宜為稀土類氧化物層(特佳為氧化鑭層)，因此臨界值調整層8除含稀土類元素Ln以外亦含有氧(O)，但含Hf之絕緣膜5亦含有氧(O)，故而無論是否藉由步驟S10之熱處理將臨界值調整層8之氧(O)導入至含Hf之絕緣膜5，含Hf及Ln之絕緣膜5a均為亦含有氧(O)者。實際上，不僅將臨界值調整層8之稀土類元素Ln，而且將臨界值調整層8之氧(O)亦導入至含Hf之絕緣膜5，從而形成含Hf及Ln之絕緣膜5a。
另一方面，於pMIS形成區域1B，如圖9所示，含Hf之絕緣膜5與氮化金屬膜7及臨界值調整層8均不發生反應，而仍為含Hf之絕緣膜5。因此，即使進行步驟S10之熱處理，pMIS形成區域1B之含Hf之絕緣膜5亦維持不含稀土類元素Ln之狀態。即，預先選擇於步驟S10之熱處理步驟之熱處理溫度下亦穩定且難以與含Hf之絕緣膜5發生反應之材料，作為氮化金屬膜7之材料。作為此種材料，以氮化金屬為宜，特佳為氮化鈦(TiN)、氮化鉿(HfN)或者氮化鋯(ZrN)。藉此，可於步驟S10之熱處理步驟中，防止含Hf之絕緣膜5與氮化金屬膜7發生反應。
又，如上所述，於上述步驟S4中形成含Hf之絕緣膜5之前，在半導體基板1(p型井3及n型井4)之表面(矽面)上形成較薄之氧化矽膜(未圖示)作為界面層，然後於該氧化矽膜上形成含Hf之絕緣膜5的情形時，於步驟S10之熱處理時，宜抑制含Hf之絕緣膜5與下部之氧化矽膜之反應，使作為界面層之氧化矽膜殘存。即，宜於nMIS形成區域1A，使氧化矽膜殘存作為含Hf及Ln之絕緣膜5a與半導體基板1(p型井3)之間之界面層，且於pMIS形成區域1B，使氧化矽膜殘存作為含Hf之絕緣膜5與半導體基板1(n型井4)之間之界面層。藉此，可製作已抑制驅動力或可靠性之劣化之良好的裝置。
其次，如圖10所示，藉由濕式蝕刻去除步驟S10之熱處理步驟中未發生反應之臨界值調整層8(未反應之臨界值調整層8)(圖1之步驟S11)。
步驟S11之臨界值調整層8之濕式蝕刻步驟中所使用之蝕刻液不含APM液與氫氟酸中之任一者。具體而言，於步驟S11之臨界值調整層8之濕式蝕刻步驟中，可使用稀釋鹽酸(稀釋HCl)作為蝕刻液。藉由步驟S11之臨界值調整層8之濕式蝕刻步驟，於pMIS形成區域1B，去除臨界值調整層8而使氮化金屬膜7露出，於nMIS形成區域1A，去除步驟S10之熱處理中未能與含Hf之絕緣膜5反應完全之臨界值調整層8而使含Hf及Ln之絕緣膜5a露出。根據形成臨界值調整層8時之膜厚，亦存在於步驟S10之熱處理時，nMIS形成區域1A之臨界值調整層8之全部厚度部分與含Hf之絕緣膜5發生反應之情形，此時，亦係於步驟S11之臨界值調整層8之濕式蝕刻步驟後，成為於pMIS形成區域1B氮化金屬膜7露出，於nMIS形成區域1A含Hf及Ln之絕緣膜5a露出之狀態。
於步驟S11之臨界值調整層8之濕式蝕刻步驟中，使nMIS形成區域1A之含Hf及Ln之絕緣膜5a露出，但與含Hf之絕緣膜5同樣地，含Hf及Ln之絕緣膜5a亦因對APM液或氫氟酸之耐性較低，故若暴露在APM液或氫氟酸中，則可能受到損壞。與此相對，於本實施形態中，於步驟S11之臨界值調整層8之濕式蝕刻步驟中，不使用APM液與氫氟酸中之任一者作為蝕刻液(更特定而言，使用稀釋鹽酸作為蝕刻液)，因此可抑制或防止nMIS形成區域1A之含Hf及Ln之絕緣膜5a之蝕刻損壞。
其次，如圖11所示，利用濕式蝕刻去除氮化金屬膜7(圖1之步驟S12)。藉由步驟S12之濕式蝕刻步驟，去除形成於pMIS形成區域1B之氮化金屬膜7，而使pMIS形成區域1B之含Hf之絕緣膜5露出。
於nMIS形成區域1A之含Hf及Ln之絕緣膜5a露出之狀態下，進行步驟S12之氮化金屬膜7之濕式蝕刻步驟，但不使用APM液與氫氟酸中之任一者作為蝕刻液。具體而言，於步驟S12之氮化金屬膜7之濕式蝕刻步驟中，使用含有過氧化氫(H2 O2 )但不含氨(NH3 )與氫氟酸中之任一者之蝕刻液。因此，可抑制或防止nMIS形成區域1A之含Hf及Ln之絕緣膜5a及pMIS形成區域1B之含Hf之絕緣膜5的蝕刻損壞。於步驟S12之氮化金屬膜7之濕式蝕刻步驟後，成為nMIS形成區域1A之含Hf及Ln的絕緣膜5a及pMIS形成區域1B之含Hf的絕緣膜5之兩者均露出之狀態。
繼而，如圖12所示，於半導體基板1之主面上形成金屬閘極(金屬閘極電極)用之金屬膜(金屬層)9(圖1之步驟S13)。在步驟S13中，於nMIS形成區域1A，於含Hf及Ln之絕緣膜5a上形成金屬膜9，於pMIS形成區域1B，於含Hf之絕緣膜5上形成金屬膜9。金屬膜9宜為氮化鈦(TiN)膜、氮化鉭(TaN)膜或者碳化鉭(TaC)膜，最佳為氮化鈦(TiN)膜。金屬膜9可藉由例如濺鍍法等而形成。金屬膜9之膜厚可設為例如10～20 nm左右。
再者，於本申請案中，所謂金屬膜(金屬層)，係指表現出金屬傳導之導電膜(導電層)，不僅包括單體之金屬膜或合金膜，而且亦包括表現出金屬傳導之金屬化合物膜(氮化金屬膜或碳化金屬膜等)。因此，金屬膜9為表現出金屬傳導之導電膜，如上所述，宜為氮化鈦(TiN)膜、氮化鉭(TaN)膜或者碳化鉭(TaC)膜。
其次，於半導體基板1之主面上，即於金屬膜9上形成矽膜10(圖1之步驟S14)。矽膜10可設為多晶矽膜或非晶矽膜，但於成膜時，即使於非晶矽膜之情形時，亦藉由成膜後之熱處理(例如用於源極，汲極而導入之雜質之活化退火)而成為多晶矽膜。矽膜10之膜厚可設為例如100 nm左右。
藉由使步驟S13中所形成之金屬膜9之厚度增厚，亦可省略步驟S14之矽膜10之形成步驟(即，由無矽膜10之金屬膜9形成閘極電極GE1、GE2)，但更佳為於步驟S14中在金屬膜9上形成矽膜10(即，由金屬膜9與其上之矽膜10之積層膜形成閘極電極GE1、GE2)。其理由在於，若金屬膜9之厚度過厚，則可能產生金屬膜9變得容易剝離之問題、或者使金屬膜9圖案化時因過度蝕刻而導致之基板損壞之問題，但與僅由金屬膜9形成閘極電極之情形時相比較，藉由以金屬膜9與矽膜10之積層膜形成閘極電極，可使金屬膜9之厚度變薄，因此可改善上述問題。又，於金屬膜9上形成矽膜10之情形時，可沿襲先前之多晶矽閘極電極(包含多晶矽之閘極電極)之加工方法或製程，因此於微細加工性、製造成本以及良率方面亦具優勢。
其次，如圖13所示，採用光微影技術及乾式蝕刻技術，使矽膜10及金屬膜9之積層膜圖案化，藉此形成包含金屬膜9及金屬膜9上之矽膜10之閘極電極GE1、GE2(圖1之步驟S15)。
閘極電極GE1係於nMIS形成區域1A形成於含Hf及Ln之絕緣膜5a上，閘極電極GE2係於pMIS形成區域1B形成於含Hf之絕緣膜5上。即，將包含金屬膜9及金屬膜9上之矽膜10之閘極電極GE1經由作為閘極絕緣膜之含Hf及Ln之絕緣膜5a，形成於nMIS形成區域1A之p型井3之表面上，將包含金屬膜9及金屬膜9上之矽膜10之閘極電極GE2經由作為閘極絕緣膜之含Hf之絕緣膜5，形成於pMIS形成區域1B之n型井4之表面上。含Hf之絕緣膜5與含Hf及Ln之絕緣膜5a之介電係數均高於氧化矽之介電係數。
再者，於步驟S15中使矽膜10及金屬膜9圖案化時，位於閘極電極GE1之下部之含Hf及Ln之絕緣膜5a、與位於閘極電極GE2之下部之含Hf之絕緣膜5殘存而未被去除。另一方面，未由閘極電極GE1覆蓋之部分之含Hf及Ln之絕緣膜5a、以及未由閘極電極GE2覆蓋之部分之含Hf之絕緣膜5係藉由步驟S15中使矽膜10及金屬膜9圖案化時之蝕刻、或其後之蝕刻而去除。
其次，如圖14所示，藉由將磷(P)或砷(As)等之n型雜質離子植入至nMIS形成區域1A中之p型井3之閘極電極GE1兩側的區域，而形成n-型半導體區域(延伸區域、LDD(Lightly doped Drain，輕微摻雜之汲極)區域)11a。於該n- 型半導體區域11a形成用之離子植入時，pMIS形成區域1B係預先由作為離子植入擋止掩模之光阻劑膜(未圖示)所覆蓋，以閘極電極GE1為掩模而離子植入至nMIS形成區域1A之半導體基板1(p型井3)。又，藉由將硼(B)等之p型雜質離子植入至pMIS形成區域1B中之n型井4之閘極電極GE2兩側的區域，形成p- 型半導體區域(延伸區域、LDD區域)12a。於該p- 型半導體區域12a形成用之離子植入時，nMIS形成區域1A係預先由作為離子植入擋止掩模之另一光阻劑膜(未圖示)所覆蓋，以閘極電極GE2為掩模而離子植入至pMIS形成區域1B之半導體基板1(n型井4)。可先形成n- 型半導體區域11a，或者亦可先形成p- 型半導體區域12a。
其次，於閘極電極GE1、GE2之側壁上形成包含絕緣體之側牆(側壁間隔物、側壁絕緣膜)13。例如於半導體基板1上，以覆蓋閘極電極GE1、GE2之方式自下方起依序形成氧化矽膜與氮化矽膜，然後對該氧化矽膜與氮化矽膜之積層膜進行各向異性蝕刻(回蝕)，藉此可於閘極電極GE1、GE2之側壁上形成包含殘存之氧化矽膜及氮化矽膜之側牆13。再者，為簡化圖式，於圖14中，將構成側牆13之氧化矽膜及氮化矽膜加以一體化表示。
其次，藉由將磷(P)或砷(As)等之n型雜質離子植入至nMIS形成區域1A中之p型井3之閘極電極GE1及側牆13之兩側的區域，形成n+ 型半導體區域11b(源極、汲極)。與n- 型半導體區域11a相比，n+ 型半導體區域11b之雜質濃度更高且接合深度更深。於該n+ 型半導體區域11b形成用之離子植入時，pMIS形成區域1B係預先由作為離子植入擋止掩模之光阻劑膜(未圖示)所覆蓋，以閘極電極GE1及其側壁上之側牆13為掩模而離子植入至nMIS形成區域1A之半導體基板1(p型井3)。因此，n- 型半導體區域11a係與閘極電極GE1對準而形成，n+ 型半導體區域11b係與側牆13對準而形成。又，藉由將硼(B)等之p型雜質離子植入至pMIS形成區域1B中之n型井4之閘極電極GE2及側牆13之兩側的區域，形成p+ 型半導體區域12b(源極、汲極)。與p- 型半導體區域12a相比，p+ 型半導體區域12b之雜質濃度更高且接合深度更深。於該p+ 型半導體區域12b形成用之離子植入時，nMIS形成區域1A預先由作為離子植入擋止掩模之另一光阻劑膜(未圖示)所覆蓋，以閘極電極GE2及其側壁上之側牆13為掩模而離子植入至pMIS形成區域1B之半導體基板1(n型井4)。因此，p- 型半導體區域12a係與閘極電極GE2對準而形成，p+ 型半導體區域12b係與側牆13對準而形成。可先形成n+ 型半導體區域11b，或者亦可先形成p+ 型半導體區域12b。
構成nMIS形成區域1A之閘極電極GE1之矽膜10係於n- 型半導體區域11a形成用之離子植入步驟或n+ 型半導體區域11b形成用之離子植入步驟中導入n型雜質，而成為n型矽膜。又，構成pMIS形成區域1B之閘極電極GE2之矽膜10係於p- 型半導體區域12a形成用之離子植入或p+ 型半導體區域12b形成用之離子植入步驟中導入p型雜質，而成為p型矽膜。
離子植入後，進行用以使所導入之雜質活化之退火處理(活化退火、熱處理)。藉此，可使導入至n- 型半導體區域11a、p- 型半導體區域12a、n+ 型半導體區域11b以及p+ 型半導體區域12b等中之雜質活化。
以如上所述方式，可獲得如圖14所示之構造，於nMIS形成區域1A，n形成通道型MISFET(Metal Insulator Semiconductor Field Effect Transistor)Qn作為場效電晶體，且於pMIS形成區域1B，形成p通道型MISFETQp作為場效電晶體。
閘極電極GE1作為n通道型MISFETQn之閘極電極而發揮作用，閘極電極GE1下之含Hf及Ln之絕緣膜5a作為n通道型MISFETQn之閘極絕緣膜而發揮作用。而且，作為n通道型MISFETQn之源極或汲極而發揮作用之n型半導體區域(雜質擴散層)係由n+ 型半導體區域11b及n- 型半導體區域11a所形成。又，閘極電極GE2作為p通道型MISFETQp之閘極電極而發揮作用，閘極電極GE2下之含Hf之絕緣膜5作為p通道型MISFETQp之閘極絕緣膜而發揮作用。而且，作為p通道型MISFETQp之源極或汲極而發揮作用之p型半導體區域(雜質擴散層)係由p+ 型半導體區域12b及p- 型半導體區域12a所形成。n通道型MISFETQn及p通道型MISFETQp之源極.汲極區域具有LDD構造。n+ 型半導體區域11b可視為n通道型MISFETQn之源極或汲極用之半導體區域，p+ 型半導體區域12b可視為p通道型MISFETQp之源極或汲極用之半導體區域。
又，與作為p通道型MISFETQp之閘極絕緣膜的含Hf之絕緣膜5相比，作為n通道型MISFETQn之閘極絕緣膜的含Hf及Ln之絕緣膜5a中，稀土類元素Ln之含有率較高。其原因在於，在步驟S10之熱處理步驟中，對nMIS形成區域1A之含Hf之絕緣膜5(成為含Hf及Ln之絕緣膜5a之部分)導入稀土類元素Ln，而對pMIS形成區域1B之含Hf之絕緣膜5則未導入稀土類元素Ln。藉此，nMIS形成區域1A之含Hf及Ln之絕緣膜5a(即n通道型MISFETQn之閘極絕緣膜)中之稀土類元素Ln的含有率高於pMIS形成區域1B之含Hf之絕緣膜5(即p通道型MISFETQp之閘極絕緣膜)中之稀土類元素Ln的含有率。又，於步驟S4之含Hf之絕緣膜5的成膜時，宜使含Hf之絕緣膜5不含稀土類元素，藉此可使作為p通道型MISFETQp之閘極絕緣膜的含Hf之絕緣膜5成為不含稀土類元素之狀態。
繼而，如圖15所示，於半導體基板1之主面上，以覆蓋閘極電極GE1、GE2之方式形成絕緣膜(層間絕緣膜)21。絕緣膜21包含例如氧化矽膜之單體膜、或較薄之氮化矽膜與其上之較厚之氧化矽膜之積層膜等。於形成絕緣膜21之後，使用例如CMP(Chemical Mechanical Polishing，化學機械研磨)法，使絕緣膜21之表面平坦化。
其次，使用形成於絕緣膜21上之光阻劑圖案(未圖示)作為蝕刻掩模，對絕緣膜21進行乾式蝕刻，藉此於絕緣膜21上形成接觸孔(貫通孔、孔)22。接觸孔22係形成於n+ 型半導體區域11b及p+ 型半導體區域12b、閘極電極GE1、GE2之上部等。
其次，於接觸孔22內形成包含鎢(W)等之導電性插塞(連接用導體部)23。為形成插塞23，例如於包括接觸孔22之內部(底部及側壁上)之絕緣膜21上形成阻障導體膜(例如鈦膜、氮化鈦膜、或者其等之積層膜)。然後，以掩埋接觸孔22之方式於該阻障導體膜上形成包含鎢膜等之主導體膜，並利用CMP法或回蝕法等去除絕緣膜21上之不需要之主導體膜及阻障導體膜，藉此可形成插塞23。再者，為簡化圖式，於圖15中，將構成插塞23之阻障導體膜及主導體膜(鎢膜)加以一體化表示。
其次，如圖16所示，於埋入有插塞23之絕緣膜21上依序形成擋止絕緣膜(蝕刻擋止用絕緣膜)24及配線形成用絕緣膜(層間絕緣膜)25。擋止絕緣膜24為對絕緣膜25進行溝槽加工時成為蝕刻擋止膜之膜，且使用對於絕緣膜25具有蝕刻選擇性之材料，例如可將擋止絕緣膜24設為氮化矽膜，將絕緣膜25設為氧化矽膜。
其次，藉由單層金屬鑲嵌法形成第1層配線。首先，藉由以阻劑圖案(未圖示)為掩模之乾式蝕刻，於絕緣膜25及擋止絕緣膜24之特定區域形成配線溝槽26之後，於半導體基板1之主面上(即，包括配線溝槽26之底部及側壁上之絕緣膜25上)形成阻障導體膜(例如氮化鈦膜、鉭膜或氮化鉭膜等)。繼而，利用CVD法或濺鍍法等，於阻障導體膜上形成銅之籽晶層，進而採用電解電鍍法等，於籽晶層上形成鍍銅膜，並利用鍍銅膜埋入配線溝槽26之內部。然後，利用CMP法去除除配線溝槽26以外之區域之鍍銅膜、籽晶層以及阻障金屬膜，形成以銅為主導電材料之第1層配線M1。再者，為簡化圖式，於圖16中，將構成配線M1之鍍銅膜、籽晶層以及阻障導體膜加以一體化表示。
配線M1係經由插塞23而與n通道型MISFETQn及p通道型MISFETQp之源極或汲極用之n+ 型半導體區域11b及p+ 型半導體區域12b等電性連接。其後，利用雙層金屬鑲嵌法等形成第2層以後之配線，但此處省略圖示及其說明。又，配線M1並不限定於金屬鑲嵌配線，亦可使配線用導電體膜圖案化而形成，例如亦可形成為鎢配線或鋁配線等。
其次，更詳細地說明本實施形態之特徵。
於本實施形態中，n通道型MISFETQn及p通道型MISFETQp之閘極電極GE1、GE2係包含位於閘極絕緣膜(此處為含Hf及Ln之絕緣膜5a以及含Hf之絕緣膜5)上之金屬膜9之所謂金屬閘極電極。因此，可抑制閘極電極之空乏化現象，消除寄生電容，故而亦可實現MISFET元件之小型化(閘極絕緣膜之薄膜化)。
又，於本實施形態中，使用介電係數較氧化矽高之含Hf及Ln之絕緣膜5a作為n通道型MISFETQn之閘極絕緣膜，使用介電係數較氧化矽高之含Hf之絕緣膜5作為p通道型MISFETQp之閘極絕緣膜。即，將作為介電係數較氧化矽高之材料膜、所謂High-k膜(高介電係數膜)的含Hf及Ln之絕緣膜5a以及含Hf之絕緣膜5，用作n通道型MISFETQn及p通道型MISFETQp之閘極絕緣膜。因此，與使用氧化矽膜作為n通道型MISFETQn及p通道型MISFETQp之閘極絕緣膜之情形時相比，可增加含Hf及Ln之絕緣膜5a及含Hf之絕緣膜5之物理膜厚，故而可減少洩漏電流。
並且，於本實施形態中，使用含Hf之絕緣膜5作為p通道型MISFETQp之閘極絕緣膜，且與此相對，使用含Hf及Ln之絕緣膜5a而並非含Hf之絕緣膜5作為n通道型MISFETQn之閘極絕緣膜，藉此可降低n通道型MISFETQn之臨界值(臨界電壓)之絕對值。即，可使n通道型MISFETQn低臨界值化。
例如，當將氮化鈦用於金屬閘極電極，將Hf系閘極絕緣膜(含Hf之高介電係數膜)用作閘極絕緣膜時，金屬閘極電極之功函數為4.7~4.8 eV左右，但藉由向Hf系閘極絕緣膜中導入稀土類元素、特別是鑭(La)，可將包含氮化鈦之金屬閘極電極之功函數控制在4.1~4.6 eV左右。在n通道型MISFET中，若閘極電極之功函數具有矽之傳導帶附近(4.05 eV附近)之值，則可降低n通道型MISFET之臨界電壓。因此，與不同於本實施形態，使用含Hf之絕緣膜5作為n通道型MISFETQn之閘極絕緣膜之情形時相比，藉由如本實施形態般使用含Hf及Ln之絕緣膜5a作為n通道型MISFETQn之閘極絕緣膜，可降低金屬膜9之有效的功函數而接近於矽之傳導帶，因此可使n通道型MISFETQn低臨界值化。
例如，與不同於本實施形態，與p通道型MISFETQp之閘極絕緣膜同樣地使用含Hf之絕緣膜5作為n通道型MISFETQn之閘極絕緣膜之情形時相比，當如本實施形態般使用含Hf及Ln之絕緣膜5a作為n通道型MISFETQn之閘極絕緣膜時，可使n通道型MISFETQn之臨界值(臨界電壓)之絕對值降低0.1~0.6V左右。
為獲得上述n通道型MISFETQn之低臨界值化之效果，臨界值調整層8含有稀土類元素，宜為稀土類氧化物層，特佳為氧化鑭層。藉此，含Hf及Ln之絕緣膜5a成為含有稀土類元素(Ln)、特佳為鑭(La)者，因此可確實地獲得n通道型MISFETQn之低臨界值化之效果。
藉由使含Hf及Ln之絕緣膜5a含有稀土類元素(特別是鑭)而使n通道型MISFETQn之臨界值下降的程度，可利用上述步驟S9中之臨界值調整層8之形成厚度、上述步驟S10中之熱處理之溫度等而控制。含Hf及Ln之絕緣膜5a中之稀土類元素(特別是鑭)之含有率越多，可越進一步降低n通道型MISFETQn之臨界值，故越是增加上述步驟S9中之臨界值調整層8之形成厚度或上述步驟S10中之熱處理之溫度，而提高含Hf及Ln之絕緣膜5a中之稀土類元素(特別是鑭)之含有率，可越進一步降低n通道型MISFETQn之臨界值。因此，可根據n通道型MISFETQn之所期望之臨界值，設定上述步驟S9中之臨界值調整層8之形成厚度、上述步驟S10中之熱處理之溫度。
又，於本實施形態中，藉由使共用之導體層(此處為金屬膜9與金屬膜9上之矽膜10之積層膜)圖案化，而形成n通道型MISFETQn及p通道型MISFETQp之閘極電極GE1、GE2。因此，可使半導體裝置之製造步驟簡單化，從而可實現半導體裝置之產量之提高、半導體裝置之製造成本之下降以及半導體裝置之製造良率之提高。
又，本實施形態的主要特徵之一係形成有氮化金屬膜7。一面對比圖17~圖21之比較例之製造步驟與圖1~圖16之本實施形態之製造步驟，一面對此進行說明。
圖17~圖21係比較例之半導體裝置之製造步驟中之主要部分剖面圖，圖17~圖21之比較例之製造步驟不同於本實施形態，對應於未形成相當於氮化金屬膜7者之情形。以下，對圖17~圖21之比較例之製造步驟加以說明。
於比較例之製造步驟中，進行與本實施形態之步驟S1~S4相同之步驟，獲得與上述圖3相同之構造後，不進行本實施形態之步驟S5~S8(即，與本實施形態不同，不形成上述氮化金屬膜7)，而如圖17所示，於半導體基板1之主面上，即於含Hf之絕緣膜5上形成臨界值調整層8。
其次，於臨界值調整層8上塗佈光阻劑膜，對該光阻劑膜進行曝光、顯影，藉此形成光阻劑圖案PR101。光阻劑圖案PR101形成於nMIS形成區域1A，而不形成於pMIS形成區域1B。因此，nMIS形成區域1A之臨界值調整層8由光阻劑圖案PR101所覆蓋，而pMIS形成區域1B之臨界值調整層8成為未由光阻劑圖案PR101所覆蓋而露出之狀態。
其次，如圖18所示，使用光阻劑圖案PR101作為蝕刻掩模，對臨界值調整層8進行濕式蝕刻。藉由該濕式蝕刻步驟，pMIS形成區域1B之臨界值調整層8受到蝕刻而被去除，而nMIS形成區域1A之臨界值調整層8因由光阻劑圖案PR101所覆蓋，故未受到蝕刻而殘存。
其次，如圖19所示，去除光阻劑圖案PR101。
繼而，如圖20所示，對半導體基板1實施熱處理，藉此於nMIS形成區域1A中，使臨界值調整層8與含Hf之絕緣膜5發生反應而形成含Hf及Ln之絕緣膜5a。於pMIS形成區域1B，因無臨界值調整層8，故不形成含Hf及Ln之絕緣膜5a。其後，亦可藉由濕式蝕刻，去除熱處理步驟中未發生反應之未反應的臨界值調整層8。
其次，如圖21所示，於半導體基板1之主面上依序形成金屬閘極用之金屬膜9與矽膜10，然後採用光微影技術及乾式蝕刻技術，使該矽膜10及金屬膜9之積層膜圖案化，藉此形成閘極電極GE1、GE2。其後的步驟係與上述圖14~圖16之步驟相同。
根據本發明者之研究獲知，圖17~圖21之比較例之製造步驟中，會產生如下問題。
即，於上述圖19之步驟中去除光阻劑圖案PR101時，若光阻劑圖案PR101之殘渣殘留於臨界值調整層8上，則該殘渣會對其後所形成之MISFET之特性或可靠性造成不良影響。因此，於上述圖19之步驟中去除光阻劑圖案PR101時，必需不產生殘渣地完全去除光阻劑圖案PR101，為此必需使用APM液去除光阻劑圖案PR101。然而，根據本發明者之研究獲知，若使用APM液去除光阻劑圖案PR101，則已露出之pMIS形成區域1B之含Hf之絕緣膜5會暴露在該APM液中，由於含Hf之絕緣膜5對APM液之耐性較弱，因此會受到損壞。若pMIS形成區域1B之含Hf之絕緣膜5因APM液而受到損壞，則會對所形成之p通道型MISFET之特性或可靠性造成不良影響。
與此相對，於本實施形態中，係在步驟S5~S7中於pMIS形成區域1B之含Hf之絕緣膜5上選擇性地形成氮化金屬膜7，當藉由步驟S10之熱處理而使步驟S9中所形成之臨界值調整層8與含Hf之絕緣膜5發生反應時，會使氮化金屬膜7作為防反應層(防反應掩模)而發揮作用。
因此，於本實施形態中，藉由在步驟S8中不使用APM液而使用有機溶劑等去除光阻劑圖案PR1，可抑制或防止nMIS形成區域1A之含Hf之絕緣膜5受到損壞。然而，由於在步驟S8中不使用APM液而去除光阻劑圖案PR1，故有可能導致光阻劑圖案PR1之殘渣殘存於氮化金屬膜7上，但該殘渣會於步驟S12中利用濕式蝕刻去除氮化金屬膜7時，與氮化金屬膜7一併被去除。又，即使於步驟S8之光阻劑圖案PR1之去除步驟之後，光阻劑圖案PR1之殘渣在步驟S12中利用濕式蝕刻去除氮化金屬膜7之前一直殘存於氮化金屬膜7上，由於在該殘渣與含Hf之絕緣膜5因之間介插有氮化金屬膜7，故於步驟S10之熱處理時，該殘渣不會對含Hf之絕緣膜5造成影響。因此，由於在步驟S8中不使用APM液而去除光阻劑圖案PR1，故而即使光阻劑圖案PR1之殘渣殘存於氮化金屬膜7上，仍可防止對所形成之MISFET之性能或可靠性造成不良影響。
又，含Hf之絕緣膜5與含Hf及Ln之絕緣膜5a不僅對APM液，而且對氫氟酸之耐性亦較弱。與此相對，於本實施形態中，步驟S8之光阻劑圖案PR1之去除步驟自不必說，於除此以外之步驟中，亦在位於其後所形成之閘極電極GE1、GE2下且成為閘極絕緣膜之部分的含Hf之絕緣膜5或含Hf及Ln之絕緣膜5a露出之狀態下，不進行使用有APM液與氫氟酸中之一者或兩者之濕式處理。即，自上述步驟S7中對氮化金屬膜7進行濕式蝕刻起至上述步驟S13中形成金屬膜9為止，均不進行使用有APM液與氫氟酸中之一者或兩者之濕式處理。具體而言，上述步驟S7之氮化金屬膜7之濕式蝕刻步驟、上述步驟S8之光阻劑圖案PR1之去除步驟、步驟S11之臨界值調整層8之濕式蝕刻步驟以及步驟S12之氮化金屬膜7之濕式蝕刻步驟均為濕式處理，但不使用APM液與氫氟酸中之任一者(即，藉由不使用APM液與氫氟酸中之任一者之濕式處理來進行)。藉此，可抑制或防止含Hf之絕緣膜5或含Hf及Ln之絕緣膜5a受到損壞。
又，亦可考慮與本實施形態不同，而使用絕緣膜(絕緣膜硬質掩模)代替氮化金屬膜7，但此時，雖會抑制Hf系閘極絕緣膜之損壞，但非常難去除該絕緣膜硬質掩模。其原因在於，為去除絕緣膜硬質掩模，必需使用氫氟酸，而若使用氫氟酸，則不僅對絕緣膜硬質掩模而且對Hf系閘極絕緣膜亦同時進行蝕刻。
與此相對，於本實施形態中，使用不使用APM液與氫氟酸即可去除之氮化金屬膜7。更特定而言，使用可利用Hf系閘極絕緣膜之蝕刻量較少(蝕刻速度較低)之過氧化氫(H2 O2 )系藥液而去除之氮化金屬膜7，且使用含有過氧化氫(過氧化氫水)但不含氨與氫氟酸之藥液，於步驟S7與步驟S12中對氮化金屬膜7進行濕式蝕刻。因此，可抑制Hf系閘極絕緣膜(此處為含Hf之絕緣膜5、含Hf及Ln之絕緣膜5a)之損壞，且可去除氮化金屬膜7。
又，亦可考慮與本實施形態不同，而省略步驟S12之氮化金屬膜7之去除步驟，由殘存於pMIS形成區域1B之氮化金屬膜7形成p通道型MISFET之金屬閘極電極。然而，於步驟S9中形成臨界值調整層8時、或在接觸於臨界值調整層8之狀態下進行步驟S10之熱處理時，氮化金屬膜7之表層部分會發生氧化。因此，若與本實施形態不同，而省略步驟S12之氮化金屬膜7之去除步驟，將表層部分已發生氧化之氮化金屬膜7用於金屬閘極電極，則有可能使氧自氮化金屬膜7之經氧化之表層部分擴散至閘極絕緣膜、或者氧擴散至整個金屬閘極。其會導致MISFET之特性之變動或閘極電阻之增大等。
與此相對，於本實施形態中，藉由步驟S12之氮化金屬膜7之濕式蝕刻步驟，去除殘存於pMIS形成區域1B之氮化金屬膜7後，藉由步驟S13形成金屬閘極電極用之金屬膜9，並將該金屬膜9用於n通道型MISFETQn及p通道型MISFETQp之金屬閘極電極。因此，可防止n通道型MISFETQn及p通道型MISFETQp之特性之變動，且可防止閘極電阻之增大。
又，若氮化金屬膜7過薄，則於步驟S10之熱處理中，有可能導致臨界值調整層8之稀土類元素Ln透過氮化金屬膜7，又，若氮化金屬膜7過厚，則於步驟S12中藉由濕式蝕刻去除氮化金屬膜7時，易使nMIS形成區域1A之含Hf及Ln之絕緣膜5a受到損壞。自上述觀點而言，步驟S5中所形成之氮化金屬膜7之厚度宜為5~20 nm。
又，若氮化金屬膜7與金屬膜9由相同材料膜所形成，則可獲得以下效果，故而更佳。
即，於步驟S12中藉由濕式蝕刻去除殘存於pMIS形成區域1B之氮化金屬膜7，該濕式蝕刻係於nMIS形成區域1A之含Hf及Ln之絕緣膜5a露出之狀態下進行，故若過度蝕刻變得過剩，則即使蝕刻液不使用APM液或氫氟酸，亦有可能導致含Hf及Ln之絕緣膜5a受到損壞。與此相對，若由相同材料膜形成氮化金屬膜7與金屬膜9，則於步驟S12中對pMIS形成區域1B之氮化金屬膜7進行濕式蝕刻時，即使多少存在氮化金屬膜7之蝕刻殘餘，亦由於該蝕刻殘餘由與步驟S13中所形成之金屬膜9相同之材料所構成，故可抑制或防止由於氮化金屬膜7之蝕刻殘餘而導致p通道型MISFETQp之特性發生變動。因此，若由相同材料膜形成氮化金屬膜7與金屬膜9，則於步驟S12之氮化金屬膜7之去除步驟中可抑制過度蝕刻量，故而可更確實地防止含Hf及Ln之絕緣膜5a之損壞，從而可進一步提高半導體裝置之特性及可靠性。於由相同材料膜形成氮化金屬膜7與金屬膜9之情形時，若考慮到金屬膜9之功函數及氮化金屬膜7之作為反應阻障層之功能等，則宜均由氮化鈦(TiN)形成氮化金屬膜7與金屬膜9。
又，即使於步驟S12中對pMIS形成區域1B之氮化金屬膜7進行濕式蝕刻時，多少產生有氮化金屬膜7之蝕刻殘餘之情形時，亦會去除氮化金屬膜7之經氧化之表層部分，使氮化金屬膜7之下層部之一部分(未氧化之部分)作為蝕刻殘餘而殘存。因此，於省略上述步驟S12之氮化金屬膜7之濕式蝕刻步驟而將氮化金屬膜7用於金屬閘極電極之情形時會產生的問題，不會於本實施形態中產生。
又，於本實施形態中，因於n通道型MISFETQn與p通道型MISFETQp之分別製作步驟中，僅使用一次硬質掩模(此處為氮化金屬膜7)，故亦適合於微細化。
(實施形態2)
圖22係表示本實施形態2之製造步驟之一部分的製造流程圖，對應於上述實施形態1之圖1。圖23~圖30係本實施形態2之半導體裝置之製造步驟中之主要部分剖面圖。
本實施形態之製造步驟直至在步驟S5中形成氮化金屬膜7之前，與上述實施形態1之製造步驟相同，因而此處省略其說明，對步驟S5之氮化金屬膜7之形成步驟之後進行說明。
進行與上述實施形態1之步驟S1~S5相同之步驟，獲得上述圖4之構造後，於本實施形態中，如圖23所示，於半導體基板1之主面上，即於氮化金屬膜7上塗佈光阻劑膜，對該光阻劑膜進行曝光、顯影，藉此形成光阻劑圖案(阻劑圖案)PR2作為阻劑圖案(圖22之步驟S6a)。
光阻劑圖案PR2形成於nMIS形成區域1A之氮化金屬膜7上，但不形成於pMIS形成區域1B，因此nMIS形成區域1A之氮化金屬膜7由光阻劑圖案PR2所覆蓋，而pMIS形成區域1B之氮化金屬膜7成為未由光阻劑圖案PR2所覆蓋而露出之狀態。
其次，使用光阻劑圖案PR2作為蝕刻掩模，對氮化金屬膜7進行濕式蝕刻(圖22之步驟S7a)。該步驟S7a之氮化金屬膜7之濕式蝕刻步驟中所使用的蝕刻液係與上述實施形態1之步驟S7之氮化金屬膜7之濕式蝕刻步驟中所使用的蝕刻液相同。藉由步驟S7a之濕式蝕刻步驟，如圖24所示，pMIS形成區域1B之氮化金屬膜7受到蝕刻而被去除，但nMIS形成區域1A之氮化金屬膜7因由光阻劑圖案PR2所覆蓋，故未受到蝕刻而殘存。藉此，pMIS形成區域1B之含Hf之絕緣膜5露出，而nMIS形成區域1A之含Hf之絕緣膜5維持由氮化金屬膜7覆蓋之狀態(即未露出之狀態)。
繼而，如圖25所示，去除光阻劑圖案PR2(圖22之步驟S8a)。步驟S8a之光阻劑圖案PR2之去除步驟係與上述實施形態1之步驟S8之光阻劑圖案PR1之去除步驟同樣地進行。
其次，如圖26所示，於半導體基板1之主面上形成臨界值調整層(含第1金屬元素之層)8a(圖22之步驟S9a)。由於在上述步驟S7a之濕式蝕刻步驟中已去除pMIS形成區域1B之氮化金屬膜7且保留有nMIS形成區域1A之氮化金屬膜7，故而在步驟S9a中，臨界值調整層8a於pMIS形成區域1B形成於含Hf之絕緣膜5上，於nMIS形成區域1A形成於氮化金屬膜7上。
為使形成於pMIS形成區域1B之p通道型MISFET(對應於p通道型MISFETQp)之臨界值之絕對值下降，臨界值調整層8a含有應導入至該p通道型MISFET(對應於p通道型MISFETQp)之Hf系閘極絕緣膜中的金屬元素(第1金屬元素)、即Al、Ta、Ti中之至少一種(特佳為Al)。
因此，臨界值調整層8a含有Al(鋁)、Ta(鉭)、Ti(鈦)中之至少一種，特佳為含有Al(鋁)。作為臨界值調整層8a，宜為金屬氧化物層，因此臨界值調整層8a宜為氧化鋁層(具代表性的是Al2 O3 層)、氧化鉭層(具代表性的是Ta2 O5 層)或者氧化鈦層(具代表性的是TiO2 層)，特佳為氧化鋁層。以下，將臨界值調整層8a所含之金屬元素記作Me。因此，於臨界值調整層8a為氧化鋁層之情形時，Me=Al，於臨界值調整層8a為氧化鉭層之情形時，Me=Ta，於臨界值調整層8a為氧化鈦層之情形時，Me=Ti。臨界值調整層8a之形成法及膜厚可設為與上述實施形態1之臨界值調整層8相同。
其次，對半導體基板1實施與上述實施形態1之步驟S10之熱處理相同的熱處理(圖22之步驟S10a)。藉由該步驟S10a之熱處理，於pMIS形成區域1B，使含Hf之絕緣膜5與臨界值調整層8a發生反應。即，藉由步驟S10a之熱處理，將構成臨界值調整層8a之金屬元素Me(Al、Ta、Ti中之至少一種，特佳為Al)導入(擴散)至含Hf之絕緣膜5。
於該步驟S10a之熱處理步驟中，於pMIS形成區域1B，臨界值調整層8a與含Hf之絕緣膜5相接觸，故兩者發生反應，將臨界值調整層8a之金屬元素Me導入(擴散)至含Hf之絕緣膜5。另一方面，於nMIS形成區域1A，臨界值調整層8a與含Hf之絕緣膜5為之間介插有氮化金屬膜7而未接觸之狀態，故臨界值調整層8a與含Hf之絕緣膜5不發生反應，臨界值調整層8a之金屬元素Me不會被導入(擴散)至含Hf之絕緣膜5。
藉由該步驟S10a之熱處理，如圖27所示，於pMIS形成區域1B，臨界值調整層8a與含Hf之絕緣膜5發生反應(混合、摻合)而形成「含Hf及Me之絕緣膜5b」。即，於pMIS形成區域1B，將臨界值調整層8a之金屬元素Me導入至含Hf之絕緣膜5，使得含Hf之絕緣膜5成為含Hf及Me之絕緣膜5b。
含Hf及Me之絕緣膜5b包括含有Hf(鉿)與金屬元素Me(Me為Al、Ta、Ti中之至少一種，特佳為Al)之絕緣材料，含Hf及Me之絕緣膜5b所含之金屬元素Me係與臨界值調整層8a所含之金屬元素Me相同。
本實施形態之步驟S10a之熱處理後的nMIS形成區域1A之含Hf之絕緣膜5之具體構成(組成)係與上述實施形態1之步驟S10之熱處理後的pMIS形成區域1B之含Hf之絕緣膜5大致相同，因而此處省略其說明。又，本實施形態之步驟S10a之熱處理後的pMIS形成區域1B之含Hf及Me之絕緣膜5b之具體構成(組成)，係將上述實施形態1之步驟S10之熱處理後的nMIS形成區域1A之含Hf及Ln之絕緣膜5a中所含的稀土類元素Ln替換為金屬元素Me者，因而此處省略其詳細說明。例如，於含Hf之絕緣膜5為HfSiON膜之情形時，含Hf及Me之絕緣膜5b為HfMeSiON膜(Me=Al時為HfAlSiON膜)。
其次，如圖28所示，藉由濕式蝕刻去除步驟S10a之熱處理步驟中未發生反應之臨界值調整層8a(未反應之臨界值調整層8a)(圖22之步驟S11a)。該步驟S11a之臨界值調整層8a之濕式蝕刻步驟中所使用的蝕刻液係與上述實施形態1之步驟S11之臨界值調整層8之濕式蝕刻步驟中所使用的蝕刻液相同。藉由步驟S11a之臨界值調整層8a之濕式蝕刻步驟，於nMIS形成區域1A，去除臨界值調整層8a而使氮化金屬膜7露出，於pMIS形成區域1B，去除步驟S10a之熱處理中未與含Hf之絕緣膜5反應完全之臨界值調整層8a而使含Hf及Me之絕緣膜5b露出。
其次，藉由濕式蝕刻去除氮化金屬膜7(圖22之步驟S12a)。藉此，獲得圖28之構造。該步驟S12a之氮化金屬膜7之濕式蝕刻步驟中所使用的蝕刻液係與上述實施形態1之步驟S12之氮化金屬膜7之濕式蝕刻步驟中所使用的蝕刻液相同。藉由步驟S12a之濕式蝕刻步驟，去除形成於nMIS形成區域1A之氮化金屬膜7，而使nMIS形成區域1A之含Hf之絕緣膜5露出。於步驟S12a之氮化金屬膜7之濕式蝕刻步驟後，成為nMIS形成區域1A之含Hf之絕緣膜5及pMIS形成區域1B之含Hf及Me之絕緣膜5b兩者露出的狀態。
其後之步驟與上述實施形態1相同。即，與上述實施形態1同樣地，如圖29所示，於半導體基板1之主面上形成金屬膜9(圖22之步驟S13)，於金屬膜9上形成矽膜10(圖22之步驟S14)。然後，與上述實施形態1同樣地，如圖30所示，藉由使矽膜10及金屬膜9之積層膜圖案化，而形成閘極電極GE1、GE2(圖22之步驟S15)。
閘極電極GE1係於nMIS形成區域1A形成於含Hf之絕緣膜5上，閘極電極GE2係於pMIS形成區域1B形成於含Hf及Me之絕緣膜5b上。即，包含金屬膜9及金屬膜9上之矽膜10之閘極電極GE1係經由作為閘極絕緣膜之含Hf之絕緣膜5，形成於nMIS形成區域1A之p型井3之表面上，包含金屬膜9及金屬膜9上之矽膜10之閘極電極GE2係經由作為閘極絕緣膜之含Hf及Me之絕緣膜5b，形成於pMIS形成區域1B之n型井4之表面上。含Hf之絕緣膜5與含Hf及Me之絕緣膜5b之介電係數均較氧化矽高。
又，與n通道型MISFETQp之閘極絕緣膜即含Hf之絕緣膜5相比，p通道型MISFETQn之閘極絕緣膜即含Hf及Me之絕緣膜5b中，金屬元素Me之含有率較高。其原因在於，在步驟S10a之熱處理步驟中，對pMIS形成區域1B之含Hf之絕緣膜5(成為含Hf及Me之絕緣膜5b之部分)導入金屬元素Me，而對nMIS形成區域1A之含Hf之絕緣膜5則未導入金屬元素Me。藉此，pMIS形成區域1B之含Hf及Me之絕緣膜5b(即p通道型MISFETQp之閘極絕緣膜)中之金屬元素Me的含有率高於nMIS形成區域1A之含Hf之絕緣膜5(即n通道型MISFETQn之閘極絕緣膜)中之金屬元素Me的含有率。又，於步驟S4之含Hf之絕緣膜5之成膜時，宜使含Hf之絕緣膜5不含Al、Ta、Ti，藉此n通道型MISFETQn之閘極絕緣膜即含Hf之絕緣膜5可形成為不含Al、Ta、Ti之狀態。形成閘極電極GE1、GE2之後的步驟與上述實施形態1相同，因而此處省略其圖示及說明。
於上述實施形態1中，使用含Hf之絕緣膜5作為p通道型MISFETQp之閘極絕緣膜，且使用含Hf及Ln之絕緣膜5a作為n通道型MISFETQn之閘極絕緣膜，藉此使n通道型MISFETQn低臨界值化。與此相對，於本實施形態中，使用含Hf之絕緣膜5作為n通道型MISFETQn之閘極絕緣膜，且使用含Hf及Me之絕緣膜5b作為p通道型MISFETQp之閘極絕緣膜，藉此可使p通道型MISFETQp低臨界值化。即，可使p通道型MISFETQp之臨界值(臨界電壓)之絕對值降低。關於除此以外之本實施形態之效果，因與上述實施形態1相同，故此處省略其說明，而對與上述實施形態1不同之效果加以說明。
例如，於將氮化鈦用於金屬閘極電極，將Hf系閘極絕緣膜(含有Hf之高介電係數膜)用作閘極絕緣膜之情形時，金屬閘極電極之功函數為4.7~4.8 eV左右，但藉由將Al、Ta、Ti等(特別是Al)導入至Hf系閘極絕緣膜，可將包含氮化鈦之金屬閘極電極之功函數控制在4.8~5.1 eV左右。於p通道型MISFET中，若閘極電極之功函數具有矽之價帶附近(5.15 eV附近)之值，則可降低p通道型MISFET之臨界電壓。因此，與不同於本實施形態，使用含Hf之絕緣膜5作為p通道型MISFETQp之閘極絕緣膜之情形時相比，藉由如本實施形態般使用含Hf及Me之絕緣膜5b作為p通道型MISFETQp之閘極絕緣膜，可降低金屬膜9之有效之功函數而接近於矽之價帶，因此可使p通道型MISFETQp低臨界值化。
例如，與不同於本實施形態，與n通道型MISFETQn之閘極絕緣膜同樣地使用含Hf之絕緣膜5作為p通道型MISFETQp之閘極絕緣膜的情形時相比，如本實施形態般使用含Hf及Me之絕緣膜5b作為p通道型MISFETQp之閘極絕緣膜時，可使p通道型MISFETQp之臨界值之絕對值降低0.1~0.3 V左右。
為獲得如上所述之p通道型MISFETQp之低臨界值化的效果，臨界值調整層8a含有Al、Ta、Ti中之至少一種(特佳為Al)，宜為氧化鋁層、氧化鉭層或者氧化鈦層，特佳為氧化鋁層。藉此，含Hf及Me之絕緣膜5b成為含有Al(鋁)、Ta(鉭)、Ti(鈦)中之至少一種、特佳為Al(鋁)者，因此可確實地獲得p通道型MISFETQp之低臨界值化的效果。
p通道型MISFETQp之臨界值下降之程度可藉由上述步驟S9a中之臨界值調整層8a之形成厚度、上述步驟S10a中之熱處理之溫度等來控制。因此，可根據p通道型MISFETQp之所期望之臨界值，設定上述步驟S9a中之臨界值調整層8a之形成厚度、上述步驟S10a中之熱處理之溫度。
(實施形態3)
圖31係表示本實施形態3之製造步驟之一部分的製造流程圖，對應於上述實施形態1之圖1。圖32~圖35係本實施形態3之半導體裝置之製造步驟中之主要部分剖面圖。
本實施形態之製造步驟直至在步驟S12中藉由濕式蝕刻去除氮化金屬膜7之前，與上述實施形態1之製造步驟相同，因而此處省略其說明，而對步驟S12之氮化金屬膜7之去除步驟之後加以說明。
進行與上述實施形態1之步驟S1~S12相同之步驟，獲得上述圖11之構造後，於本實施形態中，如圖32所示，於半導體基板1之主面上形成臨界值調整層8b(圖31之步驟S21)。
臨界值調整層8b可由與上述實施形態2之臨界值調整層8a相同之材料所形成，其形成法及膜厚亦可設為與上述實施形態2之臨界值調整層8a相同。因於藉由步驟S12之氮化金屬膜7之去除步驟，使nMIS形成區域1A之含Hf及Ln之絕緣膜5a及pMIS形成區域1B之含Hf之絕緣膜5兩者露出之後，進行步驟S21之臨界值調整層8b形成步驟，故臨界值調整層8b係於nMIS形成區域1A形成於含Hf及Ln之絕緣膜5a上，於pMIS形成區域1B形成於含Hf之絕緣膜5上。
為使形成於pMIS形成區域1B之p通道型MISFET(對應於p通道型MISFETQp)之臨界值之絕對值下降，臨界值調整層8b含有應導入至該p通道型MISFET(對應於p通道型MISFETQp)之Hf系閘極絕緣膜之金屬元素(第2金屬元素)、即Al、Ta、Ti中之至少一種(特佳為Al)。
因此，臨界值調整層8b含有Al(鋁)、Ta(鉭)、Ti(鈦)中之至少一種，特佳為含有Al(鋁)。作為臨界值調整層8b，宜為金屬氧化物層，因此臨界值調整層8b宜為氧化鋁層(具代表性的是Al2 O3 層)、氧化鉭層(具代表性的是Ta2 O5 層)或者氧化鈦層(具代表性的是TiO2 層)，特佳為氧化鋁層。以下，將臨界值調整層8b所含之金屬元素記作Me'。因此，於臨界值調整層8b為氧化鋁層之情形時，Me'=Al，於臨界值調整層8b為氧化鉭層之情形時，Me'=Ta，於臨界值調整層8b為氧化鈦層之情形時，Me'=Ti。
其次，對半導體基板1實施熱處理(圖31之步驟S22)。步驟S22之熱處理步驟例如可將熱處理溫度設為600~1000℃之範圍內，於惰性氣體環境中進行。
於該步驟S22之熱處理步驟中，於pMIS形成區域1B，因臨界值調整層8b與含Hf之絕緣膜5相接觸，故兩者發生反應，而將臨界值調整層8b之金屬元素Me'導入(擴散)至含Hf之絕緣膜5。並且，於nMIS形成區域1A，因臨界值調整層8b與含Hf及Ln之絕緣膜5a相接觸，故兩者發生反應，而將臨界值調整層8b之金屬元素Me'導入(擴散)至含Hf及Ln之絕緣膜5a。
藉由步驟S22之熱處理，如圖33所示，於pMIS形成區域1B，臨界值調整層8b與含Hf之絕緣膜5發生反應(混合、摻合)而形成「含Hf及Me'之絕緣膜5c」。即，於pMIS形成區域1B，將臨界值調整層8b之金屬元素Me'(宜為Al、Ta、Ti中之至少一種，特佳為Al)導入至含Hf之絕緣膜5，使得含Hf之絕緣膜5成為含Hf及Me'之絕緣膜5c。
又，藉由步驟S22之熱處理，如圖33所示，於nMIS形成區域1A，臨界值調整層8b與含Hf及Ln之絕緣膜5a發生反應(混合、摻合)而形成「含Hf、Ln及Me'之絕緣膜5d」。即，於nMIS形成區域1A，將臨界值調整層8b之金屬元素Me'(宜為Al、Ta、Ti中之至少一種，特佳為Al)導入至含Hf及Ln之絕緣膜5a，使得含Hf及Ln之絕緣膜5a成為含Hf、Ln及Me'之絕緣膜5d。
含Hf及Me'之絕緣膜5c包括含有Hf(鉿)與金屬元素Me'之絕緣材料，含Hf及Me'之絕緣膜5c所含之金屬元素Me'係與臨界值調整層8b所含之金屬元素Me'相同。又，含Hf、Ln及Me'之絕緣膜5d包括含有Hf(鉿)、稀土類元素Ln以及金屬元素Me'之絕緣材料，含Hf、Ln及Me'之絕緣膜5d所含之稀土類元素Ln係與臨界值調整層8所含之稀土類元素Ln相同，含Hf、Ln及Me'之絕緣膜5d所含之金屬元素Me'係與臨界值調整層8b所含之金屬元素Me'相同。例如，於含Hf之絕緣膜5為HfSiON膜之情形時，含Hf及Me'之絕緣膜5c為HfMe'SiON膜(Me'=Al時為HfAlSiON膜)，含Hf、Ln及Me'之絕緣膜5d為HfLnMe'SiON膜(Ln=La、Me'=Al時為HfLaAlSiON膜)。
其後的步驟與上述實施形態1相同。即，與上述實施形態1同樣地，如圖34所示，於半導體基板1之主面上形成金屬膜9(圖31之步驟S13)，於金屬膜9上形成矽膜10(圖31之步驟S14)。然後，與上述實施形態1同樣地，如圖35所示，藉由使矽膜10及金屬膜9之積層膜圖案化，形成閘極電極GE1、GE2(圖31之步驟S15)。
閘極電極GE1係於nMIS形成區域1A形成於含Hf、Ln及Me'之絕緣膜5d上，閘極電極GE2係於pMIS形成區域1B形成於含Hf及Me'之絕緣膜5c上。即，包含金屬膜9及金屬膜9上之矽膜10之閘極電極GE1係經由作為閘極絕緣膜之含Hf、Ln及Me'之絕緣膜5d，形成於nMIS形成區域1A之p型井3之表面上，包含金屬膜9及金屬膜9上之矽膜10之閘極電極GE2係經由作為閘極絕緣膜之含Hf及Me'之絕緣膜5c，形成於pMIS形成區域1B之n型井4之表面上。含Hf、Ln及Me'之絕緣膜5d與含Hf及Me'之絕緣膜5c的介電係數均較氧化矽高。
與p通道型MISFETQp之閘極絕緣膜即含Hf及Me'之絕緣膜5c相比，n通道型MISFETQn之閘極絕緣膜即含Hf、Ln及Me'之絕緣膜5d中，稀土類元素Ln之含有率較高。其原因在於，在步驟S10之熱處理步驟中，對nMIS形成區域1A之含Hf之絕緣膜5(之後成為含Hf、Ln及Me'之絕緣膜5d之部分)導入稀土類元素Ln，而對pMIS形成區域1B之含Hf之絕緣膜5(之後成為含Hf及Me'之絕緣膜5c之部分)則未導入稀土類元素Ln。又，於步驟S4之含Hf之絕緣膜5之成膜時，宜使含Hf之絕緣膜5不含稀土類元素，藉此p通道型MISFETQp之閘極絕緣膜即含Hf及Me'之絕緣膜5c可形成為不含稀土類元素之狀態。
形成閘極電極GE1、GE2之後的步驟與上述實施形態1相同，因而此處省略其圖示及說明。
又，於本實施形態中，已說明於步驟S21之臨界值調整層8b形成步驟後且步驟S13之金屬膜9之形成步驟前進行步驟S22之熱處理步驟的情形，但亦可於較步驟S13之金屬膜9的形成步驟之後進行步驟S22之熱處理步驟。例如，用於藉由上述n+ 型半導體區域11b及p+ 型半導體區域12b形成用之離子植入而導入之雜質的活化的退火處理(活化退火、熱處理)，亦可兼為步驟S22之熱處理。此時，於步驟S13中金屬膜9係形成於臨界值調整層8b上，於步驟S13~S15期間，pMIS形成區域1B之含Hf之絕緣膜5與nMIS形成區域1A之含Hf及Ln之絕緣膜5a不與臨界值調整層8b發生反應。繼而，於閘極電極GE1、GE2形成後之上述活化退火時，於pMIS形成區域1B，含Hf之絕緣膜5與臨界值調整層8b發生反應而形成含Hf及Me'之絕緣膜5c，於nMIS形成區域1A，含Hf及Ln之絕緣膜5a與臨界值調整層8b發生反應而形成含Hf、Ln及Me'之絕緣膜5d。
於上述實施形態1中，使用含Hf之絕緣膜5作為p通道型MISFETQp之閘極絕緣膜，且使用含Hf及Ln之絕緣膜5a作為n通道型MISFETQn之閘極絕緣膜，藉此使n通道型MISFETQn低臨界值化。與此相對，於本實施形態中，使用含Hf、Ln及Me'之絕緣膜5d作為n通道型MISFETQn之閘極絕緣膜，且使用含Hf及Me'之絕緣膜5c作為p通道型MISFETQp之閘極絕緣膜。於本實施形態中，藉由使用含Hf及Me'之絕緣膜5c作為p通道型MISFETQp之閘極絕緣膜，可使p通道型MISFETQp低臨界值化。即，可降低p通道型MISFETQp之臨界值(臨界電壓)之絕對值。其理由係與上述實施形態2中可使p通道型MISFETQp低臨界值化之理由相同。
另一方面，與使用含Hf及Ln之絕緣膜5a作為n通道型MISFETQn之閘極絕緣膜之上述實施形態1相比，於本實施形態中，因n通道型MISFETQn之閘極絕緣膜中含有金屬元素Me'，故n通道型MISFETQn之臨界電壓之絕對值增加相當於n通道型MISFETQn之閘極電極GE1之金屬膜9之有效功函數變大的量。然而，於本實施形態中，因n通道型MISFETQn之閘極絕緣膜(含Hf、Ln及Me'之絕緣膜5d)含有稀土類元素Ln(特佳為La)，故與不含稀土類元素Ln之情形時相比，可降低n通道型MISFETQn之臨界值(臨界電壓)之絕對值。因此，於n通道型MISFETQn與p通道型MISFETQp之兩者中，可降低臨界值(臨界電壓)之絕對值。又，藉由調整臨界值調整層8之膜厚等，可調整n通道型MISFETQn之臨界值，藉由調整臨界值調整層8b之膜厚等，可調整p通道型MISFETQp之臨界值。因此，可形成以中間能隙為基點對稱性優異之閘極電極GE1及閘極電極GE2，從而可減小n通道型MISFETQn之臨界值之絕對值與p通道型MISFETQp之臨界值之絕對值的差，故而可實現包含對稱性優異之CMISFET之半導體裝置。例如，於使用厚度為1 nm之氧化鑭膜作為臨界值調整層8，使用厚度為0.5 nm之氧化鋁膜作為臨界值調整層8b之情形時，可使n通道型MISFETQn之閘極電極GE1(之金屬膜9)之有效功函數為4.2 eV左右，且使p通道型MISFETQp之閘極電極GE2(之金屬膜9)之有效功函數為4.9 eV左右。
關於除此以外之本實施形態之效果，因與上述實施形態1相同，故而此處省略其說明。
(實施形態4)
圖36係表示本實施形態4之製造步驟之一部分的製造流程圖，對應於上述實施形態1之圖1。圖37~圖40係本實施形態4之半導體裝置之製造步驟中之主要部分剖面圖。
本實施形態之製造步驟直至步驟S12a中藉由濕式蝕刻去除氮化金屬膜7之前，與上述實施形態2之製造步驟相同，因而此處省略其說明，而對步驟S12a之氮化金屬膜7之去除步驟之後加以說明。
進行與上述實施形態2之步驟S1~S12a相同之步驟，獲得上述圖28之構造後，於本實施形態中，如圖37所示，於半導體基板1之主面上形成臨界值調整層8c(圖36之步驟S21a)。
臨界值調整層8c可由與上述實施形態1之臨界值調整層8相同之材料所形成，其形成法及膜厚亦可設為與上述實施形態1之臨界值調整層8相同。因於藉由步驟S12a之氮化金屬膜7之去除步驟，使pMIS形成區域1B之含Hf及Me之絕緣膜5b及nMIS形成區域1A之含Hf之絕緣膜5兩者露出後，進行步驟S21a之臨界值調整層8c形成步驟，故臨界值調整層8c係於pMIS形成區域1B形成於含Hf及Me之絕緣膜5b上，於nMIS形成區域1A形成於含Hf之絕緣膜5上。
為使形成於nMIS形成區域1A之n通道型MISFET(對應於n通道型MISFETQn)之臨界值之絕對值下降，臨界值調整層8c含有應導入至該n通道型MISFET(對應於n通道型MISFETQn)之Hf系閘極絕緣膜之金屬元素(第2金屬元素)、即稀土類元素(特佳為La)。
因此，臨界值調整層8c含有稀土類元素，特佳為含有La(鑭)。作為臨界值調整層8c，宜為金屬氧化物層，因此臨界值調整層8c宜為稀土類氧化物層(氧化稀土類膜)，特佳為氧化鑭層(作為氧化鑭層，具代表性的是La2 O3 層)。以下，將臨界值調整層8c所含之稀土類元素記作Ln'。因此，於臨界值調整層8c為氧化鑭層之情形時，Ln'=La，於臨界值調整層8為氧化釔層之情形時，Ln'=Y。
其次，對半導體基板1實施熱處理(圖36之步驟S22a)。步驟S22a之熱處理步驟可例如將熱處理溫度設為600~1000℃之範圍內，於惰性氣體環境中進行。
於該步驟S22a之熱處理步驟中，於nMIS形成區域1A，因臨界值調整層8c與含Hf之絕緣膜5相接觸，故兩者發生反應，而將臨界值調整層8c之稀土類元素Ln'導入(擴散)至含Hf之絕緣膜5中。並且，於pMIS形成區域1B，因臨界值調整層8c與含Hf及Me之絕緣膜5b相接觸，故兩者發生反應，而將臨界值調整層8c之稀土類元素Ln'導入(擴散)至含Hf及Me之絕緣膜5b。
藉由步驟S22a之熱處理，如圖38所示，於nMIS形成區域1A，臨界值調整層8c與含Hf之絕緣膜5發生反應(混合、摻合)而形成「含Hf及Ln'之絕緣膜5e」。即，於nMIS形成區域1A，將臨界值調整層8c之稀土類元素Ln'(特佳為La)導入至含Hf之絕緣膜5，使得含Hf之絕緣膜5成為含Hf及Ln'之絕緣膜5e。
又，藉由步驟S22a之熱處理，如圖38所示，於pMIS形成區域1B，臨界值調整層8c與含Hf及Me之絕緣膜5b發生反應(混合、摻合)而形成「含Hf、Ln'及Me之絕緣膜5f」。即，於pMIS形成區域1B，將臨界值調整層8c之稀土類元素Ln'(特佳為La)導入至含Hf及Me之絕緣膜5b中，使得含Hf及Me之絕緣膜5b成為含Hf、Ln'及Me之絕緣膜5f。
含Hf及Ln'之絕緣膜5e包括含有Hf(鉿)與稀土類元素Ln'之絕緣材料，含Hf及Ln'之絕緣膜5e所含之稀土類元素Ln'係與臨界值調整層8c所含之稀土類元素Ln'相同。又，含Hf、Ln'及Me之絕緣膜5f包括含有Hf(鉿)、稀土類元素Ln'以及金屬元素Me之絕緣材料，含Hf、Ln'及Me之絕緣膜5f所含之稀土類元素Ln'係與臨界值調整層8c所含之稀土類元素Ln'相同，含Hf、Ln'及Me之絕緣膜5f所含之金屬元素Me係與臨界值調整層8a所含之金屬元素Me相同。例如，於含Hf之絕緣膜5為HfSiON膜之情形時，含Hf及Ln'之絕緣膜5e為HfLn'SiON膜(Ln'=La時為HfLaSiON膜)，含Hf、Ln'及Me之絕緣膜5f為HfLn'MeSiON膜(Ln'=La、Me=Al時為HfLaAlSiON膜)。
其後的步驟與上述實施形態1、2相同。即，與上述實施形態1、2同樣地，如圖39所示，於半導體基板1之主面上形成金屬膜9(圖36之步驟S13)，於金屬膜9上形成矽膜10(圖36之步驟S14)。然後，與上述實施形態1同樣地，如圖40所示，藉由使矽膜10及金屬膜9之積層膜圖案化，形成閘極電極GE1、GE2(圖36之步驟S15)。
閘極電極GE1係於nMIS形成區域1A形成於含Hf及Ln'之絕緣膜5e上，閘極電極GE2係於pMIS形成區域1B形成於含Hf、Ln'及Me之絕緣膜5f上。即，包含金屬膜9及金屬膜9上之矽膜10之閘極電極GE1係經由作為閘極絕緣膜之含Hf及Ln'之絕緣膜5e，形成於nMIS形成區域1A之p型井3之表面上，包含金屬膜9及金屬膜9上之矽膜10之閘極電極GE2係經由作為閘極絕緣膜之含Hf、Ln'及Me之絕緣膜5f，形成於pMIS形成區域1B之n型井4之表面上。含Hf及Ln'之絕緣膜5e與含Hf、Ln'及Me之絕緣膜5f之介電係數均較氧化矽高。
與n通道型MISFETQn之閘極絕緣膜即含Hf及Ln'之絕緣膜5e相比，p通道型MISFETQp之閘極絕緣膜即含Hf、Ln'及Me之絕緣膜5f中，金屬元素Me之含有率較高。其原因在於，在步驟S10a之熱處理步驟中，對pMIS形成區域1B之含Hf之絕緣膜5(之後成為含Hf、Ln'及Me之絕緣膜5f之部分)導入金屬元素Me，而對nMIS形成區域1A之含Hf之絕緣膜5(之後成為含Hf及Ln'之絕緣膜5e之部分)則未導入金屬元素Me。又，於步驟S4之含Hf之絕緣膜5之成膜時，宜使含Hf之絕緣膜5不含Al、Ta、Ti，藉此n通道型MISFETQn之閘極絕緣膜即含Hf及Ln'之絕緣膜5e可形成為不含Al、Ta、Ti之狀態。
形成閘極電極GE1、GE2之後的步驟與上述實施形態1、2相同，因而此處省略其圖示及說明。
又，於本實施形態中，已說明於步驟S21a之臨界值調整層8c形成步驟後且步驟S13之金屬膜9之形成步驟前進行步驟S22a之熱處理步驟的情形，但與上述實施形態3之步驟S22之熱處理步驟同樣地，本實施形態之步驟S22a之熱處理步驟亦可於較步驟S13之金屬膜9之形成步驟之後進行。例如，用於藉由上述n+ 型半導體區域11b及p+ 型半導體區域12b形成用之離子植入而導入之雜質的活化的退火處理(活化退火、熱處理)，亦可兼作步驟S22a之熱處理。此時，步驟S13中金屬膜9係形成於臨界值調整層8c上，於步驟S13~S15期間，nMIS形成區域1A之含Hf之絕緣膜5與pMIS形成區域1B之含Hf及Me之絕緣膜5b均不與臨界值調整層8c發生反應。繼而，於閘極電極GE1、GE2形成後之上述活化退火時，於nMIS形成區域1A，含Hf之絕緣膜5與臨界值調整層8c發生反應而形成含Hf及Ln'之絕緣膜5e，於pMIS形成區域1B，含Hf及Me之絕緣膜5b與臨界值調整層8c發生反應而形成含Hf、Ln'及Me之絕緣膜5f。
於上述實施形態2中，藉由使用含Hf之絕緣膜5作為n通道型MISFETQn之閘極絕緣膜，且使用含Hf及Me之絕緣膜5b作為p通道型MISFETQp之閘極絕緣膜，而使p通道型MISFETQp低臨界值化。與此相對，於本實施形態中，係使用含Hf、Ln'及Me之絕緣膜5f作為p通道型MISFETQp之閘極絕緣膜，且使用含Hf及Ln'之絕緣膜5e作為n通道型MISFETQn之閘極絕緣膜。於本實施形態中，藉由使用含Hf及Ln'之絕緣膜5e作為n通道型MISFETQn之閘極絕緣膜，可使n通道型MISFETQn低臨界值化。即，可降低n通道型MISFETQn之臨界值(臨界電壓)之絕對值。其理由係與上述實施形態1中可使n通道型MISFETQn低臨界值化之理由相同。
另一方面，與使用含Hf及Me之絕緣膜5b作為p通道型MISFETQp之閘極絕緣膜之上述實施形態2相比，於本實施形態中，因p通道型MISFETQp之閘極絕緣膜中含有稀土類元素Ln'，故p通道型MISFETQp之臨界電壓之絕對值增加相當於p通道型MISFETQp之閘極電極GE2之金屬膜9之有效功函數變大的量。然而，於本實施形態中，因p通道型MISFETQp之閘極絕緣膜(含Hf、Ln'及Me之絕緣膜5f)含有金屬元素Me(宜為Al、Ta、Ti中之至少一種，特佳為Al)，故而與不含金屬元素Me之情形時相比，可降低p通道型MISFETQp之臨界值(臨界電壓)之絕對值。因此，於n通道型MISFETQn與p通道型MISFETQp之兩者中，可降低臨界值(臨界電壓)之絕對值。又，藉由調整臨界值調整層8a之膜厚等，可調整p通道型MISFETQp之臨界值，藉由調整臨界值調整層8c之膜厚等，可調整n通道型MISFETQn之臨界值。因此，可形成以中間能隙為基點對稱性優異之閘極電極GE1及閘極電極GE2，從而可減小n通道型MISFETQn之臨界值之絕對值與p通道型MISFETQp之臨界值之絕對值的差，故而可實現包含對稱性優異之CMISFET之半導體裝置。
關於除此以外之本實施形態之效果，因與上述實施形態2相同，故而此處省略其說明。
以上，對由本發明者所完成之發明，已基於其實施形態進行了具體說明，但本發明當然並不限定於上述實施形態，而可於不脫離其主旨之範圍內進行各種變更。
[產業上之可利用性]
本發明有效適用於半導體裝置及其製造技術。
1．．．半導體基板
1A．．．nMIS形成區域
1B．．．pMIS形成區域
2．．．元件分離區域
2a．．．溝槽
3．．．p型井
4．．．n型井
5．．．含Hf之絕緣膜
5a．．．含Hf及Ln之絕緣膜
5b．．．含Hf及Me之絕緣膜
5c．．．含Hf及Me'之絕緣膜
5d．．．含Hf、Ln及Me'之絕緣膜
5e．．．含Hf及Ln'之絕緣膜
5f．．．含Hf、Ln'及Me之絕緣膜
7．．．氮化金屬膜
8、8a、8b、8c．．．臨界值調整層
9．．．金屬膜
10．．．矽膜
11a．．．n- 型半導體區域
11b．．．n+ 型半導體區域
12a．．．p- 型半導體區域
12b．．．p+ 型半導體區域
13．．．側牆
21．．．絕緣膜
22．．．接觸孔
23．．．插塞
24．．．擋止絕緣膜
25．．．絕緣膜
26．．．配線溝槽
GE1、GE2．．．閘極電極
M1．．．配線
PR1、PR2、PR101．．．光阻劑圖案
Qn．．．n通道型MISFET
Qp．．．p通道型MISFET
圖1係表示本發明一實施形態之半導體裝置之製造步驟之一部分的製造流程圖；
圖2係本發明一實施形態之半導體裝置之製造步驟中之主要部分剖面圖；
圖3係繼圖2後之半導體裝置之製造步驟中之主要部分剖面圖；
圖4係繼圖3後之半導體裝置之製造步驟中之主要部分剖面圖；
圖5係繼圖4後之半導體裝置之製造步驟中之主要部分剖面圖；
圖6係繼圖5後之半導體裝置之製造步驟中之主要部分剖面圖；
圖7係繼圖6後之半導體裝置之製造步驟中之主要部分剖面圖；
圖8係繼圖7後之半導體裝置之製造步驟中之主要部分剖面圖；
圖9係繼圖8後之半導體裝置之製造步驟中之主要部分剖面圖；
圖10係繼圖9後之半導體裝置之製造步驟中之主要部分剖面圖；
圖11係繼圖10後之半導體裝置之製造步驟中之主要部分剖面圖；
圖12係繼圖11後之半導體裝置之製造步驟中之主要部分剖面圖；
圖13係繼圖12後之半導體裝置之製造步驟中之主要部分剖面圖；
圖14係繼圖13後之半導體裝置之製造步驟中之主要部分剖面圖；
圖15係繼圖14後之半導體裝置之製造步驟中之主要部分剖面圖；
圖16係繼圖15後之半導體裝置之製造步驟中之主要部分剖面圖；
圖17係比較例之半導體裝置之製造步驟中之主要部分剖面圖；
圖18係繼圖17後之比較例之半導體裝置之製造步驟中的主要部分剖面圖；
圖19係繼圖18後之比較例之半導體裝置之製造步驟中的主要部分剖面圖；
圖20係繼圖19後之比較例之半導體裝置之製造步驟中的主要部分剖面圖；
圖21係繼圖20後之比較例之半導體裝置之製造步驟中的主要部分剖面圖；
圖22係本發明另一實施形態之半導體裝置之製造步驟之一部分的製造流程圖；
圖23係本發明另一實施形態之半導體裝置之製造步驟中之主要部分剖面圖；
圖24係繼圖23後之半導體裝置之製造步驟中之主要部分剖面圖；
圖25係繼圖24後之半導體裝置之製造步驟中之主要部分剖面圖；
圖26係繼圖25後之半導體裝置之製造步驟中之主要部分剖面圖；
圖27係繼圖26後之半導體裝置之製造步驟中之主要部分剖面圖；
圖28係繼圖27後之半導體裝置之製造步驟中之主要部分剖面圖；
圖29係繼圖28後之半導體裝置之製造步驟中之主要部分剖面圖；
圖30係繼圖29後之半導體裝置之製造步驟中之主要部分剖面圖；
圖31係表示本發明另一實施形態之半導體裝置之製造步驟之一部分的製造流程圖；
圖32係本發明另一實施形態之半導體裝置之製造步驟中之主要部分剖面圖；
圖33係繼圖32後之半導體裝置之製造步驟中之主要部分剖面圖；
圖34係繼圖33後之半導體裝置之製造步驟中之主要部分剖面圖；
圖35係繼圖34後之半導體裝置之製造步驟中之主要部分剖面圖；
圖36係表示本發明另一實施形態之半導體裝置之製造步驟之一部分的製造流程圖；
圖37係本發明另一實施形態之半導體裝置之製造步驟中之主要部分剖面圖；
圖38係繼圖37後之半導體裝置之製造步驟中之主要部分剖面圖；
圖39係繼圖38後之半導體裝置之製造步驟中之主要部分剖面圖；及
圖40係繼圖39後之半導體裝置之製造步驟中之主要部分剖面圖。
1．．．半導體基板
1A．．．nMIS形成區域
1B．．．pMIS形成區域
2．．．元件分離區域
3．．．p型井
4．．．n型井
5．．．含Hf之絕緣膜
7．．．氮化金屬膜
8．．．臨界值調整層

Claims (19)

  1. 一種半導體裝置之製造方法，其特徵在於：該半導體裝置係於半導體基板之第1區域包含作為n通道型MISFET或p通道型MISFET中之一者之第1 MISFET，且於上述半導體基板之第2區域包含作為n通道型MISFET或p通道型MISFET之另一者之第2 MISFET者；該半導體裝置之製造方法包括以下步驟：(a)將用作上述第1及第2 MISFET之閘極絕緣膜且含有Hf之第1絕緣膜，形成於上述半導體基板之上述第1區域及上述第2區域；(b)於形成在上述第1區域及上述第2區域之上述第1絕緣膜上，形成第1氮化金屬膜；(c)去除上述第1區域之上述第1氮化金屬膜，且保留上述第2區域之上述第1氮化金屬膜；(d)於上述(c)步驟後，於上述第1區域之上述第1絕緣膜上及上述第2區域之上述第1氮化金屬膜上，形成含有應導入至上述第1 MISFET之閘極絕緣膜中之第1金屬元素的含第1金屬元素之層，以使上述第1 MISFET之臨界值降低；(e)進行熱處理，使上述第1區域之上述第1絕緣膜與上述含第1金屬元素之層發生反應；(f)於上述(e)步驟後，去除上述(e)步驟中未發生反應之上述含第1金屬元素之層； (g)於上述(f)步驟後，去除上述第1氮化金屬膜；(h)於上述(g)步驟後，於上述第1區域及上述第2區域之上述第1絕緣膜上形成金屬膜；以及(i)使上述金屬膜圖案化，而於上述第1區域形成上述第1 MISFET用之第1閘極電極，於上述第2區域形成上述第2 MISFET用之第2閘極電極。
  2. 如請求項1之半導體裝置之製造方法，其中上述(c)步驟包括以下步驟：(c1)於上述第2區域之上述第1氮化金屬膜上形成阻劑圖案；(c2)以上述阻劑圖案為蝕刻掩模，蝕刻並去除上述第1區域之上述第1氮化金屬膜，且保留上述第2區域之上述第1氮化金屬膜；以及(c3)於上述(c2)步驟後，去除上述阻劑圖案；且上述(c2)步驟、上述(c3)步驟、上述(f)步驟及上述(g)步驟係藉由不使用APM液與氫氟酸中之任一者之濕式處理而進行。
  3. 如請求項2之半導體裝置之製造方法，其中於上述(c3)步驟中，使用有機溶劑去除上述阻劑圖案。
  4. 如請求項3之半導體裝置之製造方法，其中上述第1氮化金屬膜為氮化鈦膜、氮化鉿膜或氮化鋯膜。
  5. 如請求項4之半導體裝置之製造方法，其中於上述(c2)步驟及上述(g)步驟中，使用含有過氧化氫但不含氨與氫氟酸之蝕刻液，對上述第1氮化金屬膜進行蝕刻。
  6. 如請求項5之半導體裝置之製造方法，其中於上述(h)步驟後且上述(i)步驟前，進而包括(h1)於上述金屬膜上形成矽膜之步驟；且於上述(i)步驟中，使上述金屬膜及上述金屬膜上之上述矽膜圖案化，而於上述第1區域形成上述第1閘極電極，於上述第2區域形成上述第2閘極電極。
  7. 如請求項6之半導體裝置之製造方法，其中上述第1 MISFET為n通道型MISFET，上述第2 MISFET為p通道型MISFET，上述第1金屬元素為稀土類元素。
  8. 如請求項7之半導體裝置之製造方法，其中上述含第1金屬元素之層為稀土類氧化物層。
  9. 如請求項8之半導體裝置之製造方法，其中上述含第1金屬元素之層為氧化鑭層。
  10. 如請求項6之半導體裝置之製造方法，其中上述第1 MISFET為p通道型MISFET，上述第2 MISFET為n通道型MISFET，上述第1金屬元素為Al、Ta或Ti中之至少一種。
  11. 如請求項10之半導體裝置之製造方法，其中上述含第1金屬元素之層為氧化鋁層、氧化鉭層或氧化鈦層。
  12. 如請求項11之半導體裝置之製造方法，其中上述含第1金屬元素之層為氧化鋁層。
  13. 如請求項6之半導體裝置之製造方法，其中上述金屬膜為氮化鈦膜、氮化鉭膜或碳化鉭膜。
  14. 如請求項13之半導體裝置之製造方法，其中上述第1氮 化金屬膜及上述金屬膜均包含氮化鈦。
  15. 如請求項1之半導體裝置之製造方法，其中於上述(g)步驟後且上述(h)步驟前，進而包括如下步驟：(g1)於上述第1區域及上述第2區域之上述第1絕緣膜上，形成含有應導入至上述第2 MISFET之閘極絕緣膜中之第2金屬元素的含第2金屬元素之層，以使上述第2 MISFET之臨界值降低。
  16. 如請求項15之半導體裝置之製造方法，其中上述第1 MISFET為n通道型MISFET，上述第2 MISFET為p通道型MISFET，上述第1金屬元素為稀土類元素，上述第2金屬元素為Al、Ta或Ti中之至少一種。
  17. 如請求項16之半導體裝置之製造方法，其中上述含第1金屬元素之層為氧化鑭層，上述含第2金屬元素之層為氧化鋁層。
  18. 如請求項15之半導體裝置之製造方法，其中上述第1 MISFET為p通道型MISFET，上述第2 MISFET為n通道型MISFET，上述第1金屬元素為Al、Ta或Ti中之至少一種，上述第2金屬元素為稀土類元素。
  19. 如請求項18之半導體裝置之製造方法，其中上述含第1金屬元素之層為氧化鋁層，上述含第2金屬元素之層為氧化鑭層。
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