JP5268829B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に高誘電率膜を含むゲート絶縁膜を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置及びその製造方法に関する。
半導体集積回路の高性能化の為に、従来のシリコン酸化膜又はシリコン酸窒化膜からなるゲート絶縁膜に代わり、アルミナ（Ａｌ2Ｏ3）、ハフニア（ＨｆＯ2）及びハフニウムシリケート（ＨｆＳｉＯx）に代表される高誘電体材料からなるゲート絶縁膜の実用化、並びに従来のポリシリコン膜からなるゲート電極に代わり、金属膜からなるフルメタル構造のゲート電極、又はゲート絶縁膜とポリシリコン膜との間に金属膜を挿入するＭＩＰＳ（Ｍetal-Ｉnserted Ｐoly-silicon Ｓtack）構造のゲート電極の実用化が進められている。
ｎ型ＭＩＳＦＥＴ（以下、「ｎ型ＭＩＳトランジスタ」と称す）、及びｐ型ＭＩＳＦＥＴ（以下、「ｐ型ＭＩＳトランジスタ」と称す）の閾値電圧を制御する方法として、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで互いに異なる金属材料からなる金属膜を有するゲート電極を用いる方法がある。ここで、高誘電率膜を有するゲート絶縁膜及び金属膜を有するゲート電極を備えたＭＩＳトランジスタの場合、ＭＩＳトランジスタの閾値電圧を、ゲート電極における金属膜の金属材料の仕事関数に応じて制御することができる。
しかしながら、上記の方法では、次に示すデメリットがある。例えば、ｎ型ＭＩＳトランジスタのゲート電極材料とｐ型ＭＩＳトランジスタのゲート電極材料とが互いに異なるため、ｎ型ＭＩＳトランジスタのゲート電極とｐ型ＭＩＳトランジスタのゲート電極とを個別に形成する必要があり、製造工程が複雑であるというデメリットがある。また例えば、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとの間に位置するＮ／Ｐ境界領域のマージン（余裕領域）を広くする必要があり、ｎ型，ｐ型ＭＩＳトランジスタの微細化が困難であるというデメリットがある。
一方、ｎ型，ｐ型ＭＩＳトランジスタの閾値電圧を制御する方法として、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで互いに同じゲート電極材料を用い、ｎ型ＭＩＳトランジスタのゲート絶縁膜として、ランタン（Ｌａ）を含む高誘電率膜を有するゲート絶縁膜を用いる一方、ｐ型ＭＩＳトランジスタのゲート絶縁膜として、アルミニウム（Ａｌ）を含む高誘電率膜を有するゲート絶縁膜を用いる方法がある（例えば非特許文献１，２参照）。
上記の方法では、次に示すメリットがある。例えば、ｎ型ＭＩＳトランジスタのゲート電極材料とｐ型ＭＩＳトランジスタのゲート電極材料とが互いに同じため、製造工程が簡易であるというメリットがある。また例えば、ゲート電極の加工が容易であるというメリットがある。
しかしながら、本願発明者らが鋭意検討を重ねた結果、Ｌａを含む高誘電率膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタと、Ａｌを含む高誘電率膜を有するゲート絶縁膜を備えたｐ型ＭＩＳトランジスタとを備えた半導体装置の場合、以下に示す問題があることを見出した。この問題について、図９(a) 〜(c) を参照しながら説明する。
図９(a) は、ゲート絶縁膜における高誘電率膜の窒素濃度とｐ型ＭＩＳトランジスタの実効仕事関数との関係を示す図である。図９(b) は、Ａｌキャップ膜の膜厚とｐ型ＭＩＳトランジスタの実効仕事関数との関係を示す図である。図９(c) は、Ａｌキャップ膜の膜厚とゲート絶縁膜における高誘電率膜の酸化膜換算膜厚との関係を示す図である。
図９(a) 〜(c) 並びに後述の図１０及び図１１(a) 〜(b) の評価に用いたＭＩＳトランジスタの構成は、次に示す通りである。ＭＩＳトランジスタは、Ｓｉからなる半導体基板上に形成されたＳｉＯ2からなる下地膜と高誘電率膜とを有するゲート絶縁膜、及びＴｉＮからなる金属膜とポリシリコンからなるシリコン膜とを有するゲート電極を備えている。
図９(a) 〜(c) の評価に用いたｐ型ＭＩＳトランジスタのゲート絶縁膜における高誘電率膜（例えばＡｌを含むＨｆＳｉＯＮ膜）の形成方法は、次に示す通りである。ＨｆＳｉＯＮ膜上に、Ａｌを含むキャップ膜（以下、「Ａｌキャップ膜」と称す）を形成した後、Ａｌキャップ膜に含まれるＡｌを、ＨｆＳｉＯＮ膜に拡散させる。これにより、Ａｌを含むＨｆＳｉＯＮ膜（ＨｆＡｌＳｉＯＮ膜）を形成する。
図９(a) の横軸に示す濃度Ａ，濃度Ｂ，濃度Ｃは、ゲート絶縁膜における高誘電率膜に含まれる窒素の窒素濃度を示し、濃度Ａ〜濃度Ｃは、濃度Ａ＜濃度Ｂ＜濃度Ｃの関係を満たす。
Ａｌキャップ膜に含まれるＡｌを拡散させる膜（言い換えれば、Ａｌキャップ膜下に形成された膜）として、窒素を含む高誘電率膜（例えばＨｆＳｉＯＮ膜）を用いた場合、次に示す問題がある。図９(a) に示すように、ゲート絶縁膜における高誘電率膜（例えばＡｌを含むＨｆＳｉＯＮ膜）の窒素濃度が高くなるに連れて、ｐ型ＭＩＳトランジスタの実効仕事関数（effective work function）が減少するという問題がある。この理由は、次に示すものと考えられる。ＨｆＳｉＯＮ膜（即ち、Ａｌキャップ膜下に形成された膜）の窒素濃度が高くなるに連れて、ＨｆＳｉＯＮ膜へのＡｌの拡散が抑制され、ＨｆＳｉＯＮ膜に拡散されるＡｌの拡散量が減少するため、フラットバンド電圧を大きくシフトさせることができず、ｐ型ＭＩＳトランジスタの実効仕事関数が減少する。
ｐ型ＭＩＳトランジスタの実効仕事関数を増加させる手段として、次に示す手段が考えられる。図９(b) に示すように、Ａｌキャップ膜の膜厚が厚くなるに連れて、ｐ型ＭＩＳトランジスタの実効仕事関数が増加する。このため、Ａｌキャップ膜の膜厚を厚くすることにより、ｐ型ＭＩＳトランジスタの実効仕事関数を増加させることができる。
しかしながら、Ａｌキャップ膜の膜厚を厚くした場合、次に示す問題がある。図９(c) に示すように、Ａｌキャップ膜の膜厚が厚くなるに連れて、ゲート絶縁膜における高誘電率膜の酸化膜換算膜厚（Equivalent Oxide Thickness：ＥＯＴ）が厚膜化する。このため、Ａｌキャップ膜の膜厚を厚くすると、図９(b) に示すように、ｐ型ＭＩＳトランジスタの実効仕事関数を増加させることは可能なものの、図９(c) に示すように、ｐ型ＭＩＳトランジスタのゲート絶縁膜における高誘電率膜の酸化膜換算膜厚が厚膜化するという問題がある。
以上のように、ｐ型ＭＩＳトランジスタの実効仕事関数は、図９(a) に示すように、ゲート絶縁膜における高誘電率膜の窒素濃度が高くなるに連れて、減少する。そこで、Ａｌキャップ膜の膜厚を厚くした場合、図９(b) に示すように、ｐ型ＭＩＳトランジスタの実効仕事関数を増加させることは可能なものの、図９(c) に示すように、ゲート絶縁膜における高誘電率膜の酸化膜換算膜厚が厚膜化するという問題がある。
前記に鑑み、本発明の目的は、高誘電率膜を含むゲート絶縁膜を有するｎ型，ｐ型ＭＩＳトランジスタを備えた半導体装置において、ｐ型ＭＩＳトランジスタのゲート絶縁膜の酸化膜換算膜厚の厚膜化を抑制しつつ、ｐ型ＭＩＳトランジスタの実効仕事関数を増加させて、低閾値電圧を有するｎ型，ｐ型ＭＩＳトランジスタを実現することである。
前記の目的を達成するために、本願発明者らが鋭意検討を重ねた結果、以下に示す知見を見出した。この知見について、図１０及び図１１(a) 〜(b) を参照しながら説明する。
−ｐ型ＭＩＳトランジスタ−
図１０は、Ａｌキャップ膜の膜厚を変化させて、ＨｆＳｉＯ膜及びＨｆＳｉＯＮ膜の各々にＡｌを拡散させた場合の、フラットバンド電圧の変化量（ΔＶｆｂ）と酸化膜換算膜厚の変化量（ΔＥＯＴ）との関係を示す図である。
図１０の評価方法は、以下に示す通りである。
Ａｌキャップ膜に含まれるＡｌが拡散される膜として、窒素を含まない高誘電率膜、例えばＨｆＳｉＯ膜を用い（□線参照）、ＨｆＳｉＯ膜上に膜厚がｘｎｍのＡｌキャップ膜を形成し、ＨｆＳｉＯ膜に、Ａｌキャップ膜に含まれるＡｌを拡散させて、Ａｌを含むＨｆＳｉＯ膜（ＨｆＡｌＳｉＯ膜）を形成した。Ａｌキャップ膜の膜厚が０ｎｍの時のΔＶｆｂ及びΔＥＯＴの値を０とし、Ａｌキャップ膜の膜厚がｘｎｍの時のΔＶｆｂ及びΔＥＯＴの値を求めた。図１０にプロットされた５コの□は、左から右に向かって順に、Ａｌキャップの膜厚が、０ｎｍ、０．１ｎｍ、０．３ｎｍ、０．５ｎｍ、０．７ｎｍの時のΔＶｆｂ及びΔＥＯＴの値を示す。
Ａｌキャップ膜に含まれるＡｌが拡散される膜として、窒素を含む高誘電率膜、例えばＨｆＳｉＯＮ膜を用い（△線参照）、ＨｆＳｉＯＮ膜上に膜厚がｙｎｍのＡｌキャップ膜を形成し、ＨｆＳｉＯＮ膜に、Ａｌキャップ膜に含まれるＡｌを拡散させて、Ａｌを含むＨｆＳｉＯＮ膜を形成した。Ａｌキャップ膜の膜厚が０ｎｍの時のΔＶｆｂ及びΔＥＯＴの値を０とし、Ａｌキャップ膜の膜厚がｙｎｍの時のΔＶｆｂ及びΔＥＯＴの値を求めた。図１０にプロットされた６コの△は、左から右に向かって順に、Ａｌキャップの膜厚が、０ｎｍ、０．１ｎｍ、０．３ｎｍ、０．４ｎｍ、０．５ｎｍ、０．７ｎｍの時のΔＶｆｂ及びΔＥＯＴの値を示す。
図１０から判るように、Ａｌキャップ膜に含まれるＡｌを拡散させる膜として、ＨｆＳｉＯ膜を用いた場合、ＨｆＳｉＯＮ膜を用いた場合に比べて、ΔＶｆｂの値が大きい。このことから、次に示すことが判る。ゲート絶縁膜における高誘電率膜の窒素濃度を低くすることにより、ゲート絶縁膜の酸化膜換算膜厚の厚膜化を抑制しつつ、フラットバンド電圧をシフトさせることができ、ｐ型ＭＩＳトランジスタの実効仕事関数を増加させることができる。
−ｎ型ＭＩＳトランジスタ−
図１１(a) は、ゲート絶縁膜における高誘電率膜の窒素濃度とｎ型ＭＩＳトランジスタの実効仕事関数との関係を示す図である。図１１(b) は、ゲート絶縁膜における高誘電率膜の窒素濃度と該高誘電率膜の酸化膜換算膜厚との関係を示す図である。
図１１(a) 〜(b) の評価に用いたｎ型ＭＩＳトランジスタのゲート絶縁膜における高誘電率膜（例えばＬａを含むＨｆＳｉＯＮ膜）の形成方法は、次に示す通りである。ＨｆＳｉＯＮ膜上に、Ｌａを含むキャップ膜（以下、「Ｌａキャップ膜」と称す）を形成した後、Ｌａキャップ膜に含まれるＬａを、ＨｆＳｉＯＮ膜に拡散させる。これにより、Ｌａを含むＨｆＳｉＯＮ膜（ＨｆＬａＳｉＯＮ膜）を形成する。
図１１(a) 〜(b) の横軸に示す濃度Ａ，濃度Ｂ，濃度Ｃは、ゲート絶縁膜における高誘電率膜に含まれる窒素の窒素濃度を示し、濃度Ａ〜濃度Ｃは、濃度Ａ＜濃度Ｂ＜濃度Ｃの関係を満たす。
Ｌａキャップ膜に含まれるＬａを拡散させる膜（言い換えれば、Ｌａキャップ膜下に形成された膜）として、窒素を含む高誘電率膜（例えばＨｆＳｉＯＮ膜）を用いた場合、次に示すことが判る。図１１(a) に示すように、ｎ型ＭＩＳトランジスタの実効仕事関数は、ゲート絶縁膜における高誘電率膜（例えばＬａを含むＨｆＳｉＯＮ膜）の窒素濃度に大きく依存しない。図１１(b) に示すように、ゲート絶縁膜における高誘電率膜の酸化膜換算膜厚は、該高誘電率膜の窒素濃度に大きく依存しない。
以上のように、ｎ型ＭＩＳトランジスタの場合、ゲート絶縁膜における高誘電率膜の窒素濃度を高くしても、図１１(a) に示すように、ｎ型ＭＩＳトランジスタの実効仕事関数が減少することはなく、且つ、図１１(b) に示すように、ゲート絶縁膜における高誘電率膜の酸化膜換算膜厚が厚膜化することはない。
そこで、本発明は、ｐ型ＭＩＳトランジスタのゲート絶縁膜における高誘電率膜の窒素濃度を、ｎ型ＭＩＳトランジスタのゲート絶縁膜における高誘電率膜の窒素濃度よりも低くすることにより、本発明の目的を達成するものである。
前記の目的を達成するために、本発明は、本願発明者らが見出した前記の知見に基づいて成された発明であり、具体的には、本発明に係る半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置であって、第１のＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成され、第１の高誘電率膜を有する第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、第２のＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成され、第２の高誘電率膜を有する第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、第２の高誘電率膜は、第１の調整用金属を含み、第１の高誘電率膜は、第２の高誘電率膜よりも窒素濃度が高く、且つ、第１の調整用金属を含まないことを特徴とする。
本発明に係る半導体装置によると、第２の高誘電率膜の窒素濃度を、第１の高誘電率膜の窒素濃度よりも低くすることができるため、第２の高誘電率膜に拡散される第１の調整用金属の拡散量が減少することを抑制することができる。このため、第２のゲート絶縁膜の酸化膜換算膜厚の厚膜化を抑制しつつ、フラットバンド電圧をシフトさせることができるので、第２のＭＩＳトランジスタの実効仕事関数を増加させて、低閾値電圧を有する第２のＭＩＳトランジスタを実現することができる。一方、第１の高誘電率膜の窒素濃度を、第２の高誘電率膜の窒素濃度よりも高くする。第１の高誘電率膜の窒素濃度を高くしても、第１のＭＩＳトランジスタの実効仕事関数が減少することはなく、且つ、第１の高誘電率膜の酸化膜換算膜厚が厚膜化することはない。このため、第１のゲート絶縁膜の酸化膜換算膜厚を厚膜化させることなく、低閾値電圧を有する第１のＭＩＳトランジスタを実現することができる。
従って、第２のゲート絶縁膜の酸化膜換算膜厚の厚膜化を抑制しつつ、第２のＭＩＳトランジスタの実効仕事関数を増加させて、低閾値電圧を有する第１，第２のＭＩＳトランジスタを実現することができる。
加えて、第１の高誘電率膜は、窒素を含むため、第１の高誘電率膜の結晶化を抑制することができるので、信頼性の劣化を抑制することができる。さらに、第１の高誘電率膜は、窒素を含むため、第１の高誘電率膜の酸化膜換算膜厚を薄膜化することができる。一方、第２の高誘電率膜は、第１の調整用金属を含むため、第２の高誘電率膜の結晶化を抑制することができるので、信頼性の劣化を抑制することができる。
本発明に係る半導体装置において、第１の高誘電率膜は窒素を含む一方、第２の高誘電率膜は窒素を含まないことが好ましい。
このようにすると、第２の高誘電率膜が窒素を含まないため、第２の高誘電率膜に拡散される第１の調整用金属の拡散量が減少することを効果的に抑制することができる。
本発明に係る半導体装置において、第１の調整用金属は、アルミニウムであることが好ましい。
本発明に係る半導体装置において、第１の高誘電率膜は第２の調整用金属を含む一方、第２の高誘電率膜は第２の調整用金属を含まないことが好ましい。
このようにすると、フラットバンド電圧をシフトさせることができ、第１のＭＩＳトランジスタの実効仕事関数を増加させて、低閾値電圧を有する第１のＭＩＳトランジスタを実現することができる。
本発明に係る半導体装置において、第２の調整用金属は、ランタンであることが好ましい。
本発明に係る半導体装置において、第１のゲート絶縁膜は、第１の活性領域上に形成された第１の下地膜と、第１の下地膜上に形成された第１の高誘電率膜とからなり、第２のゲート絶縁膜は、第２の活性領域上に形成された第２の下地膜と、第２の下地膜上に形成された第２の高誘電率膜とからなることが好ましい。
本発明に係る半導体装置において、第１の下地膜及び第２の下地膜は、シリコン酸化膜からなることが好ましい。
本発明に係る半導体装置において、第１の高誘電率膜及び第２の高誘電率膜は、比誘電率が１０以上の金属酸化物からなることが好ましい。
本発明に係る半導体装置において、第１のゲート電極は、第１のゲート絶縁膜上に形成された第１の金属膜と、第１の金属膜上に形成された第１のシリコン膜とからなり、第２のゲート電極は、第２のゲート絶縁膜上に形成された第２の金属膜と、第２の金属膜上に形成された第２のシリコン膜とからなることが好ましい。
本発明に係る半導体装置において、第１のゲート電極の側面上に形成された断面形状がＬ字状の第１のサイドウォールと、第２のゲート電極の側面上に形成された断面形状がＬ字状の第２のサイドウォールと、第１の活性領域及び第２の活性領域上に、第１のゲート電極及び第１のサイドウォール、並びに第２のゲート電極及び第２のサイドウォールを覆うように形成された絶縁膜とをさらに備えていることが好ましい。
本発明に係る半導体装置において、絶縁膜は、第１の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜であり、絶縁膜は、第１のサイドウォールの表面に接して形成されていることが好ましい。
このようにすると、第１の活性領域におけるチャネル領域のゲート長方向に、引っ張り応力を印加することができるので、第１のＭＩＳトランジスタの駆動能力を向上させることができる。
本発明に係る半導体装置において、第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであることが好ましい。
前記の目的を達成するために、本発明は、本願発明者らが見出した前記の知見に基づいて成された発明であり、具体的には、本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に形成された第１のＭＩＳトランジスタと半導体基板における第２の活性領域上に形成された第２のＭＩＳトランジスタとを有する半導体装置の製造方法であって、第１の活性領域及び第２の活性領域の上に、高誘電率膜を形成する工程（ａ）と、高誘電率膜における第２の活性領域の上に位置する第１の部分の上に、第１の調整用金属膜を形成する工程（ｂ）と、工程（ｂ）の後に、高誘電率膜における第１の活性領域の上に位置する第２の部分に、第１の窒素を導入する工程（ｃ）と、工程（ｃ）の後に、高誘電率膜における第２の部分の上及び第１の調整用金属膜の上に、ゲート電極形成膜を形成する工程（ｄ）と、ゲート電極形成膜、第１の調整用金属膜及び高誘電率膜を順次パターニングすることにより、第１の活性領域の上に、高誘電率膜における第２の部分からなる第１の高誘電率膜を有する第１のゲート絶縁膜、及びゲート電極形成膜からなる第１のゲート電極を順次形成すると共に、第２の活性領域の上に、高誘電率膜における第１の部分からなる第２の高誘電率膜と第１の調整用金属膜とを有する第２のゲート絶縁膜、及びゲート電極形成膜からなる第２のゲート電極を順次形成する工程（ｅ）と、工程（ｅ）の後に、第２のゲート絶縁膜における第２の高誘電率膜に、第１の調整用金属膜に含まれる第１の調整用金属を拡散させる工程（ｆ）とを備え、第１の高誘電率膜は、第１の調整用金属を含まず第１の窒素を含み、第２の高誘電率膜は、第１の調整用金属を含み、第１の高誘電率膜は、第２の高誘電率膜よりも窒素濃度が高いことを特徴とする。
本発明に係る半導体装置の製造方法によると、第１の窒素を含む第１の高誘電率膜と、第１の高誘電率膜よりも窒素濃度が低く、且つ、第１の調整用金属を含む第２の高誘電率膜とを形成することができる。第２の高誘電率膜の窒素濃度を、第１の高誘電率膜の窒素濃度よりも低くすることができるため、第２の高誘電率膜に拡散される第１の調整用金属の拡散量が減少することを抑制することができる。このため、第２のゲート絶縁膜の酸化膜換算膜厚の厚膜化を抑制しつつ、フラットバンド電圧をシフトさせることができるので、第２のＭＩＳトランジスタの実効仕事関数を増加させて、低閾値電圧を有する第２のＭＩＳトランジスタを実現することができる。一方、第１の高誘電率膜の窒素濃度を、第２の高誘電率膜の窒素濃度よりも高くする。第１の高誘電率膜の窒素濃度を高くしても、第１のＭＩＳトランジスタの実効仕事関数が減少することはなく、第１の高誘電率膜の酸化膜換算膜厚が厚膜化することはない。このため、第１のゲート絶縁膜の酸化膜換算膜厚を厚膜化させることなく、低閾値電圧を有する第１のＭＩＳトランジスタを実現することができる。
従って、第２のゲート絶縁膜の酸化膜換算膜厚の厚膜化を抑制しつつ、第２のＭＩＳトランジスタの実効仕事関数を増加させて、低閾値電圧を有する第１，第２のＭＩＳトランジスタを実現することができる。
加えて、第１の高誘電率膜は、第１の窒素を含むため、第１の高誘電率膜の結晶化を抑制することができるので、信頼性の劣化を抑制することができる。さらに、第１の高誘電率膜は、第１の窒素を含むため、第１の高誘電率膜の酸化膜換算膜厚を薄膜化することができる。一方、第２の高誘電率膜は、第１の調整用金属を含むため、第２の高誘電率膜の結晶化を抑制することができるので、信頼性の劣化を抑制することができる。
本発明に係る半導体装置の製造方法において、工程（ｂ）よりも後で、且つ工程（ｃ）よりも前に、高誘電率膜における第２の部分に、第２の調整用金属を拡散させる工程（ｇ）をさらに備え、第１の高誘電率膜は第２の調整用金属を含む一方、第２の高誘電率膜は第２の調整用金属を含まないことが好ましい。
このようにすると、フラットバンド電圧をシフトさせることができ、第１のＭＩＳトランジスタの実効仕事関数を増加させて、低閾値電圧を有する第１のＭＩＳトランジスタを実現することができる。
本発明に係る半導体装置の製造方法において、工程（ａ）よりも後で、且つ工程（ｂ）よりも前に、高誘電率膜における第２の部分に、第２の窒素を導入する工程（ｈ）をさらに備え、第１の高誘電率膜は、第１の窒素及び第２の窒素を含むことが好ましい。
このようにすると、高誘電率膜における第２の部分に、第２の窒素及び第１の窒素を順次導入することができるため、第１の高誘電率膜の窒素濃度を精度良く制御することができる。
本発明に係る半導体装置の製造方法において、工程（ａ）よりも前に、第１の活性領域及び第２の活性領域の上に、下地膜を形成する工程（ｉ）をさらに備え、工程（ａ）は、下地膜の上に、高誘電率膜を形成する工程であり、工程（ｅ）は、ゲート電極形成膜、第１の調整用金属膜、高誘電率膜及び下地膜を順次パターニングすることにより、第１の活性領域の上に、下地膜からなる第１の下地膜と第１の高誘電率膜とを有する第１のゲート絶縁膜、及び第１のゲート電極を順次形成すると共に、第２の活性領域の上に、下地膜からなる第２の下地膜と第２の高誘電率膜と第１の調整用金属膜とを有する第２のゲート絶縁膜、及び第２のゲート電極を順次形成する工程であることが好ましい。
本発明に係る半導体装置の製造方法において、工程（ｄ）は、高誘電率膜における第２の部分の上及び第１の調整用金属膜の上に、金属膜を形成する工程（ｄ１）と、金属膜の上に、シリコン膜を形成し、金属膜とシリコン膜とを有するゲート電極形成膜を形成する工程（ｄ２）とを含み、工程（ｅ）は、シリコン膜、金属膜、第１の調整用金属膜及び高誘電率膜を順次パターニングすることにより、第１の活性領域の上に、第１のゲート絶縁膜、及び金属膜からなる第１の金属膜とシリコン膜からなる第１のシリコン膜とを有する第１のゲート電極を順次形成すると共に、第２の活性領域の上に、第２のゲート絶縁膜、及び金属膜からなる第２の金属膜とシリコン膜からなる第２のシリコン膜とを有する第２のゲート電極を順次形成する工程であることが好ましい。
本発明に係る半導体装置及びその製造方法によると、第２のゲート絶縁膜の酸化膜換算膜厚の厚膜化を抑制しつつ、第２のＭＩＳトランジスタの実効仕事関数を増加させて、低閾値電圧を有する第１，第２のＭＩＳトランジスタを実現することができる。
(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 (a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 (a) 〜(c)は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 (a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 (a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 (a) 〜(d) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 (a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 (a) 〜(c) は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 (a) は、ゲート絶縁膜における高誘電率膜の窒素濃度とｐ型ＭＩＳトランジスタの実効仕事関数との関係を示す図であり、(b) は、Ａｌキャップ膜の膜厚とｐ型ＭＩＳトランジスタの実効仕事関数との関係を示す図であり、(c) は、Ａｌキャップ膜の膜厚とゲート絶縁膜における高誘電率膜の酸化膜換算膜厚との関係を示す図である。 Ａｌキャップ膜の膜厚を変化させて、ＨｆＳｉＯ膜及びＨｆＳｉＯＮ膜の各々にＡｌを拡散させた場合のフラットバンド電圧の変化量と酸化膜換算膜厚の変化量との関係を示す図である。 (a) は、ゲート絶縁膜における高誘電率膜の窒素濃度とｎ型ＭＩＳトランジスタの実効仕事関数との関係を示す図であり、(b) は、ゲート絶縁膜における高誘電率膜の窒素濃度と該高誘電率膜の酸化膜換算膜厚との関係を示す図である。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(d) 、図２(a) 〜(d) 及び図３(a) 〜(c)を参照しながら説明する。図１(a) 〜図３(c)は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図１(a) 〜図３(c) 、並びに後述の図４(a) 〜図５(c) 、図６(a) 〜図７(c) 及び図８(a) 〜(c) において、左側に示す「ｎＭＩＳ領域」とはｎ型ＭＩＳトランジスタが形成される領域を示し、右側に示す「ｐＭＩＳ領域」とはｐ型ＭＩＳトランジスタが形成される領域を示している。
まず、図１(a) に示すように、例えば埋め込み素子分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばｐ型シリコンからなる半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。これにより、半導体基板１０におけるｎＭＩＳ領域には、素子分離領域１１に囲まれた第１の活性領域１０ａが形成され、半導体基板１０におけるｐＭＩＳ領域には、素子分離領域１１に囲まれた第２の活性領域１０ｂが形成される。その後、リソグラフィ法及びイオン注入法により、半導体基板１０におけるｎＭＩＳ領域に、例えばＢ（ホウ素）等のｐ型不純物を注入する。一方、半導体基板１０におけるｐＭＩＳ領域に、例えばＰ（リン）等のｎ型不純物を注入する。その後、半導体基板１０に対して、例えば８５０℃，３０秒間の熱処理を施す。これにより、半導体基板１０におけるｎＭＩＳ領域に、ｐ型ウェル領域１２ａを形成すると共に、半導体基板１０におけるｐＭＩＳ領域に、ｎ型ウェル領域１２ｂを形成する。
次に、図１(b) に示すように、例えば希釈フッ酸処理により、半導体基板１０の表面を洗浄する。その後、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法により、第１の活性領域１０ａ及び第２の活性領域１０ｂ上に、例えば膜厚が０．８ｎｍ〜１ｎｍのシリコン酸化膜（ＳｉＯ2膜）又はシリコン酸窒化膜（ＳｉＯＮ膜）からなる下地膜１３を形成する。
続いて、例えば有機金属気相堆積（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法、又はＡＬＤ（Atomic Layer Deposition）法等により、下地膜１３上に、例えば膜厚が２ｎｍの窒素を含まない高誘電率膜（例えばＨｆＳｉＯ膜）１４を堆積する。高誘電率膜１４は、比誘電率が１０以上の金属酸化物からなることが好ましい。高誘電率膜１４の材料としては、ハフニウムシリケート（ＨｆＳｉＯ）の他に、例えば酸化ハフニウム（ＨｆＯ2）、又は酸化ジルコニウム（ＺｒＯ2）等が挙げられる。
続いて、例えばスパッタ法により、高誘電率膜１４上に、例えば膜厚が０．３ｎｍの第１の調整用金属膜１５を堆積する。第１の調整用金属膜１５は、第１の調整用金属を含む膜であり、第１の調整用金属として、例えばＡｌを用いる。この場合、第１の調整用金属膜１５は、例えばＡｌ又は酸化アルミニウム（Ａｌ2Ｏ3）からなる。
続いて、例えばＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ法又はスパッタ法等により、例えば膜厚が５ｎｍの窒化チタン（ＴｉＮ）からなる保護膜１６を堆積する。
次に、図１(c) に示すように、リソグラフィ法により、保護膜１６上に、ｎＭＩＳ領域を開口しｐＭＩＳ領域を覆うレジストパターンＲｅを形成する。その後、レジストパターンＲｅをマスクとして、例えば高誘電率膜１４に対して選択性を持つウェットエッチング法を用いて、保護膜１６及び第１の調整用金属膜１５におけるｎＭＩＳ領域に形成された部分を順次除去する。
次に、図１(d) に示すように、レジストパターンＲｅを除去する。
このようにして、高誘電率膜１４におけるｐＭＩＳ領域に形成された部分（該部分は、第２の活性領域１０ｂ上に位置する第１の部分を含む）上に、第１の調整用金属膜１５及び保護膜１６を順次形成する。
続いて、例えば窒素プラズマ処理により、保護膜１６をマスクとして、高誘電率膜１４におけるｎＭＩＳ領域に形成された部分（該部分は、第１の活性領域１０ａ上に位置する第２の部分を含む）に、窒素（第１の窒素）を導入する。このとき、窒素は、上面から下面に向かって窒素濃度が低くなるように、高誘電率膜１４におけるｎＭＩＳ領域に形成された部分に導入され、半導体基板１０におけるｎＭＩＳ領域にまで到達する。またこのとき、第１の調整用金属膜１５上には、保護膜１６が形成されているため、第１の調整用金属膜１５に、窒素が導入されることを防止することができる。このため、後述の通り、熱処理（具体的には、ｎ型，ｐ型ソースドレイン領域に含まれるｎ型，ｐ型不純物を拡散させる為の熱処理）の際に、第２の高誘電率膜１４ｂに、第１の調整用金属膜１５ｂに含まれる窒素が拡散されることを防止することができる。
このようにして、下地膜１３におけるｎＭＩＳ領域に形成された部分上に、窒素を含む高誘電率膜（例えばＨｆＳｉＯＮ膜）１４Ｘを形成する。高誘電率膜１４Ｘの窒素濃度は、上面から下面に向かって低くなる。一方、下地膜１３におけるｐＭＩＳ領域に形成された部分上に、窒素を含まない高誘電率膜１４を形成する。ここで、「窒素を含まない高誘電率膜」とは、窒素が意図的に導入されていない高誘電率膜をいう。
次に、図２(a) に示すように、例えば第１の調整用金属膜１５に対して選択性を持つウェットエッチング法を用いて、保護膜１６を除去する。
続いて、例えばＣＶＤ法、ＡＬＤ法又はスパッタ法等により、窒素を含む高誘電率膜１４Ｘ及び第１の調整用金属膜１５上に、例えば膜厚が１０ｎｍのＴｉＮからなる金属膜１７を堆積する。その後、例えばＣＶＤ法により、金属膜１７上に、例えば膜厚が１００ｎｍのポリシリコンからなるシリコン膜１８を堆積する。
このようにして、窒素を含む高誘電率膜１４Ｘ及び第１の調整用金属膜１５上に、金属膜１７とシリコン膜１８とを有するゲート電極形成膜１８Ｆを形成する。
次に、図２(b) に示すように、リソグラフィ法により、シリコン膜１８上に、レジストパターン（図示せず）を形成する。その後、レジストパターンをマスクとして、ドライエッチング法により、シリコン膜１８、金属膜１７、第１の調整用金属膜１５、窒素を含む高誘電率膜１４Ｘ及び窒素を含まない高誘電率膜１４、並びに下地膜１３を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１の下地膜１３ａと窒素を含む第１の高誘電率膜１４Ｘａとを有する第１のゲート絶縁膜１４Ａ、及び第１の金属膜１７ａと第１のシリコン膜１８ａとを有する第１のゲート電極１８Ａを順次形成する。それと共に、第２の活性領域１０ｂ上に、第２の下地膜１３ｂと窒素を含まない第２の高誘電率膜１４ｂと第１の調整用金属膜１５ｂとを有する第２のゲート絶縁膜１４Ｂ、及び第２の金属膜１７ｂと第２のシリコン膜１８ｂとを有する第２のゲート電極１８Ｂを順次形成する。
次に、図２(c) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が８ｎｍのシリコン酸化膜からなるオフセットスペーサ用絶縁膜を堆積する。その後、オフセットスペーサ用絶縁膜に対して異方性エッチングを行う。これにより、第１のゲート電極１８Ａの側面上に第１のオフセットスペーサ１９ａを形成する。それと共に、第２のゲート電極１８Ｂの側面上に第２のオフセットスペーサ１９ｂを形成する。
続いて、リソグラフィ法及びイオン注入法により、第１の活性領域１０ａに、第１のゲート電極１８Ａをマスクとして、例えばＡｓ（ヒ素）等のｎ型不純物を注入する。これにより、第１の活性領域１０ａにおける第１のゲート電極１８Ａの側方下に、接合深さが比較的浅いｎ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）２０ａを自己整合的に形成する。一方、リソグラフィ法及びイオン注入法により、第２の活性領域１０ｂに、第２のゲート電極１８Ｂをマスクとして、例えばＢＦ2等のｐ型不純物を注入する。これにより、第２の活性領域１０ｂにおける第２のゲート電極１８Ｂの側方下に、接合深さが比較的浅いｐ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）２０ｂを自己整合的に形成する。
次に、図２(d) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなる内側サイドウォール用絶縁膜、及び膜厚が３０ｎｍのシリコン窒化膜からなる外側サイドウォール用絶縁膜を順次堆積する。その後、外側サイドウォール用絶縁膜及び内側サイドウォール用絶縁膜に対して異方性エッチングを順次行う。これにより、第１のゲート電極１８Ａの側面上に、第１のオフセットスペーサ１９ａを介して、断面形状がＬ字状の第１の内側サイドウォール２１ａと第１の外側サイドウォール２２ａとを有する第１のサイドウォール２２Ａを形成する。それと共に、第２のゲート電極１８Ｂの側面上に、第２のオフセットスペーサ１９ｂを介して、断面形状がＬ字状の第２の内側サイドウォール２１ｂと第２の外側サイドウォール２２ｂとを有する第２のサイドウォール２２Ｂを形成する。
続いて、リソグラフィ法及びイオン注入法により、第１の活性領域１０ａに、第１のゲート電極１８Ａ、第１のオフセットスペーサ１９ａ及び第１のサイドウォール２２Ａをマスクとして、例えばＡｓ等のｎ型不純物を注入する。これにより、第１の活性領域１０ａにおける第１のサイドウォール２２Ａの外側方下に、接合深さが比較的深いｎ型ソースドレイン領域２３ａを自己整合的に形成する。一方、リソグラフィ法及びイオン注入法により、第２の活性領域１０ｂに、第２のゲート電極１８Ｂ、第２のオフセットスペーサ１９ｂ及び第２のサイドウォール２２Ｂをマスクとして、例えばＢ（ボロン）等のｐ型不純物を注入する。これにより、第２の活性領域１０ｂにおける第２のサイドウォール２２Ｂの外側方下に、接合深さが比較的深いｐ型ソースドレイン領域２３ｂを自己整合的に形成する。
続いて、熱処理により、深いｎ型，ｐ型ソースドレイン領域２３ａ，２３ｂに含まれるｎ型，ｐ型不純物を活性化させる。それと共に、第１の調整用金属膜１５ｂに含まれる第１の調整用金属（Ａｌ）を、窒素を含まない第２の高誘電率膜１４ｂに拡散させる。このとき、Ａｌは、上面から下面に向かってＡｌ濃度が低くなるように、第２の高誘電率膜１４ｂに拡散する。またこのとき、第２の高誘電率膜１４ｂは、窒素を含まないため、第２の高誘電率膜１４ｂに拡散されるＡｌの拡散量が減少することを効果的に抑制しながら、Ａｌを第２の高誘電率膜１４ｂに拡散させることができる。またこのとき、前述の通り、プラズマ窒化処理の際に、第１の調整用金属膜１５に、窒素が導入されることはないため、第１の調整用金属膜１５ｂに含まれる窒素が、第２の高誘電率膜１４ｂに拡散されることはない。これにより、第２の下地膜１３ｂと第２のゲート電極１８Ｂとの間に、Ａｌを含む第２の高誘電率膜（例えばＨｆＡｌＳｉＯ膜）１４ｘを形成する。
このようにして、第２の下地膜１３ｂと窒素を含まずＡｌを含む第２の高誘電率膜１４ｘとを有する第２のゲート絶縁膜１４Ｂを形成する。第２の高誘電率膜１４ｘのＡｌ濃度は、上面から下面に向かって低くなる。第２の高誘電率膜１４ｘの膜厚は、第２の高誘電率膜１４ｂの膜厚と第１の調整用金属膜１５ｂの膜厚とを合計した膜厚である。
次に、図３(a) に示すように、例えば第１，第２の内側サイドウォール（シリコン酸化膜）２１ａ，２１ｂに対して選択性を持つドライエッチング法又はウェットエッチング法を用いて、第１，第２の外側サイドウォール（シリコン窒化膜）２２ａ，２２ｂを除去する。
続いて、深いｎ型，ｐ型ソースドレイン領域２３ａ，２３ｂの表面に形成された自然酸化膜（図示せず）、及び第１，第２のシリコン膜１８ａ，１８ｂの上面に形成された自然酸化膜（図示せず）を除去する。その後、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケルからなるシリサイド化用金属膜（図示せず）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、１回目のＲＴＡ（Rapid Thermal Annealing）処理により、深いｎ型，ｐ型ソースドレイン領域２３ａ，２３ｂのＳｉとシリサイド化用金属膜のＮｉとを反応させると共に、第１，第２のシリコン膜１８ａ，１８ｂのＳｉとシリサイド化用金属膜のＮｉとを反応させる。これにより、深いｎ型，ｐ型ソースドレイン領域２３ａ，２３ｂの上部に、例えば膜厚が２０ｎｍのニッケルシリサイドからなる第１，第２の金属シリサイド膜２４ａ，２４ｂを形成する。それと共に、第１，第２のシリコン膜１８ａ，１８ｂの上部に、例えば膜厚が２０ｎｍのニッケルシリサイドからなる第３，第４の金属シリサイド膜２５ａ，２５ｂを形成する。その後、例えば硫酸と過酸化水素水との混合液からなるエッチング液中への浸漬により、シリサイド化用金属膜における素子分離領域１１、第１，第２のオフセットスペーサ１９ａ，１９ｂ及び第１，第２の内側サイドウォール２１ａ，２１ｂ等の上に残存する部分（即ち、シリサイド化用金属膜における未反応の部分）を除去する。その後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、２回目のＲＴＡ処理により、第１，第２の金属シリサイド膜２４ａ，２４ｂ及び第３，第４の金属シリサイド膜２５ａ，２５ｂのシリサイド組成比を安定化させる。
次に、図３(b) に示すように、例えばプラズマＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚５０ｎｍのシリコン窒化膜からなる絶縁膜２６を堆積する。その後、例えばＣＶＤ法により、絶縁膜２６上に、例えばシリコン酸化膜からなる層間絶縁膜２７を堆積する。その後、例えばＣＭＰ（Chemical Mechanical Polishing）法により、層間絶縁膜２７の表面の平坦化を行う。
次に、図３(c) に示すように、通常のＭＩＳトランジスタを有する半導体装置の製造方法における工程と同様な工程を行う。具体的には、例えばドライエッチング法により、絶縁膜２６及び層間絶縁膜２７に、第１，第２の金属シリサイド膜２４ａ，２４ｂの上面に到達する第１，第２のコンタクトホール２８ａ，２８ｂを形成する。このとき、ホール内に絶縁膜２６が露出した時点で一度エッチングを止めて、再度エッチングを行い、第１，第２のコンタクトホール２８ａ，２８ｂを形成する。これにより、第１，第２の金属シリサイド膜２４ａ，２４ｂにおけるオーバーエッチング量を減らすことができる。その後、例えばスパッタ法又はＣＶＤ法により、層間絶縁膜２７上、並びに第１，第２のコンタクトホール２８ａ，２８ｂの底部及び側壁部に、例えばチタンと窒化チタンとが順次堆積されてなるバリアメタル膜を形成する。その後、例えばＣＶＤ法により、層間絶縁膜２７上に、第１，第２のコンタクトホール２８ａ，２８ｂ内を埋め込むように、例えばタングステンからなる導電膜を堆積する。その後、例えばＣＭＰ法により、導電膜及びバリアメタル膜における第１，第２のコンタクトホール２８ａ，２８ｂ外に形成された部分を順次除去する。このようにして、第１，第２のコンタクトホール２８ａ，２８ｂ内に、バリアメタル膜を介して導電膜が埋め込まれてなる第１，第２のコンタクトプラグ２９ａ，２９ｂを形成する。その後、層間絶縁膜２７上に、第１，第２のコンタクトプラグ２９ａ，２９ｂと電気的に接続する配線（図示せず）を形成する。
以上のようにして、本実施形態に係る半導体装置、具体的には、窒素を含む第１の高誘電率膜１４Ｘａを有する第１のゲート絶縁膜１４Ａを備えたｎ型ＭＩＳトランジスタｎＴｒと、窒素を含まずＡｌを含む第２の高誘電率膜１４ｘを有する第２のゲート絶縁膜１４Ｂを備えたｐ型ＭＩＳトランジスタｐＴｒとを備えた半導体装置を製造することができる。
以下に、本発明の第１の実施形態に係る半導体装置の構成について、図３(c) を参照しながら説明する。
半導体基板１０におけるｎＭＩＳ領域には、ｎ型ＭＩＳトランジスタｎＴｒが形成されている。半導体基板１０におけるｐＭＩＳ領域には、ｐ型ＭＩＳトランジスタｐＴｒが形成されている。
ｎ型ＭＩＳトランジスタｎＴｒは、図３(c) に示すように、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１４Ａと、第１のゲート絶縁膜１４Ａ上に形成された第１のゲート電極１８Ａと、第１のゲート電極１８Ａの側面上に形成された第１のオフセットスペーサ１９ａと、第１のゲート電極１８Ａの側面上に第１のオフセットスペーサ１９ａを介して形成された断面形状がＬ字状の第１の内側サイドウォール２１ａと、第１の活性領域１０ａにおける第１のゲート電極１８Ａの側方下に形成された浅いｎ型ソースドレイン領域２０ａと、第１の活性領域１０ａにおける第１の内側サイドウォール２１ａの外側方下に形成された深いｎ型ソースドレイン領域２３ａと、深いｎ型ソースドレイン領域２３ａ上に形成された第１の金属シリサイド膜２４ａと、第１のゲート電極１８Ａ上に形成された第３の金属シリサイド膜２５ａとを備えている。
ｐ型ＭＩＳトランジスタｐＴｒは、図３(c) に示すように、半導体基板１０における第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１４Ｂと、第２のゲート絶縁膜１４Ｂ上に形成された第２のゲート電極１８Ｂと、第２のゲート電極１８Ｂの側面上に形成された第２のオフセットスペーサ１９ｂと、第２のゲート電極１８Ｂの側面上に第２のオフセットスペーサ１９ｂを介して形成された断面形状がＬ字状の第２の内側サイドウォール２１ｂと、第２の活性領域１０ｂにおける第２のゲート電極１８Ｂの側方下に形成された浅いｐ型ソースドレイン領域２０ｂと、第２の活性領域１０ｂにおける第２の内側サイドウォール２１ｂの外側方下に形成された深いｐ型ソースドレイン領域２３ｂと、深いｐ型ソースドレイン領域２３ｂ上に形成された第２の金属シリサイド膜２４ｂと、第２のゲート電極１８Ｂ上に形成された第４の金属シリサイド膜２５ｂとを備えている。
半導体基板１０上には、第１，第２のゲート電極１８Ａ，１８Ｂ、第１，第２のオフセットスペーサ１９ａ，１９ｂ及び第１，第２の内側サイドウォール２１ａ，２１ｂを覆うように、絶縁膜２６が形成されている。絶縁膜２６は、第１，第２の内側サイドウォール２１ａ，２１ｂの表面に接して形成されている。絶縁膜２６上には、層間絶縁膜２７が形成されている。
絶縁膜２６及び層間絶縁膜２７には、層間絶縁膜２７及び絶縁膜２６を貫通し、第１，第２の金属シリサイド膜２４ａ，２４ｂと接続する第１，第２のコンタクトプラグ２９ａ，２９ｂが形成されている。
第１のゲート絶縁膜１４Ａは、第１の活性領域１０ａ上に形成された第１の下地膜１３ａと、第１の下地膜１３ａ上に形成された第１の高誘電率膜１４Ｘａとを有する。第２のゲート絶縁膜１４Ｂは、第２の活性領域１０ｂ上に形成された第２の下地膜１３ｂと、第２の下地膜１３ｂ上に形成された第２の高誘電率膜１４ｘとを有する。
第１の高誘電率膜１４Ｘａは、窒素を含む。一方、第２の高誘電率膜１４ｘは、窒素を含まない。第１の高誘電率膜１４Ｘａは、第２の高誘電率膜１４ｘよりも窒素濃度が高い。第１の高誘電率膜１４Ｘａの窒素濃度は、上面から下面に向かって低くなる。
第１の高誘電率膜１４Ｘａは、第１の調整用金属（Ａｌ）を含まない。一方、第２の高誘電率膜１４ｘは、第１の調整用金属（Ａｌ）を含む。第２の高誘電率膜１４ｘのＡｌ濃度は、上面から下面に向かって低くなる。
第１のゲート電極１８Ａは、第１のゲート絶縁膜１４Ａ上に形成された第１の金属膜１７ａと、第１の金属膜１７ａ上に形成された第１のシリコン膜１８ａとを有する。第２のゲート電極１８Ｂは、第２のゲート絶縁膜１４Ｂ上に形成された第２の金属膜１７ｂと、第２の金属膜１７ｂ上に形成された第２のシリコン膜１８ｂとを有する。
本実施形態によると、窒素を含む第１の高誘電率膜１４Ｘａと、窒素を含まずＡｌを含む第２の高誘電率膜１４ｘとを形成することができる。第２の高誘電率膜１４ｘは、窒素を含まないため、第２の高誘電率膜１４ｂに拡散される第１の調整用金属（Ａｌ）の拡散量が減少することを効果的に抑制することができる。このため、図１０に示す通り、第２のゲート絶縁膜１４Ｂの酸化膜換算膜厚の厚膜化を抑制しつつ、フラットバンド電圧をシフトさせることができるので、ｐ型ＭＩＳトランジスタｐＴｒの実効仕事関数を増加させて、低閾値電圧を有するｐ型ＭＩＳトランジスタｐＴｒを実現することができる。一方、第１の高誘電率膜１４Ｘａの窒素濃度を、第２の高誘電率膜１４ｘの窒素濃度よりも高くする。第１の高誘電率膜１４Ｘａの窒素濃度を高くしても、図１１(a) に示す通り、ｎ型ＭＩＳトランジスタｎＴｒの実効仕事関数が減少することはなく、且つ、図１１(b) に示す通り、第１の高誘電率膜１４Ｘａの酸化膜換算膜厚が厚膜化することはない。このため、第１のゲート絶縁膜１４Ａの酸化膜換算膜厚を厚膜化させることなく、低閾値電圧を有するｎ型ＭＩＳトランジスタｎＴｒを実現することができる。
従って、第２のゲート絶縁膜１４Ｂの酸化膜換算膜厚の厚膜化を抑制しつつ、ｐ型ＭＩＳトランジスタｐＴｒの実効仕事関数を増加させて、低閾値電圧を有するｎ型，ｐ型ＭＩＳトランジスタｎＴｒ，ｐＴｒを実現することができる。
加えて、第１の高誘電率膜１４Ｘａは、窒素を含むため、第１の高誘電率膜１４Ｘａの結晶化を抑制することができるので、信頼性の劣化を抑制することができる。さらに、第１の高誘電率膜１４Ｘａは、窒素を含むため、第１の高誘電率膜１４Ｘａの酸化膜換算膜厚を薄膜化することができる。一方、第２の高誘電率膜１４ｘは、窒素を含まないものの、Ａｌを含むため、第２の高誘電率膜１４ｘの結晶化を抑制することができるので、信頼性の劣化を抑制することができる。即ち、Ａｌは、窒素と同様に、高誘電率膜の結晶化を抑制する機能を果たす。
なお、本実施形態では、図１(b) に示すように、下地膜１３上に、高誘電率膜１４を堆積した後、高誘電率膜１４上に、第１の調整用金属膜１５を堆積する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、高誘電率膜の堆積の後で、第１の調整用金属膜の堆積の前に、例えば窒素雰囲気中、１０００℃の下、アニール処理を行ってもよい。このようにすると、アニール処理により、高誘電率膜を緻密化することができる。さらに、アニール処理の後に行う熱処理（具体的には、深いｎ型，ｐ型のソースドレイン領域に含まれるｎ型，ｐ型不純物を活性化させる為の熱処理）の際に、緻密化された高誘電率膜に、第１の調整用金属膜に含まれるＡｌを効果的に拡散させることができるため、ｐ型ＭＩＳトランジスタの実効仕事関数を効果的に増加させることができる。
本実施形態では、第１の調整用金属膜に含まれる第１の調整用金属を、その下に形成された高誘電率膜に拡散させる為の熱処理として、深いｎ型，ｐ型のソースドレイン領域に含まれるｎ型，ｐ型不純物を活性化させる為の熱処理を兼用する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。即ち、半導体装置の製造途中に施される高温（例えば６００℃）の熱処理の際に、第１の調整用金属膜に含まれる第１の調整用金属が、その下に形成された高誘電率膜に拡散される可能性がある。この熱処理としては、例えば、シリコン膜の堆積に伴う熱処理（第１の実施形態：図２(a) ，第２の実施形態：図５(a) ，第３の実施形態：図７(a) 参照）、シリコン窒化膜からなる外側サイドウォール用絶縁膜の堆積に伴う熱処理（第１の実施形態：図２(d) 参照）、及び第２の調整用金属膜に含まれる第２の調整用金属を、その下に形成された高誘電率膜に拡散させる為のアニール処理（第２の実施形態：図４(c) 参照）等が挙げられる。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。なお、第２の実施形態に係る半導体装置及びその製造方法について、第１の実施形態に係る半導体装置及びその製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図４(a) 〜(d) 及び図５(a) 〜(c) を参照しながら説明する。図４(a) 〜図５(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図４(a) 〜図５(c) において、第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図１(a) 〜図３(c) に示す符号と同一の符号を付している。
まず、第１の実施形態における図１(a) 〜(c) と同様の工程を行い、図４(a) に示す構成（即ち、図１(c) に示す構成と同様の構成）を得る。
次に、図４(b) に示すように、レジストパターンＲｅを除去する。
このようにして、高誘電率膜１４におけるｐＭＩＳ領域に形成された部分（該部分は、第２の活性領域１０ｂ上に位置する第１の部分を含む）上に、第１の調整用金属膜１５及び保護膜１６を順次形成する。
続いて、例えばスパッタ法又はＡＬＤ法により、高誘電率膜１４におけるｎＭＩＳ領域に形成された部分及び保護膜１６上に、例えば膜厚が２ｎｍの第２の調整用金属膜３０を堆積する。第２の調整用金属膜３０は、第２の調整用金属を含む膜であり、第２の調整用金属として、例えばＬａを用いる。この場合、第２の調整用金属膜３０は、例えば酸化ランタン（Ｌａ2Ｏ3）からなる。
このようにして、高誘電率膜１４におけるｎＭＩＳ領域に形成された部分（該部分は、第１の活性領域１０ａ上に位置する第２の部分を含む）上に、第２の調整用金属膜３０を形成する。
次に、図４(c) に示すように、例えば７００℃の下、アニール処理により、高誘電率膜１４におけるｎＭＩＳ領域に形成された部分に、第２の調整用金属膜３０に含まれる第２の調整用金属（Ｌａ）を拡散させる。このとき、Ｌａは、上面から下面に向かってＬａ濃度が低くなるように、高誘電率膜１４におけるｎＭＩＳ領域に形成された部分に拡散し、下地膜１３におけるｎＭＩＳ領域に形成された部分と高誘電率膜１４におけるｎＭＩＳ領域に形成された部分との界面にまで到達する。またこのとき、第１の調整用金属膜１５上には、所定膜厚（例えば３ｎｍ）以上の保護膜１６が形成されているため、第１の調整用金属膜１５に、第２の調整用金属膜３０に含まれるＬａが拡散されることを防止することができる。このため、後述の通り、熱処理（具体的には、ｎ型，ｐ型ソースドレイン領域に含まれるｎ型，ｐ型不純物を拡散させる為の熱処理）の際に、第２の高誘電率膜１４ｂに、第１の調整用金属膜１５ｂに含まれるＬａが拡散されることを防止することができる。
このようにして、下地膜１３におけるｎＭＩＳ領域に形成された部分上に、Ｌａを含む高誘電率膜１４Ｙを形成する。高誘電率膜１４ＹのＬａ濃度は、上面から下面に向かって低くなる。一方、下地膜１３におけるｐＭＩＳ領域に形成された部分上に、Ｌａを含まない高誘電率膜１４を形成する。
次に、図４(d) に示すように、例えばＬａを含む高誘電率膜１４Ｙに対して選択性を持つウェットエッチング法を用いて、第２の調整用金属膜３０を除去する。
続いて、例えば窒素プラズマ処理により、保護膜１６をマスクとして、Ｌａを含む高誘電率膜１４Ｙ（該部分は、第１の活性領域１０ａ上に位置する第２の部分を含む）に、窒素（第１の窒素）を導入する。このとき、窒素は、上面から下面に向かって窒素濃度が低くなるように、Ｌａを含む高誘電率膜１４Ｙに導入され、半導体基板１０におけるｎＭＩＳ領域にまで到達する。またこのとき、第１の調整用金属膜１５上には、保護膜１６が形成されているため、第１の調整用金属膜１５に、窒素が導入されることを防止することができる。
このようにして、下地膜１３におけるｎＭＩＳ領域に形成された部分上に、Ｌａ及び窒素を含む高誘電率膜１４Ｚを形成する。高誘電率膜１４ＺのＬａ濃度は、上面から下面に向かって低くなる。高誘電率膜１４Ｚの窒素濃度は、上面から下面に向かって低くなる。一方、下地膜１３におけるｐＭＩＳ領域に形成された部分上に、Ｌａ及び窒素を含まない高誘電率膜１４を形成する。
次に、図５(a) に示すように、第１の実施形態における図２(a) に示す工程と同様な工程を行う。具体的には、保護膜１６を除去した後、Ｌａ及び窒素を含む高誘電率膜１４Ｚ及び第１の調整用金属膜１５上に、金属膜１７とシリコン膜１８とを有するゲート電極形成膜１８Ｆを形成する。
次に、図５(b) に示すように、第１の実施形態における図２(b) に示す工程と同様な工程を行う。具体的には、ゲート電極形成膜１８Ｆ、第１の調整用金属膜１５、Ｌａ及び窒素を含む高誘電率膜１４Ｚ及びＬａ及び窒素を含まない高誘電率膜１４、並びに下地膜１３を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１の下地膜１３ａとＬａ及び窒素を含む第１の高誘電率膜１４Ｚａとを有する第１のゲート絶縁膜１４Ａ、及び第１のゲート電極１８Ａを順次形成する。それと共に、第２の活性領域１０ｂ上に、第２の下地膜１３ｂとＬａ及び窒素を含まない第２の高誘電率膜１４ｂと第１の調整用金属膜１５ｂとを有する第２のゲート絶縁膜１４Ｂ、及び第２のゲート電極１８Ｂを順次形成する。
続いて、第１の実施形態における図２(c) に示す工程と同様な工程を行う。具体的には、第１，第２のゲート電極１８Ａ，１８Ｂの側面上に、第１，第２のオフセットスペーサ１９ａ，１９ｂを形成する。その後、第１，第２の活性領域１０ａ，１０ｂにおける第１，第２のゲート電極１８Ａ，１８Ｂの側方下に、浅いｎ型，ｐ型ソースドレイン領域２０ａ，２０ｂを形成する。
続いて、第１の実施形態における図２(d) に示す工程と同様な工程を行う。具体的には、第１，第２のゲート電極１８Ａ，１８Ｂの側面上に、第１，第２のオフセットスペーサ１９ａ，１９ｂを介して、第１，第２のサイドウォールを形成する。その後、第１，第２の活性領域１０ａ，１０ｂにおける第１，第２のサイドウォールの外側方下に、深いｎ型，ｐ型ソースドレイン領域２３ａ，２３ｂを形成する。その後、熱処理により、深いｎ型，ｐ型ソースドレイン領域２３ａ，２３ｂに含まれるｎ型，ｐ型不純物を活性化させる。それと共に、第１の調整用金属膜１５ｂに含まれる第１の調整用金属（Ａｌ）を、Ｌａ及び窒素を含まない第２の高誘電率膜１４ｂに拡散させる。このとき、Ａｌは、上面から下面に向かってＡｌ濃度が低くなるように、第２の高誘電率膜１４ｂに拡散する。またこのとき、第２の高誘電率膜１４ｂは、窒素を含まないため、第２の高誘電率膜１４ｂに拡散されるＡｌの拡散量が減少することを効果的に抑制しながら、Ａｌを第２の高誘電率膜１４ｂに拡散させることができる。またこのとき、前述の通り、アニール処理の際に、第１の調整用金属膜１５に、第２の調整用金属膜３０に含まれるＬａが拡散されることはないため、第１の調整用金属膜１５ｂに含まれるＬａが、第２の高誘電率膜１４ｂに拡散されることはない。これにより、第２の下地膜１３ｂと第２のゲート電極１８Ｂとの間に、Ａｌを含む第２の高誘電率膜１４ｘ（後述の図５(c) 参照）を形成する。
このようにして、第２の下地膜１３ｂとＬａ及び窒素を含まずＡｌを含む第２の高誘電率膜１４ｘとを有する第２のゲート絶縁膜１４Ｂを形成する。第２の高誘電率膜１４ｘのＡｌ濃度は、上面から下面に向かって低くなる。第２の高誘電率膜１４ｘの膜厚は、第２の高誘電率膜１４ｂの膜厚と第１の調整用金属膜１５ｂの膜厚とを合計した膜厚である。
続いて、第１の実施形態における図３(a) 〜(c) に示す工程と同様な工程を順次行い、図５(c）に示す構成を得る。
以上のようにして、本実施形態に係る半導体装置、具体的には、Ｌａ及び窒素を含む第１の高誘電率膜１４Ｚａを有する第１のゲート絶縁膜１４Ａを備えたｎ型ＭＩＳトランジスタｎＴｒと、Ｌａ及び窒素を含まずＡｌを含む第２の高誘電率膜１４ｘを有する第２のゲート絶縁膜１４Ｂを備えたｐ型ＭＩＳトランジスタｐＴｒとを備えた半導体装置を製造することができる。
本実施形態と第１の実施形態との相違点は、以下に示す点である。
第１の実施形態では、第１のゲート絶縁膜１４Ａにおける第１の高誘電率膜１４Ｘａが、窒素を含む。これに対し、本実施形態では、第１のゲート絶縁膜１４Ａにおける第１の高誘電率膜１４Ｚａが、Ｌａ及び窒素を含む。
本実施形態によると、Ｌａ及び窒素を含む第１の高誘電率膜１４Ｚａと、Ｌａ及び窒素を含まずＡｌを含む第２の高誘電率膜１４ｘとを形成することができる。第２の高誘電率膜１４ｘは、窒素を含まないため、第１の実施形態と同様の効果を得ることができる。
さらに、第１の高誘電率膜１４ＺａにＬａを拡散させることができる。このため、フラットバンド電圧をシフトさせることができ、ｎ型ＭＩＳトランジスタｎＴｒの実効仕事関数を増加させて、低閾値電圧を有するｎ型ＭＩＳトランジスタｎＴｒを実現することができる。
なお、第２の実施形態では、第２の調整用金属膜３０に含まれる第２の調整用金属として、Ｌａを用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。なお、第３の実施形態に係る半導体装置及びその製造方法について、第１の実施形態に係る半導体装置及びその製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、図６(a) 〜(d) 及び図７(a) 〜(c) を参照しながら説明する。図６(a) 〜図７(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図６(a) 〜図７(c) において、第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図１(a) 〜図３(c) に示す符号と同一の符号を付している。
まず、第１の実施形態における図１(a) に示す工程と同様の工程を行い、図１(a) に示す構成と同様の構成を得る。
次に、図６(a) に示すように、例えば希釈フッ酸処理により、半導体基板１０の表面を洗浄する。その後、例えばＩＳＳＧ酸化法により、第１の活性領域１０ａ及び第２の活性領域１０ｂ上に、例えば膜厚が０．８ｎｍ〜１ｎｍのシリコン酸化膜又はシリコン酸窒化膜からなる下地膜１３を形成する。その後、例えばＭＯＣＶＤ法又はＡＬＤ法等により、下地膜１３上に、例えば膜厚が２ｎｍの窒素を含まない高誘電率膜１４を堆積する。
次に、図６(b) に示すように、例えば１回目の窒素プラズマ処理により、高誘電率膜１４（高誘電率膜１４は、第１の活性領域１０ａ上に位置する第２の部分を含む）に窒素（第２の窒素）を導入する。このとき、窒素は、上面から下面に向かって窒素濃度が低くなるように、高誘電率膜１４に導入される。
このようにして、下地膜１３上に、窒素を含む高誘電率膜１４Ｍを形成する。高誘電率膜１４Ｍの窒素濃度は、上面から下面に向かって低くなる。ここで、図６(b) に示す本実施形態における高誘電率膜１４Ｍの窒素濃度は、図１(d) に示す第１の実施形態における高誘電率膜１４Ｘの窒素濃度、及び図４(d) に示す第２の実施形態における高誘電率膜１４Ｚの窒素濃度よりも低い。
続いて、例えば窒素雰囲気中、１０００℃の下、アニール処理を行う。これにより、高誘電率膜１４Ｍを緻密化することができる。それと共に、高誘電率膜１４Ｍに導入された窒素のうち結合が不完全な窒素を脱離させることができる。
続いて、例えばスパッタ法により、窒素を含む高誘電率膜１４Ｍ上に、例えば膜厚が０．３ｎｍのＡｌ又はＡｌ2Ｏ3からなる第１の調整用金属膜１５を堆積する。
続いて、例えばＣＶＤ法、ＡＬＤ法又はスパッタ法等により、第１の調整用金属膜１５上に、例えば膜厚が５ｎｍのＴｉＮからなる保護膜１６を堆積する。
次に、図６(c) に示すように、リソグラフィ法により、保護膜１６上に、ｎＭＩＳ領域を開口しｐＭＩＳ領域を覆うレジストパターンＲｅを形成する。その後、例えば窒素を含む高誘電率膜１４Ｍに対して選択性を持つウェットエッチング法を用いて、保護膜１６及び第１の調整用金属膜１５におけるｎＭＩＳ領域に形成された部分を順次除去する。
次に、図６(d) に示すように、レジストパターンＲｅを除去する。
このようにして、窒素を含む高誘電率膜１４ＭにおけるｐＭＩＳ領域に形成された部分（該部分は、第２の活性領域１０ｂ上に位置する第１の部分を含む）上に、第１の調整用金属膜１５及び保護膜１６を順次形成する。
続いて、例えば２回目の窒素プラズマ処理により、保護膜１６をマスクとして、窒素を含む高誘電率膜１４ＭにおけるｎＭＩＳ領域に形成された部分に、窒素（第１の窒素）を導入する。このとき、窒素は、上面から下面に向かって窒素濃度が低くなるように、高誘電率膜１４ＭにおけるｎＭＩＳ領域に形成された部分に導入され、半導体基板１０におけるｎＭＩＳ領域にまで到達する。またこのとき、第１の調整用金属膜１５上には、保護膜１６が形成されているため、第１の調整用金属膜１５に、窒素が導入されることを防止することができる。
このようにして、下地膜１３におけるｎＭＩＳ領域に形成された部分上に、窒素（第２の窒素及び第１の窒素）を含む高誘電率膜１４Ｎを形成する。高誘電率膜１４Ｎの窒素濃度は、上面から下面に向かって低くなる。一方、下地膜１３におけるｐＭＩＳ領域に形成された部分上に、高誘電率膜１４Ｎよりも窒素濃度が低く、且つ、窒素（第２の窒素）を含む高誘電率膜１４Ｍを形成する。高誘電率膜１４Ｍの窒素濃度は、上面から下面に向かって低くなる。
次に、図７(a) に示すように、第１の実施形態における図２(a) に示す工程と同様な工程を行う。具体的には、保護膜１６を除去した後、窒素を含む高誘電率膜１４Ｎ及び第１の調整用金属膜１５上に、金属膜１７とシリコン膜１８とを有するゲート電極形成膜１８Ｆを形成する。
次に、図７(b) に示すように、第１の実施形態における図２(b) に示す工程と同様な工程を行う。具体的には、ゲート電極形成膜１８Ｆ、第１の調整用金属膜１５、窒素を含む高誘電率膜１４Ｎ及び高誘電率膜１４Ｎよりも窒素濃度が低く、且つ、窒素を含む高誘電率膜１４Ｍ、並びに下地膜１３を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１の下地膜１３ａと窒素を含む第１の高誘電率膜１４Ｎａとを有する第１のゲート絶縁膜１４Ａ、及び第１のゲート電極１８Ａを順次形成する。それと共に、第２の活性領域１０ｂ上に、第２の下地膜１３ｂと第１の高誘電率膜１４Ｎａよりも窒素濃度が低く、且つ、窒素を含む第２の高誘電率膜１４Ｍｂと第１の調整用金属膜１５ｂとを有する第２のゲート絶縁膜１４Ｂ、及び第２のゲート電極１８Ｂを順次形成する。
続いて、第１の実施形態における図２(c) に示す工程と同様な工程を行う。具体的には、第１，第２のゲート電極１８Ａ，１８Ｂの側面上に、第１，第２のオフセットスペーサ１９ａ，１９ｂを形成する。その後、第１，第２の活性領域１０ａ，１０ｂにおける第１，第２のゲート電極１８Ａ，１８Ｂの側方下に、浅いｎ型，ｐ型ソースドレイン領域２０ａ，２０ｂを形成する。
続いて、第１の実施形態における図２(d) に示す工程と同様な工程を行う。具体的には、第１，第２のゲート電極１８Ａ，１８Ｂの側面上に、第１，第２のオフセットスペーサ１９ａ，１９ｂを介して、第１，第２のサイドウォールを形成する。その後、第１，第２の活性領域１０ａ，１０ｂにおける第１，第２のサイドウォールの外側方下に、深いｎ型，ｐ型ソースドレイン領域２３ａ，２３ｂを形成する。その後、熱処理により、深いｎ型，ｐ型ソースドレイン領域２３ａ，２３ｂに含まれるｎ型，ｐ型不純物を活性化させる。それと共に、第１の調整用金属膜１５ｂに含まれる第１の調整用金属（Ａｌ）を、窒素を含む第２の高誘電率膜１４Ｍｂに拡散させる。このとき、Ａｌは、上面から下面に向かってＡｌ濃度が低くなるように、第２の高誘電率膜１４Ｍｂに拡散する。またこのとき、第２の高誘電率膜１４Ｍｂは、第１の高誘電率膜１４Ｎａよりも窒素濃度が低いため、第２の高誘電率膜１４Ｍｂに拡散されるＡｌの拡散量が減少することを抑制しながら、Ａｌを第２の高誘電率膜１４Ｍｂに拡散させることができる。これにより、第２の下地膜１３ｂと第２のゲート電極１８Ｂとの間に、Ａｌを含む第２の高誘電率膜１４Ｍｘ（後述の図７(c) 参照）を形成する。
このようにして、第２の下地膜１３ｂと第１の高誘電率膜１４Ｎａよりも窒素濃度が低く、且つ、窒素及びＡｌを含む第２の高誘電率膜１４Ｍｘとを有する第２のゲート絶縁膜１４Ｂを形成する。第２の高誘電率膜１４Ｍｘの窒素濃度は、上面から下面に向かって低くなる。第２の高誘電率膜１４ＭｘのＡｌ濃度は、上面から下面に向かって低くなる。第２の高誘電率膜１４Ｍｘの膜厚は、第２の高誘電率膜１４Ｍｂの膜厚と第１の調整用金属膜１５ｂの膜厚とを合計した膜厚である。
続いて、第１の実施形態における図３(a) 〜(c) に示す工程と同様な工程を順次行い、図７(c）に示す構成を得る。
以上のようにして、本実施形態に係る半導体装置、具体的には、窒素を含む第１の高誘電率膜１４Ｎａを有する第１のゲート絶縁膜１４Ａを備えたｎ型ＭＩＳトランジスタｎＴｒと、第１の高誘電率膜１４Ｎａよりも窒素濃度が低く、且つ、窒素及びＡｌを含む第２の高誘電率膜１４Ｍｘを有する第２のゲート絶縁膜１４Ｂを備えたｐ型ＭＩＳトランジスタｐＴｒとを備えた半導体装置を製造することができる。
本実施形態と第１の実施形態との相違点は、以下に示す点である。
第１に、第１の実施形態では、第１のゲート電極１４Ａにおける第１の高誘電率膜１４Ｘａは、窒素（第１の窒素）を含む。これに対し、本実施形態では、第１のゲート電極１４Ａにおける第１の高誘電率膜１４Ｎａは、窒素（第２の窒素及び第１の窒素）を含む。第２に、第１の実施形態では、第２のゲート電極１４Ｂにおける第２の高誘電率膜１４ｘは、窒素を含まずＡｌを含む。これに対し、本実施形態では、第２のゲート電極１４Ｂにおける第２の高誘電率膜１４Ｍｘは、窒素及びＡｌを含む。
本実施形態によると、窒素を含む第１の高誘電率膜１４Ｎａと、第１の高誘電率膜１４Ｎａよりも窒素濃度が低く、且つ、窒素及びＡｌを含む第２の高誘電率膜１４Ｍｘとを形成することができるので、第１の実施形態と同様の効果を得ることができる。
さらに、第１の高誘電率膜１４Ｎａに、第２の窒素（図６(b) 参照）及び第１の窒素（図６(d) 参照）を順次導入することができるため、第１の高誘電率膜１４Ｎａの窒素濃度を精度良く制御することができる。
なお、本実施形態では、第２の実施形態と同様に、第１の高誘電率膜に、Ｌａを拡散させてもよい。このようにすると、フラットバンド電圧をシフトさせることができ、ｎ型ＭＩＳトランジスタの実効仕事関数を増加させて、低閾値電圧を有するｎ型ＭＩＳトランジスタを実現することができる。
＜第１の実施形態の変形例＞
本発明の第１の実施形態の変形例に係る半導体装置及びその製造方法について図面を参照しながら説明する。なお、第１の実施形態の変形例に係る半導体装置及びその製造方法について、第１の実施形態に係る半導体装置及びその製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
以下に、本発明の第１の実施形態の変形例に係る半導体装置の製造方法について、図８(a) 〜(c) を参照しながら説明する。図８(a) 〜(c) は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図８(a) 〜(c) において、第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図１(a) 〜図３(c) に示す符号と同一の符号を付している。
まず、第１の実施形態における図１(a) 〜(c) に示す工程と同様な工程を順次行い、図１(c) に示す構成と同様の構成を得る。
次に、図８(a) に示すように、レジストパターンＲｅを除去する。その後、例えば第１の調整用金属膜に対して選択性を持つウェットエッチング法を用いて、保護膜１６を除去する。
このようにして、高誘電率膜１４におけるｐＭＩＳ領域に形成された部分（該部分は、第２の活性領域１０ｂ上に位置する第１の部分を含む）上に、第１の調整用金属膜を形成する。
続いて、例えば窒素プラズマ処理により、第１の調整用金属膜をマスクとして、高誘電率膜１４におけるｎＭＩＳ領域に形成された部分（該部分は、第１の活性領域１０ａ上に位置する第２の部分を含む）に、窒素（第１の窒素）を導入する。このとき、窒素は、上面から下面に向かって窒素濃度が低くなるように、高誘電率膜１４におけるｎＭＩＳ領域に形成された部分に導入される。またこのとき、第１の調整用金属膜の表面領域に、窒素が導入されて、窒素を含む第１の調整用金属膜１５Ｘが形成される。
このようにして、下地膜１３におけるｎＭＩＳ領域に形成された部分上に、窒素を含む高誘電率膜１４Ｘを形成する。それと共に、下地膜１３におけるｐＭＩＳ領域に形成された部分上に、高誘電率膜１４Ｘよりも窒素濃度が低い高誘電率膜１４及び窒素を含む第１の調整用金属膜１５Ｘを順次形成する。
続いて、第１の実施形態における図２(a) に示す工程と同様の工程を行う。具体的には、窒素を含む高誘電率膜１４Ｘ及び窒素を含む第１の調整用金属膜１５Ｘ上に、金属膜１７とシリコン膜１８とを有するゲート電極形成膜１８Ｆを形成する。
次に、図８(b) に示すように、第１の実施形態における図２(b) に示す工程と同様の工程を行う。具体的には、ゲート電極形成膜１８Ｆ、窒素を含む第１の調整用金属膜１５Ｘ、窒素を含む高誘電率膜１４Ｘ及び高誘電率膜１４Ｘよりも窒素濃度が低い高誘電率膜１４、並びに下地膜１３を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１の下地膜１３ａと窒素を含む第１の高誘電率膜１４Ｘａとを有する第１のゲート絶縁膜１４Ａ、及び第１のゲート電極１８Ａを順次形成する。それと共に、第２の活性領域１０ｂ上に、第２の下地膜１３ｂと第１の高誘電率膜１４Ｘａよりも窒素濃度が低い第２の高誘電率膜１４ｂと窒素を含む第１の調整用金属膜１５Ｘｂとを有する第２のゲート絶縁膜１４Ｂ、及び第２のゲート電極１８Ｂを順次形成する。
続いて、第１の実施形態における図２(c) に示す工程と同様の工程を行う。具体的には、第１，第２のゲート電極１８Ａ，１８Ｂの側面上に、第１，第２のオフセットスペーサ１９ａ，１９ｂを形成する。その後、第１，第２の活性領域１０ａ，１０ｂにおける第１，第２のゲート電極１８Ａ，１８Ｂの側方下に、浅いｎ型，ｐ型ソースドレイン領域２０ａ，２０ｂを形成する。
続いて、第１の実施形態における図２(d) に示す工程と同様な工程を行う。具体的には、第１，第２のゲート電極１８Ａ，１８Ｂの側面上に、第１，第２のオフセットスペーサ１９ａ，１９ｂを介して、第１，第２のサイドウォールを形成する。その後、第１，第２の活性領域１０ａ，１０ｂにおける第１，第２のサイドウォールの外側方下に、深いｎ型，ｐ型ソースドレイン領域２３ａ，２３ｂを形成する。その後、熱処理により、深いｎ型，ｐ型ソースドレイン領域２３ａ，２３ｂに含まれるｎ型，ｐ型不純物を活性化させる。それと共に、第１の調整用金属膜１５Ｘｂに含まれる第１の調整用金属（Ａｌ）を、第２の高誘電率膜１４ｂに拡散させる。このとき、Ａｌは、上面から下面に向かってＡｌ濃度が低くなるように、第２の高誘電率膜１４ｂに拡散する。またこのとき、第２の高誘電率膜１４ｂは、第１の高誘電率膜１４Ｘａよりも窒素濃度が低いため、第２の高誘電率膜１４ｂに拡散されるＡｌの拡散量が減少することを抑制しながら、Ａｌを第２の高誘電率膜１４ｂに拡散させることができる。またこのとき、第１の調整用金属膜１５Ｘｂに含まれる窒素が、第２の高誘電率膜１４ｂに拡散される。これにより、第２の下地膜１３ｂと第２のゲート電極１８Ｂとの間に、Ａｌ及び窒素を含む第２の高誘電率膜１４ｙ（後述の図８(c) 参照）を形成する。
このようにして、第２の下地膜１３ｂと第１の高誘電率膜１４Ｘａよりも窒素濃度が低く、且つ、Ａｌ及び窒素を含む第２の高誘電率膜１４ｙとを有する第２のゲート絶縁膜１４Ｂを形成する。第２の高誘電率膜１４ｙのＡｌ濃度は、上面から下面に向かって低くなる。第２の高誘電率膜１４ｙの窒素濃度は、上面から下面に向かって低くなる。第２の高誘電率膜１４ｙの膜厚は、第２の高誘電率膜１４ｂの膜厚と第１の調整用金属膜１５Ｘｂの膜厚とを合計した膜厚である。
続いて、第１の実施形態における図３(a) 〜(c) に示す工程と同様な工程を順次行い、図８(c）に示す構成を得る。
以上のようにして、本実施形態に係る半導体装置、具体的には、窒素を含む第１の高誘電率膜１４Ｘａを有する第１のゲート絶縁膜１４Ａを備えたｎ型ＭＩＳトランジスタｎＴｒと、第１の高誘電率膜１４Ｘａよりも窒素濃度が低く、且つ、Ａｌ及び窒素を含む第２の高誘電率膜１４ｙを有する第２のゲート絶縁膜１４Ｂを備えたｐ型ＭＩＳトランジスタｐＴｒとを備えた半導体装置を製造することができる。
本変形例と第１の実施形態との相違点は、以下に示す点である。
第１の実施形態では、第２のゲート電極１４Ｂにおける第２の高誘電率膜１４ｘは、窒素を含まずＡｌを含む。これに対し、本変形例では、第２のゲート電極１４Ｂにおける第２の高誘電率膜１４ｙは、Ａｌ及び窒素を含む。
本変形例によると、窒素を含む第１の高誘電率膜１４Ｘａと、第１の高誘電率膜１４Ｘａよりも窒素濃度が低く、且つ、Ａｌ及び窒素を含む第２の高誘電率膜１４ｙとを形成することができるので、第１の実施形態と同様の効果を得ることができる。
なお、第１〜第３の実施形態では、第１の調整用金属膜１５に含まれる第１の調整用金属として、Ａｌを用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
また、第１〜第３の実施形態では、シリコン膜１８として、ポリシリコン膜を用いたが、これに代えて、例えばアモルファスシリコン膜又はシリコン膜等を用いてもよい。
また、第１〜第３の実施形態では、シリサイド化用金属膜の材料として、ニッケルを用いたが、これに代えて、例えば白金、コバルト、チタン及びタングステン等のシリサイド化用金属を用いてもよい。
また、第１〜第３の実施形態では、第１，第２の外側サイドウォールを除去したが、本発明はこれに限定されるものではなく、第１，第２の外側サイドウォールを除去せずに残存させてもよい。
また、第１〜第３の実施形態では、絶縁膜２６として、第１，第２のコンタクトホール２８ａ，２８ｂの形成の際にエッチングストッパとして機能する絶縁膜を用いたが、本発明はこれに限定されるものではない。例えば、絶縁膜における第１の活性領域上に形成される部分の膜として、第１の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜を用いてもよい。このようにすると、第１の活性領域におけるチャネル領域のゲート長方向に、引っ張り応力を印加することができるので、ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。加えて、第１の外側サイドウォールを除去して、応力絶縁膜を、第１の内側サイドウォールの表面に接して形成することにより、第１の外側サイドウォールの除去分だけ、応力絶縁膜を、第１の活性領域におけるチャネル領域に近付けて形成することができるので、第１の活性領域におけるチャネル領域のゲート長方向に、引っ張り応力を効果的に印加することができる。さらに、第１の外側サイドウォールの除去分だけ、応力絶縁膜を厚膜化することができるので、第１の活性領域におけるチャネル領域のゲート長方向に、引っ張り応力を効果的に印加することができる。
本発明は、ｐ型ＭＩＳトランジスタのゲート絶縁膜の酸化膜換算膜厚の厚膜化を抑制しつつ、ｐ型ＭＩＳトランジスタの実効仕事関数を増加させて、低閾値電圧を有するｎ型，ｐ型ＭＩＳトランジスタを実現することができる。このため、高誘電率膜を含むゲート絶縁膜を有するｎ型，ｐ型ＭＩＳトランジスタを備えた半導体装置及びその製造方法に有用である。
１０ 半導体基板
１０ａ 第１の活性領域
１０ｂ 第２の活性領域
１１ 素子分離領域
１２ａ ｐ型ウェル領域
１２ｂ ｎ型ウェル領域
１３ 下地膜
１３ａ 第１の下地膜
１３ｂ 第２の下地膜
１４ 高誘電率膜
１４Ｘ 窒素を含む高誘電率膜
１４Ｙ Ｌａを含む高誘電率膜
１４Ｚ Ｌａ及び窒素を含む高誘電率膜
１４Ｍ 窒素を含む高誘電率膜
１４Ｎ 窒素を含む高誘電率膜
１４Ｘａ 窒素を含む第１の高誘電率膜
１４Ｚａ Ｌａ及び窒素を含む第１の高誘電率膜
１４Ｎａ 窒素を含む第１の高誘電率膜
１４ｂ 第２の高誘電率膜
１４Ｍｂ 窒素を含む第２の高誘電率膜
１４ｘ Ａｌを含む第２の高誘電率膜
１４Ｍｘ 窒素及びＡｌを含む第２の高誘電率膜
１４ｙ Ａｌ及び窒素を含む第２の高誘電率膜
１４Ａ 第１のゲート絶縁膜
１４Ｂ 第２のゲート絶縁膜
１５，１５ｂ 第１の調整用金属膜
１５Ｘ，１５Ｘｂ 窒素を含む第１の調整用金属膜
１６ 保護膜
１７ 金属膜
１７ａ 第１の金属膜
１７ｂ 第２の金属膜
１８ シリコン膜
１８ａ 第１のシリコン膜
１８ｂ 第２のシリコン膜
１８Ｆ ゲート電極形成膜
１８Ａ 第１のゲート電極
１８Ｂ 第２のゲート電極
１９ａ 第１のオフセットスペーサ
１９ｂ 第２のオフセットスペーサ
２０ａ 浅いｎ型ソースドレイン領域
２０ｂ 浅いｐ型ソースドレイン領域
２１ａ 第１の内側サイドウォール
２１ｂ 第２の内側サイドウォール
２２ａ 第１の外側サイドウォール
２２ｂ 第２の外側サイドウォール
２２Ａ 第１のサイドウォール
２２Ｂ 第２のサイドウォール
２３ａ 深いｎ型ソースドレイン領域
２３ｂ 深いｐ型ソースドレイン領域
２４ａ 第１の金属シリサイド膜
２４ｂ 第２の金属シリサイド膜
２５ａ 第３の金属シリサイド膜
２５ｂ 第４の金属シリサイド膜
２６ 絶縁膜
２７ 層間絶縁膜
２８ａ 第１のコンタクトホール
２８ｂ 第２のコンタクトホール
２９ａ 第１のコンタクトプラグ
２９ｂ 第２のコンタクトプラグ
３０ 第２の調整用金属膜
Ｒｅ レジストパターン

Claims (15)

  1. 第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置であって、
    前記第１のＭＩＳトランジスタは、
    半導体基板における第１の活性領域上に形成され、第１の高誘電率膜を有する第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、
    前記第２のＭＩＳトランジスタは、
    前記半導体基板における第２の活性領域上に形成され、前記第１の高誘電率膜と同一の高誘電体材料からなる第２の高誘電率膜を有する第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、
    前記第２の高誘電率膜は、第１の調整用金属を含み、
    前記第１の高誘電率膜は、前記第２の高誘電率膜よりも窒素濃度が高く、且つ、前記第１の調整用金属を含まず、
    前記第２の高誘電率膜中における前記第１の調整用金属の濃度は、上面から下面に向かって低くなっていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の高誘電率膜は窒素を含む一方、前記第２の高誘電率膜は前記窒素を含まないことを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１の調整用金属は、アルミニウムであることを特徴とする半導体装置。
  4. 請求項１〜３のうちいずれか１項に記載の半導体装置において、
    前記第１の高誘電率膜中における前記窒素濃度は、上面から下面に向かって低くなっていることを特徴とする半導体装置。
  5. 請求項１〜４のうちいずれか１項に記載の半導体装置において、
    前記窒素濃度の分布は、前記第１の活性領域にまで到達していることを特徴とする半導体装置。
  6. 請求項１〜５のうちいずれか１項に記載の半導体装置において、
    前記第１の高誘電率膜は第２の調整用金属を含む一方、前記第２の高誘電率膜は前記第２の調整用金属を含まないことを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第２の調整用金属は、ランタンであることを特徴とする半導体装置。
  8. 請求項６又は７に記載の半導体装置において、
    前記第１の高誘電率膜中における前記第２の調整用金属の濃度は、上面から下面に向かって低くなっていることを特徴とする半導体装置。
  9. 請求項１〜８のうちいずれか１項に記載の半導体装置において、
    前記第１のゲート絶縁膜は、前記第１の活性領域上に形成された第１の下地膜と、前記第１の下地膜上に形成された前記第１の高誘電率膜とからなり、
    前記第２のゲート絶縁膜は、前記第２の活性領域上に形成された第２の下地膜と、前記第２の下地膜上に形成された前記第２の高誘電率膜とからなることを特徴とする半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記第１の下地膜及び前記第２の下地膜は、シリコン酸化膜からなることを特徴とする半導体装置。
  11. 請求項１〜１０のうちいずれか１項に記載の半導体装置において、
    前記第１の高誘電率膜及び前記第２の高誘電率膜は、比誘電率が１０以上の金属酸化物からなることを特徴とする半導体装置。
  12. 請求項１〜１１のうちいずれか１項に記載の半導体装置において、
    前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された第１の金属膜と、前記第１の金属膜上に形成された第１のシリコン膜とからなり、
    前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された第２の金属膜と、前記第２の金属膜上に形成された第２のシリコン膜とからなることを特徴とする半導体装置。
  13. 請求項１〜１２のうちいずれか１項に記載の半導体装置において、
    前記第１のゲート電極の側面上に形成された断面形状がＬ字状の第１のサイドウォールと、
    前記第２のゲート電極の側面上に形成された断面形状がＬ字状の第２のサイドウォールと、
    前記第１の活性領域及び前記第２の活性領域上に、前記第１のゲート電極及び前記第１のサイドウォール、並びに前記第２のゲート電極及び前記第２のサイドウォールを覆うように形成された絶縁膜とをさらに備えていることを特徴とする半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記絶縁膜は、前記第１の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜であり、
    前記絶縁膜は、前記第１のサイドウォールの表面に接して形成されていることを特徴とする半導体装置。
  15. 請求項１〜１４のうちいずれか１項に記載の半導体装置において、
    前記第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
    前記第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであることを特徴とする半導体装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8461049B2 (en) * 2011-10-11 2013-06-11 United Microelectronics Corp. Method for fabricating semiconductor device
JP5816539B2 (ja) 2011-12-05 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102155511B1 (ko) 2013-12-27 2020-09-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102395061B1 (ko) 2015-07-02 2022-05-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102438374B1 (ko) * 2017-09-22 2022-08-30 삼성전자주식회사 반도체 장치
US10804367B2 (en) * 2017-09-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stacks for stack-fin channel I/O devices and nanowire channel core devices
US10276697B1 (en) 2017-10-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance FET with improved reliability performance
KR102538816B1 (ko) * 2019-12-27 2023-05-31 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
US11289603B2 (en) 2019-12-27 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006108602A (ja) * 2004-09-10 2006-04-20 Toshiba Corp 半導体装置及びその製造方法
US7242055B2 (en) * 2004-11-15 2007-07-10 International Business Machines Corporation Nitrogen-containing field effect transistor gate stack containing a threshold voltage control layer formed via deposition of a metal oxide
US7564108B2 (en) * 2004-12-20 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Nitrogen treatment to improve high-k gate dielectrics
EP1944801A1 (en) * 2007-01-10 2008-07-16 Interuniversitair Microelektronica Centrum Methods for manufacturing a CMOS device with dual work function
JP2008305950A (ja) * 2007-06-07 2008-12-18 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2009044051A (ja) * 2007-08-10 2009-02-26 Panasonic Corp 半導体装置及びその製造方法
JP2009164218A (ja) * 2007-12-28 2009-07-23 Panasonic Corp 半導体装置および半導体装置の製造方法
JP2010103130A (ja) * 2008-10-21 2010-05-06 Panasonic Corp 半導体装置及びその製造方法
JP2010157587A (ja) * 2008-12-26 2010-07-15 Panasonic Corp 半導体装置及びその製造方法
JP2010177265A (ja) * 2009-01-27 2010-08-12 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP5329294B2 (ja) * 2009-04-30 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2011035158A (ja) * 2009-07-31 2011-02-17 Renesas Electronics Corp 半導体装置の製造方法
JP5407645B2 (ja) * 2009-08-04 2014-02-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法

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