JP2010103130A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2010103130A JP2010103130A JP2008270416A JP2008270416A JP2010103130A JP 2010103130 A JP2010103130 A JP 2010103130A JP 2008270416 A JP2008270416 A JP 2008270416A JP 2008270416 A JP2008270416 A JP 2008270416A JP 2010103130 A JP2010103130 A JP 2010103130A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- semiconductor device
- electrode
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 89
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims description 48
- 229910052735 hafnium Inorganic materials 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 229910052746 lanthanum Inorganic materials 0.000 claims description 6
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical group [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 claims description 6
- 239000011777 magnesium Substances 0.000 claims description 6
- 229910052845 zircon Inorganic materials 0.000 claims description 6
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical group [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 claims description 6
- 229910052692 Dysprosium Inorganic materials 0.000 claims description 5
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 claims description 5
- 229910052749 magnesium Inorganic materials 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract description 5
- 239000000463 material Substances 0.000 description 39
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 34
- 239000000203 mixture Substances 0.000 description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 230000008569 process Effects 0.000 description 18
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical group [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 16
- 238000002955 isolation Methods 0.000 description 15
- 238000000137 annealing Methods 0.000 description 14
- 229910000449 hafnium oxide Inorganic materials 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 239000012535 impurity Substances 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 7
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000005121 nitriding Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 4
- 229910001882 dioxygen Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000007865 diluting Methods 0.000 description 2
- 238000010790 dilution Methods 0.000 description 2
- 239000012895 dilution Substances 0.000 description 2
- 229910003440 dysprosium oxide Inorganic materials 0.000 description 2
- NLQFUUYNQFMIJW-UHFFFAOYSA-N dysprosium(iii) oxide Chemical compound O=[Dy]O[Dy]=O NLQFUUYNQFMIJW-UHFFFAOYSA-N 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000395 magnesium oxide Substances 0.000 description 2
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 2
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- HYXGAEYDKFCVMU-UHFFFAOYSA-N scandium oxide Chemical compound O=[Sc]O[Sc]=O HYXGAEYDKFCVMU-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- XEMZLVDIUVCKGL-UHFFFAOYSA-N hydrogen peroxide;sulfuric acid Chemical compound OO.OS(O)(=O)=O XEMZLVDIUVCKGL-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】チャネル幅が狭い場合においても、eWFが十分に低減された閾値電圧が低い半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板11と、半導体基板11の上に形成され、第1の元素と第2の元素とを含むゲート絶縁膜26と、ゲート絶縁膜26の上に形成されたゲート電極27とを備えている。ゲート絶縁膜26は、半導体基板11側においてゲート電極27側と比べて第1の元素の含有量が多く、ゲート電極27側において半導体基板11側と比べて第2の元素の含有量が多い。
【選択図】図3
【解決手段】半導体装置は、半導体基板11と、半導体基板11の上に形成され、第1の元素と第2の元素とを含むゲート絶縁膜26と、ゲート絶縁膜26の上に形成されたゲート電極27とを備えている。ゲート絶縁膜26は、半導体基板11側においてゲート電極27側と比べて第1の元素の含有量が多く、ゲート電極27側において半導体基板11側と比べて第2の元素の含有量が多い。
【選択図】図3
Description
本発明は、半導体装置及びその製造方法に関する。
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現するために、MISFET(Metal Insulator Semiconductor Field Effect Transistor)のゲート容量を増加させることで駆動電流を増加させる方法が採用されている。ゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間(基板とゲート電極間)の距離を短くする必要がある。この要求に応えるため、現在、MISFETのゲート絶縁膜の物理膜厚は、SiON(シリコン酸窒化物)を用いた場合、2nm程度にまで薄膜化されている。しかし、ゲート絶縁膜の薄膜化に伴い、ゲートリークの増大が大きな問題となってきている。ゲート絶縁膜を薄膜化しつつゲートリークを抑えるために、シリコン酸化物(SiO2)系の材料に代えて、Hfを含む酸化物等の誘電率の高い高誘電体材料をゲート絶縁膜として使用することが検討されている。
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極が空乏化してゲート容量が逆に低下するという問題も生じている。ゲート電極の空乏化によるゲート容量の低下量は、例えばシリコン酸化物(SiO2)からなるゲート絶縁膜の膜厚に換算すると、膜厚を約0.5nm分増加させることに相当する。ゲート電極の空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ゲート絶縁膜がSiO2の場合、膜厚を0.1nm薄くすると、薄膜化する前と比べて10倍以上リーク電流が増大する。このため、ゲート電極の空乏化を抑制することにより実効的なゲート絶縁膜の膜厚を薄くすることの効果は非常に大きい。
ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。しかし、多結晶シリコンでは、不純物の注入により不純物準位を形成することが可能であり、p−MISFET用電極とn−MISFET用電極を作り分けることができる。一方、金属を用いた場合には不純物注入による作り分けを行うことができない。このため、p側領域のWF値とn側領域のWF値とのほぼ中央に相当するWF値を有する金属をp−MISFET用電極及びn−MISFET用電極に共通の材料として用いることにより、p−MISFETとn−MISFETとが互いに同じVtを持つように設計している。
近年では、より高速な動作が要求されるため、低閾値電圧化が不可欠であり、p−MISFET用電極及びn−MISFET用電極の各々が、シリコンのバンドエッジに近い仕事関数(WF)値を有することが必要となってきている。なお、ここでいうバンドエッジとは、p側領域はシリコンの価電子帯の上部(トップエッジ)の仕事関数値(約5.2eV)に近い高WFを意味し、n側領域はシリコンの伝導帯の底部(ボトムエッジ)の仕事関数値(約4.1eV)に近い低WFを意味している。このため、p側領域のWF値とn側領域のWF値とのほぼ中央に相当するWF値を有する金属をp−MISFET及びn−MISFETの電極材料とした半導体装置は実用的でなくなってきている。
現在、p−MISFET及びn−MISFETのゲート電極として使用できる金属材料の探索が盛んに行われている。しかし、常温で適切なWFを示す材料であっても、ソースドレインの活性化等の高温処理を経るとWFが変動するということが明らかになってきている。最近では、高誘電体膜とゲート電極との間に有効仕事関数(eWF)を制御するためのキャップ材料を堆積し、ゲート絶縁膜中及び高誘電体膜と金属との界面にダイポールを形成することによりeWFを制御する検討が行われている(例えば、非特許文献1を参照。)。酸化ランタン(LaO)はeWFを低減させる効果が知られており、n−MISFETのゲート電極を形成するためのキャップ材料として期待されている(例えば、非特許文献2を参照。)。
S. Kubicek et al, "IEDM Tech Dig.", 2007年, p.49 P.D.Kirsch, "IEDM", 2006年, p.629
S. Kubicek et al, "IEDM Tech Dig.", 2007年, p.49 P.D.Kirsch, "IEDM", 2006年, p.629
しかしながら、チャネル幅が0.4μmを切るような微細な半導体装置においては、eWFを低減するキャップ材料を用いてn−MISFETのゲート電極を形成しても閾値(Vt)が低減できないという問題を本願発明者は見出した。
本発明は、前記の問題を解決し、チャネル幅が狭い場合においても、eWFが十分に低減された閾値電圧が低い半導体装置を実現できるようにすることを目的とする。
前記の目的を達成するため、本発明は半導体装置を、第1の元素の含有量が下部において上部と比べて高く、第2の元素の含有量が上部において下部と比べて高いゲート絶縁膜を有している構成とする。
具体的に、本発明に係る半導体装置は、半導体基板の上に形成され、第1の元素と第2の元素とを含むゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備え、ゲート絶縁膜は、下部において上部よりも第1の元素の含有量が多く、上部において下部よりも第2の元素の含有量が多いことを特徴とする。
本発明の半導体装置は、半導体基板側においてゲート電極側と比べて第1の元素の含有量が多く、ゲート電極側において半導体基板側と比べて第2の元素の含有量が多いゲート絶縁膜を備えている。このため、ゲート電極のeWFを低減する第2の元素がゲート絶縁から素子分離領域へ拡散してしまうおそれがない。従って、チャネル幅が狭い場合においても、ゲート絶縁膜中に第2の元素が十分拡散しており、閾値電圧を低くすることができる。
本発明の半導体装置において、ゲート絶縁膜は第2の元素以外にハフニウム、シリコン及び酸素を含み、第1の元素はハフニウムである構成としてもよい。
本発明の半導体装置において、第1の元素はジルコン又はアルミニウムであることが好ましい。
本発明の半導体装置において、第2の元素はランタン、ジスプロシウム、スカンシウム又はマグネシウムであることが好ましい。
本発明に係る半導体装置の製造方法は、半導体基板の上に、下部において上部よりも第1の元素の含有量が多い絶縁膜を形成する工程(a)と、絶縁膜の上に第2の元素を含むキャップ膜を形成する工程(b)と、第2の元素を絶縁膜中に拡散させる工程(c)と、工程(b)よりも後に、半導体基板の上に電極膜を形成する工程(d)と、工程(d)よりも後に、電極膜及び絶縁膜を選択的にエッチングすることにより第1のゲート電極及び第1のゲート絶縁膜を形成する工程(e)とを備えていることを特徴とする。
本発明の半導体装置の製造方法は、下部において上部よりも第1の元素の含有量が多い絶縁膜に第2の元素を拡散させる。このため、チャネル幅が狭い場合においても、第2の元素が絶縁膜から素子分離領域に拡散することを抑えることができる。また、絶縁膜中における第2の元素の拡散は阻害されないため、ゲート電極のeWFを低減し、閾値電圧を十分に低くすることができる。
本発明の半導体装置の製造方法において、工程(c)よりも後に、キャップ膜の残存部分を除去する工程(f)をさらに備え、工程(d)は工程(f)よりも後に行う構成としてもよい。
本発明の半導体装置の製造方法において、工程(c)は、工程(e)よりも後に行う構成としてもよい。
本発明の半導体装置の製造方法は、工程(a)よりも前に、半導体基板に互いに分離された第1の領域及び第2の領域を形成する工程(g)と、工程(a)と工程(b)との間に、第2の領域の上に中間電極膜を形成する工程(h)とをさらに備え、工程(e)では、第1の領域において第1のゲート電極及び第1のゲート絶縁膜を形成すると共に、第2の領域において電極膜及び絶縁膜を選択的に除去して第2のゲート電極及び第2のゲート絶縁膜を形成する構成としてもよい。
この場合には、工程(c)と工程(d)との間に、中間電極膜における第2の元素が拡散した領域を除去する工程(i)をさらに備えている構成としてもよい。
また、工程(c)と工程(d)との間に、中間電極膜を除去する工程(j)をさらに備えている構成としてもよい。
本発明の半導体装置の製造方法において、工程(a)では、半導体基板の上に第1の元素を含む第1の絶縁膜を形成した後、形成した第1の絶縁膜の上に第1の絶縁膜と比べて第1の元素の含有量が少ない第2の絶縁膜を形成する構成としてもよい。
本発明の半導体装置の製造方法において、ゲート絶縁膜は第2の元素以外にハフニウム、シリコン及び酸素を含み、第1の元素はハフニウムである構成としてもよい。
本発明の半導体装置の製造方法において、第1の元素はジルコン又はアルミニウムであることが好ましい。
本発明の半導体装置の製造方法において、第2の元素はランタン、ジスプロシウム、スカンシウム又はマグネシウムであることが好ましい。
本発明に係る半導体装置及びその製造方法によれば、チャネル幅が狭い場合においても、eWFが十分に低減された閾値電圧が低い半導体装置を実現できる。
まず、チャネル幅が狭い場合に、ランタン等のキャップ材料を適用しても閾値電圧(Vt)を低減できない現象について説明する。図1はランタン(La)を含むキャップ材料をゲート絶縁膜中に拡散させたn−MISFETについてチャネル幅とVtとの関係を示している。図1においてゲート絶縁膜は窒素を含むハフニウムシリケート(HfSiON)であり、ゲート電極は窒化チタン(TiN)である。図1に示すように、チャネル幅が狭くなるに従い、Vtが上昇している。チャネル幅が0.42μmから0.1μmとなるとVtの値は約0.3V上昇している。また、図1から明らかなように、この現象はチャネル長の影響を受けない。
チャネル幅が狭くなると、Vtが急激に上昇する理由は、以下のように推定される。ハフニウム(Hf)等を含む高誘電体膜からなるゲート絶縁膜の上に酸化ランタン(LaO)からなるキャップ膜を堆積しアニールを行うと、Laがゲート絶縁膜中に拡散する。これにより有効仕事関数(eWF)を低減することができる。
ゲート絶縁膜とシリコン基板との界面にはSiO2からなる界面(IL)膜が存在する。Laはゲート絶縁膜を抜けてIL膜の近傍まで拡散する。IL膜の膜厚は通常1nm程度である。このため、チャネル幅が広い場合には、Laがゲート絶縁膜からIL膜中に拡散したとしてもゲート絶縁膜中には十分なLaが存在し、eWFを低減することができる。
しかし、IL膜は素子分離領域とも接している。素子分離領域は、IL膜と比べると無限大に近いサイズを有するSiO2膜である。このため、チャネル幅が狭くなると、素子分離領域へLaが際限なく拡散してしまい、ゲート絶縁膜とIL膜との界面にLaがほとんど残らなくなる。このため、チャネル幅が狭くなるとVtが上昇すると考えられる。
Vtの上昇を抑えるためには、Laの素子分離領域への拡散を抑える必要がある。図2は、ゲート絶縁膜の組成とeWFのシフト量との関係を示している。図2において横軸はゲート絶縁膜に含まれるHfのHfとSiとの総和に対する比率である。HfSiONのSiの組成比を変化させることによりHf/(Hf+Si)の値が異なるゲート絶縁膜を形成した。なお、Hf/(Hf+Si)=100%とは、Siを含まない酸化ハフニウム(HfO2)を用いた場合である。縦軸は、ゲート絶縁膜の上に厚さが1nmのLaOを形成した後、TiN膜とポリシリコン膜とからなるゲート電極を形成し、1050℃のスパイクアニールを行った場合のeWFのシフト量である。
図2からゲート絶縁膜中のHf含有量が高い場合には、ほとんどeWFがシフトしておらず、Hf含有量が低くなるに従いeWFのシフト量が大きくなっていることがわかる。これは、Hf含有量が高くなるとLaの拡散が生じにくくなることを示している。なお、ゲート絶縁膜の上にLaO膜を堆積した後、800℃で10分間のアニールを行った場合には、スパイクアニールのみの場合と比べてHf含有量が高い領域におけるeWFのシフト量が大きくなった。しかし、スパイクアニールのみの場合と同様に、Hf含有量が高くなるに従いeWFのシフト量が小さくなるという現象が認められた。HfSiONだけでなく窒素を含まないハフニウムシリケート(HfSiO)の場合にも同様の結果が得られる。また、酸化アルミニウム(AlO)又は酸化ジルコン(ZrO)等においてもAl又はZrの含有量が高くなるとLaの拡散が生じにくくなる現象が認められる。さらに、La以外のスカンシウム(Sc)、ジスプロシウム(Dy)又はマグネシウム(Mg)等についてもHf等の含有量により拡散性を制御できる。
以上のように、Laの素子分離領域への拡散を抑え、チャネル幅が狭い場合にもVtが上昇しないようにするためには、ゲート絶縁膜中に含まれるHfの量を高くすることが好ましい。しかし、ゲート絶縁膜全体のHf含有量を高くすると、IL膜との界面近傍までLaが拡散しなくなってしまい、Vtを低くすることができなくなる。このため、ゲート絶縁膜の上部においてはHfの含有量を比較的低くしてLaを拡散し易くし、下部においてはHfの含有量を比較的高くしてLaを拡散しにくくすることが好ましい。以上の知見を基に本発明の実施形態について以下に詳細に説明する。
(第1の実施形態)
以下に、本発明の第1の実施形態について図面を参照して説明する。図3は第1の実施形態に係る半導体装置の断面構成を示している。図3に示すように本実施形態の半導体装置は、シリコン基板等の半導体基板11に形成されたn−MISFETである。半導体基板11には、シャロートレンチアイソレーション(STI)等からなる素子分離領域12によって分離されたp型活性領域13が形成されている。p型活性領域13の上には、SiO2等からなる下地膜25と、高誘電体膜であるゲート絶縁膜26と、ゲート電極27とが順次形成されている。ゲート電極27の側面上には、絶縁性のサイドウォール28が形成されている。
以下に、本発明の第1の実施形態について図面を参照して説明する。図3は第1の実施形態に係る半導体装置の断面構成を示している。図3に示すように本実施形態の半導体装置は、シリコン基板等の半導体基板11に形成されたn−MISFETである。半導体基板11には、シャロートレンチアイソレーション(STI)等からなる素子分離領域12によって分離されたp型活性領域13が形成されている。p型活性領域13の上には、SiO2等からなる下地膜25と、高誘電体膜であるゲート絶縁膜26と、ゲート電極27とが順次形成されている。ゲート電極27の側面上には、絶縁性のサイドウォール28が形成されている。
p型活性領域13におけるゲート電極27の両側方の領域には、n型のエクステンション領域15が形成され、エクステンション領域15の外側方にはn型のソースドレイン領域16が形成されている。
ゲート電極27は、TiN等からなる第1の電極膜34と、第1の電極膜34の上に形成されたポリシリコン等からなる第2の電極膜35とを有している。ゲート絶縁膜26は、HfSiO又はHfSiON等を含む酸化ハフニウム(HfO)系の高誘電体膜であり、キャップ材料であるLaを含んでいる。また、第1の元素であるHfの含有量は半導体基板11側(下部)においてゲート電極27側(上部)よりも高く、第2の元素であるLaの含有量はゲート電極27側(上部)において半導体基板11側(下部)よりも高い。
以下に、第1の実施形態に係る半導体装置の製造方法について図面を参照して説明する。まず、図4(a)に示すようにSi基板等の半導体基板11に素子分離領域12により分離されたp型活性領域13を形成する。この後、半導体基板11上の全面に厚さが1nm程度のSiO2からなる下地膜25を形成する。下地膜25は、酸素ガスを用いた急速熱酸化(RTO)等により形成すればよい。なお、酸素ガス以外のガス種を用いたRTOを用いてもよく、加熱炉を用いて熱酸化を行ってもよい。下地膜25を酸窒化シリコン(SiON)又はケミカルオキサイド等としてもよい。
次に、図4(b)に示すように下地膜25の上にHf組成が高い第1の絶縁膜31とHf組成が低い第2の絶縁膜32とを形成する。具体的には、原子層堆積法(ALD)等を用いて厚さが0.4nmのHfO2からなる第1の絶縁膜31と厚さが1.6nmのHf組成が50%のHfSiOからなる第2の絶縁膜32とを順次堆積する。説明のために、第1の絶縁膜31と第2の絶縁膜32とを明確に区別して図面には記載している。しかし、HfO2とHfSiOとを堆積した場合には一般的に明瞭な境界は認められず一体となっている。特にHfO2とHfSiOとを同一チャンバー内において連続成膜した場合や、後工程においてアニールを加えた場合には境界部の一体化が顕著であり、下部においてHf濃度が高い傾斜組成を示す高誘電体膜となる。
eWFシフト量から見積もると、IL膜との界面まで拡散するLaの量は、Hf組成が100%であるHfO2膜の場合、Hf組成が50%のHfSiO膜の約7%となる。従ってLaの拡散防止膜となる第1の絶縁膜31の膜厚は、HfO2膜である場合には0.4nmで十分である。
Hf組成が50%のHfSiOの誘電率(k値)は約14である。HfO2膜のk値は、窒化条件等により変動するがHf組成が50%のHfSiO膜の約2倍である。従って、厚さが1nmのSiO2からなる下地膜25と、厚さが0.4nmのHfO2膜と、厚さが1.6nmのHfSiO膜と合わせた実効酸化膜換算膜厚(EOT)は約1.4nmとなる。
第1の絶縁膜31の膜厚は、Hf組成に応じて変化させればよい。例えば、Hf組成が80%の膜の場合には、0.8nmとすればよい。この場合にEOTを1.4nmとするためにはHf組成が50%の第2の絶縁膜32の膜厚を1.3nmとすればよい。このように、第1の絶縁膜31及び第2の絶縁膜32の組成及び膜厚は適宜変更して組み合わせればよい。
次に、図4(c)に示すように、第2の絶縁膜32の表面からプラズマ窒化処理を行った後、厚さが1nmのLaO膜からなるキャップ膜33を形成する。キャップ膜33の膜厚は、必要とするeWFの値に応じて変化させればよい。一般に、キャップ膜が厚くすることによりeWFが低くなり、薄くすることによりeWFが高くなる。キャップ膜33は物理蒸着(PVD)法により堆積すればよい。また、ALD法等を用いてもよい。
次に、図4(d)に示すように、600℃で10分間のアニール処理を行いキャップ膜33に含まれるLaを第1の絶縁膜31及び第2の絶縁膜32の中へ拡散させ、ゲート絶縁膜26を形成する。続いて、アニール処理においてゲート絶縁膜26中に拡散しなかった余剰のLaOを除去する。余剰のLaOの除去は、どのような方法でもよいが、例えば塩酸(濃度37質量%)を1000倍に希釈した希塩酸(dHCl)により10秒間洗浄を行えばよい。希釈倍率及び洗浄時間はLaO膜の膜厚及び熱処理時間等に応じて適宜変更すればよい。
上部のHf組成が低い第2の絶縁膜32中にLaは十分拡散するが、下部のHf組成が高い第1の絶縁膜31中にLaはほとんど拡散しない。このため、下部において上部よりもHf含有量が高く且つ上部において下部よりもLa含有量が高いゲート絶縁膜26が得られる。アニール処理の温度及び時間は、必要とするeWFの値並びに第1の絶縁膜31と第2の絶縁膜32との組成及び膜厚等により適宜変更すればよい。
次に、図5(a)に示すように、TiNからなる第1の電極膜34とポリシリコンからなる第2の電極膜35とを順次堆積する。続いて、第2の電極膜35に不純物注入を行う。第2の電極膜35に不純物を注入する代わりに、不純物をドープしたポリシリコン膜を堆積してもよい。
第1の電極膜34は、キャップ材料との組み合わせにより適切なeWFが得られる材料であればよく、例えば窒化タンタル(TaN)等としてもよい。また、第2の電極膜35をポリシリコンとし、メタル挿入ポリシリコン積層構造(MIPS:Metal-inserted Poly-silicon Stack)とした。しかし、第2の電極膜35を金属膜としてフルメタルゲート電極としてもよい。また、第2の電極膜35は省略してもよい。
次に、図5(b)に示すように、リソグラフィー法及び反応性イオンエッチング(RIE)法を用いて、下地膜25、ゲート絶縁膜26、第1の電極膜34及び第2の電極膜35を選択的にエッチングする。
次に、図5(c)に示すように、n型のエクステンション領域15、サイドウォール28の形成、n型のソースドレイン領域16及び不純物の活性化等を行う。さらに、必要に応じてポリシリコン膜、ソースドレイン領域等のシリサイド化を行ってもよい。
本実施形態の半導体装置及びその製造方法によれば、下部において上部よりもHfの含有量が高いゲート絶縁膜を形成している。このため、キャップ材料であるLaはHf含有量が低いゲート絶縁膜の上部においては十分拡散し、ゲートと絶縁膜と下地膜との界面付近まで拡散する。しかし、Hf含有量が高い絶縁膜の下部においてLaの拡散が抑制されるため、下地膜へのLaの拡散を抑えることができる。このため、下地膜から素子分離領域への拡散が生じ易いチャネル幅が狭い半導体装置においても、キャップ材料によるeWF低減効果が発揮される。従って、チャネル幅が0.4μmを切るような微細なn−MISFETにおいても閾値電圧を低く抑えることができる。
本実施形態においては、第1の電極膜を形成する前に、キャップ材料を拡散させるアニール処理を行った。しかし、拡散防止層である第1の膜のHfの含有量が比較的低い場合には、キャップ材料が拡散し易くなる。このため、キャップ材料を拡散させるためのアニール処理を別途行わなくても、デバイスを形成する際に加えられるスパイクアニール等によりキャップ材料を拡散させることができる。従って、キャップ材料を拡散させるためのアニール処理を省略してもよい。
(第2の実施形態)
以下に、本発明の第2の実施形態について図面を参照して説明する。図6は第2の実施形態に係る半導体装置の断面構成を示している。図6において図3と同一の構成要素には同一の符号を附すことにより説明を省略する。
以下に、本発明の第2の実施形態について図面を参照して説明する。図6は第2の実施形態に係る半導体装置の断面構成を示している。図6において図3と同一の構成要素には同一の符号を附すことにより説明を省略する。
図6に示すように第2の実施形態の半導体装置は、n−MISFETとp−MISFETとを備えた相補型MIS(CMIS)構造の半導体装置である。
Si基板等の半導体基板11には、STIからなる素子分離領域12により互いに分離されたp型活性領域13とn型活性領域14とが形成されている。
p型活性領域13の上には、SiO2等からなる下地膜25と、高誘電体膜である第1のゲート絶縁膜46と、第1のゲート電極47とが順次形成されている。第1のゲート電極47の側面上には、サイドウォール28が形成されている。
p型活性領域13における第1のゲート電極47の両側方の領域には、n型の第1のエクステンション領域55が形成され、第1のエクステンション領域55の外側方にはn型の第1のソースドレイン領域56が形成されている。
n型活性領域14の上には、SiO2等からなる下地膜25と、高誘電体膜である第2のゲート絶縁膜66と、第2のゲート電極67とが順次形成されている。第2のゲート電極67の側面上には、サイドウォール28が形成されている。
n型活性領域14における第2のゲート電極67の両側方の領域には、p型の第2のエクステンション領域75が形成され、第2のエクステンション領域75の外側方にはp型の第2のソースドレイン領域76が形成されている。
第1のゲート電極47は、TiN等からなる第1の電極膜34と、第1の電極膜34の上に形成されたポリシリコン等からなる第2の電極膜35とを有している。第2のゲート電極67は、TiN等からなる中間電極膜36と、TiNからなる第1の電極膜34と、ポリシリコン膜である第2の電極膜35とを有している。第2のゲート電極67は、中間電極膜36を有している分第1のゲート電極47よりも高さが高い。
第1のゲート絶縁膜46及び第2のゲート絶縁膜66は、HfSiO又はHfSiON等を含む酸化ハフニウム(HfO)系の高誘電体膜である。第1のゲート絶縁膜46はキャップ材料であるLaを含み、第2のゲート絶縁膜66はLaを含んでいないか又は含んでいたとしても極微量である。また、第1のゲート絶縁膜46及び第2のゲート絶縁膜66においてHfの含有量は下部において上部よりも高い。また、第1のゲート絶縁膜46においてLaの含有量は上部において下部よりも高い。
以下に、第2の実施形態に係る半導体装置の製造方法について図面を参照して説明する。まず、図7(a)に示すようにSi基板等の半導体基板11に素子分離領域12により分離されたp型活性領域13を形成する。この後、半導体基板11上の全面に厚さが1nm程度のSiO2からなる下地膜25を形成する。下地膜25は、酸素ガスを用いた急速熱酸化(RTO)等により形成すればよい。なお、酸素ガス以外のガス種を用いたRTOを用いてもよく、加熱炉を用いて熱酸化を行ってもよい。下地膜25をSiON又はケミカルオキサイド等としてもよい。
次に、下地膜25の上にHf組成が高い第1の絶縁膜31とHf組成が低い第2の絶縁膜32とを形成する。具体的には、原子層堆積法(ALD)等を用いて厚さが0.4nmのHfO2からなる第1の絶縁膜31と厚さが1.6nmのHf組成が50%のHfSiOからなる第2の絶縁膜32とを順次堆積する。さらに、第2の絶縁膜32に対してプラズマ窒化処理を行う。なお、説明のために第1の絶縁膜31と第2の絶縁膜32とを明確に区別して図面に記載している。しかし、HfO2とHfSiOとを堆積した場合に明瞭な境界は認められず一体となっている。
次に、第2の絶縁膜32の上に膜厚が5nm程度のTiN膜からなる中間電極膜36を形成する。
次に、図7(b)に示すように、n型活性領域14の上を覆うレジスト膜39を形成する。この後、レジスト膜39をマスクとして、中間電極膜36におけるp型活性領域13の上に形成された部分を除去する。
次に、図7(c)に示すように、シンナー洗浄によりレジスト膜39を除去した後、半導体基板11上の全面に、厚さが1nmのLaOからなるキャップ膜33を形成する。
次に、図7(d)に示すように、800℃で10分間の熱処理を行う。これにより、キャップ膜33中のLaが熱拡散する。これにより、p型活性領域13の上においては、下部において上部よりもHf含有量が高く且つ上部において下部よりもLa含有量が高い第1のゲート絶縁膜46が形成される。一方、n型活性領域14の上においては、Laは中間電極膜36の上部にのみ拡散し、第1の絶縁膜31及び第2の絶縁膜32には拡散しない。このため、Laが拡散していない第2のゲート絶縁膜66が形成される。アニール処理の温度及び時間は、必要とするeWFの値並びに第1の絶縁膜31と第2の絶縁膜32との組成及び膜厚等により適宜変更すればよい。
次に、図8(a)に示すように、アニール処理においてゲート絶縁膜26中に拡散しなかった余剰のLaOを除去する。余剰のLaOの除去は、どのような方法でもよいが、例えば塩酸(濃度37質量%)を1000倍に希釈した希塩酸(dHCl)により10秒間洗浄を行えばよい。希釈倍率及び洗浄時間はLaO膜の膜厚及び熱処理時間等に応じて適宜変更すればよい。続いて、中間電極膜36におけるキャップ材料が拡散した領域を除去する。
中間電極膜36におけるキャップ材料が拡散した領域の除去は、キャップ材料が第2のゲート絶縁膜まで拡散し、p−MISFETのeWFが低下することを防止するために行う。従って、中間電極膜36の膜厚が十分厚い場合又はキャップ材料が拡散しにくい材料である場合には、キャップ材料が拡散した領域の除去を行わなくてもよい。
中間電極膜36がTiN膜であり、キャップ膜33がLaO膜である場合、800℃で10分間の熱処理を行うと3nm程度Laが拡散することが実験的に明らかになっている。このため、中間電極膜36の膜厚が8nm以上であれば、キャップ材料が拡散した領域の除去を行わなくてもよい。
キャップ材料が拡散した領域の除去は、第1のゲート絶縁膜46を劣化させることなくキャップ材料が拡散した領域を除去できればどんな方法を用いて行ってもよい。中間電極膜36がTiN膜であり、キャップ膜33がLaO膜である場合には、過酸化水素水(H2O2)を用いて除去すればよい。また、硫酸−過酸化水素水(SPM)又はアンモニア−過酸化水素水(APM)等を用いてもよい。
次に、図8(b)に示すように、半導体基板11上の全面にTiNからなる第1の電極膜34及びポリシリコンからなる第2の電極膜35を順次堆積する。続いて、第2の電極膜35に不純物注入を行う。第2の電極膜35に不純物を注入する代わりに、不純物をドープしたポリシリコン膜を堆積してもよい。
次に、図8(c)に示すように、リソグラフィー法及び反応性イオンエッチング(RIE)法を用いて、p型活性領域13において下地膜25、第1のゲート絶縁膜46、第1の電極膜34及び第2の電極膜35を選択的にエッチングし、n型活性領域14において下地膜25、第2のゲート絶縁膜66、中間電極膜36、第1の電極膜34及び第2の電極膜35を選択的にエッチングする。これにより、p型活性領域13の上には、第1のゲート絶縁膜46と、TiNからなる第1の電極膜34及びポリシリコンからなる第2の電極膜35を有する第1のゲート電極47が形成される。また、n型活性領域14の上には、第2のゲート絶縁膜66と、TiNからなる中間電極膜36、TiNからなる第1の電極膜34及びポリシリコンからなる第2の電極膜35を有する第2のゲート電極67が形成される。
次に、図8(d)に示すように、n型の第1のエクステンション領域55、p型の第2のエクステンション領域75、サイドウォール28、n型の第1のソースドレイン領域56及びp型の第2のソースドレイン領域76等を形成する。さらに、第1のソースドレイン領域56及び第2のソースドレイン領域76に導入された不純物の活性化を行うことにより、p型活性領域13にn−MISFETが形成され、n型活性領域14にp−MISFETが形成される。
本実施形態においては、第1のゲート電極47及び第2のゲート電極67をTiN膜とポリシリコン膜との積層膜としている。この場合、ポリシリコン膜の少なくとも一部をシリサイド化してもよい。これにより、第1のゲート電極47及び第2のゲート電極67を低抵抗化することができる。また、第2の電極膜35はポリシリコン膜に代えて他の金属膜を用いてもよく、省略することも可能である。
本実施形態の半導体装置の製造方法は、まず、n−MISFETにおいては、第2の絶縁膜32膜とキャップ膜33とが接し、p−MISFETにおいては、第2の絶縁膜32とキャップ膜33との間に中間電極膜36が存在した状態において熱処理を行い、この後キャップ膜33を除去する。このため、キャップ膜33を選択的に加工することなく、n−MISFETの第1のゲート絶縁膜46はeWFを低減するキャップ材料が拡散した高誘電体膜とし、p−MISFETの第2のゲート絶縁膜はeWFが変化しないLaが拡散していない高誘電体膜とすることができる。
また、Hf含有量が高い第1の絶縁膜31とHf含有量が低い第2の絶縁膜32とが半導体基板11側から順次積層されているため、第1のゲート絶縁膜46及び第2のゲート絶縁膜66は、下部において上部よりもHf含有量が高い。このため、キャップ材料は第1のゲート絶縁膜46の上部においては拡散し易いが、下部においては拡散が制限される。従って、チャネル幅が狭い場合においてもキャップ材料がSTIへ拡散し、第1のゲート絶縁膜46中のキャップ材料の含有量が低下することはない。その結果、チャネル幅が狭いn−MISFETにおいても、Vtを低くすることができる。
さらに、p−MISFETの第2のゲート電極67は、中間電極膜36と第1の電極膜34との積層膜となるため、第1の電極膜34により形成されたn−MISFETの第1のゲート電極47よりも高さが高くなる。これにより、p−MISFETのeWFの値をさらに高くすることができる。
第1の電極膜34及び中間電極膜36は、TiN膜に限られないが、Ti又はTaを含む金属膜とすることが好ましく、TaN膜、TaC膜又はTaCN膜等としてもよい。また、キャップ膜材料と組み合わせた際に適切なeWFが得られる材料であれば、他の金属材料を用いてもよい。
第1の電極膜34及び中間電極膜36の膜厚は、材質及び製造プロセスに応じて適宜変更してかまわない。但し、第1の電極膜34と中間電極膜36とを共にTiN膜とする場合には、p−MISFETにおいて適切なeWFの値を得るために、第1の電極膜34と中間電極膜36との膜厚の和を15nm以上とすることが好ましい。
また、p−MISFETの第2のゲート絶縁膜66にAl等のeWFを上昇させる効果を有するキャップ材料を拡散させた構成としてもよい。
本実施形態においては、キャップ材料の拡散を行った後、中間電極膜36の一部を残すことにより、第2のゲート電極67が第1の電極膜34と中間電極膜36との積層膜を有している構成とした。しかし、キャップ材料の拡散を行った後、中間電極膜36を完全に除去してもよい。この場合には、第1のゲート電極47と第2のゲート電極67との高さが揃うため、その後のプロセスが容易になるという利点がある。また、中間電極膜36残存させた場合には、中間電極膜36と第1の電極膜34との界面に薄い絶縁膜が形成されゲート抵抗が上昇するおそれが生じる。しかし、中間電極膜36を完全に除去した場合には、このようなゲート抵抗の上昇が生じるおそれはない。
本実施形態においては第1の絶縁膜31、第2の絶縁膜32及び第1の電極膜34の部分的な除去を行わない。このため、本実施形態の製造方法をスタティックラム(S−RAM)等に適用した場合には、素子分離領域の上においてn−MISFETとp−MISFETとが接する境界領域において、第1のゲート絶縁膜46と第2のゲート絶縁膜66とが切れ目なく連続した構成となる。また、第1の電極膜34も連続した構成となる。
第1及び第2の実施形態において、キャップ膜をLaOとする例を示したが、キャップ膜は、電極のeWFを低下させる効果のある絶縁膜であればよく、酸化ジスプロシウム(DyO)等のランタノイド系元素の酸化物を用いても、酸化スカンシウム(ScO)又は酸化マグネシウム(MgO)等を用いてもよい。
第1の絶縁膜31及び第2の絶縁膜32をALD法により形成する例を示したが、有機金属気相堆積(MOCVD)法、化学気相堆積(CVD)法又は物理気相堆積(PVD)法等を用いて形成してもよい。MOCVD法の場合には、成膜温度及びガス流量比を変えることにより、Hf組成が高い膜と低い膜とを容易に形成することができる。また、第1の絶縁膜31及び第2の絶縁膜32を形成した後、プラズマ窒化を行いHfSiON膜とする例を示したが、プラズマ窒化に代えてアンモニア雰囲気におけるアニールを用いてもよい。また、必要とする誘電率及びEOTによっては窒化処理を省略してもよい。
高誘電体膜としてHf系の膜を用いる例を示したが、Hfに代えてアルミニウム又はジルコン等を含む膜を用いてもよい。この場合にも組成によりキャップ材料の拡散性を制御することができる。
本発明に係る半導体装置及びその製造方法は、チャネル幅が狭い場合においても、eWFが十分に低減された閾値電圧が低い半導体装置を実現でき、特に微細化された半導体装置及びその製造方法等として有用である。
11 半導体基板
12 素子分離領域
13 p型活性領域
14 n型活性領域
15 エクステンション領域
16 ソースドレイン領域
25 下地膜
26 ゲート絶縁膜
27 ゲート電極
28 サイドウォール
31 第1の絶縁膜
32 第2の絶縁膜
33 キャップ膜
34 第1の電極膜
35 第2の電極膜
36 中間電極膜
39 レジスト膜
46 第1のゲート絶縁膜
47 第1のゲート電極
55 第1のエクステンション領域
56 第1のソースドレイン領域
66 第2のゲート絶縁膜
67 第2のゲート電極
75 第2のエクステンション領域
76 第2のソースドレイン領域
12 素子分離領域
13 p型活性領域
14 n型活性領域
15 エクステンション領域
16 ソースドレイン領域
25 下地膜
26 ゲート絶縁膜
27 ゲート電極
28 サイドウォール
31 第1の絶縁膜
32 第2の絶縁膜
33 キャップ膜
34 第1の電極膜
35 第2の電極膜
36 中間電極膜
39 レジスト膜
46 第1のゲート絶縁膜
47 第1のゲート電極
55 第1のエクステンション領域
56 第1のソースドレイン領域
66 第2のゲート絶縁膜
67 第2のゲート電極
75 第2のエクステンション領域
76 第2のソースドレイン領域
Claims (14)
- 半導体基板の上に形成され、第1の元素及び第2の元素を含むゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
前記ゲート絶縁膜は、下部において上部よりも前記第1の元素の含有量が多く、上部において下部よりも前記第2の元素の含有量が多いことを特徴とする半導体装置。 - 前記ゲート絶縁膜は、前記第2の元素以外にハフニウム、シリコン及び酸素を含み、前記第1の元素はハフニウムであることを特徴とする請求項1に記載の半導体装置。
- 前記第1の元素は、ジルコン又はアルミニウムであることを特徴とする請求項1に記載の半導体装置。
- 前記第2の元素は、ランタン、ジスプロシウム、スカンシウム又はマグネシウムであることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 半導体基板の上に、下部において上部よりも第1の元素の含有量が多い絶縁膜を形成する工程(a)と、
前記絶縁膜の上に第2の元素を含むキャップ膜を形成する工程(b)と、
前記第2の元素を前記絶縁膜中に拡散させる工程(c)と、
前記工程(b)よりも後に、前記半導体基板の上に電極膜を形成する工程(d)と、
前記工程(d)よりも後に、前記電極膜及び絶縁膜を選択的にエッチングすることにより第1のゲート電極及び第1のゲート絶縁膜を形成する工程(e)とを備えていることを特徴とする半導体装置の製造方法。 - 前記工程(c)よりも後に、前記キャップ膜の残存部分を除去する工程(f)をさらに備え、
前記工程(d)は、前記工程(f)よりも後に行うことを特徴とする請求項5に記載の半導体装置の製造方法。 - 前記工程(c)は、前記工程(e)よりも後に行うことを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記工程(a)よりも前に、前記半導体基板に互いに分離された第1の領域及び第2の領域を形成する工程(g)と、
前記工程(a)と前記工程(b)との間に、前記第2の領域の上に中間電極膜を形成する工程(h)とをさらに備え、
前記工程(e)では、前記第1の領域において前記第1のゲート電極及び第1のゲート絶縁膜を形成すると共に、前記第2の領域において前記電極膜及び絶縁膜を選択的に除去して第2のゲート電極及び第2のゲート絶縁膜を形成することを特徴とする請求項5又は6に記載の半導体装置の製造方法。 - 前記工程(c)と前記工程(d)との間に、前記中間電極膜における前記第2の元素が拡散した領域を除去する工程(i)をさらに備えていることを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記工程(c)と前記工程(d)との間に、前記中間電極膜を除去する工程(j)をさらに備えていることを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記工程(a)では、前記半導体基板の上に第1の元素を含む第1の絶縁膜を形成した後、形成した第1の絶縁膜の上に前記第1の絶縁膜と比べて前記第1の元素の含有量が少ない第2の絶縁膜を形成することを特徴とする請求項5〜10のいずれか1項に記載の半導体装置の製造方法。
- 前記ゲート絶縁膜は、前記第1の元素以外にハフニウム、シリコン及び酸素を含み、前記第1の元素はハフニウムであることを特徴とする請求項5〜11のいずれか1項に記載の半導体装置の製造方法。
- 前記第1の元素は、ジルコン又はアルミニウムであることを特徴とする請求項5〜11のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の元素は、ランタン、ジスプロシウム、スカンシウム又はマグネシウムであることを特徴とする請求項5〜13のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008270416A JP2010103130A (ja) | 2008-10-21 | 2008-10-21 | 半導体装置及びその製造方法 |
PCT/JP2009/003079 WO2010047013A1 (ja) | 2008-10-21 | 2009-07-02 | 半導体装置及びその製造方法 |
US12/711,800 US20100148280A1 (en) | 2008-10-21 | 2010-02-24 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008270416A JP2010103130A (ja) | 2008-10-21 | 2008-10-21 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010103130A true JP2010103130A (ja) | 2010-05-06 |
Family
ID=42119071
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008270416A Withdrawn JP2010103130A (ja) | 2008-10-21 | 2008-10-21 | 半導体装置及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20100148280A1 (ja) |
JP (1) | JP2010103130A (ja) |
WO (1) | WO2010047013A1 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010262977A (ja) * | 2009-04-30 | 2010-11-18 | Renesas Electronics Corp | 半導体装置の製造方法 |
JP2011009373A (ja) * | 2009-06-24 | 2011-01-13 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
JP2011009321A (ja) * | 2009-06-24 | 2011-01-13 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
JP2011044580A (ja) * | 2009-08-21 | 2011-03-03 | Panasonic Corp | 半導体装置及びその製造方法 |
WO2011141973A1 (ja) * | 2010-05-10 | 2011-11-17 | パナソニック株式会社 | 半導体装置及びその製造方法 |
WO2011148435A1 (ja) * | 2010-05-24 | 2011-12-01 | パナソニック株式会社 | 半導体装置及びその製造方法 |
JP2012023191A (ja) * | 2010-07-14 | 2012-02-02 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
WO2013035561A1 (ja) * | 2011-09-07 | 2013-03-14 | 東京エレクトロン株式会社 | 半導体装置の製造方法及び基板処理システム |
CN103247672A (zh) * | 2012-02-10 | 2013-08-14 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101627509B1 (ko) * | 2010-03-04 | 2016-06-08 | 삼성전자주식회사 | 식각액, 식각액을 사용한 게이트 절연막의 형성 방법 및 식각액을 사용한 반도체 소자의 제조 방법 |
US8492852B2 (en) * | 2010-06-02 | 2013-07-23 | International Business Machines Corporation | Interface structure for channel mobility improvement in high-k metal gate stack |
JP5492747B2 (ja) * | 2010-11-22 | 2014-05-14 | パナソニック株式会社 | 半導体装置 |
JP2012119383A (ja) * | 2010-11-29 | 2012-06-21 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
US20130126984A1 (en) * | 2011-11-22 | 2013-05-23 | Globalfoundries Inc. | Patterning of Sensitive Metal-Containing Layers With Superior Mask Material Adhesion by Providing a Modified Surface Layer |
US8921171B2 (en) | 2012-07-16 | 2014-12-30 | Institute of Microelectronics, Chinese Academy of Sciences | Method for forming gate structure, method for forming semiconductor device, and semiconductor device |
CN103545190B (zh) * | 2012-07-16 | 2016-05-04 | 中国科学院微电子研究所 | 栅极结构的形成方法、半导体器件的形成方法以及半导体器件 |
KR20140034347A (ko) * | 2012-08-31 | 2014-03-20 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
CN103855013A (zh) * | 2012-11-30 | 2014-06-11 | 中国科学院微电子研究所 | N型mosfet的制造方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004214366A (ja) * | 2002-12-27 | 2004-07-29 | Nec Electronics Corp | 半導体装置及びその製造方法 |
JP2005045166A (ja) * | 2003-07-25 | 2005-02-17 | Toshiba Corp | 半導体装置及びその製造方法 |
US7432567B2 (en) * | 2005-12-28 | 2008-10-07 | International Business Machines Corporation | Metal gate CMOS with at least a single gate metal and dual gate dielectrics |
US20080001237A1 (en) * | 2006-06-29 | 2008-01-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having nitrided high-k gate dielectric and metal gate electrode and methods of forming same |
US7807522B2 (en) * | 2006-12-28 | 2010-10-05 | Texas Instruments Incorporated | Lanthanide series metal implant to control work function of metal gate electrodes |
JP2008205012A (ja) * | 2007-02-16 | 2008-09-04 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2008243994A (ja) * | 2007-03-26 | 2008-10-09 | Toshiba Corp | 半導体装置及びその製造方法 |
KR100852212B1 (ko) * | 2007-06-12 | 2008-08-13 | 삼성전자주식회사 | 반도체 소자 및 이를 형성하는 방법 |
US8735243B2 (en) * | 2007-08-06 | 2014-05-27 | International Business Machines Corporation | FET device with stabilized threshold modifying material |
US20090039414A1 (en) * | 2007-08-09 | 2009-02-12 | Macronix International Co., Ltd. | Charge trapping memory cell with high speed erase |
JP2009141168A (ja) * | 2007-12-07 | 2009-06-25 | Panasonic Corp | 半導体装置及びその製造方法 |
JP2009194352A (ja) * | 2008-01-17 | 2009-08-27 | Toshiba Corp | 半導体装置の製造方法 |
-
2008
- 2008-10-21 JP JP2008270416A patent/JP2010103130A/ja not_active Withdrawn
-
2009
- 2009-07-02 WO PCT/JP2009/003079 patent/WO2010047013A1/ja active Application Filing
-
2010
- 2010-02-24 US US12/711,800 patent/US20100148280A1/en not_active Abandoned
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010262977A (ja) * | 2009-04-30 | 2010-11-18 | Renesas Electronics Corp | 半導体装置の製造方法 |
JP2011009373A (ja) * | 2009-06-24 | 2011-01-13 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
JP2011009321A (ja) * | 2009-06-24 | 2011-01-13 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
JP2011044580A (ja) * | 2009-08-21 | 2011-03-03 | Panasonic Corp | 半導体装置及びその製造方法 |
WO2011141973A1 (ja) * | 2010-05-10 | 2011-11-17 | パナソニック株式会社 | 半導体装置及びその製造方法 |
WO2011148435A1 (ja) * | 2010-05-24 | 2011-12-01 | パナソニック株式会社 | 半導体装置及びその製造方法 |
JP2011249381A (ja) * | 2010-05-24 | 2011-12-08 | Panasonic Corp | 半導体装置及びその製造方法 |
JP2012023191A (ja) * | 2010-07-14 | 2012-02-02 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
WO2013035561A1 (ja) * | 2011-09-07 | 2013-03-14 | 東京エレクトロン株式会社 | 半導体装置の製造方法及び基板処理システム |
CN103247672A (zh) * | 2012-02-10 | 2013-08-14 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
JP2013165191A (ja) * | 2012-02-10 | 2013-08-22 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
US9076857B2 (en) | 2012-02-10 | 2015-07-07 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
WO2010047013A1 (ja) | 2010-04-29 |
US20100148280A1 (en) | 2010-06-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2010047013A1 (ja) | 半導体装置及びその製造方法 | |
JP5193961B2 (ja) | 半導体装置 | |
US7531399B2 (en) | Semiconductor devices and methods with bilayer dielectrics | |
JP2007208260A (ja) | 二重仕事関数金属ゲートスタックを備えるcmos半導体装置 | |
TWI488225B (zh) | 用濕式化學方法形成受控底切而有優異完整性的高介電係數閘極堆疊 | |
JP2006344836A (ja) | 半導体装置及びその製造方法 | |
JP2010161308A (ja) | 半導体装置およびその製造方法 | |
JP5127694B2 (ja) | 半導体装置及びその製造方法 | |
JP2008205012A (ja) | 半導体装置およびその製造方法 | |
US20120045892A1 (en) | Method for fabricating semiconductor device | |
JP2008251955A (ja) | 半導体装置およびその製造方法 | |
JP2010171137A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP5197986B2 (ja) | 半導体装置の製造装置 | |
JP2011054843A (ja) | 半導体装置及びその製造方法 | |
JP2009212450A (ja) | 半導体装置およびその製造方法 | |
JP2010165705A (ja) | 半導体装置の製造方法 | |
JP2008205065A (ja) | 半導体装置及びその製造方法 | |
JPWO2006022175A1 (ja) | 半導体装置及びその製造方法 | |
JP2011103330A (ja) | 半導体装置の製造方法 | |
JP2011238655A (ja) | 半導体装置の製造方法 | |
JP2011103329A (ja) | 半導体装置及びその製造方法 | |
JP2006278873A (ja) | 半導体装置およびその製造方法 | |
JP2006269520A (ja) | 半導体装置およびその製造方法 | |
JP2010205917A (ja) | 半導体装置 | |
JP2006253267A (ja) | 半導体装置の製造方法および半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100210 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20120206 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20120619 |