KR100852212B1 - 반도체 소자 및 이를 형성하는 방법 - Google Patents

반도체 소자 및 이를 형성하는 방법 Download PDF

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Abstract

폴리실리콘막 패턴을 포함하는 반도체 소자 및 이를 형성하는 방법이 개시되어 있다. 상기 반도체 소자는, 기판 제1 영역 상에 제1 절연막 패턴, 제1 도전막 패턴 및 제1 도전형을 갖는 제1 불순물이 도핑된 제1 폴리실리콘막 패턴이 순차적으로 적층된 제1 게이트 구조물과, 상기 제1 게이트 구조물에 의해 노출된 기판의 제1 영역 표면 부위에 구비되며 제2 불순물이 도핑된 제1 소스/드레인과, 상기 기판의 제2 영역 상에 제2 절연막 패턴, 상기 제1 도전막 패턴에 포함된 물질과 동일한 물질을 포함하는 제2 도전막 패턴 및 상기 제1 도전형과 동일한 도전형을 갖는 제3 불순물이 도핑된 제2 폴리실리콘막 패턴이 순차적으로 적층된 제2 게이트 구조물과, 상기 제2 게이트 구조물에 의해 노출된 기판의 제2 영역 표면 부위에 구비되며 상기 제2 불순물과 반대의 도전형을 갖는 제4 불순물이 도핑된 제2 소스/드레인을 포함한다. 또한, 상기 제1 도전막 패턴 및 제2 도전막 패턴의 두께를 매우 얇게 함으로써 상기 제1 도전막 패턴 및 제2 도전막 패턴이 4.3 내지 4.7eV의 일함수를 갖는다.

Description

반도체 소자 및 이를 형성하는 방법{Semiconductor device and method of manufacturing the semiconductor device}
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 4 내지 도 9는 도 1에 도시된 반도체 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 102 : 필드 절연막 패턴
112 : 제1 게이트 절연막 패턴 114 : 제1 도전막 패턴
116 : 제1 폴리실리콘막 패턴 118 : 제2 도전막 패턴
120 : 제1 게이트 구조물 패턴
122 : 제2 게이트 절연막 패턴 124 : 제3 도전막 패턴
126 : 제2 폴리실리콘막 패턴 128 : 제4 도전막 패턴
130 : 제2 게이트 구조물 패턴 132 : 제1 소스/드레인
134 : 제2 소스/드레인
본 발명은 반도체 소자 및 이를 형성하는 방법에 관한 것이다. 보다 상세하게는, 폴리실리콘을 포함하는 게이트 전극을 갖는 CMOS 반도체 소자 및 이를 형성하는 방법에 관한 것이다.
정보화 산업의 발달과 함께 전자사업 즉, PC 사업과 통신 사업의 경량화, 소형화 및 고성능화를 지향하고 있으며, 근래에 들어서는 이동통신기기의 급속한 발달과 대중화가 동시에 이루어지면서 기존의 기술 개발 속도를 상회하는 급속한 고기능화가 요구되어 지고 있다.
상기 고기능화를 만족하기 위하여 트랜지스터는 초고속화 및 초절전화 되어야 한다. 따라서 트랜지스터의 집적도는 향상되고, 이를 위하여 게이트 길이 및 게이트 산화막의 두께는 지속적으로 감소하고 있다.
그러나, 게이트 길이의 감소는 쇼트 채널 효과를 유발하며, 게이트 산화막 두께의 감소는 누설 전류 현상과 on/off(온/오프) 특성을 악화 등의 문제를 야기 시킨다.
특히, 게이트 산화막의 두께의 감소는 이미 한계에 이르렀다. 따라서, 게이트 절연막으로 고유전율 물질을 포함하는 게이트 절연막으로 대체하려는 연구가 활 발하게 진행되고 있다.
고유전율 물질 중 하프늄 실리콘 질화물(HfSiON)은 열적 안정성 및 계면 특성 등에서 매우 우수한 물질로 평가받고 있다. 따라서, 상기 하프늄 실리콘 질화물을 포함하는 게이트 절연막이 근래 많이 사용되고 있다.
그러나, 상기 하프늄 실리콘 질화물을 포함하는 게이트 절연막을 사용하는 경우, 상기 하프늄(HF)과 게이트로써 상부에 구비되는 폴리실리콘막 패턴의 실리콘 본딩(silicon bonding)에 의해 페르미 레벨 핀닝(Fermi level pinning) 현상이 발생하여 문턱 전압이 상승하는 문제가 발생하고 있다.
또한, DRAM 소자의 경우, 로직 셀들에 비해 트랜지스터의 문턱 전압이 큰 편이므로 채널 이온 주입 및 듀얼 폴리실리콘 게이트(dual polysilicon gate) 공정에 의해 동작 가능한 문턱 전압 타켓팅(Vth targeting)이 가능하다. 그러나, 폴리실리콘을 사용하여 게이트를 형성하는 경우, 근본적으로 붕소(B)와 같은 P형 불순물의 확산(penetration) 및 게이트 공핍(depletion) 등의 문제를 해결하기가 어렵다.
상기와 같은 문제들을 동시에 극복할 수 있는 방안으로 듀얼 금속 게이트(dual metal gate)를 들 수 있다. 그러나, NMOS 및 PMOS에 적절한 일함수(work function)를 갖는 금속을 각각 적용하는데 있어 금속 습식 식각(metal wet etch) 및 단차가 다른 게이트 스택 식각(gate stack etch) 등의 공정 상 많은 어려움이 따른다.
따라서, 트랜지스터의 폴리실리콘 게이트 공핍과 P형 불순물의 확산 등의 문제를 해결하는 동시에, 공정적인 측면에서도 용이한 공정이 구현 가능한 CMOS 소자 의 개발이 절실히 요구되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 폴리실리콘 게이트 공핍과 불순물 확산이 억제된 게이트를 포함하는 반도체 소자를 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은 상기 반도체 소자를 형성하는 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자는, 기판의 제1 영역 상에, 제1 절연막 패턴, 제1 도전막 패턴 및 제1 도전형을 갖는 제1 불순물이 도핑된 제1 폴리실리콘막 패턴이 순차적으로 적층된 제1 게이트 구조물과, 상기 제1 게이트 구조물에 의해 노출된 기판의 제1 영역 표면 부위에 구비되며, 제2 불순물이 도핑된 제1 소스/드레인과, 상기 기판의 제2 영역 상에, 제2 절연막 패턴, 상기 제1 도전막 패턴에 포함된 물질과 동일한 물질을 포함하는 제2 도전막 패턴 및 상기 제1 도전형과 동일한 도전형을 갖는 제3 불순물이 도핑된 제2 폴리실리콘막 패턴이 순차적으로 적층된 제2 게이트 구조물과, 상기 제2 게이트 구조물에 의해 노출된 기판의 제2 영역 표면 부위에 구비되며, 상기 제2 불순물과 반대의 도전형을 갖는 제4 불순물이 도핑된 제2 소스/드레인을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 도전막 패턴 및 제2 도전막 패턴은 4.3 내지 4.7eV의 일함수를 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 도전막 패턴 및 제2 도전막 패턴은 금속을 포함하며, 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta) 및 루비듐(Ru)으로 이루어진 군으로부터 선택된 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 도전막 패턴 및 제2 도전막 패턴은 금속 질화물을 포함하며, 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 하프늄 질화물(HfN), 하프늄 실리콘 질화물(HfSiN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN) 및 하프늄 알루미늄 질화물(HfAlN)로 이루어진 군으로부터 선택된 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 폴리실리콘막 패턴 및 제2 폴리실리콘막 패턴은 서로 다른 도핑 농도를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 동일한 물질을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 절연막 패턴은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 절연막 패턴은 하프늄 또는 지르코늄을 갖는 산화물을 포함할 수 있다. 이 경우, 상기 제1 절연막 패턴은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 알루미늄 산화막, 하프늄 라듐 산화물, 지르코늄 산화물 및 지르코늄 실리콘 산화물로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른, 상기 제1 절연막 패턴은 란탄족 원소들 중 선택된 적어도 하나를 갖는 산화물을 포함할 수 있다. 이 경우, 상기 제1 절연막 패턴은 라듐 산화물, 프라세오디뮴 산화물 및 디스프로슘 산화물로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 절연막 패턴은 PZT, BLT, SBT, BIT, BST, SBTN 및 PLZT으로 이루어진 군으로부터 선택된 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자는, 상기 제1 게이트 구조물 및 제2 게이트 구조물 상에 각각 구비되는 제3 도전막 패턴 및 제4 도전막 패턴을 더 포함할 수 있다. 이 경우, 상기 제3 도전막 패턴 및 제4 도전막 패턴은 상기 제1 폴리실리콘막 패턴 및 제2 폴리실리콘막 패턴보다 낮은 저항을 갖는 물질을 포함할 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자의 형성 방법에 있어서, 기판의 제1 영역 상에, 제1 절연막 패턴, 제1 도전막 패턴 및 제1 도전형을 갖는 제1 불순물이 도핑된 제1 폴리실리콘막 패턴이 순차적으로 적층된 제1 게이트 구조물을 형성한다. 상기 제1 게이트 구조물에 의해 노출된 기판의 제1 영역 표면 부위에, 제2 불순물이 도핑된 제1 소스/드레인을 형성한다. 상기 기판의 제2 영역 상에, 제2 절연막 패턴, 상기 제1 도전막 패턴에 포함된 물질과 동일한 물질을 포함하는 제2 도전막 패턴 및 상기 제1 도전형과 동일한 도전형을 갖는 제3 불순물이 도핑된 제2 폴리실리콘막 패턴이 순차적으로 적층된 제2 게이트 구조물을 형성한다. 상기 제2 게이트 구조물에 의해 노출된 기판의 제2 영역 표면 부위에, 상기 제2 불순물과 반대의 도전형을 갖는 제4 불순물이 도핑된 제2 소스/드레인을 형성한다.
상기 다른 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 반도체 소자에 있어서, 제1 영역 및 제2 영역을 포함하는 기판 상에 절연막, 도전막 및 제1 도전형의 불순물이 도핑된 폴리실리콘막을 형성한다. 상기 폴리실리콘막, 도전막 및 절연막을 식각하여, 상기 기판의 제1 영역 상에 제1 절연막 패턴, 제1 도전막 패턴 및 제1 폴리실리콘막 패턴이 적층된 제1 게이트 구조물과, 상기 기판의 제2 영역 상에 제2 절연막 패턴, 제2 도전막 패턴 및 제2 폴리실리콘막 패턴이 적층된 제2 게이트 구조물을 각각 형성한다. 상기 제1 게이트 구조물에 의해 노출된 기판의 제1 영역 표면 부위로 제2 도전형의 불순물을 도핑하여 제1 소스/드레인을 형성한다. 상기 제2 게이트 구조물에 의해 노출된 기판의 제2 영역 표면 부위로 제2 도전형과 반대의 제3 도전형의 불순물을 도핑하여 제2 소스/드레인을 형성한다.
본 발명의 일 실시예에 따르면, 상기 도전막은 4.3 내지 4.7eV의 일함수를 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 도전막은 물리 기상 증착 공정, 화학 기상 증착 공정 또는 원자층 적층 공정에 의해 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 형성 방법에 있어서, 상기 폴리실리콘막을 형성한 후, 상기 폴리실리콘막 상에 금속막을 형성하는 단계를 더 포함할 수 있다.
상기와 같은 본 발명에 따르면, 게이트 절연막 패턴 및 폴리실리콘막 패턴 사이에 도전막 패턴을 더 형성함으로써, 상기 폴리실리콘막 및 게이트 절연막 패턴 사이에서 발생하는 페르미 레벨 핀닝 현상을 억제함으로써 문턱 전압 상승을 억제할 수 있다. 그리고, 상기 도전막 패턴에 의해 폴리실리콘의 공핍층 형성을 억제할 수 있다.
또한, 폴리실리콘막 내에 도핑된 불순물이 확산되는 것도 미연에 억제할 수 있다. 예를 들어, 상기 반도체 소자가 PMOS인 경우, 상기 폴리실리콘막 패턴이 N형 물질로 도핑됨으로써, P형 불순물 사용 자체를 억제하여 P형 불순물이 확산되는 것을 미연에 억제할 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역 또는 패턴들이 기판, 각 막, 영역 또는 패턴들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드, 부위 또는 패턴들이 "제1", "제2", "제3" 및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하 기 위한 것이 아니라 단지 각 막, 영역, 패드, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "제4"는 각 막, 영역, 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
이하, 본 발명의 실시예에 따른 반도체 소자 및 이를 형성하는 방법에 대해 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 공정 단면도이다.
도 1을 참조하면, 반도체 소자는, 기판(100), 제1 트랜지스터 및 제2 트랜지스터를 포함한다.
기판(100)은 실리콘 또는 게르마늄을 포함하는 반도체 기판 또는 SOI(silicon on isolation) 기판 일 수 있다.
상기 기판(100)은 필드 절연 패턴에 의해 액티브 영역 및 필드 영역으로 구분된다. 본 실시예에서 상기 액티브 패턴은 평탄한 상부면을 갖는다.
또한, 상기 기판(100)은 제1 영역 및 제2 영역을 포함한다. 예를 들면, 상기 제1 영역은 NMOS가 구비될 영역이고, 상기 제2 영역은 PMOS가 구비될 영역일 수 있다.
제1 트랜지스터는 상기 기판(100)의 제1 영역에 구비된다. 상기 제1 트랜지스터는, 제1 게이트 구조물(120) 및 제1 소스/드레인(132)을 포함한다. 상기 제1 게이트 구조물(120)은, 제1 게이트 절연막 패턴(112), 제1 도전막 패턴(114), 제1 폴리실리콘막 패턴(116), 제2 도전막 패턴(118)을 포함한다.
제1 게이트 절연막 패턴(112)은, 상기 제1 도전막 패턴(114) 및 기판(100)을 절연하는 기능을 수행한다.
일 실시예에 따르면, 상기 제1 게이트 절연막 패턴(112)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
다른 실시예에 따르면, 상기 제1 게이트 절연막 패턴(112)은 하프늄 또는 지르코늄을 갖는 산화물을 포함할 수 있다. 예컨대, 상기 제1 게이트 절연막 패턴(112)은 하프늄 산화물(HfO2), 하프늄 산질화물(HfON), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 알루미늄 산화물(HfAlO), 하프늄 알루미늄 산질화물(HfAlON), 하프늄 라듐 산화물(HfLaO), 하프늄 라듐 산질화물(HfLaON), 지르코늄 산화물(ZrO2), 지르코늄 산질화물(ZrON), 지르코늄 실리콘 산질화물(ZrSiON) 또는 지르코늄 실리콘 산화물(ZrSiO)을 포함할 수 있다. 그리고, 상기 제1 게이트 절연막 패턴(112)은 상기 언급된 물질들이 다층으로 적층된 구조일 수 있다.
또 다른 실시예에 따르면, 상기 제1 게이트 절연막 패턴(112)은 란탄족 원소들 중 선택된 적어도 하나를 갖는 산화물을 포함할 수 있다. 예컨대, 상기 제1 게이트 절연막 패턴(112)은 라듐산화물(Ra2O3), 프라세오디뮴 산화물(Pr2O3) 또는 디스프로슘 산화물(Dy2O3)을 포함할 수 있다. 그리고, 상기 제1 게이트 절연막 패턴(112)은 상기 언급된 물질들이 다층으로 적층된 구조일 수 있다.
또 다른 실시예에 따르면, 상기 제1 게이트 절연막 패턴(112)은 고유전율 물질을 포함할 수 있다. 예컨대, 상기 제1 게이트 절연막 패턴(112)은 PZT(lead ziconate titanate, Pb(ZrxTi1-x)O3), BLT(bismuth lanthanum titanate, Bi4-xLaxTi3O12), SBT(strontium bismuth tantalate, SrBi2Ta2O9), BIT(bismuth titanate Bi4Ti3O12), BST(barium strontium titanate, Ba1-xSrxTiO3), SBTN(strontium barium tantalate noibate, SrBi2Ta2O9,) 또는 PLZT (lead lanthannum zirconate-titanate, (Pb, La)(Zr, Ti)O3)을 포함할 수 있다. 그리고, 상기 제1 게이트 절연막 패턴(112)은 상기 언급된 물질들이 다층으로 적층된 구조일 수 있다.
제1 도전막 패턴(114)은 상기 제1 게이트 절연막 패턴(112) 상에 구비된다.
일 실시예에 따르면, 상기 제1 도전막 패턴(114)은 금속을 포함할 수 있다. 예컨대, 상기 제1 도전막 패턴(114)은 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta) 또는 루비듐(Ru)을 포함할 수 있다.
다른 실시예에 따르면, 상기 제1 도전막 패턴(114)은 금속 질화물을 포함할 수 있다. 예컨대, 상기 제1 도전막 패턴(114)은 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 하프늄 질화물(HfN), 하프늄 실리콘 질화물(HfSiN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN) 또는 하프늄 알루미늄 질화물(HfAlN)을 포함할 수 있다.
그리고, 상기 제1 도전막 패턴(114)은 물리 기상 증착(physical vapor deposition) 공정, 화학 기상 증착(chemical vapor deposition) 공정 또는 원자층 적층(atomic layer deposition) 공정에 의해 형성될 수 있다.
또한, 상기 제1 도전막 패턴(114)은 4.3 내지 4.7eV의 일함수를 갖도록 그 두께를 조절한다. 예를 들어 설명하면, 상기 제1 도전막 패턴(114)이 티타늄 질화물인 경우, 상기 제1 도전막 패턴(114)의 두께가 약 30Å일 경우, 상기 제1 도전막 패턴(114)은 4.3 내지 4.7eV의 일함수를 갖는다.
상기 제1 도전막 패턴(114)에 의해, 상기 제1 도전막 패턴(114) 상에 구비되는 제1 폴리실리콘막 패턴(116)의 불순물 공핍 현상을 개선할 수 있으며, 온-전류(on-current)가 증가된다. 또한, 상기 제1 도전막 패턴(114)의 두께를 조절함으로써, 목적하는 DRAM 동작 가능한 효율적인 일함수(effective work function) 확보가 가능하다.
제1 폴리실리콘막 패턴(116)은 제1 도전형을 갖는 제1 불순물을 포함한다. 이때, 상기 제1 불순물의 도전형에 따라 상기 제1 폴리실리콘막 패턴(116)을 포함하는 제1 트랜지스터가 NMOS 또는 PMOS 트랜지스터 결정되지 않는다.
일 예로, 상기 제1 도전형은 질소(N), 인(P) 또는 비소(As)와 같은 5족 원소를 포함하는 N형일 수 있다. 다른 예로, 상기 제2 도전형은 붕소(B)와 같은 3족 원소를 포함하는 P형일 수 있다.
본 실시예에서는, 상기 제1 폴리실리콘막 패턴(116)은 N형 불순물을 포함한다. 상기 N형 불순물을 포함하는 제1 폴리실리콘막 패턴(116)은, P형 불순물을 포함하는 제1 폴리실리콘막 패턴(116)에서 발생하는 불순물 확산(penetration) 문제 를 방지할 수 있다.
또한, 상기 제1 폴리실리콘막 패턴(116)은 제1 도핑 농도를 갖는다.
제2 도전막 패턴(118)은 상기 제1 폴리실리콘막 패턴(116) 상에 구비된다. 상기 제2 도전막 패턴(118)은 상기 제1 폴리실리콘막 패턴(116)보다 낮은 저항을 가지며, 예컨대, 금속 또는 금속 실리사이드를 포함할 수 있다. 상기 금속으로는 텅스텐(W)을 들 수 있으며, 금속 실리사이드로는 텅스텐 실리사이드(WSi)를 들 수 있다.
제1 소스/드레인(132)은 상기 제1 게이트 절연막 패턴(112), 제1 도전막 패턴(114), 제1 폴리실리콘막 패턴(116) 및 제2 도전막 패턴(118)을 포함하는 제1 게이트 구조물(120)에 의해 노출된 기판(100)의 제1 영역 표면 부위에 구비된다.
상기 제1 소스/드레인(132)은 제2 도전형을 갖는 불순물을 포함한다. 상기 제1 소스/드레인(132) 내에 포함된 제2 도전형에 따라 PMOS 트랜지스터 또는 NMOS 트랜지스터로 결정된다. 즉, 상기 제1 소스/드레인(132)이 N형 불순물을 포함하는 경우, 상기 제1 트랜지스터는 NMOS 트랜지스터가 되며, 상기 제1소스/드레인이 P형 불순물을 포함하는 경우, 상기 제1 트랜지스터는 PMOS 트랜지스터가 된다.
그리고, 상기 제1 트랜지스터가 PMOS 또는 NMOS로 결정되는데 있어서, 상기 제1 폴리실리콘막 패턴(116)에 도핑된 제1 도전형의 도핑 농도가 영향을 미칠 수 있다.
상세하게 도시되어 있지는 않지만, 상기 제1 게이트 구조물(120)을 보호하기 위하여 상기 제1 트랜지스터는, 상기 제1 게이트 구조물(120) 상부에 제1 마스크 패턴과, 상기 제1 게이트 구조물(120) 및 제1 마스크 패턴 측벽에 제1 스페이서들을 더 포함할 수 있다.
제2 트랜지스터는 기판(100)의 제2 영역에 구비된다. 상기 제2 트랜지스터는 제2 게이트 구조물(130) 및 제2 소스/드레인(134)을 포함한다. 상기 제2 게이트 구조물(130)은, 제2 게이트 절연막 패턴(122), 제3 도전막 패턴(124), 제2 폴리실리콘막 패턴(126) 및 제4 도전막 패턴(128)을 포함한다.
제2 게이트 절연막 패턴(122)은 상기 기판(100)의 제2 영역 상에 구비된다. 상기 제2 게이트 절연막 패턴(122)은 제1 게이트 절연막과 실질적으로 동일한 물질을 포함한다.
제3 도전막 패턴(124)은 상기 제2 게이트 절연막 패턴(122) 상에 구비된다. 상기 제3 도전막 패턴(124)은 상기 제3 도전막 패턴(124)과 실질적으로 동일한 물질을 포함하며, 실질적으로 동일한 두께를 가짐으로써 실질적으로 동일한 일함수를 갖는다.
제2 폴리실리콘막 패턴(126)은 상기 제3 도전막 패턴(124) 상에 구비된다. 상기 제2 폴리실리콘막 패턴(126)은 상기 제1 도전형과 실질적으로 동일한 제3 도전형을 갖는 불순물을 포함한다.
일 실시예에 따르면, 상기 제2 폴리실리콘막 패턴(126)은 상기 제1 폴리실리콘막 패턴(116)과 실질적으로 동일한 도핑 농도를 가질 수 있다.
다른 실시예에 따르면, 상기 제2 폴리실리콘막 패턴(126)은 상기 제1 폴리실리콘막 패턴(116)과 실질적으로 다른 도핑 농도를 가질 수 있다. 예컨대, 상기 제1 폴리실리콘막 패턴(116)을 포함하는 제1 트랜지스터가 PMOS 트랜지스터이고, 상기 제2 폴리실리콘막 패턴(126)을 포함하는 제2 트랜지스터가 NMOS 트랜지스터일 경우, 상기 제2 폴리실리콘막 패턴(126)에 도핑된 N형 불순물의 농도가 더 높을 수 있다.
제4 도전막 패턴(128)은 상기 제2 폴리실리콘막 상에 구비되며, 상기 제2 도전막 패턴(118)과 실질적으로 동일한 물질을 포함한다.
제2 소스/드레인(134)은 상기 제2 게이트 절연막 패턴(122), 제3 도전막 패턴(124), 제3 폴리실리콘막 패턴 및 제4 도전막 패턴(128)을 포함하는 제2 게이트 구조물(130)에 의해 노출된 기판(100)의 제2 영역 표면 부위에 구비된다.
상기 제2 소스/드레인(134)은 상기 제2 도전형과 반대의 제3 도전형을 갖는 불순물을 포함한다. 상기 제2 소스/드레인(134) 내에 포함된 제3 도전형에 따라 상기 제2 트랜지스터가 PMOS 또는 NMOS로 결정된다. 즉, 상기 제2 소스/드레인(134)이 N형 불순물을 포함하는 경우, 상기 제2 트랜지스터는 NMOS 트랜지스터가 되며, 상기 제2 소스/드레인(134)이 P형 불순물을 포함하는 경우, 상기 제2 트랜지스터는 PMOS 트랜지스터가 된다.
상세하게 도시되어 있지는 않지만, 상기 제2 게이트 구조물(130)을 보호하기 위하여 상기 제2 트랜지스터는, 상기 제2 게이트 구조물(130) 상부에 제2 마스크 패턴과, 상기 제2 게이트 구조물(130) 및 제2 마스크 패턴 측벽에 제2 스페이서들을 더 포함할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 공정 단면도이다.
도 2를 참조하면, 반도체 소자는, 기판(200), 제2 트랜지스터 및 제2 트랜지스터를 포함한다.
기판(200)은 실리콘 또는 게르마늄을 포함하는 반도체 기판 또는 SOI 기판일 수 있다.
상기 기판(200)은 필드 절연막 패턴(202)에 의해 액티브 영역 및 필드 영역으로 구분된다. 상기 기판(200)의 액티브 영역 표면 부위에는 리세스(recess)를 갖는다.
상기 기판(200)은 제1 영역 및 제2 영역을 갖는다. 상기 기판(200)의 제1 영역에는 제1 트랜지스터가 구비되며, 기판(200)의 제2 영역에는 제2 트랜지스터가 구비된다.
제1 트랜지스터는 제1 게이트 구조물(212) 및 제1 소스/드레인(214)을 포함한다. 상기 제1 게이트 구조물(212)은 제1 게이트 절연막 패턴(204), 제1 도전막 패턴(206), 제1 폴리실리콘막 패턴(208) 및 제2 도전막 패턴(210)을 포함한다.
상기 제1 게이트 절연막 패턴(204)은 상기 기판(200)의 제1 영역에 구비된 리세스의 표면 프로파일을 따라 연속적으로 구비된다. 이때, 상기 제1 게이트 절연막 패턴(204)이 상기 리세스를 매립하지 않도록 한다.
상기 제1 도전막 패턴(206)은 상기 제1 게이트 절연막 패턴(204)의 표면 프로파일을 따라 연속적으로 구비된다. 이때, 상기 제1 도전막 패턴(206)이 상기 리 세스를 매립하지 않도록 한다.
상기 제1 폴리실리콘막 패턴(208)은 상기 리세스를 매립하는 하부와 상기 기판(200) 표면보다 돌출된 상부를 포함한다.
설명되지 않은 제1 트랜지스터의 설명은 상기 도 1에 도시된 반도체 소자의 제1 트랜지스터의 설명과 실질적으로 동일하여 생략하기로 한다.
제2 트랜지스터는 제2 게이트 구조물(224) 및 제2 소스/드레인(226)을 포함한다. 상기 제2 게이트 구조물(224)은 제2 게이트 절연막 패턴(216), 제3 도전막 패턴(218), 제2 폴리실리콘막 패턴(220) 및 제4 도전막 패턴(222)을 포함한다.
상기 제2 게이트 절연막 패턴(216)은 상기 기판(200)의 제2 영역에 구비된 리세스의 표면 프로파일을 따라 연속적으로 구비된다. 이때, 상기 제2 게이트 절연막 패턴(216)이 상기 리세스를 매립하지 않도록 한다.
상기 제3 도전막 패턴(218)은 상기 제2 게이트 절연막 패턴(216)의 표면 프로파일을 따라 연속적으로 구비된다. 이때, 상기 제3 도전막 패턴(218)이 상기 리세스를 매립하지 않도록 한다.
상기 제2 폴리실리콘막 패턴(220)은 상기 리세스를 매립하는 하부와 상기 기판(200) 표면보다 돌출된 상부를 포함한다.
상세한 제2 트랜지스터의 설명은 상기 도 1에 도시된 반도체 소자의 제2 트랜지스터의 설명과 실질적으로 동일하여 생략하기로 한다.
이로써, 기판(200) 상에 RCT(recess channel transistor) 구조의 제1 트랜지스터 및 제2 트랜지스터를 구비할 수 있다.
이때, 상기 제1 트랜지스터 및 제2 트랜지스터는 도 1에서 설명된 제1 트랜지스터 및 제2 트랜지스터와 다른 구조를 갖더라도, 상기 도 1에서 설명된 효과와 실질적으로 동일한 효과를 발생시킨다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 공정 단면도이다.
도 3을 참조하면, 반도체 소자는, 기판(300), 제1 트랜지스터 및 제2 트랜지스터를 포함한다.
기판(300)은 실리콘 또는 게르마늄을 포함하는 반도체 기판 또는 SOI 기판일 수 있다.
상기 기판(300)은 필드 절연막 패턴(302)에 의해 액티브 영역 및 필드 영역으로 구분된다. 상기 기판(300)의 액티브 영역은 상기 액티브 패턴의 표면으로부터 돌출된 핀(fin) 영역(304)을 포함한다. 이때, 상기 핀 영역(304)은 제1 방향으로 연장한다.
그리고, 상기 기판(300)은 제1 영역 및 제2 영역을 갖는다. 상기 기판(300)의 제1 영역에는 제1 트랜지스터가 구비되며, 기판(300)의 제2 영역에는 제2 트랜지스터가 구비된다.
제1 트랜지스터는 제1 게이트 구조물(314) 및 제1 소스/드레인(도시되지 않음)을 포함한다. 상기 제1 게이트 구조물(314)은 제1 게이트 절연막 패턴(306), 제1 도전막 패턴(308), 제1 폴리실리콘막 패턴(310) 및 제2 도전막 패턴(312)을 포함 한다.
상기 제1 게이트 절연막 패턴(306)은 상기 기판(300)의 제1 영역에 구비된 핀 영역(304)의 표면 프로파일을 따라 연속적으로 구비되며, 상기 핀 영역(304)의 연장 방향과 수직된 제2 방향으로 연장한다.
상기 제1 도전막 패턴(308)은 상기 제1 게이트 절연막 패턴(306)의 표면 프로파일을 따라 연속적으로 구비되며, 상기 제2 방향으로 연장한다.
상기 제1 폴리실리콘막 패턴(308)은 상기 제1 도전막 패턴(308) 상에 구비되며, 상기 제2 방향으로 연장한다.
상기 제1 소스/드레인은 상기 제1 게이트 구조물에 의해 노출된 핀 영역(304) 표면 부위에 구비된다.
설명되지 않은 제1 트랜지스터의 설명은 상기 도 1에 도시된 반도체 소자의 제1 트랜지스터의 설명과 실질적으로 동일하여 생략하기로 한다.
제2 트랜지스터는 제2 게이트 구조물(324) 및 제2 소스/드레인(도시되지 않음)을 포함한다. 상기 제2 게이트 구조물(324)은 제2 게이트 절연막 패턴(316), 제3 도전막 패턴(318), 제2 폴리실리콘막 패턴(320) 및 제4 도전막 패턴(322)을 포함한다.
상기 제2 게이트 절연막 패턴(316)은 상기 기판(300)의 제2 영역에 구비된 핀 영역(304)의 표면 프로파일을 따라 연속적으로 구비되며, 상기 핀 영역(304)의 연장 방향과 수직된 제2 방향으로 연장한다.
상기 제3 도전막 패턴(318)은 상기 제2 게이트 절연막 패턴(316)의 표면 프 로파일을 따라 연속적으로 구비되며, 상기 제2 방향으로 연장한다.
상기 제2 폴리실리콘막 패턴(320)은 상기 제3 도전막 패턴(318) 상에 구비되며, 상기 제2 방향으로 연장한다.
상세한 제2 트랜지스터의 설명은 상기 도 1에 도시된 반도체 소자의 제2 트랜지스터의 설명과 실질적으로 동일하여 생략하기로 한다.
이로써, 기판(300) 상에 핀 구조의 제1 트랜지스터 및 제2 트랜지스터를 구비할 수 있다.
이때, 상기 제1 트랜지스터 및 제2 트랜지스터는 도 1에서 설명된 제1 트랜지스터 및 제2 트랜지스터와 다른 구조를 갖더라도, 상기 도 1에서 설명된 효과와 실질적으로 동일한 효과를 발생시킨다.
이하, 도 1에 도시된 반도체 소자를 형성하는 방법에 대하여 설명하기로 한다.
도 4 내지 도 9는 도 1에 도시된 반도체 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 4를 참조하면, 기판(100)에 필드 절연막 패턴(102)을 형성한다.
기판(100)은 실리콘 또는 게르마늄을 포함하는 반도체 기판이거나 SOI 기판일 수 있다. 상기 기판(100)은 제1 영역 및 제2 영역을 포함한다. 상기 기판(100)의 제1 영역은 제1 트랜지스터가 형성될 영역이며, 기판(100)의 제2 영역은 제2 트랜지스터가 형성될 영역이다.
상기 필드 절연막 패턴(102)을 형성하는 공정을 보다 상세하게 설명하면, 우선, 상기 기판(100) 상에 패드 산화막(pad oxide layer, 도시되지 않음)을 형성한다. 상기 패드 산화막은 기판(100)과 제1 마스크 패턴(도시되지 않음) 사이의 스트레스를 완화하기 위하여 구비된다. 상기 패드 산화막은 실리콘 산화물을 포함하며, 열 산화 또는 화학 기상 증착 공정에 의해 형성될 수 있다.
상기 패드 산화막 상에 제1 마스크 패턴을 형성한다. 상기 제1 마스크 패턴은 질화물을 포함하며, 화학 기상 증착 공정에 의해 형성될 수 있다.
상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 패드 산화막 및 기판(100)을 식각하여, 패드 산화막 패턴(도시되지 않음) 및 트렌치(trench, 도시되지 않음)를 형성한다. 상기 식각 공정은 이방성 식각으로 플라즈마(plasma) 공정을 통상 사용한다.
상기 식각 공정에 의해 상기 트렌치 내측면은 플라즈마 손상을 입게 되고, 이를 치유하기 위하여 상기 트렌치 내측면에 열 산화막(도시되지 않음)을 얇게 형성한다. 이어서, 상기 열 산화막이 형성된 트렌치 및 제1 마스크 패턴의 프로파일을 따라 질화 라이너막(nitride liner layer, 도시되지 않음)을 연속적으로 형성한다. 상기 질화 라이너막은 트렌치 내부에 매립되는 필드 절연막의 스트레스(stress)를 완화하며, 이후 형성되는 트랜지스터의 소스/드레인의 불순물이 확산되는 것을 억제할 수 있다.
이어서, 상기 트렌치를 매립하도록 상기 제1 마스크 패턴 상에 필드 절연막(도시되지 않음)을 형성한다. 상기 제1 마스크 패턴의 상부면이 노출되도록 상기 필드 절연막의 상부면을 연마한다. 상기 연마 공정으로는 화학 기계적 연마(chemical mechanical polishing) 공정, 에치-백(etch-back) 공정 또는 화학 기계적 연마 및 에치-백의 혼합 공정을 들 수 있다.
상기 필드 절연막의 상부 일부를 제거하여 상기 제1 마스크 패턴의 측면을 노출시키는 필드 절연막 패턴(102)을 형성한다. 이때, 상기 필드 절연막 패턴(102)의 상부면은 상기 기판(100)의 상부면과 실질적으로 동일한 높이를 갖는다.
상기 필드 절연막 패턴(102)을 형성한 후, 상기 제1 마스크 패턴을 제거한다.
도 5를 참조하면, 상기 기판(100)의 제1 영역 및 제2 영역 상에 게이트 절연막(104)을 형성한다.
일 실시예에 따르면, 상기 게이트 절연막(104)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있으며, 열 산화 공정 또는 화학 기상 증착 공정에 의해 형성될 수 있다.
다른 실시예에 따르면, 상기 게이트 절연막(104)은 하프늄 또는 지르코늄을 갖는 산화물을 포함할 수 있다. 예컨대, 상기 게이트 절연막(104)은 하프늄 산화물(HfO2), 하프늄 산질화물(HfON), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 알루미늄 산화물(HfAlO), 하프늄 알루미늄 산질화물(HfAlON), 하프늄 라듐 산화물(HfLaO), 하프늄 라듐 산질화물(HfLaON), 지르코늄 산화물(ZrO2), 지르코늄 산질화물(ZrON), 지르코늄 실리콘 산질화물(ZrSiON) 또는 지르코늄 실리콘 산화물(ZrSiO)을 포함할 수 있다.
또 다른 실시예에 따르면, 상기 게이트 절연막(104)은 란탄족 원소들 중 하나를 갖는 산화물을 포함할 수 있다. 상기 게이트 절연막(104)은 라듐산화물(Ra2O3), 프라세오디뮴 산화물(Pr2O3) 또는 디스프로슘 산화물(Dy2O3)을 포함할 수 있다.
또 다른 실시예에 따르면, 상기 게이트 절연막(104)은 PZT(lead ziconate titanate, Pb(ZrxTi1-x)O3), BLT(bismuth lanthanum titanate, Bi4-xLaxTi3O12), SBT(strontium bismuth tantalate, SrBi2Ta2O9), BIT(bismuth titanate Bi4Ti3O12), BST(barium strontium titanate, Ba1-xSrxTiO3), SBTN(strontium barium tantalate noibate, SrBi2Ta2O9,) 또는 PLZT (lead lanthannum zirconate-titanate, (Pb, La)(Zr, Ti)O3)을 포함할 수 있다.
상기 게이트 절연막(104)은 상기 언급된 물질이 다층으로 적층된 구조를 가질 수도 있다.
도 6을 참조하면, 상기 게이트 절연막(104) 상에 제1 도전막(106)을 형성한다.
일 실시예에 따르면, 상기 제1 도전막(106)은 금속을 포함할 수 있다. 상기 제1 도전막(106)은 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta) 또는 루비듐(Ru)을 포함할 수 있다.
다른 실시예에 따르면, 상기 제1 도전막(106)은 금속 질화물을 포함할 수 있다. 상기 제1 도전막(106)은 질화물(TaN), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 하프늄 질화물(HfN), 하프늄 실리콘 질화물(HfSiN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN) 또는 하프늄 알루미늄 질화물(HfAlN)을 포함할 수 있다.
상기 제1 도전막(106)은 화학 기상 증착(chemical vapor deposition) 공정, 물리 기상 증착(physical vapor deposition) 공정 또는 원자층 적층(atomic layer deposition) 공정 등에 의해 형성될 수 있다.
상기 제1 도전막(106)은 목적하는 일함수(work function)에 따라 그 두께가 변화될 수 있다. 본 실시예에서는 상기 제1 도전막(106)이 4.3 내지 4.7eV의 일함수를 갖도록 상기 제1 도전막(106)의 두께를 조절한다. 예를 들어 설명하면, 상기 제1 도전막(106)이 티타늄 질화물을 포함하는 경우, 상기 제1 도전막(106)의 두께가 30Å이며 상기 제1 도전막(106)의 일함수가 약 4.3 내지 4.7eV일 수 있다.
도 7을 참조하면, 상기 제1 도전막(106) 상에 폴리실리콘막(106)을 형성한다.
상기 폴리실리콘막(106)은 제1 도전형의 불순물이 도핑되어 있다. 본 실시예에서는 상기 제1 도전형이 질소(N), 인(P) 또는 비소(As) 등과 같은 N형이다. 이는 P형 불순물은 후속 공정에 의해 용이하게 확산할 수 있기 때문에, N형 불순물을 사용함으로써 불순물 확산을 억제할 수 있다.
상기 폴리실리콘막(106)의 일부는 PMOS의 게이트 전극으로, 일부는 NMOS의 게이트 전극으로 기능하게 되어서, 추가적인 불순물 도핑 공정 없이도, 이후 형성되는 소스/드레인에 도핑된 도전형에 따라 PMOS 및 NMOS 트랜지스터를 형성할 수 있다. 따라서, 공정을 보다 단순화할 수 있다.
이때, 상세하게 도시되어 있지는 않지만, 상기 기판(100)의 제1 영역에 형성된 폴리실리콘막(106)과 상기 기판(100)의 제2 영역에 형성된 폴리실리콘막(106)의 도즈량을 다르게 할 수 있다.
도 8을 참조하면, 상기 폴리실리콘막(106) 상에 제2 도전막(108)을 형성한다. 상기 제2 도전막(108)은 상기 폴리실리콘막(106)보다 낮은 저항을 갖는 물질을 포함한다. 상기 제2 도전막(108)은 금속 또는 금속 실리사이드를 포함할 수 있으며, 예컨대 텅스텐 또는 텅스텐 실리사이드를 포함할 수 있다.
이어서, 상기 제2 도전막(108) 상에 제2 마스크 패턴(110)을 형성한다. 상기 제2 마스크 패턴(110)은 상기 액티브 영역의 연장 방향과 수직된 방향으로 연장한다.
상기 제2 마스크 패턴(110)을 식각 마스크로 사용하여 상기 제2 도전막(108), 폴리실리콘막(106), 제1 도전막(106) 및 게이트 절연막(104)을 식각하여, 제1 게이트 구조물(120) 및 제2 게이트 구조물(130)을 형성한다.
즉, 상기 기판(100)의 제1 영역에는 제1 게이트 구조물(120)이 형성되며, 상기 제1 게이트 구조물(120)은 제1 게이트 절연막 패턴(112), 제1 도전막 패턴(114), 제1 폴리실리콘막 패턴(116) 및 제2 도전막 패턴(118)이 순차적으로 적층된 구조를 갖는다. 또한, 기판(100)의 제2 영역에는 상기 제2 게이트 구조물(130) 이 형성되며, 상기 제2 게이트 구조물(130)은 제2 게이트 절연막 패턴(122), 제3 도전막 패턴(124), 제2 폴리실리콘막 패턴 (126)및 제4 도전막 패턴(128)이 순차적으로 적층된 구조를 갖는다.
이때, 상기 제1 게이트 절연막 패턴(112) 및 제2 게이트 절연막 패턴(122)은 실질적으로 동일한 물질을 포함하며, 제1 도전막 패턴(114) 및 제3 도전막 패턴(124)은 실질적으로 동일한 물질을 포함하고, 제1 폴리실리콘막 패턴(116) 및 제2 폴리실리콘막 패턴(126)도 실질적으로 동일한 도전형이 도핑되며, 상기 제2 도전막 패턴(118) 및 제4 도전막 패턴(128)도 실질적으로 동일한 물질을 포함한다. 단, 상기 제1 폴리실리콘막 패턴(116) 및 제2 폴리실리콘막 패턴(126)은 서로 다른 도핑 농도를 가질 수 있다.
도 9를 참조하면, 상기 제1 게이트 구조물(120)이 형성된 기판(100)의 제1 영역 상부 표면 부위에 제2 도전형의 제2 불순물을 주입하여 제1 소스/드레인(132)을 형성한다.
이때, 상기 제1 소스/드레인(132)에 포함된 제2 불순물의 도전형에 따라 상기 제1 소스/드레인(132)을 포함하는 제1 트랜지스터가 NMOS 트랜지스터 또는 PMOS 트랜지스터로 결정될 수 있다.
다시, 도 1을 참조하면, 상기 제2 게이트 구조물(130)의 형성된 기판(100)의 제2 영역 상부 표면 부위에 제2 도전형과 반대의 제3 도전형의 제3 불순물을 주입하여 제2 소스/드레인(134)을 형성한다.
이때, 상기 제2 소스/드레인(134)에 포함된 제3 불순물의 도전형에 따라 상 기 제2 소스/드레인(134)을 포함하는 제2 트랜지스터가 NMOS 트랜지스터 또는 PMOS 트랜지스터로 결정될 수 있다.
이로써, 기판(100)의 제1 영역에는 제1 트랜지스터가, 기판(100)의 제2 영역에는 제2 트랜지스터가 각각 형성된다.
제1 트랜지스터의 제1 폴리실리콘막 패턴(116)과 제2 트랜지스터의 제2 폴리실리콘막 패턴(126)이 실질적으로 동일한 도전형의 불순물이 도핑됨으로써, 공정을 보다 단순화할 수 있다. 또한, 이온 주입 공정이 감소함으로써, 적정 시간 지연(proper time delay)의 값이 감소함을 확인할 수 있다.
또한, 상기 제1 폴리실리콘막 패턴(116) 및 제2 폴리실리콘막 패턴(126)에 도핑된 불순물이 N형 불순물인 경우, P형 불순물에 의해 불순물 확산 등을 미연에 방지할 수 있으며, 이로써 활동 온도(activation temperature)도 상향시킬 수 있다.
그리고, 상기 제1 폴리실리콘막 패턴(116) 및 제2 폴리실리콘막 패턴(126) 아래에 제1 도전막 패턴(114) 및 제3 도전막 패턴(124)을 형성함으로써, 폴리실리콘막 패턴들(116, 126)의 불순물 공핍 현상을 개선할 수 있으며, 온-전류(on-current)도 증가될 수 있다.
구체적으로, 제1 도전막 패턴(114) 및 제3 도전막 패턴(124)을 포함하는 제1 트랜지스터 또는 제2 트랜지스터가 PMOS로 기능하는 경우, 제1 도전막 패턴(114) 및 제3 도전막 패턴(124)을 포함하지 않은 트랜지스터보다 폴리실리콘막 패턴들의 불순물 공핍 현상이 약 30% 이상 개선된 것을 확인할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 이온 주입 공정이 감소하여 공정이 보다 단순화되고, 적정 시간 지연 값이 감소하게 된다.
또한, 제1 도전막 및 제3 도전막에 의해 제1 폴리실리콘막 패턴 및 제2 폴리실리콘막의 불순물 공핍 현상이 개선되고, 이로써, 온-전류도 증가하게 된다.
그리고, 상기 제1 폴리실리콘막 패턴 및 제2 폴리실리콘막 패턴이 N형 불순물을 포함하는 경우, P형 불순물의 확산 현상을 미연에 방지할 수 있으며, 활성 온도로 상향할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 기판의 제1 영역 상에, 제1 절연막 패턴, 제1 도전막 패턴 및 제1 도전형을 갖는 제1 불순물이 도핑된 제1 폴리실리콘막 패턴이 순차적으로 적층된 제1 게이트 구조물;
    상기 제1 게이트 구조물에 의해 노출된 기판의 제1 영역 표면 부위에 구비되며, 제2 불순물이 도핑된 제1 소스/드레인;
    상기 기판의 제2 영역 상에, 제2 절연막 패턴, 상기 제1 도전막 패턴에 포함된 물질과 동일한 물질을 포함하는 제2 도전막 패턴 및 상기 제1 도전형과 동일한 도전형을 갖는 제3 불순물이 도핑된 제2 폴리실리콘막 패턴이 순차적으로 적층된 제2 게이트 구조물; 및
    상기 제2 게이트 구조물에 의해 노출된 기판의 제2 영역 표면 부위에 구비되며, 상기 제2 불순물과 반대의 도전형을 갖는 제4 불순물이 도핑된 제2 소스/드레인을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 도전막 패턴 및 제2 도전막 패턴은 4.3 내지 4.7eV의 일함수(work function)를 갖는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 도전막 패턴 및 제2 도전막 패턴은 금속을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서, 상기 제1 도전막 패턴 및 제2 도전막 패턴은 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta) 및 루비듐(Ru)으로 이루어진 군으로부터 선택된 하나인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 제1 도전막 패턴 및 제2 도전막 패턴은 금속 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 제1 도전막 패턴 및 제2 도전막 패턴은 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 하프늄 질화물(HfN), 하프늄 실리콘 질화물(HfSiN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN) 및 하프늄 알루미늄 질화물(HfAlN)로 이루어진 군으로부터 선택된 하나인 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서, 상기 제1 폴리실리콘막 패턴 및 제2 폴리실리콘막 패턴은 서로 다른 도핑 농도를 갖는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 실리콘 산화물(SiO2) 또는 실리콘 산질화물(SiON)을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제8항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 하프늄(Hf) 또는 지르코늄(Zr)을 갖는 산화물을 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 하프늄 산화물(HfO2), 하프늄 산질화물(HfON), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 알루미늄 산화물(HfAlO), 하프늄 알루미늄 산질화물(HfAlON), 하프늄 라듐 산화물(HfLaO), 하프늄 라듐 산질화물(HfLaON), 지르코늄 산화물(ZrO2), 지르코늄 산질화물(ZrON), 지르코늄 실리콘 산질화물(ZrSiON) 및 지르코늄 실리콘 산화물(ZrSiO)로부터 선택된 적어도 하나인 것을 특징으로 하는 반도체 소자.
  12. 제8항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 란탄족(lanthanide) 원소들 중 선택된 적어도 하나를 갖는 산화물을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 라듐산화물(Ra2O3), 프라세오디뮴 산화물(Pr2O3) 및 디스프로슘 산화물(Dy2O3)로 이루어진 군으로부터 선택된 적어도 하나인 것을 특징으로 하는 반도체 소자.
  14. 제8항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 PZT(lead ziconate titanate, Pb(ZrxTi1-x)O3), BLT(bismuth lanthanum titanate, Bi4-xLaxTi3O12), SBT(strontium bismuth tantalate, SrBi2Ta2O9), BIT(bismuth titanate Bi4Ti3O12), BST(barium strontium titanate, Ba1-xSrxTiO3), SBTN(strontium barium tantalate noibate, SrBi2Ta2O9,) 및 PLZT (lead lanthannum zirconate-titanate, (Pb, La)(Zr, Ti)O3)으로 이루어진 군으로부터 선택된 하나인 것을 특징으로 하는 반도체 소자.
  15. 제1항에 있어서, 상기 제1 게이트 구조물 및 제2 게이트 구조물 상에 각각 구비되는 제3 도전막 패턴 및 제4 도전막 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제15항에 있어서, 상기 제3 도전막 패턴 및 제4 도전막 패턴은 상기 제1 폴리실리콘막 패턴 및 제2 폴리실리콘막 패턴보다 낮은 저항을 갖는 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  17. 기판의 제1 영역 상에, 제1 절연막 패턴, 제1 도전막 패턴 및 제1 도전형을 갖는 제1 불순물이 도핑된 제1 폴리실리콘막 패턴이 순차적으로 적층된 제1 게이트 구조물을 형성하는 단계;
    상기 제1 게이트 구조물에 의해 노출된 기판의 제1 영역 표면 부위에, 제2 불순물이 도핑된 제1 소스/드레인을 형성하는 단계;
    상기 기판의 제2 영역 상에, 제2 절연막 패턴, 상기 제1 도전막 패턴에 포함된 물질과 동일한 물질을 포함하는 제2 도전막 패턴 및 상기 제1 도전형과 동일한 도전형을 갖는 제3 불순물이 도핑된 제2 폴리실리콘막 패턴이 순차적으로 적층된 제2 게이트 구조물을 형성하는 단계; 및
    상기 제2 게이트 구조물에 의해 노출된 기판의 제2 영역 표면 부위에, 상기 제2 불순물과 반대의 도전형을 갖는 제4 불순물이 도핑된 제2 소스/드레인을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  18. 제1 영역 및 제2 영역을 포함하는 기판 상에 절연막, 도전막 및 제1 도전형의 불순물이 도핑된 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막, 도전막 및 절연막을 식각하여, 상기 기판의 제1 영역 상에 제1 절연막 패턴, 제1 도전막 패턴 및 제1 폴리실리콘막 패턴이 적층된 제1 게이트 구조물과, 상기 기판의 제2 영역 상에 제2 절연막 패턴, 제2 도전막 패턴 및 제2 폴리실리콘막 패턴이 적층된 제2 게이트 구조물을 각각 형성하는 단계;
    상기 제1 게이트 구조물에 의해 노출된 기판의 제1 영역 표면 부위로 제2 도전형의 불순물을 도핑하여 제1 소스/드레인을 형성하는 단계; 및
    상기 제2 게이트 구조물에 의해 노출된 기판의 제2 영역 표면 부위로 제2 도전형과 반대의 제3 도전형의 불순물을 도핑하여 제2 소스/드레인을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  19. 제18항에 있어서, 상기 도전막은 4.3 내지 4.7eV의 일함수를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 제18항에 있어서, 상기 도전막은 물리 기상 증착 공정, 화학 기상 증착 공정 또는 원자층 적층 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  21. 제18항에 있어서, 상기 폴리실리콘막을 형성한 후, 상기 폴리실리콘막 상에 제2 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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