KR102400212B1 - 트랜지스터 및 반도체 장치 - Google Patents

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šœ페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 기생 용량이 작은 트랜지스터를 제공할 수 있다. 주파수 특성이 높은 트랜지스터를 제공할 수 있다. 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. 산화물 반도체, 제 1 도전체, 제 2 도전체, 제 3 도전체, 제 1 절연체, 및 제 2 절연체를 포함하는 트랜지스터를 제공한다. 제 1 도전체는 제 1 도전체가 제 1 절연체를 사이에 개재하여 산화물 반도체와 중첩되는 제 1 영역; 제 1 도전체가 제 1 절연체 및 제 2 절연체를 사이에 개재하여 제 2 도전체와 중첩된 제 2 영역; 및 제 1 도전체가 제 1 절연체 및 제 2 절연체를 사이에 개재하여 제 3 도전체와 중첩된 제 3 영역을 갖는다. 산화물 반도체는 산화물 반도체가 제 2 도전체와 접촉하는 제 4 영역; 및 산화물 반도체가 제 3 도전체와 접촉하는 제 5 영역을 포함한다.

Description

트랜지스터 및 반도체 장치{TRANSISTOR AND SEMICONDUCTOR DEVICE}
본 발명은 예를 들어, 트랜지스터 및 반도체 장치, 및 이들의 제작 방법에 관한 것이다. 본 발명은 예를 들어, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 프로세서, 또는 전자 기기에 관한 것이다. 본 발명은 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 또는 전자 기기의 제작 방법에 관한 것이다. 본 발명은 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 또는 전자 기기의 구동 방법에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 본 발명의 일 형태의 기술분야는 물건(object), 방법(method), 또는 제작 방법(manufacturing method)에 관한 것이다. 또한, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
본 명세서 등에서, 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 뜻한다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 포함하는 경우가 있다.
근년에는, 산화물 반도체를 포함하는 트랜지스터가 주목을 받고 있다. 산화물 반도체는 스퍼터링법 등에 의하여 형성될 수 있기 때문에, 대형 표시 장치의 트랜지스터의 반도체에 사용될 수 있다. 또한, 산화물 반도체를 포함하는 트랜지스터에서는, 비정질 실리콘을 포함하는 트랜지스터를 위한 생산 설비의 일부를 개량하여 이용할 수 있기 때문에, 설비 투자를 저감할 수 있다는 장점이 있다.
산화물 반도체를 포함하는 트랜지스터는 오프 상태에서의 누설 전류가 매우 낮다는 것이 알려져 있다. 예를 들어, 산화물 반도체를 포함하는 트랜지스터의 누설 전류가 낮다는 특성을 이용한 저전력 CPU 등이 개시되어 있다(특허문헌 1 참조).
일본국 특개 2012-257187호 공보
목적은 기생 용량이 낮은 트랜지스터를 제공하는 것이다. 다른 목적은 주파수 특성이 높은 트랜지스터를 제공하는 것이다. 다른 목적은 전기 특성이 양호한 트랜지스터를 제공하는 것이다. 다른 목적은 전기 특성이 안정적인 트랜지스터를 제공하는 것이다. 다른 목적은 오프 상태 전류가 낮은 트랜지스터를 제공하는 것이다. 다른 목적은 신규 트랜지스터를 제공하는 것이다. 다른 목적은 상기 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다. 다른 목적은 고속으로 작동될 수 있는 반도체 장치를 제공하는 것이다. 다른 목적은 신규 반도체 장치를 제공하는 것이다. 다른 목적은 상기 반도체 장치를 포함하는 모듈을 제공하는 것이다. 다른 목적은 상기 반도체 장치 또는 상기 모듈을 포함하는 전자 기기를 제공하는 것이다.
또한, 이들 목적의 기재는 다른 목적의 존재를 방해하지 않는다. 본 발명의 일 형태에서는, 이들 목적 모두를 달성할 필요는 없다. 다른 목적은 명세서, 도면, 청구항 등의 기재로부터 명백해질 것이며, 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있다.
(1)본 발명의 일 형태는 산화물 반도체, 제 1 도전체, 제 2 도전체, 제 3 도전체, 제 1 절연체, 및 제 2 절연체를 포함하는 트랜지스터이다. 제 1 도전체는 제 1 영역, 제 2 영역, 및 제 3 영역을 포함한다. 제 1 영역은 제 1 절연체를 사이에 개재(介在)하여 제 1 도전체가 산화물 반도체와 중첩되는 영역을 갖고, 제 2 영역은 제 1 절연체와 제 2 절연체를 사이에 개재하여 제 1 도전체가 제 2 도전체와 중첩되는 영역을 갖고, 제 3 영역은 제 1 절연체와 제 2 절연체를 사이에 개재하여 제 1 도전체가 제 3 도전체와 중첩되는 영역을 갖는다. 산화물 반도체는 제 4 영역 및 제 5 영역을 포함한다. 제 4 영역은 산화물 반도체가 제 2 도전체와 접촉하는 영역을 갖고, 제 5 영역은 산화물 반도체가 제 3 도전체와 접촉하는 영역을 갖는다.
(2)본 발명의 일 형태는 p채널형 트랜지스터 및 n채널형 트랜지스터를 포함하는 반도체 장치이다. p채널형 트랜지스터의 소스 또는 드레인은 n채널형 트랜지스터의 소스 또는 드레인에 전기적으로 접속되고, p채널형 트랜지스터의 게이트는 n채널형 트랜지스터의 게이트에 전기적으로 접속된다. p채널형 트랜지스터는 채널 형성 영역에서 실리콘을 포함하고, n채널형 트랜지스터는 (1)에서 설명한 트랜지스터이다.
(3)본 발명의 일 형태는 p채널형 트랜지스터가, 상면의 결정면이 (110)면의 영역을 포함하는 실리콘 기판을 사용하여 형성되는, (2)에서 설명한 반도체 장치이다.
(4)본 발명의 일 형태는 p채널형 트랜지스터의 채널 형성 영역이, n형 도전형을 부여하는 불순물의 농도가 상기 채널 형성 영역의 표면 근방을 향하여 높아지는 농도 기울기를 갖는, (2) 또는 (3)에서 설명한 반도체 장치이다.
(5)본 발명의 일 형태는 p채널형 트랜지스터의 게이트가 4.5eV 이상의 일함수를 갖는 도전체를 포함하는, (2)~(4) 중 어느 하나에서 설명한 반도체 장치이다.
(6)본 발명의 일 형태는 산화물 반도체가 인듐을 포함하는, (2)~(5) 중 어느 하나에서 설명한 반도체 장치이다.
(7)본 발명의 일 형태는 산화물 반도체가 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층을 포함하고, 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층이 서로 중첩되는 영역을 갖는, (2)~(6) 중 어느 하나에서 설명한 반도체 장치이다.
또한, 본 발명의 일 형태의 반도체 장치에서, 산화물 반도체를 다른 반도체로 치환하여도 좋다.
기생 용량이 낮은 트랜지스터를 제공할 수 있다. 주파수 특성이 높은 트랜지스터를 제공할 수 있다. 전기 특성이 양호한 트랜지스터를 제공할 수 있다. 전기 특성이 안정적인 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 신규 트랜지스터를 제공할 수 있다. 상기 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. 고속으로 작동될 수 있는 반도체 장치를 제공할 수 있다. 신규 반도체 장치를 제공할 수 있다. 상기 반도체 장치를 포함하는 모듈을 제공할 수 있다. 또한, 상기 반도체 장치 또는 상기 모듈을 포함하는 전자 기기를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 위에서 열거한 효과 모두를 달성할 필요는 없다. 다른 효과는 명세서, 도면, 청구항 등의 기재로부터 명백해질 것이며, 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있다.
첨부 도면에 있어서,
도 1의 (A) 및 (B)는 본 발명의 일 형태의 트랜지스터를 도시한 상면도 및 단면도.
도 2의 (A)~(D)는 본 발명의 일 형태의 트랜지스터의 일부를 각각 도시한 단면도.
도 3의 (A) 및 (B)는 본 발명의 일 형태의 트랜지스터의 단면도 및 밴드 다이어그램.
도 4의 (A) 및 (B)는 본 발명의 일 형태의 트랜지스터를 각각 도시한 단면도.
도 5의 (A) 및 (B)는 본 발명의 일 형태의 트랜지스터를 제작하기 위한 방법을 도시한 단면도.
도 6의 (A) 및 (B)는 본 발명의 일 형태의 트랜지스터를 제작하기 위한 방법을 도시한 단면도.
도 7의 (A) 및 (B)는 본 발명의 일 형태의 트랜지스터를 제작하기 위한 방법을 도시한 단면도.
도 8의 (A) 및 (B)는 본 발명의 일 형태의 트랜지스터를 제작하기 위한 방법을 도시한 단면도.
도 9의 (A) 및 (B)는 본 발명의 일 형태의 트랜지스터를 제작하기 위한 방법을 도시한 상면도 및 단면도.
도 10의 (A) 및 (B)는 본 발명의 일 형태의 트랜지스터를 각각 도시한 단면도.
도 11의 (A) 및 (B)는 본 발명의 일 형태의 트랜지스터를 제작하기 위한 방법을 도시한 단면도.
도 12의 (A) 및 (B)는 본 발명의 일 형태의 트랜지스터를 제작하기 위한 방법을 도시한 단면도.
도 13의 (A) 및 (B)는 본 발명의 일 형태의 트랜지스터를 제작하기 위한 방법을 도시한 단면도.
도 14의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치의 회로도.
도 15는 본 발명의 일 형태의 반도체 장치를 도시한 단면도.
도 16은 본 발명의 일 형태의 반도체 장치를 도시한 단면도.
도 17은 본 발명의 일 형태의 반도체 장치를 도시한 단면도.
도 18의 (A) 및 (B)는 본 발명의 일 형태의 기억 장치의 회로도.
도 19는 본 발명의 일 형태의 CPU를 도시한 블록 다이어그램.
도 20은 본 발명의 일 형태의 기억 소자의 회로도.
도 21의 (A)~(C)는 본 발명의 일 형태의 표시 장치의 상면도 및 회로도.
도 22의 (A)~(F)는 본 발명의 일 형태의 전자 기기를 각각 도시한 것.
이하에서, 도면을 참조하여 본 발명의 실시형태에 대하여 자세히 설명한다. 그러나, 본 발명은 이하의 기재에 한정되지 않고, 여기에 개시되는 실시형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자에 의하여 쉽게 이해된다. 또한, 본 발명은 본 실시형태의 기재 및 실시예의 기재에 한정하여 해석되지 않는다. 본 발명의 구조를 도면을 참조하여 설명하는 데 있어서, 공통의 부호를 상이한 도면에서의 같은 부분에 사용한다. 또한, 같은 해치 패턴이 비슷한 부분에 적용되고, 그 비슷한 부분은 부호에 의하여 특별히 나타내어지지 않는 경우가 있다.
또한, 도면에서의 크기, 막(층) 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다.
본 명세서에서는, 예를 들어, 물체의 형상을 설명하기 위하여, 물체가 들어맞는 최소의 입방체의 한 변의 길이, 또는 물체의 하나의 단면과 동등한 원의 직경을 물체의 "직경", "입경(직경)", "사이즈", "크기", 또는 "폭"으로 해석할 수 있다. "물체의 하나의 단면과 동등한 원의 직경"이란 말은, 물체의 상기 하나의 단면과 같은 면적을 갖는 완전한 원의 직경을 말한다.
또한, 전압이란 어떤 전위와 기준의 전위(예를 들어, 접지 전위(GND) 또는 소스 전위)의 전위 차이를 말하는 경우가 많다. 전압은 전위라고 말할 수 있고, 그 반대도 마찬가지이다.
또한, 본 명세서에서 "제 1" 및 "제 2"와 같은 서수사는 편의상 사용되고, 공정 순서 또는 층의 적층 순서를 나타내지 않는다. 따라서, 예를 들어, "제 1"이라는 용어를 "제 2", "제 3" 등의 용어로 적절히 바꿀 수 있다. 또한, 본 명세서 등에서의 서수사는 본 발명의 일 형태를 특정하는 서수사와 같을 필요는 없다.
또한, "반도체"는 예를 들어, 도전성이 충분히 낮을 때, "절연체"의 특성을 포함하는 경우가 있다. 또한, "반도체" 및 "절연체"는, "반도체"와 "절연체"의 경계가 명백하지 않기 때문에, 서로를 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서에서의 "반도체"를 "절연체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서에서의 "절연체"를 "반도체"라고 부를 수 있는 경우가 있다.
또한, "반도체"는 예를 들어, 도전성이 충분히 높을 때, "도전체"의 특성을 포함하는 경우가 있다. 또한, "반도체" 및 "도전체"는, "반도체"와 "도전체"의 경계가 명백하지 않기 때문에, 서로를 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서에서의 "반도체"를 "도전체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서에서의 "도전체"를 "반도체"라고 부를 수 있는 경우가 있다.
또한, 반도체의 불순물이란, 예를 들어, 반도체의 주성분 외의 원소를 말한다. 예를 들어, 농도가 0.1atomic% 미만의 원소는 불순물이다. 불순물이 포함되면, 예를 들어, DOS(density of states)가 반도체막에 형성되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 낮아지는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 1족 원소, 2족 원소, 14족 원소, 15족 원소, 및 주성분 외의 전이 금속이 포함되고, 구체적으로는 예를 들어, 수소(물에 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 산화물 반도체의 경우, 수소 등의 불순물이 들어감으로써 산소 빈자리가 형성될 수 있다. 또한, 반도체가 실리콘막인 경우에는, 반도체의 특성을 변화시키는 불순물의 예에는, 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 및 15족 원소가 포함된다.
본 명세서에서, "A가 농도 B의 영역을 갖는다"라는 구(句)는, 예를 들어, "깊이 방향에서의 A의 영역의 전체 영역의 농도가 B이다", "깊이 방향에서의 A의 영역의 평균 농도가 B이다", "깊이 방향에서의 A의 영역의 농도의 중앙값이 B이다", "깊이 방향에서의 A의 영역의 농도의 최대값이 B이다", "깊이 방향에서의 A의 영역의 농도의 최소값이 B이다", "깊이 방향에서의 A의 영역의 농도의 수렴값이 B이다", 및 "확실할 것 같은 값이 측정에서 얻어지는 A의 영역의 농도가 B이다"를 포함한다.
본 명세서에서, "A가 크기 B, 길이 B, 두께 B, 폭 B, 또는 거리 B의 영역을 갖는다"라는 구는, 예를 들어, "A의 영역의 전체 영역의 크기, 길이, 두께, 폭, 또는 거리가 B이다", "A의 영역의 크기, 길이, 두께, 폭, 또는 거리의 평균값이 B이다", "A의 영역의 크기, 길이, 두께, 폭, 또는 거리의 중앙값이 B이다", "A의 영역의 크기, 길이, 두께, 폭, 또는 거리의 최대값이 B이다", "A의 영역의 크기, 길이, 두께, 폭, 또는 거리의 최소값이 B이다", "A의 영역의 크기, 길이, 두께, 폭, 또는 거리의 수렴값이 B이다", 및 "확실할 것 같은 값이 측정에서 얻어지는 A의 영역의 크기, 길이, 두께, 폭, 또는 거리가 B이다"를 포함한다.
또한, 채널 길이란, 예를 들어, 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온일 때 전류가 반도체를 흐르는 부분)와 게이트 전극이 서로 중첩하는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서, 모든 영역의 채널 길이가 같을 필요는 없다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값에 한정되지 않는 경우가 있다. 따라서, 본 명세서에서는, 채널 길이는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
채널 폭이란, 예를 들어, 반도체(또는 트랜지스터가 온일 때 전류가 반도체를 흐르는 부분)와 게이트 전극이 서로 중첩하는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 서로 마주 보는 부분의 길이를 말한다. 하나의 트랜지스터에서, 모든 영역에서의 채널 폭이 같은 값을 가질 필요는 없다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값에 고정되지 않는 경우가 있다. 따라서, 본 명세서에서는, 채널 폭은 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터의 구조에 따라서는, 채널이 실제로 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 함)은, 트랜지스터의 상면도에 나타내어지는 채널 폭(이하, 외견상의 채널 폭이라고 함)과 상이한 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭은 트랜지스터의 상면도에 나타내어지는 외견상의 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 입체적인 구조를 갖는 소형화된 트랜지스터에서는, 반도체의 측면에 형성되는 채널 영역의 비율이, 반도체의 상면에 형성되는 채널 영역의 비율보다 높은 경우가 있다. 이 경우에는, 채널이 실제로 형성될 때 얻어지는 실효적인 채널 폭이 상면도에 나타내어지는 외견상의 채널 폭보다 크다.
입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭을 측정하기가 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 추산하기 위해서는, 추정 조건으로서 반도체의 형상이 알려져 있다고 상정할 필요가 있다. 따라서, 반도체의 형상을 정확하게 알지 않는 경우에는, 실효적인 채널 폭을 정확하게 측정하기 어렵다.
따라서, 본 명세서에서는, 트랜지스터의 상면도에서, 반도체와 게이트 전극이 서로 중첩하는 영역에서, 소스와 드레인이 서로 마주 보는 부분의 길이인 외견상의 채널 폭을 SCW(surrounded channel width)라고 말하는 경우가 있다. 또한, 본 명세서에서, "채널 폭"이라는 용어를 단순히 사용하는 경우에는, SCW 및 외견상의 채널 폭을 나타낼 수 있다. 또는, 본 명세서에서 "채널 폭"이라는 용어를 단순히 사용하는 경우에는, 실효적인 채널 폭을 나타낼 수 있는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, SCW 등의 값은 단면 TEM 이미지 등을 얻고 분석함으로써 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도, 채널 폭당 전류값 등을 계산에 의하여 얻는 경우, SCW가 계산에 사용될 수 있다. 이 경우, 실효적인 채널 폭을 계산에 사용하는 경우와 상이한 값이 얻어지는 경우가 있다.
또한, 본 명세서에서, "A는 B로부터 튀어나는 형상을 갖는다"라는 기재는, 예를 들어, 상면도 또는 단면도에서 A의 단부들 중 적어도 하나가 B의 단부들 중 적어도 하나보다 외측에 위치하는 경우를 시사할 수 있다. 따라서, "A는 B로부터 튀어나는 형상을 갖는다"라는 기재를 "A의 단부들 중 하나는 B의 단부들 중 하나보다 외측에 위치한다"라는 기재로 바꿔 나타낼 수 있다.
본 명세서에서, "평행"이라는 용어는 두 개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하임을 나타내기 때문에, 각도가 -5° 이상 5° 이하인 경우도 포함한다. "수직"이라는 용어는 두 개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하임을 나타내기 때문에, 각도가 85° 이상 95° 이하인 경우를 포함한다.
본 명세서에서, 삼방정 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
<트랜지스터의 구조>
본 발명의 형태들의 트랜지스터의 구조를 이하에 설명한다.
<트랜지스터 구조 1>
도 1의 (A) 및 (B)는 본 발명의 일 형태의 트랜지스터(490)의 상면도 및 단면도이다. 도 1의 (A)는 상면도이다. 도 1의 (B)는 도 1의 (A)에서의 일점쇄선 A1-A2 및 일점쇄선 A3-A4를 따라 자른 단면도이다. 또한, 도면의 단순화를 위하여, 일부 요소를 도 1의 (A)의 상면도에 도시하지 않았다.
도 1의 (B)에서, 트랜지스터(490)는 기판(400) 위의 절연체(401), 절연체(401) 위의 절연체(402), 절연체(402) 위의 반도체(406), 반도체(406)의 상면 및 측면과 접촉되는 영역을 각각 포함하는 도전체(416a 및 416b), 도전체(416a 및 416b)의 상면과 접촉되고, 도전체(416a)에 도달하는 개구 및 도전체(416b)에 도달하는 다른 개구를 갖는 절연체(410), 절연체(410)의 개구를 통하여 도전체(416a)와 접촉하는 도전체(424a) 및 도전체(416b)와 접촉하는 도전체(424b), 반도체(406)의 상면과 접촉하는 절연체(412), 절연체(412)를 사이에 개재한 반도체(406) 위의 도전체(404), 및 절연체(410) 및 도전체(404) 위의 절연체(408)를 포함한다.
또한, 트랜지스터(490)는 절연체(401)를 포함할 필요는 없다. 또한, 트랜지스터(490)는 절연체(402)를 포함할 필요는 없다. 또한, 트랜지스터(490)는 절연체(408)를 포함할 필요는 없다. 또한, 트랜지스터(490)는 도전체(424a)를 포함할 필요는 없다. 또한, 트랜지스터(490)는 도전체(424b)를 포함할 필요는 없다.
도 1의 (B)에서, 도전체(424a)에 도달하는 개구 및 도전체(424b)에 도달하는 다른 개구를 포함하는 절연체(418), 절연체(418)의 개구를 통하여 도전체(424a)와 접촉하는 도전체(426a) 및 도전체(424b)와 접촉하는 도전체(426b)는 트랜지스터(490)의 절연체(408) 위에 있다.
트랜지스터(490)에서는, 도전체(404)는 게이트 전극으로서 기능한다. 절연체(412)는 게이트 절연체로서 기능한다. 도전체(416a) 및 도전체(416b)는 소스 전극 및 드레인 전극으로서 기능한다. 따라서, 반도체(406)의 저항을 도전체(404)에 인가되는 전위에 의하여 제어할 수 있다. 즉, 도전체(416a)와 도전체(416b) 사이의 도통 또는 비도통을 도전체(404)에 인가되는 전위에 의하여 제어할 수 있다.
트랜지스터(490)에서, 도전체(404)는, 절연체(410)를 사이에 개재하여 도전체(416a)와 중첩되는 영역, 및 절연체(410)를 사이에 개재하여 도전체(416a)와 중첩되는 영역을 포함한다. 트랜지스터(490)는 도전체(404)와 도전체(416a) 사이 및 도전체(404)와 도전체(416b) 사이의 절연체(410)를 포함하기 때문에, 기생 용량이 저감될 수 있다. 따라서, 트랜지스터(490)는 주파수 특성이 높다.
도 1의 (B)에 도시된 바와 같이, 반도체(406)의 측면은 도전체(416a 및 416b)와 접촉된다. 또한, 게이트 전극으로서 기능하는 도전체(404)의 전기장에 의하여 반도체(406)를 전기적으로 둘러쌀 수 있다. 반도체가 게이트 전극의 전기장에 의하여 전기적으로 둘러싸인 구조를 s-channel(surrounded channel) 구조라고 한다. 따라서, 채널이 반도체(406) 전체(벌크)에 형성되는 경우가 있다. s-channel 구조에서는, 많은 양의 전류를 트랜지스터의 소스와 드레인 사이에 흘릴 수 있기 때문에, 온 상태 전류를 증가할 수 있다. 또한, 반도체(406)는 도전체(404)의 전기장에 의하여 둘러싸여 있기 때문에, 오프 상태 전류를 저감시킬 수 있다.
또한, 트랜지스터(490)의 전기 특성은, 트랜지스터(490)가 산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체에 의하여 둘러싸일 때 안정될 수 있다. 예를 들어, 산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체는, 절연체(401) 및 절연체(408)로서 사용될 수 있다.
산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체의 단층 구조 또는 적층 구조가 사용될 수 있다.
예를 들어, 절연체(401)는 산화 알루미늄, 산화 마그네슘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼으로 형성될 수 있다. 또한, 절연체(401)는 산화 알루미늄 또는 질화 실리콘을 포함하는 것이 바람직하다. 산화 알루미늄 또는 질화 실리콘을 포함하는 절연체(401)는 수소 등의 불순물이 반도체(406)에 들어가는 것을 억제할 수 있고, 예를 들어, 산소의 외방 확산을 저감할 수 있다.
또한, 예를 들어, 절연체(408)는 산화 알루미늄, 산화 마그네슘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼으로 형성될 수 있다. 또한, 절연체(408)는 산화 알루미늄 또는 질화 실리콘을 포함하는 것이 바람직하다. 산화 알루미늄 또는 질화 실리콘을 포함하는 절연체(408)는 수소 등의 불순물이 반도체(406)에 들어가는 것을 억제할 수 있고, 예를 들어, 산소의 외방 확산을 저감할 수 있다.
절연체(402)는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체의 단층 구조 또는 적층 구조를 가질 수 있다. 절연체(402)는, 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼으로 형성될 수 있다.
절연체(402)는 불순물이 기판(400)으로부터 확산되는 것을 방지하는 기능을 가져도 좋다. 반도체(406)가 산화물 반도체인 경우, 절연체(402)는 산소를 반도체(406)로 공급하는 기능을 가질 수 있다.
도전체(416a) 및 도전체(416b) 각각은, 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종 이상을 포함하는 도전체의 단층 구조 또는 적층 구조를 가질 수 있다. 합금 또는 화합물이 사용되어도 좋고, 예를 들어, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등이 사용되어도 좋다.
도전체(416a 또는 416b)의 단부의 형상에 따라 오프셋 영역 또는 중첩 영역을 형성할 수 있다.
도 2의 (A) 및 (B)의 단면도에서, θa는 도전체(416a)의 단부에서의 반도체(406)의 상면과 도전체(416a)의 측면 사이의 각도이고, θb는 도전체(416b)의 단부에서의 반도체(406)의 상면과 도전체(416b)의 측면 사이의 각도이다. 또한, 도전체(416a)의 단부 또는 도전체(416b)의 단부에서의 각도에 폭이 있으면, 상기 각도의 평균값, 중앙값, 최소값, 또는 최대값을 θa 또는 θb로 간주한다.
도 2의 (A)에서는, θa가 크고, 도전체(416a)의 튀어나는 양이 절연체(412)의 두께보다 작기 때문에, 오프셋 영역 Loffa가 형성된다. 마찬가지로, 도 2의 (A)에서의 θb가 크고, 도전체(416b)의 튀어나는 양이 절연체(412)의 두께보다 작기 때문에, 오프셋 Loffb가 형성된다. 예를 들어, θa 및 θb는 각각 60° 이상 90° 미만이 될 수 있다. 또한, Loffa 및 Loffb의 크기는 서로 동일하여도 좋고 상이하여도 좋다. Loffa와 Loffb의 크기가 동일하면, 예를 들어, 반도체 장치에서의 복수의 트랜지스터(490)의 전기 특성 또는 형상의 차이를 저감할 수 있다. 반대로, Loffa와 Loffb의 크기가 서로 상이하면, 특정한 영역에서의 전기장의 집중으로 인한 트랜지스터(490)의 열화를 저감할 수 있는 경우가 있다.
도 2의 (B)에서는, θa가 작고, 도전체(416a)의 튀어나는 양이 절연체(412)의 두께보다 크기 때문에, 중첩 영역 Lova가 형성된다. 마찬가지로, 도 2의 (B)에서의 θb가 작고, 도전체(416b)의 튀어나는 양이 절연체(412)의 두께보다 크기 때문에, 중첩 영역 Lovb가 형성된다. 예를 들어, θa 및 θb는 각각 15° 이상 60° 미만이 될 수 있고, 또는 20° 이상 50° 미만이 될 수 있다. 또한, Lova 및 Lovb의 크기는 서로 동일하여도 좋고 상이하여도 좋다. Lova와 Lovb의 크기가 동일하면, 예를 들어, 반도체 장치에서의 복수의 트랜지스터(490)의 전기 특성 또는 형상의 차이를 저감할 수 있다. 반대로, Lova와 Lovb의 크기가 서로 상이하면, 특정한 영역에서의 전기장의 집중으로 인한 트랜지스터(490)의 열화를 저감할 수 있는 경우가 있다.
또한, 트랜지스터(490)는 중첩 영역 및 오프셋 영역 양쪽을 포함하여도 좋다. 예를 들어, Lova 및 Loffb를 가지면, 특정한 영역에서의 전기장의 집중으로 인한 트랜지스터(490)의 열화를 저감할 수 있으면서, 온 상태 전류를 증가할 수 있다.
도 2의 (C)의 단면도에서는, 반도체(406)의 상면과 도전체(416a)의 측면 사이의 각도는 도전체(416a)의 단부에서 약 90°이고, 반도체(406)의 상면과 도전체(416b)의 측면 사이의 각도는 도전체(416b)의 단부에서 약 90°이다. 이 경우, 절연체(412)의 두께는 오프셋 영역의 길이(도 2의 (C)의 Loffa 또는 Loffb에 의하여 나타냄)에 상당한다.
도 2의 (D)의 단면도에서는, 도전체(416a 및 416b)의 단부는 곡면을 갖는다. 도전체(416a 및 416b)의 단부가 곡면을 가지면, 단부에서의 전기장의 집중이 저감될 수 있다. 따라서, 전기장의 집중으로 인한 트랜지스터(490)의 열화가 저감될 수 있다.
절연체(410)는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체의 단층 구조 또는 적층 구조를 가질 수 있다. 예를 들어, 절연체(410)는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼으로 형성될 수 있다.
또한, 절연체(410)는 비유전율이 낮은 절연체를 포함하는 것이 바람직하다. 예를 들어, 절연체(410)는 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 수지 등을 포함하는 것이 바람직하다. 또는, 절연체(410)는 산화 실리콘 또는 산화 질화 실리콘과 수지의 적층 구조를 갖는 것이 바람직하다. 열적으로 안정적인 산화 실리콘 또는 산화 질화 실리콘이 수지와 조합되면, 이 적층 구조는 열적인 안정성과 낮은 비유전율을 가질 수 있다. 상기 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다.
절연체(412)는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체의 단층 구조 또는 적층 구조를 가질 수 있다. 절연체(412)는, 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼으로 형성될 수 있다.
절연체(412)는 비유전율이 높은 절연체를 포함하는 것이 바람직하다. 예를 들어, 절연체(412)는 산화 갈륨, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물, 알루미늄 및 하프늄을 포함하는 산화 질화물, 실리콘 및 하프늄을 포함하는 산화물, 실리콘 및 하프늄을 포함하는 산화 질화물 등을 포함하는 것이 바람직하다. 또는, 절연체(412)는 산화 실리콘 또는 산화 질화 실리콘과, 비유전율이 높은 절연체의 적층 구조를 갖는 것이 바람직하다. 열적으로 안정적인 산화 실리콘 또는 산화 질화 실리콘이 비유전율이 높은 절연체와 조합되면, 이 적층 구조는 열적인 안정성과 높은 비유전율을 가질 수 있다. 예를 들어, 절연체(412)의 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄이 반도체(406) 측에 있으면, 산화 실리콘 또는 산화 질화 실리콘에 포함되는 실리콘이 반도체(406)로 들어가는 것을 억제할 수 있다. 또는, 산화 실리콘 또는 산화 질화 실리콘이 반도체(406) 측에 있으면, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄과, 산화 실리콘 또는 산화 질화 실리콘 사이의 계면에 트랩 중심이 형성되는 경우가 있다. 전자를 포획함으로써, 상기 트랩 중심은 트랜지스터의 문턱 전압을 양 방향으로 변동시킬 수 있는 경우가 있다.
도전체(404)는, 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종 이상을 포함하는 도전체의 단층 구조 또는 적층 구조를 가질 수 있다. 합금 또는 화합물이 사용되어도 좋고, 예를 들어, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등이 사용되어도 좋다.
도전체(424a) 및 도전체(424b) 각각은, 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종 이상을 포함하는 도전체의 단층 구조 또는 적층 구조를 가질 수 있다. 합금 또는 화합물이 사용되어도 좋고, 예를 들어, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등이 사용되어도 좋다.
도전체(426a) 및 도전체(426b) 각각은, 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종 이상을 포함하는 도전체의 단층 구조 또는 적층 구조를 가질 수 있다. 합금 또는 화합물이 사용되어도 좋고, 예를 들어, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등이 사용되어도 좋다.
절연체(418)는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체의 단층 구조 또는 적층 구조를 가질 수 있다. 절연체(418)는, 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼으로 형성될 수 있다.
또한, 절연체(418)는 비유전율이 낮은 절연체를 포함하는 것이 바람직하다. 예를 들어, 절연체(418)는 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 수지 등을 포함하는 것이 바람직하다. 또는, 절연체(418)는 산화 실리콘 또는 산화 질화 실리콘과 수지의 적층 구조를 갖는 것이 바람직하다. 열적으로 안정적인 산화 실리콘 또는 산화 질화 실리콘이 수지와 조합되면, 이 적층 구조는 열적인 안정성과 낮은 비유전율을 가질 수 있다. 상기 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다.
산화물 반도체는 반도체(406)로서 사용되는 것이 바람직하다. 그러나, 실리콘(변형 실리콘을 포함함), 저마늄, 저마늄 실리콘, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 유기 반도체 등을 사용할 수 있는 경우가 있다.
산화물 반도체의 구조에 대하여 이하에 설명한다.
산화물 반도체는 단결정 산화물 반도체 및 비단결정 산화물 반도체로 대략 분류된다. 비단결정 산화물 반도체는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 등의 어느 것을 포함한다.
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부를 갖는 산화물 반도체이다.
투과 전자 현미경(TEM: transmission electron microscope)에 의하여 CAAC-OS의 명시야상 및 회절 패턴의 조합 분석 이미지(고분해능 TEM 이미지)를 관찰하면, 복수의 결정부가 관찰될 수 있다. 그러나, 고분해능 TEM 이미지에서는, 결정부들 간의 경계, 즉 결정립계가 명확히 관찰되지 않는다. 따라서, CAAC-OS에서는, 결정립계로 인한 전자 이동도의 저하가 일어나기 어렵다.
시료면에 실질적으로 평행한 방향으로 관찰한 CAAC-OS막의 고분해능 단면 TEM 이미지에서는, 결정부에서 금속 원자가 층상으로 배열되어 있는 것이 보인다. 각 금속 원자의 층은 CAAC-OS가 형성되는 표면(이하, 이 표면을 형성 표면이라고 함) 또는 CAAC-OS의 상면의 요철을 반영한 형태를 갖고, CAAC-OS의 형성 표면 또는 상면에 평행하게 배열된다.
시료면에 실질적으로 수직인 방향으로 관찰한 CAAC-OS의 고분해능 평면 TEM 이미지에서는, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것이 보인다. 그러나, 상이한 결정부들 간의 금속 원자의 배열에는 규칙성이 없다.
CAAC-OS에 대하여 XRD(X-ray diffraction) 장치를 사용한 구조 분석을 수행한다. 예를 들어, InGaZnO4 결정을 포함하는 CAAC-OS가 out-of-plane법에 의하여 분석되는 경우, 회절각(2θ)이 31° 근방일 때 피크가 자주 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래하기 때문에, CAAC-OS의 결정이 c축 배향성을 갖고, c축이 CAAC-OS의 형성 표면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것이 시사된다.
또한, InGaZnO4 결정을 갖는 CAAC-OS가 out-of-plane법에 의하여 분석되는 경우, 2θ가 31° 근방일 때의 피크에 더하여, 2θ가 36° 근방일 때에도 피크가 관찰될 수 있다. 2θ가 36° 근방일 때의 피크는, c축 배향성을 갖지 않는 결정이 CAAC-OS의 일부에 포함되는 것을 시사한다. CAAC-OS에서는, 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때는 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS는 불순물 농도가 낮은 산화물 반도체이다. 여기서, 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체의 주성분 외의 원소를 뜻한다. 산화물 반도체에 포함되는 금속 원소보다 산소와의 결합력이 높은 원소(특히 실리콘 등)는 산화물 반도체로부터 산소를 추출하기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하고, 결정성을 저감시킨다. 철 또는 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체에 포함되면, 산화물 반도체의 원자 배열을 흐트러지게 하고, 결정성을 저감시킨다. 또한, 산화물 반도체에 포함되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다.
또한, CAAC-OS는 결함 상태의 밀도가 낮은 산화물 반도체이다. 예를 들어, 산화물 반도체의 산소 빈자리는 캐리어 트랩으로서 기능하거나, 또는 수소를 포획하여 캐리어 발생원으로서 기능한다.
불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리의 수가 적은) 상태를 "고순도화된 진성" 또는 "실질적으로 고순도화된 진성" 상태라고 한다. 고순도화된 진성 또는 실질적으로 고순도화된 진성의 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도가 낮은 경우가 있다. 따라서, 이 산화물 반도체를 포함하는 트랜지스터는 좀처럼 음의 문턱 전압을 갖지 않는다(좀처럼 노멀리 온이 되지 않는다). 고순도화된 진성 또는 실질적으로 고순도화된 진성의 산화물 반도체는 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체를 포함하는 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터이다. 산화물 반도체의 캐리어 트랩에 의하여 포획된 전하는 방출될 때까지 긴 시간이 걸린다. 포획된 이 전하는 고정 전하처럼 작용할 수 있다. 따라서, 불순물 농도가 높고 결함 상태의 밀도가 높은 산화물 반도체를 포함하는 트랜지스터는 전기 특성이 불안정적일 수 있다.
CAAC-OS를 사용한 트랜지스터에서는, 가시광 또는 자외광의 조사로 인한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체에 대하여 설명한다.
미결정 산화물 반도체는 고분해능 TEM 이미지에서, 결정부가 관찰되는 영역 및 결정부가 명확히 관찰되지 않는 영역을 갖는다. 대부분의 경우, 미결정 산화물 반도체에 포함되는 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하이다. 크기가 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정은 특히 nc(nanocrystal)라고 한다. nc를 포함하는 산화물 반도체는 nc-OS(nanocrystalline oxide semiconductor)라고 한다. nc-OS의 고분해능 TEM 이미지에서는, 예를 들어, 결정립계가 명확히 관찰되지 않는 경우가 있다.
nc-OS에서는, 미세한 영역(예를 들어, 크기가 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하의 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서는, 상이한 결정부들 간의 결정 배향에 규칙성이 없다. 따라서, 막 전체의 배향이 관찰되지 않는다. 따라서, 분석 방법에 따라서는 nc-OS를 비정질 산화물 반도체와 구별할 수 없는 경우가 있다. 예를 들어, 결정부의 직경보다 직경이 큰 X-ray를 사용하는 XRD 장치로 out-of-plane법에 의하여 nc-OS의 구조 분석을 수행하는 경우, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 결정부의 크기보다 큰 프로브 직경(예를 들어, 50nm 이상)의 전자선을 사용하여 nc-OS의 전자 회절(이 전자 회절을 제한 시야 전자 회절이라고도 함)을 수행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관찰된다. 한편, 결정부의 직경과 가깝거나 또는 결정부의 직경보다 작은 프로브 직경을 갖는 전자선을 사용함으로써 얻어지는 nc-OS의 나노빔 전자 회절 패턴에서, 스폿이 나타난다. 또한, nc-OS의 나노빔 전자 회절 패턴에서는, 휘도가 높은 환상(고리형)의 패턴을 갖는 영역이 나타나는 경우가 있다. nc-OS의 나노빔 전지 회절 패턴에서도, 고리형의 영역에 복수의 스폿이 나타나는 경우가 있다.
따라서, nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 비정질 산화물 반도체보다 결함 상태의 밀도가 낮아지기 쉽다. 그러나, nc-OS의 상이한 결정부들 간의 결정 배향에 규칙성이 없다. 따라서, nc-OS는 CAAC-OS보다 결함 상태의 밀도가 높다.
다음에, 비정질 산화물 반도체에 대하여 설명한다.
비정질 산화물 반도체는 흐트러진 원자 배열을 가지며, 결정부를 갖지 않는 산화물 반도체이다. 예를 들어, 비정질 산화물 반도체는 석영과 마찬가지로 특정한 상태를 갖지 않는다.
비정질 산화물 반도체의 고분해능 TEM 이미지에서는, 결정부를 볼 수 없다.
XRD 장치를 사용하여 out-of-plane법에 의하여 비정질 산화물 반도체의 구조 해석을 수행하면, 결정면을 나타내는 피크가 나타나지 않는다. 비정질 산화물 반도체에 전자 회절을 수행하면 헤일로 패턴이 관찰된다. 또한, 비정질 산화물 반도체에 나노빔 전자 회절을 수행하면 스폿이 관찰되지 않고 헤일로 패턴이 나타난다.
또한, 산화물 반도체는 nc-OS와 비정질 산화물 반도체 중간의 물리적 특성을 갖는 구조를 가질 수 있다. 이러한 구조를 갖는 산화물 반도체를 특히 a-like OS(amorphous-like oxide semiconductor)라고 한다.
a-like OS의 고분해능 TEM 이미지에서는, 공동(void)이 관찰될 수 있다. 또한, 고분해능 TEM 이미지에서는, 결정부가 명확히 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다. a-like OS막에서는, TEM 관찰에 사용되는 미량의 전자선에 의하여 결정화가 일어나고, 결정부의 성장이 보이는 경우가 있다. 반대로, 양질의 nc-OS막에서는, TEM 관찰에 사용되는 미량의 전자선에 의한 결정화가 관찰되기 어렵다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지를 사용하여 측정할 수 있다. 예를 들어, InGaZnO4 결정은 두 개의 Ga-Zn-O층이 In-O층 사이에 포함되는 층상 구조를 갖는다. InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층으로 이루어진 9개의 층이 c축 방향으로 쌓인 구조를 갖는다. 따라서, 이들 인접한 층들 사이의 간격은 (009)면의 격자 거리(d값이라고도 함)와 동등하다. 이 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 고분해능 TEM 이미지에서의 격자 줄무늬(lattice fringe)에 착안하면, 격자 거리가 0.28nm 이상 0.30nm 이하인 격자 줄무늬 각각이 InGaZnO4 결정의 a-b면에 대응한다.
또한, 산화물 반도체는, 예를 들어, 비정질 산화물 반도체, a-like OS, 미결정 산화물 반도체, 및 CAAC-OS의 막을 2개 이상 포함하는 적층막이어도 좋다.
도 3의 (A)는 트랜지스터(490)의 일부를 확대한 단면도이다. 도 3의 (A)에서, 반도체(406)는 반도체층(406a), 반도체층(406b), 및 반도체층(406c)이 이 순서대로 적층된 적층막이다.
반도체층(406a), 반도체층(406b), 반도체층(406c) 등으로서 사용될 수 있는 반도체에 대하여 이하에 설명한다.
반도체층(406b)은, 예를 들어, 인듐을 포함하는 산화물 반도체이다. 반도체층(406b)은, 예를 들어, 인듐을 포함함으로써 높은 캐리어 이동도(전자 이동도)를 가질 수 있다. 반도체층(406b)은 원소 M을 포함하는 것이 바람직하다. 원소 M은 알루미늄, 갈륨, 이트륨, 주석 등이면 바람직하다. 원소 M으로서 사용할 수 있는 다른 원소는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 이트륨, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐 등이다. 또한, 상술한 원소의 2개 이상을 조합하여 원소 M으로서 사용하여도 좋다. 원소 M은, 예를 들어, 산소와의 결합 에너지가 높은 원소이다. 원소 M은, 예를 들어, 산소와의 결합 에너지가 인듐보다 높은 원소이다. 원소 M은, 예를 들어, 산화물 반도체의 에너지 갭을 증가시킬 수 있는 원소이다. 또한, 반도체층(406b)은 아연을 포함하는 것이 바람직하다. 산화물 반도체가 아연을 포함하면, 산화물 반도체가 쉽게 결정화되는 경우가 있다.
또한, 반도체층(406b)은 인듐을 포함하는 산화물 반도체에 한정되지 않는다. 반도체층(406b)은, 예를 들어, 아연 주석 산화물, 갈륨 주석 산화물, 또는 산화 갈륨 등의 인듐을 포함하지 않고 아연을 포함하는 산화물 반도체, 인듐을 포함하지 않고 갈륨을 포함하는 산화물 반도체, 또는 인듐을 포함하지 않고 주석을 포함하는 산화물 반도체이어도 좋다.
반도체층(406b)에는, 에너지 갭이 넓은 산화물을 사용할 수 있다. 예를 들어, 반도체층(406b)의 에너지 갭은 2.5eV 이상 4.2eV 이하이고, 바람직하게는 2.8eV 이상 3.8eV 이하이고, 더 바람직하게는 3eV 이상 3.5eV 이하이다.
예를 들어, 반도체층(406a) 및 반도체층(406c)은 반도체층(406b)에 포함되는 산소 외의 원소를 1종 이상 포함한다. 반도체층(406a) 및 반도체층(406c) 각각은 반도체층(406b)에 포함되는 산소 외의 원소를 1종 이상 포함하기 때문에, 계면 준위가 반도체층(406a)과 반도체층(406b) 사이의 계면 및 반도체층(406b)과 반도체층(406c) 사이의 계면에 형성되기 어렵다.
반도체층(406a), 반도체층(406b), 및 반도체층(406c) 각각이 인듐을 포함하는 경우에 대하여 이하에 설명한다. 산화물 반도체층(406a)으로서 In-M-Zn 산화물을 사용하는 경우, In과 M의 합을 100atomic%로 상정하면, In의 비율을 50atomic% 미만, M의 비율을 50atomic% 이상으로 설정하는 것이 바람직하고, In의 비율을 25atomic% 미만, M의 비율을 75atomic% 이상으로 설정하는 것이 더 바람직하다. 산화물 반도체층(406b)으로서 In-M-Zn 산화물을 사용하는 경우, In과 M의 합을 100atomic%로 상정하면, In의 비율을 25atomic% 이상, M의 비율을 75atomic% 미만으로 설정하는 것이 바람직하고, In의 비율을 34atomic% 이상, M의 비율을 66atomic% 미만으로 설정하는 것이 더 바람직하다. 산화물 반도체층(406c)으로서 In-M-Zn 산화물을 사용하는 경우, In과 M의 합을 100atomic%로 상정하면, In의 비율을 50atomic% 미만, M의 비율을 50atomic% 이상으로 설정하는 것이 바람직하고, In의 비율을 25atomic% 미만, M의 비율을 75atomic% 이상으로 설정하는 것이 더 바람직하다. 또한, 반도체층(406c)은 반도체층(406a)과 같은 형태의 산화물이어도 좋다.
반도체층(406b)으로서는, 반도체층(406a 및 406c)보다 전자 친화력이 높은 산화물을 사용한다. 예를 들어, 반도체층(406b)으로서 반도체층(406a 및 406c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 높은 산화물을 사용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단 사이의 에너지 갭을 말한다.
인듐 갈륨 산화물은 전자 친화력이 작고 산소 차단성이 높다. 따라서, 반도체층(406c)은 인듐 갈륨 산화물을 포함하는 것이 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은, 예를 들어, 70% 이상이고, 바람직하게는 80% 이상이고, 더 바람직하게는 90% 이상이다.
또한, 반도체층(406a) 및/또는 반도체층(406c)은 산화 갈륨이어도 좋다. 예를 들어, 산화 갈륨이 반도체층(406c)에 사용되면, 도전체(404)와 도전체(416a) 또는 도전체(416b) 사이에 발생되는 누설 전류가 저감될 수 있다. 바꿔 말하면, 트랜지스터(490)의 오프 상태 전류가 저감될 수 있다.
이때, 게이트 전압이 인가되면, 반도체층(406a), 반도체층(406b), 및 반도체층(406c) 중 전자 친화력이 가장 높은 반도체층(406b)에 채널이 형성된다.
도 3의 (B)는 도 3의 (A)의 일점쇄선 E1-E2를 따라 자른 밴드 다이어그램이다. 도 3의 (B)는 진공 준위(vacuum level이라고 나타냄), 및 각 층의 전도대 하단의 에너지(Ec라고 나타냄)와 가전자대 상단의 에너지(Ev라고 나타냄)를 나타낸 것이다.
여기서, 반도체층(406a)과 반도체층(406b) 사이에 반도체층(406a)과 반도체층(406b)의 혼합 영역이 있는 경우가 있다. 또한, 반도체층(406b)과 반도체층(406c) 사이에 반도체층(406b)과 반도체층(406c)의 혼합 영역이 있는 경우가 있다. 혼합 영역은 계면 준위의 밀도가 낮다. 이러한 이유로, 반도체층(406a), 반도체층(406b), 및 반도체층(406c)의 적층체는 각 계면 및 계면 부근의 에너지가 연속적으로 변화되는(연속 접합) 밴드 구조를 갖는다.
이때, 전자는 반도체층(406a 및 406c) 내가 아니라, 반도체층(406b) 내를 주로 이동한다. 따라서, 반도체층(406a)과 반도체층(406b) 사이의 계면의 계면 준위 밀도, 및 반도체층(406b)과 반도체층(406c) 사이의 계면의 계면 준위 밀도가 낮아지면, 반도체층(406b)에서의 전자 이동이 억제될 일이 적어, 트랜지스터(490)의 온 상태 전류를 증가할 수 있다.
트랜지스터(490)가 s-channel 구조를 갖는 경우, 채널이 반도체층(406b) 전체에 형성된다. 따라서, 반도체층(406b)이 두께가 두꺼워질수록, 채널 영역이 커진다. 바꿔 말하면, 반도체층(406b)이 두꺼워질수록, 트랜지스터(490)의 온 상태 전류가 커진다. 예를 들어, 반도체층(406b)은 두께가 20nm 이상, 바람직하게는 40nm 이상, 더 바람직하게는 60nm 이상, 더욱 바람직하게는 100nm 이상의 영역을 갖는다. 또한, 트랜지스터(490)를 포함하는 반도체 장치의 생산성이 저하될 수 있기 때문에, 반도체층(406b)은 두께가, 예를 들어, 300nm 이하, 바람직하게는 200nm 이하, 더 바람직하게는 150nm 이하의 영역을 갖는다.
또한, 반도체층(406c)의 두께는 트랜지스터(490)의 온 상태 전류를 증가하기 위하여 가능한 한 작은 것이 바람직하다. 예를 들어, 반도체층(406c)은 두께가 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하의 영역을 갖는다. 한편, 반도체층(406c)은 인접한 절연체에 포함되는 산소 외의 원소(수소 및 실리콘 등)가, 채널이 형성되는 반도체층(406b)으로 들어가는 것을 차단하는 기능을 갖는다. 이러한 이유로, 산화물 반도체층(406c)은 어느 정도의 두께를 갖는 것이 바람직하다. 반도체층(406c)은, 예를 들어, 두께가 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상의 영역을 갖는다. 반도체층(406c)은 절연체(402) 등으로부터 방출되는 산소의 외방 확산을 억제하기 위하여 산소 차단성을 갖는 것이 바람직하다.
신뢰성을 향상시키기 위하여, 반도체층(406a)의 두께 및 반도체층(406c)의 두께는 작은 것이 바람직하다. 예를 들어, 반도체층(406a)은, 예를 들어, 두께가 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상의 영역을 갖는다. 반도체층(406a)의 두께를 두껍게 하면, 인접한 절연체와 반도체층(406a) 사이의 계면으로부터 채널이 형성되는 반도체층(406b)까지의 거리를 크게 할 수 있다. 트랜지스터(490)를 포함하는 반도체 장치의 생산성이 저하될 수 있기 때문에, 반도체층(406a)은, 예를 들어, 두께가 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하의 영역을 갖는다.
예를 들어, 산화물 반도체의 실리콘은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다. 따라서, 반도체층(406b)의 실리콘 농도는 가능한 한 낮은 것이 바람직하다. 예를 들어, SIMS(secondary ion mass spectrometry)에 의하여 측정된 실리콘 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만의 영역을 반도체층(406b)과 반도체층(406a) 사이에 제공한다. SIMS에 의하여 측정된 실리콘 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만의 영역을 반도체층(406b)과 반도체층(406c) 사이에 제공한다.
반도체층(406b)은 SIMS에 의하여 측정된 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하의 영역을 갖는다. 반도체층(406b)의 수소 농도를 저감하기 위하여, 반도체층(406a) 및 반도체층(406c)의 수소 농도를 저감하는 것이 바람직하다. 반도체층(406a) 및 반도체층(406c) 각각은 SIMS에 의하여 측정된 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하의 영역을 갖는다. 반도체층(406b)의 질소 농도를 저감하기 위하여, 반도체층(406a) 및 반도체층(406c)의 질소 농도를 저감하는 것이 바람직하다. 반도체층(406b)은 SIMS에 의하여 측정되는 질소 농도가 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하의 영역을 갖는다. 반도체층(406a 및 406c) 각각은 SIMS에 의하여 측정된 질소 농도가 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하의 영역을 갖는다.
또한, 구리가 산화물 반도체로 들어가면, 전자 트랩이 발생될 수 있다. 전자 트랩은 트랜지스터의 문턱 전압을 양 방향으로 변동시킬 수 있다. 따라서, 반도체층(406b)의 표면 또는 반도체층(406b) 내의 구리 농도는 가능한 한 낮은 것이 바람직하다. 예를 들어, 반도체층(406b)은 구리 농도가 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하, 또는 1×1018atoms/cm3 이하의 영역을 갖는 것이 바람직하다.
상술한 3층 구조는 일례이다. 예를 들어, 반도체층(406a) 또는 반도체층(406c)이 없는 2층 구조를 채용하여도 좋다. 반도체층(406a), 반도체층(406b), 및 반도체층(406c)의 예로서 설명한 반도체 중 어느 하나를 반도체층(406a) 위 또는 아래, 또는 반도체층(406c) 위 또는 아래에 제공한 4층 구조를 채용하여도 좋다. 반도체층(406a), 반도체층(406b), 및 반도체층(406c)의 예로서 설명한 반도체 중 어느 하나를 반도체층(406a) 위, 반도체층(406a) 아래, 반도체층(406c) 위, 및 반도체층(406c) 아래 중 2군데 이상에 제공한 n층 구조(n은 5 이상의 정수(整數))를 채용하여도 좋다.
예를 들어, 기판(400)으로서, 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용할 수 있다. 절연체 기판으로서는, 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(예를 들어, 이트리아 안정화 지르코니아 기판), 또는 수지 기판을 사용한다. 반도체 기판으로서는, 예를 들어, 실리콘, 저마늄 등의 단체 재료 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨 등의 화합물 반도체 기판을 사용한다. 절연체 영역이 상술한 반도체 기판에 제공된 반도체 기판, 예를 들어 SOI(silicon on insulator) 기판 등을 사용한다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등을 사용한다. 금속의 질화물을 포함하는 기판, 금속의 산화물을 포함하는 기판 등을 사용한다. 도전체 또는 반도체가 제공된 절연체 기판, 도전체 또는 절연체가 제공된 반도체 기판, 반도체 또는 절연체가 제공된 도전체 기판 등을 사용한다. 또는, 소자가 제공된 이들 기판 중 어느 것을 사용하여도 좋다. 기판 위에 제공되는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 사용된다.
또는, 가요성 기판을 기판(400)으로서 사용하여도 좋다. 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 트랜지스터를 비가요성 기판 위에 형성하고 나서, 트랜지스터를 박리하여 가요성 기판인 기판(400)으로 옮기는 방법이 있다. 이 경우, 박리층을 비가요성 기판과 트랜지스터 사이에 제공하는 것이 바람직하다. 기판(400)으로서는, 섬유를 포함하는 시트, 필름, 또는 포일을 사용하여도 좋다. 기판(400)은 탄성을 가져도 좋다. 기판(400)은, 구부리거나 또는 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 기판(400)은 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(400)은, 예를 들어, 두께가 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm이상 300μm 이하의 영역을 갖는다. 기판(400)의 두께가 작으면, 트랜지스터(490)를 포함하는 반도체 장치의 중량을 저감할 수 있다. 기판(400)의 두께가 작으면, 유리 등을 사용한 경우에도, 탄성 또는 구부리거나 또는 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 기판(400)이 가질 수 있다. 따라서, 떨어뜨리는 것 등에 의하여 일어나는 기판(400) 위의 반도체 장치에 미치는 충격을 저감시킬 수 있다. 즉, 내구성이 있는 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(400)에는, 예를 들어, 금속, 합금, 수지, 유리, 또는 이들의 섬유를 사용할 수 있다. 환경으로 인한 변형이 억제되기 때문에, 가요성 기판(400)은 선 팽창계수가 낮은 것이 바람직하다. 가요성 기판(400)은, 예를 들어, 선 팽창계수가 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성된다. 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다. 특히, 아라미드는 선 팽창계수가 낮기 때문에 가요성 기판(400)에 사용되는 것이 바람직하다.
또한, 트랜지스터(490)는 도 4의 (A) 또는 (B)에 나타낸 단면 구조를 가져도 좋다. 도 4의 (A)의 구조는 도전체(413)가 절연체(402) 아래에 제공되는 점에서 도 1의 (B)의 구조와 다르다. 도 4의 (B)의 구조는 도전체(413)가 도전체(404)와 전기적으로 접속되는 점에서 도 4의 (A)의 구조와 다르다.
도전체(413)는 트랜지스터(490)의 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다. 예를 들어, 도전체(413)에 소스 전극보다 낮은 전압 또는 높은 전압을 인가함으로써, 트랜지스터(490)의 문턱 전압을 양 방향 또는 음 방향으로 변동시켜도 좋다. 예를 들어, 트랜지스터(490)의 문턱 전압을 양 방향으로 변동시킴으로써, 게이트 전압이 0V일 때에도 트랜지스터(490)가 비도통 상태(오프 상태)가 되는 노멀리-오프 트랜지스터를 달성할 수 있는 경우가 있다. 도전체(413)에 인가되는 전압은 가변적이어도 좋고 고정되어 있어도 좋다.
도전체(413)는, 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종 이상을 포함하는 도전체를 사용하는 단층 구조 또는 적층 구조를 가질 수 있다. 예를 들어, 합금 또는 화합물을 사용하여도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등이 사용되어도 좋다.
<트랜지스터 구조 1의 제작 방법>
도 1의 (A) 및 (B)에 도시된 트랜지스터(490)를 제작하는 방법에 대하여 이하에 설명한다.
먼저, 기판(400)을 준비한다.
다음에, 절연체(401)를 형성한다. 절연체(401)는 스퍼터링법, CVD(chemical vapor deposition)법, MBE(molecular beam epitaxy)법, PLD(pulsed laser deposition)법, ALD(atomic layer deposition)법 등에 의하여 형성될 수 있다.
CVD법에는, 플라스마를 사용하는 PECVD(plasma enhanced CVD)법, 열을 사용하는 TCVD(열 CVD)법, 광을 사용하는 포토 CVD법 등이 포함된다. 또한, CVD법은 원료 가스에 따라 MCVD(metal CVD)법 및 MOCVD(유기 금속 CVD)법으로 분류할 수 있다.
PECVD법을 사용함으로써, 비교적 낮은 온도로 고품질의 막을 형성할 수 있다. 플라스마를 사용하지 않는 열 CVD법은 처리하는 물체에 대한 플라스마 대미지가 적은 막 형성 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(예를 들어, 트랜지스터 또는 용량 소자) 등은 플라스마로부터 전하를 받아, 전하의 축적이 일어나는 경우가 있다. 이 경우, 축적된 전하에 의하여, 반도체 장치의 배선, 전극, 소자 등이 파괴될 수 있다. 열 CVD법을 사용하는 경우에는 이러한 플라스마 대미지가 작기 때문에, 반도체 장치의 수율을 향상시킬 수 있다. 또한, 열 CVD법에 의한 막 형성에서는 플라스마 대미지가 작기 때문에, 결합이 적은 막을 얻을 수 있다.
또한, ALD법도 처리되는 물체에 대한 플라스마 대미지가 적은 막 형성 방법이다. ALD법을 사용하면, 플라스마 대미지가 작기 때문에, 결함이 적은 막을 얻을 수 있다.
타깃으로부터 방출되는 입자가 퇴적되는 막 형성 방법과 달리, CVD법 및 ALD법은 처리되는 물체의 표면에서의 반응에 의하여 막이 형성되는 막 형성 방법이다. 따라서, 이들은, 상기 물체의 형상의 영향을 크게 받을 일 없이, 피복성이 양호한 막을 형성하는 막 형성 방법이다. 특히, ALD법에 의하여 형성된 막은 피복성이 양호하고, 두께의 균일성이 우수하다. 따라서, ALD법은 종횡비가 높은 개구의 표면을 피복하는 막을 형성하기에 바람직하다. 그러나, ALD법의 막 형성 속도는 비교적 느리기 때문에, CVD법과 같은 막 형성 속도가 빠른 다른 막 형성 방법과 조합하여 ALD법을 사용하는 것이 바람직한 경우가 있다.
CVD법 또는 ALD법의 경우, 원료 가스의 유량비를 조정함으로써, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 또는 ALD법에 의하여, 원하는 조성을 갖는 막을 원료 가스의 유량비를 조정함으로써 형성할 수 있다. 또한, CVD법 또는 ALD법을 사용하여, 막을 형성하는 동안에 원료 가스의 유량비를 바꿈으로써, 조성이 연속적으로 변화하는 막을 형성할 수 있다. 복수의 성막 체임버를 사용하여 막을 형성하는 경우와 비교하여, 원료 가스의 유량비를 바꾸면서 막을 형성하는 경우에는, 반송이나 압력 조정에 걸리는 시간이 생략되기 때문에, 막 형성에 걸리는 시간을 저감할 수 있다. 따라서, 생산성이 향상된 반도체 장치를 제작할 수 있다.
다음에, 절연체(402)를 형성한다(도 5의 (A)). 절연체(402)는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성할 수 있다.
다음에, 절연체(402)에 산소를 첨가하는 처리를 수행하여도 좋다. 산소를 첨가하는 처리에는, 이온 주입법, 플라스마 처리법 등을 사용할 수 있다. 또한, 절연체(402)에 첨가된 산소는 과잉 산소이다.
다음에, 반도체를 형성한다. 반도체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다.
다음에, 반도체에 대하여 산소를 첨가하는 처리를 수행하여도 좋다. 산소를 첨가하는 처리에는, 이온 주입법, 플라스마 처리법 등을 사용할 수 있다. 또한, 반도체에 첨가된 산소는 과잉 산소가 된다. 반도체가 적층막의 경우, 도 3의 (A)의 반도체층(406a)이 되는 반도체의 층에 산소가 첨가되는 것이 바람직하다.
다음에, 제 1 가열 처리를 수행하는 것이 바람직하다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 더 바람직하게는 520℃ 이상 570℃ 이하에서 수행될 수 있다. 제 1 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상으로 포함하는 분위기에서 수행한다. 제 1 가열 처리는 감압하에서 수행하여도 좋다. 또는, 제 1 가열 처리는, 불활성 가스 분위기에서 가열 처리를 수행하고 나서, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상으로 포함하는 분위기에서 다른 가열 처리를 수행하는 방식으로 수행하여도 좋다. 제 1 가열 처리에 의하여, 예를 들어, 반도체의 결정성을 향상시킬 수 있고, 수소 및 수분 등의 불순물을 제거할 수 있다.
다음에, 반도체를 포토리소그래피법 등에 의하여 가공하여, 반도체(406)를 형성한다(도 5의 (B)). 또한, 반도체(406)를 형성할 때, 절연체(402)의 일부가 에칭되어 얇아지는 경우가 있다. 즉, 절연체(402)는 반도체(406)와 접촉하는 영역에 볼록부를 가질 수 있다.
다음에, 도전체를 형성한다. 도전체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다.
다음에, 도전체를 포토리소그래피법 등에 의하여 가공하여, 도전체(416)를 형성한다(도 6의 (A)). 또한, 도전체(416)는 반도체(406)를 덮는다.
포토리소그래피법에서는, 먼저 레지스트가 포토마스크를 통하여 노광된다. 다음에, 노광된 영역을 현상액을 사용하여 제거하거나 또는 남겨서, 레지스트 마스크를 형성한다. 그리고, 레지스트 마스크를 통하여 에칭을 수행한다. 결과적으로, 도전체, 반도체, 절연체 등이 원하는 형상으로 가공될 수 있다. 레지스트 마스크는, 예를 들어, KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(extreme ultraviolet)광 등을 사용한 광에 레지스트를 노출시킴으로써 형성될 수 있다. 또는, 기판과 투영 렌즈 사이의 부분이 노광을 수행하기 위하여 액체(예를 들어, 물)로 채워지는 액침 기술을 채용하여도 좋다. 전자선 또는 이온 빔이 상술한 광 대신에 사용되어도 좋다. 또한, 전자선 또는 이온 빔을 사용하는 경우에는, 포토마스크는 불필요하다. 또한, 애싱 등의 드라이 에칭 처리 및/또는 웨트 에칭 처리를 레지스트 마스크의 제거에 사용할 수 있다.
다음에, 절연체(438)를 형성한다(도 6의 (B)). 절연체(438)는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다. 또는, 절연체(438)는 스핀 코팅법, 침지법, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄 또는 오프셋 인쇄 등), 닥터 나이프법, 롤 코터법, 커튼 코터법 등에 의하여 형성될 수 있다.
절연체(438)는 평평한 상면을 갖도록 형성된다. 예를 들어, 절연체(438)의 상면은 막 형성 직후에 평탄성을 가져도 좋다. 또는, 막 형성 후에, 절연체(438)의 상면이 기판의 뒷면 등의 기준면에 평행하게 되도록 절연체(438)의 상부를 제거하여도 좋다. 이러한 처리를 평탄화 처리라고 한다. 평탄화 처리로서는, 예를 들어, CMP(chemical mechanical polishing) 처리, 드라이 에칭 처리 등을 수행할 수 있다. 그러나, 절연체(438)의 상면은 평평하지 않아도 된다.
다음에, 절연체(438)를 포토리소그래피법 등에 의하여 가공하여, 도전체(416a)가 되는 부분에 도달하는 개구 및 도전체(416b)가 되는 부분에 도달하는 개구를 갖는 절연체(439)를 형성한다.
다음에, 도전체를 형성한다. 도전체는, 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다. 도전체는 절연체(439)의 개구를 채우도록 형성된다. 따라서, CVD법(특히, MCVD법)이 적합하다. CVD법에 의하여 형성되는 도전체의 밀착성을 향상시키기 위하여, ALD법 등에 의하여 형성된 도전체와 CVD법에 의하여 형성된 도전체의 적층막이 바람직한 경우가 있다. 예를 들어, 질화 타이타늄 및 텅스텐이 이 순서대로 형성된 적층막을 사용할 수 있다.
다음에, 기판의 뒷면 등의 기준면에 평행하게 평탄화하여, 절연체(439)의 개구의 도전체만이 남을 때까지 도전체의 상부를 제거하기 위한 처리를 수행한다. 결과적으로, 절연체(439)의 개구의 도전체의 상면만이 노출된다. 이때, 절연체(439)의 개구의 도전체를 도전체(424a 및 424b)라고 한다(도 7의 (A)).
다음에, 절연체(439)를 포토리소그래피법 등에 의하여 가공하여, 절연체(410)를 형성한다.
다음에, 도전체(416)를 포토리소그래피법 등에 의하여 가공하여, 도전체(416a 및 416b)를 형성한다(도 7의 (B)). 또한, 절연체(439) 및 도전체(416)는 같은 포토리소그래피 공정으로 가공되어도 좋다. 같은 포토리소그래피 공정으로 가공하면, 제작 공정의 수를 줄일 수 있다. 따라서, 트랜지스터(490)를 포함하는 반도체 장치의 생산성을 향상시킬 수 있다. 또는, 절연체(439) 및 도전체(416)는 상이한 포토리소그래피 공정으로 가공되어도 좋다. 상이한 포토리소그래피 공정으로 가공하면, 상이한 형상을 갖는 막의 형성이 용이해질 수 있다.
여기서, 반도체(406)가 노출된다.
다음에, 절연체를 형성한다. 절연체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다. 절연체는 절연체(410)와 도전체(416a) 및 도전체(416b)에 형성되는 개구의 저면 및 측면에 균일한 두께를 갖도록 형성된다. 따라서, ALD법을 사용하는 것이 바람직하다.
다음에, 도전체를 형성한다. 도전체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다. 도전체는 절연체(410) 등의 개구를 채우도록 형성된다. 따라서, CVD법(특히, MCVD법)을 사용하는 것이 바람직하다. CVD법에 의하여 형성되는 도전체의 밀착성을 향상시키기 위하여, ALD법 등에 의하여 형성된 도전체와 CVD법에 의하여 형성된 도전체의 적층막이 바람직한 경우가 있다. 예를 들어, 질화 타이타늄 및 텅스텐이 이 순서대로 형성된 적층막을 사용할 수 있다.
다음에, 도전체를 포토리소그래피법 등에 의하여 가공하여, 도전체(404)를 형성한다.
다음에, 절연체를 포토리소그래피법 등에 의하여 가공하여, 절연체(412)를 형성한다(도 8의 (A)). 또한, 도전체 및 절연체는 같은 포토리소그래피 공정으로 가공되어도 좋다. 같은 포토리소그래피 공정으로 가공하면, 제작 공정의 수를 줄일 수 있다. 따라서, 트랜지스터(490)를 포함하는 반도체 장치의 생산성을 향상시킬 수 있다. 또는, 도전체 및 절연체는 상이한 포토리소그래피 공정으로 가공되어도 좋다. 상이한 포토리소그래피 공정으로 가공하면, 상이한 형상을 갖는 막의 형성이 용이해질 수 있다. 여기서, 절연체를 절연체(412)로 가공하는 예를 나타내었지만, 본 발명의 일 형태의 트랜지스터는 이에 한정되지 않는다. 예를 들어, 가공하지 않은 절연체를 절연체(412)로서 사용하여도 좋은 경우가 있다.
다음에, 절연체(408)가 되는 절연체를 형성한다. 절연체(408)가 되는 절연체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다.
제 2 가열 처리는 절연체(408)가 되는 절연체의 형성 후 어느 때에 수행하여도 좋다. 절연체(402) 등에 포함되는 과잉 산소는 제 2 가열 처리를 수행함으로써 반도체(406)로 이동하기 때문에, 반도체(406)의 결함(산소 빈자리)을 저감할 수 있다. 또한, 제 2 가열 처리는 절연체(402)의 과잉 산소(산소)가 반도체(406)까지 확산되는 온도로 수행할 수 있다. 예를 들어, 제 1 가열 처리의 기재를 제 2 가열 처리에 참조하여도 좋다. 또는, 제 2 가열 처리의 온도는 제 1 가열 처리의 온도보다 낮은 것이 바람직하다. 제 1 가열 처리와 제 2 가열 처리의 온도 차이는 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하가 된다. 따라서, 절연체(402)로부터의 과잉 산소(산소)의 불필요한 방출을 억제할 수 있다. 또한, 막을 형성하는 동안의 가열이 제 2 가열 처리와 동등한 가열 처리로서 작동할 수 있는 경우에는 제 2 가열 처리를 수행할 필요는 없다.
다음에, 절연체(418)가 되는 절연체를 형성한다. 절연체(418)가 되는 절연체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다.
다음에, 절연체(418)가 되는 절연체를 포토리소그래피법 등에 의하여 가공하여, 절연체(418)를 형성한다.
다음에, 절연체(408)가 되는 절연체를 포토리소그래피법 등에 의하여 가공하여, 절연체(408)를 형성한다. 또한, 절연체(418 및 408)가 되는 절연체는 같은 포토리소그래피 공정으로 가공되어도 좋다. 같은 포토리소그래피 공정으로 가공하면, 제작 공정의 수를 줄일 수 있다. 따라서, 트랜지스터(490)를 포함하는 반도체 장치의 생산성을 향상시킬 수 있다. 또는, 절연체(418)가 되는 절연체 및 절연체(408)가 되는 절연체는 상이한 포토리소그래피 공정으로 가공되어도 좋다. 상이한 포토리소그래피 공정으로 가공하면, 상이한 형상을 갖는 막의 형성이 용이해질 수 있다.
이때, 도전체(424a 및 424b)가 노출된다.
다음에, 도전체를 형성한다. 도전체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다.
다음에, 도전체를 포토리소그래피법 등에 의하여 가공하여, 도전체(426a 및 426b)를 형성한다(도 8의 (B)).
상술한 공정을 거쳐, 도 1의 (A) 및 (B)에 도시된 트랜지스터(490)를 제작할 수 있다.
트랜지스터(490)에서는, 오프셋 영역 또는 중첩 영역의 크기 등을 막의 두께, 형상 등에 의하여 제어할 수 있다. 따라서, 오프셋 영역 또는 중첩 영역의 크기 등은 포토리소그래피법에 의한 최소 가공 치수보다 작게 할 수 있기 때문에, 트랜지스터를 쉽게 소형화할 수 있다. 또한, 기생 용량이 작기 때문에, 트랜지스터는 높은 주파수 특성을 가질 수 있다.
<트랜지스터 구조 2>
도 1의 (A) 및 (B) 등의 트랜지스터(490)와 상이한 구조를 갖는 트랜지스터(590)에 대하여 이하에 설명한다. 도 9의 (A) 및 (B)는 본 발명의 일 형태의 트랜지스터(590)의 상면도 및 단면도이다. 도 9의 (A)는 상면도이다. 도 9의 (B)는 도 9의 (A)의 일점쇄선 B1-B2 및 일점쇄선 B3-B4를 따라 자른 단면도이다. 또한, 도면의 단순화를 위하여, 도 9의 (A)의 상면도에는 일부 요소를 도시하지 않았다.
도 9의 (B)에서, 트랜지스터(590)는 기판(500) 위의 절연체(501), 절연체(501) 위의 절연체(502), 절연체(502) 위의 반도체(506), 반도체(506)의 상면과 접촉하는 영역을 각각 포함하는 도전체(516a 및 516b), 도전체(516a 및 516b)의 상면과 접촉하는 절연체(510), 반도체(506)의 상면과 접촉하는 절연체(512), 절연체(512)를 사이에 개재한 반도체(506) 위의 도전체(504), 및 절연체(510) 및 도전체(504) 위의 절연체(508)를 포함한다.
또한, 트랜지스터(590)는 절연체(501)를 포함하지 않아도 되는 경우가 있다. 또한, 트랜지스터(590)는 절연체(502)를 포함하지 않아도 되는 경우가 있다. 또한, 트랜지스터(590)는 절연체(508)를 포함하지 않아도 되는 경우가 있다.
도 9의 (B)에서, 절연체(518)는 트랜지스터(590)의 절연체(508) 위에 있다. 절연체(518, 508, 및 510)는 도전체(516a)에 도달하는 개구 및 도전체(516b)에 도달하는 다른 개구를 갖는다. 또한, 트랜지스터(590)는 절연체(518, 508, 및 510)의 개구를 통하여 도전체(516a)와 접촉하는 도전체(524a) 및 도전체(516b)와 접촉하는 도전체(524b), 도전체(524a)와 접촉하는 도전체(526a), 및 도전체(524b)와 접촉하는 도전체(526b)를 포함한다.
트랜지스터(590)에서는, 도전체(504)는 게이트 전극으로서 기능한다. 절연체(512)는 게이트 절연체로서 기능한다. 도전체(516a) 및 도전체(516b)는 소스 전극 및 드레인 전극으로서 기능한다. 따라서, 반도체(506)의 저항을 도전체(504)에 인가되는 전위에 의하여 제어할 수 있다. 즉, 도전체(516a)와 도전체(516b) 사이의 도통 또는 비도통을 도전체(504)에 인가되는 전위에 의하여 제어할 수 있다.
트랜지스터(590)에서는, 도전체(504)는 절연체(510)를 사이에 개재하여 도전체(516a)와 중첩되는 영역, 및 절연체(510)를 사이에 개재하여 도전체(516b)와 중첩되는 영역을 포함한다. 트랜지스터(590)는 도전체(504)와 도전체(516a) 사이 및 도전체(504)와 도전체(516b) 사이에 절연체(510)를 포함하기 때문에, 기생 용량이 저감될 수 있다. 따라서, 트랜지스터(590)는 주파수 특성이 높다.
도 9의 (B)에 나타낸 바와 같이, 반도체(506)는 도전체(504)의 전기장에 의하여 전기적으로 둘러싸인다. 즉, 트랜지스터(590)는 s-channel 구조를 갖는다. 따라서, 트랜지스터의 온 상태 전류를 증가할 수 있다. 또한, 트랜지스터의 오프 상태 전류를 저감시킬 수 있다. 또한, 도전체(516a 및 516b)는 반도체(506)의 측면과 접촉하지 않기 때문에, 도전체(504)의 전기장으로 반도체(506)를 둘러쌈으로써 일어나는 효과가 강해진다. 따라서, 트랜지스터(590)는 트랜지스터(490)보다 s-channel 구조의 혜택을 더 많이 얻을 수 있다.
또한, 트랜지스터(590)의 전기 특성은, 트랜지스터(590)가 산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체에 의하여 둘러싸일 때 안정될 수 있다. 예를 들어, 산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체는, 절연체(501) 및 절연체(508)로서 사용될 수 있다.
기판(500)에는, 기판(400)의 기재를 참조한다. 절연체(501)에는, 절연체(401)의 기재를 참조한다. 절연체(502)에는, 절연체(402)에 대한 기재를 참조한다. 반도체(506)에는, 반도체(406)의 기재를 참조한다. 도전체(516a)에는, 도전체(416a)의 기재를 참조한다. 도전체(516b)에는, 도전체(416b)의 기재를 참조한다. 절연체(512)에는, 절연체(412)의 기재를 참조한다. 도전체(504)에는, 도전체(404)의 기재를 참조한다. 절연체(508)에는, 절연체(408)의 기재를 참조한다. 절연체(518)에는, 절연체(418)의 기재를 참조한다. 도전체(524a)에는, 도전체(424a)의 기재를 참조한다. 도전체(524b)에는, 도전체(424b)의 기재를 참조한다. 도전체(526a)에는, 도전체(426a)의 기재를 참조한다. 도전체(526b)에는, 도전체(426b)의 기재를 참조한다.
또한, 트랜지스터(590)는 도 10의 (A) 또는 (B)에 나타낸 단면 구조를 가져도 좋다. 도 10의 (A)의 구조는 도전체(513)가 절연체(502) 아래에 제공되는 점에서 도 9의 (B)의 구조와 다르다. 도 10의 (B)의 구조는 도전체(513)가 도전체(504)와 전기적으로 접속되는 점에서 도 10의 (A)의 구조와 다르다.
도전체(513)는 트랜지스터(590)의 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다. 예를 들어, 도전체(513)에 소스 전극보다 낮은 전압 또는 높은 전압을 인가함으로써, 트랜지스터(590)의 문턱 전압을 양 방향 또는 음 방향으로 변동시켜도 좋다. 예를 들어, 트랜지스터(590)의 문턱 전압을 양 방향으로 변동시킴으로써, 게이트 전압이 0V일 때에도 트랜지스터(590)가 비도통 상태(오프 상태)가 되는 노멀리-오프 트랜지스터를 달성할 수 있는 경우가 있다. 도전체(513)에 인가되는 전압은 가변적이어도 좋고 고정되어 있어도 좋다.
도전체(513)에는, 도전체(413)의 기재를 참조한다.
<트랜지스터 구조 2의 제작 방법>
도 9의 (A) 및 (B)에 도시된 트랜지스터(590)를 제작하는 방법에 대하여 이하에 설명한다.
먼저, 기판(500)을 준비한다.
다음에, 절연체(501)를 형성한다. 절연체(501)는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다.
다음에, 절연체(502)를 형성한다(도 11의 (A)). 절연체(502)는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다.
다음에, 절연체(502)에 산소를 첨가하는 처리를 수행하여도 좋다. 산소를 첨가하는 처리에는, 이온 주입법, 플라스마 처리법 등을 사용할 수 있다. 또한, 절연체(502)에 첨가된 산소는 과잉 산소이다.
다음에, 반도체를 형성한다. 반도체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다.
다음에, 반도체에 대하여 산소를 첨가하는 처리를 수행하여도 좋다. 산소를 첨가하는 처리에는, 이온 주입법, 플라스마 처리법 등을 사용할 수 있다. 또한, 반도체에 첨가된 산소는 과잉 산소이다. 반도체가 적층막의 경우, 도 3의 (A)의 반도체층(406a)이 되는 반도체의 층에 산소가 첨가되는 것이 바람직하다.
다음에, 제 1 가열 처리를 수행하는 것이 바람직하다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 더 바람직하게는 520℃ 이상 570℃ 이하에서 수행될 수 있다. 제 1 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상으로 포함하는 분위기에서 수행한다. 제 1 가열 처리는 감압하에서 수행하여도 좋다. 또는, 제 1 가열 처리는, 불활성 가스 분위기에서 가열 처리를 수행하고 나서, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상으로 포함하는 분위기에서 다른 가열 처리를 수행하는 방식으로 수행하여도 좋다. 제 1 가열 처리에 의하여, 예를 들어, 반도체의 결정성을 향상시킬 수 있고, 수소 및 수분 등의 불순물을 제거할 수 있다.
다음에, 도전체를 형성한다. 도전체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다.
다음에, 도전체를 포토리소그래피법 등에 의하여 가공하여, 도전체(516)를 형성한다.
다음에, 도전체(516)를 통하여 반도체를 에칭하여, 반도체(506)를 형성한다(도 11의 (B)). 또한, 반도체(506)를 형성할 때, 절연체(502)의 일부가 에칭되어 얇아지는 경우가 있다. 즉, 절연체(502)는 반도체(506)와 접하는 영역에 볼록부를 가질 수 있다.
다음에, 절연체(538)를 형성한다(도 12의 (A)). 절연체(538)는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다. 또는, 절연체(538)는 스핀 코팅법, 침지법, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄 또는 오프셋 인쇄 등), 닥터 나이프법, 롤 코터법, 커튼 코터법 등에 의하여 형성될 수 있다.
절연체(538)의 상면은 평탄성을 가져도 좋다.
다음에, 절연체(538)를 포토리소그래피법 등에 의하여 가공하여, 절연체(539)를 형성한다.
다음에, 도전체(516)를 포토리소그래피법 등에 의하여 가공하여, 도전체(516a 및 516b)를 형성한다(도 12의 (B)). 또한, 절연체(538) 및 도전체(516)는 같은 포토리소그래피 공정으로 가공되어도 좋다. 같은 포토리소그래피 공정으로 가공하면, 제작 공정의 수를 줄일 수 있다. 따라서, 트랜지스터(590)를 포함하는 반도체 장치의 생산성을 향상시킬 수 있다. 또는, 절연체(538) 및 도전체(516)는 상이한 포토리소그래피 공정으로 가공되어도 좋다. 상이한 포토리소그래피 공정으로 가공하면, 상이한 형상을 갖는 막의 형성이 용이해질 수 있다.
여기서, 반도체(506)가 노출된다.
다음에, 절연체를 형성한다. 절연체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다. 절연체는 절연체(539)와 도전체(516a) 및 도전체(516b)에 형성되는 개구의 저면 및 측면에 균일한 두께를 갖도록 형성된다. 따라서, ALD법을 사용하는 것이 바람직하다.
다음에, 도전체를 형성한다. 도전체는, 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다. 도전체는 절연체(539) 등의 개구를 채우도록 형성된다. 따라서, CVD법(특히, MCVD법)을 사용하는 것이 바람직하다. CVD법에 의하여 형성되는 도전체의 밀착성을 향상시키기 위하여, ALD법 등에 의하여 형성된 도전체와 CVD법에 의하여 형성된 도전체의 적층막이 바람직한 경우가 있다. 예를 들어, 질화 타이타늄 및 텅스텐이 이 순서대로 형성된 적층막을 사용할 수 있다.
다음에, 도전체를 포토리소그래피법 등에 의하여 가공하여, 도전체(504)를 형성한다.
다음에, 절연체를 포토리소그래피법 등에 의하여 가공하여, 절연체(512)를 형성한다(도 13의 (A)). 또한, 도전체 및 절연체는 같은 포토리소그래피 공정으로 가공되어도 좋다. 같은 포토리소그래피 공정으로 가공하면, 제작 공정의 수를 줄일 수 있다. 따라서, 트랜지스터(590)를 포함하는 반도체 장치의 생산성을 향상시킬 수 있다. 또는, 도전체 및 절연체는 상이한 포토리소그래피 공정으로 가공되어도 좋다. 상이한 포토리소그래피 공정으로 가공하면, 상이한 형상을 갖는 막의 형성이 용이해질 수 있다. 여기서, 절연체를 절연체(512)로 가공하는 예를 나타내었지만, 본 발명의 일 형태의 트랜지스터는 이에 한정되지 않는다. 예를 들어, 가공하지 않은 절연체를 절연체(512)로서 사용하여도 좋은 경우가 있다.
다음에, 절연체(508)가 되는 절연체를 형성한다. 절연체(508)가 되는 절연체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다.
제 2 가열 처리는 절연체(508)가 되는 절연체의 형성 후 어느 때에 수행하여도 좋다. 절연체(502) 등에 포함되는 과잉 산소는 제 2 가열 처리를 수행함으로써 반도체(506)로 이동하기 때문에, 반도체(506)의 결함(산소 빈자리)을 저감할 수 있다. 또한, 제 2 가열 처리는 절연체(502)의 과잉 산소(산소)가 반도체(506)까지 확산되는 온도로 수행할 수 있다. 예를 들어, 제 1 가열 처리의 기재를 제 2 가열 처리에 참조하여도 좋다. 또는, 제 2 가열 처리의 온도는 제 1 가열 처리의 온도보다 낮은 것이 바람직하다. 제 1 가열 처리와 제 2 가열 처리의 온도 차이는 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하가 된다. 따라서, 절연체(502)로부터의 과잉 산소(산소)의 불필요한 방출을 억제할 수 있다. 또한, 막을 형성하는 동안의 가열이 제 2 가열 처리와 동등한 가열 처리로서 작동할 수 있는 경우에는 제 2 가열 처리를 수행할 필요는 없다.
다음에, 절연체(518)가 되는 절연체를 형성한다. 절연체(518)가 되는 절연체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다.
다음에, 절연체(518)가 되는 절연체를 포토리소그래피법 등에 의하여 가공하여, 절연체(518)를 형성한다.
다음에, 절연체(508)가 되는 절연체를 포토리소그래피법 등에 의하여 가공하여, 절연체(508)를 형성한다. 또한, 절연체(518 및 508)가 되는 절연체는 같은 포토리소그래피 공정으로 가공되어도 좋다. 같은 포토리소그래피 공정으로 가공하면, 제작 공정의 수를 줄일 수 있다. 따라서, 트랜지스터(590)를 포함하는 반도체 장치의 생산성을 향상시킬 수 있다. 또는, 절연체(518)가 되는 절연체 및 절연체(508)가 되는 절연체는 상이한 포토리소그래피 공정으로 가공되어도 좋다. 상이한 포토리소그래피 공정으로 가공하면, 상이한 형상을 갖는 막의 형성이 용이해질 수 있다.
다음에, 절연체(539)를 포토리소그래피법 등에 의하여 가공하여, 절연체(510)를 형성한다. 또한, 절연체(518)가 되는 절연체, 절연체(508)가 되는 절연체, 및 절연체(539)는 같은 포토리소그래피 공정으로 가공되어도 좋다. 같은 포토리소그래피 공정으로 가공하면, 제작 공정의 수를 줄일 수 있다. 따라서, 트랜지스터(590)를 포함하는 반도체 장치의 생산성을 향상시킬 수 있다. 또는, 절연체(518)가 되는 절연체, 절연체(508)가 되는 절연체, 및 절연체(539)는 상이한 포토리소그래피 공정으로 가공되어도 좋다. 상이한 포토리소그래피 공정으로 가공하면, 상이한 형상을 갖는 막의 형성이 용이해질 수 있다.
이때, 도전체(516a 및 516b)가 노출된다.
다음에, 도전체를 형성한다. 도전체는, 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다. 도전체는 절연체(518, 508, 및 510)의 개구를 채우도록 형성된다. 따라서, CVD법(특히, MCVD법)을 사용하는 것이 바람직하다. CVD법에 의하여 형성되는 도전체의 밀착성을 향상시키기 위하여, ALD법 등에 의하여 형성된 도전체와 CVD법에 의하여 형성된 도전체의 적층막이 바람직한 경우가 있다. 예를 들어, 질화 타이타늄 및 텅스텐이 이 순서대로 형성된 적층막을 사용할 수 있다.
다음에, 기판의 뒷면 등의 기준면에 평행하게 평탄화하여, 절연체(518, 508, 및 510)의 개구의 도전체만이 남을 때까지 도전체의 상부를 제거하기 위한 처리를 수행한다. 결과적으로, 절연체(518, 508, 및 510)의 개구의 도전체의 상면만이 노출된다. 이때, 절연체(518, 508, 및 510)의 개구의 도전체를 도전체(524a 및 524b)라고 한다.
다음에, 도전체를 형성한다. 도전체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등에 의하여 형성될 수 있다.
다음에, 도전체를 포토리소그래피법 등에 의하여 가공하여, 도전체(526a 및 526b)를 형성한다(도 13의 (B)).
상술한 공정을 거쳐, 도 9의 (A) 및 (B)에 도시된 트랜지스터(590)를 제작할 수 있다.
트랜지스터(590)에서는, 오프셋 영역 또는 중첩 영역의 크기 등을 막의 두께, 형상 등에 의하여 제어할 수 있다. 따라서, 오프셋 영역 또는 중첩 영역의 크기 등은 포토리소그래피법에 의한 최소 가공 치수보다 작게 할 수 있기 때문에, 트랜지스터를 쉽게 소형화할 수 있다. 또한, 기생 용량이 작기 때문에, 트랜지스터는 높은 주파수 특성을 가질 수 있다.
<반도체 장치>
본 발명의 일 형태의 반도체 장치의 예를 이하에 나타낸다.
<회로>
본 발명의 일 형태의 트랜지스터가 포함되는 회로의 예를 이하에 나타낸다.
[CMOS 인버터]
도 14의 (A)의 회로도는 p채널형 트랜지스터(2200) 및 n채널형 트랜지스터(2100)가 서로 직렬로 접속되고, 이들의 게이트가 서로 접속되는 소위 CMOS 인버터의 구성을 나타낸 것이다.
<반도체 장치의 구조>
도 15는 도 14의 (A)의 반도체 장치의 단면도이다. 도 15에 나타낸 반도체 장치는 트랜지스터(2200) 및 트랜지스터(2200) 위의 트랜지스터(2100)를 포함한다. 도 1의 (A) 및 (B)에 나타낸 트랜지스터(490)를 트랜지스터(2100)로서 사용한 예를 나타내지만, 본 발명의 일 형태의 반도체 장치는 이에 한정되지 않는다. 예를 들어, 도 4의 (A) 또는 (B)에 나타낸 트랜지스터(490), 도 9의 (A) 및 (B)에 나타낸 트랜지스터(590), 도 10의 (A) 및 (B)에 나타낸 트랜지스터(590)를 트랜지스터(2100)로서 사용할 수 있다. 따라서, 상술한 트랜지스터에 대한 기재를 트랜지스터(2100)에 적절히 참조한다.
도 15에 나타낸 트랜지스터(2200)는 반도체 기판(450)을 사용한 트랜지스터이다. 트랜지스터(2200)는 반도체 기판(450)의 영역(474a), 반도체 기판(450)의 영역(474b), 반도체 기판(450)의 영역(470), 절연체(462), 및 도전체(454)를 포함한다. 또한, 트랜지스터(2200)는 영역(470)을 포함하지 않아도 되는 경우가 있다.
트랜지스터(2200)에서는, 영역(474a 및 474b)은 소스 영역 및 드레인 영역으로서의 기능을 갖는다. 또한, 영역(470)은 문턱 전압을 제어하는 기능을 갖는다. 절연체(462)는 게이트 절연체로서의 기능을 갖는다. 도전체(454)는 게이트 전극으로서의 기능을 갖는다. 따라서, 채널 형성 영역의 저항을 도전체(454)에 인가되는 전위에 의하여 제어할 수 있다. 바꿔 말하면, 영역(474a)과 영역(474b) 사이의 도통 또는 비도통을 도전체(454)에 인가되는 전위에 의하여 제어할 수 있다.
반도체 기판(450)에는, 예를 들어, 실리콘, 저마늄 등의 단체 재료 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨 등의 화합물 반도체 기판을 사용할 수 있다. 단결정 실리콘 기판은 반도체 기판(450)으로서 사용되는 것이 바람직하다.
반도체 기판(450)에는, n형 도전형을 부여하는 불순물을 포함하는 반도체 기판을 사용한다. 그러나, p형 도전형을 부여하는 불순물을 포함하는 반도체 기판을 반도체 기판(450)으로서 사용하여도 좋다. 이 경우, n형 도전형을 부여하는 불순물을 포함하는 웰(well)을 트랜지스터(2200)가 형성되는 영역에 제공한다. 또는, 반도체 기판(450)은 i형 반도체 기판이어도 좋다.
반도체 기판(450)의 상면은 (110)면을 갖는 것이 바람직하다. 그러면, 트랜지스터(2200)의 온 상태 특성을 향상시킬 수 있다.
영역(474a 및 474b)은 p형 도전형을 부여하는 불순물을 포함하는 영역이다. 따라서, 트랜지스터(2200)는 p채널형 트랜지스터의 구조를 갖는다.
영역(470)은 n형 도전형을 부여하는 불순물의 농도가 반도체 기판(450) 또는 웰의 불순물의 농도보다 높은 영역이다. 영역(470)을 가지면, 트랜지스터(2200)의 문턱 전압은 음 방향으로 변동될 수 있다. 따라서, 일함수가 높은 도전체를 도전체(454)로서 사용한 경우에도 노멀리 오프 전기 특성을 쉽게 얻을 수 있다. 일함수가 높은 도전체는 일함수가 낮은 도전체보다 내열성이 높은 경우가 많기 때문에, 후의 공정의 자유도가 촉진되고, 반도체 장치의 성능이 향상될 수 있다.
또한, 트랜지스터(2200)는 영역(460) 등에 의하여, 인접한 트랜지스터로부터 분리된다. 영역(460)은 절연성 영역이다.
도 15에 나타낸 반도체 장치는 절연체(464), 절연체(466), 절연체(468), 도전체(480a), 도전체(480b), 도전체(480c), 도전체(478a), 도전체(478b), 도전체(478c), 도전체(476a), 도전체(476b), 도전체(416c), 도전체(424c), 및 도전체(426c)를 포함한다.
절연체(464)는 트랜지스터(2200) 위에 있다. 절연체(466)는 절연체(464) 위에 있다. 절연체(468)는 절연체(466) 위에 있다. 트랜지스터(2100) 및 도전체(416c)는 절연체(468) 위에 있다.
절연체(464)는 영역(474a)에 도달하며 도전체(480a)가 매립된 개구, 영역(474b)에 도달하며 도전체(480b)가 매립된 개구, 및 도전체(454)에 도달하며 도전체(480c)가 매립된 개구를 포함한다.
또한, 절연체(466)는 도전체(480a)에 도달하며 도전체(478a)가 매립된 개구, 도전체(480b)에 도달하며 도전체(478b)가 매립된 개구, 및 도전체(480c)에 도달하며 도전체(478c)가 매립된 개구를 포함한다.
또한, 절연체(468)는 도전체(478b)에 도달하며 도전체(476a)가 매립된 개구 및 도전체(478c)에 도달하며 도전체(476b)가 매립된 개구를 포함한다.
도전체(476a)는 트랜지스터(2100)의 도전체(416b)와 접촉한다. 도전체(476b)는 도전체(416c)와 접촉한다.
절연체(410)는 도전체(416c)에 도달하는 개구를 포함한다. 또한, 도전체(424c)는 개구에 매립된다.
절연체(418 및 408)는 도전체(424c)에 도달하는 개구 및 도전체(404)에 도달하는 개구를 포함한다. 또한, 도전체(424c) 및 도전체(404)는 개구를 통하여 도전체(426c)에 의하여 서로 전기적으로 접속된다.
또한, 도 16의 반도체 장치는 트랜지스터(2200)의 구조를 제외하면 도 15의 반도체 장치와 같다. 따라서, 도 15의 반도체 장치의 기재를 도 16의 반도체 장치에 참조한다. 도 16의 반도체 장치에서는, 트랜지스터(2200)는 FIN형 트랜지스터이다. FIN형 트랜지스터(2200)에서 실효적인 채널 폭이 증가하기 때문에, 트랜지스터(2200)의 온 상태 특성을 향상시킬 수 있다. 또한, 게이트 전극의 전기장의 기여가 증가될 수 있기 때문에, 트랜지스터(2200)의 오프 상태 특성을 향상시킬 수 있다.
또한, 도 17의 반도체 장치는 트랜지스터(2200)의 구조를 제외하면 도 15의 반도체 장치와 같다. 따라서, 도 15의 반도체 장치의 기재를 도 17의 반도체 장치에 참조한다. 도 17의 반도체 장치에서는, 트랜지스터(2200)는 SOI 기판을 사용하여 형성된다. 도 17의 구조에서는, 영역(456)이 절연체(452)를 사이에 개재하여 반도체 기판(450)과 분리된다. SOI 기판을 사용하기 때문에, 펀치스루(punch-through) 전류가 저감될 수 있어, 트랜지스터(2200)의 오프 상태 특성을 향상시킬 수 있다. 또한, 절연체(452)는 반도체 기판(450)의 일부를 절연체로 함으로써 형성될 수 있다. 예를 들어, 산화 실리콘을 절연체(452)로서 사용할 수 있다.
도 15, 도 16, 및 도 17에 나타낸 반도체 장치 각각에서는, p채널형 트랜지스터를 반도체 기판을 이용하여 형성하고, 그 위에 n채널형 트랜지스터를 형성하기 때문에, 소자의 점유 면적을 저감할 수 있다. 즉, 반도체 장치의 집적도를 향상시킬 수 있다. 또한, n채널형 트랜지스터 및 p채널형 트랜지스터가 같은 반도체 기판을 이용하여 형성되는 경우에 비하여 제작 공정을 단순화할 수 있기 때문에, 반도체 장치의 생산성을 향상시킬 수 있다. 또한, 반도체 장치의 수율을 향상시킬 수 있다. p채널형 트랜지스터에는, LDD(lightly doped drain) 영역의 형성, 얕은 트렌치(shallow trench) 구조의 형성, 또는 변형 설계(distortion design) 등의 복잡한 몇 가지 공정을 생략할 수 있는 경우가 있다. 따라서, n채널형 트랜지스터를 반도체 기판을 이용하여 형성하는 반도체 장치에 비하여, 도 15, 도 16, 또는 도 17의 반도체 방치의 생산성 및 수율을 향상시킬 수 있는 경우가 있다.
[CMOS 아날로그 스위치]
도 14의 (B)의 회로도는 트랜지스터(2100 및 2200)의 소스들이 서로 접속되고, 트랜지스터(2100 및 2200)의 드레인들이 서로 접속된 형태를 나타낸 것이다. 이러한 형태를 가지면, 트랜지스터는 소위 CMOS 아날로그 스위치로서 기능할 수 있다.
[기억 장치의 예]
전력이 공급되지 않아도 저장된 데이터를 유지할 수 있고, 기록 사이클의 수가 제한되지 않는 본 발명의 일 형태의 트랜지스터를 포함하는 반도체 장치(기억 장치)의 예를 도 18의 (A) 및 (B)에 나타낸다.
도 18의 (A)에 도시된 반도체 장치는 제 1 반도체를 사용한 트랜지스터(3200), 제 2 반도체를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 포함한다. 또한, 상술한 트랜지스터의 어느 것을 트랜지스터(3300)로서 사용할 수 있다.
트랜지스터(3300)는 산화물 반도체를 사용한 트랜지스터이다. 트랜지스터(3300)의 오프 상태 전류가 낮기 때문에, 반도체 장치의 소정의 노드에서, 저장된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면, 리프레시 동작이 불필요해지거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에, 반도체 장치의 소비 전력을 저감할 수 있다.
도 18의 (A)에서는, 제 1 배선(3001)이 트랜지스터(3200)의 소스에 전기적으로 접속된다. 제 2 배선(3002)은 트랜지스터(3200)의 드레인에 전기적으로 접속된다. 제 3 배선(3003)은 트랜지스터(3300)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 4 배선(3004)은 트랜지스터(3300)의 게이트에 전기적으로 접속된다. 트랜지스터(3200)의 게이트 및 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽은 용량 소자(3400)의 한쪽 전극에 전기적으로 접속된다. 제 5 배선(3005)은 용량 소자(3400)의 다른 쪽 전극에 전기적으로 접속된다.
도 18의 (A)의 반도체 장치는 트랜지스터(3200)의 게이트의 전위를 유지할 수 있다는 특성을 갖기 때문에, 이하와 같이 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 먼저, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온이 되는 전위로 설정하여, 트랜지스터(3300)를 온으로 한다. 따라서, 제 3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 및 용량 소자(3400)의 한쪽 전극이 전기적으로 서로 접속되는 노드 FG에 공급된다. 즉, 소정의 전하가 트랜지스터(3200)의 게이트에 공급된다(기록). 여기서, 상이한 전위 레벨을 제공하는 2종류의 전하(이하, low 레벨 전하 및 high 레벨 전하라고 함)의 하나가 공급된다. 그 후, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 오프가 되는 전위로 설정하여, 트랜지스터(3300)를 오프로 한다. 따라서, 전하가 노드 FG에 유지된다(유지).
트랜지스터(3300)의 오프 상태 전류가 매우 낮기 때문에, 노드 FG의 전하가 오랫동안 유지된다.
다음에, 데이터의 판독에 대하여 설명한다. 소정의 전위(정전위)가 제 1 배선(3001)에 공급되는 동안에 적절한 전위(판독 전위)가 제 5 배선(3005)에 공급되기 때문에, 제 2 배선(3002)의 전위는 노드 FG에 유지된 전하의 양에 따라 변동된다. 이것은 n채널형 트랜지스터를 트랜지스터(3200)로서 사용하는 경우에, 트랜지스터(3200)의 게이트에 high 레벨 전하가 주어질 때의 외견상 문턱 전압 Vth_H가, 트랜지스터(3200)의 게이트에 low 레벨 전하가 주어질 때의 외견상 문턱 전압 Vth_L보다 낮기 때문이다. 여기서, 외견상 문턱 전압이란, 트랜지스터(3200)를 온으로 하기에 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 설정함으로써, 노드 FG에 공급된 전하를 판정할 수 있다. 예를 들어, 기록에서 high 레벨 전하가 노드 FG에 공급되는 경우, 제 5 배선(3005)의 전위가 V0(>Vth_H)이면, 트랜지스터(3200)가 온이 된다. 한편, 기록에서 low 레벨 전하가 노드 FG에 공급된 경우에는, 제 5 배선(3005)의 전위가 V0(<Vth_H)이어도 트랜지스터(3200)는 오프를 유지한다. 따라서, 노드 FG에 유지된 데이터를 제 2 배선(3002)의 전위를 판정함으로써 판독할 수 있다.
또한, 메모리 셀이 배열되는 경우, 원하는 메모리 셀의 데이터를 판독 동작에서 판독할 필요가 있다. 다른 메모리 셀의 데이터를 판독하지 않는 경우에는, 노드 FG에 공급되는 전하에 상관없이 트랜지스터(3200)가 오프가 되는 전위, 즉 Vth_H보다 낮은 전위가 제 5 배선(3005)에 공급될 수 있다. 또는, 노드 FG에 공급되는 전하에 상관없이 트랜지스터(3200)가 온이 되는 전위, 즉 Vth_L보다 높은 전위가 제 5 배선(3005)에 공급될 수 있다.
도 18의 (B)의 반도체 장치는 트랜지스터(3200)가 제공되지 않는 점에서 도 18의 (A)의 반도체 장치와 다르다. 이 경우에도, 데이터의 기록 및 유지 동작이 도 18의 (A)의 반도체 장치와 비슷한 방식으로 수행될 수 있다.
도 18의 (B)의 반도체 장치의 데이터의 판독에 대하여 설명한다. 트랜지스터(3300)가 온이 되면, 부유 상태에 있는 제 3 배선(3003), 및 용량 소자(3400)가 도통 상태가 되어, 제 3 배선(3003)과 용량 소자(3400) 사이에서 전하가 재분배된다. 결과적으로, 제 3 배선(3003)의 전위가 변화한다. 제 3 배선의 전위의 변화량은 용량 소자(3400)의 한쪽 전극의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라 달라진다.
예를 들어, 전하 재분배 후의 제 3 배선(3003)의 전위는 (C B×V B0+C×V)/(C B+C)이고, V는 용량 소자(3400)의 한쪽 전극의 전위, C는 용량 소자(3400)의 용량, C B는 제 3 배선(3003)의 용량 성분, 및 V B0은 전하가 재분배되기 전의 제 3 배선(3003)의 전위이다. 따라서, 메모리 셀이, 용량 소자(3400)의 한쪽 전극의 전위가 V 1 및 V 0(V 1>V 0)인 2가지 상태 중 어느 상태에 있다고 상정하면, 전위 V 1을 유지하는 용량 소자(3400)의 한쪽 전극의 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 1)/(C B+C))가, 전위 V 0을 유지하는 용량 소자(3400)의 한쪽 전극의 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 0)/(C B+C))보다 높다는 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써, 데이터가 판독될 수 있다.
이 경우, 제 1 반도체를 포함하는 트랜지스터를 메모리 셀을 구동하기 위한 구동 회로에 사용할 수 있고, 제 2 반도체를 포함하는 트랜지스터를 트랜지스터(3300)로서 구동 회로 위에 적층할 수 있다.
산화물 반도체를 사용하며, 오프 상태 전류가 매우 낮은 트랜지스터를 포함하는 경우, 상술한 반도체 장치는 저장된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면, 리프레시 동작이 불필요해지거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에, 반도체 장치의 소비 전력을 충분히 저감한다. 또한, 전력이 공급되지 않는 경우(또한, 전위는 바람직하게는 고정됨)에도, 저장된 데이터를 오랫동안 유지할 수 있다.
또한, 반도체 장치에서는, 데이터의 기록에 높은 전압이 불필요하기 때문에, 소자의 열화가 일어나기 어렵다. 예를 들어, 종래의 불휘발성 메모리와 달리, 플로팅 게이트에 대한 전자의 주입 및 플로팅 게이트로부터의 전자의 추출이 불필요하기 때문에, 절연체의 열화 등의 문제가 일어나지 않는다. 즉, 본 발명의 일 형태의 반도체 장치는 종래의 불휘발성 메모리의 문제인 데이터의 재기록 횟수에 제한이 없고, 이의 신뢰성이 대폭 향상된다. 또한, 트랜지스터의 상태(온 또는 오프)에 따라 데이터가 기록되기 때문에, 고속 동작을 쉽게 달성할 수 있다.
<CPU>
상술한 트랜지스터 또는 상술한 기억 장치의 어느 것 등의 반도체 장치를 포함하는 CPU에 대하여 이하에 설명한다.
도 19는 상술한 트랜지스터의 어느 것을 요소로서 포함하는 CPU의 구성예를 도시한 블록 다이어그램이다.
도 19에 도시된 CPU는, 기판(1190) 위에, ALU(arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 포함한다. 반도체 기판, SOI 기판, 유리 기판 등을 기판(1190)으로서 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별도의 칩 위에 제공되어도 좋다. 물론, 도 19의 CPU는 단지 단순화된 구조의 예이고, 실제의 CPU는 응용에 따라 다양한 구조를 가질 수 있다. 예를 들어, CPU는 연산 회로 또는 도 19에 도시된 CPU를 포함하는 구조가 하나의 코어로서 고려되고; 복수의 코어가 포함되고; 코어들이 병렬로 동작하는 구성을 가져도 좋다. CPU가 내부 연산 회로 또는 데이터 버스에서 처리할 수 있는 비트의 수는 예를 들어, 8, 16, 32 또는 64이다.
버스 인터페이스(1198)를 통하여 CPU에 입력되는 명령이 인스트럭션 디코더(1193)에 입력되고, 거기에서 디코딩되고 나서, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코딩된 명령에 따라 다양한 제어를 수행한다. 구체적으로는, ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하는 신호를 생성한다. CPU가 프로그램을 실행하는 동안, 인터럽트 컨트롤러(1194)는 외부 입력/출력 장치 또는 주변 회로로부터의 인터럽트 요구를, 그것의 우선도 또는 마스크 상태에 따라 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터 데이터를 판독하거나 레지스터(1196)에 데이터를 기록한다.
타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클록 신호에 기초하여 내부 클록 신호를 생성하기 위한 내부 클록 생성기를 포함하고, 내부 클록 신호를 상술한 회로에 공급한다.
도 19에 도시된 CPU에서는, 메모리 셀이 레지스터(1196)에 제공된다. 레지스터(1196)의 메모리 셀에는, 상술한 트랜지스터, 상술한 기억 장치 등의 어느 것을 사용할 수 있다.
도 19에 도시된 CPU에서는, 레지스터 컨트롤러(1197)가, ALU(1191)로부터의 명령에 따라 레지스터(1196)에 데이터 유지 동작을 선택한다. 즉, 레지스터 컨트롤러(1197)는, 데이터를 레지스터(1196)에 포함되는 메모리 셀의 플립플롭에 의하여 유지할지 또는 용량 소자에 의하여 유지할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되는 경우, 전원 전압이 레지스터(1196)의 메모리 셀에 공급된다. 용량 소자에 의한 데이터 유지가 선택되는 경우, 용량 소자에서 데이터가 재기록되고, 레지스터(1196)의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 20은 레지스터(1196)로서 사용할 수 있는 기억 소자(1200)의 회로도의 예이다. 기억 소자(1200)는, 저장된 데이터가 전력의 공급이 정지될 때에 휘발성인 회로(1201), 저장된 데이터가 전력의 공급이 정지될 때에도 불휘발성인 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 용량 소자(1207), 및 선택 기능을 갖는 회로(1220)를 포함한다. 회로(1202)는 용량 소자(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 포함한다. 또한, 기억 소자(1200)는 필요에 따라 다이오드, 저항 소자, 또는 인덕터 등의 다른 소자를 더 포함하여도 좋다.
여기서, 상술한 기억 장치를 회로(1202)에 사용할 수 있다. 기억 소자(1200)에 대한 전원 전압의 공급이 정지될 때, GND(0V) 또는 회로(1202) 내의 트랜지스터(1209)가 오프가 되는 전위를 트랜지스터(1209)의 게이트에 연속적으로 입력한다. 예를 들어, 트랜지스터(1209)의 게이트가 저항 소자 등의 부하를 통하여 접지된다.
여기에 나타낸 것은, 스위치(1203)가 하나의 도전형을 갖는 트랜지스터(1213)(예를 들어, n채널형 트랜지스터)이고, 스위치(1204)가 상기 하나의 도전형과 반대의 도전형을 갖는 트랜지스터(1214)(예를 들어, p채널형 트랜지스터)인 예이다. 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(1203)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 온/오프 상태)은 트랜지스터(1213)의 게이트에 입력되는 제어 신호 RD에 의하여 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(1204)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 온/오프 상태)은 트랜지스터(1214)의 게이트에 입력되는 제어 신호 RD에 의하여 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 한쪽은 용량 소자(1208)의 한 쌍의 전극 중 한쪽 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분을 노드 M2라고 말한다. 트랜지스터(1210)의 소스 및 드레인 중 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어, GND 배선)에 전기적으로 접속되고, 이들의 다른 쪽은 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 쪽)는 전원 전위 VDD를 공급할 수 있는 배선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽), 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽), 논리 소자(1206)의 입력 단자, 및 용량 소자(1207)의 한 쌍의 전극 중 한쪽은 서로 전기적으로 접속된다. 여기서, 접속 부분을 노드 M1이라고 말한다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽에는 정전위가 공급될 수 있다. 예를 들어, 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽에는 저전원 전위(예를 들어, GND) 또는 고전원 전위(예를 들어, VDD)가 공급될 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어, GND 배선)에 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽에는 정전위가 공급될 수 있다. 예를 들어, 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽에는 저전원 전위(예를 들어, GND) 또는 고전원 전위(예를 들어, VDD)가 공급될 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어, GND 배선)에 전기적으로 접속된다.
용량 소자(1207) 및 용량 소자(1208)는 트랜지스터, 배선 등의 기생 용량을 적극적으로 이용하기만 하면, 제공할 필요는 없다.
제어 신호 WE가 트랜지스터(1209)의 게이트에 입력된다. 스위치(1203) 및 스위치(1204) 각각에 관해서는, 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 제어 신호 WE와 다른 제어 신호 RD에 의하여 선택된다. 스위치들 중 한쪽의 제 1 단자 및 제 2 단자가 도통 상태에 있으면, 스위치들 중 다른 쪽의 제 1 단자 및 제 2 단자는 비도통 상태에 있다.
회로(1201)에서 유지되는 데이터에 대응하는 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력된다. 도 20은 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력된 예를 도시한 것이다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력된 신호의 논리값은 논리 소자(1206)에 의하여 반전되고, 반전된 신호는 회로(1220)를 통하여 회로(1201)에 입력된다.
도 20의 예에서는, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력된 신호가 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되지만, 본 발명의 일 형태는 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 그 논리값이 반전되지 않고 회로(1201)에 입력되어도 좋다. 예를 들어, 입력 단자로부터 입력된 신호의 논리값의 반전에 의하여 얻어지는 신호가 유지되는 노드가 회로(1201)에 포함되면, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력된 신호를 노드에 입력할 수 있다.
도 20에서는, 트랜지스터(1209)를 제외한 기억 소자(1200)에 포함되는 트랜지스터 각각은, 산화물 반도체 외의 반도체를 사용하여 형성되는 막 또는 기판(1190)에 채널이 형성되는 트랜지스터가 될 수 있다. 예를 들어, 트랜지스터는 실리콘막 또는 실리콘 기판에 채널이 형성되는 트랜지스터가 될 수 있다. 또는, 기억 소자(1200)의 트랜지스터는 모두 채널이 산화물 반도체에 형성되는 트랜지스터가 될 수 있다. 또는, 기억 소자(1200)에는, 트랜지스터(1209) 외에도, 산화물 반도체에 채널이 형성되는 트랜지스터가 포함될 수 있고, 산화물 반도체 외의 반도체를 포함하는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터를 나머지 트랜지스터에 사용할 수 있다.
도 20의 회로(1201)로서, 예를 들어, 플립플롭 회로를 사용할 수 있다. 논리 소자(1206)로서, 예를 들어, 인버터 또는 클록드 인버터를 사용할 수 있다.
기억 소자(1200)에 전원 전압이 공급되지 않는 동안에는, 본 발명의 일 형태의 반도체 장치는, 회로(1201)에 저장된 데이터를 회로(1202)에 제공된 용량 소자(1208)에 의하여 유지할 수 있다.
채널이 산화물 반도체에 형성되는 트랜지스터의 오프 상태 전류는 매우 낮다. 예를 들어, 채널이 산화물 반도체에 형성되는 트랜지스터의 오프 상태 전류는, 채널이 결정성을 갖는 실리콘에 형성되는 트랜지스터의 오프 상태 전류보다 상당히 낮다. 따라서, 상기 트랜지스터가 트랜지스터(1209)로서 사용되는 경우, 용량 소자(1208)에 유지되는 신호는, 전원 전압이 기억 소자(1200)에 공급되지 않는 동안에도 오랫동안 유지된다. 따라서, 기억 소자(1200)는 전원 전압의 공급이 정지되어 있는 동안에도 저장된 내용(데이터)을 오랫동안 유지할 수 있다.
상술한 기억 소자는 스위치(1203) 및 스위치(1204)에 의하여 프리차지 동작을 수행하기 때문에, 전원 전압의 공급이 다시 시작된 후에, 회로(1201)가 원래의 데이터를 다시 유지하기에 요하는 시간을 단축할 수 있다.
회로(1202)에서는, 용량 소자(1208)에 의하여 유지된 신호가 트랜지스터(1210)의 게이트에 입력된다. 따라서, 기억 소자(1200)에 대한 전원 전압의 공급이 다시 시작된 후에, 용량 소자(1208)에 의하여 유지된 신호를, 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)에 대응하는 신호로 변환하여 회로(1202)로부터 판독할 수 있다. 결과적으로, 용량 소자(1208)에 의하여 유지된 신호에 대응하는 전위가 어느 정도 달라지더라도, 원래의 신호를 정확하게 판독할 수 있다.
프로세서에 포함되는 레지스터 또는 캐시 메모리 등의 기억 장치에 상술한 기억 소자(1200)를 사용함으로써, 기억 장치 내의 데이터가 전원 전압의 공급이 정지되는 것으로 인하여 손실되는 것을 방지할 수 있다. 또한, 전원 전압의 공급이 다시 시작된 직후에, 기억 소자는 전력의 공급이 정지되기 전의 상태와 같은 상태로 돌아갈 수 있다. 따라서, 프로세서 또는 프로세서에 포함되는 하나 또는 복수의 논리 회로에서, 짧은 시간이더라도 전력의 공급을 정지할 수 있다. 따라서, 소비 전력을 억제할 수 있다.
기억 소자(1200)를 예로서 CPU에 사용하였지만, 기억 소자(1200)는 DSP(digital signal processor), 커스텀 LSI, 또는 PLD(programmable logic device) 등의 LSI, 및 RF-ID(radio frequency identification)에도 사용할 수 있다.
<표시 장치>
이하에서는, 본 발명의 일 형태의 표시 장치의 구성예를 나타낸다.
[구성예]
도 21의 (A)는 본 발명의 일 형태의 표시 장치의 상면도이다. 도 21의 (B)는 액정 소자가 본 발명의 일 형태의 표시 장치의 화소에 사용된 화소 회로를 도시한 것이다. 도 21의 (C)는 유기 EL 소자가 본 발명의 일 형태의 표시 장치의 화소에 사용된 화소 회로를 도시한 것이다.
화소에 사용하는 트랜지스터로서 상술한 트랜지스터의 어느 것을 사용할 수 있다. 여기서, n채널형 트랜지스터를 사용하는 예를 나타낸다. 또한, 화소에 사용하는 트랜지스터와 같은 공정을 통하여 제작되는 트랜지스터를 구동 회로에 사용하여도 좋다. 따라서, 상술한 트랜지스터의 어느 것을 화소 또는 구동 회로에 사용함으로써, 표시 장치는 높은 표시 품질 및/또는 높은 신뢰성을 가질 수 있다.
도 21의 (A)는 액티브 매트릭스형 표시 장치의 예를 도시한 것이다. 화소부(5001), 제 1 주사선 구동 회로(5002), 제 2 주사선 구동 회로(5003), 및 신호선 구동 회로(5004)는 표시 장치의 기판(5000) 위에 제공된다. 화소부(5001)는 복수의 신호선을 통하여 신호선 구동 회로(5004)에 전기적으로 접속되고, 복수의 주사선을 통하여 제 1 주사선 구동 회로(5002) 및 제 2 주사선 구동 회로(5003)에 전기적으로 접속된다. 표시 소자를 포함하는 화소는, 주사선 및 신호선에 의하여 나누어지는 각 영역에 제공된다. 표시 장치의 기판(5000)은, FPC(flexible printed circuit) 등의 접속부를 통하여 타이밍 컨트롤 회로(컨트롤러 또는 컨트롤 IC라고도 함)에 전기적으로 접속된다.
제 1 주사선 구동 회로(5002), 제 2 주사선 구동 회로(5003), 및 신호선 구동 회로(5004)는 화소부(5001)가 형성되는 기판(5000) 위에 형성된다. 따라서, 표시 장치는 구동 회로가 따로따로 형성되는 경우에 비하여 낮은 비용으로 제작될 수 있다. 또한, 구동 회로가 따로따로 형성되는 경우, 배선 접속의 수가 증가된다. 구동 회로를 기판(5000) 위에 제공함으로써, 배선 접속의 수를 저감할 수 있다. 따라서, 신뢰성 및/또는 수율을 향상시킬 수 있다.
[액정 표시 장치]
도 21의 (B)는 화소의 회로 구성의 예를 도시한 것이다. 여기서는, VA 액정 표시 장치의 화소 등에 적용할 수 있는 화소 회로를 도시하였다.
이 화소 회로는 하나의 화소가 복수의 화소 전극을 포함하는 구조에 사용될 수 있다. 상기 화소 전극은 상이한 트랜지스터에 접속되고, 상기 트랜지스터는 상이한 게이트 신호에 의하여 구동될 수 있다. 따라서, 멀티 도메인 화소의 화소 전극 각각에 인가하는 신호를 독립적으로 제어할 수 있다.
트랜지스터(5016)의 주사선(5012) 및 트랜지스터(5017)의 주사선(5013)에 상이한 게이트 신호가 공급될 수 있도록 이들을 분리한다. 한편, 신호선(5014)은 트랜지스터(5016 및 5017)에 의하여 공유된다. 상술한 트랜지스터의 어느 것은 트랜지스터(5016 및 5017) 각각으로서 적절히 사용될 수 있다. 따라서, 액정 표시 장치는 높은 표시 품질 및/또는 높은 신뢰성을 가질 수 있다.
제 1 화소 전극은 트랜지스터(5016)에 전기적으로 접속되고, 제 2 화소 전극은 트랜지스터(5017)에 전기적으로 접속된다. 제 1 화소 전극 및 제 2 화소 전극은 분리된다. 제 1 전극 및 제 2 전극의 형상에는 특정한 한정은 없다. 예를 들어, 제 1 화소 전극은 V형상을 갖는다.
트랜지스터(5016)의 게이트 전극은 주사선(5012)에 전기적으로 접속되고, 트랜지스터(5017)의 게이트 전극은 주사선(5013)에 전기적으로 접속된다. 상이한 게이트 신호가 주사선(5012) 및 주사선(5013)에 공급되면, 트랜지스터(5016) 및 트랜지스터(5017)의 동작 타이밍이 달라질 수 있다. 결과적으로, 액정의 배향을 제어할 수 있다.
또한, 용량 소자는 용량선(5010), 유전체로서 기능하는 게이트 절연체, 및 제 1 화소 전극 또는 제 2 화소 전극에 전기적으로 접속되는 용량 전극을 사용하여 형성되어도 좋다.
화소 구조는 제 1 액정 소자(5018) 및 제 2 액정 소자(5019)가 하나의 화소에 제공되는 멀티 도메인 구조이다. 제 1 액정 소자(5018)는 제 1 화소 전극, 대향 전극, 및 이들 사이의 액정층을 포함한다. 제 2 액정 소자(5019)는 제 2 화소 전극, 대향 전극, 및 이들 사이의 액정층을 포함한다.
또한, 본 발명의 일 형태의 표시 장치의 화소 회로는 도 21의 (B)에 나타낸 것에 한정되지 않는다. 예를 들어, 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 논리 회로 등이 도 21의 (B)에 나타낸 화소 회로에 추가되어도 좋다.
[유기 EL 표시 장치]
도 21의 (C)는 화소의 회로 구성의 다른 예를 도시한 것이다. 여기서는, 유기 EL 소자를 사용한 표시 장치의 화소 구조를 나타낸다.
유기 EL 소자에서는, 발광 소자에 전압을 인가함으로써, 발광성 유기 화합물을 포함하는 층으로, 유기 EL 소자에 포함되는 한 쌍의 전극 중 한쪽으로부터 전자가 주입되고, 한 쌍의 전극 중 다른 쪽으로부터 정공이 주입되기 때문에, 전류가 흐른다. 전자 및 정공이 재결합되기 때문에, 발광성 유기 화합물이 여기(勵起)된다. 발광성 유기 화합물이 여기 상태로부터 기저(基底) 상태로 되돌아감으로써 광을 발한다. 이러한 메커니즘에 기초하여 이와 같은 발광 소자를 전류 여기형 발광 소자라고 한다.
도 21의 (C)는 화소 회로의 일례를 도시한 것이다. 여기서, 하나의 화소는 두 개의 n채널형 트랜지스터를 포함한다. 또한, 상술한 트랜지스터의 어느 것을 n채널형 트랜지스터로서 사용할 수 있다. 또한, 화소 회로에 디지털 시간 계조 구동을 채용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 채용하는 화소의 동작에 대하여 설명한다.
화소(5020)는 스위칭 트랜지스터(5021), 구동 트랜지스터(5022), 발광 소자(5024), 및 용량 소자(5023)를 포함한다. 스위칭 트랜지스터(5021)의 게이트 전극은 주사선(5026)과 접속되고, 스위칭 트랜지스터(5021)의 제 1 전극(소스 전극 및 드레인 전극 중 한쪽)은 신호선(5025)과 접속되고, 스위칭 트랜지스터(5021)의 제 2 전극(소스 전극 및 드레인 전극 중 다른 쪽)은 구동 트랜지스터(5022)의 게이트 전극과 접속된다. 구동 트랜지스터(5022)의 게이트 전극은 용량 소자(5023)를 통하여 전원선(5027)과 접속되고, 구동 트랜지스터(5022)의 제 1 전극은 전원선(5027)과 접속되고, 구동 트랜지스터(5022)의 제 2 전극은 발광 소자(5024)의 제 1 전극(화소 전극)과 접속된다. 발광 소자(5024)의 제 2 전극은 공통 전극(5028)에 대응한다. 공통 전극(5028)은 같은 기판 위에 제공되는 공통 전위선에 전기적으로 접속된다.
스위칭 트랜지스터(5021) 및 구동 트랜지스터(5022) 각각으로서, 상술한 트랜지스터의 어느 것을 적절히 사용할 수 있다. 이런 방식으로, 표시 품질 및/또는 신뢰성이 높은 유기 EL 표시 장치를 제공할 수 있다.
발광 소자(5024)의 제 2 전극(공통 전극(5028))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위는 전원선(5027)에 공급되는 고전원 전위보다 낮다. 예를 들어, 저전원 전위는 GND, 0V 등이 될 수 있다. 고전원 전위와 저전원 전위를 발광 소자(5024)의 순방향의 문턱 전압 이상으로 설정하고, 이 전위들의 차이를 발광 소자(5024)에 인가함으로써, 전류가 발광 소자(5024)에 공급되어 발광된다. 발광 소자(5024)의 순방향 전압이란, 원하는 휘도가 얻어지는 전압을 말하며, 적어도 순방향의 문턱 전압을 포함한다.
또한, 구동 트랜지스터(5022)의 게이트 용량이 용량 소자(5023) 대신에 사용될 수 있는 경우가 있고, 이로써 용량 소자(5023)를 생략할 수 있다. 구동 트랜지스터(5022)의 게이트 용량은 채널 형성 영역과 게이트 전극 사이에 형성되어도 좋다.
다음에, 구동 트랜지스터(5022)에 대한 신호 입력에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동 트랜지스터(5022)를 온 또는 오프로 하기 위한 비디오 신호를 구동 트랜지스터(5022)에 입력한다. 구동 트랜지스터(5022)를 선형 영역에서 동작시키기 위해서는, 전원선(5027)의 전압보다 높은 전압을 구동 트랜지스터(5022)의 게이트 전극에 인가한다. 또한, 전원선 전압과 구동 트랜지스터(5022)의 문턱 전압(Vth)의 합인 전압 이상의 전압을 신호선(5025)에 인가한다.
아날로그 계조 구동을 수행하는 경우, 발광 소자(5024)의 순방향 전압과 구동 트랜지스터(5022)의 문턱 전압(Vth)의 합인 전압 이상의 전압을 구동 트랜지스터(5022)의 게이트 전극에 인가한다. 구동 트랜지스터(5022)를 포화 영역에서 동작시키는 비디오 신호를 입력함으로써 발광 소자(5024)에 전류를 공급한다. 구동 트랜지스터(5022)를 포화 영역에서 동작시키기 위해서는, 전원선(5027)의 전위를 구동 트랜지스터(5022)의 게이트 전위보다 높게 설정한다. 아날로그 비디오 신호를 사용하면, 비디오 신호에 따라 전류를 발광 소자(5024)에 공급할 수 있고, 아날로그 계조 구동을 수행할 수 있다.
또한, 본 발명의 일 형태의 표시 장치에서, 화소의 구성은 도 21의 (C)에 나타낸 것에 한정되지 않는다. 예를 들어, 도 21의 (C)에 나타낸 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터, 논리 회로 등을 추가하여도 좋다.
상술한 트랜지스터의 어느 것을 도 21의 (A)~(C)에 나타낸 회로에 사용하는 경우, 소스 전극(제 1 전극)은 저전위 측과 전기적으로 접속되고, 드레인 전극(제 2 전극)은 고전위 측과 전기적으로 접속된다. 또한, 제어 회로 등에 의하여 제 1 게이트 전극의 전위를 제어하고, 위에서 예시한 전위, 예를 들어 소스 전극에 인가되는 전위보다 낮은 전위를 제 2 게이트 전극에 입력할 수 있다.
<전자 기기>
본 발명의 일 형태의 반도체 장치는 표시 장치, 퍼스널 컴퓨터, 기록 매체가 제공된 화상 재생 장치(대표적으로 DVD(digital versatile disc) 등의 기록 매체의 내용을 재생하고, 재생되는 화상을 표시하기 위한 디스플레이를 갖는 장치) 등에 사용할 수 있다. 본 발명의 일 형태의 반도체 장치를 갖출 수 있는 전자 기기의 다른 예로서는 휴대 전화, 휴대용 게임기를 포함하는 게임기, 휴대 데이터 단말, 전자 서적 리더(e-book reader), 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운티드 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기가 있다. 도 22의 (A)~(F)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 22의 (A)는, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 포함하는 휴대용 게임기를 도시한 것이다. 도 22의 (A)의 휴대용 게임기는 2개의 표시부(903 및 904)를 갖고 있지만, 휴대용 게임기에 포함되는 표시부의 수는 이에 한정되지 않는다.
도 22의 (B)는 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 연결부(915), 조작 키(916) 등을 포함하는 휴대 데이터 단말을 도시한 것이다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되고, 제 2 표시부(914)는 제 2 하우징(912)에 제공된다. 제 1 하우징(911)과 제 2 하우징(912)은 연결부(915)로 서로 접속되고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 연결부(915)로 변경 가능하다. 제 1 표시부(913)의 화상은 연결부(915)에서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라 전환되어도 좋다. 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 하나로서 위치 입력 기능을 갖는 표시 장치를 사용하여도 좋다. 또한, 표시 장치에 터치 패널을 제공함으로써 위치 입력 기능을 추가할 수 있다. 또는, 포토센서라고 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 위치 입력 기능을 추가할 수 있다.
도 22의 (C)는 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 포함하는 노트북 퍼스널 컴퓨터를 도시한 것이다.
도 22의 (D)는 하우징(931), 냉장고용 도어(932), 냉동고용 도어(933) 등을 포함하는 전기 냉장 냉동고를 도시한 것이다.
도 22의 (E)는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 연결부(946) 등을 포함하는 비디오 카메라를 도시한 것이다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 제 1 하우징(941)과 제 2 하우징(942)은 연결부(946)로 서로 접속되고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 연결부(946)로 변경 가능하다. 표시부(943)에 표시되는 화상은 연결부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환되어도 좋다.
도 22의 (F)는 차체(951), 차륜(952), 계기판(953), 라이트(954) 등을 포함하는 보통 자동차를 도시한 것이다.
400: 기판, 401: 절연체, 402: 절연체, 404: 도전체, 406: 반도체, 406a: 반도체층, 406b: 반도체층, 406c: 반도체층, 408: 절연체, 410: 절연체, 412: 절연체, 413: 도전체, 416: 도전체, 416a: 도전체, 416b: 도전체, 416c: 도전체, 418: 절연체, 424a: 도전체, 424b: 도전체, 424c: 도전체, 426a: 도전체, 426b: 도전체, 426c: 도전체, 438: 절연체, 439: 절연체, 450: 반도체 기판, 452: 절연체, 454: 도전체, 456: 영역, 460: 영역, 462: 절연체, 464: 절연체, 466: 절연체, 468: 절연체, 470: 영역, 474a: 영역, 474b: 영역, 476a: 도전체, 476b: 도전체, 478a: 도전체, 478b: 도전체, 478c: 도전체, 480a: 도전체, 480b: 도전체, 480c: 도전체, 490: 트랜지스터, 500: 기판, 501: 절연체, 502: 절연체, 504: 도전체, 506: 반도체, 508: 절연체, 510: 절연체, 512: 절연체, 513: 도전체, 516: 도전체, 516a: 도전체, 516b: 도전체, 518: 절연체, 524a: 도전체, 524b: 도전체, 526a: 도전체, 526b: 도전체, 538: 절연체, 539: 절연체, 590: 트랜지스터, 901: 하우징, 902: 하우징, 903: 표시부, 904: 표시부, 905: 마이크로폰, 906: 스피커, 907: 조작 키, 908: 스타일러스, 911: 하우징, 912: 하우징, 913: 표시부, 914: 표시부, 915: 연결부, 916: 조작 키, 921: 하우징, 922: 표시부, 923: 키보드, 924: 포인팅 디바이스, 931: 하우징, 932: 냉장고용 도어, 933: 냉동고용 도어, 941: 하우징, 942: 하우징, 943: 표시부, 944: 조작 키, 945: 렌즈, 946: 연결부, 951: 차체, 952: 차륜, 953: 계기판, 954: 라이트, 1189: ROM 인터페이스, 1190: 기판, 1191: ALU, 1192: ALU 컨트롤러, 1193: 인스트럭션 디코더, 1194: 인터럽트 컨트롤러, 1195: 타이밍 컨트롤러, 1196: 레지스터, 1197: 레지스터 컨트롤러, 1198: 버스 인터페이스, 1199: ROM, 1200: 기억 소자, 1201: 회로, 1202: 회로, 1203: 스위치, 1204: 스위치, 1206: 논리 소자, 1207: 용량 소자, 1208: 용량 소자, 1209: 트랜지스터, 1210: 트랜지스터, 1213: 트랜지스터, 1214: 트랜지스터, 1220: 회로, 2100: 트랜지스터, 2200: 트랜지스터, 3001: 배선, 3002: 배선, 3003: 배선, 3004: 배선, 3005: 배선, 3200: 트랜지스터, 3300: 트랜지스터, 3400: 용량 소자, 5000: 기판, 5001: 화소부, 5002: 주사선 구동 회로, 5003: 주사선 구동 회로, 5004: 신호선 구동 회로, 5010: 용량선, 5012: 주사선, 5013: 주사선, 5014: 신호선, 5016: 트랜지스터, 5017: 트랜지스터, 5018: 액정 소자, 5019: 액정 소자, 5020: 화소, 5021: 스위칭 트랜지스터, 5022: 구동 트랜지스터, 5023: 용량 소자, 5024: 발광 소자, 5025: 신호선, 5026: 주사선, 5027: 전원선, 5028: 공통 전극.
본 출원은 2014년 3월 28일에 일본 특허청에 출원된 일련 번호 2014-069534의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (9)

  1. 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 트랜지스터는,
    제 1 절연층;
    상기 제 1 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 제 2 절연층으로서, 상기 제 2 절연층은 개구를 갖는, 상기 제 2 절연층;
    게이트 전극으로서, 상기 게이트 전극의 제 1 부분이 상기 개구에 제공된, 상기 게이트 전극; 및
    상기 산화물 반도체층과 상기 게이트 전극 사이에 제공된 게이트 절연층을 포함하고,
    상기 트랜지스터의 채널 길이 방향에 평행한 단면에서, 상기 개구의 폭은 상기 산화물 반도체층의 폭보다 작고,
    상기 제 1 절연층은 상기 산화물 반도체층과 중첩되는 제 1 영역 및 상기 산화물 반도체층과 중첩되지 않는 제 2 영역을 포함하고,
    상기 제 1 절연층의 상기 제 1 영역의 두께는 상기 제 1 절연층의 상기 제 2 영역의 두께보다 두껍고,
    상기 트랜지스터의 채널 폭 방향에 평행한 상기 단면에서, 상기 게이트 전극은 상기 제 1 절연층의 상기 제 2 영역과 중첩되는 제 2 부분을 갖고,
    상기 게이트 전극의 상기 제 2 부분의 저면은 상기 산화물 반도체층의 저면 아래에 위치하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 산화물 반도체층은 섬-형상의 산화물 반도체층인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 산화물 반도체층은 In-M-Zn 산화물을 포함하는, 반도체 장치.
  4. 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 트랜지스터는,
    제 1 절연층;
    상기 제 1 절연층 위의 제 1 산화물 반도체층;
    상기 제 1 산화물 반도체층 위의 제 2 산화물 반도체층;
    상기 제 2 산화물 반도체층 위의 제 2 절연층으로서, 상기 제 2 절연층은 개구를 포함하는, 상기 제 2 절연층;
    게이트 전극으로서, 상기 게이트 전극의 제 1 부분이 상기 개구에 제공된, 상기 게이트 전극; 및
    상기 제 2 산화물 반도체층과 상기 게이트 전극 사이에 위치하는 게이트 절연층을 포함하고,
    상기 트랜지스터의 채널 길이 방향에 평행한 단면에서, 상기 개구의 폭은 상기 제 1 산화물 반도체층의 폭보다 작고,
    상기 제 1 절연층은 상기 제 1 산화물 반도체층과 중첩되는 제 1 영역 및 상기 제 1 산화물 반도체층과 중첩되지 않는 제 2 영역을 포함하고,
    상기 제 1 절연층의 상기 제 1 영역의 두께는 상기 제 1 절연층의 상기 제 2 영역의 두께보다 두껍고,
    상기 트랜지스터의 채널 폭 방향에 평행한 상기 단면에서, 상기 게이트 전극은 상기 제 1 절연층의 상기 제 2 영역과 중첩되는 제 2 부분을 갖고,
    상기 게이트 전극의 상기 제 2 부분의 저면은 상기 제 1 산화물 반도체층의 저면 아래에 위치하는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층의 각각은 In-M-Zn 산화물을 포함하는, 반도체 장치.
  6. 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 트랜지스터는,
    제 1 절연층;
    상기 제 1 절연층 위의 제 1 산화물 반도체층;
    상기 제 1 산화물 반도체층 위의 제 2 산화물 반도체층;
    상기 제 2 산화물 반도체층 위의 제 2 절연층으로서, 상기 제 2 절연층은 개구를 포함하는, 상기 제 2 절연층;
    게이트 전극으로서, 상기 게이트 전극의 제 1 부분이 상기 개구에 제공된, 상기 게이트 전극;
    상기 제 2 산화물 반도체층과 상기 게이트 전극 사이에 위치하는 게이트 절연층; 및
    상기 제 2 산화물 반도체층과 상기 게이트 절연층 사이에 위치하는 제 3 산화물 반도체층을 포함하고,
    상기 트랜지스터의 채널 길이 방향에 평행한 단면에서, 상기 개구의 폭은 상기 제 1 산화물 반도체층의 폭보다 작고,
    상기 제 1 절연층은 상기 제 1 산화물 반도체층과 중첩되는 제 1 영역 및 상기 제 1 산화물 반도체층과 중첩되지 않는 제 2 영역을 포함하고,
    상기 제 1 절연층의 상기 제 1 영역의 두께는 상기 제 1 절연층의 상기 제 2 영역의 두께보다 두껍고,
    상기 트랜지스터의 채널 폭 방향에 평행한 상기 단면에서, 상기 게이트 전극은 상기 제 1 절연층의 상기 제 2 영역과 중첩되는 제 2 부분을 갖고,
    상기 게이트 전극의 상기 제 2 부분의 저면은 상기 제 1 산화물 반도체층의 저면 아래에 위치하는, 반도체 장치.
  7. 제 4 항 또는 제 6 항에 있어서,
    상기 제 1 산화물 반도체층은 섬-형상의 산화물 반도체층인, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층의 각각은 In-M-Zn 산화물을 포함하는, 반도체 장치.
  9. 제 3 항, 제 5 항, 및 제 8 항 중 어느 한 항에 있어서,
    M은 알루미늄, 갈륨, 이트륨, 및 주석으로 이루어진 군에서 선택되는, 반도체 장치.
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