CN103348464B - 半导体装置及其制造方法 - Google Patents

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Abstract

现有的DRAM为了保持数据而需要每隔几十毫秒进行刷新工作，因此导致耗电量的增大。此外，由于频繁地切换晶体管的导通状态和截止状态，晶体管的劣化成为问题。上述问题随着存储容量增大和晶体管微型化的进展而变得明显。提供一种晶体管，该晶体管包含氧化物半导体并具有用于栅电极的沟槽及用于元件隔离的沟槽的沟槽结构。即使将源电极与漏电极之间的距离设定得较窄，通过适当地设定用于栅电极的沟槽的深度，可以抑制短沟道效应。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体集成电路的微型化技术。在本说明书所公开的发明的范畴内，作为构成半导体集成电路的部件，除了使用硅半导体而形成的元件以外，还包括使用化合物半导体而形成的元件。作为其一个例子公开有使用氧化物半导体而形成的元件。
背景技术
作为半导体存储装置，动态RAM（DRAM：DynamicRandomAccessMemory：动态随机存取存储器）是公知的产品，目前被使用于各种电子设备中。作为DRAM关键部件的存储单元包括用来写入及读出的晶体管和电容器。
DRAM与其他半导体集成电路同样，其电路图案根据比例定律而被微型化，但是以前一般认为将设计规则设定为100nm或以下是很难的。其原因之一是，当将晶体管的沟道长度设定为100nm或以下时，由于短沟道效应，穿通电流容易流过，从而使晶体管失去作为开关元件的功能，这被认为是一个问题。为了防止穿通电流流过，可以对硅衬底掺杂高浓度的杂质。但是，如果进行该处理，则在源极与衬底之间或在漏极与衬底之间容易流过结漏电流，结果会使储存保持特性降低。因此，上述处理作为该问题的解决办法是不合适的。
鉴于上述问题，提出了如下方法：通过在存储单元中形成三维晶体管，在缩小一个存储单元所占的面积的同时，将晶体管的实效的沟道长度维持为不产生短沟道效应的程度。例如有如下结构：在形成晶体管的沟道部分的区域中形成U形的纵长沟槽，沿着该沟槽的壁面形成栅极绝缘膜，并且将栅电极埋入该沟槽中（参照参考文献1）。
在将这种结构用于其沟道部分的晶体管中，由于电流在源区与漏区之间绕路地沿着沟槽部分流过，因此实效的沟道长度变长。因而，这提供了如下有益效果：缩小在存储单元中晶体管所占的面积，同时可以抑制短沟道效应。
[参考文献]
[参考文献1]
KinamKim，“Technologyforsub-50nmDRAMandNANDFlashManufacturing”，InternationalElectronDevicesMeeting，2005.IEDMTechnicalDigest，2005年12月，p.333-336
发明内容
然而，现有的DRAM为了保持数据而需要每隔几十毫秒进行刷新工作，因此导致耗电量的增大。此外，由于频繁地切换晶体管的导通状态和截止状态，晶体管的劣化成为问题。上述问题随着存储容量增大和晶体管微型化的进展而变得明显。
因此，本发明的目的之一在于提供能够改善半导体存储装置中的数据保持特性的技术。另外，本发明的目的之一在于提供能够在改善半导体存储装置中的数据保持特性的同时降低耗电量的技术。
为了达到上述目的，通过使用具有氧化物半导体（OS：OxideSemiconductor）的晶体管，尤其使用具有氧化物半导体的MOS晶体管来构成电路，具体而言，构成半导体存储装置。这种氧化物半导体是实际上本征的半导体。因此，这种半导体具有关态电流极低的优点。
通过使用具有氧化物半导体的晶体管，可以使刷新工作的间隔长于现有的DRAM，而可以实现耗电量的降低。此外，每单位时间的晶体管的导通状态和截止状态的切换次数被降低，所以可以使这种晶体管的使用寿命长于现有的DRAM。
即使在使用氧化物半导体层的晶体管中，如果推进晶体管的微型化，则也有可能导致短沟道效应。于是，提出使用氧化物半导体层的新颖的晶体管结构。
本发明的一个实施方式是一种半导体装置，包括：在绝缘层中的第一沟槽及第二沟槽；接触于第一沟槽的底面及内壁面的氧化物半导体层；氧化物半导体层上的栅极绝缘层；栅极绝缘层上的栅电极；以及填充第二沟槽的绝缘层，其中，栅极绝缘层位于第二沟槽的底面及内壁面上，栅电极填充第一沟槽。第一沟槽为栅电极用沟槽，而第二沟槽为元件隔离用沟槽。另外，第一沟槽的顶面形状为条纹形状或棒状，而第二沟槽的顶面形状为格子形状、条纹形状或棒状。
在上述结构中，半导体装置还可以具有接触于氧化物半导体层的源电极或漏电极。
在上述结构中，为了提高晶体管的可靠性，栅极绝缘层可以接触并覆盖氧化物半导体层的侧面。
优选将上述氧化物半导体层的厚度设定为1nm或以上且100nm或以下，上述氧化物半导体层可以为结晶氧化物半导体层。通过使用结晶氧化物半导体层，可以提供可靠性高的半导体装置，其中抑制因可见光或紫外光的照射引起的晶体管的电特性变化。并且，该结晶氧化物半导体层既不是单晶结构，又不是非晶结构，而是具有c轴取向的结晶氧化物半导体膜（CAxisAlignedCrystallineOxideSemiconductor；也称为CAAC-OS膜）。CAAC-OS膜不是完全的单晶，也不是完全的非晶。CAAC-OS膜是在非晶相中含有结晶部的结晶-非晶混合相结构的氧化物半导体膜。注意，在很多情况下，该结晶部的尺寸为被容纳在一边短于100nm的立方体内的尺寸。在使用透射电子显微镜（TEM:TransmissionElectronMicroscope）而获取的观察图像中，CAAC-OS膜中的非晶部与结晶部的边界不明确。另外，在利用TEM时，不能观察到CAAC-OS膜中的晶界（grainboundary）。因此，在CAAC-OS膜中，起因于晶界的电子迁移率降低被抑制。
在包括在CAAC-OS膜中的各结晶部中，c轴在平行于被形成CAAC-OS膜的表面的法线向量或CAAC-OS膜的表面的法线向量的方向上一致，在从垂直于ab面的方向看时具有三角形或六角形的原子排列，且在从垂直于c轴的方向看时，金属原子排列为层状或者金属原子和氧原子排列为层状。注意，不同结晶部的a轴及b轴的方向也可以彼此不同。在本说明书中，在只记载“垂直”时，包括85°至95°的范围。另外，在只记载“平行”时，包括-5°至5°的范围。
在CAAC-OS膜中，结晶部的分布未必均匀。例如，在CAAC-OS膜的形成过程中，在从氧化物半导体膜的表面一侧进行结晶生长时，与被形成氧化物半导体膜的表面近旁相比，有时在氧化物半导体膜的表面近旁结晶部所占的比例高。另外，通过对CAAC-OS膜添加杂质，有时在该杂质添加区中结晶部非晶化。因为包括在CAAC-OS膜中的结晶部的c轴在平行于被形成CAAC-OS膜的表面的法线向量或CAAC-OS膜的表面的法线向量的方向上一致，所以有时根据CAAC-OS膜的形状（被形成CAAC-OS膜的表面的截面形状或CAAC-OS膜的表面的截面形状）c轴朝向彼此不同的方向。注意，在形成CAAC-OS膜时，结晶部的c轴方向是平行于被形成CAAC-OS膜的表面的法线方向或CAAC-OS膜的表面的法线方向的方向。通过进行成膜或通过在成膜之后进行加热处理等晶化处理来形成结晶部。
使用CAAC-OS膜的晶体管可以降低因照射可见光或紫外光而产生的电特性变动。因此，该晶体管的可靠性高。
上述氧化物半导体层的沟道长度方向的截面形状为沿着第一沟槽的截面形状弯曲的形状，即U字形状，并且第一沟槽的深度越深晶体管的沟道长度越长。当氧化物半导体层为结晶氧化物半导体层时，其包含如下结晶，该结晶具有大致垂直于U字形状的氧化物半导体层的表面的c轴。
本说明书中公开的沟槽结构的晶体管，即使源电极与漏电极之间的距离较窄，通过适当地设定第一沟槽的深度，可以抑制短沟道效应。
由此，达到了如下目的：改善半导体存储装置中的数据保持特性；以及改善半导体存储装置中的数据保持特性，同时降低耗电量。
附图说明
图1A至图1C是本发明的一个实施方式的截面图及俯视图；
图2A至图2C是本发明的一个实施方式的截面示意图；
图3A和图3B是本发明的一个实施方式的截面图及电路图；
图4是本发明的一个实施方式的截面图；
图5A和图5B是本发明的一个实施方式的半导体装置的电路图及示意图；
图6是本发明的一个实施方式的截面图；
图7A和图7B是用于计算的结构截面图及计算结果；
图8A和图8B是用于计算的结构截面图及计算结果；
图9A和图9B是用于计算的结构截面图及计算结果；
图10A和10B是本发明的一个实施方式的电路图；
图11是本发明的一个实施方式的便携式设备的方框图；
图12是本发明的一个实施方式的半导体装置的方框图；
图13是本发明的一个实施方式的电子书阅读器的方框图。
具体实施方式
下面，参照附图对本发明的实施方式进行详细说明。注意，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是本发明的方式和详细内容可以被变换为各种形式。另外，本发明不应该被解释为仅限于以下所示的实施方式的记载内容。
实施方式1
在本实施方式中，参照图1A至1C、图2A至2C对本发明的一个实施方式的晶体管的结构及其制造方法进行说明。图1A示出晶体管162的沟道长度方向的截面图的一例。图1B示出与晶体管162和晶体管163之间的元件隔离区165垂直的截面图的一例。图1C示出晶体管162和晶体管163的俯视图的一例。注意，图1B是晶体管162的沟道宽度方向的截面图的一部分，相当于沿着图1C中的虚线D1-D2切割的截面。图1A相当于沿着图1C中的虚线A1-A2切割的截面。
首先，在半导体衬底上利用氧化膜形成绝缘层130。然后,在该绝缘层130中形成多个沟槽（也称为槽）。然后,以覆盖该沟槽的方式形成氧化物半导体层144。沟槽可以使用公知的技术来形成,在本实施方式中形成深度大约为0.4μm的沟槽。另外,通过进行一次或多次蚀刻步骤来形成用于栅电极的沟槽。
半导体衬底可以使用SOI衬底、形成有包括MOSFET结构的晶体管的驱动电路的半导体衬底、形成有电容的半导体衬底等。
由于绝缘层130与氧化物半导体层144接触，因此优选在层（块（bulk）中含有至少超过化学计量比的大量的氧。例如，当将氧化硅膜用于绝缘层130时，其组成式为SiO2+α（α>0）。通过使用这种绝缘层130，可以对氧化物半导体层144供应氧，从而可以提高特性。
可以将氧化物半导体层144的厚度设定为1nm至100nm，并可以适当地使用溅射法、MBE（MolecularBeamEpitaxy：分子束外延）法、CVD法、脉冲激光堆积法、ALD（AtomicLayerDeposition：原子层堆积）法、涂敷法、印刷法等。另外，还可以使用在大致垂直于溅射靶材表面设置多个衬底表面的状态下进行成膜的溅射设备，即所谓的CP溅射设备（ColumnarPlasmaSputteringsystem：柱形等离子体溅射系统）形成氧化物半导体层144。
作为氧化物半导体层144的材料，含有选自In、Ga、Sn及Zn中的至少一个元素。例如，可以使用：四元金属氧化物的In-Sn-Ga-Zn-O类氧化物半导体；三元金属氧化物的In-Ga-Zn-O类氧化物半导体、In-Sn-Zn-O类氧化物半导体、In-Al-Zn-O类氧化物半导体、Sn-Ga-Zn-O类氧化物半导体、Al-Ga-Zn-O类氧化物半导体、Sn-Al-Zn-O类氧化物半导体；二元金属氧化物的In-Zn-O类氧化物半导体、Sn-Zn-O类氧化物半导体、Al-Zn-O类氧化物半导体、Zn-Mg-O类氧化物半导体、Sn-Mg-O类氧化物半导体、In-Mg-O类氧化物半导体、In-Ga-O类氧化物半导体；以及单元金属氧化物的In-O类氧化物半导体、Sn-O类氧化物半导体、Zn-O类氧化物半导体等。另外，也可以使上述氧化物半导体中的任一包含In、Ga、Sn、Zn以外的元素，例如SiO2。作为稳定剂优选具有铝（Al）。
作为其它稳定剂，可以具有选自镧（La）、铈（Ce）、镨（Pr）、钕（Nd）、钐（Sm）、铕（Eu）、钆（Gd）、铽（Tb）、镝（Dy）、钬（Ho）、铒（Er）、铥（Tm）、镱（Yb）、镥（Lu）中的一种或多种镧系元素。
例如In-Ga-Zn-O类氧化物半导体是指具有铟（In）、镓（Ga）和锌（Zn）的氧化物半导体，对In、Ga、Zn的比率没有限制。另外，也可以包含In、Ga、Zn以外的金属元素。
氧化物半导体层可以使用由化学式InMO3（ZnO）m（m>0）表示的薄膜。这里，M表示选自Zn、Ga、Al、Mn和Co中的一种或多种金属元素。例如，M可以为Ga、Ga及Al、Ga及Mn或Ga及Co等。
当作为氧化物半导体使用In-Zn-O类材料时，将所使用的靶材的组成比以原子比设定为In:Zn=50:1至1:2（换算为摩尔比则为In2O3:ZnO=25:1至1:4），优选为In:Zn=20:1至1:1（换算为摩尔比则为In2O3:ZnO=10:1至1:2），更优选为In:Zn=15:1至1.5:1（换算为摩尔比则为In2O3:ZnO=15:2至3:4）。例如，在用来形成其原子比为In:Zn:O=X:Y:Z的In-Zn-O类氧化物半导体的靶材中，满足Z＞1.5X+Y的关系。
作为氧化物半导体层144的材料，优选使用包含In且具有c轴取向的结晶氧化物半导体。作为得到具有c轴取向的结晶氧化物半导体的方法，可以举出三个方法：第一个方法是通过将成膜温度设定为400℃至450℃形成氧化物半导体层144，由此沿着图2A所示的箭头的方向进行c轴取向；第二个方法是在形成薄的氧化物半导体膜之后，对该膜进行200℃至700℃的加热处理，由此沿着图2B所示的箭头的方向进行c轴取向；第三个方法是在形成第一薄氧化物半导体膜之后，对该膜进行200℃至700℃的加热处理，然后形成第二氧化物半导体膜，由此沿着图2C所示的箭头的方向进行c轴取向。
如图2A、图2B以及图2C所示，不管采用上述哪一种方法，都可以使结晶在垂直于氧化物半导体层144的非平坦表面的方向上生长，从而可以得到实现了c轴取向的结晶氧化物半导体。
接着，以与氧化物半导体层144接触的方式形成用作源电极或漏电极的电极142a、142b。电极142a、电极142b可以使用金属材料诸如钼、钛、钽、钨、铝、铜、铬、钕、钪等或以上述金属材料为主要成分的合金材料形成。
另外，为了保护电极142a、142b，形成绝缘层143a、143b。接着，使用CMP（ChemicalMechanicalPolishing：化学机械抛光）等进行平坦化处理。当进行该平坦化处理时，绝缘层143a、143b用作缓冲层而防止电极142a、142b被削掉。
接着，形成用于沟道长度方向元件隔离的沟槽和用于沟道宽度方向元件隔离的沟槽。这些用于元件隔离的沟槽既可以采用连续的顶面图案形状，也可以采用分离的顶面图案形状。在本实施方式中，通过形成沟槽来划分氧化物半导体层，所以在图1C中采用连续顶面图案形状（格子状）作为这些的沟槽图案。当在沟道宽度方向上形成用于元件隔离的沟槽时，还可以分离电极142a和电极142b。注意，对形成用于元件隔离的沟槽的时序没有特别的限制。另外，只要可以充分地实现元件隔离，用于元件隔离的沟槽的深度就不限定为如下深度，在所述深度处，使得其底部的水平位置与用于栅电极的沟槽的底部的水平位置相同。通过使用于元件隔离的沟槽的底部的水平位置深于用于栅电极的沟槽的底部的水平位置，可以确保元件隔离。
接着，形成覆盖氧化物半导体层144、用作源电极或漏电极的电极142a及142b、绝缘层143a及143b的一部分的栅极绝缘层146。另外，在沟道长度方向的用于元件隔离的沟槽的内壁及底部、在沟道宽度方向的用于元件隔离的沟槽的内壁及底部上形成栅极绝缘层146。
可以将栅极绝缘层146的厚度设定为1nm至100nm，并可以适当地利用溅射法、MBE法、CVD法、脉冲激光淀积法、ALD法、涂敷法、印刷法等。另外，还可以使用在大致垂直于溅射靶材表面设置多个衬底表面的状态下进行成膜的溅射设备，即所谓的CP溅射设备形成栅极绝缘层146。
栅极绝缘层146可以使用如下材料形成：氧化硅膜；氧化镓膜；氧化铝膜；氮化硅膜；氧氮化硅膜；氧氮化铝膜；氮氧化硅膜。栅极绝缘层146优选在接触氧化物半导体层144的部分含有氧。尤其是，与氧化物半导体层144接触的绝缘膜优选在其层中（块中）至少有超过化学计量比的大量的氧。例如，当将氧化硅膜用于栅极绝缘层146时，其组成式为SiO2+α（α>0）。在本实施方式中，将SiO2+α（α>0）的氧化硅膜用于栅极绝缘层146。通过将这种氧化硅膜用于栅极绝缘层146，可以对氧化物半导体层144供应氧，从而可以提高特性。并且，优选考虑到所制造的晶体管的尺寸或栅极绝缘层146的台阶覆盖性来形成栅极绝缘层146。
另外，通过作为栅极绝缘层146的材料使用如下高k材料可以降低栅极泄漏电流：氧化铪；氧化钇；硅酸铪（HfSixOy（x>0、y>0））；添加有氮的硅酸铪（HfSixOyNz（x>0、y>0、z>0））；铝酸铪（HfAlxOy（x>0、y>0））等。另外，栅极绝缘层146既可以采用单层结构，又可以采用叠层结构。
然后，以填充用于栅电极的沟槽的方式在栅极绝缘层146上形成栅电极148a。栅电极148a可以使用钼、钛、钽、钨、铝、铜、铬、钕、钪等金属材料或以上述金属材料为主要成分的合金材料形成。栅电极148a既可以采用单层结构，又可以采用叠层结构。
作为接触于栅极绝缘层146的栅电极148a中的一层，使用含有氮的金属氧化物。具体而言，使用含有氮的In-Ga-Zn-O膜、含有氮的In-Sn-O膜、含有氮的In-Ga-O膜、含有氮的In-Zn-O膜、含有氮的Sn-O膜、含有氮的In-O膜、金属氮化膜（InN、SnN等）。这些膜各具有5电子伏特或以上的功函数，优选具有5.5电子伏特或以上的功函数。当将这些膜用于栅电极时，可以使晶体管的阈值电压向正方向漂移，从而可以实现所谓的常断的开关元件。
通过完成在用于栅电极的沟槽中形成栅电极148a的步骤来形成具有沟槽结构的晶体管162。
接着，形成覆盖栅电极148a、148b的绝缘层149。绝缘层149优选使用台阶覆盖性良好的绝缘膜。绝缘层149可以使用如下材料形成：氧化硅膜；氧化镓膜；氧化铝膜；氮化硅膜；氧氮化硅膜；氧氮化铝膜；氮氧化硅膜。在本实施方式中，将氧化铝膜用作绝缘层149的材料。在图1A及图1B中，以与氧化物半导体层144的侧面接触的方式形成栅极绝缘层146，而且形成绝缘层149。从而，在本实施方式中，通过使用SiO2+α（α>0）的氧化硅膜覆盖氧化物半导体层144的侧面并使用氧化铝膜覆盖氧化硅膜，来防止氧从氧化硅膜扩散且穿过绝缘层149。
在形成绝缘层149之后，通过CVD法等形成用来填充用于元件隔离的沟槽的绝缘层150。通过在用于元件隔离的沟槽中填充绝缘层150，形成了元件隔离区161、165。注意，通过在形成绝缘层150之前在用于元件隔离的沟槽中层叠栅极绝缘层146、绝缘层149，可以使绝缘层150填充的区域变小，而可以顺利地将绝缘层150填充到该区域中。然后，使用CMP等进行平坦化处理来得到图1A及图1B所示的结构。
如图1B所示，在晶体管162的栅电极148a与相邻的晶体管163的栅电极148b之间也填充有绝缘层150，使得可以防止在栅电极之间产生短路。另外，如图1A所示，在沟道长度方向上在用作晶体管162的源电极或漏电极的电极与用作相邻的晶体管的源电极或漏电极的电极之间的空间也填充有绝缘层150，使得可以防止源电极或漏电极产生短路。
沿着沟槽的内壁而形成有晶体管的沟道，且即使沟道形成区不平坦也可以使载流子沿着结晶氧化物半导体层（CAAC）的In-O-In-O顺利地流过。在本实施方式中，以接触于0.4μm的沟槽的内壁的方式形成氧化物半导体层144，因此沟道长度大约为0.8μm或以上。通过使沟道长度为0.8μm或以上，可以实现常断的晶体管，也可以防止产生短沟道效应。另外，通过采用沟槽结构，可以缩小晶体管的平面面积，从而可以实现高集成化。
实施方式2
图3A和图3B示出了包括图1A至图1C所示的晶体管162的半导体装置的一例，该半导体装置即使在没有电力供应的情况下也能够保持存储数据，并且对写入次数也没有限制。
晶体管162的断态电流小，所以通过使用这种晶体管能够长期保持存储数据。换言之，可以使刷新工作的频率极低，所以可以充分降低耗电量。
图3A示出半导体装置的截面图的一例。
图3A所示的半导体装置在其下部具有包含第一半导体材料的晶体管160，并且在其上部具有包含第二半导体材料的晶体管162。注意，晶体管162与实施方式1所说明的晶体管162为同一晶体管，所以在图3A和图3B中，对与图1A相同的部分使用相同的附图标记而进行说明。
这里，第一半导体材料和第二半导体材料优选为不同的材料。例如，可以将氧化物半导体以外的半导体材料（硅等）用作第一半导体材料，而将氧化物半导体用作第二半导体材料。使用氧化物半导体以外的材料的晶体管容易进行高速工作。另一方面，使用氧化物半导体的晶体管由于其特性而能够长期保持电荷。
虽然是以上述晶体管都是n沟道型晶体管的情况来进行说明，但是当然也可以使用p沟道型晶体管。由于所公开的发明的技术本质在于：将氧化物半导体用于晶体管162以保持数据，因此不一定必需要将半导体装置的具体结构如用于半导体装置的材料或半导体装置的结构等限定于在此所示的结构。
图3A所示的晶体管160具有：设置在包含半导体材料（例如，硅等）的衬底100中的沟道形成区116；以夹持沟道形成区116的方式设置的杂质区120；接触杂质区120的金属化合物区124；设置在沟道形成区116上的栅极绝缘层108；以及设置在栅极绝缘层108上的栅电极110。
电极126与晶体管160的金属化合物区124的一部分连接。在此，电极126用作晶体管160的源电极或漏电极。另外，在衬底100上以围绕晶体管160的方式形成元件隔离绝缘层，并且以覆盖晶体管160的方式形成绝缘层130。注意，为了实现高集成化，优选如图3A所示，晶体管160不具有侧壁绝缘层。然而，在重视晶体管160的特性的情况下，也可以在栅电极110的侧面形成侧壁绝缘层，并使杂质区120包含杂质浓度不同的区域。
如图3A所示，晶体管162包含氧化物半导体层144并具有沟槽结构。
在此，氧化物半导体层144优选通过被充分地去除氢等杂质或被供应足够的氧而被高纯度化。具体而言，例如，将氧化物半导体层144的氢浓度设定为5×1019原子/cm3或以下，优选设定为5×1018原子/cm3或以下，更优选设定为5×1017原子/cm3或以下。注意，上述氧化物半导体层144中的氢浓度是利用二次离子质谱分析法（SIMS：SecondaryIonMassSpectrometry）测量的。如此，在氢浓度被充分降低而被高纯度化，并通过被供给足够的氧来降低起因于氧缺乏的能隙中的缺陷能级的氧化物半导体层144中，载流子浓度低于1×1012/cm3，优选低于1×1011/cm3，更优选低于1.45×1010/cm3。例如，室温（25℃）下的断态电流（在此，每单位沟道宽度（1μm））为100zA（1zA（仄普托安培）为1×10-21A）或以下，优选为10zA或以下。如此，通过采用i型化（本征化）或实质上i型化的氧化物半导体，可以得到断态电流特性极为优越的晶体管162。
另外，在图3A所示的晶体管162中，为了抑制由于微型化而产生的元件之间的泄漏，设置元件隔离区161。而且，虽然使用被加工为岛状并且小于由元件隔离区161围绕的区域的氧化物半导体层144，但是如实施方式1所说明，也可以采用在形成用于元件隔离的沟槽之前氧化物半导体层144没有被加工为岛状的结构。在不将氧化物半导体层加工为岛状的情况下，可以防止由于加工时的蚀刻氧化物半导体层144受到污染。当然，当不将氧化物半导体层加工为岛状时，可以减少工序数。另外，当使用被加工为小于由元件隔离区161围绕的区域的岛状的氧化物半导体层144时，不需要通过形成用于元件隔离的沟槽来分离氧化物半导体层，所以可以使用于元件隔离的沟槽的底部的水平位置浅于用于栅电极的沟槽的底部的水平位置。或者，可以减小用于元件隔离的沟槽的总面积。
在晶体管162上设置有绝缘层151，在绝缘层151上设置有电连接于栅电极148a的电极153。并且，在电极153上设置有绝缘层152。在设置在栅极绝缘层146、绝缘层150、绝缘层151、绝缘层152等中的开口中设置有电极154，并且在绝缘层152上形成有连接于电极154的布线156。注意，在图3A中，虽然使用电极126及电极154使金属化合物区124、电极142b和布线156相互连接，但是所公开的发明不局限于此。例如，也可以使电极142b直接接触于金属化合物区124。或者，也可以使布线156直接接触于电极142b。
接着，图3B示出了对应于图3A的电路结构的一例。注意，在电路图中，为了表示使用氧化物半导体的晶体管，在晶体管旁边附上了“OS”的符号。
在图3B中，第一布线（1stLine）与晶体管160的源电极电连接，第二布线（2ndLine）与晶体管160的漏电极电连接。第三布线（3rdLine）与晶体管162的源电极和漏电极中的一个电连接，并且第四布线（4thLine）与晶体管162的栅电极电连接。晶体管160的栅电极以及晶体管162的源电极和漏电极中的另一个与电容器164的一个电极电连接，第五布线（5thLine）与电容器164的另一个电极电连接。
电容器164可以通过与晶体管160或晶体管162相同的工艺形成有一对电极和夹持在该一对电极之间的成为介电质的绝缘层。注意，本发明不局限于通过与晶体管160或晶体管162相同的工艺形成电容器164，也可以将电容器164的层另行设置在晶体管162的上方。例如，也可以将沟槽型电容器或叠层型电容器另行形成在晶体管162的上方或晶体管160的下方，来以三维层叠而实现高集成化。
在图3B所示的半导体装置中，通过发挥能够保持晶体管160的栅电极的电位的特点，可以如下所示那样进行数据的写入、保持以及读出。
对数据的写入及保持进行说明。首先，将第四布线的电位设定为使晶体管162成为导通状态的电位，来使晶体管162成为导通状态。由此，对晶体管160的栅电极及电容器164施加第三布线的电位。也就是说，对晶体管160的栅电极施加指定的电荷（写入）。在此，将施加不同的电位的两种电荷（以下称为Low电平电荷、High电平电荷）中的一种施加到晶体管160的栅电极。然后，通过将第四布线的电位设定为使晶体管162成为截止状态的电位，来使晶体管162成为截止状态，而保持施加到晶体管160的栅电极的电荷（保持）。
另外，也可以设置背栅电极，优选通过对背栅电极施加电压来确实地实现晶体管162的常断。
本实施方式可以与实施方式1自由地组合。
实施方式3
在本实施方式中，参照图4说明使用图1A至图1C所示的晶体管162的半导体装置，该半导体装置即使在没有电力供应的情况下也能够保持存储数据，对写入次数也没有限制，并具有与实施方式2所示的结构不同的结构。
图4所示的半导体装置在其下部具有使用第一半导体材料的晶体管350，并且在其上部具有使用第二半导体材料的晶体管162。虽然在上部及下部使用半导体材料设置有多个晶体管，但是以晶体管350及晶体管162为代表而进行说明。注意，沿着线B1-B2被切割的图4相当于垂直于晶体管的沟道长度方向的截面图。
这里，第一半导体材料和第二半导体材料优选为不同的材料。例如，可以将氧化物半导体以外的半导体材料（硅等）用作第一半导体材料，并将氧化物半导体用作第二半导体材料。使用氧化物半导体以外的材料的晶体管容易进行高速工作。另一方面，使用氧化物半导体的晶体管由于其特性而能够长期保持电荷。
上部的使用第二半导体材料的晶体管162与实施方式1及实施方式2所记载的晶体管162是同一晶体管，所以在图4中，对与图1A相同的部分使用相同的附图标记。
这里，对下部的使用第一半导体材料的晶体管350进行说明。
晶体管350具有：半导体衬底310；栅极绝缘层314；半导体层316；导电层318；保护绝缘层320；侧壁绝缘层322；杂质区324；以及绝缘层326。另外，半导体层316及导电层318用作栅电极，并且杂质区324用作源区或漏区。
另外，与晶体管350邻接有STI（ShallowTrenchIsolation:浅沟槽隔离）区312。
STI区312的形成方法如下：首先，在半导体衬底310上的所希望的区域中形成保护绝缘膜并进行蚀刻来形成沟槽（也称为槽）；在形成沟槽之后，通过将绝缘介电膜填充于沟槽中来形成STI区312。绝缘介电膜可以使用氧化硅膜、氮化硅膜等。
接着，进行晶体管350的详细说明。晶体管350的栅极绝缘层314的形成方法如下：在将绝缘膜形成在形成有STI区312的半导体衬底310上之后，对所希望的位置进行图案形成和蚀刻，从而在半导体衬底310中形成与STI区312不同深度的沟槽；然后，在氧气氛下进行加热处理来将沟槽中的半导体衬底310氧化，而可以形成栅极绝缘层314。
在形成栅极绝缘层314之后，使用LPCVD法等形成硅膜。注意，对该硅膜进行n+或p+的掺杂处理或加热处理等来形成多晶硅膜，由此形成具有高导电性的半导体层。然后，在该半导体层上通过溅射法等来形成金属膜。金属膜可以使用：钨；钛；钴；镍；含有钨、钛、钴、镍的合金膜；金属氮化膜；硅化物膜等。然后，通过对该金属膜上的所希望的区域进行图案形成并进行蚀刻来形成导电层318。另外，通过将导电层318用作掩模而对半导体层进行蚀刻，可以形成半导体层316。注意，导电层318和半导体层316用作晶体管350的栅电极。
接着，在导电层318上形成保护绝缘层320。保护绝缘层320可以通过使用等离子体CVD法等形成氧化硅膜、氮化硅膜等，并且对所希望的区域进行图案形成和蚀刻处理来形成。
接着，通过以覆盖半导体衬底310及保护绝缘层320的方式通过等离子体CVD法等形成氮化硅膜并进行回蚀，由此可以形成侧壁绝缘层322。
接着，将保护绝缘层320及侧壁绝缘层322用作掩模而进行掺杂处理来形成杂质区324。注意，作为掺杂物可以使用硼或磷等，并且可以根据所使用的掺杂物而适当地形成n+区、p+区等作为杂质区324。注意，各杂质区324用作晶体管350的源区或漏区。
接着，以覆盖杂质区324、保护绝缘层320以及侧壁绝缘层322的方式形成绝缘层326。绝缘层326可以使用通过等离子体CVD法等来形成的氧化硅膜等来形成。
接着，在绝缘层326的所希望的区域中设置开口部并形成电连接于杂质区324的连接电极325及连接电极331。注意，在形成连接电极325及连接电极331之后，可以进行使绝缘层326、连接电极325以及连接电极331的表面平坦化的CMP处理等。
接着，在绝缘层326、连接电极325以及连接电极331上使用溅射法等形成导电膜并对所希望的区域进行图案形成和蚀刻来形成电极328及电极332。电极328及电极332的材料可以适当地使用钨、铜、钛等。
接着，在绝缘层326、电极328以及电极332上形成绝缘层329。绝缘层329可以使用与绝缘层326同样的材料及方法形成。
通过如上工序可以形成设置有使用第一半导体材料的晶体管350的半导体衬底310。
在此，对下部的使用第一半导体材料的晶体管350与上部的使用第二半导体材料的晶体管162的连接关系进行说明。
晶体管350通过杂质区324、连接电极325、电极328、连接电极330电连接到晶体管162。另一方面，晶体管350通过杂质区324、连接电极331、电极332、连接电极334、电极336、连接电极338电连接到布线156。
另外，晶体管350的栅电极（即半导体层316及导电层318）电连接到晶体管162的源电极。注意，在图4中，晶体管350的栅电极与晶体管162的源电极的连接未图示但在三维方向上是连接着的。
如上所述，形成在上部的多个存储单元由使用氧化物半导体的晶体管形成。由于使用氧化物半导体的晶体管的断态电流小，因此通过使用这种晶体管，能够长期保持存储数据。换言之，可以使刷新工作的频率极低，所以可以充分降低耗电量。另一方面，在外围电路中使用氧化物半导体以外的半导体材料。作为氧化物半导体以外的半导体材料例如可以使用硅、锗、硅锗、碳化硅或砷化镓等，优选使用单晶半导体。使用这种半导体材料的晶体管能够进行充分高速的工作。从而，通过利用使用氧化物半导体以外的材料的晶体管，能够顺利实现被要求高速工作的各种电路（如逻辑电路、驱动电路等）。
如上所述，通过将具备使用氧化物半导体以外的材料的晶体管（换言之，能够进行充分高速的工作的晶体管）的外围电路以及具备使用氧化物半导体的晶体管（作更广义解释，其断态电流充分小的晶体管）的存储电路设置为一体，能够实现具有新颖特征的半导体装置。另外，通过采用外围电路和存储电路的叠层结构，可以实现半导体装置的集成化。
本实施方式可以与其他实施方式所记载的结构自由地组合而实施。
实施方式4
在本实施方式中，参照图5A和5B及图6说明使用图1A至1C所示的晶体管162的半导体装置，该半导体装置即使在没有电力供应的情况下也能够保持存储数据，对写入次数也没有限制，并具有与实施方式2及实施方式3所示的结构不同的结构
图5A示出半导体装置的电路结构的一例，图5B是示出半导体装置的一例的示意图。首先对图5A所示的半导体装置进行说明，接着对图5B所示的半导体装置进行说明。
在图5A所示的半导体装置中，位线BL与晶体管162的源电极或漏电极电连接，字线WL与晶体管162的栅电极电连接，并且晶体管162的源电极或漏电极与电容器254的第一端子电连接。
使用氧化物半导体的晶体管162具有断态电流极小的特征。因此，通过使晶体管162成为截止状态，可以在极长时间保持电容器254的第一端子的电位（或累积在电容器254中的电荷）。另外，使用氧化物半导体的晶体管162还具有不容易导致短沟道效应的优点。
接着，说明对图5A所示的半导体装置（存储单元250）进行数据的写入及保持的情况。
首先，通过将字线WL的电位设定为使晶体管162成为导通状态的电位，来使晶体管162成为导通状态。由此，将位线BL的电位施加到电容器254的第一端子（写入）。然后，通过将字线WL的电位设定为使晶体管162成为截止状态的电位，来使晶体管162成为截止状态，由此保持电容器254的第一端子的电荷（保持）。
由于晶体管162的断态电流极小，所以能够长期保持电容器254的第一端子的电位（或累积在电容器中的电荷）。
接着，对数据的读出进行说明。当晶体管162成为导通状态时，处于浮动状态的位线BL与电容器254彼此电连接，于是，在位线BL与电容器254之间电荷被再次分配。其结果是，位线BL的电位发生变化。位线BL的电位的变化量根据电容器254的第一端子的电位（或累积在电容器254中的电荷）而变化。
例如，在以V为电容器254的第一端子的电位，以C为电容器254的电容，以CB为位线BL所具有的电容（以下也称为位线电容），并且以VB0为电荷被再次分配之前的位线BL的电位的条件下，电荷被再次分配之后的位线BL的电位成为(CB*VB0+C*V)/(CB+C)。由此可知，当假设存储单元250处于电容器254的第一端子的电位为V1或V0（V1>V0）的两个状态时，保持电位V1时的位线BL的电位(=(CB*VB0+C*V1)/(CB+C))高于保持电位V0时的位线BL的电位(=(CB*VB0+C*V0)/(CB+C))。
然后，通过比较位线BL的电位与指定的电位，可以读出数据。
如此，图5A所示的半导体装置可以利用晶体管162的断态电流极小的特征长期保持累积在电容器254中的电荷。换言之，因为不需要进行刷新工作，或者，可以使刷新工作的频率极低，所以可以充分降低耗电量。另外，即使在没有电力供给的情况下也可以长期保持存储数据。
接着对图5B所示的半导体装置进行说明。
图5B所示的半导体装置在其上部具备具有多个图5A所示的存储单元250作为存储元件的存储单元阵列251，在其下部具备用作使存储单元阵列251工作所需要的外围电路253。
通过采用图5B所示的结构，可以将外围电路253设置在存储单元阵列251的下方，从而可以实现半导体装置的微型化。
接着，参照图6对图5B所示的半导体装置的具体结构进行说明。
图6所示的半导体装置在其上部具有存储单元452，并且在其下部具有外围电路400。下部的外围电路400具有使用第一半导体材料的晶体管450，并且在上部形成的存储单元452具有使用第二半导体材料的晶体管162。注意，沿着线C1-C2的图6相当于垂直于晶体管的沟道长度方向的截面图。
这里，第一半导体材料和第二半导体材料优选为不同的材料。例如，可以将氧化物半导体以外的半导体材料（硅等）用作第一半导体材料，而将氧化物半导体作用作第二半导体材料。使用氧化物半导体以外的材料的晶体管容易进行高速工作。另一方面，使用氧化物半导体的晶体管由于其特性而能够长期保持电荷。
上部的使用第二半导体材料的晶体管162与实施方式1至实施方式3所记载的晶体管162是同一晶体管，所以在图6中，对与图1A相同的部分使用相同的附图标记而省略详细说明。这里，对下部的使用第一半导体材料的晶体管450进行说明。
图6中的晶体管450具有：形成在包括半导体材料（例如，硅等）的衬底402中的沟道形成区404；以夹持沟道形成区404的方式设置的杂质区406及高浓度杂质区408（将这些区域统称为杂质区）；接触于高浓度杂质区408的金属化合物区410；形成在沟道形成区404上的栅极绝缘层411；以接触于栅极绝缘层411的方式设置的栅电极412；电连接于杂质区的源电极或漏电极418a以及源电极或漏电极418b。
在此，在栅电极412的侧面设置有侧壁绝缘层414。此外，在衬底402上以围绕晶体管450的方式设置有元件隔离绝缘层403，并且以覆盖晶体管450的方式设置有层间绝缘层420及层间绝缘层422。源电极或漏电极418a以及源电极或漏电极418b通过形成在层间绝缘层420及层间绝缘层422中形成的开口电连接到金属化合物区410。换言之，源电极或漏电极418a以及源电极或漏电极418b通过金属化合物区410电连接到高浓度杂质区408及杂质区406。另外，为了实现晶体管450的高度集成化等，有时不形成侧壁绝缘层414。另外，在层间绝缘层422上设置有连接电极层424a、连接电极层424b以及连接电极层424c，该连接电极层424a、连接电极层424b以及连接电极层424c电连接到晶体管450的源电极或漏电极418a以及源电极或漏电极418b，并且通过使用绝缘层425覆盖层间绝缘层422、连接电极层424a、连接电极层424b以及连接电极层424c来实现平坦化。
连接电极层424c利用连接电极426电连接到电极428。注意,电极428由与晶体管162的源电极及漏电极同一个层形成。另外,布线156利用连接电极430电连接到电极428。通过利用连接电极层424c、连接电极426、电极428、连接电极430以及布线156，可以实现外围电路400与存储单元452之间的电连接等。
此外，图6所示的半导体装置例示了通过利用连接电极层424c、电极428连接存储单元452和外围电路400的结构，但是本发明不局限于该结构。也可以在存储单元452和外围电路400之间设置两个或以上的布线层及电极。
如上所述，在上部形成的存储单元由使用氧化物半导体的晶体管形成。由于使用氧化物半导体的晶体管的断态电流小，因此通过使用这种晶体管，能够长期保持存储数据。换言之，可以使刷新工作的频率极低，所以可以充分降低耗电量。另一方面，在外围电路中使用氧化物半导体以外的半导体材料。作为氧化物半导体以外的半导体材料例如可以使用硅、锗、硅锗、碳化硅或砷化镓等，优选使用单晶半导体。使用这种半导体材料的晶体管能够进行充分高速的工作。从而，通过利用使用氧化物半导体以外的材料的晶体管，能够顺利实现被要求高速工作的各种电路（如逻辑电路、驱动电路等）。
如上所述，通过将具有使用氧化物半导体以外的材料的晶体管（换言之，能够进行充分高速的工作的晶体管）的外围电路以及具有使用氧化物半导体的晶体管（作更广义解释，其断态电流十分小的晶体管）的存储电路一起提供，能够实现具有新颖特征的半导体装置。另外，通过采用外围电路和存储电路的叠层结构，可以实现半导体装置的集成化。
本实施方式可以与其他实施方式所记载的结构自由地组合而实施。
实施方式5
在本实施方式中，参照图10A和10B、图11至图13对将上述实施方式所说明的半导体装置应用于移动电话、智能手机、电子书阅读器等移动设备的例子进行说明。
在移动电话、智能手机、电子书阅读器等移动设备中，为了暂时储存图像数据而使用SRAM或DRAM。使用SRAM或DRAM是因为快闪存储器响应速度慢而不适于处理图像。另一方面，当将SRAM或DRAM用于图像数据的暂时储存时，有如下特征。
如图10A所示，在一般的SRAM中，一个存储单元包括晶体管801至晶体管806的六个晶体管，并且由X译码器807和Y译码器808驱动这些晶体管。晶体管803和晶体管805以及晶体管804和晶体管806分别构成反相器，能够实现高速驱动。然而，由于一个存储单元包括六个晶体管，所以有存储单元面积大的缺点。在将设计规则的最小尺寸设定为F的情况下，SRAM的存储单元面积一般为100至150F2。因此，SRAM是各种存储器中每个比特单价最高的。
另一方面，在DRAM中，如图10B所示，存储单元包括晶体管811和存储电容器812，并且由X译码器813和Y译码器814驱动这些元件。由于一个单元由一个晶体管和一个电容构成，所以所占的面积小。DRAM的存储单元面积一般为10F2或以下。但是，DRAM需要一直进行刷新工作，因此即使在不进行改写的情况下也消耗电力。
相对于此，上述实施方式所说明的半导体装置的存储单元面积为10F2左右，并且不需要频繁的刷新工作。从而，能够缩小存储单元面积，还能够降低耗电量。
另外，图11是移动设备的方框图。图11所示的移动设备具有：RF电路901；模拟基带电路902；数字基带电路903；电池904；电源电路905；应用处理器906；快闪存储器910；显示器控制器911；存储电路912；显示器913；触摸传感器919；音频电路917；以及键盘918等。显示器913具有：显示部914；源极驱动器915；以及栅极驱动器916。应用处理器906具有：CPU（CentralProcessingUnit:中央处理器）907；DSP（DigitalSignalProcessor：数字信号处理器）908；以及接口909（IF909）。存储电路912一般由SRAM或DRAM构成，通过将上述实施方式所说明的半导体装置用于该部分，能够以高速进行数据的写入和读出，能够长期保持存储数据，还能够充分降低耗电量。
另外，图12是将上述任意实施方式所说明的半导体装置用于显示器的存储电路950的例子。图12所示的存储电路950具有：存储器952；存储器953；开关954；开关955；以及存储器控制器951。存储电路950连接于显示器控制器956以及显示器957：显示器控制器956用来读出及控制从信号线输入的图像数据（输入图像数据）、储存在存储器952及存储器953中的数据（存储图像数据）；显示器957根据来自显示器控制器956的信号来进行显示。
首先，通过应用处理器（未图示）形成图像数据（输入图像数据A）。该输入图像数据A通过开关954被储存在存储器952中。然后，将储存在存储器952中的图像数据（存储图像数据A）通过开关955及显示器控制器956发送到显示器957而在显示器957上进行显示。
在输入图像数据A没有变化时,存储图像数据A一般以30至60Hz左右的频率从存储器952通过开关955由显示器控制器956读出。
另外,例如在使用者进行了改写画面的操作时(即在输入图像数据A有变化时),应用处理器形成新的图像数据(输入图像数据B)。该输入图像数据B通过开关954被储存在存储器953中。在该期间存储图像数据A也继续定期性地通过开关955从存储器952被读出。当在存储器953中储存完新的图像（存储图像数据B）时，由显示器957的下一个帧开始读出存储图像数据B，并且将该存储图像数据B通过开关955及显示器控制器956发送到显示器957而在显示器957中进行显示。该读出一直持续直到下一个新的图像数据储存到存储器952中。
如上所述，通过由存储器952及存储器953交替进行图像数据的写入和图像数据的读出，来进行显示器957的显示。另外,存储器952、存储器953不局限于两个不同的存储器，也可以将一个存储器分割而使用。通过将上述实施方式所说明的半导体装置用于存储器952及存储器953，能够以高速进行数据的写入和读出，能够长期保持存储数据，还能够充分降低耗电量。
另外，图13是电子书阅读器的方框图。图13所示的电子书阅读器具有：电池1001；电源电路1002；微处理器1003；快闪存储器1004；音频电路1005；键盘1006；存储电路1007；触摸屏1008；显示器1009；以及显示器控制器1010。
在此，可以将上述实施方式所说明的半导体装置用于图13的存储电路1007。存储电路1007具有暂时保持书籍内容的功能。例如，使用者有可能使用高亮功能。使用者在看电子书时，有时需要对某个部分做标记。该标记功能被称为高亮功能，即通过改变显示颜色；划下划线；将文字改为粗体字；改变文字的字体等，来使该部分与周围不一样而突出表示。高亮功能就是将使用者所指定的部分的数据储存而保持的功能。当将该数据长期保持时，也可以将该数据拷贝到快闪存储器1004。在此情况下，也通过采用上述实施方式所说明的半导体装置，而能够以高速进行数据的写入和读出，能够长期保持存储数据，还能够充分降低耗电量。
如上所述，本实施方式所示的移动设备安装有根据上述实施方式的半导体装置。因此，能够实现以高速进行数据的读出、长期保持存储数据且充分降低耗电量的移动设备。
本实施方式所示的结构及方法等可以与其他实施方式所记载的结构及方法等自由地组合而实施。
实例1
在本实例中，为了确定实施方式1所示的沟槽结构的晶体管是否导致短沟道效应而进行计算。
在计算中使用Synopsys公司制造的器件模拟软件SentaurusDevice。
图7A示出用来计算的结构及各个部件的尺寸。栅极绝缘层的厚度为5nm，氧化物半导体层的厚度为5nm，并且用于栅电极的沟槽的深度为0.4μm。图7A示出沟槽的底部的长度（沟道长度方向的长度）为90nm，且源电极和漏电极之间的距离（沟道长度方向的长度）为110nm的沟槽结构的晶体管。氧化物半导体层的材料使用In-Ga-Zn-O类氧化物半导体（带隙为3.15eV，电子亲和力为4.6eV，电子迁移率为10cm2/Vs），接触于氧化物半导体层的电极（源电极及漏电极）的功函数为4.6eV，并且栅电极的功函数为5.5eV。图7B示出对该沟槽结构的晶体管的Vg-Id特性（Vds=1V，温度为27℃）进行计算的结果。
图8A示出沟槽的底部的长度（沟道长度方向的长度）为60nm，源电极和漏电极之间的距离（沟道长度方向的长度）为80nm的沟槽结构的晶体管。图8B示出除了沟槽的底部的长度及源电极和漏电极之间的距离以外为与图7B同样条件的计算结果。
图9A示出沟槽的底部的长度（沟道长度方向的长度）为30nm，源电极和漏电极之间的距离（沟道长度方向的长度）为50nm的沟槽结构的晶体管。图9B示出除了沟槽的底部的长度及源电极和漏电极之间的间隔以外与为图7B同样条件的计算结果。
从计算结果可知：图7A、图8A以及图9A的结构的所有晶体管的特性大致相等。各个晶体管的阈值电压（Vth）为0.8V，亚阈值摆幅（S值）为60mV/dec，都是很优秀的数值。
从这些计算结果可知：即使将源电极和漏电极之间的距离（沟道长度方向的长度）缩短到50nm，也可以得到良好的晶体管特性，而没有呈现阈值的负漂移或S值的增大等短沟道效应。
为了比较，不使用沟槽结构的晶体管而使用平面型的晶体管结构来进行了同样的计算。当将源电极和漏电极之间的距离（沟道长度方向的长度）缩短时，沟道长度也变短，而导致阈值的负漂移或S值的增大等短沟道效应，再者，还观察到对栅极施加负的偏压时的泄漏电流（断态电流）的增大。
与该用来比较的计算结果相比，图7B、图8B以及图9B的计算结果是优秀的。通过采用实施方式1所示的晶体管结构，即使缩短源电极和漏电极之间的间隔（沟道长度方向的长度），由于实效的沟道长度的变化小，所以不会导致短沟道效应，从而可以抑制断态电流。其结果，能够制造保持特性良好的存储单元。
符号说明
100：衬底；108：栅极绝缘层；110：栅电极；116：沟道形成区；120：杂质区；124：金属化合物区；126：电极；130：绝缘层；142a，142b：电极：143a，143b：绝缘层；144：氧化物半导体层；146：栅极绝缘层；148a，148b：栅电极；149：绝缘层；150：绝缘层；151：绝缘层；152：绝缘层；153：电极；154：电极；156：布线；160：晶体管；161：元件隔离区；162：晶体管；163：晶体管；164：电容器；165：元件隔离区；250：存储单元；251：存储单元阵列；253：外围电路；254：电容器；310：半导体衬底；312：STI区；314：栅极绝缘层；316：半导体层；318：导电层；320：保护绝缘层；322：侧壁绝缘层；324：杂质区；325：连接电极；326：绝缘层；328：电极；329：绝缘层；330：连接电极；331：连接电极；332：电极；334：连接电极；336：电极；338：连接电极；350：晶体管；400：外围电路；402：衬底；403：元件隔离绝缘层；404：沟道形成区；406：杂质区；408：高浓度杂质区；410：金属化合物区；411：栅极绝缘层；412：栅电极；414：侧壁绝缘层；418a：源电极或漏电极；418b：源电极或漏电极；420：层间绝缘层；422：层间绝缘层；424a：连接电极层；424b：连接电极层；424c：连接电极层；425：绝缘层；426：连接电极；428：电极；430：连接电极；450：晶体管；452：存储单元；801：晶体管；803：晶体管；804：晶体管；805：晶体管；806：晶体管；807：X译码器；808：Y译码器；811：晶体管；812：存储电容器；813：X译码器；814：Y译码器；901：RF电路；902：模拟基带电路；903：数字基带电路；904：电池；905：电源电路；906：应用处理器；907：CPU；908：DSP；909：接口；910：快闪存储器；911：显示器控制器；912：存储电路；913：显示器；914：显示部；915：源极驱动器；916：栅极驱动器；917：音频电路；918：键盘；919：触摸传感器；950：存储电路；951：存储器控制器；952：存储器；953：存储器；954：开关；955：开关；956：显示器控制器；957：显示器；1001：电池；1002：电源电路；1003：微处理器；1004：快闪存储器；1005：音频电路；1006：键盘；1007：存储电路；1008：触摸屏；1009：显示器；1010：显示器控制器
本申请基于2011年1月26日提交到日本专利局的日本专利申请No.2011-014627，通过引用将其完整内容并入在此。

Claims (21)

1.一种半导体装置，包括：
第一绝缘层；
在所述第一绝缘层中的沟槽；
与所述沟槽的内壁面接触的氧化物半导体层；
与所述氧化物半导体层相邻的栅极绝缘层；
在所述沟槽中且与所述氧化物半导体层相邻的栅电极，在所述氧化物半导体层与所述栅电极之间夹有所述栅极绝缘层；以及
位于所述氧化物半导体层上并与所述氧化物半导体层电连接的源电极和漏电极，
其中，所述栅电极的一部分位于所述源电极和所述漏电极上。
2.根据权利要求1所述的半导体装置，还包括：
在所述栅极绝缘层与所述源电极和所述漏电极之间的第二绝缘层。
3.根据权利要求1所述的半导体装置，
其中，所述内壁面至少包括所述沟槽的底面。
4.一种半导体装置，包括：
第一绝缘层；
在所述第一绝缘层中的第一沟槽；
与所述第一绝缘层接触的氧化物半导体层，其中所述氧化物半导体层包括：
与所述第一沟槽的第一侧壁相邻的第一区；
与所述第一沟槽的底面相邻的第二区；以及
与所述第一沟槽的第二侧壁相邻的第三区，其中所述第一沟槽的第一侧壁与所述第一沟槽的第二侧壁相对，
在所述第一绝缘层的第一区上的源电极，该源电极电连接到所述氧化物半导体层；
在所述第一绝缘层的第二区上的漏电极，该漏电极电连接到所述氧化物半导体层，其中所述第一沟槽位于所述第一绝缘层的所述第一区与所述第一绝缘层的所述第二区之间；
与所述氧化物半导体层相邻的栅极绝缘层；以及
在所述第一沟槽中且与所述氧化物半导体层相邻的栅电极，在所述氧化物半导体层与所述栅电极之间夹有所述栅极绝缘层，
其中，所述栅电极的一部分位于所述源电极和所述漏电极上。
5.根据权利要求4所述的半导体装置，还包括：
在所述第一绝缘层中的第二沟槽；以及
填充所述第二沟槽的第二绝缘层。
6.一种半导体装置，包括：
第一绝缘层；
在所述第一绝缘层中的第一沟槽；
在所述第一绝缘层中的第二沟槽；
与所述第一沟槽的内壁面接触的氧化物半导体层；
与所述氧化物半导体层相邻的第二绝缘层，其中所述第二绝缘层与所述第二沟槽的内壁面相邻；
在所述第一沟槽中且与所述氧化物半导体层相邻的栅电极，在所述氧化物半导体层与所述栅电极之间夹有所述第二绝缘层；以及
填充所述第二沟槽的第三绝缘层，
其中，所述栅电极的顶面高度与所述第三绝缘层的顶面高度一致。
7.根据权利要求6所述的半导体装置，还包括在所述第二沟槽中的第四绝缘层，
其中，所述第四绝缘层位于所述第二绝缘层和所述第三绝缘层之间。
8.根据权利要求6所述的半导体装置，还包括：
与所述氧化物半导体层接触的源电极和漏电极；以及
在所述第二绝缘层与所述源电极和所述漏电极之间的第四绝缘层。
9.一种半导体装置，包括：
半导体衬底；
在所述半导体衬底中的第一沟槽；
在所述半导体衬底中的杂质区；
与所述第一沟槽的内壁面接触的第一栅极绝缘层；
在所述第一沟槽中且在所述第一栅极绝缘层上的第一栅电极；
在所述第一栅电极和所述半导体衬底上的第一绝缘层；
在所述第一绝缘层上的第二绝缘层；
在所述第二绝缘层中的第二沟槽；
与所述第二沟槽的内壁面接触的氧化物半导体层；
与所述氧化物半导体层相邻的第三绝缘层；以及
在所述第二沟槽中且与所述氧化物半导体层相邻的第二栅电极，在所述氧化物半导体层与所述第二栅电极之间夹有所述第三绝缘层。
10.根据权利要求9所述的半导体装置，还包括：
在所述第二绝缘层中的第三沟槽，其中所述第三绝缘层与所述第三沟槽的内壁面相邻；以及
填充所述第三沟槽的第四绝缘层。
11.根据权利要求9所述的半导体装置，还包括与所述氧化物半导体层接触的源电极和漏电极，
其中，所述源电极和所述漏电极电连接到所述第一栅电极。
12.根据权利要求9所述的半导体装置，
其中，所述第一栅电极包括半导体层和在所述半导体层上的导电层。
13.根据权利要求9所述的半导体装置，还包括：
在所述第一栅电极上的保护绝缘层；以及
与所述第一栅电极和所述保护绝缘层的侧面接触的侧壁绝缘层。
14.根据权利要求10所述的半导体装置，
其中，所述第三沟槽的底部的水平位置深于所述第二沟槽的底部的水平位置。
15.一种半导体装置，包括：
包含具有半导体材料的晶体管的电路；以及
在所述电路上且与该电路电连接的存储器，该存储器包括：
第一绝缘层；
在所述第一绝缘层中的第一沟槽；
与所述第一沟槽的内壁面接触的氧化物半导体层；
与所述氧化物半导体层相邻的第二绝缘层；以及
在所述第一沟槽中且与所述氧化物半导体层相邻的栅电极，在所述氧化物半导体层与所述栅电极之间夹有所述第二绝缘层，
其中，所述半导体材料与所述氧化物半导体层的材料不同。
16.根据权利要求15所述的半导体装置，还包括：
在所述第一绝缘层中的第二沟槽，其中所述第二绝缘层与所述第二沟槽的内壁面相邻；以及
填充所述第二沟槽的第三绝缘层。
17.根据权利要求6或15所述的半导体装置，还包括与所述氧化物半导体层接触的源电极和漏电极。
18.根据权利要求1、4、6、9和15中任意一项所述的半导体装置，
其中，所述氧化物半导体层具有U形的截面形状，以及
其中，所述氧化物半导体层包含结晶，该结晶具有垂直于所述氧化物半导体层的表面的c轴。
19.根据权利要求15所述的半导体装置，
其中，所述内壁面至少包括所述第一沟槽的底面。
20.根据权利要求6、10和16中任意一项所述的半导体装置，
其中，所述第一沟槽的所述内壁面至少包括所述第一沟槽的底面，以及
其中，所述第二沟槽的所述内壁面至少包括所述第二沟槽的底面。
21.根据权利要求6或16所述的半导体装置，
其中，所述第二沟槽的底部的水平位置深于所述第一沟槽的底部的水平位置。
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