JP7474712B2 - 半導体装置 - Google Patents

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Description

特許法第30条第2項適用 [刊行物名] international ELECTRON DEVICES meeting 2018 TECHNICAL DIGEST, 312-315 発行年月日 平成30年12月1日 [集会名] 2018 IEEE International Electron Devices Meeting 開催日 平成30年12月1日-5日
本発明の一態様は、トランジスタ、半導体装置、および電子機器に関する。また、本発明の一態様は、半導体装置の作製方法に関する。また、本発明の一態様は、半導体ウエハ、およびモジュールに関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置(液晶表示装置、発光表示装置など)、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関するものである。
近年では電子機器の小型化、軽量化に伴い、トランジスタなどを高密度に集積した集積回路の要求が高まっている。トランジスタを高密度に集積する手段の一つとして、トランジスタの微細化に対する開発が進められている。しかしながら、トランジスタを微細化することで、短チャネル効果が発現する懸念がある。
トランジスタの微細化による短チャネル効果の発現を抑制するために、半導体基板表面に設けたU字型の溝にチャネルを形成することで、チャネル長が実効的に長くなる半導体装置が開示されている(特許文献1参照)。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路(IC)や画像表示装置(単に表示装置とも表記する。)のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
特開平9-148576
電子機器の小型化、軽量化に伴い、電子機器が有する半導体装置の微細化、高集積化が要求されている。半導体装置の微細化、高集積化を図るには、半導体装置が有するトランジスタの占有面積を縮小する必要がある。トランジスタの占有面積を縮小するには、例えば、ソース-ドレイン間距離を近づけることが有効である。しかしながら、ソース-ドレイン間距離を近づけると、短チャネル効果が発現する可能性がある。
短チャネル効果とは、トランジスタの微細化(チャネル長の縮小)に伴って顕在化する電気特性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまで及ぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値(S値)の増大、漏れ電流の増大などがある。ここで、S値とは、ドレイン電圧一定にてドレイン電流を1桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
そこで、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、トランジスタ特性のばらつきが少ない半導体装置を提供することを課題の一とする。また、本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。また、本発明の一態様は、低消費電力の半導体装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第1の導電体と、第1の導電体上の第1の絶縁体と、第1の絶縁体上の、溝部が設けられた酸化物と、酸化物の、溝部と重ならない領域に配置される、第2の導電体、および第3の導電体と、第2の導電体および第3の導電体の間に、かつ、酸化物の溝部に配置される第2の絶縁体と、第2の絶縁体上の第4の導電体と、を有し、第4の導電体の底面は、第2の導電体の底面、および第3の導電体の底面よりも低く、トランジスタのチャネル長方向の断面視において、溝部の底面の端部は、曲率を有する。
上記半導体装置において、溝部の深さは、5nm以上30nm以下である、ことが好ましい。
また、本発明の他の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第1の導電体と、第1の導電体上の第1の絶縁体と、第1の絶縁体上の、第1の酸化物と、第1の酸化物上の、第2の酸化物と、第2の酸化物上の、第2の導電体、第3の導電体、および、第2の導電体と第3の導電体との間に配置される第3の酸化物と、第3の酸化物上の第2の絶縁体と、第2の絶縁体上の第4の導電体と、第2の導電体、および、第3の導電体上の、第3の絶縁体と、を有し、第4の導電体の上面は、第2の絶縁体の上面、および、第3の酸化物の上面と、略一致し、第2の酸化物は、第1の溝部を有し、第3の絶縁体は、第2の溝部を有し、第1の溝部の側壁は、第2の溝部の側壁と、略一致し、第4の導電体の底面は、第2の導電体の底面、および第3の導電体の底面よりも低く、トランジスタのチャネル長方向の断面視において、第1の溝部の底面の端部は、曲率を有する。
上記半導体装置において、第1の溝部の深さは、5nm以上30nm以下である、ことが好ましい。
また、上記半導体装置において、第2の酸化物は、インジウムを有し、第3の酸化物は、インジウムと、元素M(Mは、ガリウム、アルミニウム、イットリウム、または錫)と、亜鉛と、を有する、ことが好ましい。また、第2の酸化物において、主成分である金属元素に対するインジウムの原子数比は、第3の酸化物における、主成分である金属元素に対するインジウムの原子数比より大きい、ことが好ましい。
本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、オン電流が大きい半導体装置を提供することができる。また、本発明の一態様により、低消費電力の半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図1A乃至図1Cは、本発明の一態様に係るトランジスタの断面図である。
図2Aは、実効チャネル長と、トランジスタのVshとの関係を示す図である。図2Bは、実効チャネル長と、トランジスタのgmの最大値との関係を示す図である。図2Cは、実効チャネル長と、トランジスタのS値との関係を示す図である。
図3は、実効チャネル長と、トランジスタのDIBLとの関係を示す図である。
図4は、実効チャネル長と、トランジスタの∂Vsh/∂Vbgとの関係を示す図である。
図5Aは、溝部の深さと、トランジスタのVshとの関係を示す図である。図5Bは、溝部の深さと、トランジスタのgmの最大値との関係を示す図である。図5Cは、溝部の深さと、トランジスタのS値との関係を示す図である。
図6は、溝部の深さと、トランジスタのDIBLとの関係を示す図である。
図7Aは、本発明の一態様である半導体装置の上面図である。図7B乃至図7Dは、本発明の一態様である半導体装置の断面図である。
図8Aは、IGZOの結晶構造の分類を説明する図である。図8Bは、石英ガラスのXRDスペクトルを説明する図である。図8Cは、結晶性IGZOのXRDスペクトルを説明する図である。
図9Aは、本発明の一態様である半導体装置の作製方法を示す上面図である。図9B乃至図9Dは、本発明の一態様である半導体装置の作製方法を示す断面図である。
図10Aは、本発明の一態様である半導体装置の作製方法を示す上面図である。図10B乃至図10Dは、本発明の一態様である半導体装置の作製方法を示す断面図である。
図11Aは、本発明の一態様である半導体装置の作製方法を示す上面図である。図11B乃至図11Dは、本発明の一態様である半導体装置の作製方法を示す断面図である。
図12Aは、本発明の一態様である半導体装置の作製方法を示す上面図である。図12B乃至図12Dは、本発明の一態様である半導体装置の作製方法を示す断面図である。
図13Aは、本発明の一態様である半導体装置の作製方法を示す上面図である。図13B乃至図13Dは、本発明の一態様である半導体装置の作製方法を示す断面図である。
図14Aは、本発明の一態様である半導体装置の作製方法を示す上面図である。図14B乃至図14Dは、本発明の一態様である半導体装置の作製方法を示す断面図である。
図15Aは、本発明の一態様である半導体装置の作製方法を示す上面図である。図15B乃至図15Dは、本発明の一態様である半導体装置の作製方法を示す断面図である。
図16Aは、本発明の一態様である半導体装置の作製方法を示す上面図である。図16B乃至図16Dは、本発明の一態様である半導体装置の作製方法を示す断面図である。
図17Aは、本発明の一態様である半導体装置の上面図である。図17B乃至図17Dは、本発明の一態様である半導体装置の断面図である。
図18Aおよび図18Bは、本発明の一態様に係る半導体装置の断面図である。
図19は、本発明の一態様に係る記憶装置の構成を示す断面図である。
図20は、本発明の一態様に係る記憶装置の構成を示す断面図である。
図21は、本発明の一態様に係る記憶装置の構成を示す断面図である。
図22は、本発明の一態様に係る半導体装置の断面図である。
図23Aおよび図23Bは、本発明の一態様に係る半導体装置の断面図である。
図24は、本発明の一態様に係る半導体装置の断面図である。
図25は、本発明の一態様に係る半導体装置の断面図である。
図26Aは、本発明の一態様に係る記憶装置の構成例を示すブロック図である。図26Bは、本発明の一態様に係る記憶装置の構成例を示す斜視図である。
図27A乃至図27Hは、本発明の一態様に係る記憶装置の構成例を示す回路図である。
図28は、各種の記憶装置を階層ごとに示す図である。
図29Aおよび図29Bは、本発明の一態様に係る半導体装置の模式図である。
図30Aおよび図30Bは、電子部品の一例を説明する図である。
図31A乃至図31Eは、本発明の一態様に係る記憶装置の模式図である。
図32A乃至図32Hは、本発明の一態様に係る電子機器を示す図である。
図33Aは、断面観察用サンプルの構成を示す図である。図33B、図33Cは、断面観察用サンプルの制限視野回折パターンを示す図である。
図34は、断面観察用サンプルの明視野像を示す図である。
図35Aは、断面観察用サンプルの制限視野回折パターンを示す図である。図35B乃至図35Dは、回折波(009)のスポットを利用した、金属酸化物膜表面付近の暗視野像を示す図である。
図36Aは、断面観察用サンプルの制限視野回折パターンを示す図である。図36B乃至図36Dは、回折波(009)のスポットを利用した、酸化シリコン膜付近の暗視野像を示す図である。
図37Aは、平面観察用サンプルの制限視野回折パターンを示す図である。図37B乃至図37Dは、回折波(100)のスポットを利用した、金属酸化物膜の暗視野像を示す図である。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、特に上面図(「平面図」ともいう。)や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
また、本明細書等において、第1、第2等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第1の」を「第2の」または「第3の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
例えば、本明細書等において、XとYとが接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域またはドレイン電極)とソース(ソース端子、ソース領域またはソース電極)の間にチャネルが形成される領域(以下、チャネル形成領域ともいう。)を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネル長方向を基準として垂直方向のチャネル形成領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、「実効的なチャネル幅」ともいう。)と、トランジスタの上面図において示されるチャネル幅(以下、「見かけ上のチャネル幅」ともいう。)と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面TEM像などを解析することなどによって、値を決定することができる。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族元素、第15族元素、酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損(Vと表記する場合がある。)が形成される場合がある。
なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
また、本明細書等において、「平行」とは、二つの直線が-10度以上10度以下の角度で配置されている状態をいう。したがって、-5度以上5度以下の場合も含まれる。また、「略平行」とは、二つの直線が-30度以上30度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80度以上100度以下の角度で配置されている状態をいう。したがって、85度以上95度以下の場合も含まれる。また、「略垂直」とは、二つの直線が60度以上120度以下の角度で配置されている状態をいう。
本明細書等において、金属酸化物(metal oxide)とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む。)、酸化物半導体(Oxide Semiconductorまたは単にOSともいう。)などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、OSトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅1μmあたりのドレイン電流が、室温において1×10-20A以下、85℃において1×10-18A以下、または125℃において1×10-16A以下であることをいう。
(実施の形態1)
本実施の形態では、本発明の一態様に係るトランジスタを有する半導体装置の一例について説明する。
<トランジスタの構成例1>
本発明の一態様に係るトランジスタの断面図を、図1A乃至図1Cに示す。
図1Aに示すように、本発明の一態様に係るトランジスタは、基板(図示せず。)の上に配置された導電体205と、導電体205上に配置された絶縁体224と、絶縁体224上に配置された酸化物230aと、酸化物230a上に配置された酸化物230bと、酸化物230b上に配置された導電体242aおよび導電体242bと、酸化物230b上、かつ導電体242aと導電体242bとの間に配置された絶縁体250と、絶縁体250上に配置された導電体260と、を有する。
導電体260は、第1のゲート(トップゲートともいう。)電極として機能し、導電体205は、第2のゲート(バックゲートともいう。)電極として機能する。また、絶縁体250は、第1のゲート絶縁体として機能し、絶縁体224は、第2のゲート絶縁体として機能する。また、導電体242aは、ソースまたはドレインの一方として機能し、導電体242bは、ソースまたはドレインの他方として機能する。また、酸化物230bはチャネル形成領域として機能する。なお、トランジスタのチャネル形成領域は、絶縁体250との界面近傍の酸化物230bに形成される。また、チャネル形成領域は、酸化物230aに形成されてもよい。
上記トランジスタは、トップゲートおよびバックゲートを有する。トップゲートおよびバックゲートを有するトランジスタは、トップゲートとバックゲートに異なる電位を印加することで、しきい値電圧を制御することができる。例えば、バックゲートに負の電位を印加することにより、トランジスタのしきい値電圧をより大きくし、オフ電流を低減することができる。つまり、バックゲートに負の電位を印加することにより、トップゲートに印加する電位が0Vのときのドレイン電流を小さくすることができる。
上記トランジスタは、チャネル形成領域に、半導体として機能する金属酸化物(以下、酸化物半導体ともいう。)を用いることが好ましい。チャネル形成領域に酸化物半導体を用いたトランジスタは、非導通状態においてリーク電流が極めて小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
酸化物半導体をトランジスタのチャネル形成領域に用いる場合、キャリア濃度が低い、i型化(真性化)または実質的にi型化された酸化物半導体を用いることが好ましい。キャリア濃度が低い酸化物半導体をトランジスタのチャネル形成領域に用いることで、当該トランジスタのオフ電流を小さく抑えることができる、また、当該トランジスタの信頼性を向上させることができる。なお、酸化物半導体については、実施の形態2で詳細に説明する。
本発明の一態様に係るトランジスタでは、トランジスタのチャネル長方向の断面視において、酸化物230bに溝部(トレンチ、開口などと呼ぶ場合がある。)を設け、当該溝部に絶縁体250および導電体260を埋め込むことが好ましい。このとき、絶縁体250は、当該溝部の内壁(側壁、および底面)を覆うように配置され、導電体260は、絶縁体250を介して、当該溝部を埋め込むように配置される。
また、本発明の一態様に係るトランジスタでは、酸化物230bに、凹状の形状を設け、当該凹状の形状に沿って、絶縁体250および導電体260を埋め込む構成としてもよい。または、導電体242aおよび導電体242bと重ならない領域の酸化物230bの上面を、導電体242aまたは導電体242bと重なる領域の酸化物230bの上面よりも低くし、導電体242aおよび導電体242bと重ならない領域の酸化物230b上に、絶縁体250および導電体260を設ける構成としてもよい。
上記構成にすることで、トランジスタの平面視におけるチャネル長よりも、チャネル長を実効的に長くすることができる。これにより、ソース-ドレイン間距離を短く保持したまま、実効的なチャネル長(実効チャネル長ともいう。)を長くすることができる。したがって、短チャネル効果を軽減することができ、良好な電気特性を有する半導体装置を提供することができる。また、微細化または高集積化が可能な半導体装置を提供することができる。
また、上記構造を有するトランジスタは、酸化物230bに溝部を設けない構造(平面型構造と呼ぶ場合がある。)を有するトランジスタと比較して、バックゲートの制御性を高めることができる。よって、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。
なお、上記溝部の側壁と上記溝部の底面との間(上記溝部の底面の端部、または、上記溝部の側壁の下端部ともいう。)は、湾曲していてもよく、曲率を有してもよい。また、酸化物230bに、凹状の曲面形状を設けてもよい。
底面の端部が曲率を有する上記溝部に、絶縁体250が設けられることで、本発明の一態様に係るトランジスタのチャネル長方向の断面視において、絶縁体250の下部の少なくとも一部は、曲率を有する。または、絶縁体250は、下に凸となる曲面形状を有する。また、導電体260は絶縁体250を介して上記溝部に埋め込まれることで、導電体260の下部の少なくとも一部は、曲率を有する場合がある。または、酸化物230b側の導電体260は、下に凸となる曲面形状を有する場合がある。なお、絶縁体250の下部における曲率が小さいとき、酸化物230b側の導電体260の下部は、曲率を有さない場合がある。または、酸化物230b側の導電体260は、下に凸となる形状を有する場合がある。
ここで、図1Aに示すように、トランジスタのチャネル長方向の断面視において、上記溝部の底面の端部が有する曲率の、曲率中心をCとし、曲率半径をRとする。このとき、上記溝部の底面の端部が、曲率半径Rで湾曲していると表現する場合がある。
また、図1Aに示すように、トランジスタのチャネル長方向の断面視において、酸化物230bに設けられた溝部の深さを、D1とする。なお、深さD1は、導電体242aまたは導電体242bと重なる領域の、酸化物230bの上面と、導電体260と重なる領域の、酸化物230bの上面と、の差でもある。
深さD1は、0nmより大きい方が好ましく、絶縁体250の膜厚よりも大きい方がより好ましい。具体的には、好ましくは0nmより大きく100nm以下、より好ましくは2nm以上50nm以下、さらに好ましくは5nm以上30nm以下とする。当該構成にすることで、ドレインの電界がゲート電極に遮蔽されるため、短チャネル効果を軽減することができ、良好な電気特性を有する半導体装置を提供することができる。また、微細化または高集積化が可能な半導体装置を提供することができる。
また、図1Aに示すように、トランジスタのチャネル長方向の断面視において、導電体260と重なる領域の、酸化物230bの厚さ(膜厚)を、D2とする。つまり、導電体242aまたは導電体242bと重なる領域の、酸化物230bの膜厚は、深さD1と厚さD2との和となる。また、導電体242aまたは導電体242bの底面と、導電体260の底面と、の差を、D3とする。
本発明の一態様に係るトランジスタでは、導電体260の底面は、導電体242aまたは導電体242bの底面よりも低くしてもよい。つまり、D3は、0nmより大きくしてもよい。これにより、第1のゲート電極として機能する導電体260の電界を、溝部の側壁近傍の酸化物230bに作用させやすくなる。したがって、トランジスタのオン電流を増大させ、周波数特性を向上させることができる。
また、図1Aに示すように、トランジスタのチャネル長方向の断面視において、酸化物230bに設けられた溝部の幅を、L1とする。なお、幅L1は、導電体242aと導電体242bとの間の距離でもある。また、酸化物230bに設けられた溝部の底面において、湾曲していない領域の長さを、L2とする。
曲率半径Rは、大きい方が好ましい。例えば、曲率半径Rは、好ましくは0nmより大きく、幅L1以下または深さD1以下とする。曲率半径が0nmより大きい、すなわち、上記溝部の底面の端部が曲率を有することで、後の工程で形成する絶縁体250および導電体260の、当該溝部への被覆性を高めることができる。
また、図1Bに示すように、トランジスタのチャネル長方向の断面視において、酸化物230bに設ける溝部は、テーパー形状を有してもよい。当該溝部がテーパー形状を有することで、曲率半径Rが小さくても、後の工程で形成する絶縁体250および導電体260の、当該溝部への被覆性を高めることができる。
なお、導電体242aの、導電体242bと向かい合う側面、および、導電体242bの、導電体242aと向かい合う側面のそれぞれは、基板面に対してテーパー形状を有していてもよい。このとき、導電体242aの当該側面は、酸化物230bの溝部の側壁と略一致してもよい。また、導電体242bの当該側面は、酸化物230bの溝部の側壁と略一致してもよい。
また、図1Cに示すように、トランジスタのチャネル長方向の断面視において、酸化物230bに設ける溝部の底面の端部は、尖った形状を有してもよい。なお、当該形状では、曲率半径はゼロであり、曲率は定義できない。上記溝部の底面の端部が曲率を有するトランジスタと上記溝部の底面の端部が尖った形状を有するトランジスタとにおいて、溝部の深さD1が同じである場合、当該溝部の底面の端部が曲率を有するトランジスタと比較して、尖った形状を有するトランジスタでは、実効チャネル長をより長くすることができる。したがって、短チャネル効果を軽減することができ、良好な電気特性を有する半導体装置を提供することができる。また、微細化または高集積化が可能な半導体装置を提供することができる。
なお、本明細書において、上記溝部の底面の端部の形状に関わらず、第1のゲート絶縁体として機能する絶縁体250および第1のゲート電極として機能する導電体260を、酸化物230bの溝部に埋め込む構造をU字型構造(U-shaped structure)と呼ぶ場合がある。また、当該構造により、チャネルの形状が折れ線や曲線となることで、実効的なチャネル長が確保されたチャネルを、埋め込みチャネル、リセスチャネルなどと呼ぶ場合がある。また、当該形状を、U字型の形状と呼ぶ場合がある。このとき、酸化物230bに溝部を有するトランジスタにおいて、チャネルの形状は、U字型の形状である。
以下では、デバイスシミュレータを用いた計算による、酸化物230bに溝部を有するトランジスタ(U字型構造のトランジスタともいう。)の電気特性について説明する。なお、以下の説明では、比較のために、酸化物230bに溝部が設けられていないトランジスタ(平面型構造のトランジスタともいう。)に対しても計算を行う。
<U字型構造のトランジスタと平面型構造のトランジスタとの電気特性の比較>
はじめに、デバイスシミュレータを用いた計算により、U字型構造のトランジスタと平面型構造のトランジスタとの電気特性を比較する。トランジスタの電気特性として、具体的には、トランジスタのシフト電圧(Vsh)、gmの最大値、S値、およびDIBL(Drain-Induced Barrier Lowering)を算出する。なお、デバイスシミュレータに用いた計算で仮定したトランジスタの構成は、図1Aに示すトランジスタの構成と同じである。
ここで、Vshは、トランジスタのドレイン電流-ゲート電圧特性(Id-Vg特性)において、Id-Vgカーブ上の傾きが最大である点における接線が、Id=1pAの直線と交差するVgと定義される。また、gmは、ゲート電圧Vgの変化量に対する、ドレイン電流の変化量であり、∂Id/∂Vgと定義される。なお、gmの単位は[S]である。
また、DIBLとは、チャネル長が短くなると、高ドレイン電圧におけるしきい値電圧が低下(負方向へシフト)する現象であり、短チャネル効果の一種である。該現象は、チャネル長が短くなると、ゲート電界に対してドレイン電界の影響が無視できなくなり、ソースとドレインとの間のキャリアのポテンシャルの障壁がドレイン電界によって低下しやすくなるために発現するとされている。
なお、以下の説明では、DIBLを、ドレイン電圧Vd=0.1VにおけるVshの値から、ドレイン電圧Vd=1.2VにおけるVshの値を引いた値とする。
本計算では、酸化物230bに設けられた溝部の深さD1が異なる、U字型構造のトランジスタ(トランジスタ1A乃至トランジスタ9A)、および、導電体242aと導電体242bとの間の距離(幅L1に相当する。)が異なる、平面型構造のトランジスタ(トランジスタ1B乃至トランジスタ9B)を用意した。
デバイスシミュレータを用いた計算で設定した各パラメータの値のうち、トランジスタ1A乃至トランジスタ9Aの間で異なるパラメータの値を表1に示す。
Figure 0007474712000001
トランジスタ1A乃至トランジスタ9Aの深さD1はいずれも0nmより大きいため、トランジスタ1A乃至トランジスタ9Aは、U字型構造のトランジスタである。トランジスタ1A乃至トランジスタ9Aでは、上記溝部の幅L1を20nmとし、曲率半径Rを10nmとする。このとき、長さL2は0nmとなる。また、厚さD2を15nmとする。また、絶縁体250の膜厚を5nmとすると、導電体260の幅は10nmとなる。
また、実効チャネル長は、絶縁体250と酸化物230bとの界面の長さとする。つまり、トランジスタ1A乃至トランジスタ9Aの実効チャネル長は、深さD1と、曲率半径Rから算出される。具体的には、トランジスタ1A乃至トランジスタ9Aにおける、実効チャネル長は、2(D1-R)+πRとなる。
デバイスシミュレータを用いた計算で設定した各パラメータの値のうち、トランジスタ1B乃至トランジスタ9Bの間で異なるパラメータの値を表2に示す。
Figure 0007474712000002
トランジスタ1B乃至トランジスタ9Bでは、絶縁体250の膜厚は5nmとし、導電体260の膜厚は15nmとする。また、厚さD2は15nmとする。なお、実効チャネル長は、絶縁体250と酸化物230bとの界面の長さとする。つまり、トランジスタ1B乃至トランジスタ9Bにおける実効チャネル長は、長さL1となる。
トランジスタ1A乃至トランジスタ9A、およびトランジスタ1B乃至トランジスタ9Bに対して、デバイスシミュレータを用いた計算を行い、各トランジスタの電気特性を算出した。デバイスシミュレータとして、シルバコ社製デバイスシミュレータAtlasを使用した。デバイスシミュレータを用いた計算で設定した各パラメータの値のうち、トランジスタ1A乃至トランジスタ9A、およびトランジスタ1B乃至トランジスタ9Bに共通するパラメータの値を表3に示す。
Figure 0007474712000003
トランジスタ1A乃至トランジスタ9A、およびトランジスタ1B乃至トランジスタ9Bに対して、ドレイン電圧Vd=1.2V、バックゲート電圧Vbg=0.0V、ソース電圧Vs=0.0VにおけるId-Vg特性を計算し、Vsh、gmの最大値、およびS値を算出する。また、DIBLを算出するため、ドレイン電圧Vd=0.1V、バックゲート電圧Vbg=0.0V、ソース電圧Vs=0.0VにおけるId-Vg特性も計算する。
図2Aに、トランジスタ1A乃至トランジスタ9A、およびトランジスタ1B乃至トランジスタ9Bのそれぞれについて算出されたVshを示す。図2Aにおいて、横軸は、実効チャネル長[nm]であり、縦軸は、Vsh[mV]である。なお、U字型構造のトランジスタ(トランジスタ1A乃至トランジスタ9A)におけるVshの値を黒菱形でプロットしている。また、平面型構造のトランジスタ(トランジスタ1B乃至トランジスタ9B)におけるVshの値を白三角でプロットしている。
図2Aにおいて、例えば、長さL1が31.4nmである平面型構造のトランジスタ(トランジスタ1B)のVshの値(=-3244mV)と比較して、実効チャネル長が41.4nm以上であるU字型構造のトランジスタ(トランジスタ2A乃至トランジスタ9A)のVshの値は、大きい。つまり、長さL1が20nmであるU字型構造のトランジスタでは、深さD1を15nm以上とすることで、トランジスタ1Bよりも、Vshの低下を抑制することができる。したがって、トランジスタをU字型構造にすることで、平面型構造よりも、トランジスタの微細化、かつ、Vshの低下の抑制を図ることができる。なお、他の実効チャネル長においても同様のことが言える。
図2Bに、トランジスタ1A乃至トランジスタ9A、およびトランジスタ1B乃至トランジスタ9Bのそれぞれについて算出されたgmの最大値を示す。図2Bにおいて、横軸は、実効チャネル長[nm]であり、縦軸は、gmの最大値[S]である。なお、U字型構造のトランジスタ(トランジスタ1A乃至トランジスタ9A)におけるgmの最大値を黒菱形でプロットしている。また、平面型構造のトランジスタ(トランジスタ1B乃至トランジスタ9B)におけるgmの最大値を白三角でプロットしている。
図2Bから、同一実効チャネル長において、トランジスタのgmの最大値は、平面型構造と比べて、U字型構造の方が大きいことが分かる。よって、トランジスタの構造をU字型構造にすることで、gmの値を向上させ、オン電流の向上を図ることができる。
図2Cに、トランジスタ1A乃至トランジスタ9A、およびトランジスタ1B乃至トランジスタ9Bのそれぞれについて算出されたS値を示す。図2Cにおいて、横軸は、実効チャネル長[nm]であり、縦軸は、S値[mV/dec.]である。なお、U字型構造のトランジスタ(トランジスタ1A乃至トランジスタ9A)におけるS値を黒菱形でプロットしている。また、平面型構造のトランジスタ(トランジスタ1B乃至トランジスタ9B)におけるS値を白三角でプロットしている。図2Aに示すVshの結果と同様の議論から、U字型構造にすることで、平面型構造よりも、トランジスタの微細化、かつ、S値の増大の抑制を図ることができる。
図3に、トランジスタ1A乃至トランジスタ9A、およびトランジスタ1B乃至トランジスタ9Bのそれぞれについて算出されたDIBLを示す。図3において、横軸は、実効チャネル長[nm]であり、縦軸は、DIBL[mV]である。なお、U字型構造のトランジスタ(トランジスタ1A乃至トランジスタ9A)におけるDIBLを黒菱形でプロットしている。また、平面型構造のトランジスタ(トランジスタ1B乃至トランジスタ9B)におけるDIBLを白三角でプロットしている。図2Aに示すVshの結果と同様の議論から、U字型構造にすることで、平面型構造よりも、トランジスタの微細化、かつ、DIBLの増大の抑制を図ることができる。
次に、U字型構造のトランジスタおよび平面型構造のトランジスタの、同一実効チャネル長におけるバックゲートの制御性を評価するため、トランジスタのId-Vg特性のバックゲート電圧依存性を計算し、∂Vsh/∂Vbgを算出する。
∂Vsh/∂Vbgは、バックゲート電圧Vbgが1V変化したときの、Vshの変化量であり、単位は[V/V]である。つまり、∂Vsh/∂Vbgの絶対値が大きいほど、バックゲートに印加した電位の変化量に対して、Vshの変化量が大きいことをさす。よって、∂Vsh/∂Vbgの絶対値が大きいほど、バックゲートの制御性が高いことを意味する。
トランジスタ1A乃至トランジスタ9A、およびトランジスタ1B乃至トランジスタ9Bに対して、ドレイン電圧1.2V、ソース電圧Vs=0.0VにおけるId-Vg特性のバックゲート電圧依存性を計算し、∂Vsh/∂Vbgを算出した。なお、デバイスシミュレータを用いた計算で設定した、トランジスタ1A乃至トランジスタ9A、およびトランジスタ1B乃至トランジスタ9Bの各パラメータの値は、表1乃至表3に示す値とする。
図4に、トランジスタ1A乃至トランジスタ9A、トランジスタ1B乃至トランジスタ9Bのそれぞれについて算出された∂Vsh/∂Vbgを示す。図4において、横軸は、実効チャネル長[nm]であり、縦軸は、Vbg=0Vにおける∂Vsh/∂Vbg[V/V]である。なお、U字型構造のトランジスタ(トランジスタ1A乃至トランジスタ9A)における∂Vsh/∂Vbgの値を黒菱形でプロットしている。また、平面型構造のトランジスタ(トランジスタ1B乃至トランジスタ9B)における∂Vsh/∂Vbgの値を白三角でプロットしている。
図4から、同一実効チャネル長における∂Vsh/∂Vbgの絶対値は、U字型構造のトランジスタの方が、平面型構造のトランジスタよりも大きいことが分かる。以上より、同一チャネル長におけるバックゲートの制御性は、U字型構造のトランジスタの方が、平面型構造のトランジスタよりも高いことが分かる。
<トランジスタの電気特性の、溝部の深さD1依存性>
次に、トランジスタの電気特性の、酸化物230bに設けられた溝部の深さD1依存性について、デバイスシミュレータを用いた計算により評価する。具体的には、トランジスタのVsh、gmの最大値、およびS値を算出する。なお、デバイスシミュレータに用いた計算で仮定したトランジスタの構成は、図1Aに示すトランジスタの構成と同じである。また、デバイスシミュレータを用いた計算で設定した、トランジスタ1A乃至トランジスタ10Aの各パラメータの値は、表1および表3に示す値とする。
なお、トランジスタ10Aは、深さD1が0nmとする。つまり、トランジスタ10Aは、酸化物230bに溝部が設けられていない、平面型構造のトランジスタである。このときの実効チャネル長は、長さL1と等しい。また、絶縁体250の膜厚を5nmとすると、導電体260の膜厚は15nmとなる。
トランジスタ1A乃至トランジスタ10Aに対して、ドレイン電圧Vd=0.1Vまたは1.2V、バックゲート電圧Vbg=0.0V、ソース電圧Vs=0.0VにおけるId-Vg特性を計算し、Vsh、gmの最大値、S値、およびDIBLを算出する。
図5Aに、トランジスタ1A乃至トランジスタ10Aのそれぞれについて算出されたVshを示す。図5Aにおいて、横軸は、深さD1[nm]であり、縦軸は、Vsh[mV]である。なお、ドレイン電圧Vd=0.1VにおけるVshの値を黒丸でプロットしている。また、ドレイン電圧Vd=1.2VにおけるVshの値を白四角でプロットしている。図5Aから、深さD1の値が大きいほど、Vshが大きくなることが分かる。よって、トランジスタの構造をU字型構造にすることで、Vshの低下を抑制することができる。
図5Bに、トランジスタ1A乃至トランジスタ10Aのそれぞれについて算出されたgmの最大値を示す。なお、ドレイン電圧Vd=0.1Vにおけるgmの最大値を黒丸でプロットしている。また、ドレイン電圧Vd=1.2Vにおけるgmの最大値を白四角でプロットしている。図5Bにおいて、横軸は、深さD1[nm]であり、縦軸は、gmの最大値[S]である。
図5Cに、トランジスタ1A乃至トランジスタ10Aのそれぞれについて算出されたS値を示す。図5Cにおいて、横軸は、深さD1[nm]であり、縦軸は、S値[mV/dec.]である。なお、ドレイン電圧Vd=0.1VにおけるS値の値を黒丸でプロットしている。また、ドレイン電圧Vd=1.2VにおけるS値の値を白四角でプロットしている。図5Cから、深さD1の値が大きいほど、S値が小さくなることが分かる。よって、トランジスタの構造をU字型構造にすることで、S値の増大を抑制することができる。
図6に、トランジスタ1A乃至トランジスタ10Aのそれぞれについて算出されたDIBLを示す。図6において、横軸は、深さD1[nm]であり、縦軸は、DIBL[mV]である。図6から、深さD1の値が大きいほど、DIBLが小さくなることが分かる。よって、トランジスタの構造をU字型構造にすることで、DIBLの増大を抑制することができる。
以上より、U字型構造のトランジスタでは、トランジスタの占有面積が同じでも、酸化物230bに設けられた溝部の深さL1を大きくすることで、実効的なチャネル長が確保され、Vshのマイナスシフト、S値の増大、DIBLの増大などを抑制し、短チャネル効果を低減することができる。
本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。また、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、オン電流が大きい半導体装置を提供することができる。また、低消費電力の半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態、実施例などに示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態2)
本実施の形態では、本発明の一態様に係るトランジスタ200を有する半導体装置の一例、およびその作製方法について説明する。なお、本実施の形態に示すトランジスタ200において、先の実施の形態に示したトランジスタを構成する構成要素と同機能を有する構成要素には、同符号を付記する。
<半導体装置の構成例2>
図7A乃至図7Dは、トランジスタ200を有する半導体装置の上面図および断面図である。図7Aは、当該半導体装置の上面図である。また、図7B乃至図7Dは、当該半導体装置の断面図である。ここで、図7Bは、図7AにA1-A2の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル長方向の断面図でもある。また、図7Cは、図7AにA3-A4の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル幅方向の断面図でもある。また、図7Dは、図7AにA5-A6の一点鎖線で示す部位の断面図である。なお、図7Aの上面図では、図の明瞭化のために一部の要素を省いている。
本発明の一態様の半導体装置は、基板(図示せず)上の絶縁体211と、絶縁体211上の絶縁体212と、絶縁体212上の絶縁体214と、絶縁体214上のトランジスタ200と、トランジスタ200上の絶縁体280と、絶縁体280上の絶縁体282と、絶縁体282上の絶縁体283と、絶縁体283上の絶縁体284と、を有する。絶縁体211、絶縁体212、絶縁体214、絶縁体280、絶縁体282、絶縁体283、および絶縁体284は層間膜として機能する。また、トランジスタ200と電気的に接続し、プラグとして機能する導電体240(導電体240a、および導電体240b)を有する。なお、プラグとして機能する導電体240の側面に接して絶縁体241(絶縁体241a、および絶縁体241b)が設けられる。また、絶縁体284上、および導電体240上には、導電体240と電気的に接続し、配線として機能する導電体246(導電体246a、および導電体246b)が設けられる。また、導電体246上、および絶縁体284上には、絶縁体286が設けられる。
絶縁体272、絶縁体273、絶縁体280、絶縁体282、絶縁体283、および絶縁体284の開口の内壁に接して絶縁体241aが設けられ、絶縁体241aの側面に接して導電体240aの第1の導電体が設けられ、さらに内側に導電体240aの第2の導電体が設けられている。また、絶縁体272、絶縁体273、絶縁体280、絶縁体282、絶縁体283、および絶縁体284の開口の内壁に接して絶縁体241bが設けられ、絶縁体241bの側面に接して導電体240bの第1の導電体が設けられ、さらに内側に導電体240bの第2の導電体が設けられている。ここで、導電体240の上面の高さと、導電体246と重なる領域の、絶縁体284の上面の高さと、は同程度にできる。なお、トランジスタ200では、導電体240の第1の導電体および導電体240の第2の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体240を単層、または3層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
[トランジスタ200]
図7A乃至図7Dに示すように、トランジスタ200は、絶縁体214上の絶縁体216と、絶縁体214または絶縁体216に埋め込まれるように配置された導電体205(導電体205a、および導電体205b)と、絶縁体216上、および導電体205上の絶縁体222と、絶縁体222上の絶縁体224と、絶縁体224上の酸化物230aと、酸化物230a上の酸化物230bと、酸化物230b上の酸化物243(酸化物243a、および酸化物243b)、および酸化物230cと、酸化物243a上の導電体242aと、酸化物243b上の導電体242bと、酸化物230c上の絶縁体250と、絶縁体250上に位置し、酸化物230cの一部と重なる導電体260(導電体260a、および導電体260b)と、絶縁体224の上面の一部、酸化物230aの側面の一部、酸化物230bの側面の一部、酸化物243の側面の一部、導電体242aの側面、導電体242aの上面、導電体242bの側面、および導電体242bの上面と接する絶縁体272と、絶縁体272上の絶縁体273と、を有する。また、酸化物230cは、導電体242aの側面および導電体242bの側面とそれぞれ接する。ここで、図7Bに示すように、導電体260の上面は、絶縁体250の上面および酸化物230cの上面と略一致して配置される。また、絶縁体282は、導電体260、絶縁体250、酸化物230c、および絶縁体280のそれぞれの上面と接する。
絶縁体280、絶縁体273、および絶縁体272には、酸化物230bに達する開口が設けられる。当該開口内に、酸化物230c、絶縁体250、および導電体260が配置されている。また、トランジスタ200のチャネル長方向において、導電体242aおよび導電体242bの間に導電体260、絶縁体250、および酸化物230cが設けられている。絶縁体250は、導電体260の側面と重なる領域と、導電体260の底面と重なる領域と、を有する。また、酸化物230bと重なる領域において、酸化物230cは、酸化物230bと接する領域と、絶縁体250を介して導電体260の側面と重なる領域と、絶縁体250を介して導電体260の底面と重なる領域と、を有する。
トランジスタ200のチャネル長方向の断面視において、酸化物230bに溝部が設けられ、当該溝部に酸化物230c、絶縁体250、および導電体260(導電体260a、および導電体260b)が埋め込まれる。このとき、酸化物230cは、当該溝部の内壁(側壁、および底面)を覆うように配置され、絶縁体250は、酸化物230cを介して、当該溝部の内壁を覆うように配置され、導電体260は、酸化物230cおよび絶縁体250を介して、当該溝部を埋め込むように配置される。また、トランジスタ200のチャネル長方向の断面視において、当該溝部の側壁は、上記開口の側壁と略一致している。
なお、上記溝部は、導電体242aおよび導電体242bを加工、具体的にはエッチングする際に、酸化物230bの上部がわずかに削れる場合がある。しかしながら、本発明の一態様においては、実効チャネル長を長くするために、導電体242aおよび導電体242bの上部に設けられた絶縁体をマスクとして、酸化物230bを加工し溝部を形成する。溝部の深さD1は、例えば、導電体242aおよび導電体242bの厚さ(膜厚)、または絶縁体250の厚さ(膜厚)よりも大きくするとよい。代表的には、溝部の深さD1は5nm以上50nm以下、好ましくは10nm以上30nm以下である。ただし、溝部の深さD1は導電体242aおよび導電体242bの厚さ、または絶縁体250の厚さ、導電体242aと導電体242bとの間の距離などに依存するため、上記数値に限定されない。
また、酸化物230cは、下に凸となる形状を有する。特に、上記溝部の底面の端部が曲率を有する場合、酸化物230cは、下に凸となる曲面形状を有する。
なお、図7Bに示すように、トランジスタ200のチャネル長方向の断面視において、酸化物230bは、凹状の曲面形状を有する。他方、図7Cに示すように、トランジスタ200のチャネル幅方向の断面視において、酸化物230bは、凸状の曲面形状を有する。つまり、酸化物230cと接する領域およびその近傍の領域の酸化物230bは、鞍のような形状を有する、ともいえる。なお、説明を容易にするため、酸化物230bの溝部は、酸化物230bの当該領域を指す場合がある。
また、図7Cに示すように、トランジスタ200のチャネル幅方向の断面視において、酸化物230bの側面と酸化物230bの上面との間に、湾曲面を有することが好ましい。つまり、当該側面の端部と当該上面の端部は、湾曲していることが好ましい(以下、ラウンド状ともいう。)。
上記湾曲面での曲率半径は、0nmより大きく、導電体242と重なる領域の酸化物230bの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、0nmより大きく20nm以下、好ましくは1nm以上15nm以下、さらに好ましくは2nm以上10nm以下とする。このような形状にすることで、当該側面と当該上面との間に電界が集中することを抑制し、トランジスタ特性の変動を抑制することができる。また、上記湾曲面を有さない領域の長さの減少を防ぎ、トランジスタ200のオン電流、移動度の低下を抑制することができる。したがって、良好な電気特性を有する半導体装置を提供することができる。
トランジスタ200は、チャネル形成領域を含む酸化物230(酸化物230a、酸化物230b、および酸化物230c)に、半導体として機能する金属酸化物(以下、酸化物半導体ともいう。)を用いることが好ましい。
また、半導体として機能する金属酸化物は、バンドギャップが2eV以上であることが好ましく、2.5eV以上であることがより好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
チャネル形成領域に金属酸化物を用いたトランジスタは、非導通状態においてリーク電流が極めて小さいため、低消費電力の半導体装置を提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
酸化物230として、例えば、インジウム、元素Mおよび亜鉛を有するIn-M-Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種)等の金属酸化物を用いるとよい。また、酸化物230として、In-Ga酸化物、In-Zn酸化物を用いてもよい。
酸化物230は、絶縁体224の上に配置された酸化物230aと、酸化物230aの上に配置された酸化物230bと、酸化物230bの上に配置され、少なくとも一部が酸化物230bの溝部に接する酸化物230cと、を有することが好ましい。酸化物230b下に酸化物230aを有することで、酸化物230aよりも下方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。また、酸化物230b上に酸化物230cを有することで、酸化物230cよりも上方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。
なお、トランジスタ200では、酸化物230が、酸化物230a、酸化物230b、および酸化物230cの3層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物230bの単層、酸化物230aと酸化物230bの2層構造、酸化物230bと酸化物230cの2層構造、または4層以上の積層構造を設ける構成にしてもよいし、酸化物230a、酸化物230b、酸化物230cのそれぞれが積層構造を有していてもよい。
また、酸化物230aと酸化物230b、酸化物230bと酸化物230cが、酸素以外に共通の元素を主成分として有することが好ましい。これにより、酸化物230aと酸化物230bとの界面、および酸化物230bと酸化物230cとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ200は大きいオン電流、および高い周波数特性を得ることができる。
酸化物230は、化学組成が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物230aに用いる金属酸化物において、主成分である金属元素に対する元素Mの原子数比が、酸化物230bに用いる金属酸化物における、主成分である金属元素に対する元素Mの原子数比より、大きいことが好ましい。また、酸化物230aに用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物230bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物230bに用いる金属酸化物において、元素Mに対するInの原子数比が、酸化物230aに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。また、酸化物230cは、酸化物230aまたは酸化物230bに用いることができる金属酸化物を、用いることができる。
なお、トランジスタ200のオン電流を増大したい場合においては、酸化物230にIn-Zn酸化物を用いると好適である。酸化物230にIn-Zn酸化物を用いる場合、例えば、酸化物230aにIn-Zn酸化物を用い、酸化物230bおよび酸化物230cにIn-M-Zn酸化物を用いる積層構造、または、酸化物230aにIn-M-Zn酸化物を用い、酸化物230bおよび酸化物230cのいずれか一方にIn-Zn酸化物を用いる積層構造などが挙げられる。
また、酸化物230bおよび酸化物230cは、結晶性を有することが好ましい。例えば、後述するCAAC-OS(c-axis aligned crystalline oxide semiconductor)を用いることが好ましい。CAAC-OSなどの結晶性を有する酸化物は、不純物や欠陥(酸素欠損など)が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物230bからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物230bから酸素が引き抜かれることを低減できるので、トランジスタ200は、製造工程における高い温度(所謂サーマルバジェット)に対して安定である。
また、酸化物230cとして、CAAC-OSを用いることが好ましく、酸化物230cが有する結晶のc軸が、酸化物230cの被形成面または上面に概略垂直な方向を向いていることが好ましい。CAAC-OSは、c軸と垂直方向に酸素を移動させやすい性質を有する。したがって、酸化物230cが有する酸素を、酸化物230bに効率的に供給することができる。
また、酸化物230aおよび酸化物230cの伝導帯下端は、酸化物230bの伝導帯下端より真空準位に近いことが好ましい。言い換えると、酸化物230aおよび酸化物230cの電子親和力は、酸化物230bの電子親和力より小さいことが好ましい。この場合、酸化物230cは、酸化物230aに用いることができる金属酸化物を用いることが好ましい。このとき、キャリアの主たる経路は酸化物230bとなる。
ここで、酸化物230a、酸化物230b、および酸化物230cの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物230a、酸化物230b、および酸化物230cの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物230aと酸化物230bとの界面、および酸化物230bと酸化物230cとの界面に形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物230aと酸化物230b、酸化物230bと酸化物230cが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物230bがIn-Ga-Zn酸化物の場合、酸化物230aおよび酸化物230cとして、In-Ga-Zn酸化物、Ga-Zn酸化物、酸化ガリウムなどを用いてもよい。
具体的には、酸化物230aとして、In:Ga:Zn=1:3:4[原子数比]もしくはその近傍の組成、またはIn:Ga:Zn=1:1:0.5[原子数比]もしくはその近傍の組成の金属酸化物を用いればよい。
また、酸化物230bとして、In:Ga:Zn=1:1:1[原子数比]もしくはその近傍の組成、In:Ga:Zn=4:2:3[原子数比]もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物230bとして、In:Ga:Zn=5:1:3[原子数比]もしくはその近傍の組成、またはIn:Ga:Zn=10:1:3[原子数比]もしくはその近傍の組成の金属酸化物を用いてもよい。また、酸化物230bとして、In-Zn酸化物(例えば、In:Zn=2:1[原子数比]もしくはその近傍の組成、In:Zn=5:1[原子数比]もしくはその近傍の組成、またはIn:Zn=10:1[原子数比]もしくはその近傍の組成)を用いてもよい。また、酸化物230bとして、インジウム酸化物を用いてもよい。
また、酸化物230cとして、In:Ga:Zn=1:3:4[原子数比]もしくはその近傍の組成、Ga:Zn=2:1[原子数比]もしくはその近傍の組成、またはGa:Zn=2:5[原子数比]もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物230cに、酸化物230bに用いることのできる材料を適用し、単層または積層で設けてもよい。
また、酸化物230b、酸化物230cとして、膜中のインジウムの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため、好適である。また、上述した近傍の組成とは、所望の原子数比の±30%の範囲を含む。
なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
酸化物230a、酸化物230cを上述の構成とすることで、酸化物230aと酸化物230bとの界面、および酸化物230bと酸化物230cとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ200は大きいオン電流、および高い周波数特性を得ることができる。
絶縁体211、絶縁体212、絶縁体214、絶縁体272、絶縁体273、絶縁体282、絶縁体283、絶縁体284、および絶縁体286は、水、水素などの不純物が、基板側から、または、トランジスタ200の上方からトランジスタ200に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体211、絶縁体212、絶縁体214、絶縁体272、絶縁体273、絶縁体282、絶縁体283、絶縁体284、および絶縁体286は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(NO、NO、NOなど)、銅原子などの不純物の拡散を抑制する機能を有する(上記不純物が透過しにくい)絶縁性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する(上記酸素が透過しにくい)絶縁性材料を用いることが好ましい。
例えば、絶縁体211、絶縁体212、絶縁体283、および絶縁体284として、窒化シリコンなどを用い、絶縁体214、絶縁体272、絶縁体273、および絶縁体282として、酸化アルミニウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体211、絶縁体212、および絶縁体214を介して、基板側からトランジスタ200側に拡散するのを抑制することができる。また、絶縁体224などに含まれる酸素が、絶縁体211、絶縁体212、および絶縁体214を介して基板側に、拡散するのを抑制することができる。また、水、水素などの不純物が絶縁体273よりも上方に配置されている絶縁体280、導電体246などから絶縁体272および絶縁体273を介してトランジスタ200側に拡散するのを抑制することができる。この様に、トランジスタ200を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体211、絶縁体212、絶縁体214、絶縁体272、絶縁体273、絶縁体282、絶縁体283、および絶縁体284で取り囲む構造とすることが好ましい。
また、絶縁体211、絶縁体284、および絶縁体286の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体211、絶縁体284、および絶縁体286の抵抗率を概略1×1013Ωcmとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体211、絶縁体284、および絶縁体286が、導電体205、導電体242、導電体260、または導電体246のチャージアップを緩和することができる場合がある。絶縁体211、絶縁体284、および絶縁体286の抵抗率は、好ましくは、1×1010Ωcm以上1×1015Ωcm以下とする。
なお、絶縁体212、および絶縁体284を、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いて化学気相成長(CVD:Chemical Vapor Deposition)法により成膜する場合、絶縁体211、および絶縁体284は、必ずしも設けなくともよい。
また、絶縁体216、および絶縁体280は、絶縁体214よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体216、および絶縁体280として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
導電体205は、酸化物230、および導電体260と、重なるように配置する。また、導電体205は、絶縁体214または絶縁体216に埋め込まれて設けることが好ましい。
なお、導電体205は、図7Aに示すように、酸化物230の導電体242aおよび導電体242bと重ならない領域の大きさよりも、大きく設けるとよい。特に、図7Cに示すように、導電体205は、酸化物230のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物230のチャネル幅方向における側面の外側において、導電体205と、導電体260とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第1のゲート電極として機能する導電体260の電界と、第2のゲート電極として機能する導電体205の電界によって、酸化物230のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第1のゲート、および第2のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、surrounded channel(S-channel)構造とよぶ。
なお、本明細書等において、S-channel構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等において、S-channel構造は、ソース電極およびドレイン電極として機能する導電体242aおよび導電体242bに接する酸化物230の側面及び周辺が、チャネル形成領域と同じくI型であるといった特徴を有する。また、導電体242aおよび導電体242bに接する酸化物230の側面及び周辺は、絶縁体280と接しているため、チャネル形成領域と同様にI型となりうる。なお、本明細書等において、I型とは後述する高純度真性と同様として扱うことができる。また、本明細書等で開示するS-channel構造は、Fin型構造およびプレーナ型構造とは異なる。S-channel構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
また、図7Cに示すように、導電体205は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体205の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体205は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体205を複数のトランジスタで共有する構成にしてもよい。
なお、トランジスタ200では、導電体205は、導電体205aと導電体205bとを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体205は、単層、または3層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
ここで、導電体205aは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(NO、NO、NOなど)、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体205aに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体205bが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体205aとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体205aは、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムと、チタンまたは窒化チタンとの積層としてもよい。
また、導電体205bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体205bを単層で図示したが、積層構造としてもよく、例えば、チタンまたは窒化チタンと、当該導電性材料との積層としてもよい。
絶縁体222、および絶縁体224は、ゲート絶縁体として機能する。
絶縁体222は、水素(例えば、水素原子、水素分子などの少なくとも一)の拡散を抑制する機能を有することが好ましい。また、絶縁体222は、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有することが好ましい。例えば、絶縁体222は、絶縁体224よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
絶縁体222は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。このような材料を用いて絶縁体222を形成した場合、絶縁体222は、酸化物230から基板側への酸素の放出や、トランジスタ200の周辺部から酸化物230への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体222を設けることで、水素等の不純物が、トランジスタ200の内側へ拡散することを抑制し、酸化物230中の酸素欠損の生成を抑制することができる。また、導電体205が、絶縁体224や、酸化物230が有する酸素と反応することを抑制することができる。
または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体222は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体222は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO)、(Ba,Sr)TiO(BST)などのいわゆるhigh-k材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体222を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された3層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された4層積層などを用いれば良い。また、絶縁体222としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にhigh-k材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
酸化物230と接する絶縁体224は、加熱により酸素を脱離することが好ましい。例えば、絶縁体224は、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物230に接して設けることにより、酸化物230中の酸素欠損を低減し、トランジスタ200の信頼性を向上させることができる。
絶縁体224として、具体的には、加熱により一部の酸素が脱離する酸化物材料、別言すると、過剰酸素領域を有する絶縁体材料を用いることが好ましい。加熱により酸素を脱離する酸化膜とは、TDS(Thermal Desorption Spectroscopy)分析にて、酸素分子の脱離量が1.0×1018molecules/cm以上、好ましくは1.0×1019molecules/cm以上、さらに好ましくは2.0×1019molecules/cm以上、または3.0×1020molecules/cm以上である酸化膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、または100℃以上400℃以下の範囲が好ましい。
また、上記過剰酸素領域を有する絶縁体と、酸化物230と、を接して加熱処理、マイクロ波処理、またはRF処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物230中の水、または水素を除去することができる。例えば、酸化物230において、酸素欠損に水素が入った欠陥(VH)の結合が切断される反応が起きる、別言すると「VH→V+H」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してHOとして、酸化物230、または酸化物230近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体242に拡散または捕獲(ゲッタリングともいう)される場合がある。
上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にRFを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にRFを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物230、または酸化物230近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を133Pa以上、好ましくは200Pa以上、さらに好ましくは400Pa以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比(O/(O+Ar))が50%以下、好ましくは10%以上30%以下で行うとよい。
また、トランジスタ200の作製工程中において、酸化物230の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、100℃以上450℃以下、より好ましくは350℃以上400℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを10ppm以上、1%以上、もしくは10%以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物230に酸素を供給して、酸素欠損の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを10ppm以上、1%以上、または10%以上含む雰囲気で行ってもよい。または、酸化性ガスを10ppm以上、1%以上、または10%以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物230に加酸素化処理を行うことで、酸化物230中の酸素欠損を、供給された酸素により修復させる、別言すると「V+O→null」という反応を促進させることができる。さらに、酸化物230中に残存した水素に供給された酸素が反応することで、当該水素をHOとして除去する(脱水化する)ことができる。これにより、酸化物230中に残存していた水素が酸素欠損に再結合してVHが形成されるのを抑制することができる。
なお、絶縁体222、および絶縁体224が、2層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
導電体242(導電体242a、および導電体242b)は、酸化物230b上に設けられる。導電体242aおよび導電体242bは、それぞれトランジスタ200のソース電極またはドレイン電極として機能する。
導電体242(導電体242a、および導電体242b)としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
また、導電体242の側面と導電体242の上面との間に、湾曲面を有する場合がある。つまり、側面の端部と上面の端部は、湾曲している場合がある。湾曲面は、例えば、導電体242の端部において、曲率半径が、3nm以上10nm以下、好ましくは、5nm以上6nm以下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
酸化物243(酸化物243a、および酸化物243b)は、酸素の透過を抑制する機能を有することが好ましい。ソース電極やドレイン電極として機能する導電体242と酸化物230bとの間に酸素の透過を抑制する機能を有する酸化物243を配置することで、導電体242と、酸化物230bとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ200の電気特性およびトランジスタ200の信頼性を向上させることができる。
酸化物243として、元素Mを有する金属酸化物を用いてもよい。特に、元素Mは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物243は、酸化物230bよりも元素Mの濃度が高いことが好ましい。また、酸化物243として、酸化ガリウムを用いてもよい。また、酸化物243として、In-M-Zn酸化物等の金属酸化物を用いてもよい。具体的には、酸化物243に用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物230bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物243の膜厚は、好ましくは0.5nm以上5nm以下、より好ましくは1nm以上3nm以下、さらに好ましくは1nm以上2nm以下である。また、酸化物243は、結晶性を有すると好ましい。酸化物243が結晶性を有する場合、酸化物230中の酸素の放出を好適に抑制することが出来る。例えば、酸化物243としては、六方晶などの結晶構造であれば、酸化物230中の酸素の放出を抑制できる場合がある。
絶縁体272は、導電体242の上面に接して設けられており、バリア層として機能することが好ましい。当該構成にすることで、導電体242による、絶縁体280が有する過剰酸素の吸収を抑制することができる。また、導電体242の酸化を抑制することで、トランジスタ200と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ200に良好な電気特性および信頼性を与えることができる。
したがって、絶縁体272は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体272は、絶縁体280よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体272としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。また、絶縁体272としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。
また、絶縁体272形成時に絶縁体224に酸素を供給することができる場合がある。絶縁体224に供給された酸素は、絶縁体272および絶縁体273によって、絶縁体224が封止されるので、外方へ拡散することを抑制し、酸化物230へ効率良く供給することができる。また、絶縁体224中の水素が絶縁体273に吸収される場合があり、好ましい。
なお、絶縁体272、および絶縁体273を設けず、導電体242の上面と絶縁体280との間に、バリア層として機能する絶縁体を設けてもよい。当該構成にすることで、導電体242による、絶縁体280が有する過剰酸素の吸収を抑制することができる。また、導電体242の酸化を抑制することで、トランジスタ200と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ200に良好な電気特性および信頼性を与えることができる。
したがって、上記絶縁体は、酸素の拡散を抑制する機能を有することが好ましい。例えば、上記絶縁体は、絶縁体280よりも酸素の拡散を抑制する機能を有することが好ましい。
上記絶縁体としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。特に、原子層堆積(ALD:Atomic Layer Deposition)法により酸化アルミニウムを成膜するとよい。ALD法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える膜を形成することができる。また、上記絶縁体としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。
絶縁体250は、ゲート絶縁体として機能する。絶縁体250は、酸化物230cの少なくとも一部に接して配置することが好ましい。絶縁体250は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
絶縁体250は、絶縁体224と同様に、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体250として、酸化物230cの少なくとも一部に接して設けることにより、酸化物230bのチャネル形成領域に効果的に酸素を供給し、酸化物230bのチャネル形成領域の酸素欠損を低減することができる。したがって、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。また、絶縁体224と同様に、絶縁体250中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体250の膜厚は、1nm以上20nm以下とするのが好ましい。
なお、図7Bでは、絶縁体250を単層で図示したが、2層以上の積層構造としてもよい。絶縁体250を2層の積層構造とする場合、絶縁体250の下層は、加熱により酸素が放出される絶縁体を用いて形成し、絶縁体250の上層は、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体250の下層に含まれる酸素が、導電体260へ拡散するのを抑制することができる。つまり、酸化物230へ供給する酸素量の減少を抑制することができる。また、絶縁体250の下層に含まれる酸素による導電体260の酸化を抑制することができる。例えば、絶縁体250の下層は、上述した絶縁体250に用いることができる材料を用いて設け、絶縁体250の上層は、絶縁体222と同様の材料を用いて設けることができる。
なお、絶縁体250の下層に酸化シリコンや酸化窒化シリコンなどを用いる場合、絶縁体250の上層は、比誘電率が高いhigh-k材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体250の下層と絶縁体250の上層との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚(EOT)の薄膜化が可能となる。
絶縁体250の上層として、具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、マグネシウムなどから選ばれた一種、もしくは二種以上が含まれた金属酸化物、または酸化物230として用いることができる金属酸化物を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることが好ましい。
また、絶縁体250と導電体260との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体250から導電体260への酸素の拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体250から導電体260への酸素の拡散が抑制される。つまり、酸化物230へ供給する酸素量の減少を抑制することができる。また、絶縁体250の酸素による導電体260の酸化を抑制することができる。
なお、上記金属酸化物は、第1のゲート電極の一部としての機能を有することが好ましい。例えば、酸化物230として用いることができる金属酸化物を、上記金属酸化物として用いることができる。その場合、導電体260aをスパッタリング法で成膜することで、上記金属酸化物の電気抵抗値を低下させて導電体とすることができる。これをOC(Oxide Conductor)電極と呼ぶことができる。
上記金属酸化物を有することで、導電体260からの電界の影響を弱めることなく、トランジスタ200のオン電流の向上を図ることができる。また、絶縁体250と、上記金属酸化物との物理的な厚みにより、導電体260と、酸化物230との間の距離を保つことで、導電体260と酸化物230との間のリーク電流を抑制することができる。また、絶縁体250、および上記金属酸化物との積層構造を設けることで、導電体260と酸化物230との間の物理的な距離、および導電体260から酸化物230へかかる電界強度を、容易に適宜調整することができる。
導電体260は、トランジスタ200の第1のゲート電極として機能する。導電体260は、導電体260aと、導電体260aの上に配置された導電体260bと、を有することが好ましい。例えば、導電体260aは、導電体260bの底面および側面を包むように配置されることが好ましい。また、図7Bに示すように、導電体260の上面は、絶縁体250の上面および酸化物230cの上面と略一致している。なお、図7Bでは、導電体260は、導電体260aと導電体260bの2層構造として示しているが、単層構造でもよいし、3層以上の積層構造であってもよい。
導電体260aは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体260aが酸素の拡散を抑制する機能を持つことにより、絶縁体250に含まれる酸素により、導電体260bが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
また、導電体260は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体260bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体260bは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
また、トランジスタ200では、導電体260は、絶縁体280などに形成されている開口を埋めるように自己整合的に形成される。導電体260をこのように形成することにより、導電体242aと導電体242bとの間の領域に、導電体260を位置合わせすることなく確実に配置することができる。
また、図7Cに示すように、トランジスタ200のチャネル幅方向において、導電体260の、導電体260と酸化物230bとが重ならない領域の底面は、酸化物230bの底面より低いことが好ましい。ゲート電極として機能する導電体260が、絶縁体250などを介して、酸化物230bのチャネル形成領域の側面および上面を覆う構成とすることで、導電体260の電界を酸化物230bのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ200のオン電流を増大させ、周波数特性を向上させることができる。絶縁体222の底面を基準としたときの、酸化物230aおよび酸化物230bと、導電体260とが、重ならない領域における導電体260の底面の高さと、酸化物230bの底面の高さと、の差は、0nm以上100nm以下、好ましくは、3nm以上50nm以下、より好ましくは、5nm以上20nm以下とする。
絶縁体280は、絶縁体273上に設けられる。また、絶縁体280の上面は、平坦化されていてもよい。
層間膜として機能する絶縁体280は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体280は、例えば、絶縁体216と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
また、絶縁体280中の水、水素などの不純物濃度は低減されていることが好ましい。また、絶縁体280は、水素濃度が低く、過剰酸素領域または過剰酸素を有することが好ましく、例えば、絶縁体216と同様の材料を用いて設けてもよい。また、絶縁体280は、上記の材料が積層された構造でもよく、例えば、スパッタリング法で成膜した酸化シリコンと、その上に積層されたCVD法で成膜された酸化窒化シリコンの積層構造とすればよい。また、さらに上に窒化シリコンを積層してもよい。
絶縁体282または絶縁体283は、水、水素などの不純物が、上方から絶縁体280に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。また、絶縁体282または絶縁体283は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体282および絶縁体283としては、例えば、酸化アルミニウム、窒化シリコン、窒化酸化シリコンなどの絶縁体を用いればよい。例えば、絶縁体282として、酸素に対してブロッキング性が高い酸化アルミニウムを用い、絶縁体283として、水素に対してブロッキング性が高い窒化シリコンを用いればよい。
導電体240aおよび導電体240bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体240aおよび導電体240bは積層構造としてもよい。
また、導電体240を積層構造とする場合、絶縁体284、絶縁体283、絶縁体282、絶縁体280、絶縁体273、および絶縁体272と接する導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体280に添加された酸素が導電体240aおよび導電体240bに吸収されるのを防ぐことができる。また、絶縁体284より上層に含まれる水、水素などの不純物が、導電体240aおよび導電体240bを通じて酸化物230に混入するのを抑制することができる。
絶縁体241aおよび絶縁体241bとしては、例えば、窒化シリコン、酸化アルミニウム、窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体241aおよび絶縁体241bは、絶縁体273および絶縁体272に接して設けられるので、絶縁体280などに含まれる水、水素などの不純物が、導電体240aおよび導電体240bを通じて酸化物230に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体280に含まれる酸素が導電体240aおよび導電体240bに吸収されるのを防ぐことができる。
また、導電体240aの上面、および導電体240bの上面に接して配線として機能する導電体246(導電体246a、および導電体246b)を配置してもよい。導電体246は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
絶縁体286は、導電体246上、および絶縁体284上に設けられる。これにより、導電体246の上面、および導電体246の側面は、絶縁体286と接し、導電体246の下面は、絶縁体284と接する。つまり、導電体246は、絶縁体284、および絶縁体286で包まれる構成とすることができる。この様な構成とすることで、外方からの酸素の透過を抑制し、導電体246の酸化を防止することができる。また、導電体246から、水、水素などの不純物が外部に拡散することを防ぐことができるので好ましい。
<半導体装置の構成材料>
以下では、半導体装置に用いることができる構成材料について説明する。
<<基板>>
トランジスタ200を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムからなる半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、SOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
<<絶縁体>>
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、high-k材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
また、金属酸化物を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物230と接する構造とすることで、酸化物230が有する酸素欠損を補償することができる。
<<導電体>>
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
<<金属酸化物>>
酸化物230として、半導体として機能する金属酸化物(酸化物半導体)を用いることが好ましい。以下では、本発明に係る酸化物230に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Mおよび亜鉛を有するIn-M-Zn酸化物である場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Mに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。
[金属酸化物の構造]
酸化物半導体(金属酸化物)は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC-OS、多結晶酸化物半導体、nc-OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a-like OS:amorphous-like oxide semiconductor)、および非晶質酸化物半導体などがある。
CAAC-OSは、c軸配向性を有し、かつa-b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、CAAC-OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリー)を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC-OSが、a-b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。なお、明確な結晶粒界(グレインバウンダリ-)が確認される結晶構造は、いわゆる多結晶(polycrystal)と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、または電界効果移動度の低下を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないCAAC-OSは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、CAAC-OSを構成するには、Znを有する構成が好ましい。例えば、In-Zn酸化物、及びIn-Ga-Zn酸化物は、In酸化物よりも結晶粒界の発生を抑制できるため好適である。
また、CAAC-OSは、インジウム、および酸素を有する層(以下、In層)と、元素M、亜鉛、および酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M)層と表すこともできる。
CAAC-OSは結晶性の高い金属酸化物である。一方、CAAC-OSは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC-OSは不純物や欠陥(酸素欠損など)の少ない金属酸化物ともいえる。したがって、CAAC-OSを有する金属酸化物は、物理的性質が安定する。そのため、CAAC-OSを有する金属酸化物は熱に強く、信頼性が高い。
nc-OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc-OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc-OSは、分析方法によっては、a-like OSや非晶質酸化物半導体と区別が付かない場合がある。
なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、In-Ga-Zn酸化物(以下、IGZO)は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、IGZOは、大気中では結晶成長がし難い傾向があるため、大きな結晶(ここでは、数mmの結晶、または数cmの結晶)よりも小さな結晶(例えば、上述のナノ結晶)とする方が、構造的に安定となる場合がある。
a-like OSは、nc-OSと非晶質酸化物半導体との間の構造を有する金属酸化物である。a-like OSは、鬆または低密度領域を有する。すなわち、a-like OSは、nc-OSおよびCAAC-OSと比べて、結晶性が低い。
酸化物半導体(金属酸化物)は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a-like OS、nc-OS、CAAC-OSのうち、二種以上を有していてもよい。
また、上述の酸化物半導体以外として、CAC(Cloud-Aligned Composite)-OSを用いてもよい。
CAC-OSとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC-OSを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(またはホール)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC-OSに付与することができる。CAC-OSにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、CAC-OSは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、CAC-OSにおいて、導電性領域と、絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している場合がある。
また、CAC-OSは、異なるバンドギャップを有する成分により構成される。例えば、CAC-OS、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC-OSをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、CAC-OSは、マトリックス複合材(matrix composite)、または金属マトリックス複合材(metal matrix composite)と呼称することもできる。
また、酸化物半導体は、結晶構造に着目した場合、上記とは異なる分類となる場合がある。ここで、酸化物半導体における、結晶構造の分類について、図8Aを用いて説明を行う。図8Aは、酸化物半導体、代表的にはIGZO(Inと、Gaと、Znと、を含む金属酸化物)の結晶構造の分類を説明する図である。
図8Aに示すように、IGZOは、大きく分けてAmorphousと、Crystallineと、Crystalと、に分類される。また、Amorphousの中には、completely amorphousが含まれる。また、Crystallineの中には、CAAC、nc、及びCACが含まれる。また、Crystalの中には、single crystal、及びpoly crystalが含まれる。
なお、図8Aに示す太枠内の構造は、New crystalline phaseに属する構造である。当該構造は、Amorphousと、Crystalとの間の境界領域にある。すなわち、エネルギー的に不安定なAmorphousと、Crstallineとは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、X線回折(XRD:X-Ray Diffraction)スペクトルを用いて評価することができる。ここで、石英ガラス、及びCrystallineに分類される結晶構造を有するIGZO(結晶性IGZOともいう。)のXRDスペクトルを図8Bおよび図8Cに示す。図8Bおよび図8Cでは、横軸は2θ[deg.]であり、縦軸はIntensity[a.u.]である。また、図8Bが石英ガラス、図8Cが結晶性IGZOのXRDスペクトルである。なお、図8Cに示す結晶性IGZOとしては、In:Ga:Zn=4:2:3[原子数比]の組成である。また、図8Cに示す結晶性IGZOとしては、厚さ500nmである。
図8Bの矢印に示すように、石英ガラスは、XRDスペクトルのピークがほぼ左右対称である。一方で、図8Cの矢印に示すように、結晶性IGZOは、XRDスペクトルのピークが左右非対称である。XRDスペクトルのピークが左右非対称であることは、結晶の存在を明示している。別言すると、XRDスペクトルのピークで左右対称でないと、Amorphousであるとは言えない。
[不純物]
ここで、金属酸化物中における各不純物の影響について説明する。
酸化物半導体に不純物が混入すると、欠陥準位または酸素欠損が形成される場合がある。よって、酸化物半導体のチャネル形成領域に不純物が混入することで、酸化物半導体を用いたトランジスタの電気特性が変動しやすく、信頼性が悪くなる場合がある。また、チャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性(ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性)となりやすい。
金属酸化物を用いたトランジスタは、金属酸化物中の不純物及び酸素欠損によって、その電気特性が変動し、ノーマリーオン特性となりやすい。また、金属酸化物中に、適量値を超えた過剰な酸素を有した状態で、該トランジスタを駆動した場合、過剰な酸素原子の価数が変化し、該トランジスタの電気特性が変動することで、信頼性が悪くなる場合がある。
したがって、トランジスタには、キャリア濃度の低い金属酸化物をチャネル形成領域に用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、本明細書等においては、チャネル形成領域の金属酸化物のキャリア濃度が1×1016cm-3以下の場合を実質的に高純度真性として定義する。
また、チャネル形成領域の金属酸化物のキャリア濃度は、1×1018cm-3以下であることが好ましく、1×1017cm-3以下であることがより好ましく、1×1016cm-3以下であることがさらに好ましく、1×1013cm-3未満であることがさらに好ましく、1×1012cm-3未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、1×10-9cm-3とすることができる。
なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、金属酸化物中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しVHを形成する場合がある。酸素欠損に水素が入った欠陥(VH)はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
本発明の一態様においては、酸化物230中のVHをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、VHが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること(脱水、脱水素化処理と記載する場合がある。)と、金属酸化物に酸素を供給して酸素欠損を補填すること(加酸素化処理と記載する場合がある。)が重要である。VHなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
酸素欠損に水素が入った欠陥(VH)は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。また、本明細書等に記載の「キャリア濃度」は、「キャリア密度」と言い換えることができる。
よって、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる水素濃度を、1×1020atoms/cm未満、好ましくは1×1019atoms/cm未満、より好ましくは5×1018atoms/cm未満、さらに好ましくは1×1018atoms/cm未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、上記欠陥準位には、トラップ準位が含まれる場合がある。金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
また、酸化物半導体のチャネル形成領域に不純物が存在すると、チャネル形成領域の結晶性が低くなる場合がある、また、チャネル形成領域に接して設けられる酸化物の結晶性が低くなる場合がある。チャネル形成領域の結晶性が低いと、トランジスタの安定性または信頼性が悪化する傾向がある。また、チャネル形成領域に接して設けられる酸化物の結晶性が低いと、界面準位が形成され、トランジスタの安定性または信頼性が悪化する場合がある。
したがって、トランジスタの安定性または信頼性を向上させるには、酸化物半導体のチャネル形成領域およびその近傍の不純物濃度を低減することが有効である。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
具体的には、当該酸化物半導体のチャネル形成領域およびその近傍において、SIMSにより得られる上記不純物の濃度を、1×1018atoms/cm以下、好ましくは2×1016atoms/cm以下にする。または、当該酸化物半導体のチャネル形成領域およびその近傍において、エネルギー散乱型X線分光法(EDX:Energy Dispersive X-ray spectroscopy)を用いた元素分析により得られる上記不純物の濃度を、1.0atomic%以下にする。なお、当該酸化物半導体として元素Mを含む酸化物を用いる場合、当該酸化物半導体のチャネル形成領域およびその近傍において、元素Mに対する上記不純物の濃度比を、0.10未満、好ましくは0.05未満にする。ここで、上記濃度比を算出する際に用いる元素Mの濃度は、上記不純物の濃度を算出した領域と同じ領域の濃度でもよいし、当該酸化物半導体中の濃度でもよい。
また、不純物濃度を低減した金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、当該酸化物半導体が低抵抗化する場合がある。また、電気特性が変動しやすく、信頼性が悪くなる場合がある。
例えば、シリコンは、酸素との結合エネルギーが、インジウムおよび亜鉛よりも大きい。例えば、酸化物半導体としてIn-M-Zn酸化物を用いる場合、当該酸化物半導体にシリコンが混入すると、当該酸化物半導体に含まれる酸素がシリコンに奪われることによって、インジウムまたは亜鉛の近傍に酸素欠損が形成される場合がある。
チャネル形成領域に酸化物半導体を用いたトランジスタにおいては、チャネル形成領域に低抵抗領域が形成されると、当該低抵抗領域にトランジスタのソース電極とドレイン電極との間のリーク電流(寄生チャネル)が発生しやすい。また、当該寄生チャネルによって、トランジスタのノーマリーオン化、リーク電流の増大、ストレス印加によるしきい値電圧の変動(シフト)など、トランジスタの特性不良が起こりやすくなる。また、トランジスタの加工精度が低いと、当該寄生チャネルがトランジスタ毎にばらつくことで、トランジスタ特性にばらつきが生じてしまう。
したがって、酸化物半導体のチャネル形成領域およびその近傍において、当該不純物および酸素欠損はできる限り低減されていることが好ましい。
<<その他の半導体材料>>
酸化物230に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物230として、バンドギャップを有する半導体材料(ゼロギャップ半導体ではない半導体材料)を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質(原子層物質、2次元材料などともいう。)などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、2次元電気伝導性が高い。半導体として機能し、かつ、2次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第16族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、13族カルコゲナイドなどが挙げられる。
酸化物230として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物230として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン(代表的にはMoS)、セレン化モリブデン(代表的にはMoSe)、モリブデンテルル(代表的にはMoTe)、硫化タングステン(代表的にはWS)、セレン化タングステン(代表的にはWSe)、タングステンテルル(代表的にはWTe)、硫化ハフニウム(代表的にはHfS)、セレン化ハフニウム(代表的にはHfSe)、硫化ジルコニウム(代表的にはZrS)、セレン化ジルコニウム(代表的にはZrSe)などが挙げられる。
<半導体装置の作製方法>
次に、図7A乃至図7Dに示す、本発明の一態様である半導体装置の作製方法を、図9A乃至図16Dを用いて説明する。
図9A、図10A、図11A、図12A、図13A、図14A、図15A、および図16Aは上面図を示す。また、図9B、図10B、図11B、図12B、図13B、図14B、図15B、および図16Bはそれぞれ、図9A、図10A、図11A、図12A、図13A、図14A、図15A、および図16AにA1-A2の一点鎖線で示す部位に対応する断面図であり、トランジスタ200のチャネル長方向の断面図でもある。また、図9C、図10C、図11C、図12C、図13C、図14C、図15C、および図16Cはそれぞれ、図9A、図10A、図11A、図12A、図13A、図14A、図15A、および図16AにA3-A4の一点鎖線で示す部位に対応する断面図であり、トランジスタ200のチャネル幅方向の断面図でもある。また、図9D、図10D、図11D、図12D、図13D、図14D、図15D、および図16Dはそれぞれ、図9A、図10A、図11A、図12A、図13A、図14A、図15A、および図16AにA5-A6の一点鎖線で示す部位の断面図である。なお、図9A、図10A、図11A、図12A、図13A、図14A、図15A、および図16Aの上面図では、図の明瞭化のために一部の要素を省いている。
まず、基板(図示しない。)を準備し、当該基板上に絶縁体211を成膜する。絶縁体211の成膜は、スパッタリング法、CVD法、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法、パルスレーザ堆積(PLD:Pulsed Laser Deposition)法、ALD法などを用いて行うことができる。
なお、CVD法は、プラズマを利用するプラズマCVD(PECVD:Plasma Enhanced CVD)法、熱を利用する熱CVD(TCVD:Thermal CVD)法、光を利用する光CVD(Photo CVD)法などに分類できる。さらに用いる原料ガスによって金属CVD(MCVD:Metal CVD)法、有機金属CVD(MOCVD:Metal Organic CVD)法に分けることができる。
プラズマCVD法は、比較的低温で高品質の膜が得られる。また、熱CVD法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子(トランジスタ、容量素子など)などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱CVD法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱CVD法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ALD法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ALD(Thermal ALD)法、プラズマ励起されたリアクタントを用いるPEALD(Plasma Enhanced ALD)法などを用いることができる。
また、ALD法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。PEALD(Plasma Enhanced ALD)法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ALD法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ALD法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、X線光電子分光法(XPS:X-ray Photoelectron Spectroscopy)を用いて行うことができる。
CVD法およびALD法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ALD法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ALD法は、比較的成膜速度が遅いため、成膜速度の速いCVD法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
CVD法およびALD法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、CVD法およびALD法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、CVD法およびALD法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
本実施の形態では、絶縁体211として、CVD法によって窒化シリコンを成膜する。
次に、絶縁体211上に絶縁体212を成膜する。絶縁体212の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。本実施の形態では、絶縁体212として、スパッタリング法によって窒化シリコンを成膜する。
このように、絶縁体211、および絶縁体212として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、絶縁体211より下層(図示せず。)の導電体に銅など拡散しやすい金属を用いても、当該金属が絶縁体211、および絶縁体212を介して上方に拡散するのを抑制することができる。また、窒化シリコンのように水、水素などの不純物が透過しにくい絶縁体を用いることにより、絶縁体211より下層に含まれる水、水素などの不純物の拡散を抑制することができる。
次に、絶縁体212上に絶縁体214を成膜する。絶縁体214の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。本実施の形態では、絶縁体214として、酸化アルミニウムを用いる。
絶縁体212の水素濃度は、絶縁体211の水素濃度より低く、絶縁体214の水素濃度は、絶縁体212の水素濃度より低いことが好ましい。絶縁体212としてスパッタリング法によって窒化シリコンを成膜することで、CVD法によって窒化シリコンを成膜する絶縁体211よりも水素濃度が低い窒化シリコンを形成することができる。また、絶縁体214を酸化アルミニウムとすることで、絶縁体212よりも水素濃度を低くすることができる。
この後の工程にて絶縁体214上に、トランジスタ200を形成するが、トランジスタ200に近接する膜は、水素濃度が比較的低いことが好ましく、水素濃度が比較的高い膜は、トランジスタ200から遠隔して配置することが好ましい。
次に、絶縁体214上に絶縁体216を成膜する。絶縁体216の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。本実施の形態では、絶縁体216として、酸化シリコンまたは酸化窒化シリコンを用いる。また、絶縁体216は、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体216の水素濃度を低減することができる。
次に、絶縁体216に絶縁体214に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体214は、絶縁体216をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体216に酸化シリコンまたは酸化窒化シリコンを用いた場合は、絶縁体214は窒化シリコン、酸化アルミニウム、酸化ハフニウムを用いるとよい。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ(CCP:Capacitively Coupled Plasma)エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)エッチング装置などを用いることができる。
開口の形成後に、導電体205aとなる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。または、酸素の透過を抑制する機能を有する導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。該導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。
本実施の形態では、導電体205aとなる導電膜を多層構造とする。まず、スパッタリング法によって窒化タンタルを成膜し、当該窒化タンタルの上に窒化チタンを積層する。このような金属窒化物を導電体205bの下層に用いることにより、後述する導電体205bとなる導電膜として銅などの拡散しやすい金属を用いても、当該金属が導電体205aから外に拡散するのを防ぐことができる。
次に、導電体205bとなる導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。本実施の形態では、該導電膜として、銅などの低抵抗導電性材料を成膜する。
次に、CMP処理を行うことで、導電体205aとなる導電膜、および導電体205bとなる導電膜の一部を除去し、絶縁体216を露出する。その結果、開口部のみに、導電体205aおよび導電体205bが残存する。これにより、上面が平坦な、導電体205を形成することができる(図9A乃至図9C参照。)。なお、当該CMP処理により、絶縁体216の一部が除去される場合がある。
なお、上記においては、導電体205を絶縁体216の開口に埋め込むように形成したが、本実施の形態はこれに限られるものではない。例えば、絶縁体214上に導電体205を形成し、導電体205上に絶縁体216を成膜し、絶縁体216にCMP処理を行うことで、絶縁体216の一部を除去し、導電体205の表面を露出させればよい。
次に、絶縁体216、および導電体205上に絶縁体222を成膜する。絶縁体222として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体222が、水素および水に対するバリア性を有することで、トランジスタ200の周辺に設けられた構造体に含まれる水素、および水が、絶縁体222を通じてトランジスタ200の内側へ拡散することが抑制され、酸化物230中の酸素欠損の生成を抑制することができる。
絶縁体222の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。
続いて、加熱処理を行うと好ましい。加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下、さらに好ましくは320℃以上450℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを10ppm以上、1%以上、もしくは10%以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上、または10%以上含む雰囲気で加熱処理を行ってもよい。
本実施の形態では、加熱処理として、絶縁体222の成膜後に窒素雰囲気にて400℃の温度で1時間の処理を行った後に、連続して酸素雰囲気にて400℃の温度で1時間の処理を行う。当該加熱処理によって、絶縁体222に含まれる水、水素などの不純物を除去することなどができる。また、加熱処理は、絶縁体224の成膜後などのタイミングで行うこともできる。
次に、絶縁体222上に絶縁体224を成膜する。絶縁体224の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。本実施の形態では、絶縁体224として、CVD法によって酸化シリコンまたは酸化窒化シリコン膜を成膜する。絶縁体224は、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体224の水素濃度を低減することができる。絶縁体224は、後の工程で酸化物230aと接する絶縁体224となるので、このように水素濃度が低減されていることが好適である。
ここで、絶縁体224に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にRF(Radio Frequency)を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にRFを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体224内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁体224に含まれる水、水素などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
ここで、絶縁体224上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜した後、絶縁体224に達するまで、CMP処理を行ってもよい。当該CMP処理を行うことで絶縁体224表面の平坦化および平滑化を行うことができる。当該酸化アルミニウムを絶縁体224上に配置してCMP処理を行うことで、CMP処理の終点検出が容易となる。また、CMP処理によって、絶縁体224の一部が研磨されて、絶縁体224の膜厚が薄くなることがあるが、絶縁体224の成膜時に膜厚を調整すればよい。絶縁体224表面の平坦化および平滑化を行うことで、後に成膜する酸化物の被覆率の悪化を防止し、半導体装置の歩留りの低下を防ぐことができる場合がある。また、絶縁体224上に、スパッタリング法によって、酸化アルミニウムを成膜することにより、絶縁体224に酸素を添加することができるので好ましい。
次に、絶縁体224上に、酸化膜230A、酸化膜230Bを順に成膜する(図9A乃至図9D参照。)。なお、酸化膜230Aおよび酸化膜230Bは、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜230A、および酸化膜230B上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜230Aと酸化膜230Bとの界面近傍を清浄に保つことができる。
酸化膜230A、および酸化膜230Bの成膜はスパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。
例えば、酸化膜230A、および酸化膜230Bをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のIn-M-Zn酸化物ターゲットなどを用いることができる。
特に、酸化膜230Aの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体224に供給される場合がある。したがって、当該スパッタリングガスに含まれる酸素の割合は70%以上、好ましくは80%以上、より好ましくは100%とすればよい。
また、酸化膜230Bをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、30%を超えて100%以下、好ましくは70%以上100%以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。酸化膜230Bをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を1%以上30%以下、好ましくは5%以上20%以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
本実施の形態では、酸化膜230Aとして、スパッタリング法によって、In:Ga:Zn=1:3:4[原子数比]の酸化物ターゲットを用いて成膜する。また、酸化膜230Bとして、スパッタリング法によって、In:Ga:Zn=4:2:4.1[原子数比]、In:Ga:Zn=5:1:3[原子数比]、In:Ga:Zn=10:1:3[原子数比]、In:Zn=2:1[原子数比]、In:Zn=5:1[原子数比]、In:Zn=10:1[原子数比]、またはインジウムの酸化物ターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物230a、および酸化物230bに求める特性に合わせて形成するとよい。
次に、酸化膜230B上に酸化膜243Aを成膜する(図9A乃至図9D参照)。酸化膜243Aの成膜はスパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。酸化膜243Aは、Inに対するGaの原子数比が、酸化膜230BのInに対するGaの原子数比より大きいことが好ましい。本実施の形態では、酸化膜243Aとして、スパッタリング法によって、In:Ga:Zn=1:3:4[原子数比]の酸化物ターゲットを用いて成膜する。
なお、絶縁体222、絶縁体224、酸化膜230A、酸化膜230B、および酸化膜243Aを、大気に暴露することなく成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。
次に、加熱処理を行ってもよい。当該加熱処理は、上述した加熱処理条件を用いることができる。当該加熱処理によって、酸化膜230A、酸化膜230B、および酸化膜243A中の水、水素などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて400℃の温度で1時間の処理を行った後に、連続して酸素雰囲気にて400℃の温度で1時間の処理を行う。
次に、酸化膜243A上に導電膜242Aを成膜する(図9A乃至図9D参照。)。導電膜242Aの成膜はスパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。なお、導電膜242Aの成膜前に、加熱処理を行ってもよい。当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電膜242Aを成膜してもよい。このような処理を行うことによって、酸化膜243Aの表面などに吸着している水分および水素を除去し、さらに酸化膜230A、酸化膜230B、および酸化膜243A中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、100℃以上400℃以下が好ましい。本実施の形態では、加熱処理の温度を200℃とする。
次に、リソグラフィー法を用いて、酸化膜230A、酸化膜230B、酸化膜243A、および導電膜242Aを島状に加工して、酸化物230a、酸化物230b、酸化物層243B、および導電層242Bを形成する(図10A乃至図10D参照。)。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、酸化膜230A、酸化膜230B、酸化膜243A、および導電膜242Aの加工は、それぞれ異なる条件で加工してもよい。なお、当該工程において、絶縁体224の酸化物230aと重ならない領域の膜厚が薄くなることがある。
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、絶縁体などを所望の形状に加工することができる。例えば、KrFエキシマレーザ光、ArFエキシマレーザ光、EUV(Extreme Ultraviolet)光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体(例えば水)を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜242A上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電膜242Aのエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電膜242Aのエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
ここで、酸化物230a、酸化物230b、酸化物層243B、および導電層242Bは、少なくとも一部が導電体205と重なるように形成する。また、酸化物230a、酸化物230b、酸化物層243B、および導電層242Bの側面は、絶縁体222の上面に対し、概略垂直であることが好ましい。酸化物230a、酸化物230b、酸化物層243B、および導電層242Bの側面が、絶縁体222の上面に対し、概略垂直であることで、複数のトランジスタ200を設ける際に、小面積化、高密度化が可能となる。または、酸化物230a、酸化物230b、酸化物層243B、および導電層242Bの側面と、絶縁体222の上面とのなす角が低い角度になる構成にしてもよい。その場合、酸化物230a、酸化物230b、酸化物層243B、および導電層242Bの側面と、絶縁体222の上面とのなす角は60度以上70度未満が好ましい。この様な形状とすることで、これより後の工程において、絶縁体272などの被覆性が向上し、鬆などの欠陥を低減することができる。
また、導電層242Bの側面と導電層242Bの上面との間に、湾曲面を有する。つまり、当該側面の端部と当該上面の端部は、湾曲していることが好ましい。湾曲面は、例えば、導電層242Bの端部において、曲率半径が、3nm以上10nm以下、好ましくは、5nm以上6nm以下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
次に、絶縁体224、酸化物230a、酸化物230b、酸化物層243B、および導電層242Bの上に、絶縁体272を成膜する(図11B乃至図11D参照。)。絶縁体272の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。本実施の形態では、絶縁体272として、スパッタリング法によって、酸化アルミニウムを成膜する。スパッタリング法によって、酸化アルミニウムを成膜することで、絶縁体224へ酸素を注入することができる。
次に、絶縁体272上に絶縁体273を成膜する。絶縁体273の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。実施の形態では、絶縁体273として、スパッタリング法によって、窒化シリコンを成膜する(図11B乃至図11D参照)。
次に、絶縁体273上に、絶縁体280となる絶縁膜を成膜する。当該絶縁膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。例えば、当該絶縁膜として、スパッタリング法を用いて酸化シリコン膜を成膜し、その上にPEALD法または熱ALD法を用いて酸化シリコン膜を成膜すればよい。また、当該絶縁膜は、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体280の水素濃度を低減することができる。なお、当該絶縁膜の成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して当該絶縁膜を成膜してもよい。このような処理を行うことによって、絶縁体273の表面などに吸着している水分および水素を除去し、さらに酸化物230a、酸化物230b、酸化物層243B、および絶縁体224中の水分濃度および水素濃度を低減させることができる。上述した加熱処理条件を用いることができる。
次に、上記絶縁膜にCMP処理を行い、上面が平坦な絶縁体280を形成する(図11B乃至図11D参照。)。なお、絶縁体224と同様に、絶縁体280上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜し、絶縁体280に達するまで、CMP処理を行ってもよい。
次に、絶縁体280の一部、絶縁体273の一部、絶縁体272の一部、導電層242Bの一部、および酸化物層243Bの一部を加工して、酸化物230bに達する開口を形成する。当該開口は、導電体205と重なるように形成することが好ましい。当該開口の形成によって、導電体242a、導電体242b、酸化物243a、および酸化物243bを形成する(図12A乃至図12D参照。)。
なお、上記開口を形成する際に、酸化物230bの上部がわずかに除去される場合がある。しかしながら、本発明の一態様においては、実効的なチャネル長を長くするために、導電体242aおよび導電体242bの上部に設けられた絶縁体をマスクとして、酸化物230bの一部を加工し、酸化物230bに溝部を形成する。なお、当該溝部は、溝部の深さによって、上記開口の形成工程で形成してもよいし、上記開口の形成工程と異なる工程で形成してもよい。
また、絶縁体280の一部、絶縁体273の一部、絶縁体272の一部、導電層242Bの一部、酸化物層243Bの一部、および酸化物230bの一部の加工は、ドライエッチング法、またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、当該加工は、それぞれ異なる条件で加工してもよい。例えば、絶縁体280の一部をドライエッチング法で加工し、絶縁体273の一部をウェットエッチング法で加工し、絶縁体272の一部をドライエッチング法で加工し、酸化物層243Bの一部、導電層242Bの一部、および酸化物230bの一部をドライエッチング法で加工してもよい。また、酸化物層243Bの一部および導電層242Bの一部の加工と、酸化物230bの一部の加工とは、異なる条件で行ってもよい。
これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物230a、酸化物230bなどの表面に付着または内部に拡散することがある。不純物としては、例えば、フッ素、塩素などがある。
上記の不純物などを除去するために、洗浄処理を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
ウェット洗浄としては、アンモニア水、シュウ酸、リン酸、フッ化水素酸などを炭酸水または純水で希釈した水溶液、純水、炭酸水などを用いて洗浄処理を行ってもよい。また、これらの水溶液、純水、または炭酸水を用いた超音波洗浄を行ってもよい。また、これらの洗浄を適宜組み合わせて行ってもよい。
このとき、当該開口と重なり、かつ酸化物230bと重ならない領域の、絶縁体224の膜厚が薄くなる場合がある。
これまでドライエッチングなどの加工、または上記洗浄処理によって、上記開口と重なり、かつ酸化物230bと重ならない領域の、絶縁体224の膜厚が、酸化物230bと重なる領域の、絶縁体224の膜厚より薄くなる場合がある。
次に、酸化膜230Cを成膜する(図13A乃至図13D参照)。酸化膜230Cの成膜前に加熱処理を行ってもよく、当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して酸化膜230Cを成膜することが好ましい。また、当該加熱処理は、酸素を含む雰囲気で行うことが好ましい。このような処理を行うことによって、酸化物230bの表面などに吸着している水分および水素を除去し、さらに酸化物230aおよび酸化物230b中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、100℃以上400℃以下が好ましい。本実施の形態では、加熱処理の温度を200℃とする。
ここで、酸化膜230Cは、少なくとも酸化物230bに形成された溝部の内壁、酸化物243の側面の一部、導電体242の側面の一部、絶縁体272の側面の一部、絶縁体273の側面の一部、および絶縁体280の側面の一部と接するように設けられることが好ましい。導電体242は、酸化物243、絶縁体272、絶縁体273、および酸化膜230Cに囲まれることで、以降の工程において導電体242の酸化による導電率の低下を抑制することができる。
酸化膜230Cの成膜はスパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。酸化膜230Cに求める特性に合わせて、酸化膜230A、または酸化膜230Bと同様の成膜方法を用いて、酸化膜230Cを成膜すればよい。本実施の形態では、酸化膜230Cとして、スパッタリング法によって、In:Ga:Zn=1:3:4[原子数比]、In:Ga:Zn=4:2:4.1[原子数比]、In:Ga:Zn=5:1:3[原子数比]、In:Ga:Zn=10:1:3[原子数比]、In:Zn=2:1[原子数比]、In:Zn=5:1[原子数比]、In:Zn=10:1[原子数比]、またはインジウムの酸化物ターゲットを用いて成膜する。
なお、酸化膜230Cは、積層としてもよい。例えば、スパッタリング法によって、In:Ga:Zn=4:2:4.1[原子数比]、In:Ga:Zn=5:1:3[原子数比]、In:Ga:Zn=10:1:3[原子数比]、In:Zn=2:1[原子数比]、In:Zn=5:1[原子数比]、In:Zn=10:1[原子数比]、またはインジウムの酸化物ターゲットを用いて成膜して、連続してIn:Ga:Zn=1:3:4[原子数比]、Ga:Zn=2:1[原子数比]、またはGa:Zn=2:5[原子数比]の酸化物ターゲットを用いて成膜してもよい。
酸化膜230Cの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物230aおよび酸化物230bに供給される場合がある。または、酸化膜230Cの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体280に供給される場合がある。したがって、酸化膜230Cのスパッタリングガスに含まれる酸素の割合は70%以上、好ましくは80%以上、より好ましくは100%とすればよい。
次に絶縁膜250Aを成膜する(図13A乃至図13D参照)。絶縁膜250Aの成膜前に加熱処理を行ってもよく、当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して絶縁膜250Aを成膜してもよい。また、当該加熱処理は、酸素を含む雰囲気で行うことが好ましい。このような処理を行うことによって、酸化膜230Cの表面などに吸着している水分および水素を除去し、さらに酸化物230a、酸化物230b、および酸化膜230C中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、100℃以上400℃以下が好ましい。
絶縁膜250Aは、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて成膜することができる。また、絶縁膜250Aは、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁膜250Aの水素濃度を低減することができる。絶縁膜250Aは、後の工程で酸化物230cと接する絶縁体250となるので、このように水素濃度が低減されていることが好適である。
なお、絶縁体250を2層の積層構造とする場合、絶縁体250の下層となる絶縁膜および絶縁体250の上層となる絶縁膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、絶縁体250の下層となる絶縁膜、および絶縁体250の上層となる絶縁膜上に大気環境からの不純物または水分が付着することを防ぐことができ、絶縁体250の下層となる絶縁膜と絶縁体250の上層となる絶縁膜との界面近傍を清浄に保つことができる。
ここで、絶縁膜250Aを成膜後に、酸素を含む雰囲気下、および減圧下にて、マイクロ波処理を行ってもよい。マイクロ波処理を行うことにより、マイクロ波による電界が絶縁膜250A、酸化膜230C、酸化物230b、酸化物230aなどに与えられ、酸化膜230C中、酸化物230b中、および酸化物230a中のVHをVと水素とに分断することができる。この時分断された水素の一部は、酸素と結合してHOとして、絶縁膜250A、酸化膜230C、酸化物230b、および酸化物230aから除去される場合がある。また、水素の一部は、導電体242(導電体242a、および導電体242b)にゲッタリングされる場合がある。このように、マイクロ波処理を行うことで、絶縁膜250A中、酸化膜230C中、酸化物230b中、および酸化物230a中の水素濃度を低減することができる。また、酸化物230a中、酸化物230b中、および酸化膜230C中のVHをVと水素とに分断した後に存在しうるVに酸素が供給されることでVを修復または補填することができる。
また、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行ってもよい。このような処理を行うことで、絶縁膜250A中、酸化膜230C中、酸化物230b中、および酸化物230a中の水素を効率よく除去することができる。また、水素の一部は、導電体242(導電体242a、および導電体242b)にゲッタリングされる場合がある。または、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行うステップを複数回繰り返して行ってもよい。加熱処理を繰り返し行うことで、絶縁膜250A中、酸化膜230C中、酸化物230b中、および酸化物230a中の水素をさらに効率よく除去することができる。なお、加熱処理温度は、300℃以上500℃以下とすることが好ましい。
また、マイクロ波処理を行うことにより、絶縁膜250Aの膜質を改質することで、水素、水、不純物等の拡散を抑制することができる。従って、導電体260となる導電膜の成膜などの後工程、または熱処理などの後処理により、絶縁体250を介して、水素、水、不純物等が、酸化物230b、酸化物230aなどへ拡散することを抑制することができる。
次に、導電膜260A、導電膜260Bを順に成膜する(図14A乃至図14D参照。)。導電膜260Aおよび導電膜260Bの成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。本実施の形態では、ALD法を用いて導電膜260Aを成膜し、CVD法を用いて導電膜260Bを成膜する。
次に、CMP処理によって、酸化膜230C、絶縁膜250A、導電膜260A、および導電膜260Bを絶縁体280が露出するまで研磨することによって、酸化物230c、絶縁体250、および導電体260(導電体260a、および導電体260b)を形成する(図15A乃至図15D参照。)。これにより、酸化物230cは、酸化物230bに達する開口および酸化物230bの溝部の内壁(側壁、および底面)を覆うように配置される。また、絶縁体250は、酸化物230cを介して、上記開口および上記溝部の内壁を覆うように配置される。また、導電体260は、酸化物230c、および絶縁体250を介して、上記開口および上記溝部を埋め込むように配置される。
次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて400℃の温度で1時間の処理を行う。該加熱処理によって、絶縁体250および絶縁体280中の水分濃度および水素濃度を低減させることができる。なお、上記加熱処理後、大気に曝すことなく連続して、絶縁体282の成膜を行ってもよい。
次に、酸化物230c上、絶縁体250上、導電体260上、および絶縁体280上に、絶縁体282を形成する(図16B乃至図16D参照。)。絶縁体282の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。絶縁体282としては、例えば、スパッタリング法によって、酸化アルミニウムを成膜することが好ましい。スパッタリング法を用いて、酸素を含む雰囲気で絶縁体282の成膜を行うことで、成膜しながら、絶縁体280に酸素を添加することができる。このとき、基板加熱を行いながら、絶縁体282を成膜することが好ましい。また、導電体260の上面に接して、絶縁体282を形成することで、この後の加熱処理において、絶縁体280が有する酸素が導電体260へ吸収されることを抑制することができるので好ましい。
次に、絶縁体282上に絶縁体283を成膜する(図16B乃至図16D参照。)。絶縁体283の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。絶縁体283として、窒化シリコン、または窒化酸化シリコンを成膜することが好ましい。また、絶縁体283は、多層としてもよい。例えば、スパッタリング法を用いて、窒化シリコンを成膜し、当該窒化シリコン上に、CVD法を用いて窒化シリコンを成膜してもよい。
次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて400℃の温度で1時間の処理を行う。当該加熱処理によって、絶縁体282の成膜によって添加された酸素を絶縁体280へ拡散させ、さらに酸化物230cを介して、酸化物230a、および酸化物230bへ供給することができる。なお、当該加熱処理は、絶縁体283の成膜後に限らず、絶縁体282の成膜後に行ってもよい。
次に絶縁体283上に、絶縁体284を成膜してもよい。絶縁体284の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。絶縁体284としては、例えば、スパッタリング法によって、窒化シリコンを成膜することが好ましい。
次に、絶縁体272、絶縁体273、絶縁体280、絶縁体282、絶縁体283、および絶縁体284に、導電体242aおよび導電体242bに達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。
次に、絶縁体241(絶縁体241a、および絶縁体241b)となる絶縁膜を成膜し、当該絶縁膜を異方性エッチングして絶縁体241を形成する。当該絶縁膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。当該絶縁膜としては、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、PEALD法を用いて、窒化シリコンを成膜することが好ましい。窒化シリコンは水素に対するブロッキング性が高いので好ましい。
また、絶縁体241となる絶縁膜の異方性エッチングとしては、例えばドライエッチング法などを用いればよい。開口の側壁部に絶縁体241を設けることで、外方からの酸素の透過を抑制し、次に形成する導電体240aおよび導電体240bの酸化を防止することができる。また、導電体240aおよび導電体240bから、水、水素などの不純物が外部に拡散することを防ぐことができる。
次に、導電体240aおよび導電体240bとなる導電膜を成膜する。当該導電膜は、水、水素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。当該導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。
次に、CMP処理を行うことで、導電体240aおよび導電体240bとなる導電膜の一部を除去し、絶縁体284を露出する。その結果、上記開口のみに、当該導電膜が残存することで上面が平坦な導電体240aおよび導電体240bを形成することができる(図7A乃至図7D参照。)。なお、当該CMP処理により、絶縁体284の一部が除去される場合がある。
次に、導電体246となる導電膜を成膜する。当該導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。
次に、導電体246となる導電膜をリソグラフィー法によって加工し、導電体240aの上面と接する導電体246a、および導電体240bの上面と接する導電体246bを形成する(図7A乃至図7D参照。)。このとき、導電体246aおよび導電体246bと、絶縁体284とが重ならない領域の絶縁体284が除去されることがある。
次に、導電体246上、および絶縁体284上に、絶縁体286を成膜する(図7A乃至図7D参照)。絶縁体286の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。また、絶縁体286は、多層としてもよい。例えば、スパッタリング法を用いて、窒化シリコンを成膜し、当該窒化シリコン上に、CVD法を用いて窒化シリコンを成膜してもよい。
以上により、図7A乃至図7Dに示すトランジスタ200を有する半導体装置を作製することができる。図9A乃至図16Dに示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ200を作製することができる。
<半導体装置の変形例>
以下では、図17A乃至図17Dを用いて、本発明の一態様である半導体装置の一例について説明する。
図17Aは半導体装置の上面図を示す。また、図17Bは、図17AにA1-A2の一点鎖線で示す部位に対応する断面図である。また、図17Cは、図17AにA3-A4の一点鎖線で示す部位に対応する断面図である。また、図17Dは、図17AにA5-A6の一点鎖線で示す部位に対応する断面図である。図17Aの上面図では、図の明瞭化のために一部の要素を省いている。
なお、図17A乃至図17Dに示す半導体装置において、<半導体装置の構成例2>に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、半導体装置の構成材料については<半導体装置の構成例2>で詳細に説明した材料を用いることができる。
図17A乃至図17Dに示す半導体装置は、図7A乃至図7Dに示した半導体装置の変形例である。図17A乃至図17Dに示す半導体装置は、図7A乃至図7Dに示した半導体装置とは、絶縁体283、および絶縁体284の形状が異なる。また、絶縁体274、および絶縁体287を有することが異なる。また、酸化物230cを、2層の積層構造として設ける構成について示している。
図17A乃至図17Dに示す半導体装置では、絶縁体212、絶縁体214、絶縁体216、絶縁体222、絶縁体224、絶縁体272、絶縁体273、絶縁体280、および絶縁体282がパターニングされており、絶縁体212、絶縁体214、絶縁体216、絶縁体222、絶縁体224、絶縁体272、絶縁体273、絶縁体280、および絶縁体282の側面に接して、絶縁体287が設けられる。また、絶縁体283、および絶縁体284は、絶縁体212、絶縁体214、絶縁体216、絶縁体222、絶縁体224、絶縁体272、絶縁体273、絶縁体280、絶縁体282、および絶縁体287を覆う構造になっている。つまり、絶縁体283は、絶縁体282の上面と、絶縁体287の上面および側面と、絶縁体211の上面に接し、絶縁体284は、絶縁体283の上面および側面に接する。これにより、酸化物230などを含む、絶縁体212、絶縁体214、絶縁体216、絶縁体222、絶縁体224、絶縁体272、絶縁体273、絶縁体280、絶縁体282、および絶縁体287は、絶縁体283および絶縁体284と、絶縁体211とによって、外部から隔離される。別言すると、トランジスタ200は、絶縁体283および絶縁体284と絶縁体211とで封止された領域内に配置される。
例えば、絶縁体212、絶縁体214、絶縁体287、および絶縁体282を、水素を捕獲および水素を固着する機能を有する材料を用いて形成し、絶縁体211、絶縁体283、および絶縁体284を水素および酸素に対する拡散を抑制する機能を有する材料を用いて形成すると好ましい。代表的には、絶縁体212、絶縁体214、絶縁体287、および絶縁体282としては、酸化アルミニウムを用いることができる。また、代表的には、絶縁体211、絶縁体283、および絶縁体284としては、窒化シリコンを用いることができる。
上記構成にすることで、上記封止された領域外に含まれる水素が、上記封止された領域内に混入することを抑制することができる。
また、図17A乃至図17Dに示すトランジスタ200では、絶縁体211、絶縁体283、および絶縁体284を、単層として設ける構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体211、絶縁体283、および絶縁体284のそれぞれを2層以上の積層構造として設ける構成にしてもよい。
絶縁体274は、層間膜として機能する。絶縁体274は、絶縁体214よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体274は、例えば、絶縁体280と同様の材料を用いて設けることができる。
また、図17A乃至図17Dに示すトランジスタ200では、酸化物230cは、酸化物230c1と酸化物230c2とを積層する構成について示している。
酸化物230c2は、酸化物230c1に用いられる金属酸化物を構成する金属元素の少なくとも一つを含むことが好ましく、当該金属元素を全て含むことがより好ましい。例えば、酸化物230c1として、In-Ga-Zn酸化物またはIn-Zn酸化物を用い、酸化物230c2として、In-Ga-Zn酸化物、Ga-Zn酸化物、または酸化ガリウムを用いるとよい。これにより、酸化物230c1と酸化物230c2との界面における欠陥準位密度を低くすることができる。
また、酸化物230aおよび酸化物230c2の伝導帯下端が、酸化物230bおよび酸化物230c1の伝導帯下端より真空準位に近いことが好ましい。言い換えると、酸化物230aおよび酸化物230c2の電子親和力は、酸化物230bおよび酸化物230c1の電子親和力より小さいことが好ましい。この場合、酸化物230c2は、酸化物230aに用いることができる金属酸化物を用い、酸化物230c1は、酸化物230bに用いることができる金属酸化物を用いることが好ましい。このとき、キャリアの主たる経路は酸化物230bだけでなく、酸化物230c1もキャリアの主たる経路となる場合がある。酸化物230bに用いることができる金属酸化物を酸化物230c1に用いることで、チャネル形成領域の上面における実効チャネル長が大きくなるのを抑制し、トランジスタ200のオン電流の低下を抑制することができる。
具体的には、酸化物230c1として、In:Ga:Zn=4:2:3[原子数比]もしくはその近傍の組成、In:Ga:Zn=5:1:6[原子数比]もしくはその近傍の組成、In:Ga:Zn=5:1:3[原子数比]もしくはその近傍の組成、またはIn:Ga:Zn=10:1:3[原子数比]もしくはその近傍の組成の金属酸化物、または、In-Zn酸化物を用い、酸化物230c2として、In:Ga:Zn=1:3:4[原子数比]もしくはその近傍の組成、Ga:Zn=2:1[原子数比]もしくはその近傍の組成、またはGa:Zn=2:5[原子数比]もしくはその近傍の組成の金属酸化物、または、酸化ガリウムを用いればよい。
また、酸化物230c2は、酸化物230c1より、酸素の拡散または透過を抑制する金属酸化物であることが好ましい。絶縁体250と酸化物230c1との間に酸化物230c2を設けることで、絶縁体280に含まれる酸素が、絶縁体250に拡散するのを抑制することができる。したがって、当該酸素は、酸化物230c1を介して、酸化物230bに効率的に供給することができる。
また、酸化物230c2に用いる金属酸化物において、主成分である金属元素に対するInの原子数比が、酸化物230c1に用いる金属酸化物における、主成分である金属元素に対するInの原子数比より小さくすることで、Inが絶縁体250側に拡散するのを抑制することができる。絶縁体250は、ゲート絶縁体として機能するため、Inが絶縁体250などに混入した場合、トランジスタの特性不良となる。したがって、酸化物230c1と絶縁体250との間に酸化物230c2を設けることで、信頼性の高い半導体装置を提供することが可能となる。
なお、酸化物230c1は、トランジスタ200毎に設けてもよい。つまり、トランジスタ200の酸化物230c1と、当該トランジスタ200に隣接するトランジスタ200の酸化物230c1と、は、接しなくてもよい。また、トランジスタ200の酸化物230c1と、当該トランジスタ200に隣接するトランジスタ200の酸化物230c1と、を、離隔してもよい。別言すると、酸化物230c1が、トランジスタ200と、当該トランジスタ200に隣接するトランジスタ200との間に配置されない構成としてもよい。
複数のトランジスタ200がチャネル幅方向に配置されている半導体装置において、上記構成にすることで、トランジスタ200に酸化物230cがそれぞれ独立して設けられる。よって、トランジスタ200と、当該トランジスタ200に隣接するトランジスタ200との間に、寄生トランジスタが生じるのを抑制し、上記リークパスが生じるのを抑制することができる。したがって、良好な電気特性を有し、かつ、微細化または高集積化が可能な半導体装置を提供することができる。
例えば、トランジスタ200のチャネル幅方向において、互いに向かい合う、トランジスタ200の酸化物230c1の側端部と、当該トランジスタ200に隣接するトランジスタ200の酸化物230c1の側端部との距離をWとして表すと、Wを0nmよりも大きくする。また、トランジスタ200のチャネル幅方向において、互いに向かい合う、トランジスタ200の酸化物230aの側端部と、当該トランジスタ200に隣接するトランジスタ200の酸化物230aの側端部との距離をWとして表すと、Wに対するWの比(W/W)の値は、好ましくは0より大きく1未満、より好ましくは0.1以上0.9以下、さらに好ましくは0.2以上0.8以下である。なお、Wは、互いに向かい合う、トランジスタ200の酸化物230bの側端部と、当該トランジスタ200に隣接するトランジスタ200の酸化物230bの側端部との距離であってもよい。
上記のWに対するWの比(W/W)を小さくすることで、酸化物230c1が、トランジスタ200と、当該トランジスタ200に隣接するトランジスタ200との間に配置されない領域の位置ずれが生じても、トランジスタ200の酸化物230c1と、当該トランジスタ200に隣接するトランジスタ200の酸化物230c1と、を、離隔することができる。
また、上記のWに対するWの比(W/W)を大きくすることで、トランジスタ200と、当該トランジスタ200に隣接するトランジスタ200との間隔を狭めても、最小加工寸法の幅を確保することができ、半導体装置のさらなる微細化または高集積化を図ることができる。
なお、導電体260、絶縁体250、酸化物230c2のそれぞれは、隣接するトランジスタ200間で共通して用いられてもよい。つまり、トランジスタ200の導電体260は、当該トランジスタ200に隣接するトランジスタ200の導電体260と連続して設けられた領域を有する。また、トランジスタ200の絶縁体250は、当該トランジスタ200に隣接するトランジスタ200の絶縁体250と連続して設けられた領域を有する。また、トランジスタ200の酸化物230c2は、当該トランジスタ200に隣接するトランジスタ200の酸化物230c2と連続して設けられた領域を有する。
また、上記構成とすることで、酸化物230c2は、トランジスタ200と、当該トランジスタ200に隣接するトランジスタ200との間に、絶縁体224に接する領域を有する。
なお、酸化物230c1と同様に、トランジスタ200の酸化物230c2と、当該トランジスタ200に隣接するトランジスタ200の酸化物230c2と、は、離隔してもよい。このとき、絶縁体250は、トランジスタ200と、当該トランジスタ200に隣接するトランジスタ200との間に、絶縁体224に接する領域を有する。
<半導体装置の応用例>
以下では、図18Aおよび図18Bを用いて、<半導体装置の構成例2>および<半導体装置の変形例>で示したものとは異なる、本発明の一態様に係るトランジスタ200を有する半導体装置の一例について説明する。なお、図18Aおよび図18Bに示す半導体装置において、<半導体装置の変形例>に示した半導体装置(図17A乃至図17D参照。)を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目において、トランジスタ200の構成材料については<半導体装置の構成例2>および<半導体装置の変形例>で詳細に説明した材料を用いることができる。
図18Aおよび図18Bに、複数のトランジスタ(トランジスタ200_1乃至トランジスタ200_n)を、絶縁体283および絶縁体284と絶縁体211で、包括して封止した構成について示す。なお、図18Aおよび図18Bにおいて、複数のトランジスタは、チャネル長方向に並んでいるように見えるが、これにかぎられるものではない。複数のトランジスタは、チャネル幅方向に並んでいてもよいし、マトリクス状に配置されていてもよい。また、設計に応じて、規則性を持たずに配置されていてもよい。
図18Aに示すように、複数のトランジスタ(トランジスタ200_1乃至トランジスタ200_n)の外側において、絶縁体283と絶縁体211が接する部分(以下、封止部265と呼ぶ場合がある。)が形成されている。封止部265は、複数のトランジスタ(トランジスタ群ともいう。)を囲むように形成されている。このような構造にすることで、複数のトランジスタを絶縁体283と絶縁体211で包み込むことができる。よって封止部265に囲まれたトランジスタ群が、基板上に複数設けられることになる。
また、封止部265に重ねてダイシングライン(スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある)を設けてもよい。上記基板はダイシングラインにおいて分断されるので、封止部265に囲まれたトランジスタ群が1チップとして取り出されることになる。
また、図18Aでは、複数のトランジスタ(トランジスタ200_1乃至トランジスタ200_n)を一つの封止部265で囲む例について示したが、これに限られるものではない。図18Bに示すように、複数のトランジスタを複数の封止部で囲む構成にしてもよい。図18Bでは、複数のトランジスタを封止部265aで囲み、さらに外側の封止部265bでも囲む構成にしている。
このように、複数の封止部で複数のトランジスタトランジスタ(200_1乃至トランジスタ200_n)を囲む構成にすることで、絶縁体283と絶縁体211が接する部分が増えるので、絶縁体283と絶縁体211の密着性をより向上させることができる。これにより、より確実に複数のトランジスタを封止することができる。
この場合、封止部265aまたは封止部265bに重ねてダイシングラインを設けてもよいし、封止部265aと封止部265bの間にダイシングラインを設けてもよい。
本発明の一態様により、オン電流が大きい半導体装置を提供することができる。また、本発明の一態様により、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、低消費電力の半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態、実施例などに示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態3)
本実施の形態では、半導体装置の一形態を、図19乃至図25を用いて説明する。
[記憶装置1]
本発明の一態様に係る半導体装置(記憶装置)の一例を図19に示す。本発明の一態様の半導体装置は、トランジスタ200はトランジスタ300の上方に設けられ、容量素子100はトランジスタ300、およびトランジスタ200の上方に設けられている。なお、トランジスタ200として、先の実施の形態で説明したトランジスタ200を用いることができる。
トランジスタ200は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ200は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
図19に示す半導体装置において、配線1001はトランジスタ300のソースと電気的に接続され、配線1002はトランジスタ300のドレインと電気的に接続されている。また、配線1003はトランジスタ200のソースおよびドレインの一方と電気的に接続され、配線1004はトランジスタ200の第1のゲートと電気的に接続され、配線1006はトランジスタ200の第2のゲートと電気的に接続されている。そして、トランジスタ300のゲート、およびトランジスタ200のソースおよびドレインの他方は、容量素子100の電極の一方と電気的に接続され、配線1005は容量素子100の電極の他方と電気的に接続されている。
また、図19に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
<トランジスタ300>
トランジスタ300は、基板311上に設けられ、ゲートとして機能する導電体316、ゲート絶縁体として機能する絶縁体315、基板311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機能する低抵抗領域314a、および低抵抗領域314bを有する。トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。
ここで、図19に示すトランジスタ300はチャネルが形成される半導体領域313(基板311の一部)が凸形状を有する。また、半導体領域313の側面および上面を、絶縁体315を介して、導電体316が覆うように設けられている。なお、導電体316は仕事関数を調整する材料を用いてもよい。このようなトランジスタ300は半導体基板の凸部を利用していることからFIN型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、SOI基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図19に示すトランジスタ300は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
<容量素子100>
容量素子100は、トランジスタ200の上方に設けられる。容量素子100は、第1の電極として機能する導電体110と、第2の電極として機能する導電体120、および誘電体として機能する絶縁体130とを有する。ここで、絶縁体130は、上記実施の形態に示す絶縁体286として用いることができる絶縁体を用いることが好ましい。
また、例えば、導電体246上に設けた導電体112と、導電体110は、同時に形成することができる。なお、導電体112は、容量素子100、トランジスタ200、またはトランジスタ300と電気的に接続するプラグ、または配線としての機能を有する。
図19では、導電体112、および導電体110は単層構造を示したが、当該構成に限定されず、2層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
また、絶縁体130は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
例えば、絶縁体130には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率(high-k)材料との積層構造を用いることが好ましい。当該構成により、容量素子100は、高誘電率(high-k)の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子100の静電破壊を抑制することができる。
なお、高誘電率(high-k)材料(高い比誘電率の材料)の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
一方、絶縁耐力が大きい材料(低い比誘電率の材料)としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
<配線層>
各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
例えば、トランジスタ300上には、層間膜として、絶縁体320、絶縁体322、絶縁体324、および絶縁体326が順に積層して設けられている。また、絶縁体320、絶縁体322、絶縁体324、および絶縁体326には容量素子100、またはトランジスタ200と電気的に接続する導電体328、および導電体330等が埋め込まれている。なお、導電体328、および導電体330はプラグ、または配線として機能する。
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体322の上面は、平坦性を高めるために化学機械研磨(CMP)法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体326、および導電体330上に、配線層を設けてもよい。例えば、図19において、絶縁体350、絶縁体352、及び絶縁体354が順に積層して設けられている。また、絶縁体350、絶縁体352、及び絶縁体354には、導電体356が形成されている。導電体356は、プラグ、または配線として機能する。
同様に、絶縁体210、絶縁体211、絶縁体212、絶縁体214、および絶縁体216には、導電体218、及びトランジスタ200を構成する導電体(導電体205)等が埋め込まれている。なお、導電体218は、容量素子100、またはトランジスタ300と電気的に接続するプラグ、または配線としての機能を有する。さらに、導電体120、および絶縁体130上には、絶縁体150が設けられている。
ここで、上記実施の形態に示す絶縁体241と同様に、プラグとして機能する導電体218の側面に接して絶縁体217が設けられる。絶縁体217は、絶縁体210、絶縁体211、絶縁体212、絶縁体214、および絶縁体216に形成された開口の内壁に接して設けられている。つまり、絶縁体217は、導電体218と、絶縁体210、絶縁体211、絶縁体212、絶縁体214、および絶縁体216と、の間に設けられている。なお、導電体205は導電体218と並行して形成することができるので、導電体205の側面に接して絶縁体217が形成される場合もある。
絶縁体217としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体217は、絶縁体210、絶縁体211、絶縁体212、絶縁体214、および絶縁体222に接して設けられるので、絶縁体210または絶縁体216などから水または水素などの不純物が、導電体218を通じて酸化物230に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体210または絶縁体216に含まれる酸素が導電体218に吸収されるのを防ぐことができる。
絶縁体217は、絶縁体241と同様の方法で形成することができる。例えば、PEALD法を用いて、窒化シリコンを成膜し、異方性エッチングを用いて導電体356に達する開口を形成すればよい。
層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
例えば、絶縁体150、絶縁体210、絶縁体352、および絶縁体354等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体214、絶縁体211、絶縁体212および絶縁体350等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
例えば、導電体328、導電体330、導電体356、導電体218、および導電体112等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
<酸化物半導体が設けられた層の配線、またはプラグ>
なお、トランジスタ200に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体が設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
例えば、図19では、過剰酸素を有する絶縁体224および絶縁体280と、導電体240との間に、絶縁体241を設けるとよい。絶縁体241と、絶縁体222、絶縁体272、絶縁体273、絶縁体282、絶縁体283、および絶縁体284とが接して設けられることで、絶縁体224、およびトランジスタ200は、バリア性を有する絶縁体により、封止する構造とすることができる。
つまり、絶縁体241を設けることで、絶縁体224および絶縁体280が有する過剰酸素が、導電体240に吸収されることを抑制することができる。また、絶縁体241を有することで、不純物である水素が、導電体240を介して、トランジスタ200へ拡散することを抑制することができる。
なお、絶縁体241としては、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。特に、窒化シリコンは水素に対するブロッキング性が高いため好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物などを用いることができる。
また、上記実施の形態と同様に、トランジスタ200は、絶縁体211、絶縁体212、絶縁体214、絶縁体287、絶縁体282、絶縁体283、および絶縁体284で封止されることが好ましい。このような構成とすることで、絶縁体274、絶縁体150などに含まれる水素が絶縁体280などに混入するのを低減することができる。
ここで、絶縁体284、絶縁体283、および絶縁体282には導電体240が、絶縁体214、絶縁体212、および絶縁体211には導電体218が貫通しているが、上記の通り、絶縁体241が導電体240に接して設けられ、絶縁体217が導電体218に接して設けられている。これにより、導電体240および導電体218を介して、絶縁体211、絶縁体212、絶縁体214、絶縁体287、絶縁体282、絶縁体283、および絶縁体284の内側に混入する水素を低減することができる。このようにして、絶縁体211、絶縁体212、絶縁体214、絶縁体287、絶縁体282、絶縁体283、絶縁体284、絶縁体241、および絶縁体217でトランジスタ200をより確実に封止し、絶縁体274等に含まれる水素などの不純物が外側から混入するのを低減することができる。
また、絶縁体216、絶縁体224、絶縁体280、絶縁体250、および絶縁体274は、先の実施の形態に示すように、水素原子が低減または除去されたガスを用いた成膜方法で形成されることが好ましい。これにより、絶縁体216、絶縁体224、絶縁体280、絶縁体250、および絶縁体274の水素濃度を低減することができる。
このようにして、トランジスタ200近傍のシリコン系絶縁膜の水素濃度を低減し、酸化物230の水素濃度を低減することができる。
<ダイシングライン>
以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン(スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある)について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝(ダイシングライン)を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断(分割)する場合がある。
ここで、例えば、図19に示すように、絶縁体283と、絶縁体211とが接する領域がダイシングラインと重なるように設計することが好ましい。つまり、複数のトランジスタ200を有するメモリセルの外縁に設けられるダイシングラインとなる領域近傍において、絶縁体282、絶縁体280、絶縁体273、絶縁体272、絶縁体224、絶縁体222、絶縁体216、絶縁体214、および絶縁体212に開口を設ける。
つまり、上記絶縁体282、絶縁体280、絶縁体273、絶縁体272、絶縁体224、絶縁体222、絶縁体216、絶縁体214、および絶縁体212に設けた開口において、絶縁体211と、絶縁体283とが接する。また、絶縁体282、絶縁体280、絶縁体273、絶縁体272、絶縁体224、絶縁体222、絶縁体216、および絶縁体214に開口を設け、絶縁体212と絶縁体283が接する構成にしてもよい。例えば、このとき、絶縁体212と、絶縁体283とを同材料及び同方法を用いて形成してもよい。絶縁体212、および絶縁体283を、同材料、および同方法で設けることで、密着性を高めることができる。例えば、窒化シリコンを用いることが好ましい。
当該構造により、絶縁体211、絶縁体212、絶縁体214、絶縁体287、絶縁体282、絶縁体283、および絶縁体284で、トランジスタ200を包み込むことができる。絶縁体211、絶縁体212、絶縁体214、絶縁体287、絶縁体282、絶縁体283、および絶縁体284の少なくとも一は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又は水などの不純物が混入し、トランジスタ200に拡散することを防ぐことができる。
また、当該構造により、絶縁体280、および絶縁体224の過剰酸素が外部に拡散することを防ぐことができる。従って、絶縁体280、および絶縁体224の過剰酸素は、効率的にトランジスタ200におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ200におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ200におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ200の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
なお、図19に示す記憶装置では、容量素子100の形状をプレーナ型としたが、本実施の形態に示す記憶装置はこれに限られるものではない。たとえば、図20に示すように、容量素子100の形状をシリンダ型にしてもよい。なお、図20に示す記憶装置は、絶縁体150より下の構成は、図19に示す半導体装置と同様である。
図20に示す容量素子100は、絶縁体130上の絶縁体150と、絶縁体150上の絶縁体142と、絶縁体150および絶縁体142に形成された開口の中に配置された導電体115と、導電体115および絶縁体142上の絶縁体145と、絶縁体145上の導電体125と、導電体125および絶縁体145上の絶縁体152と、を有する。ここで、絶縁体150および絶縁体142に形成された開口の中に導電体115、絶縁体145、および導電体125の少なくとも一部が配置される。
導電体115は容量素子100の下部電極として機能し、導電体125は容量素子100の上部電極として機能し、絶縁体145は、容量素子100の誘電体として機能する。容量素子100は、絶縁体150および絶縁体142の開口において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、当該開口の深さを深くするほど、容量素子100の静電容量を大きくすることができる。このように容量素子100の単位面積当たりの静電容量を大きくすることにより、半導体装置の微細化または高集積化を推し進めることができる。
絶縁体152は、絶縁体280に用いることができる絶縁体を用いればよい。また、絶縁体142は、絶縁体150の開口を形成するときのエッチングストッパとして機能することが好ましく、絶縁体214に用いることができる絶縁体を用いればよい。
絶縁体150および絶縁体142に形成された開口を上面から見た形状は、四角形としてもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよいし、楕円を含む円形状としてもよい。ここで、上面視において、当該開口とトランジスタ200の重なる面積が多い方が好ましい。このような構成にすることにより、容量素子100とトランジスタ200を有する半導体装置の占有面積を低減することができる。
導電体115は、絶縁体142、および絶縁体150に形成された開口に接して配置される。導電体115の上面は、絶縁体142の上面と略一致することが好ましい。また、導電体115の下面は、絶縁体130の開口を介して導電体110に接する。導電体115は、ALD法またはCVD法などを用いて成膜することが好ましく、例えば、導電体205に用いることができる導電体を用いればよい。
絶縁体145は、導電体115および絶縁体142を覆うように配置される。例えば、ALD法またはCVD法などを用いて絶縁体145を成膜することが好ましい。絶縁体145は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ジルコニウム、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。例えば、絶縁体145として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。
また、絶縁体145には、酸化窒化シリコンなどの絶縁耐力が大きい材料、または高誘電率(high-k)材料を用いることが好ましい。または、絶縁耐力が大きい材料と高誘電率(high-k)材料の積層構造を用いてもよい。
なお、高誘電率(high-k)材料(高い比誘電率の材料)の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する窒化物などがある。このようなhigh-k材料を用いることで、絶縁体145を厚くしても容量素子100の静電容量を十分確保することができる。絶縁体145を厚くすることにより、導電体115と導電体125の間に生じるリーク電流を抑制することができる。
一方、絶縁耐力が大きい材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などがある。例えば、ALD法を用いて成膜した窒化シリコン、PEALD法を用いて成膜した酸化シリコン、ALD法を用いて成膜した窒化シリコンの順番で積層された絶縁膜を用いることができる。このような、絶縁耐力が大きい絶縁体を用いることで、絶縁耐力が向上し、容量素子100の静電破壊を抑制することができる。
導電体125は、絶縁体142および絶縁体150に形成された開口を埋めるように配置される。また、導電体125は、導電体140、および導電体153を介して配線1005と電気的に接続している。導電体125は、ALD法またはCVD法などを用いて成膜することが好ましく、例えば、導電体205に用いることができる導電体を用いればよい。
また、導電体153は、絶縁体154上に設けられており、絶縁体156に覆われている。導電体153は、導電体112に用いることができる導電体を用いればよく、絶縁体156は、絶縁体152に用いることができる絶縁体を用いればよい。ここで、導電体153は導電体140の上面に接しており、容量素子100、トランジスタ200、またはトランジスタ300の端子として機能する。
[記憶装置2]
本発明の一態様である半導体装置を使用した、記憶装置の一例を図21に示す。図21に示す記憶装置は、図19で示したトランジスタ200、トランジスタ300、および容量素子100を有する半導体装置に加え、トランジスタ400を有している。
トランジスタ400は、トランジスタ200の第2のゲート電圧を制御することができる。例えば、トランジスタ400の第1のゲート及び第2のゲートをソースとダイオード接続し、トランジスタ400のソースと、トランジスタ200の第2のゲートを接続する構成とする。当該構成でトランジスタ200の第2のゲートの負電位を保持するとき、トランジスタ400の第1のゲート-ソース間の電圧および、第2のゲート-ソース間の電圧は、0Vになる。トランジスタ400において、第2のゲート電圧及び第1のゲート電圧が0Vのときのドレイン電流が非常に小さいため、トランジスタ200およびトランジスタ400に電源供給をしなくても、トランジスタ200の第2のゲートの負電位を長時間維持することができる。これにより、トランジスタ200、およびトランジスタ400を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
従って、図21において、配線1001はトランジスタ300のソースと電気的に接続され、配線1002はトランジスタ300のドレインと電気的に接続されている。また、配線1003はトランジスタ200のソースおよびドレインの一方と電気的に接続され、配線1004はトランジスタ200の第1のゲートと電気的に接続され、配線1006はトランジスタ200の第2のゲートと電気的に接続されている。そして、トランジスタ300のゲート、およびトランジスタ200のソースおよびドレインの他方は、容量素子100の電極の一方と電気的に接続され、配線1005は容量素子100の電極の他方と電気的に接続されている。配線1007はトランジスタ400のソースと電気的に接続され、配線1008はトランジスタ400の第1のゲートと電気的に接続され、配線1009はトランジスタ400の第2のゲートと電気的に接続され、配線1010はトランジスタ400のドレインと電気的に接続されている。ここで、配線1006、配線1007、配線1008、及び配線1009が電気的に接続されている。
また、図21に示す記憶装置は、図19に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、1個のトランジスタ400は、複数のトランジスタ200の第2のゲート電圧を制御することができる。そのため、トランジスタ400は、トランジスタ200よりも、少ない個数を設けるとよい。また、また、図21に示す記憶装置は、図19に示す記憶装置と同様に、トランジスタ200、およびトランジスタ400を、絶縁体211、絶縁体212、絶縁体214、絶縁体287、絶縁体282、絶縁体283、および絶縁体284で封止することができる。
<トランジスタ400>
トランジスタ400は、トランジスタ200と、同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ400は、第1のゲートとして機能する導電体460(導電体460a、および導電体460b)と、第2のゲートとして機能する導電体405と、ゲート絶縁層として機能する絶縁体222、絶縁体224、および絶縁体450と、チャネル形成領域を有する酸化物430cと、ソースとして機能する導電体442a、酸化物443a、酸化物431a、および酸化物431bと、ドレインとして機能する導電体442b、酸化物443b、酸化物432a、および酸化物432bと、を有する。また、トランジスタ200と同様に、プラグとして機能する導電体が、導電体442aと、導電体442bに接して設けられる。
導電体405と、導電体205とは、同じ層に形成される。酸化物431a、および酸化物432aと、酸化物230aとは、同じ層に形成され、酸化物431b、および酸化物432bと、酸化物230bとは、同じ層に形成される。導電体442a、および導電体442bと、導電体242とは、同じ層に形成される。酸化物443a、および酸化物443bと、酸化物243とは、同じ層に形成される。酸化物430cと、酸化物230cとは、同じ層に形成される。絶縁体450と、絶縁体250とは、同じ層に形成される。導電体460と、導電体260とは、同じ層に形成される。
なお、同じ層に形成された構造体は、同時に形成することができる。例えば、酸化物430cは、酸化物230cとなる酸化膜を加工することで、形成することができる。
トランジスタ400の活性層として機能する酸化物430cは、酸化物230などと同様に、酸素欠損が低減され、水素、水などの不純物が低減されている。これにより、トランジスタ400のしきい値電圧をより大きくし、オフ電流を低減し、第2のゲート電圧及び第1のゲート電圧が0Vのときのドレイン電流を非常に小さくすることができる。
[記憶装置3]
本発明の一態様に係る半導体装置(記憶装置)の一例を図22に示す。
<メモリデバイスの構成例>
図22は、メモリデバイス290を有する半導体装置の断面図である。図22に示すメモリデバイス290は、図7A乃至図7Dに示すトランジスタ200に加えて、容量デバイス292を有する。図22は、トランジスタ200のチャネル長方向の断面図に相当する。
容量デバイス292は、導電体242bと、導電体242b上に設けられた絶縁体272、および絶縁体273と、絶縁体273上に設けられた導電体294と、を有する。すなわち、容量デバイス292は、MIM(Metal-Insulator-Metal)容量を構成している。なお、容量デバイス292が有する一対の電極の一方、すなわち導電体242bは、トランジスタのソース電極またはドレイン電極を兼ねることができる。また、容量デバイス292が有する誘電体層は、トランジスタに設けられる保護層、すなわち絶縁体272、および絶縁体273を兼ねることができる。したがって、容量デバイス292の作製工程において、トランジスタ200の作製工程の一部を兼用することができるため、生産性の高い半導体装置とすることができる。また、容量デバイス292が有する一対の電極の一方、すなわち導電体242bは、トランジスタ200のソース電極またはドレイン電極と兼ねているため、トランジスタ200と、容量デバイス292とが配置される面積を低減させることが可能となる。
なお、導電体294としては、例えば、導電体242に用いることのできる材料を用いればよい。
<メモリデバイスの変形例>
以下では、図23A、図23B、図24、および図25を用いて、先の<メモリデバイスの構成例>で示したものとは異なる、本発明の一態様に係るトランジスタ200、および容量デバイス292を有する半導体装置の一例について説明する。なお図23A、図23B、図24、および図25に示す半導体装置において、先の実施の形態および<メモリデバイスの構成例>に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目において、トランジスタ200、および容量デバイス292の構成材料については、先の実施の形態および<メモリデバイスの構成例>で詳細に説明した材料を用いることができる。
<<メモリデバイスの変形例1>>
以下では、本発明の一態様に係るトランジスタ200a、トランジスタ200b、容量デバイス292a、および容量デバイス292bを有する半導体装置600の一例について図23Aを用いて説明する。
図23Aは、トランジスタ200a、トランジスタ200b、容量デバイス292a、および容量デバイス292bを有する半導体装置600のチャネル長方向の断面図である。半導体装置600は、図23Aに示すように、A3-A4の一点鎖線を対称軸とした線対称の構成となっている。トランジスタ200aのソース電極またはドレイン電極の一方と、トランジスタ200bのソース電極またはドレイン電極の一方は、導電体242cが兼ねる構成となっている。また、配線として機能する導電体246と、トランジスタ200a、およびトランジスタ200bとの接続もプラグとして機能する導電体240が、兼ねる構成となっている。このように、2つのトランジスタと、2つの容量デバイスと、配線とプラグとの接続を上述の構成とすることで、微細化または高集積化が可能な半導体装置を提供することができる。
トランジスタ200a、トランジスタ200b、容量デバイス292a、および容量デバイス292bのそれぞれの構成および効果については、図7A乃至図7D、および図22に示す半導体装置の構成例を参酌することができる。
<<メモリデバイスの変形例2>>
上記においては、半導体装置の構成例としてトランジスタ200a、トランジスタ200b、容量デバイス292aおよび容量デバイス292bを挙げたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図23Bに示すように半導体装置600と、半導体装置600と同様の構成を有する半導体装置が容量部を介して接続されている構成としてもよい。本明細書では、トランジスタ200a、トランジスタ200b、容量デバイス292a、および容量デバイス292bを有する半導体装置をセルと称する。トランジスタ200a、トランジスタ200b、容量デバイス292aおよび容量デバイス292bの構成については、上述のトランジスタ200a、トランジスタ200b、容量デバイス292aおよび容量デバイス292bに係る記載を参酌することができる。
図23Bは、トランジスタ200a、トランジスタ200b、容量デバイス292a、および容量デバイス292bを有する半導体装置600と、半導体装置600と同様の構成を有するセルが容量部を介して接続されている断面図である。
図23Bに示すように、半導体装置600が有する容量デバイス292bの一方の電極として機能する導電体294bは、半導体装置600と同様の構成を有する半導体装置601が有する容量デバイスの一方の電極を兼ねる構成となっている。また、図示しないが、半導体装置600が有する容量デバイス292aの一方の電極として機能する導電体294aが、半導体装置600の左側、つまり図23Bにおいて、A1方向に隣接する半導体装置の容量デバイスの一方の電極を兼ねている。また、半導体装置601の右側、つまり、図23Bにおいて、A2方向のセルについても同様の構成となっている。つまりセルアレイ(メモリデバイス層ともいう。)を構成することができる。この様なセルアレイの構成とすることで、隣り合うセルの間隔を小さくすることができるので、セルアレイの投影面積を小さくすることができ、高集積化が可能となる。また、図23Bに示すセルアレイの構成を、マトリクス状に配置することで、マトリクス状のセルアレイを構成することができる。
上述のように、本実施の形態に示す構成で、トランジスタ200a、トランジスタ200b、容量デバイス292aおよび容量デバイス292bを形成することにより、セルの面積を低減し、セルアレイを有する半導体装置の微細化または高集積化を図ることができる。
また、上記セルアレイを平面のみでなく積層する構成としてもよい。図24にセルアレイ610をn層積層する構成の断面図を示す。図24に示すように、複数のセルアレイ(セルアレイ610_1乃至セルアレイ610_n)を積層することにより、セルアレイの専有面積を増やすことなく、セルを集積して配置することができる。つまり、3Dセルアレイを構成することができる。
<<メモリデバイスの変形例3>>
図25は、メモリユニット470がトランジスタ200Tを有するトランジスタ層413と、4層のメモリデバイス層415(メモリデバイス層415_1乃至メモリデバイス層415_4)を有する例を示す。
メモリデバイス層415_1乃至メモリデバイス層415_4は、それぞれ複数のメモリデバイス420を有する。
メモリデバイス420は、導電体424、および導電体205を介して異なるメモリデバイス層415が有するメモリデバイス420、およびトランジスタ層413が有するトランジスタ200Tと電気的に接続する。
メモリユニット470は、絶縁体211、絶縁体212、絶縁体214、絶縁体287、絶縁体282、絶縁体283、および絶縁体284により封止される(便宜的に、以下では封止構造と呼ぶ)。絶縁体284の周囲には絶縁体274が設けられる。また、絶縁体274、絶縁体284、絶縁体283、および絶縁体211には導電体440が設けられ、素子層411と電気的に接続する。
また、封止構造の内部には、絶縁体280が設けられる。絶縁体280は、加熱により酸素を放出する機能を有する。または、絶縁体280は、過剰酸素領域を有する。
なお、絶縁体211、絶縁体283、及び絶縁体284は、水素に対するブロッキング性が高い機能を有する材料であると好適である。また、絶縁体214、絶縁体282、及び絶縁体287は、水素を捕獲、または水素を固着する機能を有する材料であると好適である。
例えば、上記水素に対するブロッキング性が高い機能を有する材料は、窒化シリコン、または窒化酸化シリコンなどが挙げられる。また、上記水素を捕獲、または水素を固着する機能を有する材料は、酸化アルミニウム、酸化ハフニウム、並びにアルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などが挙げられる。
なお、本明細書において、バリア性とは、対応する物質の拡散を抑制する機能(透過性が低いともいう)とする。または、対応する物質を、捕獲、および固着する(ゲッタリングともいう)機能とする。
なお、絶縁体211、絶縁体212、絶縁体214、絶縁体287、絶縁体282、絶縁体283、および絶縁体284に用いる材料の結晶構造については、特に限定は無いが、非晶質または結晶性を有する構造とすればよい。例えば、水素を捕獲、または水素を固着する機能を有する材料として、非晶質の酸化アルミニウム膜を用いると好適である。非晶質の酸化アルミニウムは、結晶性の高い酸化アルミニウムよりも、水素の捕獲、および固着する量が大きい場合がある。
ここで、絶縁体280中の過剰酸素は、絶縁体280と接する酸化物半導体中の水素の拡散に対し、下記のようなモデルが考えられる。
酸化物半導体中に存在する水素は、酸化物半導体に接する絶縁体280を介して、他の構造体へと拡散する。当該水素は、絶縁体280中の過剰酸素と反応しOH結合となり、OHとして絶縁体280中を拡散する。OH結合を有した水素原子は、水素を捕獲、または水素を固着する機能を有する材料(代表的には、絶縁体282)に到達した際に、絶縁体282中の原子(例えば、金属原子など)と結合した酸素原子と反応し、絶縁体282中に捕獲、または固着される。一方、OH結合を有していた過剰酸素は、過剰酸素として絶縁体280中に残ると推測される。つまり、当該水素の拡散において、絶縁体280中の過剰酸素が、橋渡し的な役割を担う蓋然性が高い。
上記のモデルを満たすためには、半導体装置の作製プロセスが重要な要素の一つとなる。
一例として、酸化物半導体上に、過剰酸素を有する絶縁体280を形成し、その後、絶縁体282を形成する。そのあとに、加熱処理を行うことが好ましい。当該加熱処理は、具体的には、酸素を含む雰囲気、窒素を含む雰囲気、または酸素と窒素の混合雰囲気にて、350℃以上、好ましくは400℃以上の温度で行う。加熱処理の時間は、1時間以上、好ましくは4時間以上、さらに好ましくは8時間以上とする。
上記の加熱処理によって、酸化物半導体中の水素が、絶縁体280、絶縁体282、および絶縁体287を介して、外方に拡散することができる。つまり、酸化物半導体、及び当該酸化物半導体近傍に存在する水素の絶対量を低減することができる。
上記加熱処理のあと、絶縁体283、及び絶縁体284を形成する。絶縁体283、及び絶縁体284は、水素に対するブロッキング性が高い材料であるため、外方に拡散させた水素、または外部に存在する水素を、内部、具体的には、酸化物半導体、または絶縁体280側に入り込むのを抑制することができる。
なお、上記の加熱処理については、絶縁体282を形成したあとに行う構成について、例示したが、これに限定されない。例えば、トランジスタ層413の形成後、またはメモリデバイス層415_1乃至メモリデバイス層415_3の形成後に、それぞれ上記加熱処理を行っても良い。また、上記加熱処理によって、水素を外方に拡散させる際には、トランジスタ層413の上方または横方向に水素が拡散される。同様に、メモリデバイス層415_1乃至メモリデバイス層415_3形成後に加熱処理をする場合においては、水素は上方または横方向に拡散される。
なお、上記の作製プロセスとすることで、絶縁体211と、絶縁体283と、が接着することで、上述した封止構造が形成される。
以上のように、上記の構造、及び上記の作製プロセスとすることで、水素濃度が低減された酸化物半導体を用いた半導体装置を提供することができる。従って、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態、実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
(実施の形態4)
本実施の形態では、図26A、図26Bおよび図27A乃至図27Hを用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ(以下、OSトランジスタと呼ぶ場合がある。)、および容量素子が適用されている記憶装置(以下、OSメモリ装置と呼ぶ場合がある。)について説明する。OSメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するOSトランジスタを有する記憶装置である。OSトランジスタのオフ電流は極めて小さいので、OSメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
<記憶装置の構成例>
図26AにOSメモリ装置の構成の一例を示す。記憶装置1400は、周辺回路1411、およびメモリセルアレイ1470を有する。周辺回路1411は、行回路1420、列回路1430、出力回路1440、およびコントロールロジック回路1460を有する。
列回路1430は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ1470が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路1440を介して、データ信号RDATAとして記憶装置1400の外部に出力される。また、行回路1420は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
記憶装置1400には、外部から電源電圧として低電源電圧(VSS)、周辺回路1411用の高電源電圧(VDD)、メモリセルアレイ1470用の高電源電圧(VIL)が供給される。また、記憶装置1400には、制御信号(CE、WE、RE)、アドレス信号ADDR、データ信号WDATAが外部から入力される。アドレス信号ADDRは、行デコーダおよび列デコーダに入力され、データ信号WDATAは書き込み回路に入力される。
コントロールロジック回路1460は、外部から入力される制御信号(CE、WE、RE)を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号CEは、チップイネーブル信号であり、制御信号WEは、書き込みイネーブル信号であり、制御信号REは、読み出しイネーブル信号である。コントロールロジック回路1460が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
メモリセルアレイ1470は、行列状に配置された、複数個のメモリセルMCと、複数の配線を有する。なお、メモリセルアレイ1470と行回路1420とを接続している配線の数は、メモリセルMCの構成、一列に有するメモリセルMCの数などによって決まる。また、メモリセルアレイ1470と列回路1430とを接続している配線の数は、メモリセルMCの構成、一行に有するメモリセルMCの数などによって決まる。
なお、図26Aにおいて、周辺回路1411とメモリセルアレイ1470を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図26Bに示すように、周辺回路1411の一部の上に、メモリセルアレイ1470が重なるように設けられてもよい。例えば、メモリセルアレイ1470の下に重なるように、センスアンプを設ける構成にしてもよい。
図27A乃至図27Hに上述のメモリセルMCに適用できるメモリセルの構成例について説明する。
[DOSRAM]
図27A乃至図27Cに、DRAMのメモリセルの回路構成例を示す。本明細書等において、1OSトランジスタ1容量素子型のメモリセルを用いたDRAMを、DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)と呼ぶ場合がある。図27Aに示す、メモリセル1471は、トランジスタM1と、容量素子CAと、を有する。なお、トランジスタM1は、ゲート(トップゲートと呼ぶ場合がある。)、及びバックゲートを有する。
トランジスタM1の第1端子は、容量素子CAの第1端子と接続され、トランジスタM1の第2端子は、配線BILと接続され、トランジスタM1のゲートは、配線WOLと接続され、トランジスタM1のバックゲートは、配線BGLと接続されている。容量素子CAの第2端子は、配線CALと接続されている。
配線BILは、ビット線として機能し、配線WOLは、ワード線として機能する。配線CALは、容量素子CAの第2端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線CALには、低レベル電位を印加するのが好ましい。配線BGLは、トランジスタM1のバックゲートに電位を印加するための配線として機能する。配線BGLに任意の電位を印加することによって、トランジスタM1のしきい値電圧を増減することができる。
ここで、図27Aに示すメモリセル1471は、図22に示す記憶装置に対応している。つまり、トランジスタM1はトランジスタ200に、容量素子CAは容量デバイス292に対応している。
また、メモリセルMCは、メモリセル1471に限定されず、回路構成の変更を行うことができる。例えば、メモリセルMCは、図27Bに示すメモリセル1472のように、トランジスタM1のバックゲートが、配線BGLでなく、配線WOLと接続される構成にしてもよい。また、例えば、メモリセルMCは、図27Cに示すメモリセル1473ように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタM1で構成されたメモリセルとしてもよい。
上記実施の形態に示す半導体装置をメモリセル1471等に用いる場合、トランジスタM1としてトランジスタ200を用い、容量素子CAとして容量素子100を用いることができる。トランジスタM1としてOSトランジスタを用いることによって、トランジスタM1のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタM1によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル1471、メモリセル1472、メモリセル1473に対して多値データ、又はアナログデータを保持することができる。
また、DOSRAMにおいて、上記のように、メモリセルアレイ1470の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
[NOSRAM]
図27D乃至図27Gに、2トランジスタ1容量素子のゲインセル型のメモリセルの回路構成例を示す。図27Dに示す、メモリセル1474は、トランジスタM2と、トランジスタM3と、容量素子CBと、を有する。なお、トランジスタM2は、トップゲート(単にゲートと呼ぶ場合がある。)、及びバックゲートを有する。本明細書等において、トランジスタM2にOSトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、NOSRAM(Nonvolatile Oxide Semiconductor RAM)と呼ぶ場合がある。
トランジスタM2の第1端子は、容量素子CBの第1端子と接続され、トランジスタM2の第2端子は、配線WBLと接続され、トランジスタM2のゲートは、配線WOLと接続され、トランジスタM2のバックゲートは、配線BGLと接続されている。容量素子CBの第2端子は、配線CALと接続されている。トランジスタM3の第1端子は、配線RBLと接続され、トランジスタM3の第2端子は、配線SLと接続され、トランジスタM3のゲートは、容量素子CBの第1端子と接続されている。
配線WBLは、書き込みビット線として機能し、配線RBLは、読み出しビット線として機能し、配線WOLは、ワード線として機能する。配線CALは、容量素子CBの第2端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線CALには、低レベル電位を印加するのが好ましい。配線BGLは、トランジスタM2のバックゲートに電位を印加するための配線として機能する。配線BGLに任意の電位を印加することによって、トランジスタM2のしきい値電圧を増減することができる。
ここで、図27Dに示すメモリセル1474は、図19に示す記憶装置に対応している。つまり、トランジスタM2はトランジスタ200に、容量素子CBは容量素子100に、トランジスタM3はトランジスタ300に、配線WBLは配線1003に、配線WOLは配線1004に、配線BGLは配線1006に、配線CALは配線1005に、配線RBLは配線1002に、配線SLは配線1001に対応している。
また、メモリセルMCは、メモリセル1474に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルMCは、図27Eに示すメモリセル1475のように、トランジスタM2のバックゲートが、配線BGLでなく、配線WOLと接続される構成にしてもよい。また、例えば、メモリセルMCは、図27Fに示すメモリセル1476のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタM2で構成されたメモリセルとしてもよい。また、例えば、メモリセルMCは、図27Gに示すメモリセル1477のように、配線WBLと配線RBLを一本の配線BILとしてまとめた構成であってもよい。
上記実施の形態に示す半導体装置をメモリセル1474等に用いる場合、トランジスタM2としてトランジスタ200を用い、トランジスタM3としてトランジスタ300を用い、容量素子CBとして容量素子100を用いることができる。トランジスタM2としてOSトランジスタを用いることによって、トランジスタM2のリーク電流を非常に小さくすることができる。これにより、書き込んだデータをトランジスタM2によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル1474に多値データ、又はアナログデータを保持することができる。メモリセル1475乃至メモリセル1477も同様である。
なお、トランジスタM3は、チャネル形成領域にシリコンを有するトランジスタ(以下、Siトランジスタと呼ぶ場合がある)であってもよい。Siトランジスタの導電型は、nチャネル型としてもよいし、pチャネル型としてもよい。Siトランジスタは、OSトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタM3として、Siトランジスタを用いてもよい。また、トランジスタM3にSiトランジスタを用いることで、トランジスタM3の上に積層してトランジスタM2を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
また、トランジスタM3はOSトランジスタであってもよい。トランジスタM2およびトランジスタM3にOSトランジスタを用いた場合、メモリセルアレイ1470をn型トランジスタのみを用いて回路を構成することができる。
また、図27Hに3トランジスタ1容量素子のゲインセル型のメモリセルの一例を示す。図27Hに示すメモリセル1478は、トランジスタM4乃至トランジスタM6、および容量素子CCを有する。容量素子CCは適宜設けられる。メモリセル1478は、配線BIL、配線RWL、配線WWL、配線BGL、および配線GNDLに電気的に接続されている。配線GNDLは低レベル電位を与える配線である。なお、メモリセル1478を、配線BILに代えて、配線RBL、配線WBLに電気的に接続してもよい。
トランジスタM4は、バックゲートを有するOSトランジスタであり、バックゲートは配線BGLに電気的に接続されている。なお、トランジスタM4のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタM4はバックゲートを有さなくてもよい。
なお、トランジスタM5、トランジスタM6はそれぞれ、nチャネル型Siトランジスタまたはpチャネル型Siトランジスタでもよい。或いは、トランジスタM4乃至トランジスタM6がOSトランジスタでもよい、この場合、メモリセルアレイ1470をn型トランジスタのみを用いて回路を構成することができる。
上記実施の形態に示す半導体装置をメモリセル1478に用いる場合、トランジスタM4としてトランジスタ200を用い、トランジスタM5、トランジスタM6としてトランジスタ300を用い、容量素子CCとして容量素子100を用いることができる。トランジスタM4としてOSトランジスタを用いることによって、トランジスタM4のリーク電流を非常に小さくすることができる。
なお、本実施の形態に示す、周辺回路1411、メモリセルアレイ1470等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置(メモリ)が用いられる。図28に、各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速いアクセス速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図28では、最上層から順に、CPUなどの演算処理装置にレジスタとして混載されるメモリ、SRAM(Static Random Access Memory)、DRAM(Dynamic Random Access Memory)、3D NANDメモリを示している。
CPUなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
SRAMは、例えばキャッシュに用いられる。キャッシュは、メインメモリに保持されている情報の一部を複製して保持する機能を有する。使用頻繁が高いデータをキャッシュに複製しておくことで、データへのアクセス速度を高めることができる。
DRAMは、例えばメインメモリに用いられる。メインメモリは、ストレージから読み出されたプログラムやデータを保持する機能を有する。DRAMの記録密度は、おおよそ0.1乃至0.3Gbit/mmである。
3D NANDメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ0.6乃至6.0Gbit/mmである。
本発明の一態様の記憶装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様の記憶装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域901に位置する記憶装置として好適に用いることができる。また、本発明の一態様の記憶装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域902に位置する記憶装置として好適に用いることができる。
発明の一態様の記憶装置は、サーバ、ノートPC、スマートフォン、ゲーム機、イメージセンサ、IoT(Internet of Things)、ヘルスケアなどに用いる記憶装置として好適に用いることができる。
本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
(実施の形態5)
本実施の形態では、図29Aおよび図29Bを用いて、本発明の半導体装置が実装されたチップ1200の一例を示す。チップ1200には、複数の回路(システム)が実装されている。このように、複数の回路(システム)を一つのチップに集積する技術を、システムオンチップ(System on Chip:SoC)と呼ぶ場合がある。
図29Aに示すように、チップ1200は、CPU1211、GPU1212、一または複数のアナログ演算部1213、一または複数のメモリコントローラ1214、一または複数のインターフェース1215、一または複数のネットワーク回路1216等を有する。
チップ1200には、バンプ(図示しない)が設けられ、図29Bに示すように、プリント基板(Printed Circuit Board:PCB)1201の第1の面と接続する。また、PCB1201の第1の面の裏面には、複数のバンプ1202が設けられており、マザーボード1203と接続する。
マザーボード1203には、DRAM1221、フラッシュメモリ1222等の記憶装置が設けられていてもよい。例えば、DRAM1221に先の実施の形態に示すDOSRAMを用いることができる。また、例えば、フラッシュメモリ1222に先の実施の形態に示すNOSRAMを用いることができる。
CPU1211は、複数のCPUコアを有することが好ましい。また、GPU1212は、複数のGPUコアを有することが好ましい。また、CPU1211、およびGPU1212は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、CPU1211、およびGPU1212に共通のメモリが、チップ1200に設けられていてもよい。該メモリには、前述したNOSRAMや、DOSRAMを用いることができる。また、GPU1212は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。GPU1212に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
また、CPU1211、およびGPU1212が同一チップに設けられていることで、CPU1211およびGPU1212間の配線を短くすることができ、CPU1211からGPU1212へのデータ転送、CPU1211、およびGPU1212が有するメモリ間のデータ転送、およびGPU1212での演算後に、GPU1212からCPU1211への演算結果の転送を高速に行うことができる。
アナログ演算部1213はA/D(アナログ/デジタル)変換回路、およびD/A(デジタル/アナログ)変換回路の一、または両方を有する。また、アナログ演算部1213に上記積和演算回路を設けてもよい。
メモリコントローラ1214は、DRAM1221のコントローラとして機能する回路、およびフラッシュメモリ1222のインターフェースとして機能する回路を有する。
インターフェース1215は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、USB(Universal Serial Bus)、HDMI(登録商標)(High-Definition Multimedia Interface)などを用いることができる。
ネットワーク回路1216は、LAN(Local Area Network)などのネットワーク用の回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
チップ1200には、上記回路(システム)を同一の製造プロセスで形成することが可能である。そのため、チップ1200に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ1200を低コストで作製することができる。
GPU1212を有するチップ1200が設けられたPCB1201、DRAM1221、およびフラッシュメモリ1222が設けられたマザーボード1203は、GPUモジュール1204と呼ぶことができる。
GPUモジュール1204は、SoC技術を用いたチップ1200を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップPC、携帯型(持ち出し可能な)ゲーム機などの携帯型電子機器に用いることが好適である。また、GPU1212を用いた積和演算回路により、ディープニューラルネットワーク(DNN)、畳み込みニューラルネットワーク(CNN)、再帰型ニューラルネットワーク(RNN)、自己符号化器、深層ボルツマンマシン(DBM)、深層信念ネットワーク(DBN)などの手法を実行することができるため、チップ1200をAIチップ、またはGPUモジュール1204をAIシステムモジュールとして用いることができる。
本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
(実施の形態6)
本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
<電子部品>
まず、記憶装置720が組み込まれた電子部品の例を、図30Aおよび図30Bを用いて説明を行う。
図30Aに電子部品700および電子部品700が実装された基板(実装基板704)の斜視図を示す。図30Aに示す電子部品700は、モールド711内に記憶装置720を有している。図30Aは、電子部品700の内部を示すために、一部を省略している。電子部品700は、モールド711の外側にランド712を有する。ランド712は電極パッド713と電気的に接続され、電極パッド713は記憶装置720とワイヤ714によって電気的に接続されている。電子部品700は、例えばプリント基板702に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板702上で電気的に接続されることで実装基板704が完成する。
記憶装置720は、駆動回路層721と、記憶回路層722と、を有する。
図30Bに電子部品730の斜視図を示す。電子部品730は、SiP(System in package)またはMCM(Multi Chip Module)の一例である。電子部品730は、パッケージ基板732(プリント基板)上にインターポーザ731が設けられ、インターポーザ731上に半導体装置735、および複数の記憶装置720が設けられている。
電子部品730では、記憶装置720を広帯域メモリ(HBM:High Bandwidth Memory)として用いる例を示している。また、半導体装置735は、CPU、GPU、FPGAなどの集積回路(半導体装置)を用いることができる。
パッケージ基板732は、セラミック基板、プラスチック基板、ガラスエポキシ基板などを用いることができる。インターポーザ731は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ731は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ731は、インターポーザ731上に設けられた集積回路をパッケージ基板732に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ731に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板732を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、TSV(Through Silicon Via)を用いることも出来る。
インターポーザ731としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
HBMでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、HBMを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、HBMを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたSiPやMCMなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する2.5Dパッケージ(2.5次元実装)では、シリコンインターポーザを用いることが好ましい。
また、電子部品730と重ねてヒートシンク(放熱板)を設けてもよい。ヒートシンクを設ける場合は、インターポーザ731上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品730では、記憶装置720と半導体装置735の高さを揃えることが好ましい。
電子部品730を他の基板に実装するため、パッケージ基板732の底部に電極733を設けてもよい。図30Bでは、電極733を半田ボールで形成する例を示している。パッケージ基板732の底部に半田ボールをマトリクス状に設けることで、BGA(Ball Grid Array)実装を実現できる。また、電極733を導電性のピンで形成してもよい。パッケージ基板732の底部に導電性のピンをマトリクス状に設けることで、PGA(Pin Grid Array)実装を実現できる。
電子部品730は、BGAおよびPGAに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、SPGA(Staggered Pin Grid Array)、LGA(Land Grid Array)、QFP(Quad Flat Package)、QFJ(Quad Flat J-leaded package)、またはQFN(Quad Flat Non-leaded package)などの実装方法を用いることができる。
本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態7)
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器(例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ(ビデオカメラも含む)、録画再生装置、ナビゲーションシステムなど)の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード(例えば、SDカード)、USBメモリ、SSD(ソリッド・ステート・ドライブ)等の各種のリムーバブル記憶装置に適用される。図31A乃至図31Eにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図31AはUSBメモリの模式図である。USBメモリ1100は、筐体1101、キャップ1102、USBコネクタ1103および基板1104を有する。基板1104は、筐体1101に収納されている。例えば、基板1104には、メモリチップ1105、コントローラチップ1106が取り付けられている。メモリチップ1105などに先の実施の形態に示す半導体装置を組み込むことができる。
図31BはSDカードの外観の模式図であり、図31Cは、SDカードの内部構造の模式図である。SDカード1110は、筐体1111、コネクタ1112および基板1113を有する。基板1113は筐体1111に収納されている。例えば、基板1113には、メモリチップ1114、コントローラチップ1115が取り付けられている。基板1113の裏面側にもメモリチップ1114を設けることで、SDカード1110の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板1113に設けてもよい。これによって、ホスト装置とSDカード1110間の無線通信によって、メモリチップ1114のデータの読み出し、書き込みが可能となる。メモリチップ1114などに先の実施の形態に示す半導体装置を組み込むことができる。
図31DはSSDの外観の模式図であり、図31Eは、SSDの内部構造の模式図である。SSD1150は、筐体1151、コネクタ1152および基板1153を有する。基板1153は筐体1151に収納されている。例えば、基板1153には、メモリチップ1154、メモリチップ1155、コントローラチップ1156が取り付けられている。メモリチップ1155はコントローラチップ1156のワークメモリであり、例えばDOSRAMチップを用いればよい。基板1153の裏面側にもメモリチップ1154を設けることで、SSD1150の容量を増やすことができる。メモリチップ1154などに先の実施の形態に示す半導体装置を組み込むことができる。
本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態8)
本発明の一態様に係る半導体装置は、CPUやGPUなどのプロセッサ、またはチップに用いることができる。図32A乃至図32Hに、本発明の一態様に係るCPUやGPUなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
<電子機器・システム>
本発明の一態様に係るGPUまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ(Digital Signage:電子看板)、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るGPUまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの)を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア(プログラム)を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図32A乃至図32Hに、電子機器の例を示す。
[情報端末]
図32Aには、情報端末の一種である携帯電話(スマートフォン)が図示されている。情報端末5100は、筐体5101と、表示部5102と、を有しており、入力用インターフェースとして、タッチパネルが表示部5102に備えられ、ボタンが筐体5101に備えられている。
情報端末5100は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部5102に表示するアプリケーション、表示部5102に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部5102に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
図32Bには、ノート型情報端末5200が図示されている。ノート型情報端末5200は、情報端末の本体5201と、表示部5202と、キーボード5203と、を有する。
ノート型情報端末5200は、先述した情報端末5100と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、ノート型情報端末5200を用いることで、新規の人工知能の開発を行うことができる。
なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図32A、図32Bに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、PDA(Personal Digital Assistant)、デスクトップ型情報端末、ワークステーションなどが挙げられる。
[ゲーム機]
図32Cは、ゲーム機の一例である携帯ゲーム機5300を示している。携帯ゲーム機5300は、筐体5301、筐体5302、筐体5303、表示部5304、接続部5305、操作キー5306等を有する。筐体5302、および筐体5303は、筐体5301から取り外すことが可能である。筐体5301に設けられている接続部5305を別の筐体(図示せず)に取り付けることで、表示部5304に出力される映像を、別の映像機器(図示せず)に出力することができる。このとき、筐体5302、および筐体5303は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体5301、筐体5302、および筐体5303の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
また、図32Dは、ゲーム機の一例である据え置き型ゲーム機5400を示している。据え置き型ゲーム機5400には、無線または有線でコントローラ5402が接続されている。
携帯ゲーム機5300、据え置き型ゲーム機5400などのゲーム機に本発明の一態様のGPUまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機5300に本発明の一態様のGPUまたはチップを適用することによって、人工知能を有する携帯ゲーム機5300を実現することができる。
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機5300に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
また、携帯ゲーム機5300で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、1人でもゲームを行うことができる。
図32C、図32Dでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のGPUまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のGPUまたはチップを適用するゲーム機としては、例えば、娯楽施設(ゲームセンター、遊園地など)に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
[大型コンピュータ]
本発明の一態様のGPUまたはチップは、大型コンピュータに適用することができる。
図32Eは、大型コンピュータの一例である、スーパーコンピュータ5500を示す図である。図32Fは、スーパーコンピュータ5500が有するラックマウント型の計算機5502を示す図である。
スーパーコンピュータ5500は、ラック5501と、複数のラックマウント型の計算機5502と、を有する。なお、複数の計算機5502は、ラック5501に格納されている。また、計算機5502には、複数の基板5504が設けられ、当該基板上に上記実施の形態で説明したGPUまたはチップを搭載することができる。
スーパーコンピュータ5500は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ5500に本発明の一態様のGPUまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
図32E、図32Fでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のGPUまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のGPUまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ(サーバー)、大型汎用コンピュータ(メインフレーム)などが挙げられる。
[移動体]
本発明の一態様のGPUまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
図32Gは、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図32Gでは、ダッシュボードに取り付けられた表示パネル5701、表示パネル5702、表示パネル5703の他、ピラーに取り付けられた表示パネル5704を図示している。
表示パネル5701乃至表示パネル5703は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル5701乃至表示パネル5703は、照明装置として用いることも可能である。
表示パネル5704には、自動車に設けられた撮像装置(図示しない。)からの映像を映し出すことによって、ピラーで遮られた視界(死角)を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル5704は、照明装置として用いることもできる。
本発明の一態様のGPUまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル5701乃至表示パネル5704には、道路案内、危険予測などの情報を表示する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体(ヘリコプター、無人航空機(ドローン)、飛行機、ロケット)なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
[電化製品]
図32Hは、電化製品の一例である電気冷凍冷蔵庫5800を示している。電気冷凍冷蔵庫5800は、筐体5801、冷蔵室用扉5802、冷凍室用扉5803等を有する。
電気冷凍冷蔵庫5800に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫5800を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫5800は、電気冷凍冷蔵庫5800に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫5800に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、IH調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
本実施例では、金属酸化物膜の凝集形態の解析を行った。具体的には、金属酸化物膜を有するサンプルに対して、制限視野電子回折(SAED:Selected Area Electron Diffraction)を行った。また、暗視野観察法、および明視野観察法を用いて、当該サンプルの観察を行った。
はじめに、本実施例で用いるサンプルについて説明する。
まず、試料を作製する。図33Aに示すように、当該試料は、基板800と、基板800上の酸化膜801と、酸化膜801上の金属酸化物膜802と、を有する。基板800は、シリコンを含む基板である。酸化膜801は、基板800の表面を、塩化水素(HCl)雰囲気で熱処理することで形成された、膜厚が100nmの酸化シリコン膜である。金属酸化物膜802は、スパッタリング法により成膜された、膜厚が3μmのIGZO膜である。金属酸化物膜802の成膜には、In:Ga:Zn=4:2:4.1[原子数比]の酸化物ターゲットを用い、成膜ガスとして、アルゴンガス30sccmおよび酸素ガス15sccmを用い、成膜圧力を0.4Paとし、成膜電力を500Wとし、基板温度を200℃とし、ターゲットと基板との距離を60nmとした。
次に、上記試料を収束イオンビーム(FIB:Focused Ion Beam)を用いて加工し、断面観察用サンプル、および平面観察用サンプルを作製した。
以上が、本実施例で用いるサンプルの説明である。
金属酸化物膜802の結晶構造を調べるために、断面観察用サンプルに対して、SAEDを行った。なお、SAEDには、日立ハイテクノロジーズ製透過電子顕微鏡「H-9500」を用いた。また、SAEDの測定領域(制限視野領域と呼ぶ場合がある。)の直径は、約3μmである。
なお、金属酸化物膜802は、膜厚が厚いため、SAEDを行うことで得られる制限視野回折パターンにおいて、電子線のスポットの強度を高くすることができる。
SAEDを行うことで取得した、断面観察用サンプルの制限視野回折パターンを図33B、および図33Cに示す。なお、図33B、図33Cに示す制限視野回折パターンの制限視野領域は、それぞれ、図33Aに点線の円で示す領域810、領域811である。つまり、図33Bは、制限視野領域が金属酸化物膜802に位置する場合の制限視野回折パターンである。また、図33Cは、制限視野領域が金属酸化物膜802、酸化膜801、および基板800に亘る場合の制限視野回折パターンである。
図33B、および図33Cに示す制限視野回折パターンにおいて、中心に観察されるスポットは、透過波(000)のスポットである。また、図33Bに点線で囲む領域に示す、中心より上方に観察されている弓状のスポットは、回折波(009)のスポットである。図33Bより、金属酸化物膜802は、CAAC-IGZO膜であることがわかる。
次に、透過波を抽出して結像する手法である明視野観察法を用いて、断面観察用サンプルの明視野の電子顕微鏡像(明視野像ともいう。)の観察を行った。なお、結像に用いられる透過波は、当該透過波が透過し、かつ、回折波が遮断されるように、対物絞りを配置することで抽出される。明視野像の観察には、日立ハイテクノロジーズ製透過電子顕微鏡「H-9500」を用いた。
断面観察用サンプルの明視野像を、図34に示す。図34は、金属酸化物膜802、および酸化膜801の明視野像である。
図34に示すように、断面観察用サンプルの明視野像において、金属酸化物膜802に特異なコントラストがみられた。このコントラストは、異なる結晶配向に起因する情報を含んでいると推測される。そのため、金属酸化物膜802中に、大きさが数十nmで配向秩序の異なる領域が存在していることが示唆された。
次に、金属酸化物膜802の部分的な配向状態を捉えるために、特定の回折波を抽出して結像する手法である暗視野観察法を用いて、断面観察用サンプルの、暗視野の電子顕微鏡像(暗視野像ともいう。)の観察を行った。なお、結像に用いられる回折波は、当該回折波が透過し、かつ、透過波が遮断されるように、対物絞りを配置することで抽出される。また、回折波は、制限視野回折パターンではスポットとして観察されるため、暗視野像は、制限視野回折パターンで観察される回折波のスポットを対物絞りで抽出した場合の暗視野像ということがある。暗視野像の観察には、日立ハイテクノロジーズ製透過電子顕微鏡「H-9500」を用いた。
断面観察用サンプルの制限視野電子回折パターンを図35Aに示す。図35Aは、金属酸化物膜802表面付近の、断面観察用サンプルの制限視野回折パターンである。
また、断面観察用サンプルの暗視野像を図35B乃至図35Dに示す。図35B乃至図35Dは、図35Aに示す制限視野回折パターンで観察される回折波(009)のスポットを利用した、金属酸化物膜802表面付近の暗視野像である。図35Bは、図35Aに点線で示す領域820(回折波(009)のスポットの左側)を対物絞りで抽出した場合の暗視野像である。また、図35Cは、図35Aに点線で示す領域821(回折波(009)のスポットの中央およびその周辺)を対物絞りで抽出した場合の暗視野像である。また、図35Dは、図35Aに点線で示す領域822(回折波(009)のスポットの右側)を対物絞りで抽出した場合の暗視野像である。なお、図35B乃至図35Dに示す暗視野像は、金属酸化物膜802の最上部である表面付近で結像がなされており、全て同一視野である。
図35Cから、領域821を抽出した場合の暗視野像では、特異な配向状態をもつ領域は明確には観察されない。他方、図35B、および図35Dから、領域820または領域822を抽出した場合の暗視野像では、帯状のコントラストが、基板面の法線方向からわずかに傾いて観察された。なお、この断面観察では、FIB加工で作製した試料の厚みの情報が奥行き方向の情報として入ってしまうため、CAAC構造の配向秩序が基板面の法線方向にも傾きながら結晶層を形成している可能性がある。
次に、奥行き方向の情報をできるだけ少なくするために、奥行き方向に限り薄く加工した(薄片化した)断面観察用サンプルを作製し、当該断面観察用サンプルに対して、制限視野回折パターン、および暗視野像の観察を行った。
薄片化した断面観察用サンプルの制限視野回折パターンを図36Aに示す。図36Aは、酸化膜801付近の、薄片化した断面観察用サンプルの制限視野回折パターンである。
また、薄片化した断面観察用サンプルの暗視野像を図36B乃至図36Dに示す。図36B乃至図36Dは、図36Aに示す制限視野回折パターンで観察される回折波(009)のスポットを利用した、酸化膜801付近の暗視野像である。図36Bは、図36Aに点線で示す領域830(回折波(009)のスポットの左側)を対物絞りで抽出した場合の暗視野像である。また、図36Cは、図36Aに点線で示す領域831(回折波(009)のスポットの中央およびその周辺)を対物絞りで抽出した場合の暗視野像である。また、図36Dは、図36Aに点線で示す領域832(回折波(009)のスポットの右側)を対物絞りで抽出した場合の暗視野像である。なお、図36B乃至図36Dに示す暗視野像は、酸化膜801付近で結像がなされており、全て同一視野である。
図36B乃至図36Dより、幅が10nm程度で、基板面の法線方向に伸長した配向領域を示す帯状のコントラストが得られた。さらに、金属酸化物膜802は、酸化膜801との界面からの距離が1nm未満の地点から結晶層の成長が始まり、基板面の法線方向に2度から3度程度傾いて配向していることも確認できた。
薄片化した断面観察用サンプルにおける、帯状のコントラストとして観測された長距離秩序を有する結晶層の分布を評価するために、平面観察用サンプルの、回折波(100)のスポットを対物絞りで抽出した場合の暗視野像の観察を行った。なお、平面観察用サンプルの、制限視野電子回折パターンおよび暗視野像の観察には、日本電子株式会社製原子分解能分析電子顕微鏡「JEM-ARM200F」を用いた。
平面観察用サンプルの制限視野電子回折パターンを図37Aに示す。図37Aは、金属酸化物膜802の、平面観察用サンプルの制限視野回折パターンである。
また、平面観察用サンプルの暗視野像を図37B乃至図37Dに示す。図37B乃至図37Dは、図37Aに示す制限視野回折パターンで観察される回折波(100)のスポットを利用した、金属酸化物膜802の暗視野像である。図37Bは、図37Aに点線で示す領域840(一つの回折波(100)のスポットの左側)を対物絞りで抽出した場合の暗視野像である。また、図37Cは、図37Aに点線で示す領域841(一つの回折波(100)のスポットの中央およびその周辺)を対物絞りで抽出した場合の暗視野像である。また、図37Dは、図37Aに点線で示す領域842(一つの回折波(100)のスポットの右側)を対物絞りで抽出した場合の暗視野像である。なお、図37B乃至図37Dに示す暗視野像は、全て同一視野である。
図37B乃至図37Dより、金属酸化物膜802において、回折波(100)のスポットで示される配向秩序が、約100nmの大きさで分布し、数度傾斜した配向領域とこの垂直配向領域が連結するように暗視野像のコントラストとして観測された。
以上より、CAAC-IGZO膜は、原子レベルよりも大きいナノからバルクの中間の領域(所謂メゾスコピックな領域)においても結晶の配向性が連続的に繋がっていることが分かった。
本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
100:容量素子、110:導電体、112:導電体、115:導電体、120:導電体、125:導電体、130:絶縁体、140:導電体、142:絶縁体、145:絶縁体、150:絶縁体、152:絶縁体、153:導電体、154:絶縁体、156:絶縁体、200:トランジスタ、200_n:トランジスタ、200_1:トランジスタ、200a:トランジスタ、200b:トランジスタ、200T:トランジスタ、205:導電体、205a:導電体、205b:導電体、210:絶縁体、211:絶縁体、212:絶縁体、214:絶縁体、216:絶縁体、217:絶縁体、218:導電体、222:絶縁体、224:絶縁体、230:酸化物、230a:酸化物、230A:酸化膜、230b:酸化物、230B:酸化膜、230c:酸化物、230c1:酸化物、230c2:酸化物、230C:酸化膜、240:導電体、240a:導電体、240b:導電体、241:絶縁体、241a:絶縁体、241b:絶縁体、242:導電体、242a:導電体、242A:導電膜、242b:導電体、242B:導電層、242c:導電体、243:酸化物、243a:酸化物、243A:酸化膜、243b:酸化物、243B:酸化物層、246:導電体、246a:導電体、246b:導電体、250:絶縁体、250A:絶縁膜、260:導電体、260a:導電体、260A:導電膜、260b:導電体、260B:導電膜、265:封止部、265a:封止部、265b:封止部、272:絶縁体、273:絶縁体、274:絶縁体、280:絶縁体、282:絶縁体、283:絶縁体、284:絶縁体、286:絶縁体、287:絶縁体、290:メモリデバイス、292:容量デバイス、292a:容量デバイス、292b:容量デバイス、294:導電体、294a:導電体、294b:導電体、300:トランジスタ、311:基板、313:半導体領域、314a:低抵抗領域、314b:低抵抗領域、315:絶縁体、316:導電体、320:絶縁体、322:絶縁体、324:絶縁体、326:絶縁体、328:導電体、330:導電体、350:絶縁体、352:絶縁体、354:絶縁体、356:導電体、400:トランジスタ、405:導電体、411:素子層、413:トランジスタ層、415:メモリデバイス層、415_1:メモリデバイス層、415_3:メモリデバイス層、415_4:メモリデバイス層、420:メモリデバイス、424:導電体、430c:酸化物、431a:酸化物、431b:酸化物、432a:酸化物、432b:酸化物、440:導電体、442a:導電体、442b:導電体、443a:酸化物、443b:酸化物、450:絶縁体、460:導電体、460a:導電体、460b:導電体、470:メモリユニット、600:半導体装置、601:半導体装置、610:セルアレイ、610_1:セルアレイ、610_n:セルアレイ、700:電子部品、702:プリント基板、704:実装基板、711:モールド、712:ランド、713:電極パッド、714:ワイヤ、720:記憶装置、721:駆動回路層、722:記憶回路層、730:電子部品、731:インターポーザ、732:パッケージ基板、733:電極、735:半導体装置、800:基板、801:酸化膜、802:金属酸化物膜、810:領域、811:領域、820:領域、821:領域、822:領域、830:領域、831:領域、832:領域、840:領域、841:領域、842:領域、901:境界領域、902:境界領域、1001:配線、1002:配線、1003:配線、1004:配線、1005:配線、1006:配線、1007:配線、1008:配線、1009:配線、1010:配線、1100:USBメモリ、1101:筐体、1102:キャップ、1103:USBコネクタ、1104:基板、1105:メモリチップ、1106:コントローラチップ、1110:SDカード、1111:筐体、1112:コネクタ、1113:基板、1114:メモリチップ、1115:コントローラチップ、1150:SSD、1151:筐体、1152:コネクタ、1153:基板、1154:メモリチップ、1155:メモリチップ、1156:コントローラチップ、1200:チップ、1201:PCB、1202:バンプ、1203:マザーボード、1204:GPUモジュール、1211:CPU、1212:GPU、1213:アナログ演算部、1214:メモリコントローラ、1215:インターフェース、1216:ネットワーク回路、1221:DRAM、1222:フラッシュメモリ、1400:記憶装置、1411:周辺回路、1420:行回路、1430:列回路、1440:出力回路、1460:コントロールロジック回路、1470:メモリセルアレイ、1471:メモリセル、1472:メモリセル、1473:メモリセル、1474:メモリセル、1475:メモリセル、1476:メモリセル、1477:メモリセル、1478:メモリセル、5100:情報端末、5101:筐体、5102:表示部、5200:ノート型情報端末、5201:本体、5202:表示部、5203:キーボード、5300:携帯ゲーム機、5301:筐体、5302:筐体、5303:筐体、5304:表示部、5305:接続部、5306:操作キー、5400:型ゲーム機、5402:コントローラ、5500:スーパーコンピュータ、5501:ラック、5502:計算機、5504:基板、5701:表示パネル、5702:表示パネル、5703:表示パネル、5704:表示パネル、5800:電気冷凍冷蔵庫、5801:筐体、5802:冷蔵室用扉、5803:冷凍室用扉

Claims (4)

  1. トランジスタを有する半導体装置であって、
    前記トランジスタは、
    基板上の第1の導電体と、
    前記第1の導電体上の第1の絶縁体と、
    前記第1の絶縁体上の第1の酸化物半導体と、
    前記第1の酸化物半導体上に位置し、且つ、溝部を有する第2の酸化物半導体と、
    前記第2の酸化物半導体上に位置し、且つ、前記溝部との重なりを有しない第2の導電体と、
    前記第2の酸化物半導体上に位置し、且つ、前記溝部との重なりを有しない第3の導電体と、
    前記第2の導電体の側面と接する領域と、前記第3の導電体の側面と接する領域と、前記溝部の底面において前記第2の酸化物半導体と接する領域と、を有する第2の絶縁体と、
    前記第2の絶縁体上に位置し、且つ前記溝部との重なりを有する第4の導電体と、を有し、
    前記基板の上面から前記第4の導電体の底面までの距離は、前記基板の上面から前記第2の導電体の底面までの距離よりも小さく、且つ、前記基板の上面から前記第3の導電体の底面までの距離よりも小さく、
    前記トランジスタのチャネル長方向の断面視において、前記溝部の底面の端部は、曲率を有し、
    前記第1の酸化物半導体の上面から前記溝部の底面までの距離は、前記溝部の底面から前記第2の酸化物半導体の上面までの距離よりも小さい、半導体装置。
  2. トランジスタを有する半導体装置であって、
    前記トランジスタは、
    基板上の第1の導電体と、
    前記第1の導電体上の第1の絶縁体と、
    前記第1の絶縁体上の、第1の酸化物半導体と、
    前記第1の酸化物半導体上に位置し、且つ溝部を有する、第2の酸化物半導体と、
    前記第2の酸化物半導体上に位置し、且つ、前記溝部との重なりを有しない第2の導電体と、
    前記第2の酸化物半導体上に位置し、且つ、前記溝部との重なりを有しない第3の導電体と、
    前記第2の導電体上及び前記第3の導電体上に位置し、且つ前記溝部と重なる領域に開口部を有する第2の絶縁体と、
    前記開口部の内壁と接する領域と、前記第2の導電体の側面と接する領域と、前記第3の導電体の側面と接する領域と、前記溝部において前記第2の酸化物半導体の上面と接する領域と、を有する第3の酸化物半導体と、
    前記第3の酸化物半導体上に位置し、且つ前記開口部及び前記溝部との重なりを有する第3の絶縁体と、
    前記第3の絶縁体上に位置し、且つ前記トランジスタのゲート電極としての機能を有する第4の導電体と、を有し、
    前記基板の上面から前記第4の導電体の底面までの距離は、前記基板の上面から前記第2の導電体の底面までの距離よりも小さく、且つ、前記基板の上面から前記第3の導電体の底面までの距離よりも小さく、
    前記トランジスタのチャネル長方向の断面視において、前記溝部の底面の端部は、曲率を有し、
    前記第1の酸化物半導体の上面から前記溝部の底面までの距離は、前記溝部の底面から前記第2の酸化物半導体の上面までの距離よりも小さい、半導体装置。
  3. 請求項において、
    前記第2の酸化物半導体は、インジウムを有し、
    前記第3の酸化物半導体は、インジウムと、元素M(Mは、ガリウム、アルミニウム、イットリウム、または錫)と、亜鉛と、を有する、半導体装置。
  4. 請求項において、
    前記第2の酸化物半導体において、主成分である金属元素に対する前記インジウムの原子数比は、前記第3の酸化物半導体における、主成分である金属元素に対する前記インジウムの原子数比より大きい、半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022043825A1 (ja) * 2020-08-27 2022-03-03
TWI818428B (zh) * 2022-01-27 2023-10-11 友達光電股份有限公司 通訊裝置及其通訊元件與此通訊元件的製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012169611A (ja) 2011-01-26 2012-09-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013021317A (ja) 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013033923A (ja) 2011-07-29 2013-02-14 Samsung Electronics Co Ltd 抵抗変化物質を含む半導体素子及びその製造方法
JP2014030014A (ja) 2012-07-06 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2015084413A (ja) 2013-09-19 2015-04-30 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2017174489A (ja) 2016-03-18 2017-09-28 株式会社半導体エネルギー研究所 半導体装置、半導体ウエハ、および電子機器
JP2018074151A (ja) 2016-10-21 2018-05-10 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09148576A (ja) 1995-11-29 1997-06-06 Nec Corp 半導体装置の製造方法
TWI663726B (zh) * 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
JP6674269B2 (ja) * 2015-02-09 2020-04-01 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US10403646B2 (en) * 2015-02-20 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI718125B (zh) * 2015-03-03 2021-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI693719B (zh) * 2015-05-11 2020-05-11 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US10741587B2 (en) * 2016-03-11 2020-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module, electronic device, and manufacturing method the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012169611A (ja) 2011-01-26 2012-09-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013021317A (ja) 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013033923A (ja) 2011-07-29 2013-02-14 Samsung Electronics Co Ltd 抵抗変化物質を含む半導体素子及びその製造方法
JP2014030014A (ja) 2012-07-06 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2015084413A (ja) 2013-09-19 2015-04-30 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2017174489A (ja) 2016-03-18 2017-09-28 株式会社半導体エネルギー研究所 半導体装置、半導体ウエハ、および電子機器
JP2018074151A (ja) 2016-10-21 2018-05-10 株式会社半導体エネルギー研究所 半導体装置

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