JP7417596B2 - 半導体装置 - Google Patents
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Description
図2Aおよび図2Bは本発明の一態様である半導体装置の断面図である。
図3Aは本発明の一態様である半導体装置の上面図である。図3Bは本発明の一態様である半導体装置の断面図である。
図4AはIGZOの結晶構造の分類を説明する図である。図4BはCAAC-IGZO膜のXRDスペクトルを説明する図である。図4CはCAAC-IGZO膜の極微電子線回折パターンを説明する図である。
図5Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図5Bは本発明の一態様である半導体装置の作製方法を示す断面図である。
図6Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図6Bは本発明の一態様である半導体装置の作製方法を示す断面図である。
図7Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図7Bは本発明の一態様である半導体装置の作製方法を示す断面図である。
図8Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図8Bは本発明の一態様である半導体装置の作製方法を示す断面図である。
図9Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図9Bは本発明の一態様である半導体装置の作製方法を示す断面図である。
図10Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図10Bは本発明の一態様である半導体装置の作製方法を示す断面図である。
図11Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図11Bは本発明の一態様である半導体装置の作製方法を示す断面図である。
図12Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図12Bは本発明の一態様である半導体装置の作製方法を示す断面図である。
図13Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図13Bは本発明の一態様である半導体装置の作製方法を示す断面図である。
図14Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図14Bは本発明の一態様である半導体装置の作製方法を示す断面図である。
図15Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図15B本発明の一態様である半導体装置の作製方法を示す断面図である。
図16Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図16Bは本発明の一態様である半導体装置の作製方法を示す断面図である。
図17Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図17Bは本発明の一態様である半導体装置の作製方法を示す断面図である。
図18Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図18Bは本発明の一態様である半導体装置の作製方法を示す断面図である。
図19Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図19Bは本発明の一態様である半導体装置の作製方法を示す断面図である。
図20Aは本発明の一態様である半導体装置の上面図である。図20Bは本発明の一態様である半導体装置の断面図である。
図21Aは本発明の一態様である半導体装置の上面図である。図21Bは本発明の一態様である半導体装置の断面図である。
図22Aは本発明の一態様である半導体装置の上面図である。図22Bは本発明の一態様である半導体装置の断面図である。
図23Aおよび図23Bは本発明の一態様である半導体装置の断面図である。
図24Aは本発明の一態様である半導体装置の上面図である。図24Bは本発明の一態様である半導体装置の断面図である。
図25Aおよび図25Bは本発明の一態様である半導体装置の断面図である。
図26Aは本発明の一態様である半導体装置の上面図である。図26Bは本発明の一態様である半導体装置の断面図である。
図27Aおよび図27Bは本発明の一態様である半導体装置の断面図である。
図28は本発明の一態様である半導体装置の断面図である。
図29は本発明の一態様である半導体装置の断面図である。
図30は本発明の一態様である半導体装置の断面図である。
図31は本発明の一態様に係る記憶装置の構成を示す断面図である。
図32Aは本発明の一態様に係る記憶装置の構成例を示すブロック図である。図32Bは本発明の一態様に係る記憶装置の構成例を示すブロック図である。
図33A乃至図33Cは本発明の一態様に係る記憶装置の構成例を示す回路図である。
図34は各種の記憶装置を階層ごとに示す図である。
図35Aおよび図35Bは本発明の一態様に係る半導体装置の模式図である。
図36Aおよび図36Bは電子部品の一例を説明する図である。
図37A乃至図37Eは本発明の一態様に係る記憶装置の模式図である。
図38A乃至図38Hは本発明の一態様に係る電子機器を示す図である。
本実施の形態では、図1乃至図30を用いて、本発明の一態様に係るメモリデバイス202を有する半導体装置の一例、およびその作製方法について説明する。
図1A、図1B、図2A、および図2Bを用いて、トランジスタ200、および容量素子201を有するメモリデバイス202の構成を説明する。図1Aは、メモリデバイス202の上面図である。また、図1B、図2A、および図2Bは、メモリデバイス202の断面図である。ここで、図1Bは、図1AにA1-A2の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル長方向の断面図でもある。また、図2Aは、図1AにA3-A4の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル幅方向の断面図でもある。また、図2Bは、図1AにA5-A6の一点鎖線で示す部位の断面図である。なお、図1Aの上面図では、図の明瞭化のために一部の要素を省いている。
以下では、半導体装置に用いることができる構成材料について説明する。
トランジスタ200を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、SOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、例えば、ニッケルシリサイドなどのシリサイドを用いてもよい。
酸化物230として、半導体として機能する金属酸化物(酸化物半導体)を用いることが好ましい。以下では、本発明に係る酸化物230に適用可能な金属酸化物について説明する。
まず、酸化物半導体における、結晶構造の分類について、図4Aを用いて説明を行う。図4Aは、酸化物半導体、代表的にはIGZO(Inと、Gaと、Znと、を含む金属酸化物)の結晶構造の分類を説明する図である。
なお、酸化物半導体は、結晶構造に着目した場合、図4Aとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のCAAC-OS、及びnc-OSがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体(a-like OS:amorphous-like oxide semiconductor)、非晶質酸化物半導体、などが含まれる。
CAAC-OSは、複数の結晶領域を有し、当該複数の結晶領域はc軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、CAAC-OS膜の厚さ方向、CAAC-OS膜の被形成面の法線方向、またはCAAC-OS膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、CAAC-OSは、a-b面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、CAAC-OSは、c軸配向し、a-b面方向には明らかな配向をしていない酸化物半導体である。
nc-OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。別言すると、nc-OSは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、1nm以上10nm以下、特に1nm以上3nm以下であることから、当該微小な結晶をナノ結晶ともいう。また、nc-OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc-OSは、分析方法によっては、a-like OSや非晶質酸化物半導体と区別が付かない場合がある。例えば、nc-OS膜に対し、XRD装置を用いて構造解析を行うと、θ/2θスキャンを用いたOut-of-plane XRD測定では、結晶性を示すピークが検出されない。また、nc-OS膜に対し、ナノ結晶よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子線回折(制限視野電子線回折ともいう)を行うと、ハローパターンのような回折パターンが観測される。一方、nc-OS膜に対し、ナノ結晶の大きさと近い、または、ナノ結晶より小さいプローブ径(例えば1nm以上30nm以下)の電子線を用いる電子線回折(ナノビーム電子線回折ともいう)を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
a-like OSは、nc-OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a-like OSは、鬆又は低密度領域を有する。即ち、a-like OSは、nc-OS及びCAAC-OSと比べて、結晶性が低い。また、a-like OSは、nc-OS及びCAAC-OSと比べて、膜中の水素濃度が高い。
次に、上述のCAC-OSの詳細について、説明を行う。なお、CAC-OSの材料構成に関して説明を行う。
CAC-OSとは、例えば、金属酸化物を構成する元素が、0.5nm以上10nm以下、好ましくは、1nm以上3nm以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、0.5nm以上10nm以下、好ましくは、1nm以上3nm以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物230に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物230として、バンドギャップを有する半導体材料(ゼロギャップ半導体ではない半導体材料)を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質(原子層物質、2次元材料などともいう)などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
次に、図1Aおよび図1Bに示す、本発明の一態様である半導体装置の作製方法を、図5A乃至図19A、および図5B乃至図19Bを用いて説明する。
以下では、図20乃至図25を用いて、本発明の一態様である半導体装置の一例について説明する。なお、図20乃至図25に示すメモリデバイス202を有する半導体装置において、<半導体装置の構成例>に示したメモリデバイス202を有する半導体装置の構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、メモリデバイス202を有する半導体装置の構成材料については<半導体装置の構成例>で詳細に説明した材料を用いることができる。
図20Aおよび図20Bに示すメモリデバイス202は、図1Aおよび図1Bに示したメモリデバイス202の変形例である。図20Aはメモリデバイス202の上面図を示す。また、図20Bは、図20Aに示すA1-A2の一点鎖線で示す部位の断面図である。図20Aの上面図では、図の明瞭化のために一部の要素を省いている。図20Aおよび図20Bに示すメモリデバイス202は、図1Aおよび図1Bに示したメモリデバイス202とは、導電体205の一部が、絶縁体283および絶縁体284を介して導電体248と重なっている点が異なる。
図21Aおよび図21Bに示すメモリデバイス202は、図1Aおよび図1Bに示したメモリデバイス202の変形例である。図21Aはメモリデバイス202の上面図を示す。また、図21Bは、図21Aに示すA1-A2の一点鎖線で示す部位の断面図である。図21Aの上面図では、図の明瞭化のために一部の要素を省いている。図21Aおよび図21Bに示すメモリデバイス202は、図1Aおよび図1Bに示したメモリデバイス202とは、導電体206が絶縁体280と重畳していない点が異なる。よって、図21Aおよび図21Bに示すメモリデバイス202では、導電体206がトランジスタ200と重畳していない。
図22Aおよび図22Bに示すメモリデバイス202は、図1Aおよび図1Bに示したメモリデバイス202の変形例である。図22Aはメモリデバイス202の上面図を示す。また、図22Bは、図22Aに示すA1-A2の一点鎖線で示す部位の断面図である。図22Aの上面図では、図の明瞭化のために一部の要素を省いている。図22Aおよび図22Bに示すメモリデバイス202は、図1Aおよび図1Bに示したメモリデバイス202とは、絶縁体222、絶縁体224、酸化物230a、および酸化物230bに、導電体206に達する開口251が形成され、導電体242bが開口251を介して導電体206に接する点が異なる。
図23Aおよび図23Bに示すメモリデバイス202は、図1Aおよび図1Bに示したメモリデバイス202の変形例である。図23A、図23Bに示すメモリデバイス202は、図1Aに示すメモリデバイス202と同様のレイアウトを有する。図23Aは、図1Aに示すA1-A2の一点鎖線で示す部位の断面図であり、図23Bは、図1Aに示すA5-A6の一点鎖線で示す部位の断面図である。図23Aおよび図23Bに示すメモリデバイス202は、図1Aおよび図1Bに示したメモリデバイス202とは、導電体242aおよび導電体242bの、側面と上面が交わる端部が角状になる点が異なる。
図24Aおよび図24Bに示すメモリデバイス202は、図1Aおよび図1Bに示したメモリデバイス202の変形例である。図24Aはメモリデバイス202の上面図を示す。また、図24Bは、図24Aに示すA1-A2の一点鎖線で示す部位の断面図である。図24Aの上面図では、図の明瞭化のために一部の要素を省いている。図24Aおよび図24Bに示すメモリデバイス202は、図1Aおよび図1Bに示したメモリデバイス202とは、導電体205および導電体206の側面がテーパー形状である点が異なる。
図25Aおよび図25Bに示すメモリデバイス202は、図1Aおよび図1Bに示したメモリデバイス202の変形例である。図25A、図25Bに示すメモリデバイス202は、図1Aに示すメモリデバイス202と同様のレイアウトを有する。図25Aは、図1Aに示すA1-A2の一点鎖線で示す部位の断面図であり、図25Bは、図1Aに示すA5-A6の一点鎖線で示す部位の断面図である。図25Aおよび図25Bに示すメモリデバイス202は、図1Aおよび図1Bに示したメモリデバイス202とは、絶縁体212、絶縁体214、絶縁体216、絶縁体222、絶縁体224、絶縁体272、絶縁体273、絶縁体280、絶縁体282、および導電体206の側面に接して、絶縁体287が配置されている点が異なる。
図26A、図26B、図27A、および図27Bに示すメモリデバイス202は、図1A、図1B、図2A、および図2Bに示したメモリデバイス202の変形例である。図26Aはメモリデバイス202の上面図を示す。また、図26Bは、図26Aに示すA1-A2の一点鎖線で示す部位の断面図である。また、図27Aは、図26Aに示すA3-A4の一点鎖線で示す部位の断面図である。また、図27Bは、図26Aに示すA5-A6の一点鎖線で示す部位の断面図である。図26Aの上面図では、図の明瞭化のために一部の要素を省いている。図26A、図26B、図27A、および図27Bに示すメモリデバイス202は、図1A、図1B、図2A、および図2Bに示したメモリデバイス202とは、導電体260、導電体205、および導電体206を延伸して配線として機能させている点が異なる。また、図26A、図26B、図27A、および図27Bに示すメモリデバイス202は、図1A、図1B、図2A、および図2Bに示したメモリデバイス202とは、トランジスタ200を囲むように、開口270aと開口270bが形成され、開口270aの中に埋め込まれるように導電体248aが設けられ、開口270bの中に埋め込まれるように導電体248bが設けられている点が異なる。ここで、開口270aおよび開口270bと、酸化物230cの距離はできるだけ短いことが好ましい。
以下では、図28乃至図30を用いて、先の<半導体装置の構成例>および先の<半導体装置の変形例>で示したものとは異なる、本発明の一態様に係るメモリデバイス202を有する半導体装置の一例について説明する。なお、図28乃至図30に示す半導体装置において、<<半導体装置の構成例>>に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目において、トランジスタ200の構成材料については<半導体装置の構成例>および<半導体装置の変形例>で詳細に説明した材料を用いることができる。
本実施の形態では、半導体装置の一形態を、図31を用いて説明する。
本発明の一態様に係る半導体装置(記憶装置)の一例を図31に示す。本発明の一態様の半導体装置は、メモリデバイス202がトランジスタ300の上方に設けられている。先の実施の形態と同様に、メモリデバイス202は、トランジスタ200と容量素子201を有する。なお、メモリデバイス202、トランジスタ200、および容量素子201として、先の実施の形態で説明したメモリデバイス202、トランジスタ200、および容量素子201を用いることができる。
トランジスタ300は、基板311上に設けられ、ゲートとして機能する導電体316、ゲート絶縁体として機能する絶縁体315、基板311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機能する低抵抗領域314aおよび314bを有する。トランジスタ300は、pチャネル型あるいはnチャネル型のいずれでもよい。
各構造体の間には、層間膜、配線、および、プラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとを一体化してもよい。すなわち、導電体の一部が配線として機能する場合と、導電体の一部がプラグとして機能する場合とがある。
本実施の形態では、図32A、図32B、および図33A乃至図33Cを用いて、本発明の一態様に係る、メモリデバイス(以下、メモリセルと呼ぶ場合がある)が適用されている記憶装置(以下、OSメモリ装置と呼ぶ場合がある)について説明する。当該メモリセルは、OSトランジスタおよび容量素子を有する。OSメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するOSトランジスタを有する記憶装置である。OSトランジスタのオフ電流は極めて小さいので、OSメモリ装置は優れたデータ保持特性をもち、不揮発性メモリとして機能させることができる。さらに、上記実施の形態に示すように、OSトランジスタは、水素に対してバリア性を有するバリア絶縁膜で封止されているため、OSメモリ装置の電気特性のばらつきを抑え、信頼性を向上させることができる。
図32AにOSメモリ装置の構成例を示す。記憶装置1400は、周辺回路1411およびメモリセルアレイ1470を有する。周辺回路1411は、行回路1420、列回路1430、出力回路1440、およびコントロールロジック回路1460を有する。
図33A乃至図33Cに、DRAM(Dynamic Random Access Memory)のメモリセルの回路構成例を示す。本明細書等において、1OSトランジスタ、1容量素子型のメモリセルを用いたDRAMを、DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)と呼ぶ場合がある。図33Aに示す、メモリセル1471は、トランジスタM1と、容量素子CAと、を有する。なお、トランジスタM1は、ゲート(トップゲートと呼ぶ場合がある)及びバックゲートを有する。
本実施の形態では、図35Aおよび図35Bを用いて、本発明の半導体装置が実装されたチップ1200の一例を示す。チップ1200には、複数の回路(システム)が実装されている。このように、複数の回路(システム)を一つのチップに集積する技術を、システムオンチップ(System on Chip:SoC)と呼ぶ場合がある。
本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
まず、記憶装置720が組み込まれた電子部品の例を、図36Aおよび図36Bを用いて説明を行う。
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器(例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ(ビデオカメラも含む)、録画再生装置、ナビゲーションシステムなど)の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード(例えば、SDカード)、USBメモリ、SSD(ソリッド・ステート・ドライブ)等の各種のリムーバブル記憶装置に適用される。図37A乃至図37Eにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
本発明の一態様に係る半導体装置は、CPUやGPUなどのプロセッサ、またはチップに用いることができる。図38A乃至図38Hに、本発明の一態様に係るCPUやGPUなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
本発明の一態様に係るGPUまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ(Digital Signage:電子看板)、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子書籍端末、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るGPUまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
図38Aには、情報端末の一種である携帯電話(スマートフォン)が図示されている。情報端末5100は、筐体5101と、表示部5102と、を有しており、入力用インターフェースとして、タッチパネルが表示部5102に備えられ、ボタンが筐体5101に備えられている。
図38Cは、ゲーム機の一例である携帯ゲーム機5300を示している。携帯ゲーム機5300は、筐体5301、筐体5302、筐体5303、表示部5304、接続部5305、操作キー5306等を有する。筐体5302および筐体5303は、筐体5301から取り外すことが可能である。筐体5301に設けられている接続部5305を別の筐体(図示せず)に取り付けることで、表示部5304に出力される映像を、別の映像機器(図示せず)に出力することができる。このとき、筐体5302、および筐体5303は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体5301、筐体5302、および筐体5303の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
本発明の一態様のGPUまたはチップは、大型コンピュータに適用することができる。
本発明の一態様のGPUまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
図38Hは、電化製品の一例である電気冷凍冷蔵庫5800を示している。電気冷凍冷蔵庫5800は、筐体5801、冷蔵室用扉5802、冷凍室用扉5803等を有する。
Claims (11)
- 第1および第2の酸化物と、第1乃至第6の導電体と、第1乃至第6の絶縁体と、を有し、
前記第1の導電体は、前記第1の絶縁体上に配置され、
前記第2の絶縁体は、前記第1の導電体上に配置され、
前記第1の酸化物は、前記第2の絶縁体上に配置され、
前記第2の導電体および前記第3の導電体は、前記第1の酸化物上に配置され、
前記第3の絶縁体は、前記第2の導電体および前記第3の導電体の上に配置され、
前記第2の酸化物は、前記第1の酸化物上で、前記第2の導電体と前記第3の導電体の間に配置され、
前記第4の絶縁体は、前記第2の酸化物の上に配置され、
前記第4の導電体は、前記第4の絶縁体の上に配置され、
前記第5の導電体は、前記第1の絶縁体の上に配置され、前記第3の絶縁体と重畳しない領域を有し、
前記第5の絶縁体は、前記第2の絶縁体、前記第3の絶縁体、および前記第5の導電体を覆って配置され、
前記第6の導電体は、前記第5の絶縁体上に配置され、少なくとも一部が前記第5の導電体と重畳し、
前記第5の絶縁体は、前記第2の絶縁体、前記第3の絶縁体、および前記第5の導電体と重ならない領域で、前記第1の絶縁体に接し、
前記第6の導電体の少なくとも一部は、前記第5の絶縁体が前記第1の絶縁体に接する領域と重なる、半導体装置。 - 請求項1において、
前記第6の導電体の上面の高さと、前記第5の絶縁体の前記第2の絶縁体と重なる領域の上面の高さと、が概略一致する、半導体装置。 - 請求項1又は2において、
前記第5の絶縁体は、前記第3の絶縁体の側面、前記第2の絶縁体の側面、前記第5の導電体の上面および側面に接する、半導体装置。 - 請求項2又は3のいずれか一項において、
前記第1の絶縁体および前記第5の絶縁体は、シリコンを含む窒化物である、半導体装置。 - 請求項2乃至4のいずれか一項において、
前記第5の絶縁体は積層構造である、半導体装置。 - 請求項2乃至5のいずれか一項において、
前記第3の絶縁体の上面の高さ、前記第2の酸化物の上面の高さ、前記第4の絶縁体の上面の高さ、および前記第4の導電体の上面の高さが概略一致する、半導体装置。 - 請求項2乃至6のいずれか一項において、
前記第5の導電体の少なくとも一部が、前記第3の絶縁体と重畳する、半導体装置。 - 請求項2乃至6のいずれか一項において、
前記第1の導電体と前記第5の導電体が島状に一体化している、半導体装置。 - 請求項2乃至6のいずれか一項において、
前記第5の導電体は、前記第3の絶縁体と重畳せず、
前記第5の絶縁体は、前記第5の導電体の一方の側面に接し、且つ当該一方の側面に対向する側面に接する、半導体装置。 - 請求項2乃至9のいずれか一項において、
前記第3の導電体は、前記第6の導電体と電気的に接続される、半導体装置。 - 請求項2乃至6のいずれか一項において、
前記第2の絶縁体および前記第1の酸化物に、前記第5の導電体に達する開口が形成され、
前記第3の導電体は、当該開口を介して、前記第5の導電体に接する、半導体装置。
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