WO2020222062A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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WO2020222062A1
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oxide
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transistor
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松嵜隆徳
根井孝征
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株式会社半導体エネルギー研究所
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    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Definitions

  • One aspect of the present invention relates to transistors, semiconductor devices, and electronic devices. Further, one aspect of the present invention relates to a method for manufacturing a semiconductor device. Further, one aspect of the present invention relates to a semiconductor wafer and a module.
  • the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic unit, and a storage device are one aspect of a semiconductor device. It may be said that a display device (liquid crystal display device, light emission display device, etc.), projection device, lighting device, electro-optical device, power storage device, storage device, semiconductor circuit, image pickup device, electronic device, and the like have a semiconductor device.
  • One aspect of the present invention is not limited to the above technical fields.
  • One aspect of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method. Also, one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter).
  • the CPU has a semiconductor integrated circuit (including at least a transistor and a memory) separated from the semiconductor wafer, and has a plurality of semiconductor elements on which electrodes which are connection terminals are formed.
  • IC chips Semiconductor integrated circuits (IC chips) such as LSIs, CPUs, and memories are mounted on circuit boards, for example, printed wiring boards, and are used as one of various electronic device components.
  • a technique for constructing a transistor by using a semiconductor thin film formed on a substrate having an insulating surface is attracting attention.
  • the transistor is widely applied to electronic devices such as integrated circuits (ICs) and image display devices (also simply referred to as display devices).
  • ICs integrated circuits
  • image display devices also simply referred to as display devices.
  • Silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are attracting attention as other materials.
  • a transistor using an oxide semiconductor has an extremely small leakage current in a non-conducting state.
  • a low power consumption CPU that applies the characteristic that the leakage current of a transistor using an oxide semiconductor is low is disclosed (see Patent Document 1).
  • a storage device capable of holding data for a long period of time by applying the characteristic that a transistor using an oxide semiconductor has a low leakage current is disclosed (see Patent Document 2).
  • One aspect of the present invention is to provide a semiconductor device having little variation in transistor characteristics. Alternatively, one aspect of the present invention is to provide a highly productive semiconductor device. Alternatively, one aspect of the present invention is to provide a highly reliable semiconductor device. Alternatively, one aspect of the present invention is to provide a semiconductor device having high electrical characteristics. Alternatively, one aspect of the present invention is to provide a semiconductor device having a large on-current. Alternatively, one aspect of the present invention is to provide a semiconductor device capable of miniaturization or high integration. Alternatively, one aspect of the present invention is to provide a semiconductor device having low power consumption.
  • One aspect of the present invention comprises a transistor, first and second conductors, and first to third insulators, wherein the transistor and the first conductor are on top of the first insulator.
  • the transistor has an oxide semiconductor
  • the second insulator is placed on top of the transistor
  • the first conductor has a region that does not overlap with the second insulator
  • the third The insulator is placed over the first conductor, the transistor, and the second insulator
  • the second conductor is placed on the third insulator, and at least a part of the first conductor is placed. It is a semiconductor device that overlaps with the body.
  • another aspect of the present invention has the first and second oxides, the first to sixth conductors, and the first to sixth insulators, and is the first conductor. Is placed on a first insulator, a second insulator is placed on a first conductor, a first oxide is placed on a second insulator, and a second conductor.
  • the body and the third conductor are placed on the first oxide, the third insulator is placed on the second conductor and the third conductor, and the second oxide is On the first oxide, between the second conductor and the third conductor, the fourth insulator is placed on the second oxide, and the fourth conductor is The fifth conductor is placed on top of the first insulator and has a region that does not overlap with the third insulator, and the fifth conductor is the fifth.
  • the second conductor, the third insulator, and the fifth conductor are arranged so as to cover the fifth conductor, and the sixth conductor is arranged on the fifth conductor, and at least a part of the fifth conductor and the fifth conductor. It is a semiconductor device that superimposes.
  • the fifth insulator is in contact with the first insulator in a region that does not overlap with the second insulator, the third insulator, and the fifth conductor, and is in contact with the first insulator, and at least one of the sixth conductors.
  • the portion preferably overlaps the region where the fifth insulator is in contact with the first insulator.
  • the fifth insulator is in contact with the side surface of the third insulator, the side surface of the second insulator, and the upper surface and the side surface of the fifth conductor.
  • the first insulator and the fifth insulator are preferably nitrides containing silicon.
  • the fifth insulator preferably has a laminated structure.
  • the height of the upper surface of the third insulator, the height of the upper surface of the second oxide, the height of the upper surface of the fourth insulator, and the height of the upper surface of the fourth conductor are substantially the same. It is preferable to do so.
  • the first conductor and the fifth conductor are integrated in an island shape.
  • the fifth conductor does not overlap with the third insulator, and the fifth insulator is in contact with one side surface of the fifth conductor and is in contact with the side surface facing the one side surface. Is preferable.
  • the third conductor is electrically connected to the sixth conductor.
  • the second insulator and the first oxide are formed with an opening reaching the fifth conductor, and the third conductor may come into contact with the fifth conductor through the opening. preferable.
  • one aspect of the present invention it is possible to provide a semiconductor device having little variation in transistor characteristics.
  • one aspect of the present invention can provide a highly productive semiconductor device.
  • one aspect of the present invention can provide a highly reliable semiconductor device.
  • one aspect of the present invention can provide a semiconductor device having high electrical characteristics.
  • one aspect of the present invention can provide a semiconductor device having a large on-current.
  • one aspect of the present invention can provide a semiconductor device capable of miniaturization or high integration.
  • one aspect of the present invention can provide a low power consumption semiconductor device.
  • FIG. 1A is a top view of a semiconductor device according to an aspect of the present invention.
  • FIG. 1B is a cross-sectional view of a semiconductor device according to an aspect of the present invention.
  • 2A and 2B are cross-sectional views of a semiconductor device according to an aspect of the present invention.
  • FIG. 3A is a top view of a semiconductor device according to an aspect of the present invention.
  • FIG. 3B is a cross-sectional view of a semiconductor device according to an aspect of the present invention.
  • FIG. 4A is a diagram illustrating classification of the crystal structure of IGZO.
  • FIG. 4B is a diagram illustrating an XRD spectrum of a CAAC-IGZO film.
  • FIG. 4C is a diagram for explaining the microelectron diffraction pattern of the CAAC-IGZO film.
  • FIG. 5A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 5B is a cross-sectional view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 6A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 6B is a cross-sectional view showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 7A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 7B is a cross-sectional view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 8A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 8B is a cross-sectional view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 9A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 9B is a cross-sectional view showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 10A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 10A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 10B is a cross-sectional view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 11A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 11B is a cross-sectional view showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 12A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 12B is a cross-sectional view showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 13A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 13B is a cross-sectional view showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 14A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 14B is a cross-sectional view showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 15A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 15B is a cross-sectional view showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 16A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 16B is a cross-sectional view showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 17A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 17B is a cross-sectional view showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 18A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 18B is a cross-sectional view showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 19A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 19A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 19B is a cross-sectional view showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 20A is a top view of a semiconductor device according to an aspect of the present invention.
  • FIG. 20B is a cross-sectional view of a semiconductor device according to an aspect of the present invention.
  • FIG. 21A is a top view of a semiconductor device according to an aspect of the present invention.
  • FIG. 21B is a cross-sectional view of a semiconductor device according to an aspect of the present invention.
  • FIG. 22A is a top view of a semiconductor device according to an aspect of the present invention.
  • FIG. 22B is a cross-sectional view of a semiconductor device according to an aspect of the present invention.
  • FIG. 23A and 23B are cross-sectional views of a semiconductor device according to an aspect of the present invention.
  • FIG. 24A is a top view of a semiconductor device according to an aspect of the present invention.
  • FIG. 24B is a cross-sectional view of a semiconductor device according to an aspect of the present invention.
  • 25A and 25B are cross-sectional views of a semiconductor device according to an aspect of the present invention.
  • FIG. 26A is a top view of a semiconductor device according to an aspect of the present invention.
  • FIG. 26B is a cross-sectional view of a semiconductor device according to an aspect of the present invention.
  • 27A and 27B are cross-sectional views of a semiconductor device according to an aspect of the present invention.
  • FIG. 28 is a cross-sectional view of a semiconductor device according to an aspect of the present invention.
  • FIG. 29 is a cross-sectional view of a semiconductor device according to an aspect of the present invention.
  • FIG. 30 is a cross-sectional view of a semiconductor device according to an aspect of the present invention.
  • FIG. 31 is a cross-sectional view showing the configuration of the storage device according to one aspect of the present invention.
  • FIG. 32A is a block diagram showing a configuration example of a storage device according to an aspect of the present invention.
  • FIG. 32B is a block diagram showing a configuration example of a storage device according to one aspect of the present invention.
  • 33A to 33C are circuit diagrams showing a configuration example of a storage device according to one aspect of the present invention.
  • 34 is a diagram showing various storage devices for each layer.
  • 35A and 35B are schematic views of a semiconductor device according to one aspect of the present invention.
  • 36A and 36B are diagrams illustrating an example of an electronic component.
  • 37A to 37E are schematic views of a storage device according to an aspect of the present invention.
  • 38A to 38H are views showing an electronic device according to an aspect of the present invention.
  • the size, layer thickness, or area may be exaggerated for clarity. Therefore, it is not necessarily limited to that scale.
  • the drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings. For example, in an actual manufacturing process, layers, resist masks, and the like may be unintentionally reduced due to processing such as etching, but they may not be reflected in the figure for the sake of easy understanding.
  • the same reference numerals may be used in common between different drawings for the same parts or parts having similar functions, and the repeated description thereof may be omitted.
  • the hatching pattern may be the same and no particular reference numeral may be added.
  • a top view also referred to as a "plan view”
  • a perspective view the description of some components may be omitted.
  • some hidden lines may be omitted.
  • the ordinal numbers attached as the first, second, etc. are used for convenience, and do not indicate the process order or the stacking order. Therefore, for example, the "first” can be appropriately replaced with the “second” or “third” for explanation.
  • the ordinal numbers described in the present specification and the like may not match the ordinal numbers used to specify one aspect of the present invention.
  • X and Y are connected, the case where X and Y are electrically connected and the case where X and Y function. It is assumed that the case where X and Y are directly connected and the case where X and Y are directly connected are disclosed in the present specification and the like. Therefore, it is not limited to the predetermined connection relationship, for example, the connection relationship shown in the figure or text, and other than the connection relationship shown in the figure or text, it is assumed that the connection relationship is disclosed in the figure or text.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • the channel has a region (hereinafter, also referred to as a channel forming region) in which a channel is formed between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode).
  • An electric current can flow between the source and the drain through the forming region.
  • the channel formation region means a region in which a current mainly flows.
  • source and drain functions may be interchanged when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in the present specification and the like, the terms source and drain may be used interchangeably.
  • the channel length is, for example, the source in the top view of the transistor, the region where the semiconductor (or the portion where the current flows in the semiconductor when the transistor is on) and the gate electrode overlap each other, or the channel formation region.
  • the channel length does not always take the same value in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in the present specification, the channel length is set to any one value, the maximum value, the minimum value, or the average value in the channel formation region.
  • the channel width is, for example, the channel length direction in the region where the semiconductor (or the portion where the current flows in the semiconductor when the transistor is on) and the gate electrode overlap each other in the top view of the transistor, or the channel formation region. Refers to the length of the channel formation region in the vertical direction with reference to. In one transistor, the channel width does not always take the same value in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in the present specification, the channel width is set to any one value, the maximum value, the minimum value, or the average value in the channel formation region.
  • the channel width in the region where the channel is actually formed (hereinafter, also referred to as “effective channel width”) and the channel width shown in the top view of the transistor (hereinafter, also referred to as “effective channel width”).
  • effective channel width when the gate electrode covers the side surface of the semiconductor, the effective channel width may be larger than the apparent channel width, and the influence thereof may not be negligible.
  • the proportion of the channel forming region formed on the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.
  • channel width may refer to the apparent channel width.
  • channel width may refer to an effective channel width.
  • the channel length, channel width, effective channel width, apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • the semiconductor impurities are, for example, other than the main components constituting the semiconductor.
  • an element having a concentration of less than 0.1 atomic% can be said to be an impurity. Due to the inclusion of impurities, for example, the defect level density of the semiconductor may increase or the crystallinity may decrease.
  • the impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, and oxide semiconductors.
  • transition metals other than the main component such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen. Water may also function as an impurity.
  • the oxide semiconductor to an oxygen vacancy V O: also referred to as oxygen vacancy
  • silicon oxide nitride is a substance whose composition has a higher oxygen content than nitrogen. Further, silicon nitride is a substance whose composition has a higher nitrogen content than oxygen.
  • the term “insulator” can be paraphrased as an insulating film or an insulating layer.
  • the term “conductor” can be rephrased as a conductive film or a conductive layer.
  • semiconductor can be paraphrased as a semiconductor film or a semiconductor layer.
  • parallel means a state in which two straight lines are arranged at an angle of -10 degrees or more and 10 degrees or less. Therefore, the case of -5 degrees or more and 5 degrees or less is also included.
  • approximately parallel means a state in which two straight lines are arranged at an angle of -30 degrees or more and 30 degrees or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, the case of 85 degrees or more and 95 degrees or less is also included.
  • approximately vertical means a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used in the semiconductor layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when it is described as an OS transistor, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • normally off means that when a potential is not applied to the gate or a ground potential is applied to the gate, the drain current per 1 ⁇ m of the channel width flowing through the transistor is 1 ⁇ 10 ⁇ at room temperature. It means that it is 20 A or less, 1 ⁇ 10 -18 A or less at 85 ° C, or 1 ⁇ 10 -16 A or less at 125 ° C.
  • FIG. 1A is a top view of the memory device 202.
  • 1B, 2A, and 2B are cross-sectional views of the memory device 202.
  • FIG. 1B is a cross-sectional view of the portion shown by the alternate long and short dash line of A1-A2 in FIG. 1A, and is also a cross-sectional view of the transistor 200 in the channel length direction.
  • FIG. 2A is a cross-sectional view of the portion shown by the alternate long and short dash line of A3-A4 in FIG.
  • FIG. 1A is also a cross-sectional view of the transistor 200 in the channel width direction.
  • 2B is a cross-sectional view of the portion shown by the alternate long and short dash line in A5-A6 in FIG. 1A.
  • FIG. 1A In the top view of FIG. 1A, some elements are omitted for the purpose of clarifying the figure.
  • the semiconductor device of one aspect of the present invention includes an insulator 211 on a substrate (not shown), an insulator 212 on the insulator 211, an insulator 214 on the insulator 212, and a transistor 200 on the insulator 214.
  • the transistor 200 includes an oxide 230 (oxide 230a, oxide 230b, oxide 230c, and oxide 230d).
  • the insulator 211, the insulator 212, the insulator 214, the insulator 280, the insulator 282, the insulator 283, the insulator 284, and the insulator 274 function as an interlayer film. Further, it has a conductor 240 (conductor 240a, conductor 240b, and conductor 240c) that is electrically connected to the transistor 200 and functions as a plug. An insulator 241 (insulator 241a, insulator 241b, and insulator 241c) is provided in contact with the side surface of the conductor 240 that functions as a plug.
  • a conductor 246 (conductor 246a and a conductor 246b) that is electrically connected to the conductor 240 and functions as wiring is provided. Further, an insulator 286 is provided on the conductor 246 and the insulator 274.
  • the transistor 200 is an insulator 216 on an insulator 214, a conductor 205 (conductor 205a and a conductor 205b) arranged so as to be embedded in the insulator 216, and an insulation on the insulator 216 and the conductor 205.
  • oxide 230b and oxide 230c, conductor 242a on oxide 243a, conductor 242b on oxide 243b, oxide 230d on oxide 230c, insulator 250 on oxide 230d, insulator Conductor 260 (conductor 260a and conductor 260b) located on 250 and overlapping oxide 230c, a part of the upper surface of the insulator 224, a part of the side surface of the oxide 230a, and one of the side surfaces of the oxide 230b.
  • Insulator 272 in contact with the side surface of the oxide 243a, the side surface of the oxide 243b, the side surface of the conductor 242a, the upper surface of the conductor 242a, the side surface of the conductor 242b, and the upper surface of the conductor 242b, respectively, and on the insulator 272.
  • the insulator 280 is arranged on the insulator 273.
  • the oxide 230c is in contact with the side surface of the oxide 243a, the side surface of the oxide 243b, the side surface of the conductor 242a, and the side surface of the conductor 242b, respectively.
  • the height of the upper surface of the conductor 260 is arranged substantially in agreement with the height of the upper surface of the insulator 250, the upper surface of the oxide 230d, and the upper surface of the oxide 230c.
  • the insulator 282 is in contact with the upper surfaces of the conductor 260, the insulator 250, the oxide 230d, the oxide 230c, and the insulator 280, respectively.
  • the conductor 242a and the conductor 242b may be collectively referred to as a conductor 242.
  • the insulator 280, the insulator 273, and the insulator 272 are provided with openings reaching the oxide 230b.
  • the opening also includes, for example, a groove and a slit.
  • the region where the opening is formed may be referred to as an opening.
  • Oxide 230d, oxide 230c, insulator 250, and conductor 260 are arranged in the opening. Further, in the channel length direction of the transistor 200, the conductor 260, the insulator 250, the oxide 230d, and the oxide 230c are provided between the conductor 242a and the oxide 243a and the conductor 242b and the oxide 243b. ing.
  • the insulator 250 has a region in contact with the side surface of the conductor 260 and a region in contact with the bottom surface of the conductor 260. Further, in the region overlapping with the oxide 230b, the oxide 230c has a portion in contact with the oxide 230b, a portion facing the side surface of the conductor 260 via the insulator 250, and the conductor 260 via the insulator 250. It has a portion that overlaps with the bottom surface.
  • An opening 270 reaching 211 is formed.
  • the opening 270 is formed so as to surround the transistor 200.
  • the capacitive element 201 is formed in a region overlapping the conductor 206 (conductor 206a and conductor 206b) inside the opening 270.
  • the space inside the opening 270 may be referred to as the inside of the opening 270.
  • the region surrounded by the opening 270 may be referred to as the inside of the region surrounded by the opening 270 in the top view, such as the insulator 280 shown in FIG. 1A. ..
  • the capacitive element 201 is insulated from the conductor 206 on the insulator 214, the insulator 283 covering the insulator 282, the insulator 280, the transistor 200, and the conductor 206, and the insulator 284 on the insulator 283. It has a conductor 248, which is arranged on the body 284 and at least in part overlaps with the conductor 206.
  • the conductor 206 functions as a lower electrode of the capacitance element 201
  • the insulator 283 and the insulator 284 function as a dielectric of the capacitance element 201
  • the conductor 248 functions as an upper electrode of the capacitance element 201. That is, the capacitive element 201 constitutes a MIM (Metal-Insulator-Metal) capacitance.
  • the conductor 206 is a conductor formed in the same layer as the conductor 205, and at least its side surface is in contact with the insulator 216.
  • the conductor 206 has a region that does not overlap with the insulator 222, the insulator 224, the insulator 280, and the like, and the region overlaps with the opening 270. Further, as shown in FIG. 1B, the conductor 206 may be configured such that at least a part thereof overlaps with the insulator 222, the insulator 224, and the insulator 280.
  • the insulator 283 is in contact with the insulator 211 in a region that does not overlap the insulator 222, the insulator 224, the insulator 280, and the conductor 206, that is, at the bottom of the opening 270. Further, the insulator 283 includes an upper surface of the insulator 211, a side surface of the insulator 212, a side surface of the insulator 214, a side surface of the insulator 216, a side surface of the insulator 222, a side surface of the insulator 224, a side surface of the insulator 272, and an insulator.
  • the insulator 283 is in contact with the upper surface and the side surface of the conductor 206 at the opening 270.
  • the insulator 283 is provided in contact with the bottom surface and the inner wall of the opening 270, and the insulator 284 is further provided inside.
  • the conductor 248 is provided further inside the insulator 284. That is, the conductor 248 is provided so as to be embedded inside the opening 270.
  • the height of the upper surface of the conductor 248 and the height of the upper surface of the region overlapping the insulator 280 of the insulator 284 are substantially the same.
  • the capacitive element 201 is formed in a region where the conductor 248 faces the side surface of the conductor 206.
  • the insulator 283 is the insulator 211. Is in contact with. Further, the insulator 283 is in contact with the side surface of the insulator 212. As a result, the components of the transistor 200 including the oxide 230 and the like, the insulator 214, the insulator 216, the insulator 222, the insulator 224, the insulator 272, the insulator 273, the insulator 280, and the insulator 282 are insulated.
  • the transistor 200 is arranged in a region sealed by the insulator 283 and the insulator 284 and the insulator 211 and the insulator 212. Further, on the upper surface and the lower surface of the transistor 200, the insulator 214 and the insulator 282 are further arranged inside the insulator 283.
  • the insulator 211, the insulator 212, the insulator 214, the insulator 282, the insulator 283 and the insulator 284 do not easily diffuse impurities such as hydrogen, and more than, for example, the insulator 280 or the insulator 274. It is preferable that impurities such as hydrogen are difficult to diffuse.
  • impurities such as hydrogen are difficult to diffuse.
  • silicon nitride can be used as the insulator 211, the insulator 212, the insulator 283, and the insulator 284.
  • aluminum oxide can be used as the insulator 214 and the insulator 282.
  • the transistor 200 is arranged in the sealed region by an insulator that does not easily diffuse impurities such as hydrogen.
  • impurities such as hydrogen
  • An insulator 241a is provided in contact with the inner wall of the opening of the insulator 272, the insulator 273, the insulator 280, the insulator 282, the insulator 283, the insulator 284, and the insulator 274, and is in contact with the side surface of the insulator 241a.
  • a first conductor of the conductor 240a is provided, and a second conductor of the conductor 240a is further provided inside.
  • an insulator 241b is provided in contact with the inner wall of the opening of the insulator 272, the insulator 273, the insulator 280, the insulator 282, the insulator 283, the insulator 284, and the insulator 274, and the insulator 241b is provided on the side surface of the insulator 241b.
  • the first conductor of the conductor 240b is provided in contact with the conductor 240b, and the second conductor of the conductor 240b is further provided inside.
  • the insulator 241c is provided in contact with the inner wall of the opening of the insulator 274, the first conductor of the conductor 240c is provided in contact with the side surface of the insulator 241c, and the second conductor of the conductor 240c is further inside.
  • a conductor is provided.
  • the height of the upper surface of the conductor 240 and the height of the upper surface of the insulator 274 can be made about the same.
  • the conductor 240 and the second conductor of the conductor 240 are laminated, but the present invention is not limited to this.
  • the conductor 240 may have a single layer or a laminated structure of three or more layers. When the structure has a laminated structure, an ordinal number may be given in the order of formation to distinguish them.
  • the conductor 260 functions as a first gate (also referred to as a top gate) electrode, and the conductor 205 functions as a second gate (also referred to as a back gate) electrode.
  • the insulator 250 functions as a first gate insulator, and the insulator 224 functions as a second gate insulator.
  • the conductor 242a functions as one of the source and the drain, and the conductor 242b functions as the other of the source and the drain.
  • at least a part of the region of the oxide 230 overlapping with the conductor 260 functions as a channel forming region.
  • a metal oxide (hereinafter, also referred to as an oxide semiconductor) that functions as a semiconductor for the oxide 230 including the channel forming region.
  • the oxide 230 is arranged on the oxide 230a arranged on the insulator 224, the oxide 230b arranged on the oxide 230a, and the oxide 230b, and at least a part of the oxide 230 is formed on the oxide 230b. It is preferable to have an oxide 230c in contact with the oxide 230c and an oxide 230d arranged on the oxide 230c.
  • the metal oxide that functions as a semiconductor it is preferable to use a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • an In-M-Zn oxide having indium, element M and zinc (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium). , Zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used. Further, as the oxide 230, an In-Ga oxide, an In-Zn oxide, or an indium oxide may be used.
  • the atomic number ratio of In to the element M in the metal oxide used for the oxide 230b or the oxide 230c is higher than the atomic number ratio of In to the element M in the metal oxide used for the oxide 230a or the oxide 230d. Larger is preferred.
  • the oxide 230a under the oxide 230b or the oxide 230c in this way, impurities and oxygen with respect to the oxide 230b or the oxide 230c from the structure formed below the oxide 230a. Diffusion can be suppressed.
  • the oxide 230d on the oxide 230b or the oxide 230c diffusion of impurities to the oxide 230b or the oxide 230c from the structure formed above the oxide 230d is suppressed. can do. Further, by arranging the oxide 230d on the oxide 230b or the oxide 230c, the upward diffusion of oxygen from the oxide 230b or the oxide 230c can be suppressed.
  • the oxides 230a to 230d have a common element other than oxygen as a main component, the defect level densities at the respective interfaces of the oxide 230a, the oxide 230b, the oxide 230c, and the oxide 230d Can be lowered.
  • the main path of the carrier is the interface between the oxide 230b, the oxide 230c or its vicinity, for example, the oxide 230b and the oxide 230c. Since the defect level density at the interface between the oxide 230b and the oxide 230c can be lowered, the influence of interfacial scattering on carrier conduction is small, and a high on-current can be obtained.
  • the oxide 230b and the oxide 230c each have crystallinity.
  • CAAC-OS c-axis aligned crystalline semiconductor semiconductor
  • the oxide 230d may be configured to have crystallinity.
  • CAAC-OS is highly crystalline, has a dense structure, impurities and defects (e.g., V O, etc.) is less metal oxides.
  • impurities and defects e.g., V O, etc.
  • the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide having CAAC-OS is resistant to heat and has high reliability.
  • the CAAC-OS is heat-treated at a temperature at which the metal oxide does not polycrystallize (for example, 400 ° C. or higher and 600 ° C. or lower), whereby CAAC-OS has a more crystalline and dense structure. Can be.
  • oxide semiconductor having a low carrier concentration for the oxide 230 for example, oxide 230b.
  • the impurity concentration in the oxide semiconductor may be lowered and the defect level density may be lowered.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the oxide semiconductor include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • the hydrogen contained in the oxide semiconductor since it reacts with oxygen bonded to a metal atom to water, may form a V O in the oxide semiconductor.
  • defects containing hydrogen to an oxygen vacancy (hereinafter may be referred to as V O H) serves as a donor, sometimes electrons serving as carriers are generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have a normally-on characteristic.
  • the in-plane distribution of hydrogen concentration varies, the electrical characteristics of the transistor may vary according to the in-plane distribution of hydrogen concentration.
  • hydrogen in the oxide semiconductor easily moves due to stress such as heat and electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate.
  • the V O H to obtain a sufficiently reduced oxide semiconductor the moisture in the oxide semiconductor, to remove impurities such as hydrogen (dehydration, it may be described as dehydrogenation) of is important.
  • the V O H oxide semiconductor impurity is sufficiently reduced such by using a channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • hydrogen may be taken in from the insulating film that is in contact with the oxide semiconductor and functions as an interlayer film.
  • a large amount of highly reactive hydrogen for example, hydrogen radicals
  • a large amount of hydrogen is taken into the insulating film that functions as an interlayer film.
  • a part of a large amount of hydrogen taken into the insulating film that functions as an interlayer film may diffuse to the oxide 230 via a conductor 240 that functions as a via or the like due to heat treatment or the like during the transistor 200 manufacturing process. ..
  • the hydrogen concentration in the oxide semiconductor may increase due to the hydrogen contained in the insulating film that functions as the interlayer film.
  • the transistor 200 including the insulator 280 shown in the present embodiment is sealed with an insulating film (insulator 211, insulator 212, insulator 283, insulator 284, etc.) that does not easily diffuse hydrogen. By doing so, it is possible to prevent hydrogen from being mixed into the insulator 280 and the transistor 200.
  • the insulator 211, the insulator 212, the insulator 283, and the insulator 284 have a function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.).
  • an insulator 211, an insulator 212, an insulator 283, and an insulator 284 By forming such an insulator 211, an insulator 212, an insulator 283, and an insulator 284 between a block containing the transistor 200 and the insulator 280 and an interlayer film such as the insulator 274, the insulator 211, the insulator 212, the insulator 283, and the insulator 284 are formed. It is possible to prevent hydrogen contained in the interlayer film from being mixed into the block containing the transistor 200 and the insulator 280. Therefore, the amount of hydrogen diffused into the conductor 242 or the oxide 230 can be reduced.
  • the hydrogen concentration in the oxide 230 can be reduced. ..
  • the hydrogen concentration obtained by secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry) of oxide 230b is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 . It can be preferably less than 5 ⁇ 10 18 atoms / cm 3 , and more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • an oxide 230 in which impurities such as hydrogen are sufficiently reduced in the channel formation region of the transistor 200 it is possible to obtain normally-off characteristics, have stable electrical characteristics, and improve reliability. it can. Further, by suppressing the diffusion of hydrogen into the transistor 200, it is possible to suppress the variation in the electrical characteristics of the transistor due to the in-plane distribution of the hydrogen concentration.
  • the capacitive element 201 can be manufactured without using an additional mask. In other words, a part of the manufacturing process of the capacitive element 201 can be shared as a part of the manufacturing process of the transistor 200. Therefore, the memory device 202 according to one aspect of the present invention can be manufactured with high productivity.
  • the oxide 230c is arranged so as to cover the inner wall (side wall and bottom surface) of the groove. Further, the film thickness of the oxide 230c is preferably about the same as the depth of the groove.
  • the side surface of the opening into which the conductor 260 or the like is embedded is substantially perpendicular to the surface to be formed of the oxide 230b, including the groove portion of the oxide 230b.
  • the form of is not limited to this.
  • the bottom of the opening may have a gently curved surface and may have a U-shape.
  • the side surface of the opening may be inclined with respect to the surface to be formed of the oxide 230b.
  • a curved surface may be provided between the side surface of the oxide 230b and the upper surface of the oxide 230b. That is, the end of the side surface and the end of the upper surface may be curved (such a shape is also referred to as a round shape).
  • the oxide 230c is provided in contact with the upper surface and the side surface of the oxide 230b and the side surface of the oxide 230a.
  • the radius of curvature on the curved surface is preferably larger than 0 nm, smaller than the film thickness of the oxide 230b in the region overlapping the conductor 242, or smaller than half the length of the region having no curved surface.
  • the radius of curvature on the curved surface is larger than 0 nm and 20 nm or less, preferably 1 nm or more and 15 nm or less, and more preferably 2 nm or more and 10 nm or less.
  • the oxide 230 preferably has a laminated structure of a plurality of oxide layers having different chemical compositions.
  • the atomic number ratio of the element M to the metal element as the main component is the ratio of the element M to the metal element as the main component in the metal oxide used for the oxide 230b. It is preferably larger than the atomic number ratio.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the ratio of the atomic number of indium to the main component metal element in the oxide 230c is the number of indium atoms to the main component metal element in the oxide 230b. It is preferably larger than the ratio.
  • the on-current of the transistor can be increased. Therefore, by making the atomic number ratio of indium to the metal element as the main component in the oxide 230c larger than the atomic number ratio of indium to the metal element as the main component in the oxide 230b, the oxide 230c is carried. Can be the main route of.
  • the lower end of the conduction band of the oxide 230c is separated from the vacuum level from the lower end of the conduction band of the oxide 230a and the oxide 230b.
  • the electron affinity of the oxide 230c is preferably larger than the electron affinity of the oxides 230a and 230b.
  • the main path of the carrier is the oxide 230c.
  • M: Zn 4: 2: 3 [atomic number ratio] or a composition in the vicinity thereof
  • M: Zn 5: 1: 3 [atomic number ratio] or its vicinity.
  • Vsh shift voltage measured in a + GBT (Gate Bias Temperature) stress test of the transistor.
  • ⁇ Vsh may shift in the negative direction with the passage of time. Further, ⁇ Vsh may show a behavior that fluctuates in both the negative direction and the positive direction instead of fluctuating in the ⁇ direction (for example, the negative direction). In addition, in this specification and the like, the said behavior may be referred to as a jagged behavior of ⁇ Vsh in the + GBT stress test.
  • ⁇ Vsh By using a metal oxide containing no element M as a main component or a metal oxide having a small ratio of element M as the oxide 230c, for example, ⁇ Vsh can be reduced, the jagged behavior of ⁇ Vsh can be suppressed, and the reliability of the transistor can be suppressed. It is possible to improve the sex.
  • the oxide 230b and the oxide 230c are preferably oxides having crystallinity such as CAAC-OS.
  • Crystalline oxides such as CAAC-OS have a dense structure with high crystallinity with few impurities and defects (oxygen deficiency, etc.). Therefore, it is possible to suppress the extraction of oxygen from the oxide 230b by the source electrode or the drain electrode. As a result, oxygen can be suppressed from being extracted from the oxide 230b even if heat treatment is performed, so that the transistor 200 is stable against a high temperature (so-called thermal budget) in the manufacturing process.
  • CAAC-OS As the oxide 230c, and it is preferable that the c-axis of the crystal of the oxide 230c is oriented substantially perpendicular to the surface to be formed or the upper surface of the oxide 230c.
  • CAAC-OS has the property of easily moving oxygen in the direction perpendicular to the c-axis. Therefore, the oxygen contained in the oxide 230c can be efficiently supplied to the oxide 230b.
  • the oxide 230d preferably contains at least one of the metal elements constituting the metal oxide used in the oxide 230c, and more preferably contains all the metal elements.
  • the oxide 230c In-M-Zn oxide, In-Zn oxide, or indium oxide is used as the oxide 230c, and In-M-Zn oxide, M-Zn oxide, or element M is used as the oxide 230d. It is advisable to use the oxide of. As a result, the defect level density at the interface between the oxide 230c and the oxide 230d can be lowered.
  • the lower end of the conduction band of the oxide 230d is closer to the vacuum level than the lower end of the conduction band of the oxide 230c.
  • the electron affinity of the oxide 230d is preferably smaller than the electron affinity of the oxide 230c.
  • the oxide 230d it is preferable to use a metal oxide that can be used for the oxide 230a or the oxide 230b.
  • the main path of the carrier is the oxide 230c.
  • the oxide 230d is more preferably a metal oxide that suppresses the diffusion or permeation of oxygen than the oxide 230c.
  • the atomic number ratio of In to the metal element as the main component is smaller than the atomic number ratio of In to the metal element as the main component in the metal oxide used for the oxide 230c.
  • the insulator 250 functions as a gate insulator, when In is mixed in the insulator 250 or the like, the characteristics of the transistor are deteriorated. Therefore, by providing the oxide 230d between the oxide 230c and the insulator 250, it is possible to provide a highly reliable semiconductor device.
  • the lower end of the conduction band changes gently.
  • the lower end of the conduction band at the junction of the oxide 230a, the oxide 230b, the oxide 230c, and the oxide 230d is continuously changed or continuously bonded.
  • the defect quasi of the mixed layer formed at the interface between the oxide 230a and the oxide 230b, the interface between the oxide 230b and the oxide 230c, and the interface between the oxide 230c and the oxide 230d It is advisable to lower the position density.
  • the oxide 230a and the oxide 230b, the oxide 230b and the oxide 230c, and the oxide 230c and the oxide 230d have a common element other than oxygen as a main component, so that the defect level density is low.
  • a mixed layer can be formed.
  • the oxide 230b is an In-M-Zn oxide
  • the oxides 230a, 230c, and 230d are In-M-Zn oxide, M-Zn oxide, and element M oxide. In—Zn oxide, indium oxide and the like may be used.
  • a metal oxide having a composition in the vicinity thereof may be used.
  • a metal oxide having a composition may be used.
  • the composition in the vicinity includes a range of ⁇ 30% of the desired atomic number ratio.
  • gallium it is preferable to use gallium as the element M.
  • the above atomic number ratio is not limited to the atomic number ratio of the formed metal oxide, but is the atomic number ratio of the sputtering target used for forming the metal oxide. It may be.
  • the oxide 230a, the oxide 230b, the oxide 230c, and the oxide 230d As described above, the interface between the oxide 230a and the oxide 230b, the interface between the oxide 230b and the oxide 230c, and the oxide The defect level density at the interface between the 230c and the oxide 230d can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 200 can obtain a large on-current and high frequency characteristics.
  • the oxide 230 is laminated with four layers of the oxide 230a, the oxide 230b, the oxide 230c, and the oxide 230d, but the present invention is not limited to this.
  • a laminated structure of five or more layers may be used, or each of the oxide 230a, the oxide 230b, the oxide 230c, and the oxide 230d may have a laminated structure.
  • Insulator 211, insulator 212, insulator 214, insulator 272, insulator 273, insulator 282, insulator 283, insulator 284, and insulator 286 have impurities such as water and hydrogen from the substrate side. Alternatively, it preferably functions as a barrier insulating film that suppresses diffusion from above the transistor 200 to the transistor 200. Therefore, the insulator 211, the insulator 212, the insulator 214, the insulator 272, the insulator 273, the insulator 282, the insulator 283, the insulator 284, and the insulator 286 are hydrogen atoms, hydrogen molecules, water molecules, nitrogen. atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc.
  • an insulating material having a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.) (which does not easily permeate the oxygen).
  • the barrier insulating film refers to an insulating film having a barrier property.
  • the barrier property is defined as a function of suppressing the diffusion of a specific substance (also referred to as having low permeability of the substance).
  • a specific substance has a function of capturing and fixing (also called gettering).
  • Examples of the insulator 211, insulator 212, insulator 214, insulator 272, insulator 273, insulator 282, insulator 283, insulator 284, and insulator 286 include aluminum oxide, hafnium oxide, gallium oxide, and the like. Indium gallium zinc oxide, silicon nitride, silicon nitride oxide and the like can be used.
  • the insulator 214 the insulator 272, the insulator 273, and the insulator 282
  • impurities such as water and hydrogen from diffusing from the substrate side to the transistor 200 side via the insulator 211, the insulator 212, and the insulator 214.
  • the transistor 200 is insulated from the insulator 211, the insulator 212, the insulator 214, the insulator 272, the insulator 273, the insulator 282, and the insulator having a function of suppressing the diffusion of impurities such as water and hydrogen and oxygen. It is preferably surrounded by a body 283 and an insulator 284.
  • the resistivity of the insulator 211, the insulator 284, and the insulator 286 may be preferable to reduce the resistivity of the insulator 211, the insulator 284, and the insulator 286.
  • the insulator 286 may be able to mitigate the charge-up of the conductor 205, the conductor 242, the conductor 260, or the conductor 246.
  • the resistivity of the insulator 211, the insulator 284, and the insulator 286 is preferably 1 ⁇ 10 10 ⁇ cm or more and 1 ⁇ 10 15 ⁇ cm or less.
  • either the insulator 211 or the insulator 212 does not necessarily have to be provided. Further, either the insulator 283 or the insulator 284 does not necessarily have to be provided. For example, when the insulator 212 and the insulator 284 are formed by the CVD method using a compound gas that does not contain hydrogen atoms or has a low content of hydrogen atoms, the insulator 211 and the insulator 283 are provided. It does not have to be.
  • an opening 270 is formed in the insulator 212, but the present invention is not limited to this.
  • the opening 270 does not have to be formed in the insulator 212.
  • the opening 270 is formed above the insulator 214, and the bottom surface of the opening 270 becomes the insulator 212. Therefore, the insulator 283 is in contact with the upper surface of the insulator 212 at the bottom surface of the opening 270.
  • each of the insulator 211, the insulator 212, the insulator 283, and the insulator 284 is provided as a single layer, but the present invention is not limited to this.
  • the insulator 211, the insulator 212, the insulator 283, and the insulator 284 may each have a laminated structure of two or more layers.
  • the insulator 216 and the insulator 280 have a lower dielectric constant than the insulator 214.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, vacancies Silicon oxide or the like having the above may be appropriately used.
  • the conductor 205 may function as a second gate electrode.
  • the threshold voltage (Vth) of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260.
  • Vth threshold voltage
  • the capacitance element 201 is formed according to the sealing structure of the transistor 200, the capacitance of the capacitance element 201 may be reduced. In this way, data can be read out.
  • the data reading speed of the memory device 202 can be sufficiently increased.
  • the conductor 205 is arranged so as to overlap the oxide 230 and the conductor 260. Further, the conductor 205 is preferably provided by being embedded in the insulator 214 or the insulator 216.
  • the conductor 205 is preferably larger than the region that does not overlap with the conductor 242a and the conductor 242b of the oxide 230.
  • the conductor 205 is also stretched in a region outside the end portion intersecting the channel width direction of the oxide 230. That is, it is preferable that the conductor 205 and the conductor 260 are superimposed on each other via an insulator on the outside of the side surface of the oxide 230 in the channel width direction.
  • the channel forming region of the oxide 230 is electrically surrounded by the electric field of the conductor 260 that functions as the first gate electrode and the electric field of the conductor 205 that functions as the second gate electrode. Can be done.
  • the structure of the transistor that electrically surrounds the channel forming region by the electric fields of the first gate and the second gate is referred to as a slurried channel (S-channel) structure.
  • the transistor having the S-channel structure represents the structure of the transistor that electrically surrounds the channel formation region by the electric fields of one and the other of the pair of gate electrodes.
  • the S-channel structure disclosed in the present specification and the like is different from the Fin type structure and the planar type structure.
  • the conductor 205 may be shared by a plurality of transistors.
  • the conductor 205 is a stack of the conductor 205a and the conductor 205b, but the present invention is not limited to this.
  • the conductor 205 may have a single layer or a laminated structure of three or more layers. When the structure has a laminated structure, an ordinal number may be given in the order of formation to distinguish them.
  • the conductor 205a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), the function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a conductive material having. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.).
  • the conductor 205a By using a conductive material having a function of suppressing the diffusion of oxygen for the conductor 205a, it is possible to prevent the conductor 205b from being oxidized and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used. Therefore, as the conductor 205a, the conductive material may be a single layer or a laminated material.
  • the conductor 205a may be a laminate of tantalum, tantalum nitride, ruthenium, or ruthenium oxide and titanium or titanium nitride.
  • the conductor 205b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • a conductive material containing tungsten, copper, or aluminum it is preferable to use as a main component.
  • the conductor 205b is a single layer, it may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the conductor 206 has a region that does not overlap with the insulator 222, the insulator 224, the insulator 280, and the like, and the region overlaps with the opening 270. Further, as shown in FIG. 1B, one side surface of the conductor 206 may be in contact with the insulator 216, and the other side surface may coincide with the side surfaces of the insulator 212 and the insulator 214.
  • the conductor 206 may be configured such that at least a part thereof overlaps with the insulator 222, the insulator 224, and the insulator 280. With such a configuration, the conductor 206 and the conductor 205 can be arranged close to each other. As a result, the occupied area of the memory device 202 can be reduced and the storage capacity per unit area can be increased.
  • the conductor 206 is preferably formed in the same process as the conductor 205. Therefore, it is preferable that the conductor 206a has the same configuration as the conductor 205a and the conductor 206b has the same configuration as the conductor 205b.
  • the conductor 206 functions as a lower electrode of the capacitive element 201.
  • the insulator 283 comes into contact with the insulator 211 outside the transistor 200 and the conductor 206. As a result, the transistor 200 and the conductor 206 can be more reliably sealed. Further, by providing the conductor 260, the insulator 250, the oxide 230c, and the oxide 230d in an island shape inside the region surrounded by the opening 270, the transistor 200 and the conductor 206 are more reliably sealed. can do.
  • the insulator 222 and the insulator 224 function as a gate insulator.
  • the insulator 222 has a function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.). Further, the insulator 222 preferably has a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). For example, the insulator 222 preferably has a function of suppressing the diffusion of one or both of hydrogen and oxygen more than the insulator 224.
  • the insulator 222 it is preferable to use an insulator containing oxides of one or both of aluminum and hafnium, which are insulating materials.
  • the insulator it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • the insulator 222 releases oxygen from the oxide 230 to the substrate side and diffuses impurities such as hydrogen from the peripheral portion of the transistor 200 to the oxide 230. Functions as a layer that suppresses.
  • the insulator 222 it is possible to suppress the diffusion of impurities such as hydrogen into the inside of the transistor 200 and suppress the generation of oxygen deficiency in the oxide 230. Further, it is possible to suppress the conductor 205 from reacting with the oxygen contained in the insulator 224 and the oxide 230.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to the insulator.
  • these insulators may be nitrided.
  • the insulator 222 may be used by laminating silicon oxide, silicon oxide or silicon nitride on these insulators.
  • the insulator 222 includes, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTIO 3 ), (Ba, Sr) TiO 3 (BST) and the like. Insulators containing so-called high-k materials may be used in single layers or in layers. As the miniaturization and high integration of transistors progress, problems such as leakage current may occur due to the thinning of the gate insulator. By using a high-k material for an insulator that functions as a gate insulator, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • the insulator 224 in contact with the oxide 230 desorbs oxygen by heating.
  • the insulator 224 silicon oxide, silicon oxide nitride, or the like may be appropriately used.
  • Oxygen that desorbs oxygen by heating is an oxide having a desorption amount of oxygen molecules of 1.0 ⁇ 10 18 molecules / cm 3 or more, preferably 1.0 ⁇ 10 19 molecules, as determined by TDS (Thermal Desorption Spectroscopy) analysis. It is an oxide film having a / cm 3 or more, more preferably 2.0 ⁇ 10 19 molecules / cm 3 or more, or 3.0 ⁇ 10 20 molecules / cm 3 or more.
  • the surface temperature of the film during the TDS analysis is preferably 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator having the excess oxygen region and the oxide 230 may be brought into contact with each other to perform one or more of heat treatment, microwave treatment, or RF (Radio Frequency) treatment.
  • Water or hydrogen in the oxide 230 can be removed by performing the one or more treatments. For example, in the oxide 230, reactions occur that binding of V O H is disconnected, when other words happening reaction of "V O H ⁇ V O + H", can be dehydrogenated. Some of this time the hydrogen generated as oxygen combines with H 2 O, it may be removed from the oxide 230 or oxide 230 near the insulator. Also, some of the hydrogen may be diffused or gettered on the conductor 242.
  • the microwave processing for example, it is preferable to use an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • an apparatus having a power source for generating high-density plasma for example, by using a gas containing oxygen and using a high-density plasma, high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be generated.
  • the pressure may be 133 Pa or more, preferably 200 Pa or more, and more preferably 400 Pa or more.
  • oxygen and argon are used as the gas to be introduced into the apparatus for performing microwave treatment, and the oxygen flow rate ratio (O 2 / (O 2 + Ar)) is 50% or less, preferably 10% or more and 30. It is recommended to use less than%.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 600 ° C. or lower, more preferably 350 ° C. or higher and 400 ° C. or lower.
  • the heat treatment is carried out in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be carried out in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an atmosphere of nitrogen gas or an inert gas.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of the oxidizing gas, and then the heat treatment may be continuously performed in an atmosphere of nitrogen gas or an inert gas.
  • each of the insulator 222 and the insulator 224 may have a laminated structure of two or more layers.
  • the insulator 222 and the insulator 224 are not limited to the laminated structure made of the same material, and may be a laminated structure made of different materials.
  • Oxide 243 (oxide 243a and oxide 243b) may be provided on the oxide 230b.
  • Oxide 243 (oxide 243a and oxide 243b) preferably has a function of suppressing oxygen permeation.
  • the oxide 243 having a function of suppressing the permeation of oxygen between the conductor 242 functioning as a source electrode or a drain electrode and the oxide 230b, electricity between the conductor 242 and the oxide 230b can be obtained. This is preferable because the resistance is reduced. With such a configuration, the electrical characteristics and reliability of the transistor 200 can be improved. If the electrical resistance between the conductor 242 and the oxide 230b can be sufficiently reduced, the oxide 243 may not be provided.
  • a metal oxide having an element M may be used.
  • the element M aluminum, gallium, yttrium, or tin may be used.
  • Oxide 243 preferably has a higher concentration of element M than oxide 230b.
  • gallium oxide may be used as the oxide 243.
  • a metal oxide such as In—M—Zn oxide may be used.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the film thickness of the oxide 243 is preferably 0.5 nm or more and 5 nm or less, more preferably 1 nm or more and 3 nm or less, and further preferably 1 nm or more and 2 nm or less. Further, the oxide 243 is preferably crystalline. When the oxide 243 has crystallinity, the release of oxygen in the oxide 230 can be suitably suppressed. For example, as the oxide 243, if it has a crystal structure such as a hexagonal crystal, the release of oxygen in the oxide 230 may be suppressed.
  • the conductor 242a is provided on the oxide 243a, and the conductor 242b is provided on the oxide 243b.
  • the conductor 242a and the conductor 242b function as a source electrode or a drain electrode of the transistor 200, respectively.
  • Examples of the conductor 242 include a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum and aluminum, and titanium. It is preferable to use a nitride containing aluminum and the like. In one aspect of the invention, tantalum-containing nitrides are particularly preferred. Further, for example, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lantern and nickel, and the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even when oxygen is absorbed.
  • the conductor 242 comes into contact with the oxide 230b or the oxide 230c, so that oxygen in the oxide 230b or the oxide 230c diffuses into the conductor 242, and the conductor 242 becomes the conductor 242. May oxidize. It is highly probable that the conductivity of the conductor 242 will decrease due to the oxidation of the conductor 242.
  • the diffusion of oxygen in the oxide 230b or the oxide 230c to the conductor 242 can be rephrased as the conductor 242 absorbing the oxygen in the oxide 230b or the oxide 230c.
  • oxygen in the oxide 230b or the oxide 230c diffuses into the conductor 242a and the conductor 242b, so that between the conductor 242a and the oxide 230b and between the conductor 242b and the oxide 230b, Alternatively, a layer may be formed between the conductor 242a and the oxide 230c, and between the conductor 242b and the oxide 230c. Since the layer contains more oxygen than the conductor 242a or the conductor 242b, it is presumed that the layer has insulating properties.
  • the three-layer structure of the conductor 242a or the conductor 242b, the layer, and the oxide 230b or the oxide 230c can be regarded as a three-layer structure composed of a metal, an insulator, and a semiconductor
  • MIS Metal
  • It can be regarded as a -Insulator-Semiconductor) structure or a diode junction structure mainly composed of a MIS structure.
  • hydrogen contained in the oxide 230b, the oxide 230c, etc. may diffuse into the conductor 242a or the conductor 242b.
  • the hydrogen contained in the oxide 230b, the oxide 230c, etc. is easily diffused into the conductor 242a or the conductor 242b, and the diffused hydrogen. May combine with the nitrogen contained in the conductor 242a or the conductor 242b. That is, hydrogen contained in the oxide 230b, the oxide 230c, and the like may be absorbed by the conductor 240a or the conductor 242b.
  • a curved surface may be provided between the side surface of the conductor 242b and the upper surface of the conductor 242b. That is, the side edge and the top edge may be curved.
  • the curved surface has, for example, a radius of curvature of 3 nm or more and 10 nm or less, preferably 5 nm or more and 6 nm or less at the end of the conductor 242b. By having no corners at the ends, the coating property of the film in the film forming process after the formation of the conductor 242 is improved.
  • the conductor 242a is the same as the conductor 242b.
  • the insulator 272 is provided so as to cover the upper surface and the side surface of the conductor 242, and preferably functions as a barrier insulating film. With this configuration, it is possible to suppress the absorption of excess oxygen contained in the insulator 280 by the conductor 242. Further, by suppressing the oxidation of the conductor 242, it is possible to suppress an increase in the contact resistance between the transistor 200 and the wiring. Therefore, the transistor 200 can be provided with high electrical characteristics and reliability.
  • the insulator 272 has a function of suppressing the diffusion of oxygen.
  • the insulator 272 preferably has a function of suppressing the diffusion of oxygen more than the insulator 280.
  • the insulator 272 for example, it is preferable to form an insulator containing oxides of one or both of aluminum and hafnium. Further, as the insulator 272, for example, an insulator containing aluminum nitride may be used.
  • the insulator 273 may be provided on the insulator 272.
  • the insulator 272 may be formed of aluminum oxide formed by a sputtering method, and the insulator 273 may be formed of aluminum oxide formed by an atomic layer deposition (ALD) method.
  • ALD atomic layer deposition
  • oxygen may be supplied to the insulator 224 when the insulator 272 is formed. Since the insulator 224 is sealed by the insulator 272 and the insulator 273, it is possible to suppress the outward diffusion of oxygen supplied to the insulator 224 and efficiently supply oxygen to the oxide 230. Further, hydrogen in the insulator 224 may be absorbed by the insulator 273, which is preferable.
  • the insulator 272 and the insulator 273 may not be provided, and an insulator that functions as a barrier insulating film may be provided between the upper surface of the conductor 242 and the insulator 280.
  • an insulator that functions as a barrier insulating film may be provided between the upper surface of the conductor 242 and the insulator 280.
  • the insulator that functions as the barrier insulating film preferably has a function of suppressing oxygen diffusion more than the insulator 280.
  • the insulator that functions as the barrier insulating film for example, an insulator containing an oxide of one or both of aluminum and hafnium may be formed. In particular, it is preferable to form aluminum oxide by the ALD method.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably arranged in contact with the upper surface of the oxide 230c.
  • the insulator 250 includes silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide having pores, and the like. Can be used. In particular, silicon oxide and silicon oxide nitride are preferable because they are stable against heat.
  • the insulator 250 is preferably formed by using an insulator that releases oxygen by heating.
  • an insulator that releases oxygen by heating As an insulator 250 in contact with the upper surface of the oxide 230c, oxygen is effectively supplied to the channel forming region of the oxide 230b, and the channel of the oxide 230b is formed. Oxygen deficiency in the region can be reduced. Therefore, it is possible to provide a transistor that suppresses fluctuations in electrical characteristics, has stable electrical characteristics, and has improved reliability. Further, similarly to the insulator 224, it is preferable that the concentration of impurities such as water and hydrogen in the insulator 250 is reduced.
  • the film thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less.
  • the insulator 250 is a single layer in FIGS. 1B and 2A, it may have a laminated structure of two or more layers.
  • the lower layer of the insulator 250 is formed by using an insulator that releases oxygen by heating, and the upper layer of the insulator 250 has a function of suppressing the diffusion of oxygen. It is preferable to form using an insulator having. With such a configuration, oxygen contained in the lower layer of the insulator 250 can be suppressed from diffusing into the conductor 260. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 230.
  • the lower layer of the insulator 250 can be provided by using a material that can be used for the insulator 250 described above, and the upper layer of the insulator 250 can be provided by using the same material as the insulator 222.
  • an insulating material which is a high-k material having a high relative permittivity may be used for the upper layer of the insulator 250.
  • the gate insulator By forming the gate insulator into a laminated structure of the lower layer of the insulator 250 and the upper layer of the insulator 250, it is possible to obtain a laminated structure that is stable against heat and has a high relative permittivity. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness of the gate insulator.
  • the equivalent oxide film thickness (EOT) of an insulator that functions as a gate insulator can be thinned.
  • a thing or a metal oxide that can be used as the oxide 230 can be used.
  • a metal oxide may be provided between the insulator 250 and the conductor 260.
  • the metal oxide preferably suppresses the diffusion of oxygen from the insulator 250 to the conductor 260.
  • the diffusion of oxygen from the insulator 250 to the conductor 260 is suppressed. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 230.
  • the oxidation of the conductor 260 by oxygen of the insulator 250 can be suppressed.
  • the metal oxide has a function as a part of the first gate electrode.
  • a metal oxide that can be used as the oxide 230 can be used as the metal oxide.
  • the electrical resistance of the metal oxide can be reduced to form a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the metal oxide By having the metal oxide, it is possible to improve the on-current of the transistor 200 without weakening the influence of the electric field from the conductor 260. Further, by keeping the distance between the conductor 260 and the oxide 230 due to the physical thickness of the insulator 250 and the metal oxide, the leakage current between the conductor 260 and the oxide 230 is maintained. Can be suppressed. Further, by providing the laminated structure of the insulator 250 and the metal oxide, the physical distance between the conductor 260 and the oxide 230 and the electric field strength applied from the conductor 260 to the oxide 230 can be determined. It can be easily adjusted as appropriate.
  • the conductor 260 functions as the first gate electrode of the transistor 200.
  • the conductor 260 preferably has a conductor 260a and a conductor 260b arranged on the conductor 260a.
  • the conductor 260a is preferably arranged so as to wrap the bottom surface and the side surface of the conductor 260b.
  • the upper surface of the conductor 260 substantially coincides with the upper surface of the insulator 250 and the upper surface of the oxide 230c.
  • the conductor 260 has a two-layer structure of the conductor 260a and the conductor 260b, but it may have a single-layer structure or a laminated structure of three or more layers.
  • the conductor 260a it is preferable to use a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule and copper atom.
  • impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule and copper atom.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one oxygen atom, oxygen molecule, etc.
  • the conductor 260a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 260b from being oxidized by the oxygen contained in the insulator 250 and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductor 260 it is preferable to use a conductor having high conductivity.
  • a conductor having high conductivity for example, a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 260b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the conductive material.
  • the conductor 260 is self-aligned so as to fill the opening formed in the insulator 280 or the like.
  • the conductor 260 can be reliably arranged in the region between the conductor 242a and the conductor 242b without aligning the conductor 260.
  • the height is preferably lower than the height of the bottom surface of the oxide 230b.
  • the conductor 260 which functions as a gate electrode, covers the side surface and the upper surface of the channel forming region of the oxide 230b via an insulator 250 or the like, so that the electric field of the conductor 260 acts on the entire channel forming region of the oxide 230b. It will be easier to make it. Therefore, the on-current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • the difference is 0 nm or more and 100 nm or less, preferably 3 nm or more and 50 nm or less, and more preferably 5 nm or more and 20 nm or less.
  • the insulator 280 is provided on the insulator 224, the oxide 230, the conductor 242, and the insulator 273. Further, the upper surface of the insulator 280 may be flattened.
  • the insulator 280 that functions as an interlayer film preferably has a low dielectric constant.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the insulator 280 is provided by using the same material as the insulator 216, for example.
  • silicon oxide and silicon oxide nitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon oxide nitride, and silicon oxide having pores are preferable because a region containing oxygen desorbed by heating can be easily formed.
  • the concentration of impurities such as water and hydrogen in the insulator 280 is reduced.
  • the insulator 280 preferably has a low hydrogen concentration and an excess oxygen region or an excess oxygen, and may be provided by using the same material as the insulator 216, for example.
  • the insulator 280 may be laminated with the above-mentioned materials.
  • the insulator 280 may have a laminated structure of silicon oxide formed by a sputtering method and silicon oxide formed on the insulator by a CVD method. Just do it. Further, silicon nitride may be further laminated on the laminated structure.
  • the insulator 282 preferably functions as a barrier insulating film that suppresses the diffusion of impurities such as water and hydrogen into the insulator 280 from above, and preferably has a function of capturing impurities such as hydrogen. Further, the insulator 282 preferably functions as a barrier insulating film that suppresses the permeation of oxygen. As the insulator 282, for example, an insulator such as aluminum oxide may be used. By providing the insulator 282 having a function of contacting the insulator 280 and capturing impurities such as hydrogen in the region sealed by the insulator 211, the insulator 212, the insulator 283, and the insulator 284. , Impurities such as hydrogen contained in the insulator 280 and the like can be captured, and the amount of hydrogen in the sealed region can be set to a constant value.
  • the insulator 282 preferably has a structure in contact with the upper surfaces of the oxide 230c, the oxide 230d, the insulator 250, and the conductor 260. With this structure, oxygen contained in the insulator 280 can be suppressed from diffusing toward the conductor 260 side. Further, since the oxygen contained in the insulator 280 can be efficiently supplied to the oxide 230a and the oxide 230b via the oxide 230c, oxygen deficiency in the oxide 230a and the oxide 230b is reduced. , The electrical characteristics and reliability of the transistor can be improved.
  • the insulator 283 and the insulator 284 function as a barrier insulating film for sealing the transistor 200, and also as a dielectric film for the capacitive element 201.
  • the insulator 283 is arranged so as to cover the insulator 212, the insulator 214, the insulator 216, the insulator 222, the insulator 224, the insulator 272, the insulator 273, the insulator 280, and the insulator 282.
  • the insulator 284 is arranged in contact with the insulator 283.
  • silicon nitride formed by the sputtering method may be used as the insulator 283, and silicon nitride formed by the CVD method may be used as the insulator 284.
  • the insulator 283 into a film by a sputtering method, it is possible to form a silicon nitride film having a high density and less likely to form voids and the like.
  • a film of the insulator 284 by the CVD method a silicon nitride film can be formed at a high film forming rate.
  • the conductor 248 a conductor that can be used for the conductor 260 may be used.
  • the conductor 248 has a single-layer structure in FIG. 1B and the like, but the conductor 248 is not limited to this, and may have a laminated structure of two or more layers.
  • the conductor 248 may have a laminated structure similar to that of the conductor 260a and the conductor 260b on the conductor 260a.
  • the conductor 248 is arranged inside the opening 270 so as to be embedded further inside the insulator 284.
  • a part of the conductor 248 overlaps with the conductor 206 and the other part overlaps with a region where the insulator 283 is in contact with the insulator 211.
  • a capacitive element is formed in a region where the conductor 248 overlaps the conductor 206 and a region where the conductor 248 faces the side surface of the conductor 206, and the capacitance is increased. Can be done.
  • the conductor 248 is formed so as to be embedded in the opening 270, it is arranged so as to surround the transistor 200 as shown in FIG. 1A. As a result, as shown in FIG. 1A, the capacitance element 201 can be provided in a hook shape to increase the capacitance.
  • the conductor 240a, the conductor 240b, and the conductor 240c it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor 240a, the conductor 240b, and the conductor 240c may have a laminated structure.
  • the conductors in contact with the insulator 274, the insulator 284, the insulator 283, the insulator 282, the insulator 280, the insulator 273, and the insulator 272 include water and hydrogen.
  • a conductive material having a function of suppressing the permeation of impurities such as.
  • tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductive material having a function of suppressing the permeation of impurities such as water and hydrogen may be used in a single layer or in a laminated state.
  • the conductive material By using the conductive material, it is possible to prevent oxygen added to the insulator 280 from being absorbed by the conductor 240a, the conductor 240b, and the conductor 240c. Further, it is possible to prevent impurities such as water and hydrogen contained in the insulator 274 and the like from being mixed into the oxide 230 through the conductor 240a, the conductor 240b, and the conductor 240c.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride may be used. Since the insulator 241a, the insulator 241b, and the insulator 241c are provided in contact with the insulator 283 and the insulator 284, impurities such as water and hydrogen contained in the insulator 274 and the like are removed from the conductor 240a and the conductor 240b. , And can be suppressed from being mixed into the oxide 230 through the conductor 240c.
  • silicon nitride is suitable because it has a high blocking property against hydrogen. Further, it is possible to prevent oxygen contained in the insulator 280 from being absorbed by the conductor 240a, the conductor 240b, and the conductor 240c.
  • the insulator 274 functions as an interlayer film.
  • the insulator 274 preferably has a lower dielectric constant than the insulator 214.
  • the insulator 274 can be provided, for example, by using the same material as the insulator 280.
  • the conductor 246a which is in contact with the upper surface of the conductor 240a and functions as a wiring connected to one of the source electrode and the drain electrode of the transistor 200, is arranged. Further, a conductor 246b is arranged so as to be in contact with the upper surface of the conductor 240b and the upper surface of the conductor 240c to electrically connect the other of the source electrode and the drain electrode of the transistor 200 to the upper electrode of the capacitance element 201.
  • the conductors 246a and 246b are not limited to these, and may be appropriately arranged according to the circuit configuration of the semiconductor device including the memory device 202.
  • the conductor 246 it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • the insulator 286 is provided on the conductor 246 and the insulator 274. As a result, the upper surface of the conductor 246 and the side surface of the conductor 246 come into contact with the insulator 286. That is, the conductor 246 can be wrapped with the insulator 286. With such a configuration, it is possible to suppress the permeation of oxygen from the outside and prevent the oxidation of the conductor 246. Further, it is preferable because impurities such as water and hydrogen can be prevented from diffusing from the conductor 246 to the outside.
  • a conductor functioning as wiring may be provided on the same layer as or above the conductor 246a and the conductor 246b, and may be connected to each electrode of the transistor 200 or the capacitive element 201.
  • 3A and 3B show a conductor 260 that functions as the first gate of the transistor 200, a conductor 205 that functions as the second gate electrode of the transistor 200, and a conductor 206 that functions as the lower electrode of the capacitive element 201.
  • An example of providing the wiring to be taken out is shown.
  • FIG. 3A shows a top view of the memory device 202.
  • FIG. 3B is a cross-sectional view of the portion shown by the alternate long and short dash line of A7-A8 shown in FIG. 3A. In the top view of FIG. 3A, some elements are omitted for the sake of clarity.
  • the conductor 246d is arranged in the same layer as the conductor 246a and the conductor 246b, the insulator 288 is arranged on the insulator 286, and the conductor 246e is arranged on the insulator 288. And the conductor 246f is arranged, and the insulator 289 is arranged so as to cover the conductor 246e and the conductor 246f. Further, an opening reaching the conductor 260 is provided under the conductor 246d, the conductor 240d is provided so as to be embedded in the opening, and the insulator 241d is provided in contact with the side surface of the conductor 240d.
  • an opening reaching the conductor 205 is provided under the conductor 246e, the conductor 240e is provided so as to be embedded in the opening, and the insulator 241e is provided in contact with the side surface of the conductor 240e.
  • an opening reaching the conductor 206 is provided under the conductor 246f, the conductor 240f is provided so as to be embedded in the opening, and the insulator 241f is provided in contact with the side surface of the conductor 240f.
  • the conductor 246d, the conductor 246e, and the conductor 246f can have the same structure as the conductor 246.
  • the conductor 240d, the conductor 240e, and the conductor 240f can have the same structure as the conductor 240.
  • the insulator 241d, the insulator 241e, and the insulator 241f can have the same structure as the insulator 241.
  • the insulator 288 can have the same structure as the insulator 274.
  • the insulator 289 can have the same structure as the insulator 286.
  • the conductor 246d functions as a wiring connected to the conductor 260
  • the conductor 246e functions as a wiring connected to the conductor 205
  • the conductor 246f connects to the conductor 206. Functions as a wired wire.
  • the insulator 241d, the insulator 241e, and the insulator 241f are provided in contact with the insulator 283 and the insulator 284, impurities such as water and hydrogen contained in the insulator 274 and the insulator 288 and the like are removed. It is possible to suppress mixing through the conductor 240d, the conductor 240e, and the conductor 240f into the region sealed with the insulator 283 or the like.
  • the conductors 246d to 246f are extended in the channel width direction of the transistor 200, but the present invention is not limited to this, and the conductors 246d to 246f are appropriately arranged according to the circuit configuration of the semiconductor device. Just do it. Further, the conductor 246d is arranged in the lower layer, and the conductor 246e and the conductor 246f are arranged in the upper layer, but the present invention is not limited to this, and may be appropriately arranged according to the circuit configuration of the semiconductor device. Further, the conductors 246d to 246f are provided on the insulator 284, but the present invention is not limited to this, and may be provided under the insulator 211, for example. Further, in the semiconductor device shown in this embodiment or another embodiment, a conductor that functions as wiring can be provided in the same manner as described above.
  • an insulator substrate for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (yttria-stabilized zirconia substrate, etc.), a resin substrate, and the like.
  • the semiconductor substrate include a semiconductor substrate made of silicon and germanium, and a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide.
  • the conductor substrate includes a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate having a metal nitride a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided in an insulator substrate a substrate in which a conductor or an insulator is provided in a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided in a conductor substrate, and the like.
  • those substrates provided with elements may be used.
  • Elements provided on the substrate include capacitive elements, resistance elements, switch elements, light emitting elements, storage elements, and the like.
  • Insulator examples include oxides, nitrides, oxide nitrides, nitride oxides, metal oxides, metal oxide nitrides, and metal nitride oxides having insulating properties.
  • Examples of the insulator having a high specific dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides having aluminum and hafnium, nitrides having aluminum and hafnium, oxides having silicon and hafnium, silicon and hafnium. There are nitrides having oxides, or nitrides having silicon and hafnium.
  • Examples of insulators having a low relative permittivity include silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, and empty. There are silicon oxide having holes, resin, and the like.
  • the electric characteristics of the transistor can be stabilized by surrounding the transistor using the metal oxide with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen.
  • the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. Insulators containing, lanthanum, neodymium, hafnium, or tantalum may be used in single layers or in layers.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen
  • Metal oxides such as tantalum oxide and metal nitrides such as aluminum nitride, silicon nitride and silicon nitride can be used.
  • the insulator that functions as a gate insulator is preferably an insulator having a region containing oxygen that is desorbed by heating.
  • the oxygen deficiency of the oxide 230 can be reduced.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel, etc. are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a plurality of conductive layers formed of the above materials may be laminated and used.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing nitrogen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
  • a laminated structure in which the above-mentioned material containing a metal element and a conductive material containing oxygen may be used for the conductor functioning as a gate electrode may be used.
  • a conductive material containing oxygen may be provided on the channel forming region side.
  • a conductor that functions as a gate electrode it is preferable to use a conductive material containing a metal element and oxygen contained in a metal oxide in which a channel is formed.
  • the above-mentioned conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride and tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • Metal Oxide As the oxide 230, it is preferable to use a metal oxide (oxide semiconductor) that functions as a semiconductor.
  • a metal oxide oxide semiconductor
  • the metal oxide applicable to the oxide 230 according to the present invention will be described.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. Further, in addition to indium and zinc, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. Further, one or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like may be contained.
  • the metal oxide is an In-M-Zn oxide having indium, the element M, and zinc.
  • the element M is aluminum, gallium, yttrium, or tin.
  • elements applicable to the other element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and cobalt.
  • the element M a plurality of the above-mentioned elements may be combined in some cases.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride.
  • FIG. 4A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO metal oxides containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous (amorphous)”, “Crystalline (crystallinity)", and “Crystal (crystal)”.
  • Amorphous includes “completable amorphous”.
  • the "Crystalline” includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned crystal) (extracting single crystal crystal).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 4A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Evaluation) spectrum.
  • XRD X-ray diffraction
  • FIG. 4B the XRD spectrum obtained by GIXD (Glazing-Incidence XRD) measurement of a CAAC-IGZO film classified as "Crystalline" is shown in FIG. 4B.
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 4B will be simply referred to as an XRD spectrum.
  • the thickness of the CAAC-IGZO film shown in FIG. 4B is 500 nm.
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 4C.
  • FIG. 4C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron beam diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 4A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystalline oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned.
  • CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS is a layer having indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. is there. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. In addition, Zn may be contained in the In layer.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. It should be noted that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam passing through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to the substitution of metal atoms. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor. It is preferable to have Zn in order to form CAAC-OS.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear grain boundaries can be confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against thermal budgets. Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method.
  • a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan.
  • electron beam diffraction also referred to as limited field electron diffraction
  • a diffraction pattern such as a halo pattern is generated.
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • CAC-OS has a structure in which a material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in a film (also referred to as a cloud shape).
  • CAC-OS is a composite metal oxide in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn with respect to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region in which [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region in which gallium oxide, gallium zinc oxide, or the like is the main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) are unevenly distributed and mixed.
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to form a switching function (a function of switching On / Off). Can be added to CAC-OS. That is, the CAC-OS has a conductive function in a part of the material, an insulating function in the other part of the material, and a semiconductor function in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS for the transistor, high on-current ( Ion ), high field effect mobility ( ⁇ ), and high-speed switching operation can be realized.
  • Ion on-current
  • ⁇ high field effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor according to one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, and more preferably 1 ⁇ 10 11 cm ⁇ . It is 3 or less, more preferably less than 1 ⁇ 10 10 cm -3 , and more than 1 ⁇ 10 -9 cm -3 .
  • the carrier concentration of the oxide semiconductor film is lowered, the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the oxide semiconductor and the concentration of silicon and carbon near the interface with the oxide semiconductor are set to 2. ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less. , More preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , and more preferably 5 ⁇ 10 18 atoms / cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the semiconductor material that can be used for the oxide 230 is not limited to the above-mentioned metal oxide.
  • a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) may be used.
  • a semiconductor of a single element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance (also referred to as an atomic layer substance, a two-dimensional material, etc.) that functions as a semiconductor as a semiconductor material.
  • a layered substance also referred to as an atomic layer substance, a two-dimensional material, etc.
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are laminated via bonds weaker than covalent bonds or ionic bonds, such as van der Waals forces.
  • the layered material has high electrical conductivity in the unit layer, that is, high two-dimensional electrical conductivity.
  • a chalcogenide is a compound containing a chalcogen.
  • chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium.
  • Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • oxide 230 for example, it is preferable to use a transition metal chalcogenide that functions as a semiconductor.
  • Specific transition metal chalcogenides applicable as oxide 230 include molybdenum sulfide (typically MoS 2 ), molybdenum selenate (typically MoSe 2 ), and molybdenum tellurium (typically MoTe 2 ).
  • Tungsten sulfide typically WS 2
  • Tungsten disulfide typically WSe 2
  • Tungsten tellurium typically WTe 2
  • Hafnium sulfide typically HfS 2
  • Hafnium serene typically typically
  • Typical examples include HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenium (typically ZrSe 2 ).
  • FIGS. 1A and 1B ⁇ Method of manufacturing semiconductor devices> Next, a method of manufacturing the semiconductor device according to one aspect of the present invention shown in FIGS. 1A and 1B will be described with reference to FIGS. 5A to 19A and 5B to 19B.
  • 5A to 19A show top views.
  • 5B to 19B are cross-sectional views of the portions shown by the alternate long and short dash lines of A1-A2 shown in FIGS. 5A to 19A, and are also cross-sectional views of the transistor 200 in the channel length direction.
  • FIGS. 5A to 19A some elements are omitted for the purpose of clarifying the drawings.
  • a substrate (not shown) is prepared, and an insulator 211 is formed on the substrate.
  • the film of the insulator 211 can be formed by using a sputtering method, a CVD method, a molecular beam epitaxy (MBE) method, a pulse laser deposition (PLD: Pulsed Laser Deposition) method, an ALD method, or the like.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, an optical CVD (Photo CVD) method using light, and the like. .. Further, it can be divided into a metal CVD (MCVD: Metal CVD) method and an organic metal CVD (MOCVD: Metal organic CVD) method depending on the raw material gas used.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal organic CVD
  • the plasma CVD method can obtain a high quality film at a relatively low temperature. Further, since the thermal CVD method does not use plasma, it is a film forming method capable of reducing plasma damage to the object to be processed. For example, wiring, electrodes, elements (transistors, capacitive elements, etc.) and the like included in a semiconductor device may be charged up by receiving electric charges from plasma. At this time, the accumulated electric charge may destroy the wiring, electrodes, elements, and the like included in the semiconductor device. On the other hand, in the case of the thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of the semiconductor device can be increased. Further, in the thermal CVD method, plasma damage does not occur during film formation, so that a film having few defects can be obtained.
  • a thermal ALD (Thermal ALD) method in which the reaction of the precursor and the reactor is performed only by thermal energy, a PEALD (Plasma Enhanced ALD) method using a plasma-excited reactor, or the like can be used.
  • the ALD method utilizes the self-regulating properties of atoms and allows atoms to be deposited layer by layer, so ultra-thin film formation is possible, and film formation into structures with a high aspect ratio is possible. It has the effects of being able to form a film with few defects such as holes, being able to form a film with excellent coverage, and being able to form a film at a low temperature.
  • the PEALD method it may be preferable to use plasma because it is possible to form a film at a lower temperature.
  • Some precursors used in the ALD method contain impurities such as carbon. Therefore, the film provided by the ALD method may contain a large amount of impurities such as carbon as compared with the film provided by other film forming methods.
  • the quantification of impurities can be performed by using X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the CVD method and the ALD method are different from the film forming method in which particles emitted from a target or the like are deposited, and are film forming methods in which a film is formed by a reaction on the surface of an object to be treated. Therefore, it is a film forming method that is not easily affected by the shape of the object to be treated and realizes good step coverage.
  • the ALD method has excellent step covering property and excellent film thickness uniformity, and is therefore suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film forming rate, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the raw material gas.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the raw material gas.
  • a film having a continuously changed composition can be formed by changing the flow rate ratio of the raw material gas while forming the film.
  • silicon nitride is formed as the insulator 211 by the CVD method.
  • the insulator 212 is formed on the insulator 211.
  • the film formation of the insulator 212 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon nitride is formed as the insulator 212 by a sputtering method.
  • a metal such as copper that easily diffuses into the conductor in the lower layer (not shown) of the insulator 211 can also be used to prevent the metal from diffusing upward through the insulator 211 and the insulator 212.
  • an insulator such as silicon nitride which is difficult for impurities such as water and hydrogen to permeate, diffusion of impurities such as water and hydrogen contained in the layer below the insulator 211 can be suppressed.
  • the insulator 214 is formed on the insulator 212.
  • the film formation of the insulator 214 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • aluminum oxide is used as the insulator 214.
  • the hydrogen concentration of the insulator 212 is lower than the hydrogen concentration of the insulator 211, and the hydrogen concentration of the insulator 214 is lower than the hydrogen concentration of the insulator 212.
  • silicon nitride as the insulator 212 by the sputtering method, it is possible to form silicon nitride having a lower hydrogen concentration than the insulator 211 that forms the silicon nitride by the CVD method. Further, by using aluminum oxide for the insulator 214, the hydrogen concentration can be made lower than that of the insulator 212.
  • the transistor 200 is formed on the insulator 214 in the subsequent step.
  • the film close to the transistor 200 preferably has a relatively low hydrogen concentration, and the film having a relatively high hydrogen concentration is separated from the transistor 200. It is preferable to arrange them.
  • the insulator 216 is formed on the insulator 214.
  • the film formation of the insulator 216 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide or silicon oxide nitride is used as the insulator 216.
  • the insulator 216 is formed by a film forming method using a gas in which hydrogen atoms are reduced or removed. Thereby, the hydrogen concentration of the insulator 216 can be reduced.
  • an opening is formed in the insulator 216 to reach the insulator 214.
  • the conductor 205 and the conductor 206 are embedded in the opening in a later step. Wet etching may be used to form the openings, but dry etching is preferable for microfabrication.
  • the insulator 214 it is preferable to select an insulator that functions as an etching stopper film when the insulator 216 is etched to form a groove.
  • silicon oxide or silicon oxide nitride is used for the insulator 216 forming the groove
  • silicon nitride, aluminum oxide, or hafnium oxide may be used for the insulator 214.
  • the insulator 212, the insulator 214, and the insulator 216 may be formed by a sputtering method without being exposed to the atmosphere. For example, a multi-chamber type film forming apparatus may be used.
  • a capacitively coupled plasma (CCP: Capacitively Coupled Plasma) etching apparatus having parallel plate type electrodes can be used.
  • the capacitively coupled plasma etching apparatus having the parallel plate type electrodes may be configured to apply a high frequency voltage to one of the parallel plate type electrodes.
  • a plurality of different high frequency voltages may be applied to one of the parallel plate type electrodes.
  • a high frequency voltage having the same frequency may be applied to each of the parallel plate type electrodes.
  • a high frequency voltage having a different frequency may be applied to each of the parallel plate type electrodes.
  • a dry etching apparatus having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP: Inductively Coupled Plasma) etching apparatus or the like can be used.
  • a conductive film to be a conductor 205a and a conductor 206a is formed. It is desirable that the conductive film contains a conductor having a function of suppressing the permeation of oxygen.
  • a conductor having a function of suppressing the permeation of oxygen For example, tantalum nitride, tungsten nitride, titanium nitride and the like can be used. Alternatively, it can be a laminated film of a conductor having a function of suppressing oxygen permeation and a tantalum, tungsten, titanium, molybdenum, aluminum, copper or molybdenum tungsten alloy.
  • the film formation of the conductive film can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film to be the conductor 205a and the conductor 206a has a multilayer structure.
  • tantalum nitride is formed into a film by a sputtering method, and titanium nitride is laminated on the tantalum nitride.
  • the metal becomes the conductor 205b and the conductor 206b described later, even if a easily diffusible metal such as copper is used as the conductive film. Can be prevented from diffusing out from the conductor 205a and the conductor 206a.
  • a conductive film to be a conductor 205b and a conductor 206b is formed.
  • the film formation of the conductive film can be performed by using a plating method, a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a low resistance conductive material such as copper is formed as a conductive film to be the conductor 205b and the conductor 206b.
  • CMP chemical mechanical polishing
  • the conductor 206 is formed at the same time as the conductor 205, the conductor 206 that functions as the lower electrode of the capacitive element 201 can be formed without an additional mask.
  • the insulator 222 is formed on the insulator 216, the conductor 205, and the conductor 206.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be formed.
  • the insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), and the like. Insulators containing oxides of one or both of aluminum and hafnium have barrier properties against oxygen, hydrogen, and water.
  • the insulator 222 has a barrier property against hydrogen and water, hydrogen and water contained in the structure provided around the transistor 200 are suppressed from diffusing into the inside of the transistor 200 through the insulator 222. , The formation of oxygen deficiency in the oxide 230 can be suppressed.
  • the film formation of the insulator 222 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the heat treatment may be carried out at 250 ° C. or higher and 650 ° C. or lower, preferably 300 ° C. or higher and 500 ° C. or lower, and more preferably 320 ° C. or higher and 450 ° C. or lower.
  • the heat treatment is carried out in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the oxygen gas may be set to about 20%.
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, and then the heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to supplement the desorbed oxygen. You may.
  • the gas used in the above heat treatment is highly purified.
  • the amount of water contained in the gas used in the heat treatment may be 1 ppb or less, preferably 0.1 ppb or less, and more preferably 0.05 ppb or less.
  • the flow rate ratio of nitrogen gas and oxygen gas is set to 4 slm: 1 slm, and the treatment is performed at a temperature of 400 ° C. for 1 hour.
  • impurities such as water and hydrogen contained in the insulator 222 can be removed.
  • the heat treatment can be performed at a timing such as after the film formation of the insulator 224 is performed.
  • the insulator 224 is formed on the insulator 222.
  • the film formation of the insulator 224 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide or silicon oxide nitride film is formed as the insulator 224 by the CVD method.
  • the insulator 224 is preferably formed by a film forming method using a gas in which hydrogen atoms have been reduced or removed. Thereby, the hydrogen concentration of the insulator 224 can be reduced. Since the insulator 224 becomes an insulator 224 that comes into contact with the oxide 230a in a later step, it is preferable that the hydrogen concentration is reduced in this way.
  • plasma treatment containing oxygen may be performed in a reduced pressure state.
  • the plasma treatment containing oxygen for example, it is preferable to use an apparatus having a power source for generating high-density plasma using microwaves.
  • the substrate side may have a power supply that applies RF.
  • high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, oxygen radicals generated by high-density plasma can be efficiently guided into the insulator 224. it can.
  • plasma treatment containing oxygen may be performed to supplement the desorbed oxygen. Impurities such as water and hydrogen contained in the insulator 224 can be removed by appropriately selecting the conditions for the plasma treatment. In that case, the heat treatment does not have to be performed.
  • CMP treatment may be performed until the insulator 224 is reached.
  • the surface of the insulator 224 can be flattened and smoothed.
  • a part of the insulator 224 may be polished by the CMP treatment to reduce the film thickness of the insulator 224, but the film thickness may be adjusted when the insulator 224 is formed.
  • oxygen can be added to the insulator 224 by forming aluminum oxide on the insulator 224 by a sputtering method.
  • the oxide film 230A and the oxide film 230B are formed on the insulator 224 in this order (see FIGS. 5A and 5B). It is preferable that the oxide film 230A and the oxide film 230B are continuously formed without being exposed to the atmosphere. By forming the film without exposing it to the atmosphere, it is possible to prevent impurities or moisture from the atmosphere from adhering to the oxide film 230A and the oxide film 230B, and to clean the vicinity of the interface between the oxide film 230A and the oxide film 230B. Can be kept in.
  • the oxide film 230A and the oxide film 230B can be formed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230A and the oxide film 230B are formed by a sputtering method
  • oxygen or a mixed gas of oxygen and a rare gas is used as the sputtering gas.
  • excess oxygen in the oxide film formed can be increased.
  • the above-mentioned oxide film is formed by a sputtering method
  • the above-mentioned In—M—Zn oxide target or the like can be used.
  • the proportion of oxygen contained in the sputtering gas may be 70% or more, preferably 80% or more, and more preferably 100%.
  • the oxide film 230B is formed by a sputtering method, if the ratio of oxygen contained in the sputtering gas is more than 30% and 100% or less, preferably 70% or more and 100% or less, the oxygen excess type oxidation A physical semiconductor is formed. Transistors using oxygen-rich oxide semiconductors in the channel formation region can obtain relatively high reliability. However, one aspect of the present invention is not limited to this.
  • the oxide film 230B is formed by a sputtering method and the ratio of oxygen contained in the sputtering gas is 1% or more and 30% or less, preferably 5% or more and 20% or less, an oxygen-deficient oxide semiconductor is formed. To. A transistor using an oxygen-deficient oxide semiconductor in the channel formation region can obtain a relatively high field-effect mobility. Further, the crystallinity of the oxide film can be improved by forming a film while heating the substrate.
  • an oxide film 243A is formed on the oxide film 230B (see FIGS. 5A and 5B).
  • the oxide film 243A can be formed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the atomic number ratio of Ga to In is preferably larger than the atomic number ratio of Ga to In in the oxide film 230B.
  • the insulator 222, the insulator 224, the oxide film 230A, the oxide film 230B, and the oxide film 243A without exposing them to the atmosphere.
  • a multi-chamber type film forming apparatus may be used.
  • the heat treatment may be performed in a temperature range in which the oxide film 230A, the oxide film 230B, and the oxide film 243A do not crystallize, and may be performed at 250 ° C. or higher and 650 ° C. or lower, preferably 300 ° C. or higher and 600 ° C. or lower.
  • the heat treatment is carried out in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the oxygen gas may be set to about 20%.
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, and then the heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to supplement the desorbed oxygen. You may.
  • the gas used in the above heat treatment is highly purified.
  • the amount of water contained in the gas used in the heat treatment may be 1 ppb or less, preferably 0.1 ppb or less, and more preferably 0.05 ppb or less.
  • the treatment after performing the treatment at a temperature of 550 ° C. for 1 hour in a nitrogen atmosphere, the treatment is continuously performed at a temperature of 550 ° C. for 1 hour in an oxygen atmosphere.
  • impurities such as water and hydrogen in the oxide film 230A, the oxide film 230B, and the oxide film 243A can be removed.
  • the heat treatment can improve the crystallinity of the oxide film 230B to obtain a denser and more dense structure.
  • a conductive film 242A is formed on the oxide film 243A (see FIGS. 5A and 5B).
  • the film formation of the conductive film 242A can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a sputtering method for example, as the conductive film 242A, tantalum nitride may be formed by using a sputtering method.
  • the heat treatment may be performed before the film formation of the conductive film 242A.
  • the heat treatment may be carried out under reduced pressure to continuously form a conductive film 242A without exposing it to the atmosphere.
  • the temperature of the heat treatment is preferably 100 ° C. or higher and 400 ° C. or lower. In the present embodiment, the temperature of the heat treatment is set to 200 ° C.
  • the oxide film 230A, the oxide film 230B, the oxide film 243A, and the conductive film 242A are processed into an island shape by using a lithography method to form an oxide 230a, an oxide 230b, an oxide layer 243B, and a conductive layer 242B.
  • a dry etching method or a wet etching method can be used for the processing. Processing by the dry etching method is suitable for microfabrication.
  • the oxide film 230A, the oxide film 230B, the oxide film 243A, and the conductive film 242A may be processed under different conditions. In this step, the film thickness of the region that does not overlap with the oxide 230a of the insulator 224 may be reduced.
  • the resist is first exposed through a mask. Next, the exposed region is removed or left with a developer to form a resist mask. Next, by performing an etching process through the resist mask, a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape.
  • a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used.
  • the resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
  • a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • a hard mask is used, an insulating film or a conductive film to be a hard mask material is formed on the conductive film 242A, a resist mask is formed on the insulating film or a conductive film, and the hard mask material is etched to obtain a hard mask having a desired shape. Can be formed.
  • the etching of the conductive film 242A may be performed after removing the resist mask, or may be performed while leaving the resist mask. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching after etching the conductive film 242A.
  • the material of the hard mask does not affect the post-process or can be used in the post-process, it is not always necessary to remove the hard mask.
  • the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B are formed so that at least a part thereof overlaps with the conductor 205. Further, at least a part of the conductor 206b is prevented from overlapping with the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B.
  • the side surfaces of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B are substantially perpendicular to the upper surface of the insulator 222. Since the side surfaces of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B are substantially perpendicular to the upper surface of the insulator 222, the area is reduced and the height is increased when a plurality of transistors 200 are provided. It is possible to increase the density. Alternatively, the angle formed by the side surfaces of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B and the upper surface of the insulator 222 may be small.
  • the angle formed by the side surfaces of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B and the upper surface of the insulator 222 is preferably 60 degrees or more and less than 70 degrees. With such a shape, the covering property of the insulator 272 or the like can be improved and defects such as voids can be reduced in the subsequent steps.
  • the curved surface has, for example, a radius of curvature of 3 nm or more and 10 nm or less, preferably 5 nm or more and 6 nm or less at the end of the conductive layer 242B.
  • the insulator 272 is formed on the insulator 224, the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B (see FIGS. 7A and 7B).
  • the film formation of the insulator 272 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • aluminum oxide is formed as the insulator 272 by a sputtering method.
  • Oxygen can be injected into the insulator 224 by forming an aluminum oxide film by a sputtering method.
  • the insulator 273 is formed on the insulator 272 (see FIGS. 7A and 7B).
  • the film formation of the insulator 273 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • aluminum oxide is formed as the insulator 273 by the ALD method.
  • silicon nitride may be formed into a film by a sputtering method.
  • an insulating film to be the insulator 280 is formed on the insulator 273.
  • the film formation of the insulating film can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film may be formed by using a sputtering method, and a silicon oxide film may be formed on the silicon oxide film by using a PEALD method or a thermal ALD method.
  • the insulating film is formed by a film forming method using a gas in which hydrogen atoms are reduced or removed. Thereby, the hydrogen concentration of the insulator 280 can be reduced.
  • heat treatment may be performed before the film formation of the insulating film.
  • the heat treatment may be carried out under reduced pressure to continuously form the insulating film without exposing it to the atmosphere.
  • water and hydrogen adsorbed on the surface of the insulator 273 and the like are removed, and further, the water concentration in the oxide 230a, the oxide 230b, the oxide layer 243B, and the insulator 224 and The hydrogen concentration can be reduced.
  • the above-mentioned heat treatment conditions can be used.
  • the insulating film is subjected to CMP treatment to form an insulator 280 having a flat upper surface (see FIGS. 7A and 7B). Similar to the insulator 224, aluminum oxide may be formed on the insulator 280 by, for example, a sputtering method, and CMP may be performed until the aluminum oxide reaches the insulator 280.
  • microwave processing may be performed.
  • the microwave treatment is preferably performed in an atmosphere containing oxygen and under reduced pressure.
  • the electric field insulator 280 by microwave, oxides 230b, given such an oxide 230a, oxides 230b, and the V O H in the oxide 230a V O and hydrogen (H) Can be divided into.
  • a part of the hydrogen divided at this time may be combined with oxygen contained in the insulator 280 and removed as water molecules. Further, a part of hydrogen may be gettered to the conductor 242 via the insulator 272 and the insulator 273.
  • the heat treatment may be performed while maintaining the reduced pressure state after the microwave treatment.
  • hydrogen in the insulator 280, the oxide 230b, and the oxide 230a can be efficiently removed.
  • the heat treatment temperature is preferably 300 ° C. or higher and 500 ° C. or lower.
  • the diffusion of hydrogen, water, impurities, etc. can be suppressed by modifying the film quality of the insulator 280 by performing microwave treatment. Therefore, it is possible to prevent hydrogen, water, impurities, etc. from diffusing into the oxide 230 through the insulator 280 by a post-process after forming the insulator 280, heat treatment, or the like.
  • a part of the insulator 280, a part of the insulator 273, a part of the insulator 272, a part of the conductive layer 242B, a part of the oxide layer 243B, and a part of the oxide 230b are processed. It forms an opening that reaches the oxide 230b.
  • the opening is preferably formed so as to overlap the conductor 205.
  • a conductor 242a, a conductor 242b, an oxide 243a, and an oxide 243b are formed (see FIGS. 8A and 8B).
  • the upper part of the oxide 230b is removed.
  • a groove is formed in the oxide 230b.
  • the groove may be formed in the opening forming step, or may be formed in a step different from the opening forming step.
  • a part of the insulator 280, a part of the insulator 273, a part of the insulator 272, a part of the conductive layer 242B, a part of the oxide layer 243B, and a part of the oxide 230b is dry.
  • An etching method or a wet etching method can be used. Processing by the dry etching method is suitable for microfabrication. Further, the processing may be performed under different conditions.
  • a part of the insulator 280 is processed by a dry etching method
  • a part of the insulator 273 and a part of the insulator 272 are processed by a wet etching method
  • a part of the oxide layer 243B and the conductive layer 242B are processed.
  • a part and a part of the oxide 230b may be processed by a dry etching method.
  • the processing of a part of the oxide layer 243B and a part of the conductive layer 242B and the processing of a part of the oxide 230b may be performed under different conditions.
  • the power density of the bias power may be to 0.02 W / cm 2 or more, it is preferable to 0.03 W / cm 2 or more, more preferably between 0.06 W / cm 2 or more.
  • the dry etching processing time may be appropriately set according to the depth of the groove portion.
  • the impurities include components contained in the insulator 280, the insulator 273, the insulator 272, and the conductive layer 242B, components contained in the member used in the apparatus used for forming the opening, and used for etching. Examples include those caused by components contained in the gas or liquid. Examples of the impurities include aluminum, silicon, tantalum, fluorine, chlorine and the like.
  • impurities such as aluminum and silicon inhibit the conversion of oxide 230b or oxide 230c to CAAC-OS. Therefore, it is preferable that impurity elements such as aluminum and silicon that inhibit CAAC-OS conversion are reduced or removed.
  • the concentration of aluminum atoms at the interface between the oxide 230b and the oxide 230c and its vicinity may be 5.0 atomic% or less, preferably 2.0 atomic% or less, and 1.5 atomic% or less. More preferably, 1.0 atomic% or less is further preferable, and less than 0.3 atomic% is further preferable.
  • the region of the metal oxide that has become a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor) due to the inhibition of CAAC-OS by impurities such as aluminum or silicon is defined as the non-CAAC region. May be called.
  • the non CAAC region since the compactness of the crystal structure is reduced, V O H has a large amount of formation, the transistor tends to be normally on reduction. Therefore, it is preferable that the non-CAAC region of the oxide 230b and the oxide 230c is reduced or removed.
  • the oxide 230b and the oxide 230c preferably have a layered CAAC structure.
  • the CAAC structure is formed up to the lower end of the drain of the oxide 230b and the oxide 230c.
  • the conductor 242a or the conductor 242b and its vicinity function as a drain. That is, it is preferable that either or both of the oxide 230b and the oxide 230c near the lower end of the conductor 242a (conductor 242b) has a CAAC structure.
  • the damaged region of the oxide 230b is removed, and by having the CAAC structure, the fluctuation of the electrical characteristics of the transistor 200 can be further suppressed. Moreover, the reliability of the transistor 200 can be improved.
  • the cleaning method include wet cleaning using a cleaning liquid, plasma treatment, cleaning by heat treatment, and the like, and the above cleaning may be appropriately combined.
  • the cleaning treatment may deepen the groove.
  • the cleaning treatment may be performed using an aqueous solution obtained by diluting ammonia water, oxalic acid, phosphoric acid, hydrofluoric acid or the like with carbonated water or pure water, pure water, carbonated water or the like.
  • ultrasonic cleaning may be performed using these aqueous solutions, pure water, or carbonated water.
  • these washings may be appropriately combined.
  • a commercially available aqueous solution obtained by diluting hydrofluoric acid with pure water may be referred to as diluted hydrofluoric acid
  • a commercially available aqueous solution obtained by diluting ammonia water with pure water may be referred to as diluted ammonia water.
  • concentration, temperature, etc. of the aqueous solution may be appropriately adjusted depending on the impurities to be removed, the configuration of the semiconductor device to be washed, and the like.
  • the ammonia concentration of the diluted ammonia water may be 0.01% or more and 5% or less, preferably 0.1% or more and 0.5% or less.
  • the hydrogen fluoride concentration of the diluted hydrofluoric acid may be 0.01 ppm or more and 100 ppm or less, preferably 0.1 ppm or more and 10 ppm or less.
  • a frequency of 200 kHz or higher preferably 900 kHz or higher. By using this frequency, damage to the oxide 230b and the like can be reduced.
  • the above cleaning treatment may be performed a plurality of times, and the cleaning liquid may be changed for each cleaning treatment.
  • a treatment using diluted hydrofluoric acid or diluted aqueous ammonia may be performed as the first cleaning treatment
  • a treatment using pure water or carbonated water may be performed as the second cleaning treatment.
  • wet cleaning is performed using diluted hydrofluoric acid, and then wet cleaning is performed using pure water or carbonated water.
  • impurities adhering to or diffused inside the surface such as oxide 230a and oxide 230b can be removed. Further, the crystallinity of the oxide 230c formed on the oxide 230b can be enhanced.
  • the heat treatment may be performed after the etching or the cleaning.
  • the heat treatment may be performed at 100 ° C. or higher and 450 ° C. or lower, preferably 350 ° C. or higher and 400 ° C. or lower.
  • the heat treatment is carried out in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere. Thereby, oxygen is supplied to the oxide 230a and oxides 230b, it is possible to reduce the oxygen vacancies V O.
  • the crystallinity of the oxide 230b can be improved, and the crystallinity of the oxide 230c formed in the groove portion of the oxide 230b can also be improved.
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be continuously performed in a nitrogen atmosphere without being exposed to the atmosphere.
  • an oxide film 230C is formed (see FIGS. 9A and 9B).
  • the heat treatment may be performed before the oxide film 230C is formed, and it is preferable that the heat treatment is performed under reduced pressure to continuously form the oxide film 230C without exposing to the atmosphere. Further, the heat treatment is preferably performed in an atmosphere containing oxygen. By performing such a treatment, the water and hydrogen adsorbed on the surface of the oxide 230b and the like can be removed, and the water concentration and the hydrogen concentration in the oxide 230a and the oxide 230b can be further reduced.
  • the temperature of the heat treatment is preferably 100 ° C. or higher and 400 ° C. or lower. In the present embodiment, the temperature of the heat treatment is set to 200 ° C.
  • the oxide film 230C is at least the inner wall of the groove formed in the oxide 230b, a part of the side surface of the oxide 243, a part of the side surface of the conductor 242, a part of the side surface of the insulator 272, and the insulator 273. It is preferable that the insulator is provided so as to be in contact with a part of the side surface of the insulator and a part of the side surface of the insulator 280.
  • the film formation of the oxide film 230C can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230C may be formed by using the same film forming method as the oxide film 230A or the oxide film 230B according to the characteristics required for the oxide film 230C.
  • a part of oxygen contained in the sputtering gas may be supplied to the oxide 230a and the oxide 230b.
  • a part of oxygen contained in the sputtering gas may be supplied to the insulator 280. Therefore, the proportion of oxygen contained in the sputtering gas of the oxide film 230C may be 70% or more, preferably 80% or more, and more preferably 100%. Further, by forming the oxide film 230C in such an atmosphere containing a large amount of oxygen, the oxide film 230C can be easily converted into CAAC-OS.
  • the oxide film 230C is formed while heating the substrate. At this time, by setting the substrate temperature to 200 ° C. or higher, oxygen deficiency in the oxide film 230C and the oxide 230b can be reduced. The crystallinity of the oxide film 230C and the oxide 230b can be improved by forming a film while heating the substrate.
  • an oxide film 230D is formed (see FIGS. 10A and 10B).
  • the film formation of the oxide film 230D may be continuously performed from the film formation of the oxide film 230C without being exposed to the atmosphere.
  • the film formation of the oxide film 230D can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230D may be formed by using the same film forming method as the oxide film 230A or the oxide film 230B according to the characteristics required for the oxide film 230D.
  • the proportion of oxygen contained in the sputtering gas of the oxide film 230D may be 70% or more, preferably 80% or more, and more preferably 100%.
  • an insulating film 250A is formed (see FIGS. 10A and 10B).
  • the heat treatment may be performed before the film formation of the insulating film 250A, and the heat treatment may be performed under reduced pressure to continuously form the insulating film 250A without exposure to the atmosphere. Further, the heat treatment is preferably performed in an atmosphere containing oxygen. By performing such a treatment, the water and hydrogen adsorbed on the surface of the oxide film 230C and the like are removed, and the water concentration and the hydrogen concentration in the oxide 230a, the oxide 230b, and the oxide film 230C are further reduced. be able to.
  • the temperature of the heat treatment is preferably 100 ° C. or higher and 400 ° C. or lower.
  • the insulating film 250A can be formed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Further, the insulating film 250A is preferably formed by a film forming method using a gas in which hydrogen atoms have been reduced or removed. Thereby, the hydrogen concentration of the insulating film 250A can be reduced. Since the insulating film 250A becomes an insulator 250 in contact with the oxide 230d in a later step, it is preferable that the hydrogen concentration is reduced in this way.
  • the insulating film as the lower layer of the insulator 250 and the insulating film as the upper layer of the insulator 250 are continuously formed without being exposed to the atmosphere. ..
  • the film By forming the film without exposing it to the atmosphere, it is possible to prevent impurities or moisture from the atmosphere from adhering to the insulating film that is the lower layer of the insulator 250 and the insulating film that is the upper layer of the insulator 250, and it is insulated.
  • the vicinity of the interface between the insulating film that is the lower layer of the body 250 and the insulating film that is the upper layer of the insulator 250 can be kept clean.
  • microwave treatment may be performed in an atmosphere containing oxygen and under reduced pressure.
  • an electric field due to microwaves is applied to the insulating film 250A, the oxide film 230C, the oxide 230b, the oxide 230a, and the like, and V in the oxide film 230C, the oxide 230b, and the oxide 230a.
  • the O H can be divided into the V O and hydrogen.
  • the hydrogen concentration in the insulating film 250A, the oxide film 230C, the oxide 230b, and the oxide 230a can be reduced. Further, repair or compensate the oxide 230a, in the oxide 230b, and the V O by oxygen is supplied to the V O which may be present after the V O H in the oxide film 230C was divided into the V O and hydrogen can do.
  • the heat treatment may be performed while maintaining the reduced pressure state after the microwave treatment.
  • hydrogen in the insulating film 250A, the oxide film 230C, the oxide 230b, and the oxide 230a can be efficiently removed.
  • a part of hydrogen may be gettered on the conductor 242.
  • the step of performing the heat treatment may be repeated a plurality of times while maintaining the reduced pressure state after the microwave treatment. By repeating the heat treatment, hydrogen in the insulating film 250A, the oxide film 230C, the oxide 230b, and the oxide 230a can be removed more efficiently.
  • the heat treatment temperature is preferably 300 ° C. or higher and 500 ° C. or lower.
  • the microwave treatment to modify the film quality of the insulating film 250A, it is possible to suppress the diffusion of hydrogen, water, impurities and the like. Therefore, hydrogen, water, impurities, etc. are diffused to the oxide 230b, the oxide 230a, etc. through the insulator 250 by a post-process such as film formation of a conductive film to be a conductor 260 or a post-treatment such as heat treatment. It can be suppressed.
  • the conductive film 260A and the conductive film 260B are formed in this order (see FIGS. 11A and 11B).
  • the film formation of the conductive film 260A and the conductive film 260B can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film 260A is formed by using the ALD method
  • the conductive film 260B is formed by using the CVD method.
  • the oxide film 230C, the oxide film 230D, the insulating film 250A, the conductive film 260A, and the conductive film 260B are polished until the insulator 280 is exposed, so that the oxide 230c, the oxide 230d, and the insulator are exposed. 250 and conductor 260 are formed (see FIGS. 12A and 12B).
  • the oxide 230c is arranged so as to cover the opening reaching the oxide 230b and the inner wall (side wall and bottom surface) of the groove portion of the oxide 230b.
  • the oxide 230d is arranged so as to cover the opening and the inner wall of the groove via the oxide 230c.
  • the insulator 250 is arranged so as to cover the opening and the inner wall of the groove through the oxide 230d. Further, the conductor 260 is arranged so as to be embedded in the opening and the groove via the oxide 230c, the oxide 230d, and the insulator 250.
  • heat treatment may be performed.
  • the treatment is carried out in a nitrogen atmosphere at a temperature of 400 ° C. for 1 hour.
  • the heat treatment the water concentration and the hydrogen concentration in the insulator 250 and the insulator 280 can be reduced.
  • the insulator 282 may be continuously formed without being exposed to the atmosphere.
  • the insulator 282 is formed on the oxide 230c, the insulator 250, the conductor 260, and the insulator 280 (see FIGS. 13A and 13B).
  • the film formation of the insulator 282 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • oxygen can be added to the insulator 280 while forming the film.
  • the insulator 282 it is preferable to form the insulator 282 while heating the substrate. Further, by forming the insulator 282 in contact with the upper surface of the conductor 260, it is possible to suppress the oxygen contained in the insulator 280 from being absorbed by the conductor 260 in the subsequent heat treatment, which is preferable. ..
  • a portion, a portion of the insulator 214, and a portion of the insulator 212 are processed to form an opening 270 reaching the insulator 211 (see FIGS. 14A and 14B).
  • the opening 270 may be formed so as to surround the transistor 200 in the top view. Alternatively, the opening 270 may be formed so as to surround the plurality of transistors 200.
  • the capacitive element 201 formed in the later step is formed in the region where the conductor 206 and the opening 270 overlap. Therefore, the opening 270 is formed so that at least a part of the conductor 206 is exposed.
  • at least a portion of the conductor 206 is an insulator 282, an insulator 280, an insulator 273, an insulator 272, an insulator 224, an insulator 222, an insulator 216, an insulator 214, and an insulator 212.
  • the conductor 248 can be provided so as to face the side surface of the conductor 206 in a later step, so that the capacitance element 201 can be formed up to the side surface of the conductor 206.
  • a dry etching method or a wet etching method can be used for processing a part of the body 214 and a part of the insulator 212. Processing by the dry etching method is suitable for microfabrication. Further, the processing may be performed under different conditions.
  • the film formation of the insulator 283 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon nitride may be formed into a film by using a sputtering method. As shown in FIG.
  • the insulator 283 is in contact with the insulator 211 at the bottom surface of the opening 270. That is, the upper surface and the side surface of the transistor 200 are wrapped in the insulator 283, and the lower surface is wrapped in the insulator 211.
  • the transistor 200 By wrapping the transistor 200 with the insulator 283 and the insulator 211 having high barrier properties in this way, it is possible to prevent water and hydrogen from entering from the outside.
  • an insulator 284 on the insulator 283 (see FIGS. 16A and 16B).
  • the film formation of the insulator 284 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 284 uses the same material as the insulator 212 and the insulator 283.
  • the insulator 284 is formed by a film forming method having a high film property. Specifically, it is preferable to form silicon nitride by using the CVD method.
  • the insulator 284 may be formed by a CVD method using a compound gas that does not contain hydrogen atoms or has a low content of hydrogen atoms.
  • the insulator 283 and the insulator 284 function as a barrier insulating film for sealing the transistor 200, and at the same time, function as a dielectric film for the capacitive element 201. Therefore, by forming the insulator 283 and the insulator 284 as described above, the dielectric film of the capacitive element 201 can be provided without adding a step.
  • a conductive film 248A is formed on the insulator 284 (see FIGS. 17A and 17B).
  • the conductive film 248A is formed so as to be embedded in the opening 270 in which the insulator 283 and the insulator 284 are formed.
  • the film formation of the conductive film 248A can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film 248A is not limited to a single-layer structure, but may have a laminated structure.
  • titanium nitride may be formed by using the ALD method, and tungsten may be formed on the titanium nitride by using the CVD method.
  • the conductive film 248A is polished by CMP treatment until the insulator 284 is exposed to form the conductor 248 (see FIGS. 18A and 18B).
  • the conductor 248 is arranged so as to be embedded in the opening 270.
  • the height of the upper surface of the conductor 248 and the height of the upper surface of the insulator 284 are substantially the same.
  • the conductor 248 is formed so as to be embedded in the opening 270, the conductor 248 that functions as the upper electrode of the capacitive element 201 can be formed without an additional mask.
  • the insulator 274 is formed on the insulator 284 and the conductor 248 (see FIGS. 19A and 19B).
  • the film formation of the insulator 274 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a sputtering method e.g., a CVD method
  • MBE method e.g., MBE method
  • PLD method e.g., a PLD method
  • ALD method e.g., a plasma vapor deposition
  • the insulator 274 is formed by a film forming method using a gas in which hydrogen atoms are reduced or removed. As a result, the hydrogen concentration of the insulating film that becomes the insulator 274 can be reduced. Further, it is preferable that the insulator 274 is subjected to CMP treatment to flatten the upper surface.
  • heat treatment may be performed.
  • the treatment is carried out in a nitrogen atmosphere at a temperature of 400 ° C. for 1 hour.
  • the oxygen added by the film formation of the insulator 282 can be diffused into the insulator 280 and further supplied to the oxide 230a and the oxide 230b via the oxide 230c.
  • the heat treatment is not limited to after the formation of the insulator 274, but may be performed after the film formation of the insulator 282, the film formation of the insulator 284, and the like.
  • the insulator 272, the insulator 273, the insulator 280, the insulator 282, the insulator 283, the insulator 284, and the insulator 274 are formed with openings reaching the conductor 242a, the conductor 242b, and the conductor 248.
  • the opening may be formed by using a lithography method.
  • the shape of the opening is circular in the top view, but the shape is not limited to this.
  • the opening may have a substantially circular shape such as an ellipse, a polygonal shape such as a quadrangle, or a polygonal shape such as a quadrangle with rounded corners in the top view.
  • an insulating film to be the insulator 241 is formed, and the insulating film is anisotropically etched to form the insulator 241.
  • the film formation of the insulating film to be the insulator 241 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating film to be the insulator 241 it is preferable to use an insulating film having a function of suppressing the permeation of oxygen.
  • the anisotropic etching of the insulating film to be the insulator 241 for example, a dry etching method or the like may be used.
  • a dry etching method or the like By providing the insulator 241 on the side wall portion of the opening, it is possible to suppress the permeation of oxygen from the outside and prevent the oxidation of the conductor 240 to be formed next. Further, it is possible to prevent impurities such as water and hydrogen from diffusing from the conductor 240 to the outside.
  • a conductive film to be the conductor 240 is formed. It is desirable that the conductive film to be the conductor 240 has a laminated structure including a conductor having a function of suppressing the permeation of impurities such as water and hydrogen.
  • impurities such as water and hydrogen.
  • tantalum nitride, titanium nitride and the like can be laminated with tungsten, molybdenum, copper and the like.
  • the film formation of the conductive film to be the conductor 240 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductor 240a, the conductor 240b, and the conductor 240c having a flat upper surface can be formed by leaving the conductive film only in the opening (see FIGS. 19A and 19B).
  • a part of the upper surface of the insulator 274 may be removed by the CMP treatment.
  • a conductive film to be a conductor 246 is formed.
  • the film formation of the conductive film to be the conductor 246 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film to be the conductor 246 is processed by a lithography method to form a conductor 246a in contact with the upper surface of the conductor 240a and a conductor 246b in contact with the upper surface of the conductor 240b and the upper surface of the conductor 240c (FIG. 1A and FIG. 1B).
  • a part of the insulator 274 in the region where the conductor 246a and the conductor 246b and the insulator 274 do not overlap may be removed.
  • the insulator 286 is formed on the conductor 246 and the insulator 274 (see FIGS. 1A and 1B).
  • the film formation of the insulator 286 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 286 may have multiple layers.
  • silicon nitride may be formed into a film by using a sputtering method, and silicon nitride may be formed on the silicon nitride by a CVD method.
  • the semiconductor device having the transistor 200 shown in FIGS. 1A and 1B can be manufactured.
  • the memory device 202 having the transistor 200 and the capacitive element 201 can be manufactured by using the method for manufacturing the semiconductor device shown in the present embodiment. it can.
  • the conductor 206, the insulator 283, the insulator 284, and the conductor 248 constituting the capacitive element 201 are formed without using an additional mask for the step of manufacturing the transistor 200. be able to. As described above, a part of the manufacturing process of the capacitive element 201 can be shared as a part of the manufacturing process of the transistor 200. Therefore, by manufacturing the memory device 202 according to one aspect of the present invention, it is possible to provide a highly productive semiconductor device.
  • FIGS. 20 to 25 an example of a semiconductor device according to an aspect of the present invention will be described with reference to FIGS. 20 to 25.
  • the same reference numerals are added to the structures having the same functions as the structure of the semiconductor device having the memory device 202 shown in ⁇ Semiconductor device configuration example>.
  • the constituent material of the semiconductor device having the memory device 202 the material described in detail in ⁇ Semiconductor device configuration example> can be used.
  • FIGS. 20A and 20B is a modification of the memory device 202 shown in FIGS. 1A and 1B.
  • FIG. 20A shows a top view of the memory device 202.
  • FIG. 20B is a cross-sectional view of the portion shown by the alternate long and short dash line of A1-A2 shown in FIG. 20A. In the top view of FIG. 20A, some elements are omitted for the sake of clarity.
  • the memory device 202 shown in FIGS. 20A and 20B is different from the memory device 202 shown in FIGS. 1A and 1B in that a part of the conductor 205 overlaps with the conductor 248 via the insulator 283 and the insulator 284. The difference is that they are.
  • the conductor 205 and the conductor 206 which are provided separately in FIGS. 1A and 1B, are integrated with the conductor 205 in the memory device 202 shown in FIGS. 20A and 20B.
  • the conductor 205 functions as a back gate of the transistor 200 and also as a lower electrode of the capacitive element 201.
  • the conductor 205 is provided in an island shape and is in a floating state.
  • the electric charge held in the conductor 248 induces an electric charge in the conductor 205, and the Vth of the transistor 200 can be reduced.
  • the electric charge corresponding to the data held in the capacitance element 201 can be easily read out, so that the data reading speed of the memory device 202 can be sufficiently increased.
  • FIGS. 21A and 21B is a modification of the memory device 202 shown in FIGS. 1A and 1B.
  • FIG. 21A shows a top view of the memory device 202.
  • 21B is a cross-sectional view of the portion shown by the alternate long and short dash line of A1-A2 shown in FIG. 21A. In the top view of FIG. 21A, some elements are omitted for the sake of clarity.
  • the memory device 202 shown in FIGS. 21A and 21B is different from the memory device 202 shown in FIGS. 1A and 1B in that the conductor 206 does not overlap with the insulator 280. Therefore, in the memory device 202 shown in FIGS. 21A and 21B, the conductor 206 does not overlap with the transistor 200.
  • the insulator 283 is preferably in contact with one side surface (side surface on the A1 side) of the conductor 206 and in contact with the side surface facing the one side surface (side surface on the A2 side). .. That is, in the memory device 202 shown in FIGS. 21A and 21B, the conductor 206 is provided so as to be covered with the conductor 248.
  • the capacitance element 201 can be formed also on the side surface of the conductor 206 on the A1 side, so that the capacitance can be increased.
  • FIGS. 22A and 22B is a modification of the memory device 202 shown in FIGS. 1A and 1B.
  • FIG. 22A shows a top view of the memory device 202.
  • FIG. 22B is a cross-sectional view of the portion shown by the alternate long and short dash line of A1-A2 shown in FIG. 22A. In the top view of FIG. 22A, some elements are omitted for the sake of clarity.
  • the memory device 202 shown in FIGS. 22A and 22B has openings in the insulator 222, the insulator 224, the oxide 230a, and the oxide 230b that reach the conductor 206 with respect to the memory device 202 shown in FIGS. 1A and 1B. The difference is that 251 is formed and the conductor 242b contacts the conductor 206 through the opening 251.
  • one of the source and drain of the transistor 200 can be electrically connected to the conductor 206 that functions as the lower electrode of the capacitive element 201.
  • the conductor 246b which is electrically connected to the conductor 248 via the conductor 240c, functions as a capacitive wiring. Since it is not necessary to take out the conductor 242b onto the insulator 274 and route it around, it is not necessary to provide the conductor 240b and the insulator 241b shown in FIG. 1B.
  • the opening 251 reaching the conductor 206 may be formed after the oxide film 243A is formed in the step shown in FIG. After that, when the conductive film 242A is formed, the conductive film 242A is formed in contact with the upper surface of the conductor 206.
  • the memory device 202 shown in FIGS. 23A and 23B is a modification of the memory device 202 shown in FIGS. 1A and 1B.
  • the memory device 202 shown in FIGS. 23A and 23B has a layout similar to that of the memory device 202 shown in FIG. 1A.
  • FIG. 23A is a cross-sectional view of a portion indicated by the alternate long and short dash line of A1-A2 shown in FIG. 1A
  • FIG. 23B is a sectional view of the portion indicated by the alternate long and short dash line of A5-A6 shown in FIG. 1A.
  • the memory device 202 shown in FIGS. 23A and 23B is different from the memory device 202 shown in FIGS. 1A and 1B in that the ends of the conductors 242a and 242b where the side surfaces and the upper surfaces intersect are angular. ..
  • the cross-sectional area of the conductor 242 becomes larger than when the end portion has a curved surface. As a result, the resistance of the conductor 242 is reduced, so that the on-current of the transistor 200 can be increased.
  • an insulator similar to the insulator 272 may be provided.
  • an insulator 272a can be formed on the conductor 242a, and the insulator 272a can be formed on the conductor 242b.
  • the body 272b can be formed.
  • the memory device 202 shown in FIGS. 24A and 24B is a modification of the memory device 202 shown in FIGS. 1A and 1B.
  • FIG. 24A shows a top view of the memory device 202.
  • FIG. 24B is a cross-sectional view of the portion shown by the alternate long and short dash line of A1-A2 shown in FIG. 24A. In the top view of FIG. 24A, some elements are omitted for the sake of clarity.
  • the memory device 202 shown in FIGS. 24A and 24B is different from the memory device 202 shown in FIGS. 1A and 1B in that the side surfaces of the conductor 205 and the conductor 206 have a tapered shape.
  • the insulator 214 is formed in the step shown in FIG. 5, and then the conductor 205 and the conductor 206 are patterned on the insulator 214. Form. At this time, the side surfaces of the conductor 205 and the conductor 206 may have a tapered shape. After that, the insulator 205 and the conductor 206 are covered to form an insulator 216, and the insulator 216 is subjected to CMP treatment to remove a part of the insulator 216 and the surfaces of the conductor 205 and the conductor 206. Should be exposed.
  • the memory device 202 shown in FIGS. 25A and 25B is a modification of the memory device 202 shown in FIGS. 1A and 1B.
  • the memory device 202 shown in FIGS. 25A and 25B has a layout similar to that of the memory device 202 shown in FIG. 1A.
  • 25A is a cross-sectional view of a portion shown by the alternate long and short dash line of A1-A2 shown in FIG. 1A
  • FIG. 25B is a cross-sectional view of the portion indicated by the alternate long and short dash line of A5-A6 shown in FIG. 1A.
  • the memory device 202 shown in FIGS. 25A and 25B is different from the memory device 202 shown in FIGS.
  • the insulator 287 is arranged in contact with the side surfaces of the insulator 273, the insulator 280, the insulator 282, and the conductor 206.
  • the insulator 287 is preferably formed by using a material having a function of capturing hydrogen and fixing hydrogen, similarly to the insulator 282 or the insulator 214.
  • aluminum oxide can be used as the insulator 287.
  • the insulator 283 is provided so as to cover the insulator 282 and the insulator 287. That is, the insulator 214, the insulator 287, and the insulator 282 having the functions of capturing hydrogen and fixing the hydrogen in the region sealed with the insulator 283 and the insulator 211 are the insulator 216 and the insulator 280. It is provided in contact with such as. Therefore, the insulator 214, the insulator 287, and the insulator 282 capture or fix the hydrogen contained in the insulator 216, the insulator 280, etc., so that the amount of hydrogen in the sealed region is set to a constant value. can do.
  • an insulating film such as aluminum oxide is formed by using a sputtering method or the like, and the insulating film is anisotropic. Insulator 211, Insulator 212, Insulator 214, Insulator 216, Insulator 222, Insulator 224, Insulator 272, Insulator 273, Insulator 280, Insulator 282, and Conductor.
  • the insulator 287 may be formed in contact with the side surface of the 206.
  • the anisotropic etching treatment it is preferable to perform a dry etching treatment. As a result, the insulating film formed on a surface substantially parallel to the substrate surface can be removed, and the insulator 287 can be formed in a self-aligned manner.
  • FIGS. 26A, 26B, 27A, and 27B is a modification of the memory device 202 shown in FIGS. 1A, 1B, 2A, and 2B.
  • FIG. 26A shows a top view of the memory device 202.
  • FIG. 26B is a cross-sectional view of the portion shown by the alternate long and short dash line of A1-A2 shown in FIG. 26A.
  • FIG. 27A is a cross-sectional view of the portion shown by the alternate long and short dash line of A3-A4 shown in FIG. 26A.
  • FIGS. 26A, 26B, 27A, and 27B are cross-sectional views of the portion shown by the alternate long and short dash line of A5-A6 shown in FIG. 26A. In the top view of FIG. 26A, some elements are omitted for the sake of clarity.
  • the memory device 202 shown in FIGS. 26A, 26B, 27A, and 27B is the same as the memory device 202 shown in FIGS. 1A, 1B, 2A, and 2B, that is, the conductor 260, the conductor 205, and the conductor. The difference is that the body 206 is stretched to function as wiring. Further, the memory device 202 shown in FIGS. 26A, 26B, 27A, and 27B has an opening so as to surround the transistor 200 with the memory device 202 shown in FIGS.
  • the 270a and the opening 270b are formed, the conductor 248a is provided so as to be embedded in the opening 270a, and the conductor 248b is provided so as to be embedded in the opening 270b.
  • the distance between the openings 270a and 270b and the oxide 230c is as short as possible.
  • the conductor 206 is exposed and the capacitance element 201 is formed as in the opening 270.
  • the insulator 283 is provided in contact with the bottom surface and the inner wall of the opening 270b, and the insulator 284 is further provided inside.
  • the conductor 248b is provided so as to embed the inside of the insulator 284 inside the opening 270b.
  • the height of the upper surface of the conductor 248b and the height of the upper surface of the region overlapping the insulator 280 of the insulator 284 are substantially the same.
  • the conductor of the same layer as the conductor 206 is not provided, but like the opening 270, the insulator 283 is provided in contact with the bottom surface and the inner wall of the opening 270a, and the insulator 284 is further inside. Is provided. Further, similarly to the conductor 248 of the opening 270, the conductor 248a is provided so as to embed the inside of the insulator 284 inside the opening 270a. Further, it is preferable that the height of the upper surface of the conductor 248a and the height of the upper surface of the region overlapping the insulator 280 of the insulator 284 are substantially the same.
  • the conductor 260 functions as a wiring including the first gate electrode
  • the conductor 205 functions as a wiring including the second gate electrode
  • the conductor 206 functions as a wiring including the lower electrode of the capacitive element 201.
  • the conductor 260, the conductor 205, and the conductor 206 are arranged so as to extend in the A3-A4 direction, but the present invention is not limited to this, and the circuit configuration of the semiconductor device including the memory device 202
  • the conductor 260, the conductor 205, and the conductor 206 can be appropriately arranged according to the above.
  • the insulator 250, the oxide 230c, and the oxide 230d may be arranged so as to extend in the channel width direction in accordance with the conductor 260.
  • the oxide 230c may be provided in an island shape for each transistor 200. That is, the oxide 230c of the transistor 200 and the oxide 230c of the transistor 200 adjacent to the transistor 200 do not have to be in contact with each other. Further, the oxide 230c of the transistor 200 and the oxide 230c of the transistor 200 adjacent to the transistor 200 may be separated from each other. In other words, the oxide 230c may not be arranged between the transistor 200 and the transistor 200 adjacent to the transistor 200.
  • the oxide 230c is independently provided on the transistors 200 by the above configuration. Therefore, it is possible to suppress the occurrence of a parasitic transistor between the transistor 200 and the transistor 200 adjacent to the transistor 200, and to suppress the occurrence of a leak path. Therefore, it is possible to provide a semiconductor device having high electrical characteristics and capable of miniaturization or high integration.
  • the oxide 230d has a region in contact with the insulator 224 between the transistor 200 and the transistor 200 adjacent to the transistor 200.
  • the oxide 230c and the oxide 230d of the transistor 200 may be separated from the oxide 230c and the oxide 230d of the transistor 200 adjacent to the transistor 200, respectively.
  • FIGS. 28 to 30 a memory device 202 according to one aspect of the present invention, which is different from the one shown in the above ⁇ Semiconductor device configuration example> and the above ⁇ Semiconductor device modification>.
  • An example of the semiconductor device having will be described.
  • the same reference numerals are added to the structures having the same functions as the structures constituting the semiconductor devices shown in ⁇ Semiconductor device configuration example >>.
  • the materials described in detail in ⁇ Semiconductor device configuration example> and ⁇ Semiconductor device modification> can be used.
  • FIG. 28 is a cross-sectional view of a semiconductor device 600 including a memory device 202a including a transistor 200a and a capacitance element 201a and a memory device 202b including a transistor 200b and a capacitance element 201b in the channel length direction.
  • the semiconductor device 600 has a line-symmetrical configuration with the conductor 240a and the conductor 246a as the axes of symmetry. Therefore, in FIG. 28, a reference numeral is added to the component of the memory device 202a, and the component of the memory device 202b can refer to the reference numeral.
  • the conductor 242a also serves as one of the source electrode or the drain electrode of the transistor 200a and one of the source electrode or the drain electrode of the transistor 200b. Further, the conductor 240a, which functions as a plug, also serves as a connection between the conductor 246a, which functions as wiring, and the transistor 200a and the transistor 200b. As described above, by making the connection between the two transistors, the two capacitive elements, the wiring and the plug as described above, it is possible to provide a semiconductor device capable of miniaturization or high integration.
  • the configuration example of the semiconductor device can be taken into consideration.
  • the memory device 202a and the memory device 202b have been mentioned as configuration examples of the semiconductor device, but the semiconductor device shown in the present embodiment is not limited to this.
  • the semiconductor device 600_1 and the semiconductor device 600_1 having the same configuration as the semiconductor device 600_1 may be connected via a conductor 206 that functions as a lower electrode of the capacitive element.
  • the semiconductor device having the memory device 202a and the memory device 202b may be referred to as a cell.
  • FIG. 29 shows a memory device including a memory device 202a_1 including a transistor 200a_1 and a capacitance element 201a_1, a semiconductor device 600_1 including a memory device 202b_1 including a transistor 200b_1 and a capacitance element 201b_1 (not shown), and a memory including the transistor 200a_2 and the capacitance element 201a_2.
  • FIG. 5 is a cross-sectional view in which a semiconductor device 600_2 having a device 202a_2 and a memory device 202b_2 including a transistor 200b_2 and a capacitive element 201b_2 (not shown) is connected via a conductor 206 that functions as a lower electrode of the capacitive element.
  • the conductor 206 that functions as one electrode of the capacitance element 201a_1 of the semiconductor device 600_1 also serves as one electrode of the capacitance element 201a_2 of the semiconductor device 600_2.
  • the conductor 206 that functions as one electrode of the capacitance element 201b_1 of the semiconductor device 600_1 also serves as one electrode of the capacitance element of the cell adjacent to the semiconductor device 600_1 in the left side direction.
  • the cell in the right direction of the semiconductor device 600_2 has the same configuration. That is, a cell array (also referred to as a memory device layer) can be formed.
  • the distance between adjacent cells can be reduced, so that the projected area of the cell array can be reduced, and high integration is possible. Further, by arranging the cell arrays shown in FIG. 29 in a matrix, a matrix cell array can be constructed.
  • the cell area can be reduced, and the semiconductor device having a cell array can be miniaturized or highly integrated. ..
  • FIG. 30 shows a cross-sectional view of a configuration in which n layers of cell array 610 are laminated.
  • FIG. 30 by stacking a plurality of cell cells (series cell array 610_1 to cell array 610_n), cells can be integrated and arranged without increasing the occupied area of the cell array. That is, a 3D cell array can be constructed.
  • one aspect of the present invention it is possible to provide a semiconductor device having little variation in transistor characteristics.
  • one aspect of the present invention can provide a highly productive semiconductor device.
  • one aspect of the present invention can provide a highly reliable semiconductor device.
  • one aspect of the present invention can provide a semiconductor device having high electrical characteristics.
  • one aspect of the present invention can provide a semiconductor device having a large on-current.
  • one aspect of the present invention can provide a semiconductor device capable of miniaturization or high integration.
  • one aspect of the present invention can provide a low power consumption semiconductor device.
  • the configuration, method, etc. shown in the present embodiment can be used in combination with other configurations, other methods, etc. shown in this embodiment, or in combination with the configurations, methods, etc. shown in other embodiments.
  • FIG. 31 shows an example of a semiconductor device (storage device) according to one aspect of the present invention.
  • the memory device 202 is provided above the transistor 300. Similar to the previous embodiment, the memory device 202 has a transistor 200 and a capacitive element 201. As the memory device 202, the transistor 200, and the capacitance element 201, the memory device 202, the transistor 200, and the capacitance element 201 described in the previous embodiment can be used.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer having an oxide semiconductor. Since the transistor 200 has a small off-current, it is possible to retain data for a long period of time by using the transistor 200 as a storage device. That is, since the refresh operation is not required or the frequency of the refresh operation is extremely low, the power consumption of the storage device can be sufficiently reduced. Further, as shown in the first embodiment, since the transistor 200 is sealed with the insulator 283, the insulator 284, the insulator 211, and the insulator 212, the variation in the electrical characteristics of the storage device is suppressed and the reliability is suppressed. The sex can be improved.
  • the wiring 1001 is electrically connected to the source of the transistor 300
  • the wiring 1002 is electrically connected to the drain of the transistor 300
  • the wiring 1007 is electrically connected to the gate of the transistor 300.
  • the wiring 1003 is electrically connected to one of the source and drain of the transistor 200
  • the wiring 1004 is electrically connected to the first gate of the transistor 200
  • the wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the.
  • the wiring 1005 is electrically connected to one of the electrodes of the capacitance element 201.
  • the storage devices shown in FIG. 31 can form a memory cell array by arranging them in a matrix.
  • the transistor 300 is provided on the substrate 311 and functions as a conductor 316 that functions as a gate, an insulator 315 that functions as a gate insulator, a semiconductor region 313 that is a part of the substrate 311 and a low that functions as a source region or a drain region. It has resistance regions 314a and 314b.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the semiconductor region 313 (a part of the substrate 311) on which the channel is formed has a convex shape. Further, the side surface and the upper surface of the semiconductor region 313 are provided so as to be covered with the conductor 316 via the insulator 315.
  • the conductor 316 may be made of a material that adjusts the work function. Since such a transistor 300 utilizes a convex portion of a semiconductor substrate, it is also called a FIN type transistor. It should be noted that an insulator that is in contact with the upper portion of the convex portion and functions as a mask for forming the convex portion may be provided. Further, although the case where a part of the semiconductor substrate is processed to form a convex portion is shown here, the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • transistor 300 shown in FIG. 31 is an example, and the transistor 300 is not limited to its structure, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • a wiring layer provided with an interlayer film, wiring, a plug, or the like may be provided between the structures. Further, a plurality of wiring layers can be provided according to the design. Here, a plurality of conductors having a function as a plug or wiring may be collectively given the same reference numeral. Further, in the present specification and the like, the wiring and the plug that electrically connects the wiring may be integrated. That is, there are cases where a part of the conductor functions as wiring and cases where a part of the conductor functions as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are laminated in this order on the transistor 300 as an interlayer film. Further, the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a capacitance element 201, a conductor 328 electrically connected to the transistor 200, a conductor 330, and the like. The conductor 328 and the conductor 330 function as plugs or wirings.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape below the insulator.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a CMP method or the like in order to improve the flatness.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354. The conductor 356 functions as a plug or wiring.
  • the insulator 210, the insulator 211, the insulator 212, the insulator 214, and the insulator 216 constitute a conductor 218, a conductor (conductor 205) constituting the transistor 200, and a capacitance element 201.
  • a conductor (conductor 206) or the like is embedded.
  • the conductor 218 has a function as a plug or a wiring for electrically connecting the transistor 300 and the upper wiring.
  • the insulator 222, the insulator 224, the insulator 272, the insulator 273, the insulator 280, the insulator 282, the insulator 283, and the insulator 284 include the conductor 240.
  • Transistor 200, capacitive element 201 and the like are embedded.
  • the conductor 246 is provided on the conductor 240, and the insulator 286 and the insulator 288 are provided on the conductor 246.
  • the insulator 217 is provided in contact with the side surface of the conductor 218 that functions as a plug.
  • the insulator 217 is provided in contact with the inner wall of the insulator 210, the insulator 211, the insulator 212, the insulator 214, and the opening formed in the insulator 216. That is, the insulator 217 is provided between the conductor 218 and the insulator 210, the insulator 211, the insulator 212, the insulator 214, and the insulator 216. Since the conductor 205 and the conductor 206 can be formed in parallel with the conductor 218, the insulator 217 may be formed in contact with the side surfaces of the conductor 205 and the conductor 206.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride may be used. Since the insulator 217 is provided in contact with the insulator 211, the insulator 212, the insulator 214, and the insulator 222, impurities such as water or hydrogen from the insulator 210 or the insulator 216 or the like are oxidized through the conductor 218. It is possible to suppress mixing with the object 230. In particular, silicon nitride is suitable because it has a high blocking property against hydrogen. Further, it is possible to prevent oxygen contained in the insulator 210 or the insulator 216 from being absorbed by the conductor 218.
  • the insulator 217 can be formed in the same manner as the insulator 241.
  • the PEALD method may be used to form a film of silicon nitride, and anisotropic etching may be used to form an opening that reaches the conductor 356.
  • Examples of the insulator that can be used as the interlayer film include oxides, nitrides, oxide nitrides, nitride oxides, metal oxides, metal oxide nitrides, and metal nitride oxides having insulating properties.
  • an insulator having a low relative permittivity for the insulator 210, the insulator 352, the insulator 354, and the like.
  • the insulator silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide or resin having pores, or the like can be used.
  • the insulator may be silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or silicon oxide having pores.
  • silicon oxide and silicon oxide nitride are thermally stable, they can be combined with a resin to form a laminated structure that is thermally stable and has a low relative permittivity.
  • the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic, and the like.
  • a transistor using an oxide semiconductor can stabilize the electrical characteristics of the transistor by surrounding it with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen. Therefore, as the insulator 214, the insulator 211, the insulator 212, the insulator 350, the insulator 324, and the like, an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen may be used.
  • Examples of the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. Insulators containing, lanthanum, neodymium, hafnium or tantalum may be used in single layers or laminates.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide or Metal oxides such as tantalum oxide, silicon nitride oxide, silicon nitride and the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, and indium.
  • a material containing one or more metal elements selected from ruthenium and the like can be used.
  • a semiconductor having high electric conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, and silicide such as nickel silicide may be used.
  • the conductor 328, the conductor 330, the conductor 356, the conductor 218, the conductor 246 and the like include a metal material, an alloy material, a metal nitride material, a metal oxide material and the like formed of the above materials.
  • a metal material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor. In that case, it is preferable to provide an insulator having a barrier property between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.
  • an insulator 241 between the insulator 224 and the insulator 280 having excess oxygen and the conductor 240 it is preferable to provide an insulator 241 between the insulator 224 and the insulator 280 having excess oxygen and the conductor 240.
  • the insulator 241 in contact with the insulator 222, the insulator 272, the insulator 273, the insulator 282, the insulator 283, and the insulator 284, the insulator 224 and the transistor 200 have a barrier property. It can be sealed with an insulator.
  • the insulator 241 it is possible to suppress the excess oxygen contained in the insulator 224 and the insulator 280 from being absorbed by the conductor 240. Further, by having the insulator 241, it is possible to suppress the diffusion of hydrogen, which is an impurity, to the transistor 200 via the conductor 240.
  • an insulating material having a function of suppressing the diffusion of impurities such as water and hydrogen and oxygen it is preferable to use silicon nitride, silicon nitride oxide, aluminum oxide or hafnium oxide.
  • silicon nitride is preferable because it has a high blocking property against hydrogen.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide or tantalum oxide can be used.
  • the transistor 200 is sealed with an insulator 211, an insulator 212, an insulator 214, an insulator 282, an insulator 283, and an insulator 284. With such a configuration, it is possible to reduce the mixing of hydrogen contained in the insulator 274 or the like into the insulator 280 or the like.
  • the conductor 240 penetrates through the insulator 284, the insulator 283, and the insulator 282, and the conductor 218 penetrates through the insulator 214, the insulator 212, and the insulator 211.
  • the insulator 241 is provided in contact with the conductor 240. Thereby, the hydrogen mixed in the insulator 211, the insulator 212, the insulator 214, the insulator 282, the insulator 283, and the insulator 284 via the conductor 240 and the conductor 218 can be reduced. ..
  • the transistor 200 is more reliably sealed by the insulator 211, the insulator 212, the insulator 214, the insulator 282, the insulator 283, the insulator 284, and the insulator 241 and is included in the insulator 274 and the like. It is possible to reduce the mixing of impurities such as hydrogen from the outside.
  • the insulator 216, the insulator 224, the insulator 280, the insulator 250, and the insulator 274 are preferably formed by a film forming method using a gas in which hydrogen atoms have been reduced or removed. Thereby, the hydrogen concentration of the insulator 216, the insulator 224, the insulator 280, the insulator 250, and the insulator 274 can be reduced.
  • the hydrogen concentration of the silicon-based insulating film in the vicinity of the transistor 200 can be reduced, and the hydrogen concentration of the oxide 230 can be reduced.
  • a dicing line (sometimes called a scribing line, a dividing line, or a cutting line) provided when a plurality of semiconductor devices are taken out in a chip shape by dividing a large-area substrate into semiconductor elements is an insulator. It is preferable to design so that the 283 and the insulator 211 are in contact with each other and overlap with the region where the capacitance element 201 is not formed.
  • a dividing method for example, there is a case where a groove (dicing line) for dividing a semiconductor element is first formed on a substrate, then the dicing line is cut, and the semiconductor device is divided (divided) into a plurality of semiconductor devices.
  • the storage device to which the memory device (hereinafter, may be referred to as a memory cell) according to one aspect of the present invention is applied using FIGS. 32A, 32B, and 33A to 33C.
  • the memory cell has an OS transistor and a capacitive element.
  • the OS memory device is a storage device having at least a capacitance element and an OS transistor that controls charging / discharging of the capacitance element. Since the off-current of the OS transistor is extremely small, the OS memory device has excellent data retention characteristics and can function as a non-volatile memory. Further, as shown in the above embodiment, since the OS transistor is sealed with a barrier insulating film having a barrier property against hydrogen, variation in the electrical characteristics of the OS memory device is suppressed and reliability is improved. be able to.
  • FIG. 32A shows a configuration example of the OS memory device.
  • the storage device 1400 has a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 includes, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging the wiring.
  • the sense amplifier has a function of amplifying a data signal read from a memory cell.
  • the wiring is the wiring connected to the memory cell of the memory cell array 1470, and will be described in detail later.
  • the amplified data signal is output to the outside of the storage device 1400 as a data signal RDATA via the output circuit 1440.
  • the row circuit 1420 has, for example, a row decoder, a word line driver circuit, and the like, and can select the row to be accessed.
  • a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 are supplied to the storage device 1400 from the outside as power supply voltages. Further, a control signal (CE, WE, RE), an address signal ADDR, and a data signal WDATA are input to the storage device 1400 from the outside.
  • the address signal ADDR is input to the row decoder and column decoder, and the data signal WDATA is input to the write circuit.
  • the control logic circuit 1460 processes control signals (CE, WE, RE) input from the outside to generate control signals for row decoders and column decoders.
  • the control signal CE is a chip enable signal
  • the control signal WE is a write enable signal
  • the control signal RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and other control signals may be input as needed.
  • the memory cell array 1470 has a plurality of memory cell MCs arranged in a matrix and a plurality of wirings.
  • the number of wires connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cell MC, the number of memory cell MCs in a row, and the like. Further, the number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cell MC, the number of memory cell MCs in one row, and the like.
  • FIG. 32A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane
  • the present embodiment is not limited to this.
  • the memory cell array 1470 may be provided so as to overlap a part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap under the memory cell array 1470.
  • FIGS. 33A to 33C An example of a memory cell configuration applicable to the above-mentioned memory cell MC will be described with reference to FIGS. 33A to 33C.
  • [DOSRAM] 33A to 33C show an example of a circuit configuration of a memory cell of a DRAM (Dynamic Random Access Memory).
  • a DRAM using a 1OS transistor and a 1-capacity element type memory cell may be referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • the memory cell 1471 shown in FIG. 33A has a transistor M1 and a capacitive element CA.
  • the transistor M1 has a gate (sometimes called a top gate) and a back gate.
  • the first terminal of the transistor M1 is connected to the first terminal of the capacitive element CA, the second terminal of the transistor M1 is connected to the wiring BIL, the gate of the transistor M1 is connected to the wiring WOL, and the back gate of the transistor M1. Is connected to the wiring BGL.
  • the second terminal of the capacitive element CA is connected to the wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as wiring for applying a predetermined potential to the second terminal of the capacitive element CA. It is preferable to apply a low potential to the wiring CAL when writing and reading data.
  • the wiring BGL functions as wiring for applying a potential to the back gate of the transistor M1.
  • the threshold voltage of the transistor M1 can be controlled by applying an arbitrary potential to the wiring BGL.
  • the memory cell 1471 shown in FIG. 33A corresponds to the memory device 202 shown in the above embodiment. That is, the transistor M1 corresponds to the transistor 200, and the capacitive element CA corresponds to the capacitive element 201.
  • the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed.
  • the back gate of the transistor M1 may be connected to the wiring WOL instead of the wiring BGL.
  • the memory cell MC may be a memory cell composed of a transistor having a single gate structure, that is, a transistor M1 having no back gate, as in the memory cell 1473 shown in FIG. 33C.
  • a transistor 200 can be used as the transistor M1 and a capacitance element 201 can be used as the capacitance element CA.
  • an OS transistor as the transistor M1
  • the leakage current of the transistor M1 can be made very small. That is, since the written data can be held by the transistor M1 for a long time, the frequency of refreshing the memory cells can be reduced. Alternatively, the memory cell refresh operation can be eliminated. Further, since the leak current is very small, multi-valued data or analog data can be held in the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • the bit line can be shortened. As a result, the bit line capacity is reduced, and the holding capacity of the memory cell can be reduced.
  • the configurations of the peripheral circuit 1411, the memory cell array 1470, and the like shown in the present embodiment are not limited to the above.
  • the arrangement or function of these circuits and the wiring, circuit elements, etc. connected to the circuits may be changed, deleted, or added as necessary.
  • FIG. 34 shows various storage devices for each layer.
  • a storage device located in the upper layer is required to have a faster access speed, and a storage device located in the lower layer is required to have a larger storage capacity and a higher recording density.
  • FIG. 34 shows, in order from the top layer, a memory, a SRAM (Static Random Access Memory), a DRAM, and a 3D NAND memory, which are mixedly loaded as registers in an arithmetic processing unit such as a CPU.
  • SRAM Static Random Access Memory
  • DRAM Dynamic RAM
  • 3D NAND memory which are mixedly loaded as registers in an arithmetic processing unit such as a CPU.
  • the memory that is mixedly loaded as a register in an arithmetic processing unit such as a CPU is used for temporary storage of arithmetic results, and therefore is frequently accessed from the arithmetic processing unit. Therefore, an operation speed faster than the storage capacity is required.
  • the register also has a function of holding setting information of the arithmetic processing unit.
  • SRAM is used, for example, for cache.
  • the cache has a function of duplicating and holding a part of the information held in the main memory. By replicating frequently used data to the cache, the access speed to the data can be increased.
  • DRAM is used, for example, in main memory.
  • the main memory has a function of holding programs and data read from the storage.
  • the recording density of the DRAM is approximately 0.1 to 0.3 Gbit / mm 2 .
  • the 3D NAND memory is used, for example, for storage.
  • the storage has a function of holding data that needs to be stored for a long period of time and various programs used in the arithmetic processing unit. Therefore, the storage is required to have a large storage capacity and a high recording density rather than the operating speed.
  • the recording density of the storage device used for storage is approximately 0.6 to 6.0 Gbit / mm 2 .
  • the storage device of one aspect of the present invention has a high operating speed and can retain data for a long period of time.
  • the storage device of one aspect of the present invention can be suitably used as a storage device located in the boundary area 901 including both the layer in which the cache is located and the layer in which the main memory is located.
  • the storage device of one aspect of the present invention can be suitably used as a storage device located in the boundary area 902 including both the layer in which the main memory is located and the layer in which the storage is located.
  • FIGS. 35A and 35B An example of a chip 1200 on which the semiconductor device of the present invention is mounted is shown with reference to FIGS. 35A and 35B.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • a technique for integrating a plurality of circuits (systems) on one chip in this way may be referred to as a system on chip (SoC).
  • SoC system on chip
  • the chip 1200 includes a CPU 1211, GPU 1212, one or more analog arithmetic units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, and the like.
  • a bump (not shown) is provided on the chip 1200, and as shown in FIG. 35B, the chip 1200 is connected to the first surface of a printed circuit board (Printed Circuit Board: PCB) 1201. Further, a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201 and are connected to the motherboard 1203.
  • PCB printed Circuit Board
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221 and a flash memory 1222.
  • a storage device such as a DRAM 1221 and a flash memory 1222.
  • the DOSRAM shown in the previous embodiment can be used for the DRAM 1221.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided on the chip 1200. NOSRAM or DOSRAM can be used as the memory.
  • GPU1212 is suitable for parallel calculation of a large amount of data, and can be used for image processing and product-sum calculation. By providing the GPU 1212 with an image processing circuit or a product-sum calculation circuit using the oxide semiconductor of the present invention, it is possible to execute the image processing and the product-sum calculation with low power consumption.
  • the wiring between the CPU 1211 and the GPU 1212 can be shortened, the data transfer from the CPU 1211 to the GPU 1212, the data transfer between the memories of the CPU 1211 and the GPU 1212, and the GPU 1212. After the calculation in, the calculation result can be transferred from the GPU 1212 to the CPU 1211 at high speed.
  • the analog arithmetic unit 1213 has one or both of an A / D (analog / digital) conversion circuit and a D / A (digital / analog) conversion circuit. Further, the product-sum calculation circuit may be provided in the analog calculation unit 1213.
  • the memory controller 1214 has a circuit that functions as a controller of the DRAM 1221 and a circuit that functions as an interface of the flash memory 1222.
  • the interface 1215 has an interface circuit with an externally connected device such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller refers to a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface High-Definition Multimedia Interface
  • the network circuit 1216 has a network circuit such as a LAN (Local Area Network). It may also have a circuit for network security.
  • LAN Local Area Network
  • the above circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, it is not necessary to increase the manufacturing process, and the chip 1200 can be manufactured at low cost.
  • the PCB 1201, the DRAM 1221 provided with the chip 1200 having the GPU 1212, and the motherboard 1203 provided with the flash memory 1222 can be referred to as the GPU module 1204.
  • the GPU module 1204 Since the GPU module 1204 has a chip 1200 using SoC technology, the size can be reduced. In addition, since it has high image processing capability, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (take-out) game machines.
  • a deep neural network (DNN), a convolutional neural network (CNN), a recurrent neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), and a deep belief network (DEM) are provided by a product-sum calculation circuit using GPU1212. Since a method such as DBN) can be executed, the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module.
  • the present embodiment shows an example of an electronic component and an electronic device in which the storage device and the like shown in the above embodiment are incorporated.
  • FIG. 36A shows a perspective view of the electronic component 700 and the substrate on which the electronic component 700 is mounted (mounting substrate 704).
  • the electronic component 700 shown in FIG. 36A has a storage device 720 in the mold 711. In FIG. 36A, a part is omitted in order to show the inside of the electronic component 700.
  • the electronic component 700 has a land 712 on the outside of the mold 711. The land 712 is electrically connected to the electrode pad 713, and the electrode pad 713 is electrically connected to the storage device 720 by a wire 714.
  • the electronic component 700 is mounted on, for example, the printed circuit board 702. A plurality of such electronic components are combined and each is electrically connected on the printed circuit board 702 to complete the mounting board 704.
  • the storage device 720 has a drive circuit layer 721 and a storage circuit layer 722.
  • FIG. 36B shows a perspective view of the electronic component 730.
  • the electronic component 730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • the electronic component 730 is provided with an interposer 731 on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of storage devices 720 are provided on the interposer 731.
  • the electronic component 730 shows an example in which the storage device 720 is used as a wideband memory (HBM: High Bandwidth Memory). Further, as the semiconductor device 735, an integrated circuit (semiconductor device) such as a CPU, GPU, or FPGA can be used.
  • HBM High Bandwidth Memory
  • the package substrate 732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 731 has a function of electrically connecting the integrated circuit provided on the interposer 731 to the electrode provided on the package substrate 732.
  • the interposer may be referred to as a "rewiring board” or an "intermediate board”.
  • a through electrode may be provided on the interposer 731, and the integrated circuit and the package substrate 732 may be electrically connected using the through electrode.
  • TSV Three Silicon Via
  • interposer 731 It is preferable to use a silicon interposer as the interposer 731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer on which the HBM is mounted.
  • the reliability is unlikely to decrease due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided so as to be overlapped with the electronic component 730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 731 are the same.
  • the heights of the storage device 720 and the semiconductor device 735 are the same.
  • an electrode 733 may be provided on the bottom of the package substrate 732.
  • FIG. 36B shows an example in which the electrode 733 is formed of solder balls. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be realized. Further, the electrode 733 may be formed of a conductive pin. PGA (Pin Grid Array) mounting can be realized by providing conductive pins in a matrix on the bottom of the package substrate 732.
  • the electronic component 730 is not limited to BGA and PGA, and can be mounted on other substrates by using various mounting methods. For example, SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), or QFN (QuadNeged) method using QFN be able to.
  • SPGA Stablgered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadadNeged
  • the semiconductor device shown in the above embodiment is, for example, a storage device for various electronic devices (for example, information terminals, computers, smartphones, electronic book terminals, digital cameras (including video cameras), recording / playback devices, navigation systems, etc.).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device shown in the above embodiment is applied to various removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • 37A to 37E schematically show some configuration examples of the removable storage device.
  • the semiconductor device shown in the above embodiment is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 37A is a schematic diagram of the USB memory.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a board 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device shown in the previous embodiment can be incorporated into the memory chip 1105 or the like.
  • FIG. 37B is a schematic view of the appearance of the SD card
  • FIG. 37C is a schematic view of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111 and a connector 1112 and a substrate 1113.
  • the substrate 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip having a wireless communication function may be provided on the substrate 1113.
  • data on the memory chip 1114 can be read and written by wireless communication between the host device and the SD card 1110.
  • the semiconductor device shown in the previous embodiment can be incorporated into the memory chip 1114 or the like.
  • FIG. 37D is a schematic view of the appearance of the SSD
  • FIG. 37E is a schematic view of the internal structure of the SSD.
  • the SSD 1150 has a housing 1151, a connector 1152, and a substrate 1153.
  • the substrate 1153 is housed in the housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device shown in the previous embodiment can be incorporated into the memory chip 1154 or the like.
  • the semiconductor device according to one aspect of the present invention can be used for a processor such as a CPU or GPU, or a chip.
  • 38A to 38H show specific examples of an electronic device including a processor such as a CPU or GPU or a chip according to one aspect of the present invention.
  • the GPU or chip according to one aspect of the present invention can be mounted on various electronic devices.
  • electronic devices include relatively large screens such as television devices, monitors for desktop or notebook information terminals, digital signage (electronic signage), and large game machines such as pachinko machines.
  • electronic devices equipped with, digital cameras, digital video cameras, digital photo frames, electronic book terminals, mobile phones, portable game machines, portable information terminals, sound reproduction devices, and the like can be mentioned.
  • artificial intelligence can be mounted on the electronic device.
  • the electronic device of one aspect of the present invention may have an antenna.
  • the display unit can display images, information, and the like.
  • the antenna may be used for non-contact power transmission.
  • the electronic device of one aspect of the present invention includes sensors (force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, It may have a sensor that includes the ability to measure voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared light).
  • the electronic device of one aspect of the present invention can have various functions. For example, a function to display various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, a function to execute various software (programs), wireless communication. It can have a function, a function of reading a program or data recorded on a recording medium, and the like. 38A to 38H show examples of electronic devices.
  • FIG. 38A illustrates a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5100 has a housing 5101 and a display unit 5102, and as an input interface, a touch panel is provided in the display unit 5102 and buttons are provided in the housing 5101.
  • the information terminal 5100 can execute an application using artificial intelligence by applying the chip of one aspect of the present invention.
  • Examples of the application using artificial intelligence include an application that recognizes a conversation and displays the conversation content on the display unit 5102, and recognizes characters and figures input by the user on the touch panel provided in the display unit 5102.
  • Examples include an application displayed on the display unit 5102, an application for performing biometric authentication such as a fingerprint and a voice print, and the like.
  • FIG. 38B shows a notebook type information terminal 5200.
  • the notebook-type information terminal 5200 includes a main body 5201 of the information terminal, a display unit 5202, and a keyboard 5203.
  • the notebook-type information terminal 5200 can execute an application using artificial intelligence by applying the chip of one aspect of the present invention.
  • applications using artificial intelligence include design support software, text correction software, and menu automatic generation software. Further, by using the notebook type information terminal 5200, it is possible to develop a new artificial intelligence.
  • smartphones and notebook information terminals are shown as examples of electronic devices in FIGS. 38A and 38B, respectively, information terminals other than smartphones and notebook information terminals can be applied.
  • Examples of information terminals other than smartphones and notebook-type information terminals include PDAs (Personal Digital Assistants), desktop-type information terminals, workstations, and the like.
  • FIG. 38C shows a portable game machine 5300, which is an example of a game machine.
  • the portable game machine 5300 has a housing 5301, a housing 5302, a housing 5303, a display unit 5304, a connection unit 5305, an operation key 5306, and the like.
  • the housing 5302 and the housing 5303 can be removed from the housing 5301.
  • the connection unit 5305 provided in the housing 5301 to another housing (not shown)
  • the video output to the display unit 5304 can be output to another video device (not shown). it can.
  • the housing 5302 and the housing 5303 can each function as operation units. This allows a plurality of players to play the game at the same time.
  • the chips shown in the previous embodiment can be incorporated into the chips provided on the substrates of the housing 5301, the housing 5302, and the housing 5303.
  • FIG. 38D shows a stationary game machine 5400, which is an example of a game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or by wire.
  • a low power consumption game machine can be realized by applying the GPU or chip of one aspect of the present invention to a game machine such as a portable game machine 5300 or a stationary game machine 5400. Further, since the heat generation from the circuit can be reduced by reducing the power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • the portable game machine 5300 having artificial intelligence can be realized.
  • expressions such as the progress of the game, the behavior of creatures appearing in the game, and the phenomena that occur in the game are determined by the program that the game has, but by applying artificial intelligence to the handheld game machine 5300.
  • Expressions that are not limited to game programs are possible. For example, it is possible to express questions from the player, the progress of the game, the time, and the behavior of the characters appearing in the game.
  • the game player can be constructed anthropomorphically by artificial intelligence. Therefore, by setting the opponent as a game player by artificial intelligence, even one player can play the game. You can play the game.
  • FIGS. 38C and 38D a portable game machine and a stationary game machine are illustrated as examples of the game machine, but the game machine to which the GPU or chip of one aspect of the present invention is applied is not limited to this.
  • Examples of the game machine to which the GPU or chip of one aspect of the present invention is applied include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a throwing machine for batting practice installed in a sports facility, and the like. Can be mentioned.
  • the GPU or chip of one aspect of the present invention can be applied to a large computer.
  • FIG. 38E is a diagram showing a supercomputer 5500, which is an example of a large computer.
  • FIG. 38F is a diagram showing a rack-mounted computer 5502 included in the supercomputer 5500.
  • the supercomputer 5500 has a rack 5501 and a plurality of rack mount type computers 5502.
  • the plurality of computers 5502 are stored in the rack 5501. Further, the computer 5502 is provided with a plurality of substrates 5504, and the GPU or chip described in the above embodiment can be mounted on the substrate.
  • the supercomputer 5500 is a large computer mainly used for scientific and technological calculations. In scientific and technological calculations, it is necessary to process a huge amount of calculations at high speed, so power consumption is high and the heat generated by the chip is large.
  • the GPU or chip of one aspect of the present invention to the supercomputer 5500, a supercomputer having low power consumption can be realized. Further, since the heat generation from the circuit can be reduced by reducing the power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • a supercomputer is illustrated as an example of a large computer, but the large computer to which the GPU or chip of one aspect of the present invention is applied is not limited to this.
  • Examples of the large computer to which the GPU or chip of one aspect of the present invention is applied include a computer (server) that provides a service, a large general-purpose computer (mainframe), and the like.
  • the GPU or chip of one aspect of the present invention can be applied to a moving vehicle and around the driver's seat of the vehicle.
  • FIG. 38G is a diagram showing the periphery of the windshield in the interior of an automobile, which is an example of a moving body.
  • the display panel 5701 attached to the dashboard, the display panel 5702, the display panel 5703, and the display panel 5704 attached to the pillar are shown.
  • the display panel 5701 to the display panel 5703 can provide various other information by displaying a speedometer, a tachometer, a mileage, a fuel gauge, a gear status, an air conditioner setting, and the like.
  • the display items and layout displayed on the display panel can be appropriately changed according to the user's preference, and the design can be improved.
  • the display panel 5701 to 5703 can also be used as a lighting device.
  • the field of view (blind spot) blocked by the pillars can be complemented. That is, by displaying the image from the image pickup device provided on the outside of the automobile, the blind spot can be supplemented and the safety can be enhanced. In addition, by projecting an image that complements the invisible part, safety confirmation can be performed more naturally and without discomfort.
  • the display panel 5704 can also be used as a lighting device.
  • the GPU or chip of one aspect of the present invention can be applied as a component of artificial intelligence
  • the chip can be used, for example, in an automatic driving system of an automobile.
  • the chip can be used in a system for road guidance, danger prediction, and the like.
  • the display panel 5701 to the display panel 5704 may be configured to display information such as road guidance and danger prediction.
  • moving objects may include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), etc., and the chip of one aspect of the present invention is applied to these moving objects. Therefore, a system using artificial intelligence can be provided.
  • FIG. 38H shows an electric freezer / refrigerator 5800 which is an example of an electric appliance.
  • the electric refrigerator / freezer 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric freezer / refrigerator 5800 having artificial intelligence can be realized.
  • the electric freezer / refrigerator 5800 has a function of automatically generating a menu based on the foodstuffs stored in the electric freezer / refrigerator 5800 and the expiration date of the foodstuffs, and is stored in the electric freezer / refrigerator 5800. It can have a function of automatically adjusting the temperature according to the food.
  • electric refrigerators and freezers have been described as an example of electric appliances
  • other electric appliances include, for example, vacuum cleaners, microwave ovens, microwave ovens, rice cookers, water heaters, IH cookers, water servers, and air conditioners including air conditioners. Examples include washing machines, dryers, and audiovisual equipment.
  • the electronic device described in the present embodiment the function of the electronic device, the application example of artificial intelligence, its effect, etc. can be appropriately combined with the description of other electronic devices.
  • BGL wiring
  • BIL wiring
  • CA capacitive element
  • CAL wiring
  • MC memory cell
  • M1 transistor
  • WOL wiring
  • 200b_2 Transistor

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Abstract

トランジスタ特性のばらつきが少ない半導体装置を提供する。 トランジスタと、第１および第２の導電体と、第１乃至第３の絶縁体と、を有し、トランジスタお よび第１の導電体は、第１の絶縁体の上に配置され、トランジスタは、酸化物半導体を有し、第２ の絶縁体は、トランジスタの上に配置され、第１の導電体は、第２の絶縁体と重畳しない領域を有 し、第３の絶縁体は、第１の導電体、トランジスタ、および第２の絶縁体を覆って配置され、第２ の導電体は、第３の絶縁体上に配置され、少なくとも一部が第１の導電体と重畳する。

Description

半導体装置、および半導体装置の作製方法
　本発明の一態様は、トランジスタ、半導体装置、および電子機器に関する。また、本発明の一態様は、半導体装置の作製方法に関する。また、本発明の一態様は、半導体ウエハ、およびモジュールに関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　近年、半導体装置の開発が進められ、ＬＳＩ、ＣＰＵ、およびメモリが主に用いられている。ＣＰＵは、半導体ウエハから切り離された半導体集積回路（少なくともトランジスタ及びメモリを含む）を有し、接続端子である電極が形成された半導体素子を複数有する。
　ＬＳＩ、ＣＰＵ、またはメモリなどの半導体集積回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
　また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照）。また、例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用して、長期にわたりデータを保持することができる記憶装置などが、開示されている（特許文献２参照）。
　また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。
特開２０１２−２５７１８７号公報 特開２０１１−１５１３８３号公報
　本発明の一態様は、トランジスタ特性のばらつきが少ない半導体装置を提供することを課題の一とする。または、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、高い電気特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。または、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、低消費電力の半導体装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、トランジスタと、第１および第２の導電体と、第１乃至第３の絶縁体と、を有し、トランジスタおよび第１の導電体は、第１の絶縁体の上に配置され、トランジスタは、酸化物半導体を有し、第２の絶縁体は、トランジスタの上に配置され、第１の導電体は、第２の絶縁体と重畳しない領域を有し、第３の絶縁体は、第１の導電体、トランジスタ、および第２の絶縁体を覆って配置され、第２の導電体は、第３の絶縁体上に配置され、少なくとも一部が第１の導電体と重畳する、半導体装置である。
　また、本発明の他の一態様は、第１および第２の酸化物と、第１乃至第６の導電体と、第１乃至第６の絶縁体と、を有し、第１の導電体は、第１の絶縁体上に配置され、第２の絶縁体は、第１の導電体上に配置され、第１の酸化物は、第２の絶縁体上に配置され、第２の導電体および第３の導電体は、第１の酸化物上に配置され、第３の絶縁体は、第２の導電体および第３の導電体の上に配置され、第２の酸化物は、第１の酸化物上で、第２の導電体と第３の導電体の間に配置され、第４の絶縁体は、第２の酸化物の上に配置され、第４の導電体は、第４の絶縁体の上に配置され、第５の導電体は、第１の絶縁体の上に配置され、第３の絶縁体と重畳しない領域を有し、第５の絶縁体は、第２の絶縁体、第３の絶縁体、および第５の導電体を覆って配置され、第６の導電体は、第５の絶縁体上に配置され、少なくとも一部が第５の導電体と重畳する、半導体装置である。
　上記において、第５の絶縁体は、第２の絶縁体、第３の絶縁体、および第５の導電体と重ならない領域で、第１の絶縁体に接し、第６の導電体の少なくとも一部は、第５の絶縁体が第１の絶縁体に接する領域と重なることが好ましい。また、上記において、第６の導電体の上面の高さと、第５の絶縁体の第２の絶縁体と重なる領域の上面の高さと、が概略一致することが好ましい。
　上記において、第５の絶縁体は、第３の絶縁体の側面、第２の絶縁体の側面、第５の導電体の上面および側面に接することが好ましい。また、上記において、第１の絶縁体および第５の絶縁体は、シリコンを含む窒化物であることが好ましい。また、上記において、第５の絶縁体は積層構造であることが好ましい。
　上記において、第３の絶縁体の上面の高さ、第２の酸化物の上面の高さ、第４の絶縁体の上面の高さ、および第４の導電体の上面の高さが概略一致することが好ましい。
　上記において、第５の導電体の少なくとも一部が、第３の絶縁体と重畳することが好ましい。
　上記において、第１の導電体と第５の導電体が島状に一体化している、ことが好ましい。
　上記において、第５の導電体は、第３の絶縁体と重畳せず、第５の絶縁体は、第５の導電体の一方の側面に接し、且つ当該一方の側面に対向する側面に接することが好ましい。
　上記において、第３の導電体は、第６の導電体と電気的に接続されることが好ましい。
　上記において、第２の絶縁体および第１の酸化物に、第５の導電体に達する開口が形成され、第３の導電体は、当該開口を介して、第５の導電体に接することが好ましい。
　本発明の一態様により、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、高い電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オン電流が大きい半導体装置を提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、低消費電力の半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａは本発明の一態様である半導体装置の上面図である。図１Ｂは本発明の一態様である半導体装置の断面図である。
図２Ａおよび図２Ｂは本発明の一態様である半導体装置の断面図である。
図３Ａは本発明の一態様である半導体装置の上面図である。図３Ｂは本発明の一態様である半導体装置の断面図である。
図４ＡはＩＧＺＯの結晶構造の分類を説明する図である。図４ＢはＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図４ＣはＣＡＡＣ−ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図５Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図５Ｂは本発明の一態様である半導体装置の作製方法を示す断面図である。
図６Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図６Ｂは本発明の一態様である半導体装置の作製方法を示す断面図である。
図７Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図７Ｂは本発明の一態様である半導体装置の作製方法を示す断面図である。
図８Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図８Ｂは本発明の一態様である半導体装置の作製方法を示す断面図である。
図９Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図９Ｂは本発明の一態様である半導体装置の作製方法を示す断面図である。
図１０Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１０Ｂは本発明の一態様である半導体装置の作製方法を示す断面図である。
図１１Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１１Ｂは本発明の一態様である半導体装置の作製方法を示す断面図である。
図１２Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１２Ｂは本発明の一態様である半導体装置の作製方法を示す断面図である。
図１３Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１３Ｂは本発明の一態様である半導体装置の作製方法を示す断面図である。
図１４Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１４Ｂは本発明の一態様である半導体装置の作製方法を示す断面図である。
図１５Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１５Ｂ本発明の一態様である半導体装置の作製方法を示す断面図である。
図１６Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１６Ｂは本発明の一態様である半導体装置の作製方法を示す断面図である。
図１７Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１７Ｂは本発明の一態様である半導体装置の作製方法を示す断面図である。
図１８Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１８Ｂは本発明の一態様である半導体装置の作製方法を示す断面図である。
図１９Ａは本発明の一態様である半導体装置の作製方法を示す上面図である。図１９Ｂは本発明の一態様である半導体装置の作製方法を示す断面図である。
図２０Ａは本発明の一態様である半導体装置の上面図である。図２０Ｂは本発明の一態様である半導体装置の断面図である。
図２１Ａは本発明の一態様である半導体装置の上面図である。図２１Ｂは本発明の一態様である半導体装置の断面図である。
図２２Ａは本発明の一態様である半導体装置の上面図である。図２２Ｂは本発明の一態様である半導体装置の断面図である。
図２３Ａおよび図２３Ｂは本発明の一態様である半導体装置の断面図である。
図２４Ａは本発明の一態様である半導体装置の上面図である。図２４Ｂは本発明の一態様である半導体装置の断面図である。
図２５Ａおよび図２５Ｂは本発明の一態様である半導体装置の断面図である。
図２６Ａは本発明の一態様である半導体装置の上面図である。図２６Ｂは本発明の一態様である半導体装置の断面図である。
図２７Ａおよび図２７Ｂは本発明の一態様である半導体装置の断面図である。
図２８は本発明の一態様である半導体装置の断面図である。
図２９は本発明の一態様である半導体装置の断面図である。
図３０は本発明の一態様である半導体装置の断面図である。
図３１は本発明の一態様に係る記憶装置の構成を示す断面図である。
図３２Ａは本発明の一態様に係る記憶装置の構成例を示すブロック図である。図３２Ｂは本発明の一態様に係る記憶装置の構成例を示すブロック図である。
図３３Ａ乃至図３３Ｃは本発明の一態様に係る記憶装置の構成例を示す回路図である。
図３４は各種の記憶装置を階層ごとに示す図である。
図３５Ａおよび図３５Ｂは本発明の一態様に係る半導体装置の模式図である。
図３６Ａおよび図３６Ｂは電子部品の一例を説明する図である。
図３７Ａ乃至図３７Ｅは本発明の一態様に係る記憶装置の模式図である。
図３８Ａ乃至図３８Ｈは本発明の一態様に係る電子機器を示す図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、チャネル長方向を基準として垂直方向のチャネル形成領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）が形成される場合がある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多い物質である。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い物質である。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりのドレイン電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
（実施の形態１）
　本実施の形態では、図１乃至図３０を用いて、本発明の一態様に係るメモリデバイス２０２を有する半導体装置の一例、およびその作製方法について説明する。
＜半導体装置の構成例＞
　図１Ａ、図１Ｂ、図２Ａ、および図２Ｂを用いて、トランジスタ２００、および容量素子２０１を有するメモリデバイス２０２の構成を説明する。図１Ａは、メモリデバイス２０２の上面図である。また、図１Ｂ、図２Ａ、および図２Ｂは、メモリデバイス２０２の断面図である。ここで、図１Ｂは、図１ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図２Ａは、図１ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図２Ｂは、図１ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図１Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　本発明の一態様の半導体装置は、基板（図示せず）上の絶縁体２１１と、絶縁体２１１上の絶縁体２１２と、絶縁体２１２上の絶縁体２１４と、絶縁体２１４上のトランジスタ２００および容量素子２０１と、トランジスタ２００上の絶縁体２８０と、絶縁体２８０上の絶縁体２８２と、絶縁体２８２上の絶縁体２８３と、絶縁体２８３上の絶縁体２８４と、絶縁体２８４上の絶縁体２７４と、を有する。トランジスタ２００は、酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃ、および酸化物２３０ｄ）を含む。絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶縁体２８４、および絶縁体２７４は層間膜として機能する。また、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、導電体２４０ｂ、および導電体２４０ｃ）を有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、絶縁体２４１ｂ、および絶縁体２４１ｃ）が設けられる。また、絶縁体２７４上および導電体２４０上には、導電体２４０と電気的に接続し、配線として機能する導電体２４６（導電体２４６ａおよび導電体２４６ｂ）が設けられる。また、導電体２４６上および絶縁体２７４上には、絶縁体２８６が設けられる。
　トランジスタ２００は、絶縁体２１４上の絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体２０５（導電体２０５ａおよび導電体２０５ｂ）と、絶縁体２１６上および導電体２０５上の絶縁体２２２と、絶縁体２２２上の絶縁体２２４と、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の、酸化物２４３（酸化物２４３ａおよび酸化物２４３ｂ）および酸化物２３０ｃと、酸化物２４３ａ上の導電体２４２ａと、酸化物２４３ｂ上の導電体２４２ｂと、酸化物２３０ｃ上の酸化物２３０ｄと、酸化物２３０ｄ上の絶縁体２５０と、絶縁体２５０上に位置し、酸化物２３０ｃと重なる導電体２６０（導電体２６０ａおよび導電体２６０ｂ）と、絶縁体２２４の上面の一部、酸化物２３０ａの側面の一部、酸化物２３０ｂの側面の一部、酸化物２４３ａの側面、酸化物２４３ｂの側面、導電体２４２ａの側面、導電体２４２ａの上面、導電体２４２ｂの側面、および導電体２４２ｂの上面とそれぞれ接する絶縁体２７２と、絶縁体２７２上の絶縁体２７３と、を有する。また、絶縁体２８０は、絶縁体２７３上に配置される。また、酸化物２３０ｃは、酸化物２４３ａの側面、酸化物２４３ｂの側面、導電体２４２ａの側面、および導電体２４２ｂの側面とそれぞれ接する。ここで、図１Ｂおよび図２Ａに示すように、導電体２６０の上面の高さは、絶縁体２５０の上面、酸化物２３０ｄの上面、および酸化物２３０ｃの上面の高さと概略一致して配置される。また、絶縁体２８２は、導電体２６０、絶縁体２５０、酸化物２３０ｄ、酸化物２３０ｃ、および絶縁体２８０のそれぞれの上面と接する。また、以下において、導電体２４２ａと導電体２４２ｂをまとめて導電体２４２と呼ぶ場合がある。
　絶縁体２８０、絶縁体２７３、および絶縁体２７２に、酸化物２３０ｂに達する開口が設けられる。ここで、開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を開口部と呼ぶ場合がある。当該開口内に、酸化物２３０ｄ、酸化物２３０ｃ、絶縁体２５０、および導電体２６０が配置されている。また、トランジスタ２００のチャネル長方向において、導電体２４２ａおよび酸化物２４３ａと、導電体２４２ｂおよび酸化物２４３ｂと、の間に導電体２６０、絶縁体２５０、酸化物２３０ｄ、および酸化物２３０ｃが設けられている。絶縁体２５０は、導電体２６０の側面と接する領域と、導電体２６０の底面と接する領域と、を有する。また、酸化物２３０ｂと重なる領域において、酸化物２３０ｃは、酸化物２３０ｂと接する部分と、絶縁体２５０を介して導電体２６０の側面と対向する部分と、絶縁体２５０を介して導電体２６０の底面と重なる部分と、を有する。
　図１Ａおよび図１Ｂに示すように、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２２２、絶縁体２２４、絶縁体２７２、絶縁体２７３、絶縁体２８０、および絶縁体２８２、に絶縁体２１１に達する開口２７０が形成されている。開口２７０はトランジスタ２００を囲むように形成されている。開口２７０の内部の導電体２０６（導電体２０６ａ、および導電体２０６ｂ）と重なる領域に容量素子２０１が形成されている。なお、本明細書等において、開口２７０の中の空間を指して、開口２７０の内部、と記載する場合がある。また、本明細書等において、図１Ａに示す絶縁体２８０のような、上面視において、開口２７０に囲まれた領域を指して、開口２７０で囲まれた領域の内側、と記載する場合がある。
　容量素子２０１は、絶縁体２１４上の導電体２０６と、絶縁体２８２、絶縁体２８０、トランジスタ２００、および導電体２０６を覆っている絶縁体２８３と、絶縁体２８３上の絶縁体２８４と、絶縁体２８４上に配置され、少なくとも一部が導電体２０６と重畳する、導電体２４８と、を有する。ここで、導電体２０６は容量素子２０１の下部電極として機能し、絶縁体２８３および絶縁体２８４は容量素子２０１の誘電体として機能し、導電体２４８は容量素子２０１の上部電極として機能する。つまり、容量素子２０１は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
　導電体２０６は、導電体２０５と同じ層に形成された導電体であり、少なくとも側面が絶縁体２１６に接している。導電体２０６は、絶縁体２２２、絶縁体２２４、および絶縁体２８０などと重畳しない領域を有しており、当該領域は、開口２７０と重畳している。また、図１Ｂに示すように、導電体２０６は、少なくとも一部が絶縁体２２２、絶縁体２２４、および絶縁体２８０と重畳する構成にしてもよい。
　絶縁体２８３は、絶縁体２２２、絶縁体２２４、絶縁体２８０、および導電体２０６と重畳しない領域、つまり、開口２７０の底部において、絶縁体２１１と接する。また、絶縁体２８３は、絶縁体２１１の上面、絶縁体２１２の側面、絶縁体２１４の側面、絶縁体２１６の側面、絶縁体２２２の側面、絶縁体２２４の側面、絶縁体２７２の側面、絶縁体２７３の側面、絶縁体２８０の側面、絶縁体２８２の側面、および絶縁体２８２の上面に接して設けられることが好ましい。また、図１Ｂに示すように、絶縁体２８３は、開口２７０で、導電体２０６の上面および側面と接することが好ましい。ここで、絶縁体２８３は、開口２７０の底面および内壁に接して設けられ、さらに内側に絶縁体２８４が設けられる。
　導電体２４８は、絶縁体２８４のさらに内側に設けられている。つまり、導電体２４８は、開口２７０の内部に埋め込まれるように設けられている。ここで、導電体２４８の少なくとも一部は、絶縁体２８３が絶縁体２１１と接する領域と、重なることが好ましい。また、導電体２４８の上面の高さと、絶縁体２８４の絶縁体２８０と重なる領域の上面の高さが、概略一致することが好ましい。
　図１Ａおよび図１Ｂに示すように、開口２７０の内部で、絶縁体２８３および絶縁体２８４を介して、導電体２０６の上面に導電体２４８が重なる領域と、絶縁体２８３および絶縁体２８４を介して、導電体２０６の側面に導電体２４８が対向する領域に、容量素子２０１が形成される。
　図１Ａ、図１Ｂ、図２Ａ、および図２Ｂに示すように、トランジスタ２００を囲むように形成された開口２７０の内部で、導電体２０６と重畳していない領域では、絶縁体２８３が絶縁体２１１に接している。また、絶縁体２８３は、絶縁体２１２の側面に接している。これにより、酸化物２３０などを含むトランジスタ２００の構成要素、絶縁体２１４、絶縁体２１６、絶縁体２２２、絶縁体２２４、絶縁体２７２、絶縁体２７３、絶縁体２８０、および絶縁体２８２は、絶縁体２８３および絶縁体２８４と、絶縁体２１１および絶縁体２１２とによって、外部から隔離される。別言すると、トランジスタ２００は、絶縁体２８３および絶縁体２８４と絶縁体２１１および絶縁体２１２とで封止された領域内に配置されている。また、トランジスタ２００の上面と下面は、絶縁体２８３の内側にさらに、絶縁体２１４および絶縁体２８２が配置されている。
　ここで、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３および絶縁体２８４は、水素などの不純物を拡散させにくいことが好ましく、例えば、絶縁体２８０または絶縁体２７４より水素などの不純物を拡散させにくいことが好ましい。例えば、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４を、水素および酸素に対する拡散を抑制する機能を有する材料を用いて形成することが好ましい。また、例えば、絶縁体２１４および絶縁体２８２を、水素を捕獲および水素を固着する機能を有する材料を用いて形成することが好ましい。また、代表的には、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４としては、窒化シリコンを用いることができる。また、代表的には、絶縁体２１４および絶縁体２８２としては、酸化アルミニウムを用いることができる。
　このようにトランジスタ２００は、水素などの不純物を拡散させにくい絶縁体によって、封止された領域内に配置されている、ということができる。これにより、トランジスタ２００、絶縁体２８０、絶縁体２１６、および絶縁体２２４などに、水素などの不純物が拡散し、酸化物２３０に不純物が混入するのを低減することができる。
　絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶縁体２８４、および絶縁体２７４の開口の内壁に接して絶縁体２４１ａが設けられ、絶縁体２４１ａの側面に接して導電体２４０ａの第１の導電体が設けられ、さらに内側に導電体２４０ａの第２の導電体が設けられている。また、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶縁体２８４、および絶縁体２７４の開口の内壁に接して絶縁体２４１ｂが設けられ、絶縁体２４１ｂの側面に接して導電体２４０ｂの第１の導電体が設けられ、さらに内側に導電体２４０ｂの第２の導電体が設けられている。また、絶縁体２７４の開口の内壁に接して絶縁体２４１ｃが設けられ、絶縁体２４１ｃの側面に接して導電体２４０ｃの第１の導電体が設けられ、さらに内側に導電体２４０ｃの第２の導電体が設けられている。ここで、導電体２４０の上面の高さと、絶縁体２７４の上面の高さと、は同程度にできる。なお、トランジスタ２００では、導電体２４０の第１の導電体および導電体２４０の第２の導電体を積層しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、または３層以上の積層構造としてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
　トランジスタ２００において、導電体２６０は、第１のゲート（トップゲートともいう）電極として機能し、導電体２０５は、第２のゲート（バックゲートともいう）電極として機能する。また、絶縁体２５０は、第１のゲート絶縁体として機能し、絶縁体２２４は、第２のゲート絶縁体として機能する。また、導電体２４２ａは、ソースまたはドレインの一方として機能し、導電体２４２ｂは、ソースまたはドレインの他方として機能する。また、酸化物２３０の導電体２６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
　トランジスタ２００は、チャネル形成領域を含む酸化物２３０に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、酸化物２３０ｂの上に配置され、少なくとも一部が酸化物２３０ｂに接する酸化物２３０ｃと、酸化物２３０ｃの上に配置された酸化物２３０ｄと、を有することが好ましい。
　また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物２３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物を用いてもよい。
　ここで、酸化物２３０ｂまたは酸化物２３０ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａまたは酸化物２３０ｄに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　このように、酸化物２３０ｂまたは酸化物２３０ｃの下に、酸化物２３０ａを配置することで、酸化物２３０ａよりも下方に形成された構造物からの、酸化物２３０ｂまたは酸化物２３０ｃに対する不純物および酸素の拡散を抑制することができる。
　また、酸化物２３０ｂまたは酸化物２３０ｃの上に、酸化物２３０ｄを配置することで、酸化物２３０ｄよりも上方に形成された構造物からの、酸化物２３０ｂまたは酸化物２３０ｃに対する不純物の拡散を抑制することができる。また、酸化物２３０ｂまたは酸化物２３０ｃの上に、酸化物２３０ｄを配置することで、酸化物２３０ｂまたは酸化物２３０ｃからの酸素の上方拡散を抑制することができる。
　また、酸化物２３０ａ乃至酸化物２３０ｄが、酸素以外に共通の元素を主成分として有することで、酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃ、および酸化物２３０ｄのそれぞれの界面における欠陥準位密度を低くすることができる。このとき、キャリアの主たる経路は、酸化物２３０ｂ、酸化物２３０ｃまたはその近傍、例えば、酸化物２３０ｂと酸化物２３０ｃとの界面になる。酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
　酸化物２３０ｂおよび酸化物２３０ｃは、それぞれ結晶性を有することが好ましい。特に、酸化物２３０ｂおよび酸化物２３０ｃとして、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。また、酸化物２３０ｄが結晶性を有する構成にしてもよい。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物や欠陥（例えば、ＶＯなど）が少ない金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。また、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。
　酸化物２３０（例えば、酸化物２３０ｂ）には、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア濃度を低くする場合、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸化物半導体中にＶＯを形成する場合がある。さらに、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、水素濃度の面内分布がばらつくと、水素濃度の面内分布に従って、トランジスタの電気特性がばらつく恐れがある。また、酸化物半導体中の水素は、熱、電界などのストレスによって移動しやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
　以上より、酸化物半導体を酸化物２３０に用いる場合、酸化物２３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　しかしながら、水素濃度が低減されるように酸化物半導体を形成しても、酸化物半導体と接する、層間膜として機能する絶縁膜などから水素が取り込まれる恐れがある。例えば、層間膜として機能する絶縁膜を成膜する場合、成膜時に反応性の高い水素（例えば、水素ラジカル等）が大量に発生し、層間膜として機能する絶縁膜に大量の水素が取り込まれる場合がある。層間膜として機能する絶縁膜に取り込まれた大量の水素の一部は、トランジスタ２００作製工程中の加熱処理等により、ビアとして機能する導電体２４０などを介して酸化物２３０まで拡散するおそれがある。このように、層間膜として機能する絶縁膜に含まれる水素に起因して、酸化物半導体中の水素濃度が高くなる恐れがある。
　これに対して、本実施の形態に示す、絶縁体２８０を含むトランジスタ２００を、水素を拡散させにくい絶縁膜（絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４など）で封止することで、絶縁体２８０およびトランジスタ２００に水素が混入するのを抑制する。絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有する。このような絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４が、トランジスタ２００と絶縁体２８０を含むブロックと、絶縁体２７４などの層間膜との間に形成されていることで、層間膜に含まれる水素がトランジスタ２００と絶縁体２８０を含むブロックに混入するのを抑制することができる。よって、導電体２４２または酸化物２３０などに拡散する水素の量を低減することができる。
　このようにトランジスタ２００および絶縁体２８０を含むブロックを、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４で封止することで、酸化物２３０中の水素濃度を低減することができる。例えば、酸化物２３０ｂの二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることができる。水素などの不純物が十分に低減された酸化物２３０をトランジスタ２００のチャネル形成領域に用いることで、ノーマリーオフ特性にすることができ、安定した電気特性を有するとともに、信頼性を向上させることができる。また、トランジスタ２００への水素の拡散を抑制することで、水素濃度の面内分布に伴うトランジスタの電気特性のばらつきを抑制することができる。
　さらに、上記の封止構造を有するトランジスタ２００の作製工程に対して、容量素子２０１は、追加のマスクを用いることなく作製することができる。言い換えると、容量素子２０１の作製工程の一部を、トランジスタ２００の作製工程の一部で兼用することができる。よって、本発明の一態様に係るメモリデバイス２０２は、生産性良く作製することができる。
　以上のような構成にすることで、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、高い電気特性を有する半導体装置を提供することができる。または、生産性の高い半導体装置を提供することができる。
　また、トランジスタのチャネル長方向の断面図において、酸化物２３０ｂに溝部を設け、当該溝部に、酸化物２３０ｃを埋め込むことが好ましい。このとき、酸化物２３０ｃは、当該溝部の内壁（側壁および底面）を覆うように配置される。また、酸化物２３０ｃの膜厚は、当該溝部の深さと同程度であることが好ましい。
　このような構成にすることで、導電体２６０などを埋め込むための開口を形成する際に、開口の底部にあたる酸化物２３０ｂの表面に損傷領域が形成されても、当該損傷領域を除去することができる。これにより、損傷領域に起因するトランジスタ２００の電気特性の不良を抑制することができる。
　なお、図１Ａ、図１Ｂなどにおいて、導電体２６０などを埋め込む開口の側面が、酸化物２３０ｂの溝部も含めて、酸化物２３０ｂの被形成面に対して概略垂直となっているが、本実施の形態はこれに限られるものではない。例えば、当該開口の底部が緩やかな曲面を有する、Ｕ字型の形状となってもよい。また、例えば、当該開口の側面が酸化物２３０ｂの被形成面に対して傾斜していてもよい。
　また、図２Ａに示すように、トランジスタ２００のチャネル幅方向の断面図において、酸化物２３０ｂの側面と酸化物２３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（そのような形状をラウンド状ともいう）。ここで、図２Ａに示すように、酸化物２３０ｂが酸化物２３０ｃに重なる領域において、酸化物２３０ｂの上面および側面、酸化物２３０ａの側面に接して酸化物２３０ｃが設けられる。
　上記湾曲面での曲率半径は、０ｎｍより大きく、導電体２４２と重なる領域の酸化物２３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、後の工程で形成する絶縁体２５０および導電体２６０の、当該溝部への被覆性を高めることができる。また、上記湾曲面を有さない領域の長さの減少を防ぎ、トランジスタ２００のオン電流、移動度の低下を抑制することができる。したがって、高い電気特性を有する半導体装置を提供することができる。
　酸化物２３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　なお、酸化物２３０ｃをキャリアの主たる経路とするには、酸化物２３０ｃにおいて、主成分である金属元素に対するインジウムの原子数比が、酸化物２３０ｂにおける、主成分である金属元素に対するインジウムの原子数比より大きいことが好ましい。インジウムの含有量が多い金属酸化物をチャネル形成領域に用いることで、トランジスタのオン電流が増大することができる。よって、酸化物２３０ｃにおいて、主成分である金属元素に対するインジウムの原子数比を、酸化物２３０ｂにおける、主成分である金属元素に対するインジウムの原子数比よりも大きくすることで、酸化物２３０ｃをキャリアの主たる経路とすることができる。
　また、酸化物２３０ｃの伝導帯下端は、酸化物２３０ａおよび酸化物２３０ｂの伝導帯下端より真空準位から離れていることが好ましい。言い換えると、酸化物２３０ｃの電子親和力は、酸化物２３０ａおよび酸化物２３０ｂの電子親和力より大きいことが好ましい。このとき、キャリアの主たる経路は酸化物２３０ｃとなる。
　酸化物２３０ｃとして、具体的には、Ｉｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成の金属酸化物、インジウム酸化物などを用いるとよい。
　なお、トランジスタの信頼性を評価するパラメータとして、例えば、トランジスタの＋ＧＢＴ（Ｇａｔｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験で測定されるシフト電圧（Ｖｓｈ）がある。シフト電圧（Ｖｓｈ）は、トランジスタのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）カーブにおいて、カーブ上の傾きが最大である点における接線が、Ｉｄ＝１ｐＡの直線と交差するＶｇで定義される。また、Ｖｓｈの変化量をΔＶｓｈとして表す。
　トランジスタの＋ＧＢＴストレス試験において、ΔＶｓｈは、時間経過に伴い負方向へシフトする場合がある。また、ΔＶｓｈは、−方向（例えば、負方向）に変動するのではなく、負方向と正方向との双方に変動する挙動を示す場合がある。なお、本明細書等において、上記挙動を＋ＧＢＴストレス試験における、ΔＶｓｈのギザギザ挙動と呼称する場合がある。
　酸化物２３０ｃに、元素Ｍを主成分として含まない金属酸化物や、元素Ｍの比率が少ない金属酸化物を用いることで、例えば、ΔＶｓｈを低減し、ΔＶｓｈのギザギザ挙動を抑制し、トランジスタの信頼性の向上を図ることができる。
　また、酸化物２３０ｂおよび酸化物２３０ｃは、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物であることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを抑制できるため、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　また、酸化物２３０ｃとして、ＣＡＡＣ−ＯＳを用いることが好ましく、酸化物２３０ｃが有する結晶のｃ軸が、酸化物２３０ｃの被形成面または上面に概略垂直な方向を向いていることが好ましい。ＣＡＡＣ−ＯＳは、ｃ軸と垂直方向に酸素を移動させやすい性質を有する。したがって、酸化物２３０ｃが有する酸素を、酸化物２３０ｂに効率的に供給することができる。
　また、酸化物２３０ｄは、酸化物２３０ｃに用いられる金属酸化物を構成する金属元素の少なくとも一つを含むことが好ましく、当該金属元素を全て含むことがより好ましい。例えば、酸化物２３０ｃとして、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、またはインジウム酸化物を用い、酸化物２３０ｄとして、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｍ−Ｚｎ酸化物、または元素Ｍの酸化物を用いるとよい。これにより、酸化物２３０ｃと酸化物２３０ｄとの界面における欠陥準位密度を低くすることができる。
　また、酸化物２３０ｄの伝導帯下端が、酸化物２３０ｃの伝導帯下端より真空準位に近いことが好ましい。言い換えると、酸化物２３０ｄの電子親和力は、酸化物２３０ｃの電子親和力より小さいことが好ましい。この場合、酸化物２３０ｄは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を用いることが好ましい。このとき、キャリアの主たる経路は酸化物２３０ｃとなる。
　具体的には、酸化物２３０ｃとして、Ｉｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成の金属酸化物、または、インジウム酸化物を用いればよい。また、酸化物２３０ｄとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、Ｍ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、またはＭ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成の金属酸化物、または、元素Ｍの酸化物を用いればよい。
　また、酸化物２３０ｄは、酸化物２３０ｃより、酸素の拡散または透過を抑制する金属酸化物であることが好ましい。絶縁体２５０と酸化物２３０ｃとの間に酸化物２３０ｄを設けることで、絶縁体２８０に含まれる酸素が、絶縁体２５０に拡散するのを抑制することができる。したがって、酸素は、酸化物２３０ｃを介して、酸化物２３０ｂに効率的に供給することができる。
　また、酸化物２３０ｄに用いる金属酸化物において、主成分である金属元素に対するＩｎの原子数比が、酸化物２３０ｃに用いる金属酸化物における、主成分である金属元素に対するＩｎの原子数比より小さくすることで、Ｉｎが絶縁体２５０側に拡散するのを抑制することができる。絶縁体２５０は、ゲート絶縁体として機能するため、Ｉｎが絶縁体２５０などに混入した場合、トランジスタの特性不良を引き起こす。したがって、酸化物２３０ｃと絶縁体２５０との間に酸化物２３０ｄを設けることで、信頼性の高い半導体装置を提供することが可能となる。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃ、および酸化物２３０ｄの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃ、および酸化物２３０ｄの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、酸化物２３０ｂと酸化物２３０ｃとの界面、および酸化物２３０ｃと酸化物２３０ｄとの界面に形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃ、酸化物２３０ｃと酸化物２３０ｄが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物２３０ａ、酸化物２３０ｃ、および酸化物２３０ｄとして、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｍ−Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物などを用いてもよい。
　具体的には、酸化物２３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｃとして、Ｉｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成の金属酸化物、または、インジウム酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。また、酸化物２３０ｄとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、Ｍ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、またはＭ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成の金属酸化物、または、元素Ｍの酸化物を用いればよい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃ、および酸化物２３０ｄを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、酸化物２３０ｂと酸化物２３０ｃとの界面、および酸化物２３０ｃと酸化物２３０ｄとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は大きいオン電流、および高い周波数特性を得ることができる。
　なお、トランジスタ２００では、酸化物２３０が、酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃ、および酸化物２３０ｄの４層を積層しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ａと酸化物２３０ｂの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層構造、または５層以上の積層構造を用いてもよいし、酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃ、および酸化物２３０ｄのそれぞれが積層構造を有していてもよい。
　絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２７２、絶縁体２７３、絶縁体２８２、絶縁体２８３、絶縁体２８４、および絶縁体２８６は、水、水素などの不純物が、基板側から、または、トランジスタ２００の上方からトランジスタ２００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２７２、絶縁体２７３、絶縁体２８２、絶縁体２８３、絶縁体２８４、および絶縁体２８６は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物を透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素を透過しにくい）絶縁性材料を用いることが好ましい。
　なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、特定の物質の拡散を抑制する機能（その物質の透過性が低いともいう）とする。または、特定の物質を、捕獲および固着する（ゲッタリングともいう）機能とする。
　絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２７２、絶縁体２７３、絶縁体２８２、絶縁体２８３、絶縁体２８４、および絶縁体２８６としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体２１１、絶縁体２１２、絶縁体２８３、絶縁体２８４、および絶縁体２８６として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体２１４、絶縁体２７２、絶縁体２７３、および絶縁体２８２として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体２１１、絶縁体２１２、および絶縁体２１４を介して、基板側からトランジスタ２００側に拡散するのを抑制することができる。または、水、水素などの不純物が絶縁体２８４よりも外側に配置されている絶縁体２７４、導電体２４６などから、トランジスタ２００側に拡散するのを抑制することができる。または、水、水素などの不純物が絶縁体２７３よりも上方に配置されている絶縁体２８０、導電体２４６などからトランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１１、絶縁体２１２、および絶縁体２１４を介して基板側に拡散するのを抑制することができる。この様に、トランジスタ２００を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２７２、絶縁体２７３、絶縁体２８２、絶縁体２８３、および絶縁体２８４で取り囲むことが好ましい。
　また、絶縁体２１１、絶縁体２８４、および絶縁体２８６の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体２１１、絶縁体２８４、および絶縁体２８６の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体２１１、絶縁体２８４、および絶縁体２８６が、導電体２０５、導電体２４２、導電体２６０、または導電体２４６のチャージアップを緩和することができる場合がある。絶縁体２１１、絶縁体２８４、および絶縁体２８６の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
　なお、絶縁体２１１または絶縁体２１２のいずれか一方は、必ずしも設けなくてもよい。また、絶縁体２８３または絶縁体２８４のいずれか一方は、必ずしも設けなくてもよい。例えば、絶縁体２１２、および絶縁体２８４を、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いてＣＶＤ法により成膜する場合、絶縁体２１１、および絶縁体２８３を設けなくてもよい。
　また、図１Ａ、図１Ｂ、図２Ａ、図２Ｂに示すメモリデバイス２０２では、絶縁体２１２に開口２７０を形成しているが、本発明はこれに限られるものではない。例えば、絶縁体２１２に、開口２７０が形成しなくてもよい。この場合、絶縁体２１４より上に開口２７０が形成され、開口２７０の底面が絶縁体２１２になる。よって、絶縁体２８３は、開口２７０の底面において、絶縁体２１２の上面に接する。
　また、トランジスタ２００では、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４のそれぞれを単層として設けているが、本発明はこれに限られるものではない。例えば、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４のそれぞれを２層以上の積層構造としてもよい。
　また、絶縁体２１６および絶縁体２８０は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６および絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
　導電体２０５は、第２のゲート電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより高くし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　また、メモリデバイス２０２のデータを読み出す際に、導電体２０５に、データを保持するときより高い電位を印加して、トランジスタ２００のＶｔｈをより低くすることで、容量素子２０１に保持されたデータに対応する電荷を容易に読み出すことができる。本実施の形態に示すメモリデバイス２０２では、トランジスタ２００の封止構造に合わせて容量素子２０１を形成するので、容量素子２０１の静電容量が小さくなる場合が考えられるが、このようにデータの読み出し時に導電体２０５に印加する電位を高くすることで、メモリデバイス２０２のデータの読み出し速度を十分に高速化できる。
　導電体２０５は、酸化物２３０および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１４または絶縁体２１６に埋め込まれて設けることが好ましい。
　なお、導電体２０５は、図１Ａに示すように、酸化物２３０の導電体２４２ａおよび導電体２４２ｂと重ならない領域よりも、大きいとよい。特に、図２Ａに示すように、導電体２０５は、酸化物２３０のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と導電体２６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体２６０の電界と、第２のゲート電極として機能する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲートおよび第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　なお、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　また、導電体２０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体２０５を複数のトランジスタで共有してもよい。
　なお、トランジスタ２００では、導電体２０５は、導電体２０５ａと導電体２０５ｂとを積層しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層または３層以上の積層構造としてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
　ここで、導電体２０５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体２０５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２０５ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５ａとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体２０５ａは、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムと、チタンまたは窒化チタンとの積層としてもよい。
　また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５ｂを単層としたが、積層構造としてもよく、例えば、チタンまたは窒化チタンと、当該導電性材料との積層としてもよい。
　導電体２０６は、絶縁体２２２、絶縁体２２４、および絶縁体２８０などと重畳しない領域を有しており、当該領域は、開口２７０と重畳している。また、図１Ｂに示すように、導電体２０６の一方の側面は絶縁体２１６に接し、他方の側面は絶縁体２１２および絶縁体２１４の側面と一致する場合がある。
　また、図１Ｂに示すように、導電体２０６は、少なくとも一部が絶縁体２２２、絶縁体２２４、および絶縁体２８０と重畳する構成にしてもよい。このような構成にすることで、導電体２０６と導電体２０５を近接して配置することができる。これにより、メモリデバイス２０２の占有面積を低減し、単位面積当たりの記憶容量を増加させることができる。
　導電体２０６は、導電体２０５と同じ工程で形成されることが好ましい。よって、導電体２０６ａは導電体２０５ａと、導電体２０６ｂは導電体２０５ｂと同様の構成であることが好ましい。導電体２０６は、容量素子２０１の下部電極として機能する。
　なお、導電体２０５および導電体２０６を、開口２７０で囲まれた領域の内側に、島状に設けることにより、トランジスタ２００および導電体２０６の外側で絶縁体２８３が絶縁体２１１に接する。これにより、トランジスタ２００および導電体２０６をより確実に封止することができる。さらに、導電体２６０、絶縁体２５０、酸化物２３０ｃ、および酸化物２３０ｄを、開口２７０で囲まれた領域の内側に、島状に設けることにより、トランジスタ２００および導電体２０６をさらに確実に封止することができる。
　絶縁体２２２および絶縁体２２４は、ゲート絶縁体として機能する。
　絶縁体２２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２は、絶縁体２２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
　絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０から基板側への酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体２２２を設けることで、水素等の不純物が、トランジスタ２００の内側へ拡散することを抑制し、酸化物２３０中の酸素欠損の生成を抑制することができる。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
　または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体２２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。例えば、絶縁体２２４は、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
　絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料、別言すると、過剰酸素領域を有する絶縁体材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物２３０と、を接して加熱処理、マイクロ波処理、またはＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）処理のいずれか一または複数の処理を行っても良い。当該一または複数の処理を行うことで、酸化物２３０中の水または水素を除去することができる。例えば、酸化物２３０において、ＶＯＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物２３０または酸化物２３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体２４２に拡散またはゲッタリングされる場合がある。
　上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物２３０または酸化物２３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ２００の作製工程中において、酸化物２３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０に酸素を供給して、ＶＯの低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物２３０に加酸素化処理を行うことで、酸化物２３０中のＶＯを、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物２３０中に残存した水素に供給された酸素が反応することで、水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物２３０中に残存していた水素がＶＯに再結合してＶＯＨが形成されるのを抑制することができる。
　なお、絶縁体２２２および絶縁体２２４のそれぞれが、２層以上の積層構造を有していてもよい。その場合、絶縁体２２２および絶縁体２２４は、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　酸化物２４３（酸化物２４３ａおよび酸化物２４３ｂ）を、酸化物２３０ｂ上に設けてもよい。
　酸化物２４３（酸化物２４３ａおよび酸化物２４３ｂ）は、酸素の透過を抑制する機能を有することが好ましい。ソース電極やドレイン電極として機能する導電体２４２と酸化物２３０ｂとの間に酸素の透過を抑制する機能を有する酸化物２４３を配置することで、導電体２４２と、酸化物２３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ２００の電気特性および信頼性を向上させることができる。なお、導電体２４２と酸化物２３０ｂの間の電気抵抗を十分低減できる場合、酸化物２４３を設けなくてもよい。
　酸化物２４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物２４３は、酸化物２３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物２４３として、酸化ガリウムを用いてもよい。また、酸化物２４３として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物２４３に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２４３の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは１ｎｍ以上３ｎｍ以下、さらに好ましくは１ｎｍ以上２ｎｍ以下である。また、酸化物２４３は、結晶性を有すると好ましい。酸化物２４３が結晶性を有する場合、酸化物２３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物２４３としては、六方晶などの結晶構造であれば、酸化物２３０中の酸素の放出を抑制できる場合がある。
　導電体２４２ａは酸化物２４３ａ上に設けられ、導電体２４２ｂは、酸化物２４３ｂ上に設けられる。導電体２４２ａおよび導電体２４２ｂは、それぞれトランジスタ２００のソース電極またはドレイン電極として機能する。
　導電体２４２（導電体２４２ａおよび導電体２４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　なお、酸化物２４３を設けない場合、導電体２４２と、酸化物２３０ｂまたは酸化物２３０ｃとが接することで、酸化物２３０ｂまたは酸化物２３０ｃ中の酸素が導電体２４２へ拡散し、導電体２４２が酸化することがある。導電体２４２が酸化することで、導電体２４２の導電率が低下する蓋然性が高い。なお、酸化物２３０ｂまたは酸化物２３０ｃ中の酸素が導電体２４２へ拡散することを、導電体２４２が酸化物２３０ｂまたは酸化物２３０ｃ中の酸素を吸収する、と言い換えることができる。
　また、酸化物２３０ｂまたは酸化物２３０ｃ中の酸素が導電体２４２ａおよび導電体２４２ｂへ拡散することで、導電体２４２ａと酸化物２３０ｂとの間、および、導電体２４２ｂと酸化物２３０ｂとの間、または、導電体２４２ａと酸化物２３０ｃとの間、および、導電体２４２ｂと酸化物２３０ｃとの間に層が形成される場合がある。当該層は、導電体２４２ａまたは導電体２４２ｂよりも酸素を多く含むため、当該層は絶縁性を有すると推定される。このとき、導電体２４２ａまたは導電体２４２ｂと、当該層と、酸化物２３０ｂまたは酸化物２３０ｃとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造、またはＭＩＳ構造を主としたダイオード接合構造とみることができる。
　なお、酸化物２３０ｂ、酸化物２３０ｃなどに含まれる水素が、導電体２４２ａまたは導電体２４２ｂに拡散する場合がある。特に、導電体２４２ａおよび導電体２４２ｂに、タンタルを含む窒化物を用いることで、酸化物２３０ｂ、酸化物２３０ｃなどに含まれる水素は、導電体２４２ａまたは導電体２４２ｂに拡散しやすく、拡散した水素は、導電体２４２ａまたは導電体２４２ｂが有する窒素と結合することがある。つまり、酸化物２３０ｂ、酸化物２３０ｃなどに含まれる水素は、導電体２４０ａまたは導電体２４２ｂに吸い取られる場合がある。
　また、図２Ｂに示すように、導電体２４２ｂの側面と導電体２４２ｂの上面との間に、湾曲面を有する場合がある。つまり、側面の端部と上面の端部は、湾曲している場合がある。湾曲面は、例えば、導電体２４２ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とする。端部に角を有さないことで、導電体２４２の形成後の成膜工程における膜の被覆性が向上する。なお、図２Ｂに示していないが、導電体２４２ａについても導電体２４２ｂと同様である。
　絶縁体２７２は、導電体２４２の上面および側面を覆って設けられており、バリア絶縁膜として機能することが好ましい。当該構成にすることで、導電体２４２による、絶縁体２８０が有する過剰酸素の吸収を抑制することができる。また、導電体２４２の酸化を抑制することで、トランジスタ２００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ２００に高い電気特性および信頼性を与えることができる。
　したがって、絶縁体２７２は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２７２は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体２７２としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。また、絶縁体２７２としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。
　また、絶縁体２７２の上に絶縁体２７３を設けることが好ましい。例えば、絶縁体２７２をスパッタリング法で成膜した、酸化アルミニウムとし、絶縁体２７３を原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で成膜した、酸化アルミニウムとすればよい。ＡＬＤ法を用いて絶縁体２７３を形成することで、クラックやピンホールなどの緻密な欠陥が低減された、または均一な厚さを備える膜を形成することができる。
　また、絶縁体２７２形成時に絶縁体２２４に酸素を供給することができる場合がある。絶縁体２７２および絶縁体２７３によって、絶縁体２２４が封止されるため、絶縁体２２４に供給された酸素の外方拡散を抑制し、酸化物２３０へ酸素を効率良く供給することができる。また、絶縁体２２４中の水素が絶縁体２７３に吸収される場合があり、好ましい。
　なお、絶縁体２７２および絶縁体２７３を設けず、導電体２４２の上面と絶縁体２８０との間に、バリア絶縁膜として機能する絶縁体を設けてもよい。当該構成にすることで、導電体２４２による、絶縁体２８０が有する過剰酸素の吸収を抑制することができる。また、導電体２４２の酸化を抑制することで、トランジスタ２００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ２００に高い電気特性および信頼性を与えることができる。したがって、上記バリア絶縁膜として機能する絶縁体は、酸素の拡散を抑制する機能を有することが好ましい。例えば、上記バリア絶縁膜として機能する絶縁体は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。上記バリア絶縁膜として機能する絶縁体としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。特に、ＡＬＤ法により酸化アルミニウムを成膜するとよい。
　絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコンおよび酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体２５０は、絶縁体２２４と同様に、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給し、酸化物２３０ｂのチャネル形成領域の酸素欠損を低減することができる。したがって、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　なお、図１Ｂおよび図２Ａでは、絶縁体２５０を単層としたが、２層以上の積層構造としてもよい。絶縁体２５０を２層の積層構造とする場合、絶縁体２５０の下層は、加熱により酸素が放出される絶縁体を用いて形成し、絶縁体２５０の上層は、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体２５０の下層に含まれる酸素が、導電体２６０へ拡散するのを抑制することができる。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の下層に含まれる酸素による導電体２６０の酸化を抑制することができる。例えば、絶縁体２５０の下層は、上述した絶縁体２５０に用いることができる材料を用いて設け、絶縁体２５０の上層は、絶縁体２２２と同様の材料を用いて設けることができる。
　なお、絶縁体２５０の下層に酸化シリコンや酸化窒化シリコンなどを用いる場合、絶縁体２５０の上層は、比誘電率が高いｈｉｇｈ−ｋ材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体２５０の下層と絶縁体２５０の上層との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　絶縁体２５０の上層として、具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、マグネシウムなどから選ばれた一種、もしくは二種以上が含まれた金属酸化物、または酸化物２３０として用いることができる金属酸化物を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることが好ましい。
　また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素の拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
　なお、上記金属酸化物は、第１のゲート電極の一部としての機能を有することが好ましい。例えば、酸化物２３０として用いることができる金属酸化物を、上記金属酸化物として用いることができる。その場合、導電体２６０ａをスパッタリング法で成膜することで、上記金属酸化物の電気抵抗を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　上記金属酸化物を有することで、導電体２６０からの電界の影響を弱めることなく、トランジスタ２００のオン電流の向上を図ることができる。また、絶縁体２５０と、上記金属酸化物との物理的な厚みにより、導電体２６０と、酸化物２３０との間の距離を保つことで、導電体２６０と酸化物２３０との間のリーク電流を抑制することができる。また、絶縁体２５０、および上記金属酸化物との積層構造を設けることで、導電体２６０と酸化物２３０との間の物理的な距離、および導電体２６０から酸化物２３０へかかる電界強度を、容易に適宜調整することができる。
　導電体２６０は、トランジスタ２００の第１のゲート電極として機能する。導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面および側面を包むように配置されることが好ましい。また、図１Ｂおよび図２Ａに示すように、導電体２６０の上面は、絶縁体２５０の上面および酸化物２３０ｃの上面と概略一致している。なお、図１Ｂおよび図２Ａでは、導電体２６０は、導電体２６０ａと導電体２６０ｂの２層構造としているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０は、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層構造としてもよい。
　また、トランジスタ２００では、導電体２６０は、絶縁体２８０などに形成されている開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
　また、図２Ａに示すように、トランジスタ２００のチャネル幅方向において、絶縁体２２２の底面を基準としたときの、導電体２６０の、導電体２６０と酸化物２３０ｂとが重ならない領域の底面の高さは、酸化物２３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体２６０が、絶縁体２５０などを介して、酸化物２３０ｂのチャネル形成領域の側面および上面を覆うことで、導電体２６０の電界を酸化物２３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体２２２の底面を基準としたときの、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
　絶縁体２８０は、絶縁体２２４、酸化物２３０、導電体２４２、および絶縁体２７３上に設けられる。また、絶縁体２８０の上面は、平坦化されていてもよい。
　層間膜として機能する絶縁体２８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体２８０は、例えば、絶縁体２１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　また、絶縁体２８０中の水、水素などの不純物濃度は低減されていることが好ましい。また、絶縁体２８０は、水素濃度が低く、過剰酸素領域または過剰酸素を有することが好ましく、例えば、絶縁体２１６と同様の材料を用いて設けてもよい。また、絶縁体２８０は、上記の材料が積層されてもよく、例えば、スパッタリング法で成膜した酸化シリコンと、その上に積層されたＣＶＤ法で成膜された酸化窒化シリコンの積層構造とすればよい。また、さらにその積層構造の上に窒化シリコンを積層してもよい。
　絶縁体２８２は、水、水素などの不純物が、上方から絶縁体２８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。また、絶縁体２８２は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体２８２としては、例えば、酸化アルミニウムなどの絶縁体を用いればよい。絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４に封止された領域内で、絶縁体２８０に接して、水素などの不純物を捕獲する機能を有する、絶縁体２８２を設けることで、絶縁体２８０などに含まれる水素などの不純物を捕獲し、当該封止された領域内における、水素の量を一定値にすることができる。
　絶縁体２８２は、酸化物２３０ｃ、酸化物２３０ｄ、絶縁体２５０、および導電体２６０の上面と、接する構造となることが好ましい。当該構造とすることで、絶縁体２８０に含まれる酸素が、導電体２６０側に拡散するのを抑制することができる。また、絶縁体２８０に含まれる酸素は、酸化物２３０ｃを介して、酸化物２３０ａおよび酸化物２３０ｂへ効率よく供給することができるので、酸化物２３０ａ中および酸化物２３０ｂ中の酸素欠損を低減し、トランジスタの電気特性および信頼性を向上させることができる。
　絶縁体２８３および絶縁体２８４は、トランジスタ２００を封止するバリア絶縁膜として機能し、且つ容量素子２０１の誘電体膜として機能する。絶縁体２８３は、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２２２、絶縁体２２４、絶縁体２７２、絶縁体２７３、絶縁体２８０、および絶縁体２８２を覆って配置される。絶縁体２８４は絶縁体２８３上に接して配置される。絶縁体２８３および絶縁体２８４に用いるバリア絶縁膜としては、窒化シリコンまたは窒化酸化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。
　例えば、絶縁体２８３としてスパッタリング法で成膜された窒化シリコンを用い、絶縁体２８４としてＣＶＤ法で成膜された窒化シリコンを用いればよい。絶縁体２８３をスパッタリング法で成膜することで、密度が高く、鬆などが形成されにくい窒化シリコン膜を形成することができる。さらに、絶縁体２８４をＣＶＤ法で成膜することで、速い成膜レートで窒化シリコン膜を形成することができる。
　導電体２４８は、導電体２６０に用いることができる導電体を用いればよい。導電体２４８は、図１Ｂなどでは、単層構造であるが、これに限られることなく、２層以上の積層構造にしてもよい。例えば、導電体２４８を、導電体２６０ａと、導電体２６０ａ上の導電体２６０ｂと同様の積層構造にしてもよい。
　導電体２４８は、開口２７０の内部で、絶縁体２８４のさらに内側に埋め込まれるように配置されている。ここで、導電体２４８の一部は導電体２０６と重なり、他の一部は、絶縁体２８３が絶縁体２１１と接する領域と重なることが好ましい。このような構成にすることで、導電体２４８が導電体２０６と重なる領域と、導電体２０６の側面に導電体２４８が対向する領域と、に容量素子が形成され、静電容量を大きくすることができる。
　また、導電体２４８は、開口２７０の内部に埋め込まれるように形成されるため、図１Ａに示すように、トランジスタ２００を囲むように配置される。これにより、図１Ａに示すように、容量素子２０１をかぎ状の形状に設け、静電容量を大きくすることができる。
　導電体２４０ａ、導電体２４０ｂ、および導電体２４０ｃは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａ、導電体２４０ｂ、および導電体２４０ｃは積層構造としてもよい。
　また、導電体２４０を積層構造とする場合、絶縁体２７４、絶縁体２８４、絶縁体２８３、絶縁体２８２、絶縁体２８０、絶縁体２７３、および絶縁体２７２と接する導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０に添加された酸素が導電体２４０ａ、導電体２４０ｂ、および導電体２４０ｃに吸収されるのを防ぐことができる。また、絶縁体２７４などに含まれる水、水素などの不純物が、導電体２４０ａ、導電体２４０ｂ、および導電体２４０ｃを通じて酸化物２３０に混入するのを抑制することができる。
　絶縁体２４１ａ、絶縁体２４１ｂ、および絶縁体２４１ｃとしては、例えば、窒化シリコン、酸化アルミニウム、窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体２４１ａ、絶縁体２４１ｂ、および絶縁体２４１ｃは、絶縁体２８３および絶縁体２８４に接して設けられるので、絶縁体２７４などに含まれる水、水素などの不純物が、導電体２４０ａ、導電体２４０ｂ、および導電体２４０ｃを通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２８０に含まれる酸素が導電体２４０ａ、導電体２４０ｂ、および導電体２４０ｃに吸収されるのを防ぐことができる。
　絶縁体２７４は、層間膜として機能する。絶縁体２７４は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体２７４は、例えば、絶縁体２８０と同様の材料を用いて設けることができる。
　また、導電体２４０ａの上面に接して、トランジスタ２００のソース電極およびドレイン電極の一方に接続する配線として機能する、導電体２４６ａを配置する。また、導電体２４０ｂの上面、および導電体２４０ｃの上面に接して、トランジスタ２００のソース電極およびドレイン電極の他方と、容量素子２０１の上部電極を電気的に接続する、導電体２４６ｂを配置する。なお、導電体２４６ａおよび導電体２４６ｂは、これに限られることなく、メモリデバイス２０２を含む半導体装置の回路構成に合わせて、適宜配置すればよい。
　導電体２４６は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込まれるように形成してもよい。
　絶縁体２８６は、導電体２４６上および絶縁体２７４上に設けられる。これにより、導電体２４６の上面および導電体２４６の側面は、絶縁体２８６と接する。つまり、導電体２４６は、絶縁体２８６で包まれることができる。この様な構成とすることで、外方からの酸素の透過を抑制し、導電体２４６の酸化を防止することができる。また、導電体２４６から、水、水素などの不純物が外部に拡散することを防ぐことができるので好ましい。
　また、導電体２４６ａおよび導電体２４６ｂと同じ層、またはさらに上の層に配線として機能する導電体を設け、トランジスタ２００または容量素子２０１の各電極に接続してもよい。図３Ａおよび図３Ｂに、トランジスタ２００の第１のゲートとして機能する導電体２６０、トランジスタ２００の第２のゲート電極として機能する導電体２０５、および容量素子２０１の下部電極として機能する導電体２０６を取り出す配線を設ける例について示す。ここで、図３Ａはメモリデバイス２０２の上面図を示す。また、図３Ｂは、図３Ａに示すＡ７−Ａ８の一点鎖線で示す部位の断面図である。図３Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　図３Ａ、図３Ｂに示すメモリデバイス２０２では、導電体２４６ａおよび導電体２４６ｂと同じ層に導電体２４６ｄが配置され、絶縁体２８６上に絶縁体２８８が配置され、絶縁体２８８上に導電体２４６ｅおよび導電体２４６ｆが配置され、導電体２４６ｅおよび導電体２４６ｆを覆って絶縁体２８９が配置される。また、導電体２４６ｄの下に導電体２６０に達する開口が設けられ、当該開口に埋め込まれるように導電体２４０ｄが設けられ、導電体２４０ｄの側面に接して絶縁体２４１ｄが設けられる。また、導電体２４６ｅの下に導電体２０５に達する開口が設けられ、当該開口に埋め込まれるように導電体２４０ｅが設けられ、導電体２４０ｅの側面に接して絶縁体２４１ｅが設けられる。また、導電体２４６ｆの下に導電体２０６に達する開口が設けられ、当該開口に埋め込まれるように導電体２４０ｆが設けられ、導電体２４０ｆの側面に接して絶縁体２４１ｆが設けられる。
　ここで、導電体２４６ｄ、導電体２４６ｅ、および導電体２４６ｆは、上記導電体２４６と同様の構造にすることができる。また、導電体２４０ｄ、導電体２４０ｅ、および導電体２４０ｆは、導電体２４０と同様の構造にすることができる。また、絶縁体２４１ｄ、絶縁体２４１ｅ、および絶縁体２４１ｆは、絶縁体２４１と同様の構造にすることができる。また、絶縁体２８８は、上記絶縁体２７４と同様の構造にすることができる。また、絶縁体２８９は、上記絶縁体２８６と同様の構造にすることができる。
　このような構成にすることで、導電体２４６ｄは導電体２６０と接続された配線として機能し、導電体２４６ｅは導電体２０５と接続された配線として機能し、導電体２４６ｆは導電体２０６と接続された配線として機能する。
　ここで、絶縁体２４１ｄ、絶縁体２４１ｅ、および絶縁体２４１ｆは、絶縁体２８３および絶縁体２８４に接して設けられるので、絶縁体２７４および絶縁体２８８などに含まれる水、水素などの不純物が、導電体２４０ｄ、導電体２４０ｅ、および導電体２４０ｆを通じて絶縁体２８３などで封止された領域に混入するのを抑制することができる。
　なお、図３Ａにおいて、導電体２４６ｄ乃至導電体２４６ｆは、トランジスタ２００のチャネル幅方向に延伸しているが、本発明はこれに限られるものではなく、半導体装置の回路構成に合わせて適宜配置すればよい。また、導電体２４６ｄを下層に、導電体２４６ｅおよび導電体２４６ｆを上層に配置しているが、本発明はこれに限られるものではなく、半導体装置の回路構成に合わせて適宜配置すればよい。また、導電体２４６ｄ乃至導電体２４６ｆは、絶縁体２８４の上に設けられているが、本発明はこれに限られるものではなく、例えば、絶縁体２１１の下に設けてもよい。また、本実施の形態、または他の実施の形態に示す半導体装置についても、上記と同様に配線として機能する導電体を設けることができる。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、金属酸化物を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を低減することができる。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、例えば、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
　酸化物２３０として、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、インジウムおよび亜鉛に加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
＜結晶構造の分類＞
　まず、酸化物半導体における、結晶構造の分類について、図４Ａを用いて説明を行う。図４Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図４Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図４Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ」と、「Ｃｒｙｓｔａｌ」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ」や、「Ｃｒｙｓｔａｌ」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図４Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図４Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図４Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図４Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図４Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図４Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度（Ｉｎｔｅｎｓｉｔｙ）が検出された角度を軸に左右非対称である。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図４Ｃに示す。図４Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図４Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図４Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、結晶構造に着目した場合、図４Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有することが好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、サーマルバジェットに対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近い、または、ナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳの材料構成に関して説明を行う。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（クラウド状ともいう）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合していることが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチング機能（Ｏｎ／Ｏｆｆを切り替える機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能を有し、材料の他の一部では絶縁性の機能を有し、材料全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および高速なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜＜その他の半導体材料＞＞
　酸化物２３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物２３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
　ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
　層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
　酸化物２３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物２３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
＜半導体装置の作製方法＞
　次に、図１Ａおよび図１Ｂに示す、本発明の一態様である半導体装置の作製方法を、図５Ａ乃至図１９Ａ、および図５Ｂ乃至図１９Ｂを用いて説明する。
　図５Ａ乃至図１９Ａは上面図を示す。また、図５Ｂ乃至図１９Ｂは、図５Ａ乃至図１９Ａに示すＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。なお、図５Ａ乃至図１９Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　まず、基板（図示しない）を準備し、当該基板上に絶縁体２１１を成膜する。絶縁体２１１の成膜は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などを用いることができる。
　また、ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を実現する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた膜厚の均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　本実施の形態では、絶縁体２１１として、ＣＶＤ法によって窒化シリコンを成膜する。
　次に、絶縁体２１１上に絶縁体２１２を成膜する。絶縁体２１２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１２として、スパッタリング法によって窒化シリコンを成膜する。
　このように、絶縁体２１１、および絶縁体２１２として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、絶縁体２１１より下層（図示せず）の導電体に銅など拡散しやすい金属を用いても、当該金属が絶縁体２１１および絶縁体２１２を介して上方に拡散するのを抑制することができる。また、窒化シリコンのように水、水素などの不純物が透過しにくい絶縁体を用いることにより、絶縁体２１１より下層に含まれる水、水素などの不純物の拡散を抑制することができる。
　次に、絶縁体２１２上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１４として、酸化アルミニウムを用いる。
　絶縁体２１２の水素濃度は、絶縁体２１１の水素濃度より低く、絶縁体２１４の水素濃度は、絶縁体２１２の水素濃度より低いことが好ましい。絶縁体２１２としてスパッタリング法によって窒化シリコンを成膜することで、ＣＶＤ法によって窒化シリコンを成膜する絶縁体２１１よりも水素濃度が低い窒化シリコンを形成することができる。また、絶縁体２１４を酸化アルミニウムとすることで、絶縁体２１２よりも水素濃度を低くすることができる。
　この後の工程にて絶縁体２１４上に、トランジスタ２００を形成するが、トランジスタ２００に近接する膜は、水素濃度が比較的低いことが好ましく、水素濃度が比較的高い膜は、トランジスタ２００から離れて配置することが好ましい。
　次に、絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６として、酸化シリコンまたは酸化窒化シリコンを用いる。また、絶縁体２１６は、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体２１６の水素濃度を低減することができる。
　次に、絶縁体２１６に絶縁体２１４に達する開口を形成する。当該開口は、後の工程で導電体２０５および導電体２０６が埋め込まれる。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１４として、絶縁体２１６をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１６に酸化シリコンまたは酸化窒化シリコンを用いた場合は、絶縁体２１４は窒化シリコン、酸化アルミニウム、酸化ハフニウムを用いるとよい。また、例えば、絶縁体２１２、絶縁体２１４、および絶縁体２１６を、大気に暴露することなく、スパッタリング法で成膜してもよい。例えば、マルチチャンバー方式の成膜装置を用いればよい。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　開口の形成後に、導電体２０５ａおよび導電体２０６ａとなる導電膜を成膜する。当該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。または、酸素の透過を抑制する機能を有する導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体２０５ａおよび導電体２０６ａとなる導電膜を多層構造とする。まず、スパッタリング法によって窒化タンタルを成膜し、窒化タンタルの上に窒化チタンを積層する。このような金属窒化物を導電体２０５ｂおよび導電体２０６ｂの下層に用いることにより、後述する導電体２０５ｂおよび導電体２０６ｂとなる、導電膜として銅などの拡散しやすい金属を用いても、当該金属が導電体２０５ａおよび導電体２０６ａから外に拡散するのを防ぐことができる。
　次に、導電体２０５ｂおよび導電体２０６ｂとなる導電膜を成膜する。当該導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２０５ｂおよび導電体２０６ｂとなる導電膜として、銅などの低抵抗導電性材料を成膜する。
　次に、化学機械研磨（ＣＭＰ）処理を行うことで、導電体２０５ａおよび導電体２０６ａとなる導電膜、ならびに導電体２０５ｂおよび導電体２０６ｂとなる導電膜の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５ａおよび導電体２０５ｂと、導電体２０６ａおよび導電体２０６ｂと、が残存する。これにより、上面が平坦な、導電体２０５、および導電体２０６を形成することができる（図５Ａおよび図５Ｂ参照）。なお、当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合がある。
　このように、導電体２０６は導電体２０５と同時に形成されるので、追加のマスクなしに、容量素子２０１の下部電極として機能する導電体２０６を形成することができる。
　次に、絶縁体２１６、導電体２０５、および導電体２０６上に絶縁体２２２を成膜する。絶縁体２２２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体２２２が、水素および水に対するバリア性を有することで、トランジスタ２００の周辺に設けられた構造体に含まれる水素、および水が、絶縁体２２２を通じてトランジスタ２００の内側へ拡散することが抑制され、酸化物２３０中の酸素欠損の生成を抑制することができる。
　絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　続いて、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量は、１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、絶縁体２２２などに水分等が取り込まれることを可能な限り防ぐことができる。
　本実施の形態では、加熱処理として、絶縁体２２２の成膜後に、窒素ガスと酸素ガスの流量比を４ｓｌｍ：１ｓｌｍとして、４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２２２に含まれる水、水素などの不純物を除去することができる。また、絶縁体２２２として、ハフニウムを含む酸化物を用いる場合、当該加熱処理によって、絶縁体２２２の結晶性を向上させることができる。また、加熱処理は、絶縁体２２４の成膜後などのタイミングで行うこともできる。
　次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２４として、ＣＶＤ法によって酸化シリコンまたは酸化窒化シリコン膜を成膜する。絶縁体２２４は、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体２２４の水素濃度を低減することができる。絶縁体２２４は、後の工程で酸化物２３０ａと接する絶縁体２２４となるので、このように水素濃度が低減されていることが好適である。
　ここで、絶縁体２２４に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦを印加する電源を有してもよい。高密度プラズマを用いることにより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体２２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁体２２４に含まれる水、水素などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
　ここで、絶縁体２２４上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜した後、絶縁体２２４に達するまで、ＣＭＰ処理を行ってもよい。当該ＣＭＰ処理を行うことで絶縁体２２４表面の平坦化および平滑化を行うことができる。酸化アルミニウムを絶縁体２２４上に配置してＣＭＰ処理を行うことで、ＣＭＰ処理の終点検出が容易となる。また、ＣＭＰ処理によって、絶縁体２２４の一部が研磨されて、絶縁体２２４の膜厚が薄くなることがあるが、絶縁体２２４の成膜時に膜厚を調整すればよい。絶縁体２２４表面の平坦化および平滑化を行うことで、後に成膜する酸化物の被覆率の悪化を防止し、半導体装置の歩留りの低下を防ぐことができる場合がある。また、絶縁体２２４上に、スパッタリング法によって、酸化アルミニウムを成膜することにより、絶縁体２２４に酸素を添加することができるので好ましい。
　次に、絶縁体２２４上に、酸化膜２３０Ａ、酸化膜２３０Ｂを順に成膜する（図５Ａおよび図５Ｂ参照）。なお、酸化膜２３０Ａおよび酸化膜２３０Ｂは、大気にさらさずに連続して成膜することが好ましい。大気にさらさずに成膜することで、酸化膜２３０Ａ、および酸化膜２３０Ｂ上に大気からの不純物または水分が付着することを防ぐことができ、酸化膜２３０Ａと酸化膜２３０Ｂとの界面近傍を清浄に保つことができる。
　酸化膜２３０Ａおよび酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　例えば、酸化膜２３０Ａおよび酸化膜２３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットなどを用いることができる。
　特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。したがって、当該スパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　また、酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
　本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用いて成膜する。また、酸化膜２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０ａおよび酸化物２３０ｂに求められる特性に合わせて形成するとよい。
　次に、酸化膜２３０Ｂ上に酸化膜２４３Ａを成膜する（図５Ａおよび図５Ｂ参照）。酸化膜２４３Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。酸化膜２４３Ａは、Ｉｎに対するＧａの原子数比が、酸化膜２３０ＢのＩｎに対するＧａの原子数比より大きいことが好ましい。本実施の形態では、酸化膜２４３Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用いて成膜する。
　なお、絶縁体２２２、絶縁体２２４、酸化膜２３０Ａ、酸化膜２３０Ｂ、および酸化膜２４３Ａを、大気に暴露することなく成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。
　次に、加熱処理を行うことが好ましい。加熱処理は、酸化膜２３０Ａ、酸化膜２３０Ｂ、および酸化膜２４３Ａが多結晶化しない温度範囲で行えばよく、２５０℃以上６５０℃以下、好ましくは３００℃以上６００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量は、１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、酸化膜２３０Ａ、酸化膜２３０Ｂ、および酸化膜２４３Ａなどに水分等が取り込まれることを可能な限り防ぐことができる。
　本実施の形態では、加熱処理として、窒素雰囲気にて５５０℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて５５０℃の温度で１時間の処理を行う。当該加熱処理によって、酸化膜２３０Ａ、酸化膜２３０Ｂ、および酸化膜２４３Ａ中の水、水素などの不純物を除去することができる。さらに、当該加熱処理によって、酸化膜２３０Ｂの結晶性を向上させ、より密度の高い、緻密な構造にすることができる。
　次に、酸化膜２４３Ａ上に導電膜２４２Ａを成膜する（図５Ａおよび図５Ｂ参照）。導電膜２４２Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、導電膜２４２Ａとして、スパッタリング法を用いて窒化タンタルを成膜すればよい。なお、導電膜２４２Ａの成膜前に、加熱処理を行ってもよい。当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電膜２４２Ａを成膜してもよい。このような処理を行うことによって、酸化膜２４３Ａの表面などに吸着している水分および水素を除去し、さらに酸化膜２３０Ａ、酸化膜２３０Ｂ、および酸化膜２４３Ａ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
　次に、リソグラフィー法を用いて、酸化膜２３０Ａ、酸化膜２３０Ｂ、酸化膜２４３Ａ、および導電膜２４２Ａを島状に加工して、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電層２４２Ｂを形成する（図６Ａおよび図６Ｂ参照）。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、酸化膜２３０Ａ、酸化膜２３０Ｂ、酸化膜２４３Ａ、および導電膜２４２Ａは、それぞれ異なる条件で加工してもよい。なお、当該工程において、絶縁体２２４の酸化物２３０ａと重ならない領域の膜厚が薄くなることがある。
　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで、導電体、半導体、絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
　また、レジストマスクの代わりに、絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜２４２Ａ上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで、所望の形状のハードマスクを形成することができる。導電膜２４２Ａのエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電膜２４２Ａのエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電層２４２Ｂは、少なくとも一部が導電体２０５と重なるように形成する。また、導電体２０６ｂの少なくとも一部が、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電層２４２Ｂと重ならないようにする。
　また、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電層２４２Ｂの側面は、絶縁体２２２の上面に対し、概略垂直であることが好ましい。酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電層２４２Ｂの側面が、絶縁体２２２の上面に対し、概略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。または、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電層２４２Ｂの側面と、絶縁体２２２の上面とのなす角が小さい角度になる構成にしてもよい。その場合、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電層２４２Ｂの側面と、絶縁体２２２の上面とのなす角は６０度以上７０度未満が好ましい。この様な形状とすることで、これより後の工程において、絶縁体２７２などの被覆性が向上し、鬆などの欠陥を低減することができる。
　また、導電層２４２Ｂの側面と導電層２４２Ｂの上面との間に、湾曲面を有する。つまり、当該側面の端部と当該上面の端部は、湾曲していることが好ましい。湾曲面は、例えば、導電層２４２Ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とする。導電層２４２Ｂの側面と導電層２４２Ｂの上面の端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
　次に、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電層２４２Ｂの上に、絶縁体２７２を成膜する（図７Ａおよび図７Ｂ参照）。絶縁体２７２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２７２として、スパッタリング法によって、酸化アルミニウムを成膜する。スパッタリング法によって、酸化アルミニウムを成膜することで、絶縁体２２４へ酸素を注入することができる。
　次に、絶縁体２７２上に絶縁体２７３を成膜する（図７Ａおよび図７Ｂ参照）。絶縁体２７３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２７３として、ＡＬＤ法によって、酸化アルミニウムを成膜する。また、絶縁体２７３として、スパッタリング法によって、窒化シリコンを成膜してもよい。
　次に、絶縁体２７３上に、絶縁体２８０となる絶縁膜を成膜する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、当該絶縁膜として、スパッタリング法を用いて酸化シリコン膜を成膜し、その上にＰＥＡＬＤ法または熱ＡＬＤ法を用いて酸化シリコン膜を成膜すればよい。また、当該絶縁膜は、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体２８０の水素濃度を低減することができる。なお、当該絶縁膜の成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して当該絶縁膜を成膜してもよい。このような処理を行うことによって、絶縁体２７３の表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および絶縁体２２４中の水分濃度および水素濃度を低減させることができる。上述した加熱処理条件を用いることができる。
　次に、上記絶縁膜にＣＭＰ処理を行い、上面が平坦な絶縁体２８０を形成する（図７Ａおよび図７Ｂ参照）。なお、絶縁体２２４と同様に、絶縁体２８０上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜し、酸化アルミニウムを絶縁体２８０に達するまで、ＣＭＰを行ってもよい。
　ここで、マイクロ波処理を行ってもよい。マイクロ波処理は、酸素を含む雰囲気下、および減圧下にて行うことが好ましい。マイクロ波処理を行うことにより、マイクロ波による電界が絶縁体２８０、酸化物２３０ｂ、酸化物２３０ａなどに与えられ、酸化物２３０ｂ、および酸化物２３０ａ中のＶＯＨをＶＯと水素（Ｈ）に分断することができる。この時分断された水素の一部は、絶縁体２８０が有する酸素と結合して、水分子として除去される場合がある。また、水素の一部は、絶縁体２７２および絶縁体２７３を介して、導電体２４２にゲッタリングされる場合がある。
　また、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行ってもよい。このような処理を行うことで、絶縁体２８０、酸化物２３０ｂ、および酸化物２３０ａ中の水素を効率よく除去することができる。なお、加熱処理温度は、３００℃以上５００℃以下とすることが好ましい。
　また、マイクロ波処理を行って、絶縁体２８０の膜質を改質することで、水素、水、不純物などの拡散を抑制することができる。したがって、絶縁体２８０形成以降の後工程、または熱処理などにより、絶縁体２８０を介して、水素、水、不純物などが、酸化物２３０へ拡散することを抑制することができる。
　次に、絶縁体２８０の一部、絶縁体２７３の一部、絶縁体２７２の一部、導電層２４２Ｂの一部、酸化物層２４３Ｂの一部、酸化物２３０ｂの一部を加工して、酸化物２３０ｂに達する開口を形成する。当該開口は、導電体２０５と重なるように形成することが好ましい。当該開口の形成によって、導電体２４２ａ、導電体２４２ｂ、酸化物２４３ａ、および酸化物２４３ｂを形成する（図８Ａおよび図８Ｂ参照）。
　上記開口を形成する際に、酸化物２３０ｂの上部が除去される。酸化物２３０ｂの一部が除去されることで、酸化物２３０ｂに溝部が形成される。当該溝部の深さによっては、当該溝部を、上記開口の形成工程で形成してもよいし、上記開口の形成工程と異なる工程で形成してもよい。
　また、絶縁体２８０の一部、絶縁体２７３の一部、絶縁体２７２の一部、導電層２４２Ｂの一部、酸化物層２４３Ｂの一部、および酸化物２３０ｂの一部の加工は、ドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、当該加工は、それぞれ異なる条件で加工してもよい。例えば、絶縁体２８０の一部をドライエッチング法で加工し、絶縁体２７３の一部、および絶縁体２７２の一部をウェットエッチング法で加工し、酸化物層２４３Ｂの一部、導電層２４２Ｂの一部、および酸化物２３０ｂの一部をドライエッチング法で加工してもよい。また、酸化物層２４３Ｂの一部および導電層２４２Ｂの一部の加工と、酸化物２３０ｂの一部の加工とは、異なる条件で行ってもよい。
　ここで、ドライエッチング法を用いて、酸化物２３０ｂの一部を除去して、溝部を形成する際に、バイアス電力を強くして処理することが好ましい。例えば、バイアス電力の電力密度を、０．０２Ｗ／ｃｍ２以上にすればよく、０．０３Ｗ／ｃｍ２以上にするのが好ましく、０．０６Ｗ／ｃｍ２以上にするのがより好ましい。また、ドライエッチング処理時間は、溝部の深さに合わせて適宜設定すればよい。
　ここで、酸化物２３０ａ、酸化物２３０ｂなどの表面に付着または内部に拡散した不純物を除去することが好ましい。また、上記ドライエッチングで酸化物２３０ｂ表面に形成される、損傷領域を除去することが好ましい。当該不純物としては、絶縁体２８０、絶縁体２７３、絶縁体２７２、および導電層２４２Ｂに含まれる成分、上記開口を形成する際に用いられる装置に使われている部材に含まれる成分、エッチングに使用するガスまたは液体に含まれる成分などに起因したものが挙げられる。当該不純物としては、例えば、アルミニウム、シリコン、タンタル、フッ素、塩素などがある。
　特に、アルミニウムまたはシリコンなどの不純物は、酸化物２３０ｂまたは酸化物２３０ｃのＣＡＡＣ−ＯＳ化を阻害する。よって、アルミニウムまたはシリコンなどの、ＣＡＡＣ−ＯＳ化を阻害する不純物元素が、低減または除去されていることが好ましい。例えば、酸化物２３０ｂと酸化物２３０ｃの界面、およびその近傍における、アルミニウム原子の濃度が、５．０原子％以下とすればよく、２．０原子％以下が好ましく、１．５原子％以下がより好ましく、１．０原子％以下がさらに好ましく、０．３原子％未満がさらに好ましい。
　なお、アルミニウムまたはシリコンなどの不純物によりＣＡＡＣ−ＯＳ化が阻害され、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）となった金属酸化物の領域を、非ＣＡＡＣ領域と呼ぶ場合がある。非ＣＡＡＣ領域では、結晶構造の緻密さが低下しているため、ＶＯＨが多量に形成され、トランジスタがノーマリーオン化しやすくなる。よって、酸化物２３０ｂおよび酸化物２３０ｃの非ＣＡＡＣ化領域は、低減または除去されていることが好ましい。
　これに対して、酸化物２３０ｂおよび酸化物２３０ｃは、層状のＣＡＡＣ構造を有していることが好ましい。特に、酸化物２３０ｂおよび酸化物２３０ｃのドレイン下端部までＣＡＡＣ構造が形成されることが好ましい。ここで、トランジスタ２００において、導電体２４２ａまたは導電体２４２ｂ、およびその近傍がドレインとして機能する。つまり、導電体２４２ａ（導電体２４２ｂ）の下端部近傍の、酸化物２３０ｂおよび酸化物２３０ｃのいずれか一方または双方が、ＣＡＡＣ構造を有することが好ましい。このように、ドレイン耐圧に顕著に影響するドレイン端部においても、酸化物２３０ｂの損傷領域が除去され、ＣＡＡＣ構造を有することで、トランジスタ２００の電気特性の変動をさらに抑制することができる。また、トランジスタ２００の信頼性を向上させることができる。
　上記の不純物などを除去するために、洗浄処理を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。なお、当該洗浄処理によって、上記溝部が深くなる場合がある。
　ウェット洗浄としては、アンモニア水、シュウ酸、リン酸、フッ化水素酸などを炭酸水または純水で希釈した水溶液、純水、炭酸水などを用いて洗浄処理を行ってもよい。または、これらの水溶液、純水、または炭酸水を用いた超音波洗浄を行ってもよい。または、これらの洗浄を適宜組み合わせて行ってもよい。
　なお、本明細書等では、市販のフッ化水素酸を純水で希釈した水溶液を希釈フッ化水素酸と呼び、市販のアンモニア水を純水で希釈した水溶液を希釈アンモニア水と呼ぶ場合がある。また、当該水溶液の濃度、温度などは、除去したい不純物、洗浄される半導体装置の構成などによって、適宜調整すればよい。希釈アンモニア水のアンモニア濃度は０．０１％以上５％以下、好ましくは０．１％以上０．５％以下とすればよい。また、希釈フッ化水素酸のフッ化水素濃度は０．０１ｐｐｍ以上１００ｐｐｍ以下、好ましくは０．１ｐｐｍ以上１０ｐｐｍ以下とすればよい。
　なお、超音波洗浄には、２００ｋＨｚ以上、好ましくは９００ｋＨｚ以上の周波数を用いることが好ましい。当該周波数を用いることで、酸化物２３０ｂなどへのダメージを低減することができる。
　また、上記洗浄処理を複数回行ってもよく、洗浄処理毎に洗浄液を変更してもよい。例えば、第１の洗浄処理として希釈フッ化水素酸または希釈アンモニア水を用いた処理を行い、第２の洗浄処理として純水または炭酸水を用いた処理を行ってもよい。
　上記洗浄処理として、本実施の形態では、希釈フッ化水素酸を用いてウェット洗浄を行い、続いて、純水または炭酸水を用いてウェット洗浄を行う。当該洗浄処理を行うことで、酸化物２３０ａ、酸化物２３０ｂなどの表面に付着または内部に拡散した不純物を除去することができる。さらに、酸化物２３０ｂ上に形成される酸化物２３０ｃの結晶性を高めることができる。
　これまでのドライエッチングなどの加工または上記洗浄処理によって、上記開口と重なり、かつ、酸化物２３０ｂと重ならない領域の、絶縁体２２４の膜厚が、酸化物２３０ｂと重なる領域の、絶縁体２２４の膜厚より薄くなる場合がある。
　上記エッチング後または上記洗浄後に、加熱処理を行ってもよい。加熱処理は、１００℃以上４５０℃以下、好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０ａおよび酸化物２３０ｂに酸素を供給して、酸素欠損ＶＯの低減を図ることができる。また、このような熱処理を行うことで、酸化物２３０ｂの結晶性を向上させ、酸化物２３０ｂの溝部に形成される酸化物２３０ｃの結晶性も向上させることができる。また、加熱処理は減圧状態で行ってもよい。または、酸素雰囲気で加熱処理した後に、大気に露出せずに連続して窒素雰囲気で加熱処理を行ってもよい。
　次に、酸化膜２３０Ｃを成膜する（図９Ａおよび図９Ｂ参照）。酸化膜２３０Ｃの成膜前に加熱処理を行ってもよく、当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して酸化膜２３０Ｃを成膜することが好ましい。また、当該加熱処理は、酸素を含む雰囲気で行うことが好ましい。このような処理を行うことによって、酸化物２３０ｂの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａおよび酸化物２３０ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
　ここで、酸化膜２３０Ｃは、少なくとも酸化物２３０ｂに形成された溝部の内壁、酸化物２４３の側面の一部、導電体２４２の側面の一部、絶縁体２７２の側面の一部、絶縁体２７３の側面の一部、および絶縁体２８０の側面の一部と接するように設けられることが好ましい。導電体２４２は、酸化物２４３、絶縁体２７２、絶縁体２７３、および酸化膜２３０Ｃに囲まれることで、以降の工程において導電体２４２の酸化による導電率の低下を抑制することができる。
　酸化膜２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。酸化膜２３０Ｃに求められる特性に合わせて、酸化膜２３０Ａまたは酸化膜２３０Ｂと同様の成膜方法を用いて、酸化膜２３０Ｃを成膜すればよい。本実施の形態では、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］の酸化物ターゲット、またはインジウム酸化物ターゲットを用いて成膜する。
　酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物２３０ａおよび酸化物２３０ｂに供給される場合がある。または、酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２８０に供給される場合がある。したがって、酸化膜２３０Ｃのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。また、このように酸素を多く含む雰囲気で酸化膜２３０Ｃを成膜することで、酸化膜２３０ＣをＣＡＡＣ−ＯＳ化しやすくなる。
　酸化膜２３０Ｃの成膜は、基板を加熱しながら行うことが好ましい。このとき、基板温度を２００℃以上にすることで、酸化膜２３０Ｃおよび酸化物２３０ｂ中の酸素欠損を低減することができる。基板を加熱しながら成膜することで、酸化膜２３０Ｃおよび酸化物２３０ｂの結晶性の向上を図ることができる。
　次に、酸化膜２３０Ｄを成膜する（図１０Ａおよび図１０Ｂ参照）。酸化膜２３０Ｄの成膜は、酸化膜２３０Ｃの成膜から、大気に暴露することなく、連続して行ってもよい。
　酸化膜２３０Ｄの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。酸化膜２３０Ｄに求められる特性に合わせて、酸化膜２３０Ａまたは酸化膜２３０Ｂと同様の成膜方法を用いて、酸化膜２３０Ｄを成膜すればよい。本実施の形態では、酸化膜２３０Ｄとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用いて成膜する。
　酸化膜２３０Ｄの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化膜２３０Ｃに供給される場合がある。または、酸化膜２３０Ｄの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２８０に供給される場合がある。したがって、酸化膜２３０Ｄのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　次に絶縁膜２５０Ａを成膜する（図１０Ａおよび図１０Ｂ参照）。絶縁膜２５０Ａの成膜前に加熱処理を行ってもよく、当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して絶縁膜２５０Ａを成膜してもよい。また、当該加熱処理は、酸素を含む雰囲気で行うことが好ましい。このような処理を行うことによって、酸化膜２３０Ｃの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、および酸化膜２３０Ｃ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。
　絶縁膜２５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて成膜することができる。また、絶縁膜２５０Ａは、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁膜２５０Ａの水素濃度を低減することができる。絶縁膜２５０Ａは、後の工程で酸化物２３０ｄと接する絶縁体２５０となるので、このように水素濃度が低減されていることが好適である。
　なお、絶縁体２５０を２層の積層構造とする場合、絶縁体２５０の下層となる絶縁膜および絶縁体２５０の上層となる絶縁膜は、大気にさらさずに連続して成膜することが好ましい。大気にさらされずに成膜することで、絶縁体２５０の下層となる絶縁膜、および絶縁体２５０の上層となる絶縁膜上に大気からの不純物または水分が付着することを防ぐことができ、絶縁体２５０の下層となる絶縁膜と絶縁体２５０の上層となる絶縁膜との界面近傍を清浄に保つことができる。
　ここで、絶縁膜２５０Ａを成膜後に、酸素を含む雰囲気下、および減圧下にて、マイクロ波処理を行ってもよい。マイクロ波処理を行うことにより、マイクロ波による電界が絶縁膜２５０Ａ、酸化膜２３０Ｃ、酸化物２３０ｂ、酸化物２３０ａなどに与えられ、酸化膜２３０Ｃ中、酸化物２３０ｂ中、および酸化物２３０ａ中のＶＯＨをＶＯと水素とに分断することができる。この時分断された水素の一部は、酸素と結合してＨ２Ｏとして、絶縁膜２５０Ａ、酸化膜２３０Ｃ、酸化物２３０ｂ、および酸化物２３０ａから除去される場合がある。また、水素の一部は、導電体２４２にゲッタリングされる場合がある。このように、マイクロ波処理を行うことで、絶縁膜２５０Ａ中、酸化膜２３０Ｃ中、酸化物２３０ｂ中、および酸化物２３０ａ中の水素濃度を低減することができる。また、酸化物２３０ａ中、酸化物２３０ｂ中、および酸化膜２３０Ｃ中のＶＯＨをＶＯと水素とに分断した後に存在しうるＶＯに酸素が供給されることでＶＯを修復または補填することができる。
　また、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行ってもよい。このような処理を行うことで、絶縁膜２５０Ａ中、酸化膜２３０Ｃ中、酸化物２３０ｂ中、および酸化物２３０ａ中の水素を効率よく除去することができる。また、水素の一部は、導電体２４２にゲッタリングされる場合がある。または、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行うステップを複数回繰り返して行ってもよい。加熱処理を繰り返し行うことで、絶縁膜２５０Ａ中、酸化膜２３０Ｃ中、酸化物２３０ｂ中、および酸化物２３０ａ中の水素をさらに効率よく除去することができる。なお、加熱処理温度は、３００℃以上５００℃以下とすることが好ましい。
　また、マイクロ波処理を行って、絶縁膜２５０Ａの膜質を改質することで、水素、水、不純物等の拡散を抑制することができる。従って、導電体２６０となる導電膜の成膜などの後工程、または熱処理などの後処理により、絶縁体２５０を介して、水素、水、不純物等が、酸化物２３０ｂ、酸化物２３０ａなどへ拡散することを抑制することができる。
　次に、導電膜２６０Ａ、導電膜２６０Ｂを順に成膜する（図１１Ａおよび図１１Ｂ参照）。導電膜２６０Ａおよび導電膜２６０Ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、ＡＬＤ法を用いて、導電膜２６０Ａを成膜し、ＣＶＤ法を用いて導電膜２６０Ｂを成膜する。
　次に、ＣＭＰ処理によって、酸化膜２３０Ｃ、酸化膜２３０Ｄ、絶縁膜２５０Ａ、導電膜２６０Ａ、および導電膜２６０Ｂを絶縁体２８０が露出するまで研磨することによって、酸化物２３０ｃ、酸化物２３０ｄ、絶縁体２５０、および導電体２６０を形成する（図１２Ａおよび図１２Ｂ参照）。これにより、酸化物２３０ｃは、酸化物２３０ｂに達する開口および酸化物２３０ｂの溝部の内壁（側壁および底面）を覆うように配置される。また、酸化物２３０ｄは、酸化物２３０ｃを介して、上記開口および上記溝部の内壁を覆うように配置される。また、絶縁体２５０は、酸化物２３０ｄを介して、上記開口および上記溝部の内壁を覆うように配置される。また、導電体２６０は、酸化物２３０ｃ、酸化物２３０ｄ、および絶縁体２５０を介して、上記開口および上記溝部に埋め込まれるように配置される。
　次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２５０および絶縁体２８０中の水分濃度および水素濃度を低減させることができる。なお、上記加熱処理後、大気に曝すことなく連続して、絶縁体２８２の成膜を行ってもよい。
　次に、酸化物２３０ｃ上、絶縁体２５０上、導電体２６０上、および絶縁体２８０上に、絶縁体２８２を形成する（図１３Ａおよび図１３Ｂ参照）。絶縁体２８２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体２８２としては、例えば、スパッタリング法によって、酸化アルミニウムを成膜することが好ましい。スパッタリング法を用いて、酸素を含む雰囲気で絶縁体２８２の成膜を行うことで、成膜しながら、絶縁体２８０に酸素を添加することができる。このとき、基板加熱を行いながら、絶縁体２８２を成膜することが好ましい。また、導電体２６０の上面に接して、絶縁体２８２を形成することで、この後の加熱処理において、絶縁体２８０が有する酸素が導電体２６０へ吸収されることを抑制することができるので好ましい。
　次に、絶縁体２８２の一部、絶縁体２８０の一部、絶縁体２７３の一部、絶縁体２７２の一部、絶縁体２２４の一部、絶縁体２２２の一部、絶縁体２１６の一部、絶縁体２１４の一部、および絶縁体２１２の一部を加工して、絶縁体２１１に達する開口２７０を形成する（図１４Ａおよび図１４Ｂ参照）。よって、開口２７０の内部に、絶縁体２８２の側面の一部、絶縁体２８０の側面の一部、絶縁体２７３の側面の一部、絶縁体２７２の側面の一部、絶縁体２２４の側面の一部、絶縁体２２２の側面の一部、絶縁体２１６の側面の一部、絶縁体２１４の側面の一部、および絶縁体２１２の側面の一部が露出する。なお、開口２７０は、上面図において、トランジスタ２００を囲むように形成される場合がある。または、開口２７０は、複数のトランジスタ２００を囲むように形成される場合がある。
　後の工程で形成される容量素子２０１は、導電体２０６と開口２７０が重なる領域に形成される。よって、導電体２０６の少なくとも一部が露出するように、開口２７０は形成される。言い換えると、導電体２０６の少なくとも一部が、絶縁体２８２、絶縁体２８０、絶縁体２７３、絶縁体２７２、絶縁体２２４、絶縁体２２２、絶縁体２１６、絶縁体２１４、および絶縁体２１２、と重ならない領域を有する。
　さらに、導電体２０６は、開口２７０の内部に、側面の少なくとも一部が露出していることが好ましい。このような構成にすることで、後の工程で導電体２０６の側面に対向して導電体２４８を設けることができるので、導電体２０６の側面にまで容量素子２０１を形成することができる。
　絶縁体２８２の一部、絶縁体２８０の一部、絶縁体２７３の一部、絶縁体２７２の一部、絶縁体２２４の一部、絶縁体２２２の一部、絶縁体２１６の一部、絶縁体２１４の一部、および絶縁体２１２の一部の加工は、ドライエッチング法、またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、当該加工は、それぞれ異なる条件で加工してもよい。
　次に、絶縁体２８２、絶縁体２８０、絶縁体２７３、絶縁体２７２、絶縁体２２４、絶縁体２２２、絶縁体２１６、絶縁体２１４、絶縁体２１２、および導電体２０６を覆って、絶縁体２８３を成膜する（図１５Ａおよび図１５Ｂ参照）。絶縁体２８３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。例えば、スパッタリング法を用いて、窒化シリコンを成膜すればよい。図１５Ｂに示すように、絶縁体２８３は、開口２７０の底面において、絶縁体２１１と接する。つまり、トランジスタ２００は、上面及び側面が絶縁体２８３に、下面が絶縁体２１１に包み込まれることになる。このように、バリア性の高い絶縁体２８３および絶縁体２１１でトランジスタ２００を包み込むことで、外部から水分および水素が侵入するのを防止することができる。
　次に、絶縁体２８３上に絶縁体２８４を成膜することが好ましい（図１６Ａおよび図１６Ｂ参照）。例えば、絶縁体２８４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。また、絶縁体２８４は、絶縁体２１２および絶縁体２８３と同じ材料を用いることが好ましい。
　なお、絶縁体２８４は、被膜性が高い成膜方法を用いて成膜することが好ましい。具体的には、ＣＶＤ法を用いて窒化シリコンを成膜するとよい。特に、絶縁体２８４は、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いてＣＶＤ法により成膜するとよい。
　絶縁体２８３および絶縁体２８４は、トランジスタ２００を封止するバリア絶縁膜として機能すると同時に、容量素子２０１の誘電体膜として機能する。よって、上記のように絶縁体２８３および絶縁体２８４を成膜することで、工程を追加することなく、容量素子２０１の誘電体膜を設けることができる。
　次に、絶縁体２８４上に導電膜２４８Ａを成膜する（図１７Ａおよび図１７Ｂ参照）。導電膜２４８Ａは、絶縁体２８３および絶縁体２８４が成膜された、開口２７０に埋め込まれるように成膜される。導電膜２４８Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電膜２４８Ａは、単層構造だけに限らず、積層構造にしてもよい。導電膜２４８Ａとして、例えば、ＡＬＤ法を用いて窒化チタンを成膜し、窒化チタン上にＣＶＤ法を用いてタングステンを成膜する構成にしてもよい。
　次に、ＣＭＰ処理によって、導電膜２４８Ａを絶縁体２８４が露出するまで研磨することによって、導電体２４８を形成する（図１８Ａおよび図１８Ｂ参照）。これにより、導電体２４８は開口２７０に埋め込まれるように配置される。ＣＭＰ処理によって、導電体２４８を形成することにより、導電体２４８の上面の高さと、絶縁体２８４の上面の高さが概略一致する。
　このように、導電体２４８は開口２７０に埋め込まれるように形成されるので、追加のマスクなしに、容量素子２０１の上部電極として機能する導電体２４８を形成することができる。
　次に、絶縁体２８４および導電体２４８上に、絶縁体２７４を成膜する（図１９Ａおよび図１９Ｂ参照）。絶縁体２７４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。例えば、ＣＶＤ法を用いて酸化シリコンを成膜するとよい。また、絶縁体２７４は、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体２７４となる絶縁膜の水素濃度を低減することができる。また、絶縁体２７４にＣＭＰ処理を行い、上面を平坦させることが好ましい。
　次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２８２の成膜によって添加された酸素を絶縁体２８０へ拡散させ、さらに酸化物２３０ｃを介して、酸化物２３０ａおよび酸化物２３０ｂへ供給することができる。なお、当該加熱処理は、絶縁体２７４の形成後に限らず、絶縁体２８２の成膜後、絶縁体２８４の成膜後などに行ってもよい。
　次に、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶縁体２８４、および絶縁体２７４に、導電体２４２ａ、導電体２４２ｂ、および導電体２４８に達する開口を形成する（図１９Ａおよび図１９Ｂ参照）。当該開口の形成は、リソグラフィー法を用いて行えばよい。なお、図１９Ａで当該開口の形状は、上面図において円形状にしているが、これに限られるものではない。例えば、当該開口が、上面図において、楕円などの概略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。
　次に、絶縁体２４１となる絶縁膜を成膜し、当該絶縁膜を異方性エッチングして絶縁体２４１を形成する。（図１９Ａおよび図１９Ｂ参照）。絶縁体２４１となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。絶縁体２４１となる絶縁膜としては、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ＡＬＤ法を用いて、酸化アルミニウムを成膜することが好ましい。または、ＰＥＡＬＤ法を用いて、窒化シリコンを成膜することが好ましい。窒化シリコンは水素に対するブロッキング性が高いので好ましい。
　また、絶縁体２４１となる絶縁膜の異方性エッチングとしては、例えばドライエッチング法などを用いればよい。開口の側壁部に絶縁体２４１を設けることで、外方からの酸素の透過を抑制し、次に形成する導電体２４０の酸化を防止することができる。また、導電体２４０から、水、水素などの不純物が外部に拡散することを防ぐことができる。
　次に、導電体２４０となる導電膜を成膜する。導電体２４０となる導電膜は、水、水素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい。例えば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅などとの積層とすることができる。導電体２４０となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、ＣＭＰ処理を行うことで、導電体２４０となる導電膜の一部を除去し、絶縁体２８４および絶縁体２７４の上面を露出する。その結果、開口のみに、当該導電膜が残存することで上面が平坦な導電体２４０ａ、導電体２４０ｂ、および導電体２４０ｃを形成することができる（図１９Ａおよび図１９Ｂ参照）。なお、当該ＣＭＰ処理により、絶縁体２７４の上面の一部が除去される場合がある。
　次に、導電体２４６となる導電膜を成膜する。導電体２４６となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、導電体２４６となる導電膜をリソグラフィー法によって加工し、導電体２４０ａの上面と接する導電体２４６ａ、ならびに導電体２４０ｂの上面および導電体２４０ｃの上面と接する導電体２４６ｂを形成する（図１Ａおよび図１Ｂ参照）。この時、導電体２４６ａおよび導電体２４６ｂと、絶縁体２７４とが重ならない領域の、絶縁体２７４の一部が除去されることがある。
　次に、導電体２４６上および絶縁体２７４上に、絶縁体２８６を成膜する（図１Ａおよび図１Ｂ参照）。絶縁体２８６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、絶縁体２８６は、多層としてもよい。例えば、スパッタリング法を用いて、窒化シリコンを成膜し、窒化シリコン上に、ＣＶＤ法を用いて窒化シリコンを成膜してもよい。
　以上により、図１Ａおよび図１Ｂに示すトランジスタ２００を有する半導体装置を作製することができる。図５Ａ乃至図１９Ａ、および図５Ｂ乃至図１９Ｂに示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ２００、および容量素子２０１を有するメモリデバイス２０２を作製することができる。
　以上に示すように、容量素子２０１を構成する、導電体２０６、絶縁体２８３、絶縁体２８４、および導電体２４８は、トランジスタ２００を作製する工程に対して、追加のマスクを用いることなく形成することができる。このように、容量素子２０１の作製工程の一部を、トランジスタ２００の作製工程の一部で兼用することができる。よって、本発明の一態様に係るメモリデバイス２０２を作製することで、生産性の高い半導体装置を提供することができる。
＜半導体装置の変形例＞
　以下では、図２０乃至図２５を用いて、本発明の一態様である半導体装置の一例について説明する。なお、図２０乃至図２５に示すメモリデバイス２０２を有する半導体装置において、＜半導体装置の構成例＞に示したメモリデバイス２０２を有する半導体装置の構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、メモリデバイス２０２を有する半導体装置の構成材料については＜半導体装置の構成例＞で詳細に説明した材料を用いることができる。
＜＜半導体装置の変形例１＞＞
　図２０Ａおよび図２０Ｂに示すメモリデバイス２０２は、図１Ａおよび図１Ｂに示したメモリデバイス２０２の変形例である。図２０Ａはメモリデバイス２０２の上面図を示す。また、図２０Ｂは、図２０Ａに示すＡ１−Ａ２の一点鎖線で示す部位の断面図である。図２０Ａの上面図では、図の明瞭化のために一部の要素を省いている。図２０Ａおよび図２０Ｂに示すメモリデバイス２０２は、図１Ａおよび図１Ｂに示したメモリデバイス２０２とは、導電体２０５の一部が、絶縁体２８３および絶縁体２８４を介して導電体２４８と重なっている点が異なる。
　つまり、図１Ａおよび図１Ｂで、離して設けられていた、導電体２０５と導電体２０６が、図２０Ａおよび図２０Ｂに示すメモリデバイス２０２では、導電体２０５に一体化されている。導電体２０５は、トランジスタ２００のバックゲートとして機能し、且つ容量素子２０１の下部電極としても機能する。
　また、図２０Ａおよび図２０Ｂに示すメモリデバイス２０２では、導電体２０５は島状に設けられており、フローティング状態になっている。このような構造にすることで、導電体２４８に保持した電荷により、導電体２０５内に電荷が誘起され、トランジスタ２００のＶｔｈを小さくすることができる。これにより、容量素子２０１に保持されたデータに対応する電荷を容易に読み出すことができるので、メモリデバイス２０２のデータの読み出し速度を十分に高速化できる。
＜＜半導体装置の変形例２＞＞
　図２１Ａおよび図２１Ｂに示すメモリデバイス２０２は、図１Ａおよび図１Ｂに示したメモリデバイス２０２の変形例である。図２１Ａはメモリデバイス２０２の上面図を示す。また、図２１Ｂは、図２１Ａに示すＡ１−Ａ２の一点鎖線で示す部位の断面図である。図２１Ａの上面図では、図の明瞭化のために一部の要素を省いている。図２１Ａおよび図２１Ｂに示すメモリデバイス２０２は、図１Ａおよび図１Ｂに示したメモリデバイス２０２とは、導電体２０６が絶縁体２８０と重畳していない点が異なる。よって、図２１Ａおよび図２１Ｂに示すメモリデバイス２０２では、導電体２０６がトランジスタ２００と重畳していない。
　また、図２１Ｂに示すように、絶縁体２８３は、導電体２０６の一方の側面（Ａ１側の側面）に接し、且つ当該一方の側面に対向する側面（Ａ２側の側面）に接することが好ましい。つまり、図２１Ａおよび図２１Ｂに示すメモリデバイス２０２では、導電体２０６は、導電体２４８に覆われるように設けられる。
　このような構成にすることで、導電体２０６のＡ１側の側面においても、容量素子２０１を形成することができるので、静電容量を大きくすることができる。
＜＜半導体装置の変形例３＞＞
　図２２Ａおよび図２２Ｂに示すメモリデバイス２０２は、図１Ａおよび図１Ｂに示したメモリデバイス２０２の変形例である。図２２Ａはメモリデバイス２０２の上面図を示す。また、図２２Ｂは、図２２Ａに示すＡ１−Ａ２の一点鎖線で示す部位の断面図である。図２２Ａの上面図では、図の明瞭化のために一部の要素を省いている。図２２Ａおよび図２２Ｂに示すメモリデバイス２０２は、図１Ａおよび図１Ｂに示したメモリデバイス２０２とは、絶縁体２２２、絶縁体２２４、酸化物２３０ａ、および酸化物２３０ｂに、導電体２０６に達する開口２５１が形成され、導電体２４２ｂが開口２５１を介して導電体２０６に接する点が異なる。
　このような構成にすることで、トランジスタ２００のソースおよびドレインの一方を、容量素子２０１の下部電極として機能する導電体２０６に電気的に接続することができる。
　また、導電体２４０ｃを介して、導電体２４８と電気的に接続される導電体２４６ｂは、容量配線として機能する。なお、導電体２４２ｂを絶縁体２７４上に取り出して引き回す必要がないので、図１Ｂに示す、導電体２４０ｂおよび絶縁体２４１ｂを設けなくてよい。
　このように、開口２５１を形成する場合、図５に示す工程で、酸化膜２４３Ａを成膜した後で、導電体２０６に達する開口２５１を形成すればよい。その後、導電膜２４２Ａを成膜すると、導電膜２４２Ａは導電体２０６の上面に接して形成される。
＜＜半導体装置の変形例４＞＞
　図２３Ａおよび図２３Ｂに示すメモリデバイス２０２は、図１Ａおよび図１Ｂに示したメモリデバイス２０２の変形例である。図２３Ａ、図２３Ｂに示すメモリデバイス２０２は、図１Ａに示すメモリデバイス２０２と同様のレイアウトを有する。図２３Ａは、図１Ａに示すＡ１−Ａ２の一点鎖線で示す部位の断面図であり、図２３Ｂは、図１Ａに示すＡ５−Ａ６の一点鎖線で示す部位の断面図である。図２３Ａおよび図２３Ｂに示すメモリデバイス２０２は、図１Ａおよび図１Ｂに示したメモリデバイス２０２とは、導電体２４２ａおよび導電体２４２ｂの、側面と上面が交わる端部が角状になる点が異なる。
　導電体２４２の側面と上面が交わる端部が角状になることで、当該端部が曲面を有する場合に比べて、導電体２４２の断面積が大きくなる。これにより、導電体２４２の抵抗が低減されるので、トランジスタ２００のオン電流を大きくすることができる。
　このように、導電体２４２の側面と上面が交わる端部を角状にする場合、図６に示す工程で、導電層２４２Ｂを島状に形成する際に、導電層２４２Ｂ上にハードマスクを形成しておけばよい。これにより、導電層２４２Ｂの側面と上面が交わる端部がエッチングされるのを防ぐことができる。
　また、上記ハードマスクとして、絶縁体２７２と同様の絶縁体を設けてもよい。この場合、当該ハードマスクを残したまま、作製工程を進めると、図２３Ａおよび図２３Ｂに示すように、導電体２４２ａの上に絶縁体２７２ａを形成することができ、導電体２４２ｂの上に絶縁体２７２ｂを形成することができる。このように、絶縁体２７２ａおよび絶縁体２７２ｂを形成する場合、図１Ｂに示す絶縁体２７２および絶縁体２７３を形成しなくてもよい。
＜＜半導体装置の変形例５＞＞
　図２４Ａおよび図２４Ｂに示すメモリデバイス２０２は、図１Ａおよび図１Ｂに示したメモリデバイス２０２の変形例である。図２４Ａはメモリデバイス２０２の上面図を示す。また、図２４Ｂは、図２４Ａに示すＡ１−Ａ２の一点鎖線で示す部位の断面図である。図２４Ａの上面図では、図の明瞭化のために一部の要素を省いている。図２４Ａおよび図２４Ｂに示すメモリデバイス２０２は、図１Ａおよび図１Ｂに示したメモリデバイス２０２とは、導電体２０５および導電体２０６の側面がテーパー形状である点が異なる。
　このように、導電体２０５および導電体２０６の側面をテーパー形状にする場合、図５に示す工程で絶縁体２１４を成膜した後、絶縁体２１４上に導電体２０５および導電体２０６をパターニングによって形成する。このとき、導電体２０５および導電体２０６の側面がテーパーを有する形状にすればよい。その後、導電体２０５および導電体２０６を覆って絶縁体２１６を成膜し、絶縁体２１６にＣＭＰ処理を行うことで、絶縁体２１６の一部を除去し、導電体２０５および導電体２０６の表面を露出させればよい。
＜＜半導体装置の変形例６＞＞
　図２５Ａおよび図２５Ｂに示すメモリデバイス２０２は、図１Ａおよび図１Ｂに示したメモリデバイス２０２の変形例である。図２５Ａ、図２５Ｂに示すメモリデバイス２０２は、図１Ａに示すメモリデバイス２０２と同様のレイアウトを有する。図２５Ａは、図１Ａに示すＡ１−Ａ２の一点鎖線で示す部位の断面図であり、図２５Ｂは、図１Ａに示すＡ５−Ａ６の一点鎖線で示す部位の断面図である。図２５Ａおよび図２５Ｂに示すメモリデバイス２０２は、図１Ａおよび図１Ｂに示したメモリデバイス２０２とは、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２２２、絶縁体２２４、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、および導電体２０６の側面に接して、絶縁体２８７が配置されている点が異なる。
　絶縁体２８７は、絶縁体２８２または絶縁体２１４と同様に、水素を捕獲および水素を固着する機能を有する材料を用いて形成することが好ましい。代表的には、絶縁体２８７としては、酸化アルミニウムを用いることができる。
　図２５Ａおよび図２５Ｂに示すように、絶縁体２８３は、絶縁体２８２および絶縁体２８７を覆って設けられる。つまり、絶縁体２８３と絶縁体２１１で封止された領域内に、水素を捕獲および水素を固着する機能を有する絶縁体２１４、絶縁体２８７、および絶縁体２８２が、絶縁体２１６、絶縁体２８０などに接して設けられる。よって、絶縁体２１４、絶縁体２８７、および絶縁体２８２が、絶縁体２１６、絶縁体２８０などに含まれる水素を捕獲または固着することで、封止された領域内の水素の量を一定値とすることができる。
　このように、絶縁体２８７を形成する場合、図１４に示す工程で開口２７０を形成した後、スパッタリング法などを用いて、酸化アルミニウムなどの絶縁膜を成膜し、当該絶縁膜に異方性のエッチング処理を行って、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２２２、絶縁体２２４、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、および導電体２０６の側面に接して絶縁体２８７を形成すればよい。上記異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に概略平行な面に成膜された当該絶縁膜を除去して、絶縁体２８７を自己整合的に形成することができる。
＜＜半導体装置の変形例７＞＞
　図２６Ａ、図２６Ｂ、図２７Ａ、および図２７Ｂに示すメモリデバイス２０２は、図１Ａ、図１Ｂ、図２Ａ、および図２Ｂに示したメモリデバイス２０２の変形例である。図２６Ａはメモリデバイス２０２の上面図を示す。また、図２６Ｂは、図２６Ａに示すＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図２７Ａは、図２６Ａに示すＡ３−Ａ４の一点鎖線で示す部位の断面図である。また、図２７Ｂは、図２６Ａに示すＡ５−Ａ６の一点鎖線で示す部位の断面図である。図２６Ａの上面図では、図の明瞭化のために一部の要素を省いている。図２６Ａ、図２６Ｂ、図２７Ａ、および図２７Ｂに示すメモリデバイス２０２は、図１Ａ、図１Ｂ、図２Ａ、および図２Ｂに示したメモリデバイス２０２とは、導電体２６０、導電体２０５、および導電体２０６を延伸して配線として機能させている点が異なる。また、図２６Ａ、図２６Ｂ、図２７Ａ、および図２７Ｂに示すメモリデバイス２０２は、図１Ａ、図１Ｂ、図２Ａ、および図２Ｂに示したメモリデバイス２０２とは、トランジスタ２００を囲むように、開口２７０ａと開口２７０ｂが形成され、開口２７０ａの中に埋め込まれるように導電体２４８ａが設けられ、開口２７０ｂの中に埋め込まれるように導電体２４８ｂが設けられている点が異なる。ここで、開口２７０ａおよび開口２７０ｂと、酸化物２３０ｃの距離はできるだけ短いことが好ましい。
　開口２７０ｂでは、開口２７０と同様に、導電体２０６が露出しており、容量素子２０１が形成されている。また、開口２７０と同様に、絶縁体２８３は、開口２７０ｂの底面および内壁に接して設けられ、さらに内側に絶縁体２８４が設けられている。さらに、開口２７０の導電体２４８と同様に、導電体２４８ｂが、開口２７０ｂの内部で、絶縁体２８４のさらに内側を埋め込むように設けられている。また、導電体２４８ｂの上面の高さと、絶縁体２８４の絶縁体２８０と重なる領域の上面の高さが概略一致することが好ましい。
　また、開口２７０ａでは、導電体２０６と同じ層の導電体は設けられないが、開口２７０と同様に、絶縁体２８３は、開口２７０ａの底面および内壁に接して設けられ、さらに内側に絶縁体２８４が設けられている。さらに、開口２７０の導電体２４８と同様に、導電体２４８ａが、開口２７０ａの内部で、絶縁体２８４のさらに内側を埋め込むように設けられている。また、導電体２４８ａの上面の高さと、絶縁体２８４の絶縁体２８０と重なる領域の上面の高さが概略一致することが好ましい。
　導電体２６０は、第１のゲート電極を含む配線として機能し、導電体２０５は、第２のゲート電極を含む配線として機能し、導電体２０６は、容量素子２０１の下部電極を含む配線として機能する。なお、図２６Ａにおいて、導電体２６０、導電体２０５および導電体２０６はＡ３−Ａ４方向に延伸して配置されているが、これに限られるものではなく、メモリデバイス２０２を含む半導体装置の回路構成に合わせて導電体２６０、導電体２０５および導電体２０６は適宜配置することができる。
　また、導電体２６０に合わせて、絶縁体２５０、酸化物２３０ｃ、および酸化物２３０ｄもチャネル幅方向に延伸して配置すればよい。
　なお、図２６Ａおよび図２７Ａに示すように、酸化物２３０ｃを、トランジスタ２００毎に、島状に設けてもよい。つまり、トランジスタ２００の酸化物２３０ｃと、トランジスタ２００に隣接するトランジスタ２００の酸化物２３０ｃと、は接しなくてもよい。また、トランジスタ２００の酸化物２３０ｃと、トランジスタ２００に隣接するトランジスタ２００の酸化物２３０ｃと、を離してもよい。別言すると、酸化物２３０ｃが、トランジスタ２００と、トランジスタ２００に隣接するトランジスタ２００との間に配置されない構成としてもよい。
　複数のトランジスタ２００がチャネル幅方向に配置されている半導体装置において、上記構成にすることで、トランジスタ２００に酸化物２３０ｃがそれぞれ独立して設けられる。よって、トランジスタ２００と、トランジスタ２００に隣接するトランジスタ２００との間に、寄生トランジスタが生じるのを抑制し、リークパスが生じるのを抑制することができる。したがって、高い電気特性を有し、かつ、微細化または高集積化が可能な半導体装置を提供することができる。
　また、上記構成とすることで、図２７Ａに示すように、酸化物２３０ｄは、トランジスタ２００と、トランジスタ２００に隣接するトランジスタ２００との間に、絶縁体２２４に接する領域を有する。なお、トランジスタ２００の酸化物２３０ｃおよび酸化物２３０ｄは、トランジスタ２００に隣接するトランジスタ２００の酸化物２３０ｃおよび酸化物２３０ｄと、それぞれ離してもよい。
＜半導体装置の応用例＞
　以下では、図２８乃至図３０を用いて、先の＜半導体装置の構成例＞および先の＜半導体装置の変形例＞で示したものとは異なる、本発明の一態様に係るメモリデバイス２０２を有する半導体装置の一例について説明する。なお、図２８乃至図３０に示す半導体装置において、＜＜半導体装置の構成例＞＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目において、トランジスタ２００の構成材料については＜半導体装置の構成例＞および＜半導体装置の変形例＞で詳細に説明した材料を用いることができる。
　図２８は、トランジスタ２００ａ、および容量素子２０１ａからなるメモリデバイス２０２ａと、トランジスタ２００ｂ、および容量素子２０１ｂからなるメモリデバイス２０２ｂと、を有する半導体装置６００のチャネル長方向の断面図である。半導体装置６００は、図２８に示すように、導電体２４０ａおよび導電体２４６ａを対称軸とした線対称の構成となっている。このため、図２８において、メモリデバイス２０２ａの構成要素に符号を付記しており、メモリデバイス２０２ｂの構成要素は、当該符号を参酌することができる。
　トランジスタ２００ａのソース電極またはドレイン電極の一方と、トランジスタ２００ｂのソース電極またはドレイン電極の一方は、導電体２４２ａが兼ねている。また、配線として機能する導電体２４６ａと、トランジスタ２００ａおよびトランジスタ２００ｂとの接続は、プラグとして機能する導電体２４０ａが兼ねている。このように、２つのトランジスタと、２つの容量素子と、配線とプラグとの接続を上述の構成とすることで、微細化または高集積化が可能な半導体装置を提供することができる。
　トランジスタ２００ａおよび容量素子２０１ａからなるメモリデバイス２０２ａと、トランジスタ２００ｂおよび容量素子２０１ｂからなるメモリデバイス２０２ｂのそれぞれの構成および効果については、上記半導体装置の構成例を参酌することができる。
　上記においては、半導体装置の構成例として、メモリデバイス２０２ａとメモリデバイス２０２ｂを挙げたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図２９に示すように、半導体装置６００＿１と、半導体装置６００＿１と同様の構成を有する半導体装置６００＿２が、容量素子の下部電極として機能する導電体２０６を介して接続されていてもよい。本明細書では、メモリデバイス２０２ａとメモリデバイス２０２ｂを有する半導体装置をセルと称する場合がある。
　図２９は、トランジスタ２００ａ＿１および容量素子２０１ａ＿１からなるメモリデバイス２０２ａ＿１と、トランジスタ２００ｂ＿１および容量素子２０１ｂ＿１（図示せず）からなるメモリデバイス２０２ｂ＿１、を有する半導体装置６００＿１と、トランジスタ２００ａ＿２および容量素子２０１ａ＿２からなるメモリデバイス２０２ａ＿２と、トランジスタ２００ｂ＿２および容量素子２０１ｂ＿２（図示せず）からなるメモリデバイス２０２ｂ＿２、を有する半導体装置６００＿２が容量素子の下部電極として機能する導電体２０６を介して接続されている断面図である。
　図２９に示すように、半導体装置６００＿１が有する容量素子２０１ａ＿１の一方の電極として機能する導電体２０６は、半導体装置６００＿２が有する容量素子２０１ａ＿２の一方の電極を兼ねている。また、図示しないが、半導体装置６００＿１が有する容量素子２０１ｂ＿１の一方の電極として機能する導電体２０６が、半導体装置６００＿１の左側方向に隣接するセルの容量素子の一方の電極を兼ねている。また、半導体装置６００＿２の右側方向のセルについても同様の構成となっている。つまりセルアレイ（メモリデバイス層ともいう）を構成することができる。この様なセルアレイの構成とすることで、隣り合うセルの間隔を小さくすることができるため、セルアレイの投影面積を小さくすることができ、高集積化が可能となる。また、図２９に示すセルアレイをマトリクス状に配置することで、マトリクス状のセルアレイを構成することができる。
　上述のように、本実施の形態に示す構成で半導体装置６００＿１および半導体装置６００＿２を形成することにより、セルの面積を低減し、セルアレイを有する半導体装置の微細化または高集積化を図ることができる。
　また、上記セルアレイをマトリクス状に配置するだけでなく、積層してもよい。図３０にセルアレイ６１０をｎ層積層する構成の断面図を示す。図３０に示すように、複数のセルアレイ（セルアレイ６１０＿１乃至セルアレイ６１０＿ｎ）を積層することにより、セルアレイの占有面積を増やすことなく、セルを集積して配置することができる。つまり、３Ｄセルアレイを構成することができる。
　本発明の一態様により、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、高い電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オン電流が大きい半導体装置を提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、低消費電力の半導体装置を提供することができる。
　本実施の形態に示す構成、方法などは、本実施の形態に示す他の構成、他の方法などと、または他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、半導体装置の一形態を、図３１を用いて説明する。
［記憶装置］
　本発明の一態様に係る半導体装置（記憶装置）の一例を図３１に示す。本発明の一態様の半導体装置は、メモリデバイス２０２がトランジスタ３００の上方に設けられている。先の実施の形態と同様に、メモリデバイス２０２は、トランジスタ２００と容量素子２０１を有する。なお、メモリデバイス２０２、トランジスタ２００、および容量素子２０１として、先の実施の形態で説明したメモリデバイス２０２、トランジスタ２００、および容量素子２０１を用いることができる。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたりデータを保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。さらに、実施の形態１に示すように、トランジスタ２００は、絶縁体２８３、絶縁体２８４、絶縁体２１１、および絶縁体２１２で封止されているので、記憶装置の電気特性のばらつきを抑え、信頼性を向上させることができる。
　図３１に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続され、配線１００７はトランジスタ３００のゲートと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。また、配線１００５は容量素子２０１の電極の一方と電気的に接続されている。
　また、図３１に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
＜トランジスタ３００＞
　トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａおよび３１４ｂを有する。トランジスタ３００は、ｐチャネル型あるいはｎチャネル型のいずれでもよい。
　ここで、図３１に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図３１に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
＜配線層＞
　各構造体の間には、層間膜、配線、および、プラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとを一体化してもよい。すなわち、導電体の一部が配線として機能する場合と、導電体の一部がプラグとして機能する場合とがある。
　例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子２０１、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグまたは配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるためにＣＭＰ法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図３１において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグまたは配線として機能する。
　同様に、絶縁体２１０、絶縁体２１１、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、トランジスタ２００を構成する導電体（導電体２０５）、および容量素子２０１を構成する導電体（導電体２０６）等が埋め込まれている。なお、導電体２１８は、トランジスタ３００と上部の配線を電気的に接続するプラグまたは配線としての機能を有する。
　また、実施の形態１で示したように、絶縁体２２２、絶縁体２２４、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２８４には、導電体２４０、トランジスタ２００、および容量素子２０１等が埋め込まれている。また、実施の形態１で示したように、導電体２４０上には導電体２４６が設けられており、導電体２４６の上に、絶縁体２８６および絶縁体２８８が設けられている。
　ここで、上記実施の形態に示す絶縁体２４１と同様に、プラグとして機能する導電体２１８の側面に接して絶縁体２１７が設けられる。絶縁体２１７は、絶縁体２１０、絶縁体２１１、絶縁体２１２、絶縁体２１４、および絶縁体２１６に形成された開口の内壁に接して設けられている。つまり、絶縁体２１７は、導電体２１８と、絶縁体２１０、絶縁体２１１、絶縁体２１２、絶縁体２１４、および絶縁体２１６と、の間に設けられている。なお、導電体２０５および導電体２０６は、導電体２１８と並行して形成することができるため、導電体２０５および導電体２０６の側面に接して絶縁体２１７が形成される場合もある。
　絶縁体２１７としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体２１７は、絶縁体２１１、絶縁体２１２、絶縁体２１４、および絶縁体２２２に接して設けられるので、絶縁体２１０または絶縁体２１６などから水または水素などの不純物が、導電体２１８を通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２１０または絶縁体２１６に含まれる酸素が導電体２１８に吸収されるのを防ぐことができる。
　絶縁体２１７は、絶縁体２４１と同様の方法で形成することができる。例えば、ＰＥＡＬＤ法を用いて、窒化シリコンを成膜し、異方性エッチングを用いて導電体３５６に達する開口を形成すればよい。
　層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　例えば、絶縁体２１０、絶縁体３５２、および絶縁体３５４等には、比誘電率の低い絶縁体を用いることが好ましい。例えば、当該絶縁体は、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを用いることが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂との積層構造を用いることが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体２１４、絶縁体２１１、絶縁体２１２、絶縁体３５０、および絶縁体３２４等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、および導電体２４６等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層で用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料を用いることが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体を設けることがある。その場合、当該過剰酸素領域を有する絶縁体と、当該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
　例えば、図３１では、過剰酸素を有する絶縁体２２４および絶縁体２８０と、導電体２４０との間に、絶縁体２４１を設けるとよい。絶縁体２４１と、絶縁体２２２、絶縁体２７２、絶縁体２７３、絶縁体２８２、絶縁体２８３、および絶縁体２８４とが接して設けられることで、絶縁体２２４およびトランジスタ２００は、バリア性を有する絶縁体により、封止することができる。
　つまり、絶縁体２４１を設けることで、絶縁体２２４および絶縁体２８０が有する過剰酸素が、導電体２４０に吸収されることを抑制することができる。また、絶縁体２４１を有することで、不純物である水素が、導電体２４０を介して、トランジスタ２００へ拡散することを抑制することができる。
　なお、絶縁体２４１としては、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。特に、窒化シリコンは水素に対するブロッキング性が高いため好ましい。または、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物などを用いることができる。
　また、実施の形態１と同様に、トランジスタ２００は、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３、および絶縁体２８４で封止されることが好ましい。このような構成とすることで、絶縁体２７４などに含まれる水素が絶縁体２８０などに混入するのを低減することができる。
　ここで、絶縁体２８４、絶縁体２８３、および絶縁体２８２には導電体２４０が貫通しており、絶縁体２１４、絶縁体２１２、および絶縁体２１１には導電体２１８が貫通しているが、上記の通り、絶縁体２４１が導電体２４０に接して設けられている。これにより、導電体２４０および導電体２１８を介して、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３、および絶縁体２８４の内側に混入する水素を低減することができる。このようにして、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３、絶縁体２８４、および絶縁体２４１でトランジスタ２００をより確実に封止し、絶縁体２７４等に含まれる水素などの不純物が外側から混入するのを低減することができる。
　また、絶縁体２１６、絶縁体２２４、絶縁体２８０、絶縁体２５０、および絶縁体２７４は、水素原子が低減または除去されたガスを用いた成膜方法で形成されることが好ましい。これにより、絶縁体２１６、絶縁体２２４、絶縁体２８０、絶縁体２５０、および絶縁体２７４の水素濃度を低減することができる。
　このようにして、トランジスタ２００近傍のシリコン系絶縁膜の水素濃度を低減し、酸化物２３０の水素濃度を低減することができる。
　また、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）は、絶縁体２８３と絶縁体２１１が接し、容量素子２０１が形成されていない領域と重なるように設計することが好ましい。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインに沿って切断し、複数の半導体装置に分断（分割）する場合がある。
　本実施の形態に示す構成、方法などは、他の実施の形態または実施例に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、図３２Ａ、図３２Ｂ、および図３３Ａ乃至図３３Ｃを用いて、本発明の一態様に係る、メモリデバイス（以下、メモリセルと呼ぶ場合がある）が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある）について説明する。当該メモリセルは、ＯＳトランジスタおよび容量素子を有する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れたデータ保持特性をもち、不揮発性メモリとして機能させることができる。さらに、上記実施の形態に示すように、ＯＳトランジスタは、水素に対してバリア性を有するバリア絶縁膜で封止されているため、ＯＳメモリ装置の電気特性のばらつきを抑え、信頼性を向上させることができる。
＜記憶装置の構成例＞
　図３２ＡにＯＳメモリ装置の構成例を示す。記憶装置１４００は、周辺回路１４１１およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、およびコントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、および書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部から入力される制御信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、マトリクス状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図３２Ａにおいて、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例を示したが、本実施の形態はこれに限られるものではない。例えば、図３２Ｂに示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図３３Ａ乃至図３３Ｃに上述のメモリセルＭＣに適用できるメモリセルの構成例を説明する。
［ＤＯＳＲＡＭ］
　図３３Ａ乃至図３３Ｃに、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ、１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ場合がある。図３３Ａに示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある）及びバックゲートを有する。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時及び読み出し時において、配線ＣＡＬには、低電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を制御することができる。
　ここで、図３３Ａに示すメモリセル１４７１は、上記実施の形態に示すメモリデバイス２０２に対応している。つまり、トランジスタＭ１はトランジスタ２００に、容量素子ＣＡは容量素子２０１に対応している。
　また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図３３Ｂに示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続してもよい。また、例えば、メモリセルＭＣは、図３３Ｃに示すメモリセル１４７３のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子２０１を用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ又はアナログデータを保持することができる。
　また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるようにセンスアンプを設けると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
　なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の配置または機能は、必要に応じて、変更、削除、または追加してもよい。
　一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置（メモリ）が用いられる。図３４に、各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速いアクセス速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図３４では、最上層から順に、ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリ、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＤＲＡＭ、３Ｄ　ＮＡＮＤメモリを示している。
　ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
　ＳＲＡＭは、例えばキャッシュに用いられる。キャッシュは、メインメモリに保持されている情報の一部を複製して保持する機能を有する。使用頻繁が高いデータをキャッシュに複製しておくことで、データへのアクセス速度を高めることができる。
　ＤＲＡＭは、例えばメインメモリに用いられる。メインメモリは、ストレージから読み出されたプログラムやデータを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
　３Ｄ　ＮＡＮＤメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも、大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。
　本発明の一態様の記憶装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様の記憶装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域９０１に位置する記憶装置として好適に用いることができる。また、本発明の一態様の記憶装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域９０２に位置する記憶装置として好適に用いることができる。
　本実施の形態に示す構成は、他の実施の形態または実施例に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、図３５Ａおよび図３５Ｂを用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図３５Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図３５Ｂに示すように、プリント基板（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。当該メモリには、ＮＯＳＲＡＭやＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や積和演算回路を設けることで、画像処理および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを指す。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、サイズを小さくすることができる。また、画像処理能力が高いことから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　本実施の形態に示す構成は、他の実施の形態または実施例に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
　まず、記憶装置７２０が組み込まれた電子部品の例を、図３６Ａおよび図３６Ｂを用いて説明を行う。
　図３６Ａに電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図３６Ａに示す電子部品７００は、モールド７１１内に記憶装置７２０を有している。図３６Ａは、電子部品７００の内部を示すために、一部を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置７２０とワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　記憶装置７２０は、駆動回路層７２１と、記憶回路層７２２と、を有する。
　図３６Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５および複数の記憶装置７２０が設けられている。
　電子部品７３０では、記憶装置７２０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
　パッケージ基板７３２は、セラミック基板、プラスチック基板、ガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置７２０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図３６Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡおよびＰＧＡに限らず、様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　本実施の形態は、他の実施の形態または実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
　本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図３７Ａ乃至図３７Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図３７ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図３７ＢはＳＤカードの外観の模式図であり、図３７Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図３７ＤはＳＳＤの外観の模式図であり、図３７Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２、および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、およびコントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
　本実施の形態は、他の実施の形態または実施例に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
　本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図３８Ａ乃至図３８Ｈに、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子書籍端末、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むセンサ）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図３８Ａ乃至図３８Ｈに、電子機器の例を示す。
［情報端末］
　図３８Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
　情報端末５１００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５１０２に表示するアプリケーション、表示部５１０２に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５１０２に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
　図３８Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
　ノート型情報端末５２００は、情報端末５１００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、ノート型情報端末５２００を用いることで、新規の人工知能の開発を行うことができる。
　なお、電子機器としてスマートフォンおよびノート型情報端末を例として、それぞれ図３８Ａ、図３８Ｂに図示したが、スマートフォンおよびノート型情報端末以外の情報端末を適用することができる。スマートフォンおよびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
　図３８Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
　また、図３８Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
　携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力化により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵまたはチップを適用することによって、人工知能を有する携帯ゲーム機５３００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５３００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーからの質問、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５３００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図３８Ｃ、図３８Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
　本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
　図３８Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図３８Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
　スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実施の形態で説明したＧＰＵまたはチップを搭載することができる。
　スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ５５００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力化により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　図３８Ｅ、図３８Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［移動体］
　本発明の一態様のＧＰＵまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図３８Ｇは、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図３８Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［電化製品］
　図３８Ｈは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　本実施の形態は、他の実施の形態または実施例に記載した構成と適宜組み合わせて実施することが可能である。
ＢＧＬ：配線、ＢＩＬ：配線、ＣＡ：容量素子、ＣＡＬ：配線、ＭＣ：メモリセル、Ｍ１：トランジスタ、ＷＯＬ：配線、２００：トランジスタ、２００ａ：トランジスタ、２００ａ＿１：トランジスタ、２００ａ＿２：トランジスタ、２００ｂ：トランジスタ、２００ｂ＿１：トランジスタ、２００ｂ＿２：トランジスタ、２０１：容量素子、２０１ａ：容量素子、２０１ａ＿１：容量素子、２０１ａ＿２：容量素子、２０１ｂ：容量素子、２０１ｂ＿１：容量素子、２０１ｂ＿２：容量素子、２０２：メモリデバイス、２０２ａ：メモリデバイス、２０２ａ＿１：メモリデバイス、２０２ａ＿２：メモリデバイス、２０２ｂ：メモリデバイス、２０２ｂ＿１：メモリデバイス、２０２ｂ＿２：メモリデバイス、２０５：導電体、２０５ａ：導電体、２０５ｂ：導電体、２０６：導電体、２０６ａ：導電体、２０６ｂ：導電体、２１０：絶縁体、２１１：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２１７：絶縁体、２１８：導電体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０Ａ：酸化膜、２３０ｂ：酸化物、２３０Ｂ：酸化膜、２３０ｃ：酸化物、２３０Ｃ：酸化膜、２３０ｄ：酸化物、２３０Ｄ：酸化膜、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４０ｃ：導電体、２４０ｄ：導電体、２４０ｅ：導電体、２４０ｆ：導電体、２４１：絶縁体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４１ｃ：絶縁体、２４１ｄ：絶縁体、２４１ｅ：絶縁体、２４１ｆ：絶縁体、２４２：導電体、２４２ａ：導電体、２４２Ａ：導電膜、２４２ｂ：導電体、２４２Ｂ：導電層、２４３：酸化物、２４３ａ：酸化物、２４３Ａ：酸化膜、２４３ｂ：酸化物、２４３Ｂ：酸化物層、２４６：導電体、２４６ａ：導電体、２４６ｂ：導電体、２４６ｄ：導電体、２４６ｅ：導電体、２４６ｆ：導電体、２４８：導電体、２４８ａ：導電体、２４８Ａ：導電膜、２４８ｂ：導電体、２５０：絶縁体、２５０Ａ：絶縁膜、２５１：開口、２６０：導電体、２６０ａ：導電体、２６０Ａ：導電膜、２６０ｂ：導電体、２６０Ｂ：導電膜、２７０：開口、２７０ａ：開口、２７０ｂ：開口、２７２：絶縁体、２７２ａ：絶縁体、２７２ｂ：絶縁体、２７３：絶縁体、２７４：絶縁体、２８０：絶縁体、２８２：絶縁体、２８３：絶縁体、２８４：絶縁体、２８６：絶縁体、２８７：絶縁体、２８８：絶縁体、２８９：絶縁体、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、６００：半導体装置、６００＿１：半導体装置、６００＿２：半導体装置、６１０：セルアレイ、６１０＿ｎ：セルアレイ、６１０＿１：セルアレイ、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７２０：記憶装置、７２１：駆動回路層、７２２：記憶回路層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、９０１：境界領域、９０２：境界領域、１００１：配線、１００２：配線、１００３：配線、１００４：配線、１００５：配線、１００６：配線、１００７：配線、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、１２００：チップ、１２０１：ＰＣＢ、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、１４００：記憶装置、１４１１：周辺回路、１４２０：行回路、１４３０：列回路、１４４０：出力回路、１４６０：コントロールロジック回路、１４７０：メモリセルアレイ、１４７１：メモリセル、１４７２：メモリセル、１４７３：メモリセル、５１００：情報端末、５１０１：筐体、５１０２：表示部、５２００：ノート型情報端末、５２０１：本体、５２０２：表示部、５２０３：キーボード、５３００：携帯ゲーム機、５３０１：筐体、５３０２：筐体、５３０３：筐体、５３０４：表示部、５３０５：接続部、５３０６：操作キー、５４００：据え置き型ゲーム機、５４０２：コントローラ、５５００：スーパーコンピュータ、５５０１：ラック、５５０２：計算機、５５０４：基板、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉

Claims (13)

  1. 　トランジスタと、第１および第２の導電体と、第１乃至第３の絶縁体と、を有し、
    　前記トランジスタおよび前記第１の導電体は、前記第１の絶縁体の上に配置され、
    　前記トランジスタは、酸化物半導体を有し、
    　前記第２の絶縁体は、前記トランジスタの上に配置され、
    　前記第１の導電体は、前記第２の絶縁体と重畳しない領域を有し、
    　前記第３の絶縁体は、前記第１の導電体、前記トランジスタ、および前記第２の絶縁体を覆って配置され、
    　前記第２の導電体は、前記第３の絶縁体上に配置され、少なくとも一部が前記第１の導電体と重畳する、半導体装置。
  2. 　第１および第２の酸化物と、第１乃至第６の導電体と、第１乃至第６の絶縁体と、を有し、
    　前記第１の導電体は、前記第１の絶縁体上に配置され、
    　前記第２の絶縁体は、前記第１の導電体上に配置され、
    　前記第１の酸化物は、前記第２の絶縁体上に配置され、
    　前記第２の導電体および前記第３の導電体は、前記第１の酸化物上に配置され、
    　前記第３の絶縁体は、前記第２の導電体および前記第３の導電体の上に配置され、
    　前記第２の酸化物は、前記第１の酸化物上で、前記第２の導電体と前記第３の導電体の間に配置され、
    　前記第４の絶縁体は、前記第２の酸化物の上に配置され、
    　前記第４の導電体は、前記第４の絶縁体の上に配置され、
    　前記第５の導電体は、前記第１の絶縁体の上に配置され、前記第３の絶縁体と重畳しない領域を有し、
    　前記第５の絶縁体は、前記第２の絶縁体、前記第３の絶縁体、および前記第５の導電体を覆って配置され、
    　前記第６の導電体は、前記第５の絶縁体上に配置され、少なくとも一部が前記第５の導電体と重畳する、半導体装置。
  3. 　請求項２において、
    　前記第５の絶縁体は、前記第２の絶縁体、前記第３の絶縁体、および前記第５の導電体と重ならない領域で、前記第１の絶縁体に接し、
    　前記第６の導電体の少なくとも一部は、前記第５の絶縁体が前記第１の絶縁体に接する領域と重なる、半導体装置。
  4. 　請求項２または請求項３において、
    　前記第６の導電体の上面の高さと、前記第５の絶縁体の前記第２の絶縁体と重なる領域の上面の高さと、が概略一致する、半導体装置。
  5. 　請求項２乃至請求項４のいずれか一項において、
    　前記第５の絶縁体は、前記第３の絶縁体の側面、前記第２の絶縁体の側面、前記第５の導電体の上面および側面に接する、半導体装置。
  6. 　請求項２乃至請求項５のいずれか一項において、
    　前記第１の絶縁体および前記第５の絶縁体は、シリコンを含む窒化物である、半導体装置。
  7. 　請求項２乃至請求項６のいずれか一項において、
    　前記第５の絶縁体は積層構造である、半導体装置。
  8. 　請求項２乃至請求項７のいずれか一項において、
    　前記第３の絶縁体の上面の高さ、前記第２の酸化物の上面の高さ、前記第４の絶縁体の上面の高さ、および前記第４の導電体の上面の高さが概略一致する、半導体装置。
  9. 　請求項２乃至請求項８のいずれか一項において、
    　前記第５の導電体の少なくとも一部が、前記第３の絶縁体と重畳する、半導体装置。
  10. 　請求項２乃至請求項８のいずれか一項において、
    　前記第１の導電体と前記第５の導電体が島状に一体化している、半導体装置。
  11. 　請求項２乃至請求項８のいずれか一項において、
    　前記第５の導電体は、前記第３の絶縁体と重畳せず、
    　前記第５の絶縁体は、前記第５の導電体の一方の側面に接し、且つ当該一方の側面に対向する側面に接する、半導体装置。
  12. 　請求項２乃至請求項１１のいずれか一項において、
    　前記第３の導電体は、前記第６の導電体と電気的に接続される、半導体装置。
  13. 　請求項２乃至請求項８のいずれか一項において、
    　前記第２の絶縁体および前記第１の酸化物に、前記第５の導電体に達する開口が形成され、
    　前記第３の導電体は、当該開口を介して、前記第５の導電体に接する、半導体装置。
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