WO2020229919A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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oxide
conductor
film
transistor
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山崎舜平
村川努
安藤善範
掛端哲弥
佐藤優一
方堂涼太
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株式会社半導体エネルギー研究所
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    • H10B41/70Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Definitions

  • One aspect of the present invention relates to transistors, semiconductor devices, and electronic devices. Further, one aspect of the present invention relates to a method for manufacturing a semiconductor device. Further, one aspect of the present invention relates to a semiconductor wafer and a module.
  • the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic unit, and a storage device are one aspect of a semiconductor device.
  • a display device liquid crystal display device, light emission display device, etc.
  • projection device lighting device, electro-optical device, power storage device, storage device, semiconductor circuit, image pickup device, electronic device, etc. may be said to have a semiconductor device.
  • One aspect of the present invention is not limited to the above technical fields.
  • One aspect of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method. Also, one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter).
  • transistors are widely applied to electronic devices such as integrated circuits (ICs) and image display devices (also simply referred to as display devices).
  • ICs integrated circuits
  • image display devices also simply referred to as display devices.
  • Silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are attracting attention as other materials.
  • Non-Patent Document 1 In oxide semiconductors, CAAC (c-axis aligned crystalline) structures and nc (nanocrystalline) structures that are neither single crystal nor amorphous have been found (see Non-Patent Document 1 and Non-Patent Document 2).
  • Non-Patent Document 1 and Non-Patent Document 2 disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • One aspect of the present invention is to provide a semiconductor device having little variation in transistor characteristics. Another object of one aspect of the present invention is to provide a semiconductor device having good reliability. Another object of one aspect of the present invention is to provide a semiconductor device having good electrical characteristics. Another object of one aspect of the present invention is to provide a semiconductor device having a large on-current. Another object of one aspect of the present invention is to provide a semiconductor device capable of miniaturization or high integration. Another object of one aspect of the present invention is to provide a semiconductor device having low power consumption.
  • One aspect of the present invention includes a first insulator, a first oxide on the first insulator, a first conductor on the first oxide, and a second conductor.
  • the first layer and the second layer in contact with the side surface of the first oxide, and on the first insulator, on the first layer, on the second layer, on the first conductor, and on the first Arranged between the second insulator on the second conductor, the third insulator on the second insulator, the first conductor and the second conductor, and the first
  • a first layer having a second oxide disposed on the oxide, a fourth insulator on the second oxide, and a third conductor on the fourth insulator.
  • Each of the second layers has a first conductor and a metal contained in the second conductor, and the first insulator in the region in contact with the second insulator is the first layer or It is a semiconductor device having a region where the concentration of metal is lower than that of the second layer.
  • each of the thicknesses of the first layer and the second layer has a region of 0.5 nm or more and 1.5 nm or less.
  • the metal is preferably tantalum.
  • the first oxide contains indium, the element M (M is gallium, aluminum, yttrium, or tin), and zinc.
  • a first insulator is formed, a first oxide film is formed on the first insulator, and a first conductive film is formed on the first oxide film. Then, a resist mask is formed on the first conductive film, the resist mask is cured, and the first oxide film and the first conductive film are processed by using the resist mask to form an island-like structure. The first oxide and the conductive layer are formed, and the layer formed on the first insulator by processing is removed by performing a dry etching treatment, and the first oxide is formed on the first insulator.
  • a second insulator is formed on the upper and the conductive layer, a third insulator is formed on the second insulator, and the third insulator, the second insulator, and the conductive layer are formed.
  • a first conductor and a second conductor are formed, on the first insulator, on the first oxide, and on the third oxide.
  • a second oxide film is formed on the insulator, an insulating film is formed on the second oxide film, a second conductive film is formed on the insulating film, and a part of the second oxide film is formed. This is a method for manufacturing a semiconductor device, which removes a part of an insulating film and a part of a second conductive film until the third insulator is exposed.
  • the step of curing the resist mask and the processing of the first oxide film and the first conductive film using the resist mask result in an island-shaped first oxide.
  • the step of forming the conductive layer and the step of removing the layer formed on the first insulator by processing by performing a dry etching process are continuous using one dry etching apparatus. It is preferably performed in.
  • Another aspect of the present invention comprises a first layer having a first memory device, a second layer having a second memory device, a first insulator, and a second layer.
  • the first memory device has a first transistor and a first capacitive device
  • the second memory device has a second transistor and a second. It has two capacitive devices, the first transistor is a second insulator, a first oxide on a second insulator, and a first conductor on a first oxide, And a second insulator, a third insulator on the first insulator, a first insulator, and a second conductor, and a fourth insulator on the third insulator.
  • a fourth oxide which is arranged between the fourth and fifth conductors and is arranged on the third oxide, and a fourth insulator on the insulator of It has a ninth insulator on the oxide of the second insulator and a sixth conductor on the ninth insulator, and the first insulator is a side surface of the second insulator, a third insulator.
  • the first oxide which has a region in contact with each of the side surface of the fourth insulator, the side surface of the sixth insulator, the side surface of the seventh insulator, and the side surface of the eighth insulator.
  • Each of the third oxides is a semiconductor device having a region where the hydrogen concentration is less than 1 ⁇ 10 20 atoms / cm 3 .
  • the present invention it is possible to provide a semiconductor device having little variation in transistor characteristics. Further, according to one aspect of the present invention, it is possible to provide a semiconductor device having good reliability. Further, according to one aspect of the present invention, it is possible to provide a semiconductor device having good electrical characteristics. Further, according to one aspect of the present invention, it is possible to provide a semiconductor device having a large on-current. Further, according to one aspect of the present invention, it is possible to provide a semiconductor device capable of miniaturization or high integration. Further, according to one aspect of the present invention, a semiconductor device having low power consumption can be provided.
  • FIG. 1A is a top view of a semiconductor device according to an aspect of the present invention.
  • 1B to 1D are cross-sectional views of a semiconductor device according to an aspect of the present invention.
  • FIG. 2 is a cross-sectional view of a semiconductor device according to an aspect of the present invention.
  • FIG. 3A is a diagram illustrating classification of the crystal structure of IGZO.
  • FIG. 3B is a diagram illustrating an XRD spectrum of a CAAC-IGZO film.
  • FIG. 3C is a diagram for explaining the microelectron diffraction pattern of the CAAC-IGZO film.
  • FIG. 4A is a top view of a semiconductor device according to an aspect of the present invention.
  • FIG. 4B to 4D are cross-sectional views of a semiconductor device according to an aspect of the present invention.
  • FIG. 5A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • 5B to 5D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 6A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • 6B to 6D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 7A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 7B to 7D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 8A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • 8B to 8D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 9A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • 9B to 9D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 10A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 10B to 10D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 11A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • 11B to 11D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 12A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • 12B to 12D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 13A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 13B to 13D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 14A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • 14B to 14D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 15A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • 15B to 15D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 16A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 16B to 16D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 17A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • 17B to 17D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 18A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • 18B to 18D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 19A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 19B to 19D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 20A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • 20B to 20D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 21A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • 21B to 21D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • 22A and 22B are cross-sectional views of the semiconductor device according to one aspect of the present invention.
  • FIG. 20A is a top view showing a method for manufacturing a semiconductor device according to an aspect of the present invention.
  • 20B to 20D are cross-sectional views showing a method of manufacturing a semiconductor device according to an aspect of the present invention.
  • FIG. 21A is a top
  • FIG. 23 is a cross-sectional view showing the configuration of the storage device according to one aspect of the present invention.
  • FIG. 24 is a cross-sectional view showing the configuration of the storage device according to one aspect of the present invention.
  • FIG. 25A is a top view of a semiconductor device according to an aspect of the present invention.
  • 25B to 25D are cross-sectional views of a semiconductor device according to an aspect of the present invention.
  • FIG. 26 is a cross-sectional view of the semiconductor device according to one aspect of the present invention.
  • FIG. 27 is a cross-sectional view of the semiconductor device according to one aspect of the present invention.
  • FIG. 28A is a top view of the semiconductor device according to one aspect of the present invention.
  • FIG. 28B is a cross-sectional view of the semiconductor device according to one aspect of the present invention.
  • FIG. 29 is a cross-sectional view of the semiconductor device according to one aspect of the present invention.
  • FIG. 30 is a top view illustrating an apparatus for manufacturing a semiconductor device according to one aspect of the present invention.
  • FIG. 31A is a block diagram showing a configuration example of a storage device according to an aspect of the present invention.
  • FIG. 31B is a schematic view showing a configuration example of a storage device according to one aspect of the present invention.
  • 32A to 32H are circuit diagrams showing a configuration example of a storage device according to one aspect of the present invention.
  • FIG. 33 is a diagram showing various storage devices for each layer.
  • FIG. 33 is a diagram showing various storage devices for each layer.
  • FIG. 34A is a block diagram of the semiconductor device according to one aspect of the present invention.
  • FIG. 34B is a schematic view of the semiconductor device according to one aspect of the present invention.
  • 35A and 35B are diagrams illustrating an example of an electronic component.
  • 36A to 36E are schematic views of a storage device according to an aspect of the present invention.
  • 37A to 37H are diagrams showing an electronic device according to an aspect of the present invention.
  • the size, layer thickness, or area may be exaggerated for clarity. Therefore, it is not necessarily limited to that scale.
  • the drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings. For example, in an actual manufacturing process, layers, resist masks, and the like may be unintentionally reduced due to processing such as etching, but they may not be reflected in the figure for the sake of easy understanding. Further, in the drawings, the same reference numerals may be used in common between different drawings for the same parts or parts having similar functions, and the repeated description thereof may be omitted. Further, when referring to the same function, the hatch pattern may be the same and no particular sign may be added.
  • a top view also referred to as a "plan view”
  • a perspective view the description of some components may be omitted.
  • some hidden lines may be omitted.
  • the ordinal numbers attached as the first, second, etc. are used for convenience, and do not indicate the process order or the stacking order. Therefore, for example, the "first” can be appropriately replaced with the “second” or “third” for explanation.
  • the ordinal numbers described in the present specification and the like may not match the ordinal numbers used to specify one aspect of the present invention.
  • X and Y are connected, the case where X and Y are electrically connected and the case where X and Y function. It is assumed that the case where X and Y are directly connected and the case where X and Y are directly connected are disclosed in the present specification and the like. Therefore, it is not limited to the predetermined connection relationship, for example, the connection relationship shown in the figure or text, and other than the connection relationship shown in the figure or text, it is assumed that the connection relationship is disclosed in the figure or text.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • a transistor is an element having at least three terminals including a gate, a drain, and a source. It also has a region (hereinafter, also referred to as a channel forming region) in which a channel is formed between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode). A current can flow between the source and the drain through the channel formation region.
  • the channel formation region means a region in which a current mainly flows.
  • source and drain functions may be interchanged when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in the present specification and the like, the terms source and drain may be used interchangeably.
  • the channel length is, for example, the source in the top view of the transistor, the region where the semiconductor (or the portion where the current flows in the semiconductor when the transistor is on) and the gate electrode overlap each other, or the channel formation region.
  • the channel length does not always take the same value in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in the present specification, the channel length is set to any one value, the maximum value, the minimum value, or the average value in the channel formation region.
  • the channel width is, for example, the channel length direction in the region where the semiconductor (or the portion where the current flows in the semiconductor when the transistor is on) and the gate electrode overlap each other in the top view of the transistor, or the channel formation region. Refers to the length of the channel formation region in the vertical direction with reference to. In one transistor, the channel width does not always take the same value in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in the present specification, the channel width is set to any one value, the maximum value, the minimum value, or the average value in the channel formation region.
  • the channel width in the region where the channel is actually formed (hereinafter, also referred to as “effective channel width”) and the channel width shown in the top view of the transistor. (Hereinafter, also referred to as “apparent channel width”) and may be different.
  • the effective channel width may be larger than the apparent channel width, and the influence thereof may not be negligible.
  • the proportion of the channel forming region formed on the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.
  • channel width may refer to the apparent channel width.
  • channel width may refer to an effective channel width.
  • the channel length, channel width, effective channel width, apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • the semiconductor impurities are, for example, other than the main components constituting the semiconductor.
  • an element having a concentration of less than 0.1 atomic% can be said to be an impurity. Due to the inclusion of impurities, for example, the defect level density of the semiconductor may increase or the crystallinity may decrease.
  • the impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, and oxide semiconductors.
  • transition metals other than the main component such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen. Water may also function as an impurity. Further, for example, by mixing of impurities, it may (may be referred to as V O.) Oxygen vacancies in the oxide semiconductor is formed.
  • silicon oxide nitriding has a higher oxygen content than nitrogen as its composition. Further, silicon nitride has a higher nitrogen content than oxygen in its composition.
  • the term “insulator” can be paraphrased as an insulating film or an insulating layer.
  • the term “conductor” can be rephrased as a conductive film or a conductive layer.
  • semiconductor can be paraphrased as a semiconductor film or a semiconductor layer.
  • parallel means a state in which two straight lines are arranged at an angle of -10 degrees or more and 10 degrees or less. Therefore, the case of -5 degrees or more and 5 degrees or less is also included.
  • approximately parallel means a state in which two straight lines are arranged at an angle of -30 degrees or more and 30 degrees or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, the case of 85 degrees or more and 95 degrees or less is also included.
  • approximately vertical means a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used in the semiconductor layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when it is described as an OS transistor, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • normally off means that when a potential is not applied to the gate or a ground potential is applied to the gate, the drain current per 1 ⁇ m of the channel width flowing through the transistor is 1 ⁇ 10 ⁇ at room temperature. It means that it is 20 A or less, 1 ⁇ 10 -18 A or less at 85 ° C, or 1 ⁇ 10 -16 A or less at 125 ° C.
  • FIGS. 1A to 1D are a top view and a cross-sectional view of a semiconductor device having a transistor 200.
  • FIG. 1A is a top view of the semiconductor device.
  • 1B to 1D are cross-sectional views of the semiconductor device.
  • FIG. 1B is a cross-sectional view of the portion shown by the alternate long and short dash line of A1-A2 in FIG. 1A, and is also a cross-sectional view of the transistor 200 in the channel length direction.
  • FIG. 1C is a cross-sectional view of the portion shown by the alternate long and short dash line of A3-A4 in FIG.
  • FIG. 1A is also a cross-sectional view of the transistor 200 in the channel width direction.
  • FIG. 1D is a cross-sectional view of the portion shown by the alternate long and short dash line in FIG. 1A.
  • FIG. 1A In the top view of FIG. 1A, some elements are omitted for the purpose of clarifying the figure.
  • the semiconductor device of one aspect of the present invention includes an insulator 211 on a substrate (not shown), an insulator 212 on the insulator 211, an insulator 214 on the insulator 212, and a transistor 200 on the insulator 214. It has an insulator 280 on the transistor 200, an insulator 282 on the insulator 280, an insulator 283 on the insulator 282, and an insulator 284 on the insulator 283.
  • the insulator 211, the insulator 212, the insulator 214, the insulator 280, the insulator 282, the insulator 283, and the insulator 284 function as an interlayer film.
  • the insulator 241a is provided in contact with the side surface of the conductor 240a that functions as a plug, and the insulator 241b is provided in contact with the side surface of the conductor 240b that functions as a plug.
  • a conductor 246a which is electrically connected to the conductor 240a and functions as a wiring is provided, and is electrically connected to the conductor 240b.
  • a conductor 246b that functions as wiring is provided.
  • an insulator 286 is provided on the conductor 246a, the conductor 246b, and the insulator 284.
  • the insulator 241a is provided in contact with the inner wall of the opening such as the insulator 280, the insulator 282, the insulator 283, and the insulator 284, and the first conductor of the conductor 240a is provided in contact with the side surface of the insulator 241a. Further, a second conductor of the conductor 240a is provided inside. Further, the insulator 241b is provided in contact with the inner wall of the opening such as the insulator 280, the insulator 282, the insulator 283, and the insulator 284, and the first conductor of the conductor 240b is in contact with the side surface of the insulator 241b. A second conductor of the conductor 240b is provided inside.
  • the height of the upper surface of the conductor 240a and the height of the upper surface of the insulator 284 in the region overlapping the conductor 246a can be made about the same. Further, the height of the upper surface of the conductor 240b and the height of the upper surface of the insulator 284 in the region overlapping the conductor 246b can be made about the same.
  • the configuration in which the first conductor and the second conductor of the conductor 240a are laminated and the first conductor and the second conductor of the conductor 240b are laminated is shown. The present invention is not limited to this.
  • the conductor 240a and the conductor 240b may be provided as a single layer or a laminated structure of three or more layers. When the structure has a laminated structure, an ordinal number may be given in the order of formation to distinguish them.
  • the transistor 200 includes an insulator 216 on the insulator 214 and a conductor 205 (conductor 205a, and a conductor 205) arranged so as to be embedded in the insulator 214 or the insulator 216. 205b), the insulator 222 on the insulator 216 and the conductor 205, the insulator 224 on the insulator 222, the oxide 230a on the insulator 224, and the oxide 230b on the oxide 230a.
  • the oxide 230c is in contact with the side surface of the oxide 243a, the side surface of the oxide 243b, the side surface of the conductor 242a, and the side surface of the conductor 242b.
  • the insulator 282 is in contact with the upper surfaces of the conductor 260, the insulator 250, the oxide 230d, the oxide 230c, and the insulator 280, respectively.
  • the insulator 280 is provided with an opening that reaches the oxide 230b. Oxide 230c, oxide 230d, insulator 250, and conductor 260 are arranged in the opening. Further, in the channel length direction of the transistor 200, the conductor 260, the insulator 250, the oxide 230d, and the oxide 230c are placed between the conductor 242a and the oxide 243a and the conductor 242b and the oxide 243b. It is provided.
  • the insulator 250 has a region in contact with the side surface of the conductor 260 and a region in contact with the bottom surface of the conductor 260.
  • the oxide 230c has a region in contact with the oxide 230b, a region overlapping the side surface of the conductor 260 via the oxide 230d and the insulator 250, and the conductor 260 via the oxide 230d and the insulator 250. It has an area that overlaps with the bottom surface of the.
  • the oxide 230 is arranged on the oxide 230a arranged on the insulator 224, the oxide 230b arranged on the oxide 230a, and the oxide 230b, and at least a part of the oxide 230 is formed on the oxide 230b. It is preferable to have an oxide 230c in contact with the oxide 230c and an oxide 230d arranged on the oxide 230c.
  • the transistor 200 shows a configuration in which the oxide 230 is laminated with four layers of the oxide 230a, the oxide 230b, the oxide 230c, and the oxide 230d, but the present invention is not limited to this. ..
  • a three-layer structure of the oxide 230a, the oxide 230b, and the oxide 230d, or a laminated structure of five or more layers may be provided, or the oxide 230a, the oxide 230b, the oxide 230c, and the oxide 230d may be provided. Each may have a laminated structure.
  • the conductor 260 functions as a first gate (also referred to as a top gate) electrode, and the conductor 205 functions as a second gate (also referred to as a back gate) electrode.
  • the insulator 250 functions as a first gate insulator, and the insulator 224 and the insulator 222 function as a second gate insulator.
  • the conductor 242a functions as one of the source and the drain, and the conductor 242b functions as the other of the source and the drain.
  • the oxide 230 functions as a channel forming region.
  • the oxide 230 has a region 234 that functions as a channel forming region of the transistor 200 and a region 236a and a region 236b that are provided so as to sandwich the region 234 and function as a source region or a drain region. Have. At least part of the region 234 overlaps with the conductor 260.
  • a conductor 242a and a conductor 242b are provided on the oxide 230b, and a lower resistance region is formed in the vicinity of the conductor 242a in the region 236a and in the vicinity of the conductor 242b in the region 236b.
  • the regions 236a and 236b that function as the source region or the drain region are regions in which the carrier concentration is increased due to low oxygen concentration, impurities such as hydrogen, nitrogen, metal elements, etc., and the resistance is lowered. That is, the regions 236a and 236b are regions having a high carrier concentration and low resistance as compared with the region 234. Further, the region 234 functioning as a channel forming region is a region having a low carrier concentration and a high resistance due to a higher oxygen concentration, a lower impurity concentration, and the like than the regions 236a and 236b.
  • the oxygen concentration is equal to or higher than the oxygen concentration of the region 236a (region 236b) and equal to or lower than the oxygen concentration of the region 234.
  • Regions may be formed.
  • the width of the region 234 in the channel length direction coincides with the width of the conductor 260, but one aspect of the present invention is not limited to this.
  • the width of the region 234 may be shorter than the width of the conductor 260, or the width of the region 234 may be longer than the width of the conductor 260.
  • the concentration of impurities such as hydrogen, nitrogen, and metal elements detected in each region is not limited to a gradual change in each region, and may be continuously changed in each region. That is, it suffices that the concentration of impurities such as hydrogen, nitrogen, and metal elements decreases as the region is closer to the channel formation region.
  • a metal oxide that functions as a semiconductor is added to an oxide 230 (oxide 230a, oxide 230b, oxide 230c, and oxide 230d) containing a channel forming region. It is preferable to use it.
  • the metal oxide that functions as a semiconductor it is preferable to use one having a band gap of 2 eV or more, and more preferably one having a band gap of 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • an In-M-Zn oxide having indium, element M and zinc (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium).
  • element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium.
  • Zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like (one or more) and the like may be used.
  • In—Ga oxide, In—Zn oxide, or indium oxide may be used as the oxide 230.
  • the oxide 230 preferably has a laminated structure of a plurality of oxide layers having different chemical compositions. Further, the oxide 230 preferably has a laminated structure of a plurality of oxide layers having a common element (main component) other than oxygen.
  • the ratio of the number of elements M to In in the metal oxide used for the oxide 230a or 230d is the number of atoms of the element M to In in the metal oxide used for the oxide 230b or 230c. It is preferably larger than the ratio.
  • the larger the atomic number ratio of the element M to In the easier it is to suppress the diffusion of impurities or oxygen. Therefore, by having the oxide 230a under the oxide 230b, it is possible to suppress the diffusion of impurities into the oxide 230b from the structure formed below the oxide 230a. Further, by having the oxide 230d on the oxide 230c, it is possible to suppress the diffusion of impurities into the oxide 230c from the structure formed above the oxide 230d.
  • the atomic number ratio of In to the element M in the metal oxide used for the oxide 230b or 230c is the atomic number ratio of In to the element M in the metal oxide used for the oxide 230a or the oxide 230d. It is preferably larger.
  • the main path of the carrier is the interface between the oxide 230b, the oxide 230c or its vicinity, for example, the oxide 230b and the oxide 230c.
  • the oxide 230b and the oxide 230c have a common element (main component) other than oxygen, the defect level density at the interface between the oxide 230b and the oxide 230c can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is small, and a high on-current can be obtained.
  • the ratio of the number of indium atoms to the main component metal element in the oxide 230c is the number of indium atoms to the main component metal element in the oxide 230b. It is preferably larger than the ratio.
  • the lower end of the conduction band of the oxide 230c must be separated from the vacuum level from the lower end of the conduction band of the oxide 230a, the oxide 230b, and the oxide 230d.
  • the electron affinity of the oxide 230c is preferably greater than the electron affinity of the oxides 230a, 230b, and 230d.
  • the oxide 230b and the oxide 230c each have crystallinity.
  • CAAC-OS c-axis aligned crystalline semiconductor semiconductor
  • the oxide 230d may be configured to have crystallinity.
  • CAAC-OS has the property of easily moving oxygen in the direction perpendicular to the c-axis of the crystal of the CAAC structure. Therefore, the oxygen contained in the oxide 230c can be efficiently supplied to the oxide 230b.
  • CAAC-OS is a metal oxide that has a highly crystalline and dense structure and has few impurities and defects (oxygen deficiency, etc.).
  • the CAAC-OS is subjected to heat treatment at a temperature at which the metal oxide does not polycrystallize (for example, 400 ° C. or higher and 600 ° C. or lower), whereby CAAC-OS has a more crystalline and dense structure. Can be.
  • a temperature at which the metal oxide does not polycrystallize for example, 400 ° C. or higher and 600 ° C. or lower
  • the transistor using the oxide semiconductor tends to fluctuate in electrical characteristics and may have poor reliability.
  • the hydrogen of oxygen vacancies near defects containing the hydrogen to the oxygen deficiency (hereinafter, may be referred to as V O H.) To form, which may produce electrons as carriers. Therefore, if the channel formation region in the oxide semiconductor contains oxygen deficiency, the transistor has a normal-on characteristic (a characteristic that a channel exists even if a voltage is not applied to the gate electrode and a current flows through the transistor). It is easy to become. Therefore, it is preferable that impurities and oxygen deficiency are reduced as much as possible in the channel forming region in the oxide semiconductor. In other words, it is preferable that the channel forming region in the oxide semiconductor has a reduced carrier concentration and is i-shaped (intrinsicized) or substantially i-shaped.
  • an insulator containing oxygen desorbed by heating (hereinafter, may be referred to as excess oxygen) is provided in the vicinity of the oxide semiconductor, and heat treatment is performed to remove the oxide semiconductor from the insulator.
  • the configuration may be such that oxygen can be supplied to the. Thereby, the oxygen deficiency contained in the channel forming region in the oxide semiconductor can be repaired by the supplied oxygen. Further, a part of the supplied oxygen reacts with the hydrogen remaining in the oxide semiconductor, so that the hydrogen can be removed (dehydrated) as H 2 O. Thus, it is possible to prevent the V O H is formed in an oxide semiconductor.
  • the carrier concentration in the source region or the drain region may decrease, which may cause a decrease in the on-current of the transistor 200 or a decrease in the field effect mobility. is there. Further, the oxygen supplied to the source region or the drain region varies in the surface of the substrate, which causes variations in the characteristics of the semiconductor device having the transistor.
  • the region 234 that functions as a channel forming region preferably has a reduced carrier concentration and is i-shaped or substantially i-shaped, but functions as a source region or a drain region.
  • the regions 236a and 236b preferably have a high carrier concentration and are n-shaped. That is, it is preferable to supply oxygen to the region 234 of the oxide semiconductor so that an excessive amount of oxygen is not supplied to the regions 236a and 236b.
  • oxygen can be injected into the insulator 224 by forming a film of the insulator 254 using a sputtering method. Then, the oxygen injected into the insulator 224 is supplied to the oxide 230b via the oxide 230c. As a result, oxygen can be selectively supplied to the oxide 230c that occupies most of the region 234 and the region of the oxide 230b that is in contact with the oxide 230c.
  • CAAC-OS having the above-mentioned dense structure as the oxide 230b, it is possible to reduce the diffusion of impurities and oxygen in the oxide 230b. Therefore, it is possible to reduce the diffusion of oxygen supplied to the region 234 of the oxide 230b into the regions 236a and 236b of the oxide 230b.
  • a part of the excess oxygen diffused in the oxide 230c also diffuses in the oxide 230d. Since oxygen is less likely to diffuse in the oxide 230d than in the oxide 230c, the diffusion of oxygen into the insulator 250 is relatively suppressed. As a result, it is possible to suppress the oxidation of the conductor 260 via the insulator 250.
  • a layer 244A may be formed on the insulator 224 or the like during etching of the oxide 230a and the oxide 230b (see FIGS. 6B to 6D).
  • the layer 244A By forming the layer 244A on the insulator 224, the amount of oxygen injected into the insulator 224 due to the film formation of the insulator 254 using the sputtering method is reduced. Further, when the layer 244A has a function of suppressing the diffusion of oxygen, the diffusion of excess oxygen contained in the insulator 280 or the like to the insulator 224 is suppressed. As a result, there is a concern that the amount of oxygen supplied to the channel forming region of the oxide 230 will decrease.
  • the film thickness of the layer 244A on the insulator 224 tends to be thicker as it is closer to the conductive layer 242B and thinner as it is farther from the conductive layer 242B. For example, if the degree of integration of transistors is different, the distribution of the film thickness of layer 244A may be different. Therefore, the amount of oxygen supplied to the channel forming region of the oxide 230 varies.
  • the transistor 200 according to one aspect of the present invention it is preferable to remove the layer 244A on the insulator 224. Further, in the transistor 200 according to one aspect of the present invention, it is preferable to suppress the formation of the layer 244A and remove the layer 244A on the insulator 224.
  • a dry etching method or a wet etching method may be used to remove the layer 244A.
  • the layer 244B By removing the layer 244A on the insulator 224, a part of the layer 244A may remain and the layer 244B may be formed so as to cover the side surfaces of the oxide 230a, the oxide 230b, and the like (FIG. FIG. 7A to 7D).
  • the layer 244B has a function of suppressing the diffusion of oxygen
  • the layer 244B formed on the side surface of the oxide 230a and the side surface of the oxide 230b can suppress oxygen from being mixed into the region 236a and the region 236b. it can. Therefore, the region 236a and the region 236b can hold the low resistance region.
  • the layer 244a is arranged in contact with the side surface of the oxide 230a, the side surface of the oxide 230b, the oxide 243a, and the side surface of the conductor 242a (see FIGS. 1A, 1B, and 1D). That is, the oxide 230a and the oxide 230b are separated from the insulator 280 by the insulator 254 and the layer 244a that does not easily diffuse oxygen. As a result, excess oxygen contained in the insulator 280 can be suppressed from directly diffusing into the oxide 230a and the oxide 230b.
  • the conductor 242b side region 236b side
  • the conductor 242b side region 236b side
  • Oxygen diffusing into the region 236b can be suppressed and the n-type of the region 236a and the region 236b can be maintained.
  • fluctuations in the electrical characteristics of the transistor 200 can be suppressed, and variations in the electrical characteristics of the transistor 200 within the substrate surface can be suppressed.
  • Vsh shift voltage measured in a + GBT (Gate Bias Temperature) stress test of the transistor.
  • Id drain current
  • Vg gate voltage
  • ⁇ Vsh may shift in the negative direction with the passage of time. Further, ⁇ Vsh may show a behavior that fluctuates in both the negative direction and the positive direction instead of fluctuating in the ⁇ direction (for example, the negative direction). In addition, in this specification and the like, the said behavior may be referred to as a jagged behavior of ⁇ Vsh in the + GBT stress test.
  • ⁇ Vsh By using a metal oxide containing no element M as a main component or a metal oxide having a small ratio of element M as the oxide 230c, for example, ⁇ Vsh can be reduced, the jagged behavior of ⁇ Vsh can be suppressed, and the reliability of the transistor can be suppressed. It is possible to improve the sex.
  • the oxide 230d preferably contains at least one of the metal elements constituting the metal oxide used in the oxide 230c, and more preferably contains all the metal elements.
  • the oxide 230c In-M-Zn oxide, In-Zn oxide, or indium oxide is used as the oxide 230c, and In-M-Zn oxide, M-Zn oxide, or element M is used as the oxide 230d.
  • Oxides may be used. As a result, the defect level density at the interface between the oxide 230c and the oxide 230d can be lowered.
  • the oxide 230d is more preferably a metal oxide that suppresses the diffusion or permeation of oxygen than the oxide 230c.
  • the atomic number ratio of In to the metal element as the main component is smaller than the atomic number ratio of In to the metal element as the main component in the metal oxide used for the oxide 230c.
  • the insulator 250 functions as a gate insulator, if In is mixed in the insulator 250 or the like, the characteristics of the transistor become poor. Therefore, by providing the oxide 230d between the oxide 230c and the insulator 250, it is possible to provide a highly reliable semiconductor device.
  • the lower end of the conduction band changes gently.
  • the lower end of the conduction band at the junction of the oxide 230a, the oxide 230b, the oxide 230c, and the oxide 230d is continuously changed or continuously bonded.
  • the defect quasi of the mixed layer formed at the interface between the oxide 230a and the oxide 230b, the interface between the oxide 230b and the oxide 230c, and the interface between the oxide 230c and the oxide 230d It is advisable to lower the position density.
  • the oxide 230a and the oxide 230b, the oxide 230b and the oxide 230c, and the oxide 230c and the oxide 230d have a common element other than oxygen as a main component, so that the defect level density is low.
  • a mixed layer can be formed.
  • the oxide 230b is an In-M-Zn oxide
  • the oxides 230a, 230c, and 230d are In-M-Zn oxide, M-Zn oxide, and element M oxide. In—Zn oxide, indium oxide and the like may be used.
  • the composition in the vicinity includes a range of ⁇ 30% of the desired atomic number ratio.
  • gallium it is preferable to use gallium as the element M.
  • the oxide 230a, the oxide 230b, the oxide 230c, and the oxide 230d As described above, the interface between the oxide 230a and the oxide 230b, the interface between the oxide 230b and the oxide 230c, and the oxide The defect level density at the interface between the 230c and the oxide 230d can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 200 can obtain a large on-current and high frequency characteristics.
  • the oxide 230c is arranged so as to cover the inner wall (side wall and bottom surface) of the groove.
  • the depth of the groove portion of the oxide 230b is substantially the same as the film thickness of the oxide 230c.
  • the upper surface of the oxide 230c in the region overlapping the oxide 230b is arranged so as to be substantially aligned with the interface between the oxide 230b and the oxide 243a or the oxide 243b.
  • the difference between the height of the interface between the oxide 230b and the oxide 243a or the oxide 243b and the height of the interface between the oxide 230c and the oxide 230d is the difference between the height of the interface between the oxide 230c and the oxide 230c. It is preferably less than or equal to the thickness of the oxide 230c, and more preferably less than half the thickness of the oxide 230c.
  • the transistor to reduce the influence of defects and impurities, such as V O H, it is possible to form a channel in the oxide 230c. As a result, good electrical characteristics can be imparted to the transistor. Further, it is possible to provide a semiconductor device having less variation in transistor characteristics and good reliability.
  • impurities at the interface between the oxide 230b and the oxide 230c and in the vicinity thereof are reduced or removed.
  • impurities such as aluminum and silicon are preferably reduced or removed because they hinder the improvement of crystallinity or c-axis orientation of oxide 230c and oxide 230b.
  • the concentration of aluminum atoms at the interface between the oxide 230b and the oxide 230c and in the vicinity thereof is preferably 2.0 atomic% or less, more preferably 1.5 atomic% or less, and further preferably 1.0 atomic% or less. preferable.
  • a-like OS amorphous-like oxide semiconductor
  • V O H tends to be a large amount formed in the non CAAC region. Therefore, when the non-CAAC region is formed in the channel formation region, the transistor may be easily normalized. From the above, it is preferable that the non-CAAC region is reduced or removed in the channel formation region.
  • V O H is less likely to exist stably.
  • the oxygen supplying treatment to be described later by supplying an excess of oxygen in the oxide 230b and the oxide 230c, the reaction can proceed as V O H ⁇ V O + H , V O + O ⁇ null. This reduces the V O H in the oxide 230b and the oxide 230c, it is also possible to reduce further V O.
  • the oxide 230b and the oxide 230c have a CAAC structure, normalization of the transistor can be suppressed.
  • FIG. 2 shows a configuration in which the side surface of the opening into which the conductor 260 or the like is embedded is substantially perpendicular to the surface to be formed of the oxide 230b, including the groove portion of the oxide 230b.
  • the aspect is not limited to this.
  • the bottom of the opening may have a U-shape having a gently curved surface.
  • the c-axis of the crystal having the CAAC structure is oriented substantially perpendicular to the surface to be formed or the upper surface of the oxide 230c. Therefore, it has a region in which the crystal layer is extended so as to be substantially parallel to the bottom surface and the side surface of the opening. It is more preferable that the oxide 230d also has the same crystal structure as the oxide 230c.
  • the angle formed by the ab surface of the crystal of the CAAC structure of the oxide 230c and the ab surface of the crystal of the CAAC structure of the oxide 230b in the groove is preferably 60 degrees or less. It is more preferably 45 degrees or less, and even more preferably 30 degrees or less. In this way, by reducing the angle formed by the ab surface of the crystal of the CAAC structure of the oxide 230c and the ab surface of the crystal of the CAAC structure of the oxide 230b in the groove, the groove is formed. , The crystallinity of the oxide 230c can be increased.
  • the oxide composed of the non-CAAC region is not limited to the case where it is formed so as to be surrounded by the oxide 230b, the oxide 243a, the oxide 230c, and the oxide 230d, and is sandwiched between the oxide 230b and the oxide 230c. It may be formed as follows.
  • a curved surface may be provided between the side surface of the oxide 230b and the upper surface of the oxide 230b in a cross-sectional view of the transistor 200 in the channel width direction. That is, the end of the side surface and the end of the upper surface may be curved (hereinafter, also referred to as a round shape).
  • the radius of curvature on the curved surface is larger than 0 nm and smaller than the film thickness of the oxide 230b in the region overlapping the conductor 242a or the conductor 242b, or the region on the upper surface of the oxide 230b that does not have the curved surface. It is preferably smaller than half the length of. Specifically, the radius of curvature on the curved surface is larger than 0 nm and 20 nm or less, preferably 1 nm or more and 15 nm or less, and more preferably 2 nm or more and 10 nm or less. With such a shape, the coverage of the insulator 250 and the conductor 260, which will be formed in a later step, on the groove can be improved.
  • the oxide 230c may be provided for each transistor 200. That is, the oxide 230c of the transistor 200 and the oxide 230c of the transistor 200 adjacent to the transistor 200 do not have to be in contact with each other. Further, the oxide 230c of the transistor 200 and the oxide 230c of the transistor 200 adjacent to the transistor 200 may be separated from each other. In other words, the oxide 230c may not be arranged between the transistor 200 and the transistor 200 adjacent to the transistor 200.
  • the oxide 230c is independently provided on the transistors 200 by the above configuration. Therefore, it is possible to suppress the occurrence of a parasitic transistor between the transistor 200 and the transistor 200 adjacent to the transistor 200, and to suppress the occurrence of a leak path along the conductor 260. Therefore, it is possible to provide a semiconductor device having good electrical characteristics and capable of miniaturization or high integration.
  • L 1 is made larger than 0 nm.
  • the value of the ratio of L 1 (L 1 / L 2) for L 2 is preferably greater than 0 less than 1, more preferably 0.1 to 0.9, more preferably 0.2 to 0.8 Is.
  • L 2 may be the distance between the side ends of the oxide 230b of the transistor 200 facing each other and the side ends of the oxide 230b of the transistor 200 adjacent to the transistor 200.
  • oxides 230c is a transistor 200, the positional deviation of the arrangement that are not regions between the transistors 200 adjacent to the transistor 200 Even if it occurs, the oxide 230c of the transistor 200 and the oxide 230c of the transistor 200 adjacent to the transistor 200 can be separated from each other.
  • the transistor 200 by increasing the ratio of L 1 to the above L 2 (L 1 / L 2 ), the transistor 200, even by narrowing the interval between the transistor 200 adjacent to the transistor 200, the width of the minimum feature size It can be secured, and the semiconductor device can be further miniaturized or highly integrated.
  • each of the conductor 260 and the insulator 250 may be commonly used between adjacent transistors 200. That is, the conductor 260 of the transistor 200 has a region continuously provided with the conductor 260 of the transistor 200 adjacent to the transistor 200. Further, the insulator 250 of the transistor 200 has a region continuously provided with the insulator 250 of the transistor 200 adjacent to the transistor 200.
  • the oxide 230d has a region in contact with the insulator 224 between the transistor 200 and the transistor 200 adjacent to the transistor 200.
  • the oxide 230d of the transistor 200 may be configured to be separated from the oxide 230d of the transistor 200 adjacent to the transistor 200.
  • the insulator 250 has a region in contact with the insulator 224 between the transistor 200 and the transistor 200 adjacent to the transistor 200.
  • an insulating material having a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.) (the oxygen is difficult to permeate).
  • the barrier insulating film refers to an insulating film having a barrier property.
  • the barrier property is defined as a function of suppressing the diffusion of the corresponding substance (also referred to as low permeability).
  • the corresponding substance has a function of capturing and fixing (also called gettering).
  • impurities such as water and hydrogen from diffusing from the substrate side to the transistor 200 side via the insulator 211, the insulator 212, and the insulator 214.
  • oxygen contained in the insulator 224 or the like from diffusing toward the substrate side via the insulator 211, the insulator 212, and the insulator 214.
  • the transistor 200 has an insulator 211, an insulator 212, an insulator 214, an insulator 254, an insulator 282, an insulator 283, and an insulator 211 having a function of suppressing the diffusion of impurities such as water and hydrogen and oxygen. It is preferable to have a structure surrounded by an insulator 284.
  • the resistivity of the insulator 211, the insulator 284, and the insulator 286 may be preferable to reduce the resistivity of the insulator 211, the insulator 284, and the insulator 286.
  • the insulator 286 can alleviate the charge-up of the conductor 205, the conductor 242a, the conductor 242b, the conductor 260, the conductor 246a, or the conductor 246b.
  • the resistivity of the insulator 211, the insulator 284, and the insulator 286 is preferably 1 ⁇ 10 10 ⁇ cm or more and 1 ⁇ 10 15 ⁇ cm or less.
  • the insulator 211 or the insulator 212 is not always provided, and the insulator 283 or the insulator 284 is not necessarily provided.
  • the insulator 212 and the insulator 284 are formed by a CVD method using a compound gas that does not contain hydrogen atoms or has a low content of hydrogen atoms.
  • the insulator 216 and the insulator 280 have a lower dielectric constant than the insulator 214.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the conductor 205 may function as a second gate electrode.
  • the threshold voltage (Vth) of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without interlocking with it.
  • Vth threshold voltage
  • the conductor 205 is arranged so as to overlap the oxide 230 and the conductor 260. Further, the conductor 205 is preferably provided by being embedded in the insulator 214 or the insulator 216.
  • the conductor 205 may be provided larger than the size of the region that does not overlap with the conductor 242a and the conductor 242b of the oxide 230.
  • the conductor 205 is also stretched in a region outside the end portion of the oxide 230a and the oxide 230b intersecting the channel width direction. That is, it is preferable that the conductor 205 and the conductor 260 are superimposed via an insulator on the outside of the side surface of the oxide 230 in the channel width direction.
  • the channel forming region of the oxide 230 is electrically surrounded by the electric field of the conductor 260 that functions as the first gate electrode and the electric field of the conductor 205 that functions as the second gate electrode. Can be done.
  • the structure of the transistor that electrically surrounds the channel forming region by the electric fields of the first gate and the second gate is referred to as a surroundd channel (S-channel) structure.
  • the transistor having the S-channel structure represents the structure of the transistor that electrically surrounds the channel formation region by the electric fields of one and the other of the pair of gate electrodes.
  • the S-channel structure disclosed in the present specification and the like is different from the Fin type structure and the planar type structure.
  • the conductor 205 is stretched to function as wiring.
  • the present invention is not limited to this, and a conductor that functions as wiring may be provided under the conductor 205. Further, it is not always necessary to provide one conductor 205 for each transistor. For example, the conductor 205 may be shared by a plurality of transistors.
  • the conductor 205 shows a configuration in which the conductor 205a and the conductor 205b are laminated, but the present invention is not limited to this.
  • the conductor 205 may be provided as a single layer or a laminated structure having three or more layers. When the structure has a laminated structure, an ordinal number may be given in the order of formation to distinguish them.
  • the conductor 205a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), the function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a conductive material having. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.).
  • the conductor 205a By using a conductive material having a function of suppressing the diffusion of oxygen for the conductor 205a, it is possible to prevent the conductor 205b from being oxidized and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used. Therefore, as the conductor 205a, the conductive material may be a single layer or a laminated material.
  • the conductor 205a may be a laminate of tantalum, tantalum nitride, ruthenium, or ruthenium oxide and titanium or titanium nitride.
  • the conductor 205b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 205b is shown as a single layer, it may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the insulator 222 has a function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.). Further, the insulator 222 preferably has a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). For example, the insulator 222 preferably has a function of suppressing the diffusion of one or both of hydrogen and oxygen more than the insulator 224.
  • the insulator 222 it is preferable to use an insulator containing oxides of one or both of aluminum and hafnium, which are insulating materials.
  • the insulator it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • the insulator 222 releases oxygen from the oxide 230 to the substrate side and diffuses impurities such as hydrogen from the peripheral portion of the transistor 200 to the oxide 230. Functions as a layer that suppresses.
  • the insulator 222 it is possible to suppress the diffusion of impurities such as hydrogen into the inside of the transistor 200 and suppress the generation of oxygen deficiency in the oxide 230. Further, it is possible to suppress the conductor 205 from reacting with the oxygen contained in the insulator 224 and the oxide 230.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to the insulator.
  • these insulators may be nitrided.
  • the insulator 222 may be used by laminating silicon oxide, silicon oxide or silicon nitride on these insulators.
  • the insulator 222 includes, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTIO 3 ), (Ba, Sr) TiO 3 (BST) and the like. Insulators containing so-called high-k materials may be used in single layers or in layers. As the miniaturization and high integration of transistors progress, problems such as leakage current may occur due to the thinning of the gate insulator. By using a high-k material for an insulator that functions as a gate insulator, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • the insulator 224 in contact with the oxide 230 desorbs oxygen by heating.
  • the insulator 224 silicon oxide, silicon oxide nitride, or the like may be appropriately used.
  • an oxide material in which a part of oxygen is desorbed by heating is a film in which the amount of desorbed oxygen molecules is 1.0 ⁇ 10 18 molecules / cm 3 or more, preferably 1.0 ⁇ 10 19 molecules, as determined by TDS (Thermal Desortion Spectroscopy) analysis.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator having the excess oxygen region and the oxide 230 may be brought into contact with each other to perform one or more of heat treatment, microwave treatment, or RF treatment.
  • heat treatment microwave treatment, or RF treatment.
  • water or hydrogen in the oxide 230 can be removed.
  • a reaction bond defects that contains hydrogen to an oxygen vacancy (V O H) is cut occurs, a reaction occurs that when other words "V O H ⁇ V O + H", dehydrogenation Can be transformed into.
  • the hydrogen generated as oxygen combines with H 2 O, it may be removed from the oxide 230 or oxide 230 near the insulator.
  • a part of hydrogen may be diffused or captured (also referred to as gettering) in the conductor 242a or the conductor 242b.
  • the microwave processing for example, it is preferable to use an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • an apparatus having a power source for generating high-density plasma for example, by using a gas containing oxygen and using a high-density plasma, high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be generated.
  • the pressure may be 133 Pa or more, preferably 200 Pa or more, and more preferably 400 Pa or more.
  • oxygen and argon are used as the gas to be introduced into the apparatus for performing microwave treatment, and the oxygen flow rate ratio (O 2 / (O 2 + Ar)) is 50% or less, preferably 10% or more and 30. It is recommended to use less than%.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 450 ° C. or lower, more preferably 350 ° C. or higher and 400 ° C. or lower.
  • the heat treatment is carried out in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere. As a result, oxygen can be supplied to the oxide 230 to reduce oxygen deficiency. Further, the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be carried out in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an atmosphere of nitrogen gas or an inert gas.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of the oxidizing gas, and then the heat treatment may be continuously performed in an atmosphere of nitrogen gas or an inert gas.
  • the insulator 222 and the insulator 224 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • Oxide 243a and oxide 243b may be provided on the oxide 230b.
  • Oxide 243a and oxide 243b preferably have a function of suppressing oxygen permeation.
  • an oxide 243a (oxide 243b) having a function of suppressing oxygen permeation between a conductor 242a (conductor 242b) that functions as a source electrode or a drain electrode and an oxide 230b the conductor 242a It is preferable because the electric resistance between (conductor 242b) and oxide 230b is reduced. With such a configuration, the electrical characteristics of the transistor 200 and the reliability of the transistor 200 can be improved. If the electrical resistance between the conductor 242a (conductor 242b) and the oxide 230b can be sufficiently reduced, the oxide 243a (oxide 243b) may not be provided.
  • a metal oxide having an element M may be used as the oxide 243a and the oxide 243b.
  • the element M aluminum, gallium, yttrium, or tin may be used.
  • Oxide 243a and oxide 243b preferably have a higher concentration of element M than oxide 230b.
  • gallium oxide may be used as the oxide 243a and the oxide 243b.
  • a metal oxide such as In—M—Zn oxide may be used.
  • the atomic number ratio of the element M to In is larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the film thickness of the oxide 243a and the oxide 243b is preferably 0.5 nm or more and 5 nm or less, more preferably 1 nm or more and 3 nm or less, and further preferably 1 nm or more and 2 nm or less.
  • the oxides 243a and 243b preferably have crystallinity.
  • the release of oxygen in the oxide 230 can be suitably suppressed.
  • the oxide 243a and the oxide 243b if the crystal structure is hexagonal or the like, the release of oxygen in the oxide 230 may be suppressed.
  • the conductor 242a is provided on the oxide 243a, and the conductor 242b is provided on the oxide 243b.
  • the conductor 242a and the conductor 242b function as a source electrode or a drain electrode of the transistor 200, respectively.
  • the conductors 242a and 242b include, for example, nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, nitrides containing tantalum and aluminum, titanium and aluminum. It is preferable to use nitride or the like. In one aspect of the invention, tantalum-containing nitrides are particularly preferred. Further, for example, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lantern and nickel, and the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even when oxygen is absorbed.
  • a curved surface may be provided between the side surface of the conductor 242a and the upper surface of the conductor 242a, and between the side surface of the conductor 242b and the upper surface of the conductor 242b. That is, the side edge and the top edge may be curved.
  • the curved surface has, for example, a radius of curvature of 3 nm or more and 10 nm or less, preferably 5 nm or more and 6 nm or less at the ends of the conductor 242a and the conductor 242b. By having no corners at the ends, the coating property of the film in the subsequent film forming process is improved.
  • the conductor 242a (conductor 242b) is in contact with the oxide 230b or the oxide 230c, so that the oxygen in the oxide 230b or the oxide 230c becomes conductive. It may diffuse to the body 242a (conductor 242b) and oxidize the conductor 242a (conductor 242b). It is highly probable that the conductivity of the conductor 242a and the conductor 242b will decrease due to the oxidation of the conductor 242a and the conductor 242b.
  • the diffusion of oxygen in the oxide 230b or the oxide 230c to the conductor 242a and the conductor 242b is paraphrased as the conductor 242a and the conductor 242b absorbing the oxygen in the oxide 230b or the oxide 230c. be able to.
  • oxygen in the oxide 230b or the oxide 230c diffuses into the conductor 242a and the conductor 242b, so that between the conductor 242a and the oxide 230b and between the conductor 242b and the oxide 230b, Alternatively, a layer may be formed between the conductor 242a and the oxide 230c, and between the conductor 242b and the oxide 230c. Since the layer contains more oxygen than the conductor 242a or the conductor 242b, it is presumed that the layer has insulating properties.
  • the three-layer structure of the conductor 242a or the conductor 242b, the layer, and the oxide 230b or the oxide 230c can be regarded as a three-layer structure composed of a metal, an insulator, and a semiconductor
  • MIS Metal
  • It can be regarded as a -Insulator-Semiconductor) structure or a diode junction structure mainly composed of a MIS structure.
  • hydrogen contained in the oxide 230b, the oxide 230c, etc. may diffuse into the conductor 242a or the conductor 242b.
  • the hydrogen contained in the oxide 230b, the oxide 230c, etc. is easily diffused into the conductor 242a or the conductor 242b, and the diffused hydrogen. May combine with the nitrogen contained in the conductor 242a or the conductor 242b. That is, hydrogen contained in the oxide 230b, the oxide 230c, and the like may be absorbed by the conductor 242a or the conductor 242b.
  • the layer 244a (layer 244b) is in contact with the side surface of the oxide 230a, the side surface of the oxide 230b, the side surface of the oxide 243a (oxide 243b), and the side surface of the conductor 242a (conductor 242b).
  • the layer 244a and the layer 244b may have a function of suppressing the diffusion of oxygen.
  • the n-type of the side surface of the oxide 230b and its vicinity and the side surface of the oxide 230a and its vicinity in the region overlapping the conductor 242a or the conductor 242b can be maintained.
  • the on-current of the transistor 200 is increased by making the side surface of the oxide 230a and the side surface of the oxide 230b that overlap the conductor 242a or the conductor 242b that function as the source electrode and the drain electrode n-type. Can be done.
  • the layer 244a and the layer 244b have one or more elements which are the main components of the film (conductive layer 242B or the like) whose part is removed when the oxide 230a and the oxide 230b are etched, and oxygen.
  • the layers 244a and 244b may have tantalum and oxygen.
  • the layer 244a and the layer 244b may have titanium and oxygen.
  • Oxides containing metal elements, such as oxides containing tantalum and oxides containing titanium, are preferable because they have a function of suppressing the diffusion of oxygen.
  • the film thickness of the layers 244a and 244b is 0.1 nm or more and 3.0 nm or less, preferably 0.2 nm or more and 2.0 nm or less, and more preferably 0.5 nm or more and 1.5 nm or less.
  • the insulator 254 has a side surface of the oxide 230a, a side surface of the oxide 230b, a side surface of the oxide 243a (oxide 243b), a side surface of the conductor 242a (conductor 242b), and a side surface of the conductor 242a (conductor 242b) via the layer 244a (layer 244b). It is provided so as to cover the upper surface of the conductor 242a (conductor 242b).
  • the insulator 254 preferably has a function of suppressing the diffusion of oxygen.
  • the insulator 254 preferably has a function of suppressing the diffusion of oxygen more than the insulator 280.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be formed.
  • the insulator 254 is formed with aluminum oxide or hafnium oxide in an atmosphere containing oxygen by a bias sputtering method.
  • the bias sputtering method is a method of sputtering while applying RF power to a substrate.
  • the potential of the substrate becomes a negative potential (referred to as a bias potential) with respect to the plasma potential, and + ions in the plasma are accelerated by this bias potential and injected into the substrate.
  • the bias potential can be controlled by the magnitude of the RF power applied to the substrate. Therefore, oxygen can be injected into the insulator 224 by forming aluminum oxide or hafnium oxide in an atmosphere containing oxygen by the bias sputtering method.
  • the amount of oxygen injected into the insulator 224 can be controlled by the magnitude of the RF power applied to the substrate.
  • the RF power 0.31 W / cm 2 or more, preferably 0.62 W / cm 2 or more, more preferably may be applied to 1.86W / cm 2 or more bias to the substrate. That is, the amount of oxygen suitable for the characteristics of the transistor can be changed and injected by the RF power when the insulator 254 is formed.
  • an amount of oxygen suitable for improving the reliability of the transistor can be injected.
  • the RF frequency is preferably 10 MHz or higher. Typically, it is 13.56 MHz.
  • the amount of oxygen injected into the insulator 224 can be controlled by adjusting the RF power applied to the substrate, so that the amount of oxygen injected into the insulator 224 can be optimized.
  • the insulator 254 has a function of injecting oxygen into the underlying film, but the insulator 254 itself has a function of suppressing the permeation of oxygen. Therefore, when the insulator 280 is formed on the insulator 254 in a later step and oxygen is diffused from the insulator 280, the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductivity are transmitted from the insulator 280. It is possible to prevent oxygen from diffusing directly into layer 242B.
  • the oxide 230a, the oxide 230b, the oxide 243a (oxide 243b), and the conductor 242a (conductor 242b) can be made into an insulator. It can be separated from 280. Therefore, it is possible to suppress the direct diffusion of oxygen from the insulator 280 into the oxide 230a, the oxide 230b, the oxide 243a, the oxide 243b, the conductor 242a, and the conductor 242b. This can prevent excess oxygen from being supplied to the source and drain regions of the oxide 230 and reducing the carrier concentration in the source and drain regions. Further, it is possible to prevent the conductors 242a and 242b from being excessively oxidized to increase the resistivity and reduce the on-current.
  • the insulator 250 is preferably arranged in contact with at least a part of the oxide 230d.
  • the insulator 250 includes silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide having pores, and the like. Can be used. In particular, silicon oxide and silicon nitride nitride are preferable because they are stable against heat.
  • the insulator 250 is preferably formed by using an insulator that releases oxygen by heating.
  • an insulator that releases oxygen by heating as an insulator 250 in contact with at least a part of the oxide 230d, oxygen can be effectively supplied to the channel forming region of the oxide 230, and the oxide 230 can be provided with oxygen. Oxygen deficiency in the channel formation region can be reduced. Therefore, it is possible to provide a transistor in which fluctuations in electrical characteristics are suppressed, stable electrical characteristics are realized, and reliability is improved.
  • the concentration of impurities such as water and hydrogen in the insulator 250 is reduced.
  • the film thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less.
  • the insulator 250 is shown as a single layer in FIGS. 1B and 1C, it may have a laminated structure of two or more layers.
  • the lower layer of the insulator 250 is formed by using an insulator that releases oxygen by heating, and the upper layer of the insulator 250 has a function of suppressing the diffusion of oxygen. It is preferable to form using an insulator having. With such a configuration, oxygen contained in the lower layer of the insulator 250 can be suppressed from diffusing into the conductor 260. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 230.
  • the lower layer of the insulator 250 can be provided by using a material that can be used for the insulator 250 described above, and the upper layer of the insulator 250 can be provided by using the same material as the insulator 222.
  • an insulating material which is a high-k material having a high relative permittivity may be used for the upper layer of the insulator 250.
  • the gate insulator By forming the gate insulator into a laminated structure of the lower layer of the insulator 250 and the upper layer of the insulator 250, it is possible to obtain a laminated structure that is stable against heat and has a high relative permittivity. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness of the gate insulator.
  • the equivalent oxide film thickness (EOT) of the insulator that functions as the gate insulator can be thinned.
  • a thing or a metal oxide that can be used as the oxide 230 can be used.
  • the distance between the conductor 260 and the oxide 230 is maintained due to the physical thickness of the insulator 250, so that the conductor 260 and the oxide 230 can be combined. Leakage current between can be suppressed. Further, the physical distance between the conductor 260 and the oxide 230 and the electric field strength applied from the conductor 260 to the oxide 230 can be easily and appropriately adjusted.
  • a metal oxide may be provided between the insulator 250 and the conductor 260.
  • the metal oxide preferably suppresses the diffusion of oxygen from the insulator 250 to the conductor 260.
  • the diffusion of oxygen from the insulator 250 to the conductor 260 is suppressed. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 230.
  • the oxidation of the conductor 260 by oxygen of the insulator 250 can be suppressed.
  • the metal oxide has a function as a part of the first gate electrode.
  • a metal oxide that can be used as the oxide 230 can be used as the metal oxide.
  • the conductor 260a by forming the conductor 260a into a film by a sputtering method, the electric resistance value of the metal oxide can be lowered to form a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductor 260 preferably has a conductor 260a and a conductor 260b arranged on the conductor 260a.
  • the conductor 260a is preferably arranged so as to wrap the bottom surface and the side surface of the conductor 260b.
  • the upper surface of the conductor 260 is arranged substantially in agreement with the upper surface of the insulator 250, the upper surface of the oxide 230d, and the upper surface of the oxide 230c.
  • the conductor 260 is shown as a two-layer structure of the conductor 260a and the conductor 260b in FIGS. 1B and 1C, it may be a single-layer structure or a laminated structure of three or more layers.
  • the conductor 260a it is preferable to use a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule and copper atom.
  • impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule and copper atom.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one oxygen atom, oxygen molecule, etc.
  • the conductor 260a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 260b from being oxidized by the oxygen contained in the insulator 250 and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductor 260 also functions as wiring, it is preferable to use a conductor having high conductivity.
  • a conductor having high conductivity for example, as the conductor 260b, a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 260b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the conductive material.
  • the conductor 260 is self-consistently formed so as to fill the opening formed in the insulator 280 or the like.
  • the conductor 260 can be reliably arranged in the region between the conductor 242a and the conductor 242b without aligning the conductor 260.
  • the bottom surface of the region of the conductor 260 in which the conductor 260 and the oxide 230b do not overlap is lower than the bottom surface of the oxide 230b in the channel width direction of the transistor 200.
  • the conductor 260 which functions as a gate electrode, covers the side surface and the upper surface of the channel forming region of the oxide 230b via an insulator 250 or the like, so that the electric field of the conductor 260 is covered with the channel forming region of the oxide 230b. It becomes easier to act on the whole. Therefore, the on-current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • the insulator 280 is provided on the insulator 254. Further, the upper surface of the insulator 280 may be flattened.
  • the insulator 280 that functions as an interlayer film preferably has a low dielectric constant.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the insulator 280 is provided by using the same material as the insulator 216, for example.
  • silicon oxide and silicon oxide nitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon oxide nitride, and silicon oxide having pores are preferable because a region containing oxygen desorbed by heating can be easily formed.
  • the concentration of impurities such as water and hydrogen in the insulator 280 is reduced.
  • the insulator 280 preferably has a low hydrogen concentration and an excess oxygen region or an excess oxygen, and may be provided by using the same material as the insulator 216, for example.
  • the insulator 280 may have a structure in which the above materials are laminated.
  • the insulator is formed by a silicon oxide film formed by a sputtering method and a chemical vapor deposition (CVD) method laminated on the silicon oxide. It may be a laminated structure of filmed silicon oxide. Further, silicon nitride may be further laminated on top of it.
  • the insulator 282 or the insulator 283 preferably functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the insulator 280 from above. Further, the insulator 282 or the insulator 283 preferably functions as a barrier insulating film that suppresses the permeation of oxygen.
  • an insulator such as aluminum oxide, silicon nitride, or silicon nitride may be used as the insulator 282, and silicon nitride having a high blocking property against hydrogen may be used as the insulator 283.
  • a conductive material containing tungsten, copper, or aluminum is preferable to use as a main component.
  • each of the conductor 240a and the conductor 240b may have a laminated structure.
  • the conductor in contact with the insulator 284, the insulator 283, the insulator 282, the insulator 280, and the insulator 254 contains impurities such as water and hydrogen.
  • a conductive material having a function of suppressing permeation For example, tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductive material having a function of suppressing the permeation of impurities such as water and hydrogen may be used in a single layer or in a laminated state.
  • impurities such as water and hydrogen contained in the layer above the insulator 284 can be suppressed from being mixed into the oxide 230 through the conductor 240a and the conductor 240b.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride may be used. Since the insulator 241a and the insulator 241b are provided in contact with the insulator 254, impurities such as water and hydrogen contained in the insulator 280 and the like are prevented from being mixed into the oxide 230 through the conductor 240a and the conductor 240b. It can be suppressed.
  • silicon nitride is suitable because it has a high blocking property against hydrogen. Further, it is possible to prevent oxygen contained in the insulator 280 from being absorbed by the conductor 240a and the conductor 240b.
  • the conductor 246a which is in contact with the upper surface of the conductor 240a and functions as wiring, and the conductor 246b which is in contact with the upper surface of the conductor 240b and functions as wiring may be arranged.
  • the conductor 246a and the conductor 246b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • the insulator 286 is provided on the conductor 246a, the conductor 246b, and the insulator 284.
  • the upper surface of the conductor 246a, the side surface of the conductor 246a, the upper surface of the conductor 246b, and the side surface of the conductor 246b are in contact with the insulator 286, and the lower surface of the conductor 246a and the lower surface of the conductor 246b are insulated. It comes into contact with the body 284. That is, the conductor 246a and the conductor 246b can be configured to be wrapped with the insulator 284 and the insulator 286.
  • an insulator substrate for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (yttria-stabilized zirconia substrate, etc.), a resin substrate, and the like.
  • the semiconductor substrate include a semiconductor substrate made of silicon and germanium, and a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide.
  • the conductor substrate includes a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate having a metal nitride a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided in an insulator substrate a substrate in which a conductor or an insulator is provided in a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided in a conductor substrate, and the like.
  • those substrates provided with elements may be used.
  • Elements provided on the substrate include capacitive elements, resistance elements, switch elements, light emitting elements, storage elements, and the like.
  • Insulator examples include oxides, nitrides, oxide nitrides, nitride oxides, metal oxides, metal oxide nitrides, and metal nitride oxides having insulating properties.
  • the material may be selected according to the function of the insulator.
  • Examples of the insulator having a high specific dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides having aluminum and hafnium, nitrides having aluminum and hafnium, oxides having silicon and hafnium, silicon and hafnium. There are nitrides having oxides, or nitrides having silicon and hafnium.
  • Examples of insulators having a low relative permittivity include silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, and empty. There are silicon oxide having holes, resin, and the like.
  • the electric characteristics of the transistor can be stabilized by surrounding the transistor using the metal oxide with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen.
  • the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. Insulators containing, lanthanum, neodymium, hafnium, or tantalum may be used in single layers or in layers.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen
  • Metal oxides such as tantalum oxide and metal nitrides such as aluminum nitride, silicon nitride and silicon nitride can be used.
  • the insulator that functions as a gate insulator is preferably an insulator having a region containing oxygen that is desorbed by heating.
  • the oxygen deficiency of the oxide 230 can be compensated.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel, etc. are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a plurality of conductive layers formed of the above materials may be laminated and used.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing nitrogen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
  • the conductor functioning as the gate electrode shall have a laminated structure in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined. Is preferable.
  • a conductive material containing oxygen may be provided on the channel forming region side.
  • a conductor that functions as a gate electrode it is preferable to use a conductive material containing a metal element and oxygen contained in a metal oxide in which a channel is formed.
  • the above-mentioned conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride and tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and indium tin containing silicon. Oxides may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • Metal Oxide As the oxide 230, it is preferable to use a metal oxide (oxide semiconductor) that functions as a semiconductor.
  • a metal oxide oxide semiconductor
  • the metal oxide applicable to the oxide 230 according to the present invention will be described.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. Further, one or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like may be contained.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride.
  • FIG. 3A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO metal oxides containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous (amorphous)”, “Crystalline (crystallinity)", and “Crystal (crystal)”.
  • Amorphous includes “completable amorphous”.
  • the "Crystalline” includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned crystal) (extracting single crystal crystal).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 3A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Evaluation) spectrum.
  • XRD X-ray diffraction
  • FIG. 3B the XRD spectrum obtained by GIXD (Glazing-Incidence XRD) measurement of a CAAC-IGZO film classified as "Crystalline" is shown in FIG. 3B.
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 3B will be simply referred to as an XRD spectrum.
  • the thickness of the CAAC-IGZO film shown in FIG. 3B is 500 nm.
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 3C.
  • FIG. 3C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron beam diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 3A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystalline oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned.
  • CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. In addition, Zn may be contained in the In layer.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. Note that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam passing through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to the substitution of metal atoms. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than indium oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear grain boundaries can be confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may decrease due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures in the manufacturing process (so-called thermal budget). Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method.
  • a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan.
  • electron beam diffraction also referred to as limited field electron diffraction
  • a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • CAC-OS has a structure in which a material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in a film (hereinafter, also referred to as a cloud shape). It says.). That is, CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region in which [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, etc. are the main components.
  • the second region is a region in which gallium oxide, gallium zinc oxide, or the like is the main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) have a structure in which they are unevenly distributed and mixed.
  • EDX Energy Dispersive X-ray spectroscopy
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function). Can be added to CAC-OS. That is, the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS as a transistor, high on-current ( Ion ), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • Ion on-current
  • high field effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor according to one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, and more preferably 1 ⁇ 10 11 cm ⁇ . It is 3 or less, more preferably less than 1 ⁇ 10 10 cm -3 , and more than 1 ⁇ 10 -9 cm -3 .
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • an oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the case where the carrier concentration of the metal oxide in the channel forming region is 1 ⁇ 10 16 cm -3 or less is defined as substantially high purity authenticity.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • the resistance of the oxide semiconductor may be lowered.
  • the electrical characteristics are liable to fluctuate, and reliability may deteriorate.
  • a leakage current (parasitic channel) between the source electrode and the drain electrode of the transistor is generated in the low resistance region.
  • parasitic channel tends to cause poor transistor characteristics such as normalization of the transistor, increase in leakage current, and fluctuation (shift) of the threshold voltage due to stress application.
  • the parasitic channel varies from transistor to transistor, resulting in variation in transistor characteristics.
  • the impurity concentration in the oxide semiconductor in order to stabilize the electrical characteristics of the transistor, it is effective to reduce the impurity concentration in the oxide semiconductor. Further, in order to reduce the impurity concentration in the oxide semiconductor, it is preferable to reduce the impurity concentration in the adjacent film.
  • Impurities mixed in oxide semiconductors may cause defect levels or oxygen deficiencies. Therefore, when impurities are mixed in the channel formation region of the oxide semiconductor, the electrical characteristics of the transistor using the oxide semiconductor are liable to fluctuate, and the reliability may be deteriorated. Further, when the channel formation region contains oxygen deficiency, the transistor tends to have a normal-on characteristic (a characteristic that a channel exists even if a voltage is not applied to the gate electrode and a current flows through the transistor).
  • Transistors using metal oxides tend to have normal-on characteristics because their electrical characteristics fluctuate due to impurities and oxygen deficiency in the metal oxides. Further, when the transistor is driven in a state where the metal oxide contains excess oxygen exceeding an appropriate amount value, the valence of the excess oxygen atom changes and the electrical characteristics of the transistor fluctuate. , May be unreliable.
  • the crystallinity of the channel forming region may be lowered, or the crystallinity of the oxide provided in contact with the channel forming region may be lowered. Poor crystallinity in the channel formation region tends to reduce the stability or reliability of the transistor. Further, if the crystallinity of the oxide provided in contact with the channel forming region is low, an interface state may be formed and the stability or reliability of the transistor may be deteriorated.
  • Impurities in metal oxides include, for example, hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the oxide semiconductor and the concentration of silicon and carbon near the interface with the oxide semiconductor are set to 2. ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less. , More preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • Defects containing hydrogen to an oxygen vacancy can function as a donor of the metal oxide.
  • the carrier concentration may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as a parameter of the metal oxide, a carrier concentration assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier concentration” described in the present specification and the like may be paraphrased as the "donor concentration”. In addition, the "carrier concentration” described in the present specification and the like can be rephrased as "carrier density”.
  • the semiconductor material that can be used for the oxide 230 is not limited to the above-mentioned metal oxide.
  • a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) may be used.
  • a semiconductor of a single element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance (also referred to as an atomic layer substance, a two-dimensional material, or the like) that functions as a semiconductor as a semiconductor material.
  • a layered substance also referred to as an atomic layer substance, a two-dimensional material, or the like
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are laminated via bonds weaker than covalent bonds or ionic bonds, such as van der Waals forces.
  • the layered material has high electrical conductivity in the unit layer, that is, high two-dimensional electrical conductivity.
  • a chalcogenide is a compound containing a chalcogen.
  • chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium.
  • Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • oxide 230 for example, it is preferable to use a transition metal chalcogenide that functions as a semiconductor.
  • Specific transition metal chalcogenides applicable as oxide 230 include molybdenum sulfide (typically MoS 2 ), molybdenum selenate (typically MoSe 2 ), and molybdenum tellurium (typically MoTe 2 ).
  • Tungsten sulfide typically WS 2
  • Tungsten disulfide typically WSe 2
  • Tungsten tellurium typically WTe 2
  • Hafnium sulfide typically HfS 2
  • Hafnium serene typically typically
  • Typical examples include HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenium (typically ZrSe 2 ).
  • FIG. 4A shows a top view of the semiconductor device.
  • FIG. 4B is a cross-sectional view corresponding to the portion shown by the alternate long and short dash line of A1-A2 in FIG. 4A.
  • FIG. 4C is a cross-sectional view corresponding to the portion shown by the alternate long and short dash line of A3-A4 in FIG. 4A.
  • FIG. 4D is a cross-sectional view corresponding to the portion shown by the alternate long and short dash line of A5-A6 in FIG. 4A.
  • some elements are omitted for the sake of clarity.
  • the same reference numerals are added to the structures having the same functions as the structures constituting the semiconductor devices shown in ⁇ Semiconductor device configuration example>.
  • the constituent material of the semiconductor device the material described in detail in ⁇ Semiconductor device configuration example> can be used.
  • the semiconductor device shown in FIGS. 4A to 4D is a modification of the semiconductor device shown in FIGS. 1A to 1D.
  • the semiconductor devices shown in FIGS. 4A to 4D have different shapes of the insulator 283 and the insulator 284 from the semiconductor devices shown in FIGS. 1A to 1D. It is also different from having an insulator 274 and an insulator 287.
  • the insulator 212, the insulator 214, the insulator 216, the insulator 222, the insulator 224, the insulator 254, the insulator 280, and the insulator 282 are patterned and insulated.
  • An insulator 287 is provided in contact with the side surfaces of the body 212, the insulator 214, the insulator 216, the insulator 222, the insulator 224, the insulator 254, the insulator 280, and the insulator 282.
  • the insulator 283 and the insulator 284 cover the insulator 212, the insulator 214, the insulator 216, the insulator 222, the insulator 224, the insulator 254, the insulator 280, the insulator 282, and the insulator 287. It has a structure. That is, the insulator 283 is in contact with the upper surface of the insulator 282, the upper surface and the side surface of the insulator 287, and the upper surface of the insulator 211, and the insulator 284 is in contact with the upper surface and the side surface of the insulator 283.
  • the insulator 214, the insulator 216, the insulator 222, the insulator 224, the insulator 254, the insulator 280, the insulator 282, and the insulator 287 including the oxide 230 and the like become the insulator 283 and the insulator. It is isolated from the outside by the 284 and the insulator 211. In other words, the transistor 200 is arranged in the region sealed by the insulator 283 and the insulator 284 and the insulator 211.
  • insulator 212, insulator 214, insulator 287, and insulator 282 are formed using a material having a function of capturing hydrogen and fixing hydrogen, and the insulator 211, the insulator 283, and the insulator 284 are formed. Is preferably formed using a material having a function of suppressing diffusion with respect to hydrogen and oxygen.
  • aluminum oxide can be used as the insulator 212, the insulator 214, the insulator 287, and the insulator 282.
  • silicon nitride can be used as the insulator 211, the insulator 283, and the insulator 284.
  • the configuration in which the insulator 211, the insulator 283, and the insulator 284 are provided as a single layer is shown, but the present invention is not limited to this.
  • the insulator 211, the insulator 283, and the insulator 284 may each be provided as a laminated structure of two or more layers.
  • the insulator 274 functions as an interlayer film.
  • the insulator 274 preferably has a lower dielectric constant than the insulator 214.
  • the insulator 274 can be provided, for example, by using the same material as the insulator 280.
  • FIG. 21A shows a top view. 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, FIG. And 21B are FIGS. 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, respectively.
  • FIG. And 21C are FIGS. 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, respectively.
  • FIGS. 20A and 21A It is a cross-sectional view corresponding to the portion shown by the alternate long and short dash line of A3-A4 in FIGS. 20A and 21A, and is also a cross-sectional view in the channel width direction of the transistor 200.
  • FIG. And 21D are FIGS. 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, respectively.
  • FIG. 21A is cross-sectional views of the portion shown by the alternate long and short dash line of A5-A6.
  • FIG. 21A some elements are omitted for the sake of clarity.
  • a substrate (not shown) is prepared, and an insulator 211 is formed on the substrate.
  • the film of the insulator 211 can be formed by using a sputtering method, a CVD method, a molecular beam epitaxy (MBE) method, a pulse laser deposition (PLD: Pulsed Laser Deposition) method, an ALD method, or the like.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, an optical CVD (Photo CVD) method using light, and the like. .. Further, it can be divided into a metal CVD (MCVD: Metal CVD) method and an organic metal CVD (MOCVD: Metal organic CVD) method depending on the raw material gas used.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal organic CVD
  • the plasma CVD method can obtain a high quality film at a relatively low temperature. Further, since the thermal CVD method does not use plasma, it is a film forming method capable of reducing plasma damage to the object to be processed. For example, wiring, electrodes, elements (transistors, capacitive elements, etc.) and the like included in a semiconductor device may be charged up by receiving electric charges from plasma. At this time, the accumulated electric charge may destroy the wiring, electrodes, elements, and the like included in the semiconductor device. On the other hand, in the case of the thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of the semiconductor device can be increased. Further, in the thermal CVD method, plasma damage does not occur during film formation, so that a film having few defects can be obtained.
  • a thermal ALD (Thermal ALD) method in which the reaction of the precursor and the reactor is performed only by thermal energy, a PEALD (Plasma Enhanced ALD) method using a plasma excited reactor, or the like can be used.
  • the ALD method utilizes the self-regulating properties of atoms and allows atoms to be deposited layer by layer, so ultra-thin film formation is possible, and film formation into structures with a high aspect ratio is possible. It has the effects of being able to form a film with few defects such as holes, being able to form a film with excellent coverage, and being able to form a film at a low temperature.
  • PEALD Pulsma Enhanced ALD
  • Some precursors used in the ALD method contain impurities such as carbon.
  • the film provided by the ALD method may contain a large amount of impurities such as carbon as compared with the film provided by other film forming methods.
  • the quantification of impurities can be performed by using X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the CVD method and ALD method are different from the film forming method in which particles emitted from a target or the like are deposited, and are film forming methods in which a film is formed by a reaction on the surface of an object to be treated. Therefore, it is a film forming method that is not easily affected by the shape of the object to be treated and has good step coverage.
  • the ALD method has excellent step covering property and excellent thickness uniformity, and is therefore suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film forming rate, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the raw material gas.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the raw material gas.
  • a film having a continuously changed composition can be formed by changing the flow rate ratio of the raw material gas while forming the film.
  • silicon nitride is formed on the insulator 211 by the CVD method.
  • the insulator 212 is formed on the insulator 211.
  • the film formation of the insulator 212 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon nitride is formed on the insulator 212 by a sputtering method.
  • an insulator such as silicon nitride that is difficult for copper to permeate As described above, by using an insulator such as silicon nitride that is difficult for copper to permeate as the insulator 211 and the insulator 212, copper or the like is likely to diffuse into the conductor in the lower layer (not shown) of the insulator 211. Even if a metal is used, it is possible to prevent the metal from diffusing upward through the insulator 211 and the insulator 212. Further, by using an insulator such as silicon nitride, which is difficult for impurities such as water and hydrogen to permeate, diffusion of impurities such as water and hydrogen contained in the layer below the insulator 211 can be suppressed.
  • the insulator 214 is formed on the insulator 212.
  • the film formation of the insulator 214 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • aluminum oxide is used as the insulator 214.
  • the hydrogen concentration of the insulator 212 is lower than the hydrogen concentration of the insulator 211, and the hydrogen concentration of the insulator 214 is lower than the hydrogen concentration of the insulator 212.
  • silicon nitride as the insulator 212 by the sputtering method, it is possible to form silicon nitride having a lower hydrogen concentration than the insulator 211 that forms the silicon nitride by the CVD method. Further, by using aluminum oxide for the insulator 214, the hydrogen concentration can be made lower than that of the insulator 212.
  • the transistor 200 is formed on the insulator 214 in the subsequent step.
  • the film close to the transistor 200 preferably has a relatively low hydrogen concentration, and the film having a relatively high hydrogen concentration is remote from the transistor 200. It is preferable to arrange them.
  • the insulator 216 is formed on the insulator 214.
  • the film formation of the insulator 216 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide or silicon oxide nitride is used as the insulator 216.
  • the insulator 216 is formed by a film forming method using a gas in which hydrogen atoms are reduced or removed. Thereby, the hydrogen concentration of the insulator 216 can be reduced.
  • an opening is formed in the insulator 216 to reach the insulator 214.
  • the opening also includes, for example, a groove or a slit. Further, the region where the opening is formed may be referred to as an opening. Wet etching may be used to form the openings, but dry etching is preferable for microfabrication.
  • the insulator 214 it is preferable to select an insulator that functions as an etching stopper film when the insulator 216 is etched to form a groove. For example, when silicon oxide or silicon oxide nitride is used for the insulator 216 forming the groove, silicon nitride, aluminum oxide, or hafnium oxide may be used for the insulator 214.
  • a capacitively coupled plasma (CCP: Capacitively Coupled Plasma) etching apparatus having parallel plate type electrodes can be used.
  • the capacitively coupled plasma etching apparatus having the parallel plate type electrodes may be configured to apply a high frequency voltage to one of the parallel plate type electrodes.
  • a plurality of different high frequency voltages may be applied to one of the parallel plate type electrodes.
  • a high frequency voltage having the same frequency may be applied to each of the parallel plate type electrodes.
  • a high frequency voltage having a different frequency may be applied to each of the parallel plate type electrodes.
  • a dry etching apparatus having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP: Inductively Coupled Plasma) etching apparatus or the like can be used.
  • a conductive film to be the conductor 205a is formed. It is desirable that the conductive film contains a conductor having a function of suppressing the permeation of oxygen.
  • a conductor having a function of suppressing the permeation of oxygen For example, tantalum nitride, tungsten nitride, titanium nitride and the like can be used. Alternatively, it can be a laminated film of a conductor having a function of suppressing oxygen permeation and a tantalum, tungsten, titanium, molybdenum, aluminum, copper or molybdenum tungsten alloy.
  • the film formation of the conductive film can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film to be the conductor 205a has a multilayer structure.
  • tantalum nitride is formed into a film by a sputtering method, and titanium nitride is laminated on the tantalum nitride.
  • a metal nitride in the lower layer of the conductor 205b, even if a easily diffusible metal such as copper is used as the conductive film to be the conductor 205b described later, the metal diffuses out from the conductor 205a. Can be prevented.
  • a conductive film to be the conductor 205b is formed.
  • the film formation of the conductive film can be performed by using a plating method, a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a low resistance conductive material such as copper is formed as the conductive film.
  • a part of the conductive film to be the conductor 205a and a part of the conductive film to be the conductor 205b is removed, and the insulator 216 is exposed.
  • the conductor 205a and the conductor 205b remain only in the opening.
  • the conductor 205 having a flat upper surface can be formed (see FIGS. 5A to 5D).
  • a part of the insulator 216 may be removed by the CMP treatment.
  • the conductor 205 is formed so as to be embedded in the opening of the insulator 216, but one aspect of the present invention is not limited to this.
  • a conductor 205 is formed on the insulator 214, an insulator 216 is formed on the insulator 205, and the insulator 216 is subjected to CMP treatment to remove a part of the insulator 216 and to remove the conductor.
  • the surface of 205 may be exposed.
  • the insulator 222 is formed on the insulator 216 and the conductor 205.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be formed. Insulators containing oxides of one or both of aluminum and hafnium have barrier properties against oxygen, hydrogen, and water. Since the insulator 222 has a barrier property against hydrogen and water, hydrogen and water contained in the structure provided around the transistor 200 are suppressed from diffusing into the inside of the transistor 200 through the insulator 222. , The formation of oxygen deficiency in the oxide 230 can be suppressed.
  • the film formation of the insulator 222 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the heat treatment may be carried out at 250 ° C. or higher and 650 ° C. or lower, preferably 300 ° C. or higher and 500 ° C. or lower, and more preferably 320 ° C. or higher and 450 ° C. or lower.
  • the heat treatment is carried out in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the oxygen gas may be set to about 20%.
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, and then the heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to supplement the desorbed oxygen. You may.
  • the gas used in the above heat treatment is highly purified.
  • the amount of water contained in the gas used in the heat treatment may be 1 ppb or less, preferably 0.1 ppb or less, and more preferably 0.05 ppb or less.
  • the treatment is performed at a temperature of 400 ° C. for 1 hour with the flow rate of nitrogen gas as 4 slm and the flow rate of oxygen gas as 1 slm.
  • impurities such as water and hydrogen contained in the insulator 222 can be removed.
  • the heat treatment can be performed at a timing such as after the film formation of the insulator 224 is performed.
  • the insulator 224 is formed on the insulator 222.
  • the film formation of the insulator 224 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide or silicon oxide nitride is formed on the insulator 224 by the CVD method.
  • the insulator 224 is preferably formed by a film forming method using a gas in which hydrogen atoms have been reduced or removed. Thereby, the hydrogen concentration of the insulator 224 can be reduced. Since the insulator 224 becomes an insulator 224 that comes into contact with the oxide 230a in a later step, it is preferable that the hydrogen concentration is reduced in this way.
  • plasma treatment containing oxygen may be performed in a reduced pressure state.
  • the plasma treatment containing oxygen for example, it is preferable to use an apparatus having a power source for generating high-density plasma using microwaves.
  • the substrate side may have a power supply for applying RF (Radio Frequency).
  • RF Radio Frequency
  • high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, oxygen radicals generated by high-density plasma can be efficiently guided into the insulator 224. it can.
  • plasma treatment containing oxygen may be performed to supplement the desorbed oxygen. Impurities such as water and hydrogen contained in the insulator 224 can be removed by appropriately selecting the conditions for the plasma treatment. In that case, the heat treatment does not have to be performed.
  • CMP treatment may be performed until the insulator 224 is reached.
  • the surface of the insulator 224 can be flattened and smoothed.
  • a part of the insulator 224 may be polished by the CMP treatment to reduce the film thickness of the insulator 224, but the film thickness may be adjusted when the insulator 224 is formed.
  • oxygen can be added to the insulator 224 by forming aluminum oxide on the insulator 224 by a sputtering method.
  • the oxide film 230A and the oxide film 230B are formed in this order on the insulator 224 (see FIGS. 5A to 5D). It is preferable that the oxide film 230A and the oxide film 230B are continuously formed without being exposed to the atmospheric environment. By forming the film without opening it to the atmosphere, it is possible to prevent impurities or moisture from the atmospheric environment from adhering to the oxide film 230A and the oxide film 230B, and the vicinity of the interface between the oxide film 230A and the oxide film 230B. Can be kept clean.
  • the oxide film 230A and the oxide film 230B can be formed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230A and the oxide film 230B are formed by a sputtering method
  • oxygen or a mixed gas of oxygen and a rare gas is used as the sputtering gas.
  • excess oxygen in the oxide film formed can be increased.
  • the above-mentioned oxide film is formed by a sputtering method
  • the above-mentioned In—M—Zn oxide target or the like can be used.
  • the proportion of oxygen contained in the sputtering gas may be 70% or more, preferably 80% or more, and more preferably 100%.
  • the oxide film 230B is formed by a sputtering method, if the ratio of oxygen contained in the sputtering gas is more than 30% and 100% or less, preferably 70% or more and 100% or less, the oxygen excess type oxidation A physical semiconductor is formed. Transistors using oxygen-rich oxide semiconductors in the channel formation region can obtain relatively high reliability. However, one aspect of the present invention is not limited to this.
  • the oxide film 230B is formed by a sputtering method and the ratio of oxygen contained in the sputtering gas is 1% or more and 30% or less, preferably 5% or more and 20% or less, an oxygen-deficient oxide semiconductor is formed. To. A transistor using an oxygen-deficient oxide semiconductor in the channel formation region can obtain a relatively high field-effect mobility. Further, the crystallinity of the oxide film can be improved by forming a film while heating the substrate.
  • an oxide film 243A is formed on the oxide film 230B (see FIGS. 5A to 5D).
  • the oxide film 243A can be formed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the atomic number ratio of Ga to In is preferably larger than the atomic number ratio of Ga to In in the oxide film 230B.
  • the insulator 222, the insulator 224, the oxide film 230A, the oxide film 230B, and the oxide film 243A without exposing them to the atmosphere.
  • a multi-chamber type film forming apparatus may be used.
  • the heat treatment may be performed in a temperature range in which the oxide film 230A, the oxide film 230B, and the oxide film 243A do not crystallize, and may be performed at 250 ° C. or higher and 650 ° C. or lower, preferably 400 ° C. or higher and 600 ° C. or lower.
  • the heat treatment is carried out in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the oxygen gas may be set to about 20%.
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, and then the heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to supplement the desorbed oxygen. You may.
  • the gas used in the above heat treatment is highly purified.
  • the amount of water contained in the gas used in the heat treatment may be 1 ppb or less, preferably 0.1 ppb or less, and more preferably 0.05 ppb or less.
  • the treatment after performing the treatment at a temperature of 550 ° C. for 1 hour in a nitrogen atmosphere, the treatment is continuously performed at a temperature of 550 ° C. for 1 hour in an oxygen atmosphere.
  • impurities such as water and hydrogen in the oxide film 230A, the oxide film 230B, and the oxide film 243A can be removed.
  • the heat treatment can improve the crystallinity of the oxide film 230B to obtain a denser and more dense structure. As a result, the diffusion of oxygen or impurities in the oxide film 230B can be suppressed.
  • a conductive film 242A is formed on the oxide film 243A (see FIGS. 5A to 5D).
  • the film formation of the conductive film 242A can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the heat treatment may be performed before the film formation of the conductive film 242A.
  • the heat treatment may be carried out under reduced pressure to continuously form a conductive film 242A without exposing it to the atmosphere. By performing such a treatment, water and hydrogen adsorbed on the surface of the oxide film 243A and the like are removed, and the water concentration and the hydrogen concentration in the oxide film 230A, the oxide film 230B, and the oxide film 243A are further increased. It can be reduced.
  • the temperature of the heat treatment is preferably 100 ° C. or higher and 400 ° C. or lower. In the present embodiment, the temperature of the heat treatment is set to 200 ° C.
  • the oxide film 230A, the oxide film 230B, the oxide film 243A, and the conductive film 242A are processed into an island shape by using a lithography method.
  • a resist is formed on the conductive film 242A, and the resist is exposed through a mask.
  • the exposed region is removed or left with a developing solution to form a resist mask 277 (see FIGS. 5A to 5D).
  • the resist mask 277 may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like. Further, an immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure. Further, instead of the above-mentioned light, an electron beam or an ion beam may be used. When using an electron beam or an ion beam, a mask is not required.
  • the heat resistance and dry etching resistance of the resist mask 277 may be improved.
  • improving the heat resistance and dry etching resistance of the resist mask may mean curing the resist mask.
  • the resist molecules are crosslinked, and the heat resistance and dry etching resistance of the resist mask can be improved.
  • the ultraviolet light near-ultraviolet light (ultraviolet light having a wavelength of 200 nm or more and 380 nm or less) or far-ultraviolet light (ultraviolet light having a wavelength of 10 nm or more and 200 nm or less, also referred to as vacuum ultraviolet light) is used. It is more preferable to use ultraviolet light having a wavelength of 250 nm or more and 300 nm or less. Moreover, you may perform high temperature heat treatment after irradiating the ultraviolet light.
  • the heat resistance and dry etching resistance of the resist mask can be improved.
  • the plasma H 2 gas, a mixed gas of H 2 and Ar, a mixed gas of CF 4 and O 2, a mixed gas of C 2 HCl 3 and O 2 and the like may be used.
  • the oxide film 230A, the oxide film 230B, the oxide film 243A, and the conductive film 242A are processed into an island shape. 243B and conductive layer 242B are formed (see FIGS. 6A to 6D).
  • a dry etching method or a wet etching method can be used for the processing. Processing by the dry etching method is suitable for microfabrication.
  • the oxide film 230A, the oxide film 230B, the oxide film 243A, and the conductive film 242A may be processed under different conditions. In this step, the film thickness of the region that does not overlap with the oxide 230a of the insulator 224 may be reduced.
  • the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B are formed so that at least a part thereof overlaps with the conductor 205. Further, it is preferable that the side surfaces of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B are substantially perpendicular to the upper surface of the insulator 222. Since the side surfaces of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B are substantially perpendicular to the upper surface of the insulator 222, the area is reduced and the height is increased when a plurality of transistors 200 are provided. It is possible to increase the density.
  • the angle formed by the side surfaces of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductive layer 242B and the upper surface of the insulator 222 may be small. With such a shape, the covering property of the insulator 254 and the like can be improved and defects such as voids can be reduced in the subsequent steps.
  • the curved surface has, for example, a radius of curvature of 3 nm or more and 10 nm or less, preferably 5 nm or more and 6 nm or less at the end of the conductive layer 242B.
  • layer 244A is formed on the insulator 224, oxide 230a, oxide 230b, oxide layer 243B, and conductive layer 242B (see FIGS. 6B to 6D).
  • the layer 244A is a layer formed by etching a part of the conductive layer 242B, soaring into the chamber, and re-depositing. Therefore, the layer 244A is an oxide containing the main component of the conductive layer 242B. For example, when tantalum nitride is used for the conductive layer 242B, the layer 244A becomes an oxide containing tantalum.
  • the layer 244A on the insulator 224 and the conductive layer 242B is removed by anisotropic etching of the layer 244A. At this time, a part of the layer 244A may remain and the layer 244B may be formed (see FIGS. 7A to 7D).
  • the layer 244A on the insulator 224 is removed by the anisotropic etching. Therefore, the concentration of the metal contained in the layer 244B is equal to or less than the lower limit of detection at the interface between the insulator 224 and the insulator 254 to be formed later and its vicinity. Depending on the method of anisotropic etching or the like, the metal contained in the layer 244B may be detected at the interface and its vicinity. In any case, the concentration of the metal contained in the layer 244B at the interface and its vicinity is lower than the concentration of the metal at the layer 244B.
  • the insulator 224 in the region in contact with the insulator 254 has a region in which the concentration of the metal is lower than that of the layer 244a or the layer 244b formed from the layer 244B.
  • the resist mask 277 may remain after the anisotropic etching.
  • the remaining resist mask 277 can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process. ..
  • the curing of the resist mask 277, the island-like processing of the oxide film 230A, the oxide film 230B, the oxide film 243A, and the conductive film 242A, and the anisotropic etching of the layer 244A all use one dry etching apparatus. , It is preferable to carry out continuously. If the resist mask 277 remains after the anisotropic etching, the resist mask 277 is cured, the oxide film 230A, the oxide film 230B, the oxide film 243A, and the conductive film 242A are island-shaped, and the layer 244A is anisotropic.
  • the etching and the removal of the resist mask 277 are all continuously performed using one dry etching apparatus. By continuously processing these steps, the steps can be simplified.
  • a step of removing deposits on the inner wall of the processing chamber of the dry etching apparatus may be performed between the anisotropic etching and the resist peeling.
  • the insulator 254 is formed on the insulator 224, the layer 244B, and the conductive layer 242B (see FIGS. 8B to 8D).
  • the film formation of the insulator 254 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 254 is formed of aluminum oxide by a sputtering method.
  • an insulating film to be the insulator 280 is formed on the insulator 254.
  • the film formation of the insulating film can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film may be formed by using a sputtering method, and a silicon oxide film may be formed on the silicon oxide film by using a PEALD method or a thermal ALD method.
  • the insulating film is formed by a film forming method using a gas in which hydrogen atoms are reduced or removed. Thereby, the hydrogen concentration of the insulator 280 can be reduced.
  • heat treatment may be performed before the film formation of the insulating film.
  • the heat treatment may be carried out under reduced pressure to continuously form the insulating film without exposing it to the atmosphere.
  • water and hydrogen adsorbed on the surface of the insulator 254 and the like are removed, and further, in the oxide 230a, in the oxide 230b, in the oxide layer 243B, and in the insulator 224.
  • the water concentration and hydrogen concentration can be reduced.
  • the above-mentioned heat treatment conditions can be used for the heat treatment.
  • the insulating film is subjected to CMP treatment to form an insulator 280 having a flat upper surface (see FIGS. 8B to 8D).
  • CMP treatment Similar to the insulator 224, aluminum oxide may be formed on the insulator 280 by, for example, a sputtering method, and CMP may be performed until the aluminum oxide reaches the insulator 280.
  • microwave processing may be performed.
  • the microwave treatment is preferably performed in an atmosphere containing oxygen and under reduced pressure.
  • the electric field insulator 280 by microwave, oxides 230b, given such an oxide 230a, to divide oxides 230b, and the V O H in the oxide 230a to oxygen vacancies and hydrogen be able to.
  • a part of the hydrogen divided at this time may be combined with oxygen contained in the insulator 280 and removed as water molecules. Further, a part of hydrogen may be gettered to the conductor 242a or the conductor 242b via the insulator 254.
  • the heat treatment may be performed while maintaining the reduced pressure state after the microwave treatment.
  • hydrogen in the insulator 280, the oxide 230b, and the oxide 230a can be efficiently removed.
  • the heat treatment temperature is preferably 300 ° C. or higher and 500 ° C. or lower.
  • the film quality of the insulator 280 by modifying the film quality of the insulator 280 by performing microwave treatment, it is possible to suppress the diffusion of hydrogen, water, impurities and the like. Therefore, it is possible to prevent hydrogen, water, impurities, etc. from diffusing into the oxide 230 through the insulator 280 by a post-process after forming the insulator 280, heat treatment, or the like.
  • a part of the insulator 280, a part of the insulator 254, a part of the conductive layer 242B, a part of the oxide layer 243B, and a part of the layer 244B are processed to open an opening reaching the oxide 230b.
  • the opening is preferably formed so as to overlap the conductor 205.
  • a conductor 242a, a conductor 242b, an oxide 243a, an oxide 243b, a layer 244a, and a layer 244b are formed (see FIGS. 9A to 9D).
  • the upper part of the oxide 230b is removed.
  • a groove is formed in the oxide 230b.
  • the groove may be formed in the opening forming step, or may be formed in a step different from the opening forming step.
  • the processing of a part of the insulator 280, a part of the insulator 254, a part of the conductive layer 242B, a part of the oxide layer 243B, a part of the layer 244B, and a part of the oxide 230b is dry etching.
  • a method or a wet etching method can be used. Processing by the dry etching method is suitable for microfabrication. Further, the processing may be performed under different conditions.
  • a part of the insulator 280 is processed by a dry etching method
  • a part of the insulator 254 is processed by a wet etching method
  • a part of the oxide layer 243B, a part of the conductive layer 242B, and the oxide 230b are processed.
  • a part may be processed by a dry etching method.
  • the processing of a part of the oxide layer 243B and a part of the conductive layer 242B and the processing of a part of the oxide 230b may be performed under different conditions.
  • a part of the layer 244B may be processed when processing a part of the insulator 254, or may be processed when processing a part of the oxide layer 243B and a part of the conductive layer 242B. May be good.
  • the power density of the bias power is preferably to 0.03 W / cm 2 or more, more preferably between 0.06 W / cm 2 or more.
  • the dry etching processing time may be appropriately set according to the depth of the groove portion.
  • the surface of the oxide 230b which is the bottom of the opening, may be damaged. Crystal defects such as oxygen deficiency are formed in the damaged region of the oxide 230b, and impurities (metal elements such as hydrogen, nitrogen, silicon, and aluminum) may be present.
  • impurities metal elements such as hydrogen, nitrogen, silicon, and aluminum
  • the damaged region, an impurity such as oxygen deficiency and hydrogen is likely to exist, prone to reaction of V O + H ⁇ V O H .
  • the damaged region so that V O H is heavily formed. Therefore, even if the oxide 230c is formed on the oxide 230b while leaving the damaged region, the transistor tends to have a normally-on characteristic. Further, the damaged region varies in the surface of the substrate, so that the characteristics of the semiconductor device having the transistor vary.
  • the impurities include components contained in the insulator 280, the insulator 254, the layer 244B, and the conductive layer 242B, components contained in the member used in the apparatus used for forming the opening, and used for etching. Examples thereof include those caused by components contained in gas or liquid. Examples of the impurities include aluminum, silicon, tantalum, fluorine, chlorine and the like.
  • cleaning treatment to remove the damaged area, impurities, etc.
  • the cleaning method include wet cleaning using a cleaning liquid, plasma treatment using plasma, cleaning by heat treatment, and the like, and the above cleanings may be appropriately combined.
  • the cleaning treatment may deepen the groove.
  • the cleaning treatment may be performed using an aqueous solution obtained by diluting ammonia water, oxalic acid, phosphoric acid, hydrofluoric acid or the like with carbonated water or pure water, pure water, carbonated water or the like.
  • ultrasonic cleaning may be performed using these aqueous solutions, pure water, or carbonated water.
  • these washings may be appropriately combined.
  • a commercially available aqueous solution obtained by diluting hydrofluoric acid with pure water may be referred to as diluted hydrofluoric acid
  • a commercially available aqueous solution obtained by diluting ammonia water with pure water may be referred to as diluted ammonia water.
  • concentration, temperature, etc. of the aqueous solution may be appropriately adjusted depending on the impurities to be removed, the configuration of the semiconductor device to be washed, and the like.
  • the ammonia concentration of the diluted ammonia water may be 0.01% or more and 5% or less, preferably 0.1% or more and 0.5% or less.
  • the hydrogen fluoride concentration of the diluted hydrofluoric acid may be 0.01 ppm or more and 100 ppm or less, preferably 0.1 ppm or more and 10 ppm or less.
  • a frequency of 200 kHz or higher, preferably 900 kHz or higher is used. By using this frequency, damage to the oxide 230b and the like can be reduced.
  • the above cleaning treatment may be performed a plurality of times, and the cleaning liquid may be changed for each cleaning treatment.
  • a treatment using diluted hydrofluoric acid or diluted aqueous ammonia may be performed as the first cleaning treatment
  • a treatment using pure water or carbonated water may be performed as the second cleaning treatment.
  • wet cleaning is performed using diluted hydrofluoric acid, and then wet cleaning is performed using pure water or carbonated water.
  • impurities adhering to or diffused inside the surface such as oxide 230a and oxide 230b can be removed. Further, the crystallinity of the oxide 230c formed on the oxide 230b can be enhanced.
  • the heat treatment may be performed after the etching or the cleaning.
  • the heat treatment may be performed at 100 ° C. or higher and 450 ° C. or lower, preferably 350 ° C. or higher and 400 ° C. or lower.
  • the heat treatment is carried out in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere. Thereby, oxygen can be supplied to the oxide 230a and the oxide 230b to reduce the oxygen deficiency.
  • the crystallinity of the oxide 230b can be improved, and the crystallinity of the oxide 230c formed in the groove portion of the oxide 230b can also be improved.
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be continuously performed in a nitrogen atmosphere without being exposed to the atmosphere.
  • the oxide 230c having CAAC-OS can be formed in the groove of the oxide 230b from which the damaged region has been removed. Further, the damaged region may be removed by providing a groove portion on the upper portion of the oxide 230b in a cross-sectional view in the channel length direction of the transistor.
  • an oxide film 230C is formed (see FIGS. 10A to 10D).
  • the heat treatment may be performed before the oxide film 230C is formed, and it is preferable that the heat treatment is performed under reduced pressure to continuously form the oxide film 230C without exposing to the atmosphere. Further, the heat treatment is preferably performed in an atmosphere containing oxygen. By performing such a treatment, it is possible to remove the water and hydrogen adsorbed on the surface of the oxide 230b and the like, and further reduce the water concentration and the hydrogen concentration in the oxide 230a and the oxide 230b.
  • the temperature of the heat treatment is preferably 100 ° C. or higher and 400 ° C. or lower. In the present embodiment, the temperature of the heat treatment is set to 200 ° C.
  • the oxide film 230C is at least the inner wall of the groove formed in the oxide 230b, a part of the side surface of the oxide 243a, a part of the side surface of the oxide 243b, a part of the side surface of the conductor 242a, and the conductor 242b. It is preferable that it is provided so as to be in contact with a part of the side surface of the insulator 254, a part of the side surface of the insulator 254, and a part of the side surface of the insulator 280.
  • the conductor 242a (conductor 242b) is surrounded by the oxide 243a (oxide 243b), the insulator 254, the layer 244a (layer 244b), and the oxide film 230C, so that the conductor 242a (conductor 242b) can be used in the subsequent steps. It is possible to suppress a decrease in conductivity due to oxidation of 242b).
  • the film formation of the oxide film 230C can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230C may be formed by using the same film forming method as the oxide film 230A or the oxide film 230B according to the characteristics required for the oxide film 230C.
  • a part of oxygen contained in the sputtering gas may be supplied to the oxide 230a and the oxide 230b.
  • a part of oxygen contained in the sputtering gas may be supplied to the insulator 280. Therefore, the proportion of oxygen contained in the sputtering gas of the oxide film 230C may be 70% or more, preferably 80% or more, and more preferably 100%. Further, by forming the oxide film 230C in an atmosphere containing a large amount of oxygen in this way, the oxide film 230C tends to become CAAC-OS.
  • the oxide film 230C is formed while heating the substrate. At this time, by setting the substrate temperature to 200 ° C. or higher, oxygen deficiency in the oxide film 230C and the oxide 230b can be reduced. The crystallinity of the oxide film 230C and the oxide 230b can be improved by forming a film while heating the substrate.
  • a mask is formed on the oxide film 230C by a lithography method.
  • a hard mask may be used or a resist mask may be used.
  • a part of the oxide film 230C is selectively removed.
  • a part of the oxide film 230C may be removed by a wet etching method or the like.
  • a part of the oxide film 230C located between the transistors 200 adjacent to each other in the channel width direction can be removed.
  • the surface of the insulator 224 and the surface of the insulator 280 are exposed in the region where a part of the oxide film 230C is removed by the above step. At this time, the film thickness of the insulator 224 and the film thickness of the insulator 280 in the region may be reduced. In addition, the insulator 224 in the region may be removed to expose the surface of the insulator 222. Further, the step of forming the mask may also serve as a step of removing a part of the oxide film 230C.
  • the mask is removed (see FIGS. 11A, 11C and 11D).
  • the mask may be removed by using an etching method or the like.
  • an oxide film 230D is formed (see FIGS. 12A to 12D).
  • the oxide film 230D can be formed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230D may be formed by using the same film forming method as the oxide film 230A or the oxide film 230B according to the characteristics required for the oxide film 230D.
  • the proportion of oxygen contained in the sputtering gas of the oxide film 230D may be 70% or more, preferably 80% or more, and more preferably 100%.
  • an insulating film 250A is formed (see FIGS. 12A to 12D).
  • the heat treatment may be performed before the film formation of the insulating film 250A, and the heat treatment may be performed under reduced pressure to continuously form the insulating film 250A without exposure to the atmosphere. Further, the heat treatment is preferably performed in an atmosphere containing oxygen. By performing such a treatment, water and hydrogen adsorbed on the surface of the oxide film 230D and the like are removed, and further, water content in the oxide 230a, the oxide 230b, the oxide film 230C, and the oxide film 230D is removed. The concentration and hydrogen concentration can be reduced.
  • the temperature of the heat treatment is preferably 100 ° C. or higher and 400 ° C. or lower.
  • the insulating film 250A can be formed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Further, the insulating film 250A is preferably formed by a film forming method using a gas in which hydrogen atoms have been reduced or removed. Thereby, the hydrogen concentration of the insulating film 250A can be reduced. Since the insulating film 250A becomes an insulator 250 in contact with the oxide 230d in a later step, it is preferable that the hydrogen concentration is reduced in this way.
  • the insulating film as the lower layer of the insulator 250 and the insulating film as the upper layer of the insulator 250 may be continuously formed without being exposed to the atmospheric environment. preferable.
  • the film without opening it to the atmosphere it is possible to prevent impurities or moisture from the atmospheric environment from adhering to the insulating film that is the lower layer of the insulator 250 and the insulating film that is the upper layer of the insulator 250.
  • the vicinity of the interface between the insulating film that is the lower layer of the insulator 250 and the insulating film that is the upper layer of the insulator 250 can be kept clean.
  • the mitaro wave treatment may be performed in an atmosphere containing oxygen and under reduced pressure.
  • microwave treatment an electric field due to microwaves is applied to the insulating film 250A, the oxide film 230D, the oxide film 230C, the oxide 230b, the oxide 230a, etc., and the oxide film 230D, the oxide film 230C, and the oxide 230b are provided.
  • V O H in the oxide 230a may be divided into the V O and hydrogen.
  • a part of hydrogen may be gettered on the conductor 242a and the conductor 242b.
  • the microwave treatment By performing the microwave treatment in this way, the hydrogen concentration in the insulating film 250A, the oxide film 230D, the oxide film 230C, the oxide 230b, and the oxide 230a can be reduced.
  • the oxide 230a, in the oxide 230b, the oxide film 230C, and by oxygen in V O which may be present the V O H after cutting into a V O and hydrogen in the oxide film 230D is supplied V O can be repaired or supplemented.
  • the heat treatment may be performed while maintaining the reduced pressure state after the microwave treatment.
  • hydrogen in the insulating film 250A, the oxide film 230D, the oxide film 230C, the oxide 230b, and the oxide 230a can be efficiently removed.
  • a part of hydrogen may be gettered on the conductor 242a and the conductor 242b.
  • the step of performing the heat treatment may be repeated a plurality of times while maintaining the reduced pressure state after the microwave treatment. By repeating the heat treatment, hydrogen in the insulating film 250A, the oxide film 230D, the oxide film 230C, the oxide 230b, and the oxide 230a can be removed more efficiently.
  • the heat treatment temperature is preferably 300 ° C. or higher and 500 ° C. or lower.
  • the film quality of the insulating film 250A by modifying the film quality of the insulating film 250A by performing microwave treatment, it is possible to suppress the diffusion of hydrogen, water, impurities and the like. Therefore, hydrogen, water, impurities, etc. are diffused to the oxide 230b, the oxide 230a, etc. through the insulator 250 by a post-process such as a film formation of a conductive film to be a conductor 260 or a post-treatment such as a heat treatment. Can be suppressed.
  • a post-process such as a film formation of a conductive film to be a conductor 260 or a post-treatment such as a heat treatment.
  • the conductive film 260A and the conductive film 260B are formed in this order (see FIGS. 13A to 13D).
  • the film formation of the conductive film 260A and the conductive film 260B can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film 260A is formed by using the ALD method
  • the conductive film 260B is formed by using the CVD method.
  • the oxide film 230C, the oxide film 230D, the insulating film 250A, the conductive film 260A, and the conductive film 260B are polished until the insulator 280 is exposed, so that the oxide 230c, the oxide 230d, and the insulator are exposed.
  • 250 and conductor 260 are formed (see FIGS. 14A-14D).
  • the oxide 230c is arranged so as to cover a part of the inner wall (side wall and bottom surface) of the opening reaching the oxide 230b and the groove portion of the oxide 230b.
  • the oxide 230d is arranged so as to cover the opening and the inner wall of the groove via the oxide 230c.
  • the insulator 250 is arranged so as to cover the inner wall of the opening and the groove portion via the oxide 230c and the oxide 230d.
  • the conductor 260 is arranged so as to embed the opening and the groove through the oxide 230c, the oxide 230d, and the insulator 250.
  • heat treatment may be performed.
  • the treatment is carried out in a nitrogen atmosphere at a temperature of 400 ° C. for 1 hour.
  • the heat treatment the water concentration and the hydrogen concentration in the insulator 250 and the insulator 280 can be reduced.
  • the insulator 282 may be continuously formed without being exposed to the atmosphere.
  • the insulator 282 is formed on the oxide 230c, the oxide 230d, the insulator 250, the conductor 260, and the insulator 280 (see FIGS. 15B to 15D).
  • the film formation of the insulator 282 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • oxygen can be added to the insulator 280 while forming the film.
  • the insulator 282 it is preferable to form the insulator 282 while heating the substrate. Further, by forming the insulator 282 in contact with the upper surface of the conductor 260, it is possible to suppress the oxygen contained in the insulator 280 from being absorbed by the conductor 260 in the subsequent heat treatment, which is preferable. ..
  • the portion and a part of the insulator 212 are processed to form an opening reaching the insulator 211 (see FIGS. 16A to 16D).
  • the opening may be formed so as to surround the transistor 200. Alternatively, the opening may be formed so as to surround a plurality of transistors 200.
  • a part of the side surface of the insulator 216, a part of the side surface of the insulator 214, and a part of the side surface of the insulator 212 are exposed.
  • a dry etching method or a wet etching method can be used for processing a part of the insulator 212. Processing by the dry etching method is suitable for microfabrication. Further, the processing may be performed under different conditions. In this step, the film thickness of the region overlapping the opening of the insulator 211 may be reduced.
  • the insulating film 287A is formed by covering the insulator 282, the insulator 280, the insulator 254, the insulator 224, the insulator 222, the insulator 216, the insulator 214, and the insulator 212 (FIGS. 17B to 17D). reference.).
  • the insulating film 287A is preferably formed under the same conditions as the insulator 282.
  • the film formation of the insulating film 287A can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating film 287A it is preferable to form an aluminum oxide film by, for example, a sputtering method.
  • a sputtering method oxygen can be added to the insulator 280 while forming the film.
  • the insulator 282 is formed in contact with the upper surface of the conductor 260, it is possible to suppress the oxygen contained in the insulator 280 from being absorbed by the conductor 260 in the film forming process of the insulating film 287A. it can.
  • the insulating film 287A is subjected to an anisotropic etching process to form the insulator 282, the insulator 280, the insulator 254, the insulator 224, the insulator 222, the insulator 216, the insulator 214 and the insulator 212.
  • An insulator 287 is formed on the side surface (see FIGS. 18B to 18D).
  • the side end of the insulator 282 and the upper end of the insulator 287 are in contact with each other, and the side end of the insulator 212 and the lower end of the insulator 287 are in contact with each other to seal the transistor 200 and the insulator 280.
  • the structure to be used can be formed.
  • the anisotropic etching treatment it is preferable to perform a dry etching treatment. As a result, the insulating film formed on a surface substantially parallel to the substrate surface can be removed, and the insulator 287 can be formed in a self-aligned manner.
  • the insulator 282, the insulator 287, and the insulator 211 are covered to form the insulator 283 (see FIGS. 19B to 19D).
  • the film formation of the insulator 283 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 283 may have multiple layers. For example, silicon nitride may be formed into a film by using a sputtering method, and silicon nitride may be formed on the silicon nitride by a CVD method. As shown in FIGS.
  • the insulator 283 is in contact with the insulator 211 at the bottom surface of the opening. That is, the upper surface and the side surface of the transistor 200 are wrapped in the insulator 283, and the lower surface is wrapped in the insulator 211.
  • the transistor 200 By wrapping the transistor 200 with the insulator 283 and the insulator 211 having high barrier properties in this way, it is possible to prevent water and hydrogen from entering from the outside.
  • the insulator 284 may be formed on the insulator 283 (see FIGS. 19B to 19D).
  • the insulator 284 is preferably formed by using a film forming method having a high film property.
  • the film formation of the insulator 284 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 284 uses the same material as the insulator 212 and the insulator 283.
  • the insulator 284 may be formed by a CVD method using a compound gas that does not contain hydrogen atoms or has a low content of hydrogen atoms.
  • an insulating film to be the insulator 274 is formed on the insulator 284.
  • the film formation of the insulating film can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film may be formed by using a CVD method.
  • the insulating film is formed by the above-mentioned film forming method using a gas in which hydrogen atoms are reduced or removed. Thereby, the hydrogen concentration of the insulating film can be reduced.
  • the insulating film to be the insulator 274 is subjected to CMP treatment to form the insulator 274 having a flat upper surface (see FIGS. 19B to 19D).
  • heat treatment may be performed.
  • the treatment is carried out in a nitrogen atmosphere at a temperature of 400 ° C. for 1 hour.
  • oxygen added by the film formation of the insulator 282 can be diffused to the insulator 280, and further supplied to the oxide 230a and the oxide 230b via the oxide 230c.
  • the heat treatment is not limited to after the formation of the insulator 274, but may be performed after the film formation of the insulator 282, the film formation of the insulator 284, and the like.
  • the insulator 254, the insulator 280, the insulator 282, the insulator 283, and the insulator 284 are formed with an opening reaching the conductor 242a and an opening reaching the conductor 242b (see FIGS. 20A and 20B). ..
  • the opening may be formed by using a lithography method.
  • the shape of the opening is circular in the top view, but the shape is not limited to this.
  • the opening may have a substantially circular shape such as an ellipse, a polygonal shape such as a quadrangle, or a polygonal shape such as a quadrangle with rounded corners in a top view.
  • an insulating film to be the insulator 241a and the insulator 241b is formed, and the insulating film is anisotropically etched to form the insulator 241a and the insulator 241b.
  • the film formation of the insulating film can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating film it is preferable to use an insulating film having a function of suppressing the permeation of oxygen.
  • the anisotropic etching of the insulating film to be the insulator 241a and the insulator 241b for example, a dry etching method or the like may be used.
  • a dry etching method or the like By providing the insulator 241a or the insulator 241b on the side wall portion of the opening, it is possible to suppress the permeation of oxygen from the outside and prevent the oxidation of the conductor 240a and the conductor 240b to be formed next. Further, it is possible to prevent impurities such as water and hydrogen from diffusing from the conductor 240a and the conductor 240b to the outside.
  • a conductive film to be a conductor 240a and a conductor 240b is formed. It is desirable that the conductive film has a laminated structure containing a conductor having a function of suppressing the permeation of impurities such as water and hydrogen.
  • impurities such as water and hydrogen.
  • tantalum nitride, titanium nitride and the like can be laminated with tungsten, molybdenum, copper and the like.
  • the film formation of the conductive film can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a part of the conductive film to be the conductor 240a and the conductor 240b is removed, and the upper surfaces of the insulator 284 and the insulator 274 are exposed.
  • the conductor 240a and the conductor 240b having a flat upper surface can be formed by the conductive film remaining only in the opening (see FIGS. 20A and 20B).
  • a part of the upper surface of the insulator 284 and a part of the upper surface of the insulator 274 may be removed by the CMP treatment.
  • a conductive film to be a conductor 246a and a conductor 246b is formed.
  • the film formation of the conductive film can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film to be the conductor 246a and the conductor 246b is processed by a lithography method to form the conductor 246a in contact with the upper surface of the conductor 240a and the conductor 246b in contact with the upper surface of the conductor 240b.
  • a part of the insulator 284 in the region where the conductor 246a and the conductor 246b and the insulator 284 do not overlap may be removed (see FIGS. 21B to 21D).
  • the insulator 286 is formed on the conductor 246a, the conductor 246b, and the insulator 284 (see FIGS. 4A to 4D).
  • the film formation of the insulator 286 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 286 may have multiple layers. For example, silicon nitride may be formed into a film by using a sputtering method, and silicon nitride may be formed on the silicon nitride by a CVD method.
  • the semiconductor device having the transistor 200 shown in FIGS. 4A to 4D can be manufactured. As shown in FIGS. 5 to 21, the transistor 200 can be manufactured by using the method for manufacturing the semiconductor device shown in the present embodiment. When manufacturing the semiconductor device having the transistor 200 shown in FIGS. 1A to 1D, the semiconductor device may be manufactured without performing the steps shown in FIGS. 16 to 18.
  • the transistor 200 according to one aspect of the present invention is provided, which is different from the ones shown in the above ⁇ Semiconductor device configuration example> and the above ⁇ Semiconductor device modification>.
  • An example of a semiconductor device will be described.
  • the same reference numerals are given to the structures having the same functions as the structures constituting the semiconductor devices (see FIGS. 4A to 4D) shown in ⁇ Modified examples of semiconductor devices>. I will add it.
  • the constituent material of the transistor 200 the materials described in detail in ⁇ Semiconductor device configuration example> and ⁇ Semiconductor device modification> can be used.
  • FIG. 22A and 22B show a configuration in which a plurality of transistors (transistors 200_1 to 200_n) are comprehensively sealed with an insulator 283 and an insulator 211.
  • the plurality of transistors appear to be arranged in the channel length direction, but the present invention is not limited to this.
  • the plurality of transistors may be arranged in the channel width direction or may be arranged in a matrix. Further, depending on the design, they may be arranged without regularity.
  • a portion where the insulator 283 and the insulator 211 are in contact with each other (hereinafter, may be referred to as a sealing portion 265) is formed outside the plurality of transistors (transistors 200_1 to 200_n). ..
  • the sealing portion 265 is formed so as to surround a plurality of transistors (also referred to as transistor groups). With such a structure, a plurality of transistors can be wrapped with the insulator 283 and the insulator 211. Therefore, a plurality of transistor groups surrounded by the sealing portion 265 are provided on the substrate.
  • a dicing line (sometimes referred to as a scribe line, a dividing line, or a cutting line) may be provided on the sealing portion 265. Since the substrate is divided at the dicing line, the transistor group surrounded by the sealing portion 265 is taken out as one chip.
  • FIG. 22A an example in which a plurality of transistors (transistors 200_1 to 200_n) are surrounded by one sealing portion 265 is shown, but the present invention is not limited to this.
  • a plurality of transistors may be surrounded by a plurality of sealing portions.
  • a plurality of transistors are surrounded by a sealing portion 265a, and further surrounded by an outer sealing portion 265b.
  • a dicing line may be provided on the sealing portion 265a or the sealing portion 265b, or a dicing line may be provided between the sealing portion 265a and the sealing portion 265b.
  • the present invention it is possible to provide a semiconductor device having little variation in transistor characteristics. Further, according to one aspect of the present invention, it is possible to provide a semiconductor device having good reliability. Further, according to one aspect of the present invention, it is possible to provide a semiconductor device having good electrical characteristics. Further, according to one aspect of the present invention, it is possible to provide a semiconductor device having a large on-current. Further, according to one aspect of the present invention, it is possible to provide a semiconductor device capable of miniaturization or high integration. Further, according to one aspect of the present invention, a semiconductor device having low power consumption can be provided.
  • FIG. 23 shows an example of a semiconductor device (storage device) according to one aspect of the present invention.
  • the transistor 200 is provided above the transistor 300, and the capacitive element 100 is provided above the transistor 300 and the transistor 200.
  • the transistor 200 the transistor 200 described in the previous embodiment can be used.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer having an oxide semiconductor. Since the transistor 200 has a small off-current, it is possible to retain the stored contents for a long period of time by using the transistor 200 as a storage device. That is, since the refresh operation is not required or the frequency of the refresh operation is extremely low, the power consumption of the storage device can be sufficiently reduced.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300. Further, the wiring 1003 is electrically connected to one of the source and drain of the transistor 200, the wiring 1004 is electrically connected to the first gate of the transistor 200, and the wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the. The gate of the transistor 300 and the other of the source and drain of the transistor 200 are electrically connected to one of the electrodes of the capacitive element 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitive element 100. ..
  • the storage devices shown in FIG. 23 can form a memory cell array by arranging them in a matrix.
  • the transistor 300 is provided on the substrate 311 and functions as a conductor 316 that functions as a gate, an insulator 315 that functions as a gate insulator, a semiconductor region 313 that is a part of the substrate 311 and a low that functions as a source region or a drain region. It has a resistance region 314a and a low resistance region 314b.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the semiconductor region 313 (a part of the substrate 311) on which the channel is formed has a convex shape. Further, the side surface and the upper surface of the semiconductor region 313 are provided so as to be covered with the conductor 316 via the insulator 315.
  • the conductor 316 may be made of a material that adjusts the work function. Since such a transistor 300 utilizes a convex portion of a semiconductor substrate, it is also called a FIN type transistor. It should be noted that an insulator that is in contact with the upper portion of the convex portion and functions as a mask for forming the convex portion may be provided. Further, although the case where a part of the semiconductor substrate is processed to form a convex portion is shown here, the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • transistor 300 shown in FIG. 23 is an example, and the transistor 300 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • the capacitive element 100 is provided above the transistor 200.
  • the capacitive element 100 has a conductor 110 that functions as a first electrode, a conductor 120 that functions as a second electrode, and an insulator 130 that functions as a dielectric.
  • the insulator 130 it is preferable to use an insulator that can be used as the insulator 286 shown in the above embodiment.
  • the conductor 112 provided on the conductor 240 and the conductor 110 can be formed at the same time.
  • the conductor 112 has a function as a plug or wiring that electrically connects to the capacitance element 100, the transistor 200, or the transistor 300.
  • the conductor 112 and the conductor 110 are shown in a single-layer structure, but the structure is not limited to this, and a laminated structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to a conductor having a high conductivity may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • the insulator 130 includes, for example, silicon oxide, silicon nitride, silicon nitride, silicon nitride, aluminum oxide, aluminum nitride, aluminum nitride, aluminum nitride, hafnium oxide, hafnium oxide, hafnium nitride, hafnium nitride. Etc. may be used, and it can be provided in a laminated or single layer.
  • the capacitance element 100 can secure a sufficient capacitance by having an insulator having a high dielectric constant (high-k), and by having an insulator having a large dielectric strength, the dielectric strength is improved and the capacitance is improved.
  • the electrostatic breakdown of the element 100 can be suppressed.
  • high-k materials materials having a high specific dielectric constant
  • examples of high-k materials include gallium oxide, hafnium oxide, zirconium oxide, oxides having aluminum and hafnium, nitride nitrides having aluminum and hafnium, silicon, and the like. There are oxides with hafnium, nitrides with silicon and hafnium, or nitrides with silicon and hafnium.
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, carbon and nitrogen are used as materials with high dielectric strength (materials with low relative permittivity).
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, carbon and nitrogen are used as materials with high dielectric strength (materials with low relative permittivity).
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, carbon and nitrogen are used as materials with high dielectric strength (materials with low relative permittivity).
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, carbon and nitrogen are used as materials with high dielectric strength (materials with low relative permittivity).
  • a wiring layer provided with an interlayer film, wiring, a plug, etc. may be provided between the structures. Further, a plurality of wiring layers can be provided according to the design.
  • the conductor having a function as a plug or wiring may collectively give a plurality of structures the same reference numerals. Further, in the present specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are laminated in this order on the transistor 300 as an interlayer film. Further, the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a capacitance element 100, a conductor 328 electrically connected to the transistor 200, a conductor 330, and the like. The conductor 328 and the conductor 330 function as plugs or wirings.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape below the insulator.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354. The conductor 356 functions as a plug or wiring.
  • the insulator 210, the insulator 211, the insulator 212, the insulator 214, and the insulator 216 are embedded with the conductor 218, the conductor (conductor 205) constituting the transistor 200, and the like.
  • the conductor 218 has a function as a plug or wiring for electrically connecting to the capacitance element 100 or the transistor 300.
  • an insulator 150 is provided on the conductor 120 and the insulator 130.
  • the insulator 217 is provided in contact with the side surface of the conductor 218 that functions as a plug.
  • the insulator 217 is provided in contact with the inner wall of the insulator 210, the insulator 211, the insulator 212, the insulator 214, and the opening formed in the insulator 216. That is, the insulator 217 is provided between the conductor 218 and the insulator 210, the insulator 211, the insulator 212, the insulator 214, and the insulator 216. Since the conductor 205 can be formed in parallel with the conductor 218, the insulator 217 may be formed in contact with the side surface of the conductor 205.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride may be used. Since the insulator 217 is provided in contact with the insulator 211, the insulator 212, the insulator 214, and the insulator 222, impurities such as water or hydrogen from the insulator 210 or the insulator 216 or the like are oxidized through the conductor 218. It is possible to suppress mixing with the object 230. In particular, silicon nitride is suitable because it has a high blocking property against hydrogen. Further, it is possible to prevent oxygen contained in the insulator 210 or the insulator 216 from being absorbed by the conductor 218.
  • the insulator 217 can be formed in the same manner as the insulator 241a and the insulator 241b.
  • the PEALD method may be used to form a film of silicon nitride, and anisotropic etching may be used to form an opening reaching the conductor 356.
  • Examples of the insulator that can be used as the interlayer film include oxides, nitrides, oxide nitrides, nitride oxides, metal oxides, metal oxide nitrides, and metal nitride oxides having insulating properties.
  • the material may be selected according to the function of the insulator.
  • the insulator 150, the insulator 210, the insulator 352, the insulator 354, and the like have an insulator having a low relative permittivity.
  • the insulator may have silicon nitride, silicon nitride, silicon oxide to which fluorine has been added, silicon oxide to which carbon has been added, silicon oxide to which carbon and nitrogen have been added, silicon oxide or resin having pores, and the like.
  • the insulator may be silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or silicon oxide having pores.
  • silicon oxide and silicon oxide nitride are thermally stable, they can be combined with a resin to form a laminated structure that is thermally stable and has a low relative permittivity.
  • the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic, and the like.
  • a transistor using an oxide semiconductor can stabilize the electrical characteristics of the transistor by surrounding it with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen. Therefore, as the insulator 214, the insulator 211, the insulator 212, the insulator 350, and the like, an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen may be used.
  • Examples of the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. Insulators containing, lanthanum, neodymium, hafnium or tantalum may be used in single layers or in layers.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide or Metal oxides such as tantalum oxide, silicon nitride oxide, silicon nitride and the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, and indium.
  • a material containing one or more metal elements selected from ruthenium and the like can be used.
  • a semiconductor having high electric conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, and silicide such as nickel silicide may be used.
  • the conductor 328, the conductor 330, the conductor 356, the conductor 218, the conductor 112, and the like include a metal material, an alloy material, a metal nitride material, a metal oxide material, and the like formed of the above materials.
  • a metal material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor. In that case, it is preferable to provide an insulator having a barrier property between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.
  • an insulator 241 between the insulator 224 and the insulator 280 having excess oxygen and the conductor 240 By providing the insulator 241 in contact with the insulator 222, the insulator 282, the insulator 283, and the insulator 284, the insulator 224 and the transistor 200 are sealed by the insulator having a barrier property. It can be a structure.
  • the insulator 241 it is possible to suppress the excess oxygen contained in the insulator 224 and the insulator 280 from being absorbed by the conductor 240. Further, by having the insulator 241, it is possible to suppress the diffusion of hydrogen, which is an impurity, to the transistor 200 via the conductor 240.
  • an insulating material having a function of suppressing the diffusion of impurities such as water and hydrogen and oxygen it is preferable to use silicon nitride, silicon nitride oxide, aluminum oxide or hafnium oxide.
  • silicon nitride is preferable because it has a high blocking property against hydrogen.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and tantalum oxide can be used.
  • the transistor 200 is preferably sealed with an insulator 211, an insulator 212, an insulator 214, an insulator 287, an insulator 282, an insulator 283, and an insulator 284. .. With such a configuration, it is possible to reduce the mixing of hydrogen contained in the insulator 274, the insulator 150 and the like into the insulator 280 and the like.
  • the conductor 240 penetrates the insulator 284, the insulator 283, and the insulator 282, and the conductor 218 penetrates the insulator 214, the insulator 212, and the insulator 211.
  • the insulator 241 is provided in contact with the conductor 240
  • the insulator 217 is provided in contact with the conductor 218. This reduces hydrogen mixed inside the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284 via the conductor 240 and the conductor 218. can do.
  • the transistor 200 is more reliably sealed by the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, the insulator 284, the insulator 241 and the insulator 217.
  • impurities such as hydrogen contained in the insulator 274 and the like from the outside.
  • the insulator 216, the insulator 224, the insulator 280, the insulator 250, and the insulator 274 are formed by a film forming method using a gas in which hydrogen atoms are reduced or removed, as shown in the previous embodiment. It is preferably formed. Thereby, the hydrogen concentration of the insulator 216, the insulator 224, the insulator 280, the insulator 250, and the insulator 274 can be reduced.
  • the hydrogen concentration of the silicon-based insulating film in the vicinity of the transistor 200 can be reduced, and the hydrogen concentration of the oxide 230 can be reduced.
  • a dicing line (sometimes referred to as a scribing line, a dividing line, or a cutting line) provided when a plurality of semiconductor devices are taken out in a chip shape by dividing a large-area substrate into semiconductor elements will be described. ..
  • a dividing method for example, there is a case where a groove (dicing line) for dividing a semiconductor element is first formed on a substrate, then the dicing line is cut, and the semiconductor device is divided (divided) into a plurality of semiconductor devices.
  • the region where the insulator 283 and the insulator 211 are in contact overlap with the dicing line That is, in the vicinity of the region serving as the dicing line provided on the outer edge of the memory cell having the plurality of transistors 200, the insulator 282, the insulator 280, the insulator 254, the insulator 224, the insulator 222, the insulator 216, and the insulator 214. , And an opening is provided in the insulator 212.
  • the insulator 282 the insulator 280, the insulator 254, the insulator 224, the insulator 222, the insulator 216, the insulator 214, and the openings provided in the insulator 212, the insulator 211 and the insulator 283 Is in contact.
  • the insulator 282, the insulator 280, the insulator 254, the insulator 224, the insulator 222, the insulator 216, and the insulator 214 may be provided with openings so that the insulator 212 and the insulator 283 are in contact with each other.
  • the insulator 212 and the insulator 283 may be formed by using the same material and the same method. By providing the insulator 212 and the insulator 283 with the same material and the same method, the adhesion can be improved. For example, it is preferable to use silicon nitride.
  • the transistor 200 can be wrapped by the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284.
  • At least one of the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284 has a function of suppressing the diffusion of oxygen, hydrogen, and water. Therefore, by dividing the substrate for each circuit region in which the semiconductor element shown in the present embodiment is formed, even if the substrate is processed into a plurality of chips, impurities such as hydrogen or water are released from the side surface direction of the divided substrate. It can be prevented from being mixed and diffused to the transistor 200.
  • the structure can prevent the excess oxygen of the insulator 280 and the insulator 224 from diffusing to the outside. Therefore, the excess oxygen of the insulator 280 and the insulator 224 is efficiently supplied to the oxide in which the channel is formed in the transistor 200.
  • the oxygen can reduce the oxygen deficiency of the oxide in which the channel is formed in the transistor 200.
  • the oxide in which the channel is formed in the transistor 200 can be made into an oxide semiconductor having a low defect level density and stable characteristics. That is, it is possible to suppress fluctuations in the electrical characteristics of the transistor 200 and improve reliability.
  • the shape of the capacitance element 100 is a planar type, but the storage device shown in the present embodiment is not limited to this.
  • the shape of the capacitance element 100 may be a cylinder type.
  • the storage device shown in FIG. 24 has the same configuration as the semiconductor device shown in FIG. 23 in the configuration below the insulator 150.
  • the layer provided with the capacitive element 100 shown in FIG. 24 is arranged in the insulator 150 on the insulator 130, the insulator 142 on the insulator 150, and the openings formed in the insulator 150 and the insulator 142. It has a conductor 115, an insulator 145 on the insulator 115 and the insulator 142, a conductor 125 on the insulator 145, and an insulator 152 on the insulator 125 and the insulator 145.
  • at least a part of the conductor 115, the insulator 145, and the conductor 125 is arranged in the openings formed in the insulator 150 and the insulator 142.
  • the conductor 115 functions as a lower electrode of the capacitance element 100
  • the conductor 125 functions as an upper electrode of the capacitance element 100
  • the insulator 145 functions as a dielectric of the capacitance element 100.
  • the capacitance element 100 has a configuration in which the upper electrode and the lower electrode face each other with a dielectric sandwiched not only on the bottom surface but also on the side surface at the openings of the insulator 150 and the insulator 142, and the capacitance per unit area.
  • the capacity can be increased. Therefore, the deeper the depth of the opening, the larger the capacitance of the capacitive element 100 can be.
  • an insulator that can be used for the insulator 280 may be used.
  • the insulator 142 preferably functions as an etching stopper when forming an opening of the insulator 150, and an insulator that can be used for the insulator 214 may be used.
  • the shape of the openings formed in the insulator 150 and the insulator 142 when viewed from above may be a quadrangle, a polygonal shape other than the quadrangle, or a polygonal shape with curved corners. , It may be a circular shape including an ellipse.
  • it is preferable that the area where the opening and the transistor 200 overlap is large. With such a configuration, the occupied area of the semiconductor device having the capacitance element 100 and the transistor 200 can be reduced.
  • the conductor 115 is arranged in contact with the insulator 142 and the opening formed in the insulator 150. It is preferable that the upper surface of the conductor 115 substantially coincides with the upper surface of the insulator 142. Further, the lower surface of the conductor 115 is in contact with the conductor 110 through the opening of the insulator 130.
  • the conductor 115 is preferably formed by using an ALD method, a CVD method, or the like, and for example, a conductor that can be used for the conductor 205 may be used.
  • the insulator 145 is arranged so as to cover the conductor 115 and the insulator 142.
  • the insulator 145 includes, for example, silicon oxide, silicon nitride, silicon nitride, silicon nitride, zirconium oxide, aluminum oxide, aluminum oxide, aluminum nitride, aluminum nitride, hafnium oxide, hafnium oxide, hafnium oxide, and nitride.
  • Hafnium or the like may be used, and it can be provided in a laminated or single layer.
  • an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are laminated in this order can be used.
  • a material having a large dielectric strength such as silicon oxide or a material having a high dielectric constant (high-k) for the insulator 145.
  • a laminated structure of a material having a large dielectric strength and a high dielectric constant (high-k) material may be used.
  • high-k materials materials having a high specific dielectric constant
  • examples of high-k materials include gallium oxide, hafnium oxide, zirconium oxide, oxides having aluminum and hafnium, nitride nitrides having aluminum and hafnium, silicon, and the like.
  • oxides having hafnium, nitrides having silicon and hafnium, and nitrides having silicon and hafnium By using such a high-k material, it is possible to sufficiently secure the capacitance of the capacitance element 100 even if the insulator 145 is thickened. By increasing the thickness of the insulator 145, the leakage current generated between the conductor 115 and the conductor 125 can be suppressed.
  • silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon nitride added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and pores are used as materials having high dielectric strength.
  • silicon oxide, resin, etc. an insulating film laminated in the order of silicon nitride formed by the ALD method, silicon oxide formed by the PEALD method, and silicon nitride formed by the ALD method can be used.
  • an insulating film laminated in the order of silicon nitride formed by the ALD method, silicon oxide formed by the PEALD method, and silicon nitride formed by the ALD method can be used.
  • the conductor 125 is arranged so as to fill the openings formed in the insulator 142 and the insulator 150. Further, the conductor 125 is electrically connected to the wiring 1005 via the conductor 140 and the conductor 153.
  • the conductor 125 is preferably formed by using an ALD method, a CVD method, or the like, and for example, a conductor that can be used for the conductor 205 may be used.
  • the conductor 153 is provided on the insulator 154 and is covered with the insulator 156.
  • a conductor that can be used for the conductor 112 may be used, and as the insulator 156, an insulator that can be used for the insulator 152 may be used.
  • the conductor 153 is in contact with the upper surface of the conductor 140, and functions as a terminal of the capacitive element 100, the transistor 200, or the transistor 300.
  • FIG. 25A shows a top view of a semiconductor device according to an aspect of the present invention.
  • 25B to 25D are cross-sectional views of the semiconductor device.
  • FIG. 25B is a cross-sectional view corresponding to the portion shown by the alternate long and short dash line in FIG. 25A.
  • FIG. 25C is a cross-sectional view corresponding to the portion shown by the alternate long and short dash line in FIG. 25A.
  • FIG. 25D is a cross-sectional view corresponding to the portion shown by the alternate long and short dash line in FIG. 25A.
  • some elements are omitted for the purpose of clarifying the figure.
  • the semiconductor device shown in FIGS. 25A to 25D is a modification of the semiconductor device shown in FIGS. 4A to 4D.
  • the semiconductor device shown in FIGS. 25A to 25D is different from the semiconductor device shown in FIGS. 4A to 4D in that it does not have the insulator 211 and the insulator 287.
  • At least a part of the structure constituting the transistor 200 shown in FIGS. 25A to 25D and a part of the structure provided around the transistor 200 are formed by a sputtering method.
  • a sputtering method For example, an insulator 212, an insulator 214, an insulator 216, an oxide film to be an oxide 230a, an oxide film to be an oxide 230b, an oxide film to be an oxide 243a and an oxide 243b, an insulator 254, and an insulator 280.
  • the insulating film, the oxide film of the oxide 230c, the oxide film of the oxide 230d, the insulator 282, the insulator 283, and the like may be formed by a sputtering method.
  • a film formed by using a sputtering method is preferable because the hydrogen concentration in the film is low. Therefore, the transistor 200 having a low hydrogen concentration can be manufactured.
  • the insulator 212, the insulator 214, and the insulator 216 are continuously formed without being exposed to the atmospheric environment.
  • the film By forming the film without opening it to the atmosphere, it is possible to prevent impurities or moisture from the atmospheric environment from adhering to the insulator 212, the insulator 214, and the insulator 216, and the insulator 212 and the insulator It is preferable because the interface with 214 and the vicinity of the interface and the interface between the insulator 214 and the insulator 216 and the vicinity of the interface can be kept clean.
  • the oxide film to be the oxide 230a, the oxide film to be the oxide 230b, and the oxide film to be the oxide 243a and the oxide 243b are continuously formed without being exposed to the atmospheric environment. ..
  • impurities or moisture from the atmospheric environment are placed on the oxide film that becomes oxide 230a, on the oxide film that becomes oxide 230b, and on the oxide film that becomes oxide 243a and oxide 243b.
  • the oxide film that becomes oxide 230a and the oxide film that becomes oxide 230b and the vicinity of the interface, the oxide film that becomes oxide 230b, and the oxide 243a and oxide 243b It is preferable because the interface with the oxide film and the vicinity of the interface can be kept clean.
  • the insulating film to be the insulator 254 and the insulator 280 is continuously formed without being exposed to the atmospheric environment.
  • the film without opening it to the atmosphere, it is possible to prevent impurities or moisture from the atmospheric environment from adhering on the insulator 254 and the insulating film that becomes the insulator 280, and the insulator 254 and the insulator It is preferable because the interface with the insulating film of 280 and the vicinity of the interface can be kept clean.
  • a multi-chamber type film formation device may be used for continuous film formation.
  • Continuous film formation is preferable because the manufacturing process time of the semiconductor device can be shortened. A description of an apparatus capable of continuously forming a film will be described later.
  • the insulator 212 and the insulator 283 it is preferable to use silicon nitride or the like as the insulator 212 and the insulator 283, and aluminum oxide or the like as the insulator 214 and the insulator 282.
  • impurities such as water and hydrogen from diffusing from the substrate side to the transistor 200 side via the insulator 212 and the insulator 214.
  • oxygen contained in the insulator 224 or the like can be suppressed from diffusing to the substrate side via the insulator 212 and the insulator 214.
  • impurities such as water and hydrogen from being mixed into the transistor 200 from the outside of the transistor 200 via the insulator 282 and the insulator 283.
  • the transistor 200 has a structure surrounded by an insulator 212, an insulator 214, an insulator 282, and an insulator 283 having a function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen.
  • the hydrogen concentration in the transistor 200 can be lowered.
  • the transistor 200 has a region where the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 .
  • the region is included in the insulator 224, the oxide 230a, the oxide 230c, and the like. That is, at least one of the insulator 224, the oxide 230a, the oxide 230b, and the oxide 230c has a hydrogen concentration of less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm obtained by SIMS. It has an area that is less than cm 3 .
  • the region is not limited to the transistor 200, and may be included in the structure provided around the transistor 200. As a structure provided around the transistor 200, for example, there is an insulator 280.
  • the layers 244a and 244b shown in FIGS. 4A to 4D are not shown.
  • the layer 244a and the layer 244b may not be observed in the cross-section TEM or the like.
  • layers 244a and 244b may be detectable using EDX.
  • the concentration of the main component (excluding oxygen) of the layer 244a or layer 244b obtained by elemental analysis using EDX on the side surface of the oxide 230b in the region overlapping the conductor 242a or the conductor 242b is the lower limit of detection.
  • a region having a value of 1.0 atomic% or less is detected.
  • an insulator in a region where the concentration of the main component (excluding oxygen) of the layer 244a or layer 244b on the side surface of the oxide 230b in the region overlapping the conductor 242a or the conductor 242b does not overlap with the oxide 230b. It is higher than the concentration of the main component (excluding oxygen) of the layer 244a or the layer 244b on the upper surface of the 224.
  • FIG. 26 shows an example of a semiconductor device (storage device) according to one aspect of the present invention.
  • FIG. 26 is a cross-sectional view of a semiconductor device having a memory device 290.
  • the memory device 290 shown in FIG. 26 has a capacitive device 292 in addition to the transistor 200 shown in FIGS. 25A to 25D.
  • FIG. 26 corresponds to a cross-sectional view of the transistor 200 in the channel length direction.
  • the same reference numerals are added to the structures having the same functions as the structures constituting the semiconductor devices shown in the previous embodiment.
  • the materials described in detail in the previous embodiment can be used as the constituent materials of the semiconductor device.
  • the capacitance device 292 includes a conductor 242b, an insulator 293 provided on the conductor 242b, and a conductor 294 provided on the insulator 293. That is, the capacitance device 292 constitutes a MIM (Metal-Insulator-Metal) capacitance.
  • One of the pair of electrodes of the capacitive device 292, that is, the conductor 242b, can also serve as a source electrode or a drain electrode of the transistor. Therefore, in the manufacturing process of the capacitive device 292, a part of the manufacturing process of the transistor can also be used, so that the semiconductor device can be highly productive. Further, it is possible to reduce the area in which the transistor and the capacitive device are arranged.
  • a material that can be used for the conductor 240a and the conductor 240b may be used.
  • insulator 293 for example, a laminated structure of zirconium oxide, aluminum oxide, and zirconium oxide may be used. Further, for example, a material that can be used for the insulator 130 may be used, and it may be provided in a laminated or single layer.
  • a wiring layer may be provided on the memory device 290.
  • an insulator 284 and an insulator 160 are sequentially laminated as an interlayer film on the transistor 200 and the capacitive device 292.
  • a conductor 166 that is electrically connected to the transistor 200 is embedded in the insulator 283, the insulator 284, and the insulator 160. The conductor 166 functions as a plug or wiring.
  • a wiring layer may be provided on the insulator 160 and the conductor 166.
  • the insulator 162 and the insulator 164 are laminated in this order.
  • a conductor 168 is formed on the insulator 162 and the insulator 164.
  • the conductor 168 functions as a plug or wiring.
  • the insulator 160 and the insulator 164 have an insulator having a low relative permittivity.
  • an insulator that can be used for the insulator 352 or the like may be used as the insulator 160 and the insulator 164.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen may be used.
  • an insulator that can be used for the insulator 350 or the like may be used.
  • the memory devices 290 may be stacked.
  • FIG. 27 shows a cross-sectional view of a configuration in which five layers of memory devices 290 are stacked. As shown in FIG. 27, the memory device 290 is electrically connected to a different memory device 290 via the conductor 240 and the conductor 166.
  • a plurality of memory devices may be comprehensively sealed by the insulator 283 and the insulator 212.
  • the hydrogen concentration of the transistor 200 can be lowered by forming a film on a part of the structure constituting the transistor 200 and a part of the structure provided around the transistor 200 by using a sputtering method. Therefore, even when a different transistor 200 is manufactured above the transistor 200, the hydrogen concentration of the transistor 200 located below can be kept low. Therefore, in the case where the memory devices 290 are stacked, the hydrogen concentration in the transistor 200 can be lowered by comprehensively sealing the plurality of memory devices without individually sealing the memory devices 290. Can be done.
  • the sealing of the plurality of memory devices by the insulator 283 and the insulator 212 may be performed comprehensively for all of the plurality of memory devices, or may be performed comprehensively for each part.
  • the plurality of memory devices may be arranged in the channel length direction, may be arranged in the channel width direction, or may be arranged in a matrix. Further, depending on the design, they may be arranged without regularity.
  • the insulator 214 and the insulator 282 when the same material is used for the insulator 214 and the insulator 282, either the insulator 214 or the insulator 282 may not be provided. As a result, the number of steps can be reduced.
  • the memory devices can be integrated and arranged without increasing the occupied area of the memory devices. That is, a 3D memory device can be configured.
  • FIG. 27 illustrates a configuration in which each layer has one memory device, but the present invention is not limited to this.
  • a plurality of memory devices may be included in each layer, and the plurality of memory devices may be arranged in the channel length direction or in the channel width direction. They may be arranged side by side or arranged in a matrix. Further, depending on the design, they may be arranged without regularity.
  • FIGS. 28A, 28B, and 29 a semiconductor having a transistor 200 and a capacitance device 292 according to one aspect of the present invention, which is different from that shown in the above ⁇ configuration example of a memory device>.
  • An example of the device will be described.
  • the same reference numerals are given to the structures having the same functions as the structures constituting the semiconductor devices shown in the previous embodiment and FIG. 26.
  • the constituent materials of the transistor 200 and the capacitive device 292 the materials described in detail in the above-described embodiment and the above ⁇ memory device configuration example> can be used.
  • the memory device 600 includes a transistor 200a, a transistor 200b, a capacitive device 292a, and a capacitive device 292b.
  • FIG. 28A is a top view of the semiconductor device having the memory device 600. Further, FIG. 28B is a cross-sectional view of a portion shown by a chain line of A1-A2 in FIG. 28A, and is also a cross-sectional view of the transistor 200a and the transistor 200b in the channel length direction. In the top view of FIG. 28A, some elements are omitted for the purpose of clarifying the figure.
  • the memory device 600 has a line-symmetrical configuration with the alternate long and short dash line of A3-A4 as the axis of symmetry.
  • One of the source electrode or the drain electrode of the transistor 200a and one of the source electrode or the drain electrode of the transistor 200b are configured by the conductor 242c.
  • the conductor 240c also serves as a conductor that is electrically connected to the transistor 200a and functions as a plug, and a conductor that is electrically connected to the transistor 200b and functions as a plug.
  • the configuration examples of the semiconductor devices shown in FIGS. 25A to 25D and 26 can be referred to.
  • FIG. 29 shows an example in which the memory unit 470 has a transistor layer 413 having a transistor 200T and four memory device layers (memory device layer 415_1 to memory device layer 415_4).
  • the memory device layer 415_1 to the memory device layer 415_1 each have a plurality of memory devices 420.
  • the memory device 420 for example, the memory device 290 shown in FIG. 26 or the memory device 600 shown in FIGS. 28A and 28B can be used.
  • the memory device 420 is electrically connected to the memory device 420 of different memory device layers and the transistor 200T of the transistor layer 413 via the conductor 424 and the conductor 166.
  • the memory unit 470 is sealed by the insulator 212, the insulator 214, the insulator 282, and the insulator 283 (for convenience, hereinafter referred to as a sealing structure).
  • An insulator 274 is provided around the insulator 283. Further, the insulator 274, the insulator 283, and the insulator 212 are provided with a conductor 440, which is electrically connected to the element layer 411.
  • the insulator 212 and the insulator 283 are preferably materials having a function of having a high blocking property against hydrogen. Further, the insulator 214 and the insulator 282 are preferably materials having a function of capturing hydrogen or fixing hydrogen.
  • examples of the material having a function of having a high blocking property against hydrogen include silicon nitride, silicon nitride and the like.
  • examples of the material having a function of capturing hydrogen or fixing hydrogen include aluminum oxide, hafnium oxide, and oxides containing aluminum and hafnium (hafnium aluminate).
  • the crystal structure of the materials used for the insulator 212, the insulator 214, the insulator 282, and the insulator 283 is not particularly limited, but may be an amorphous or crystalline structure.
  • Amorphous aluminum oxide may capture and adhere more hydrogen than highly crystalline aluminum oxide.
  • an insulator 280 is provided inside the sealing structure.
  • the insulator 280 has a function of releasing oxygen by heating.
  • the insulator 280 has an excess oxygen region.
  • the excess oxygen in the insulator 280 can be considered as the following model for the diffusion of hydrogen in the oxide semiconductor in contact with the insulator 280.
  • Hydrogen present in the oxide semiconductor diffuses into other structures via the insulator 280 in contact with the oxide semiconductor.
  • excess oxygen in the insulator 280 reacts with hydrogen in the oxide semiconductor to form an OH bond, and diffuses in the insulator 280.
  • a hydrogen atom having an OH bond reaches a material having a function of capturing hydrogen or fixing hydrogen (typically, an insulator 282)
  • the hydrogen atom becomes an atom in the insulator 282 (for example, an insulator 282). It reacts with oxygen atoms bonded to metal atoms, etc.) and is captured or fixed in the insulator 282.
  • the oxygen atom having an OH bond remains in the insulator 280 as excess oxygen. That is, it is highly probable that the excess oxygen in the insulator 280 plays a bridging role in the diffusion of the hydrogen.
  • an insulator 280 having excess oxygen is formed on an oxide semiconductor, and then an insulator 282 is formed. After that, it is preferable to perform heat treatment. Specifically, the heat treatment is carried out in an atmosphere containing oxygen, an atmosphere containing nitrogen, or a mixed atmosphere of oxygen and nitrogen at a temperature of 350 ° C. or higher, preferably 400 ° C. or higher.
  • the heat treatment time is 1 hour or longer, preferably 4 hours or longer, and more preferably 8 hours or longer.
  • hydrogen in the oxide semiconductor can be diffused to the outside through the insulator 280 and the insulator 282. That is, the absolute amount of the oxide semiconductor and hydrogen existing in the vicinity of the oxide semiconductor can be reduced.
  • an insulator 283 is formed. Since the insulator 283 is a material having a function of having a high blocking property against hydrogen, hydrogen diffused to the outside or hydrogen existing on the outside is transferred to the inside, specifically, an oxide semiconductor or the insulator 280. It can be suppressed from entering the side.
  • the heat treatment may be performed after the transistor layer 413 is formed or after the memory device layer 415_1 to the memory device layer 415_3 are formed. Further, when hydrogen is diffused outward by the above heat treatment, hydrogen is diffused above or in the lateral direction of the transistor layer 413. Similarly, when the heat treatment is performed after the memory device layer 415_1 to the memory device layer 415_3 are formed, hydrogen is diffused upward or laterally.
  • the above-mentioned sealing structure is formed by adhering the insulator 212 and the insulator 283.
  • the oxide 230b or the oxide 230c contained in the transistor 200T or the memory device 420 has a hydrogen concentration obtained by SIMS of less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm. It has regions that are less than three .
  • the semiconductor device When producing the semiconductor device according to one aspect of the present invention, it is preferable to use a so-called multi-chamber device having a plurality of processing chambers capable of continuously forming different film types.
  • a film forming process by sputtering, CVD, ALD or the like can be performed.
  • the sputtering chamber when one processing chamber is a processing chamber for performing sputtering (also referred to as a sputtering chamber), the sputtering chamber includes a gas supply device, a gas purification device connected to the gas supply device, a vacuum pump, and a target. Etc. can be connected.
  • substrate cleaning treatment plasma treatment, reverse sputtering treatment, etching treatment, ashing treatment, heat treatment and the like may be performed.
  • the insulating film, the conductive film, and the semiconductor film can be formed without opening to the atmosphere.
  • a typical example of the semiconductor film used in one aspect of the present invention is an oxide semiconductor film.
  • an oxide semiconductor film having a low impurity concentration and a low defect level density can produce a transistor having excellent electrical characteristics.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • the oxide semiconductor film having high purity intrinsicity or substantially high purity intrinsicity has few carrier sources, the carrier concentration can be lowered. Therefore, the transistor in which the channel formation region is formed in the oxide semiconductor film is unlikely to have an electrical characteristic (also referred to as normal on) in which the threshold voltage is negative. Further, since the oxide semiconductor film having high purity intrinsicity or substantially high purity intrinsicity has a low defect level density, the trap level density may also be low.
  • the off current is extremely small, even with an element with a channel width channel length of 10 ⁇ m at 1 ⁇ 10 6 [mu] m, a source electrode and a drain
  • the voltage between the electrodes drain voltage
  • the off-current is below the measurement limit of the semiconductor parameter analyzer, that is, 1 ⁇ 10 -13 A or less.
  • Typical examples of impurities in the oxide semiconductor film include water and hydrogen. Further, in the present specification and the like, reducing or removing water and hydrogen from the oxide semiconductor film may be referred to as dehydrogenation or dehydrogenation. Further, the addition of oxygen to the oxide semiconductor film may be referred to as oxygenation, and the state of being oxygenated and having excess oxygen than the stoichiometric composition may be referred to as an excess oxygen state.
  • the oxide semiconductor, the insulator or conductor located in the lower layer of the oxide semiconductor, and the insulator or conductor located in the upper layer of the oxide semiconductor are separated into different film types without opening to the atmosphere.
  • By continuously forming a film it is possible to form an oxide semiconductor film having a substantially high purity and intrinsicity in which the concentration of impurities (particularly hydrogen and water) is reduced.
  • the apparatus shown in FIG. 30 By using the apparatus shown in FIG. 30, a semiconductor film, an insulator or a conductor located in the lower layer of the semiconductor film, and an insulating film or a conductive film located in the upper layer of the semiconductor film can be continuously formed. Therefore, impurities (particularly hydrogen and water) that can enter the semiconductor film can be suppressed. Further, the apparatus shown in FIG. 30 is not limited to continuous film formation of a laminated structure having a semiconductor film, continuous film formation of insulating films of different materials, continuous film formation of conductive films of different materials, and an insulating film and a conductive film It is possible to continuously form a laminated structure.
  • FIG. 30 schematically shows a top view of the single-wafer type multi-chamber device 4000.
  • the device 4000 carries in the substrate from the atmospheric side substrate supply chamber 4010 and the atmospheric side substrate supply chamber 4010 to the atmospheric side substrate transfer chamber 4012, and reduces the pressure in the room from atmospheric pressure or reduces the pressure in the room.
  • each of the plurality of processing rooms can perform different processing in parallel. Therefore, a laminated structure of different film types can be easily produced. It should be noted that parallel processing can be performed up to the number of processing rooms.
  • the device 4000 shown in FIG. 30 is a device having seven processing chambers. Therefore, using one device (also referred to as in-situ in the present specification), seven film forming processes can be continuously performed without releasing to the atmosphere.
  • the number of laminated structures that can be produced without opening to the atmosphere is not necessarily the same as the number of processing chambers.
  • the layers can be provided in one processing chamber, so that a laminated structure having a larger number of laminated structures than the number of installed processing chambers should be produced. Can be done.
  • the atmosphere side substrate supply chamber 4010 includes a cassette port 4014 for accommodating the substrate and an alignment port 4016 for aligning the substrate.
  • the cassette ports 4014 may have a plurality of (for example, three in FIG. 30).
  • the atmospheric board transport chamber 4012 is connected to the load lock chamber 4020a and the unload lock chamber 4020b.
  • the transfer chamber 4029 is connected to the load lock chamber 4020a, the unload lock chamber 4020b, the transfer chamber 4030a, the transfer chamber 4030b, the processing chamber 4024a, and the processing chamber 4024b.
  • the transfer chamber 4030a and the transfer chamber 4030b are connected to the transfer chamber 4029 and the transfer chamber 4039.
  • the transfer chamber 4039 is connected to the transfer chamber 4030a, the transfer chamber 4030b, the processing chamber 4034a, the processing chamber 4034b, the processing chamber 4034c, the processing chamber 4034d, and the processing chamber 4034e.
  • a gate valve 4028 or a gate valve 4038 is provided at the connection portion of each chamber, and each chamber is independently held in a vacuum state except for the atmospheric side substrate supply chamber 4010 and the atmospheric side substrate transport chamber 4012. can do.
  • the atmospheric board transfer chamber 4012 has a transfer robot 4018.
  • the transport chamber 4029 has a transport robot 4026, and the transport chamber 4039 has a transport robot 4036.
  • the transfer robot 4018, the transfer robot 4026, and the transfer robot 4036 have a plurality of movable parts and an arm for holding the substrate, and can convey the substrate to each chamber.
  • the number of transport chambers, processing chambers, load lock chambers, unload lock chambers and transfer chambers is not limited to the above, and an optimum number can be appropriately provided according to the installation space and process conditions.
  • the transport chamber 4030a and the transport chamber 4030b are arranged in parallel between the transport chamber 4029 and the transport chamber 4039. ..
  • the step of the transfer robot 4026 carrying the substrate into the transfer chamber 4030a and the step of the transfer robot 4036 carrying the substrate into the transfer chamber 4030b can be performed at the same time. It can be carried out. Further, the step of the transfer robot 4026 carrying out the substrate from the transfer chamber 4030b and the step of the transfer robot 4036 carrying out the substrate from the transfer chamber 4030a can be performed at the same time. That is, the production efficiency is improved by driving a plurality of transfer robots at the same time.
  • FIG. 30 an example in which one transport chamber has one transport robot and is connected to a plurality of processing chambers is shown, but the structure is not limited to this structure.
  • a plurality of transfer robots may be provided for one transfer room.
  • the transfer chamber 4029 and the transfer chamber 4039 are connected to the vacuum pump and the cryopump via a valve. Therefore, the transfer chamber 4029 and the transfer chamber 4039 use a vacuum pump to evacuate from atmospheric pressure to a low vacuum or a medium vacuum (around several hundred Pa to 0.1 Pa), then switch the valve and use a cryopump. It can be evacuated from medium vacuum to high vacuum or ultra-high vacuum (about 0.1 Pa to 1 ⁇ 10 -7 Pa).
  • cryopumps may be connected in parallel to one transport chamber.
  • Regeneration is a process of releasing molecules (or atoms) stored in a cryopump.
  • Cryopumps should be regenerated on a regular basis because the exhaust capacity will decrease if molecules (or atoms) are stored too much.
  • the processing chamber 4024a, the processing chamber 4024b, the processing chamber 4034a, the processing chamber 4034b, the processing chamber 4034c, the processing chamber 4034d, and the processing chamber 4034e can each perform different processing in parallel. That is, in each processing chamber, the installed substrate can be subjected to film formation treatment, heat treatment, or plasma treatment by sputtering, CVD, MBE, PLD, ALD, or the like. Further, in the treatment room, the film formation treatment may be performed after the heat treatment or the plasma treatment.
  • the substrate can be transported between treatments without being exposed to the atmosphere, so that it is possible to suppress the adsorption of impurities on the substrate. Further, since the film formation treatment, the heat treatment, or the plasma treatment of different film types can be performed for each treatment chamber, the order of the film formation and the heat treatment can be freely constructed.
  • each processing chamber may be connected to a vacuum pump via a valve.
  • a vacuum pump for example, a dry pump, a mechanical booster pump, or the like can be used.
  • each processing chamber may be connected to a power source capable of generating plasma.
  • a power source capable of generating plasma.
  • a DC power source an AC power source, and a high frequency (RF, microwave, etc.) power source may be provided.
  • a pulse generator may be connected to the DC power supply.
  • processing chamber may be connected to the gas purification device via the gas supply device.
  • the number of gas supply devices and gas purification devices may be as many as the number of gas types.
  • the processing chamber is bonded to a target, a backing plate connected to the target, and a cathode arranged to face the target via the backing plate.
  • a board and a substrate stage may be provided.
  • the substrate stage may include a substrate holding mechanism for holding the substrate, a back surface heater for heating the substrate from the back surface, and the like.
  • the substrate stage is held in a substantially vertical state with respect to the floor surface at the time of film formation, and is held in a substantially horizontal state with respect to the floor surface at the time of substrate delivery.
  • the substrate stage substantially perpendicular to the floor surface, the probability that dust or particles that may be mixed during film formation adheres to the substrate can be suppressed rather than being kept in a horizontal state.
  • the angle of the substrate stage with respect to the floor surface is preferably 80 ° or more and less than 90 °. ..
  • the configuration of the board stage is not limited to the above configuration.
  • the substrate stage may be configured to be substantially horizontal to the floor surface.
  • the target may be arranged below the substrate stage, and the substrate may be arranged between the target and the substrate stage.
  • the substrate stage may be provided with a jig for fixing the substrate so that the substrate does not fall, or a mechanism for fixing the substrate.
  • the protective plate in the processing chamber, it is possible to suppress the accumulation of particles sputtered from the target in an unnecessary region. Further, it is desirable that the adhesive plate is processed so that the accumulated sputtering particles do not peel off. For example, a blast treatment that increases the surface roughness, or unevenness may be provided on the surface of the protective plate.
  • the backing plate has a function of holding the target, and the cathode has a function of applying a voltage (for example, a negative voltage) to the target.
  • a voltage for example, a negative voltage
  • a conductor, an insulator, or a semiconductor can be used as the target.
  • the target is an oxide semiconductor such as a metal oxide
  • an oxide semiconductor film can be formed in the processing chamber.
  • a nitride semiconductor film can be formed by using nitrogen gas as the film forming gas.
  • each processing chamber may be connected to a gas supply device via a gas heating mechanism.
  • the gas heating mechanism is connected to the gas purification device via a gas supply device.
  • a gas having a dew point of ⁇ 80 ° C. or lower, preferably ⁇ 100 ° C. or lower, more preferably ⁇ 120 ° C. or lower can be used, and for example, oxygen gas, nitrogen gas, and rare gas. (Argon gas, etc.) can be used.
  • the gas heating mechanism can heat the gas introduced into the treatment chamber to 40 ° C. or higher and 400 ° C. or lower.
  • the number of gas heating mechanisms, gas supply devices, and gas purification devices may be as many as the number of gas types.
  • each processing chamber may be connected to a turbo molecular pump and a vacuum pump via a valve. Further, a cryotrap may be provided in each processing chamber.
  • the cryotrap is a mechanism that can adsorb molecules (or atoms) with a relatively high melting point such as water. Turbo molecular pumps are excellent in productivity because they stably exhaust large-sized molecules (or atoms) and maintenance frequency is low, but they also have low hydrogen and water exhaust capacity. Therefore, a cryotrap can be used to increase the exhaust capacity for water and the like.
  • the temperature of the cryotrap refrigerator is 100 K or less, preferably 80 K or less. Further, when the cryotrap has a plurality of refrigerators, it is preferable to change the temperature for each refrigerator because efficient exhaust can be performed. For example, the temperature of the first-stage refrigerator may be 100 K or less, and the temperature of the second-stage refrigerator may be 20 K or less.
  • the exhaust method of the processing chamber is not limited to this, and may have the same configuration as the exhaust method (exhaust method of the cryopump and the vacuum pump) shown in the connected transport chamber.
  • the exhaust method of the transport chamber may be the same as that of the processing chamber (exhaust method of the turbo molecular pump and the vacuum pump).
  • a vacuum pump and a cryotrap may be combined.
  • the exhaust method provided in the processing chamber for forming the oxide semiconductor film preferably has at least a function of adsorbing water molecules.
  • the partial pressure of hydrogen molecules is 1 ⁇ 10 ⁇ 2 Pa or less and the partial pressure of water molecules is 1 ⁇ 10 -4 Pa or less.
  • the pressure in the standby state of the processing chamber for forming the oxide semiconductor film is 8.0 ⁇ 10 -5 Pa or less, preferably 5.0 ⁇ 10 -5 Pa or less, more preferably 1.0 ⁇ 10 -5. It is less than or equal to Pa.
  • the values of the partial pressure of hydrogen molecules and the partial pressure of water molecules are both values when the sputtering chamber is in the standby state and when the film formation state (plasma is in the discharge state).
  • the total pressure and partial pressure of the processing chamber can be measured using a mass spectrometer.
  • a mass spectrometer for example, a quadrupole mass spectrometer (also referred to as Q-mass) Qulee CGM-051 manufactured by ULVAC, Inc. may be used.
  • the concentration of impurities in the oxide semiconductor film formed can be reduced. ..
  • a part of the structure of the transistor 200 shown in the previous embodiment can be produced by a laminated structure in which a film is continuously formed in-situ. Can be done.
  • the insulator 212, the insulator 214, and the insulator 216 are continuously formed by using the apparatus 4000. Further, the oxide film 230A, the oxide film 230B, and the oxide film 243A are continuously formed by using the apparatus 4000. Further, the insulating film 254 and the insulating film to be the insulator 280 are continuously formed by using the apparatus 4000.
  • the insulator 212, the insulator 214, and the insulator 216 can be continuously formed without being released to the atmosphere. Further, the oxide film 230A, the oxide film 230B, and the oxide film 243A can be continuously formed without being released to the atmosphere. Further, the insulating film 254 and the insulating film to be the insulator 280 can be continuously formed without being released to the atmosphere.
  • the processing chamber when heat treatment is performed in the processing chamber, the processing chamber may be provided with a plurality of heating stages capable of storing the substrate.
  • the heating stage may have a multi-stage configuration. By increasing the number of heating stages, a plurality of substrates can be heat-treated at the same time, so that productivity can be improved.
  • the heating mechanism that can be used in the processing chamber may be, for example, a heating mechanism that heats using a resistance heating element or the like. Alternatively, it may be a heating mechanism that heats by heat conduction or heat radiation from a medium such as a heated gas.
  • RTA Rapid Thermal Anneal
  • GRTA Rapid Thermal Anneal
  • LRTA Heats an object to be treated by radiation of light (electromagnetic waves) emitted from lamps such as halogen lamps, metal halide lamps, xenon arc lamps, carbon arc lamps, high-pressure sodium lamps, and high-pressure mercury lamps.
  • GRTA heat-treats using a high-temperature gas.
  • an inert gas is used as the gas.
  • the load lock chamber 4020a may be provided with a substrate delivery stage, a backside heater that heats the substrate from the back surface, and the like.
  • the load lock chamber 4020a raises the pressure from the decompressed state to the atmospheric pressure, and when the pressure in the load lock chamber 4020a reaches the atmospheric pressure, the substrate transfer stage is released from the transfer robot 4018 provided in the atmospheric side substrate transfer chamber 4012. Receive the board. After that, the load lock chamber 4020a is evacuated to reduce the pressure, and then the transfer robot 4026 provided in the transfer chamber 4029 receives the substrate from the substrate transfer stage.
  • the load lock chamber 4020a is connected to the vacuum pump and the cryopump via a valve.
  • the unload lock chamber 4020b may have the same configuration as the load lock chamber 4020a.
  • the transfer robot 4018 can transfer the substrate between the cassette port 4014 and the load lock chamber 4020a.
  • a mechanism for suppressing the mixing of dust or particles such as a HEPA filter (High Effectivey Particulate Air Filter) may be provided above the atmospheric side substrate transport chamber 4012 and the atmospheric side substrate supply chamber 4010.
  • the cassette port 4014 can store a plurality of boards.
  • a laminated structure having a semiconductor film can be produced by continuous film formation. Therefore, it is possible to produce a semiconductor film having a low defect level density while suppressing impurities such as hydrogen and water incorporated into the semiconductor film.
  • an OS transistor a transistor using an oxide as a semiconductor
  • a storage device to which a capacitive element is applied hereinafter, may be referred to as an OS memory device
  • the OS memory device is a storage device having at least a capacitance element and an OS transistor that controls charging / discharging of the capacitance element. Since the off-current of the OS transistor is extremely small, the OS memory device has excellent holding characteristics and can function as a non-volatile memory.
  • FIG. 31A shows an example of the configuration of the OS memory device.
  • the storage device 1400 has a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 includes, for example, a column decoder, a precharge circuit, a sense amplifier, a writing circuit, and the like.
  • the precharge circuit has a function of precharging the wiring.
  • the sense amplifier has a function of amplifying a data signal read from a memory cell.
  • the wiring is the wiring connected to the memory cell of the memory cell array 1470, and will be described in detail later.
  • the amplified data signal is output to the outside of the storage device 1400 as a data signal RDATA via the output circuit 1440.
  • the row circuit 1420 has, for example, a row decoder, a word line driver circuit, and the like, and can select the row to be accessed.
  • a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 are supplied to the storage device 1400 from the outside as power supply voltages. Further, a control signal (CE, WE, RE), an address signal ADDR, and a data signal WDATA are input to the storage device 1400 from the outside.
  • the address signal ADDR is input to the row decoder and column decoder, and the data signal WDATA is input to the write circuit.
  • the control logic circuit 1460 processes control signals (CE, WE, RE) input from the outside to generate control signals for row decoders and column decoders.
  • the control signal CE is a chip enable signal
  • the control signal WE is a write enable signal
  • the control signal RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and other control signals may be input as needed.
  • the memory cell array 1470 has a plurality of memory cell MCs arranged in a matrix and a plurality of wirings.
  • the number of wires connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cell MC, the number of memory cell MCs in a row, and the like. Further, the number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cell MC, the number of memory cell MCs in one row, and the like.
  • FIG. 31A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane
  • the present embodiment is not limited to this.
  • the memory cell array 1470 may be provided so as to overlap a part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap under the memory cell array 1470.
  • 32A to 32H show an example of a memory cell configuration applicable to the above-mentioned memory cell MC.
  • [DOSRAM] 32A to 32C show examples of circuit configurations of DRAM memory cells.
  • a DRAM using a memory cell of a 1OS transistor and 1 capacitance element type may be referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • the memory cell 1471 shown in FIG. 32A includes a transistor M1 and a capacitive element CA.
  • the transistor M1 has a gate (sometimes called a top gate) and a back gate.
  • the first terminal of the transistor M1 is connected to the first terminal of the capacitive element CA, the second terminal of the transistor M1 is connected to the wiring BIL, the gate of the transistor M1 is connected to the wiring WOL, and the back gate of the transistor M1. Is connected to the wiring BGL.
  • the second terminal of the capacitive element CA is connected to the wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as wiring for applying a predetermined potential to the second terminal of the capacitive element CA. It is preferable to apply a low level potential to the wiring CAL when writing and reading data.
  • the wiring BGL functions as wiring for applying a potential to the back gate of the transistor M1.
  • the threshold voltage of the transistor M1 can be increased or decreased by applying an arbitrary potential to the wiring BGL.
  • the memory cell 1471 shown in FIG. 32A corresponds to the storage device shown in FIG. 26. That is, the transistor M1 corresponds to the transistor 200, and the capacitive element CA corresponds to the capacitive device 292.
  • the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed.
  • the memory cell MC may have a configuration in which the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL, as in the memory cell 1472 shown in FIG. 32B.
  • the memory cell MC may be a memory cell composed of a transistor having a single gate structure, that is, a transistor M1 having no back gate, as in the memory cell 1473 shown in FIG. 32C.
  • a transistor 200 can be used as the transistor M1 and a capacitance element 100 can be used as the capacitance element CA.
  • an OS transistor as the transistor M1
  • the leakage current of the transistor M1 can be made very small. That is, since the written data can be held by the transistor M1 for a long time, the frequency of refreshing the memory cells can be reduced. Alternatively, the memory cell refresh operation can be eliminated. Further, since the leak current is very small, multi-valued data or analog data can be held in the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • the sense amplifier is provided so as to overlap under the memory cell array 1470 as described above, the bit line can be shortened. As a result, the bit line capacity is reduced, and the holding capacity of the memory cell can be reduced.
  • [NOSRAM] 32D to 32G show a circuit configuration example of a gain cell type memory cell having two transistors and one capacitance element.
  • the memory cell 1474 shown in FIG. 32D includes a transistor M2, a transistor M3, and a capacitance element CB.
  • the transistor M2 has a top gate (sometimes referred to simply as a gate) and a back gate.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • the first terminal of the transistor M2 is connected to the first terminal of the capacitive element CB, the second terminal of the transistor M2 is connected to the wiring WBL, the gate of the transistor M2 is connected to the wiring WOL, and the back gate of the transistor M2. Is connected to the wiring BGL.
  • the second terminal of the capacitive element CB is connected to the wiring CAL.
  • the first terminal of the transistor M3 is connected to the wiring RBL, the second terminal of the transistor M3 is connected to the wiring SL, and the gate of the transistor M3 is connected to the first terminal of the capacitive element CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as wiring for applying a predetermined potential to the second terminal of the capacitance element CB. It is preferable to apply a low level potential to the wiring CAL during data writing, data retention, and data reading.
  • the wiring BGL functions as wiring for applying an electric potential to the back gate of the transistor M2.
  • the threshold voltage of the transistor M2 can be increased or decreased by applying an arbitrary potential to the wiring BGL.
  • the memory cell 1474 shown in FIG. 32D corresponds to the storage device shown in FIG. 23. That is, the transistor M2 is in the transistor 200, the capacitive element CB is in the capacitive element 100, the transistor M3 is in the transistor 300, the wiring WBL is in the wiring 1003, the wiring WOL is in the wiring 1004, the wiring BGL is in the wiring 1006, and the wiring CAL is in the wiring 1006.
  • the wiring RBL corresponds to the wiring 1002
  • the wiring SL corresponds to the wiring 1001.
  • the memory cell MC is not limited to the memory cell 1474, and the circuit configuration can be appropriately changed.
  • the memory cell MC may have a configuration in which the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL, as in the memory cell 1475 shown in FIG. 32E.
  • the memory cell MC may be a memory cell composed of a transistor having a single gate structure, that is, a transistor M2 having no back gate, as in the memory cell 1476 shown in FIG. 32F.
  • the memory cell MC may have a configuration in which the wiring WBL and the wiring RBL are combined as one wiring BIL, as in the memory cell 1477 shown in FIG. 32G.
  • a transistor 200 can be used as the transistor M2
  • a transistor 300 can be used as the transistor M3
  • a capacitance element 100 can be used as the capacitance element CB.
  • OS transistor an OS transistor
  • the leakage current of the transistor M2 can be made very small.
  • the written data can be held by the transistor M2 for a long time, so that the frequency of refreshing the memory cells can be reduced.
  • the memory cell refresh operation can be eliminated.
  • the leak current is very small, multi-valued data or analog data can be held in the memory cell 1474. The same applies to the memory cells 1475 to 1477.
  • the transistor M3 may be a transistor having silicon in the channel forming region (hereinafter, may be referred to as a Si transistor).
  • the conductive type of the Si transistor may be an n-channel type or a p-channel type.
  • the Si transistor may have higher field effect mobility than the OS transistor. Therefore, a Si transistor may be used as the transistor M3 that functions as a readout transistor. Further, by using a Si transistor for the transistor M3, the transistor M2 can be provided by stacking the transistor M3 on the transistor M3, so that the occupied area of the memory cell can be reduced and the storage device can be highly integrated.
  • the transistor M3 may be an OS transistor.
  • an OS transistor is used for the transistor M2 and the transistor M3, the circuit can be configured by using only the n-type transistor in the memory cell array 1470.
  • FIG. 32H shows an example of a gain cell type memory cell having a 3-transistor and 1-capacity element.
  • the memory cell 1478 shown in FIG. 32H includes transistors M4 to M6 and a capacitive element CC.
  • the capacitive element CC is appropriately provided.
  • the memory cell 1478 is electrically connected to the wiring BIL, the wiring RWL, the wiring WWL, the wiring BGL, and the wiring GNDL.
  • Wiring GNDL is a wiring that gives a low level potential. Note that the memory cell 1478 may be electrically connected to the wiring RBL and the wiring WBL instead of the wiring BIL.
  • Transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL.
  • the back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 does not have to have a back gate.
  • the transistor M5 and the transistor M6 may be an n-channel Si transistor or a p-channel Si transistor, respectively.
  • the transistor M4 to the transistor M6 may be an OS transistor.
  • the memory cell array 1470 can be configured by using only n-type transistors.
  • the transistor 200 can be used as the transistor M4
  • the transistor 300 can be used as the transistor M5 and the transistor M6, and the capacitance element 100 can be used as the capacitance element CC.
  • the leakage current of the transistor M4 can be made very small.
  • the configurations of the peripheral circuit 1411, the memory cell array 1470, and the like shown in the present embodiment are not limited to the above.
  • the arrangement or function of these circuits and the wiring, circuit elements, etc. connected to the circuits may be changed, deleted, or added as necessary.
  • FIG. 33 shows various storage devices for each layer.
  • a storage device located in the upper layer is required to have a faster access speed, and a storage device located in the lower layer is required to have a larger storage capacity and a higher recording density.
  • a memory, a SRAM (Static Random Access Memory), a DRAM (Dynamic Random Access Memory), and a 3D NAND memory which are mixedly loaded as registers in an arithmetic processing unit such as a CPU, are shown in order from the top layer.
  • the memory that is mixedly loaded as a register in an arithmetic processing unit such as a CPU is used for temporary storage of arithmetic results, and therefore is frequently accessed from the arithmetic processing unit. Therefore, an operation speed faster than the storage capacity is required.
  • the register also has a function of holding setting information of the arithmetic processing unit.
  • SRAM is used, for example, for cache.
  • the cache has a function of duplicating and holding a part of the information held in the main memory. By replicating frequently used data to the cache, the access speed to the data can be increased.
  • DRAM is used, for example, in main memory.
  • the main memory has a function of holding programs and data read from the storage.
  • the recording density of the DRAM is approximately 0.1 to 0.3 Gbit / mm 2 .
  • the 3D NAND memory is used, for example, for storage.
  • the storage has a function of holding data that needs to be stored for a long period of time and various programs used in the arithmetic processing unit. Therefore, the storage is required to have a storage capacity larger than the operating speed and a high recording density.
  • the recording density of the storage device used for storage is approximately 0.6 to 6.0 Gbit / mm 2 .
  • the storage device of one aspect of the present invention has a high operating speed and can retain data for a long period of time.
  • the storage device of one aspect of the present invention can be suitably used as a storage device located in the boundary area 901 including both the layer in which the cache is located and the layer in which the main memory is located.
  • the storage device of one aspect of the present invention can be suitably used as a storage device located in the boundary area 902 including both the layer in which the main memory is located and the layer in which the storage is located.
  • FIG. 34A and FIG. 34B are used to show an example of a chip 1200 on which the semiconductor device of the present invention is mounted.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • a technique for integrating a plurality of circuits (systems) on one chip in this way may be referred to as a system on chip (SoC).
  • SoC system on chip
  • the chip 1200 has a CPU 1211, GPU 1212, one or more analog arithmetic units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, and the like.
  • a bump (not shown) is provided on the chip 1200, and as shown in FIG. 34B, the chip 1200 is connected to the first surface of a printed circuit board (Printed Circuit Board: PCB) 1201. Further, a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201 and are connected to the motherboard 1203.
  • PCB printed Circuit Board
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221 and a flash memory 1222.
  • a storage device such as a DRAM 1221 and a flash memory 1222.
  • the DOSRAM shown in the previous embodiment can be used for the DRAM 1221.
  • the NO SRAM shown in the above embodiment can be used for the flash memory 1222.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided on the chip 1200.
  • the above-mentioned NOSRAM or DOSRAM can be used.
  • GPU1212 is suitable for parallel calculation of a large amount of data, and can be used for image processing and product-sum calculation. By providing the GPU 1212 with an image processing circuit using the oxide semiconductor of the present invention and a product-sum calculation circuit, image processing and product-sum calculation can be executed with low power consumption.
  • the wiring between the CPU 1211 and the GPU 1212 can be shortened, and the data transfer from the CPU 1211 to the GPU 1212, the data transfer between the memory of the CPU 1211 and the GPU 1212, And, after the calculation by the GPU 1212, the calculation result can be transferred from the GPU 1212 to the CPU 1211 at high speed.
  • the analog arithmetic unit 1213 has one or both of an A / D (analog / digital) conversion circuit and a D / A (digital / analog) conversion circuit. Further, the product-sum calculation circuit may be provided in the analog calculation unit 1213.
  • the memory controller 1214 has a circuit that functions as a controller of the DRAM 1221 and a circuit that functions as an interface of the flash memory 1222.
  • the interface 1215 has an interface circuit with an externally connected device such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller includes a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface High-Definition Multimedia Interface
  • the network circuit 1216 has a circuit for a network such as a LAN (Local Area Network). It may also have a circuit for network security.
  • a network such as a LAN (Local Area Network). It may also have a circuit for network security.
  • the above circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, it is not necessary to increase the manufacturing process, and the chip 1200 can be manufactured at low cost.
  • the PCB 1201, the DRAM 1221 provided with the chip 1200 having the GPU 1212, and the motherboard 1203 provided with the flash memory 1222 can be referred to as the GPU module 1204.
  • the GPU module 1204 Since the GPU module 1204 has a chip 1200 using SoC technology, its size can be reduced. Further, since it is excellent in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (take-out) game machines.
  • a deep neural network (DNN), a convolutional neural network (CNN), a recurrent neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), and a deep belief network (DEM) are provided by a product-sum calculation circuit using GPU1212. Since a method such as DBN) can be executed, the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module.
  • the present embodiment shows an example of an electronic component and an electronic device in which the storage device and the like shown in the above embodiment are incorporated.
  • FIG. 35A shows a perspective view of the electronic component 700 and the substrate on which the electronic component 700 is mounted (mounting substrate 704).
  • the electronic component 700 shown in FIG. 35A has a storage device 720 in the mold 711. In FIG. 35A, a part is omitted in order to show the inside of the electronic component 700.
  • the electronic component 700 has a land 712 on the outside of the mold 711. The land 712 is electrically connected to the electrode pad 713, and the electrode pad 713 is electrically connected to the storage device 720 by a wire 714.
  • the electronic component 700 is mounted on, for example, the printed circuit board 702. A plurality of such electronic components are combined and each is electrically connected on the printed circuit board 702 to complete the mounting board 704.
  • the storage device 720 has a drive circuit layer 721 and a storage circuit layer 722.
  • FIG. 35B shows a perspective view of the electronic component 730.
  • the electronic component 730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • the electronic component 730 is provided with an interposer 731 on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of storage devices 720 are provided on the interposer 731.
  • the electronic component 730 shows an example in which the storage device 720 is used as a wideband memory (HBM: High Bandwidth Memory). Further, as the semiconductor device 735, an integrated circuit (semiconductor device) such as a CPU, GPU, or FPGA can be used.
  • HBM High Bandwidth Memory
  • the package substrate 732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 731 has a function of electrically connecting the integrated circuit provided on the interposer 731 to the electrode provided on the package substrate 732.
  • the interposer may be referred to as a "rewiring board” or an "intermediate board”.
  • a through electrode may be provided on the interposer 731, and the integrated circuit and the package substrate 732 may be electrically connected using the through electrode.
  • TSV Three Silicon Via
  • interposer 731 It is preferable to use a silicon interposer as the interposer 731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer on which the HBM is mounted.
  • the reliability is unlikely to decrease due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided so as to be overlapped with the electronic component 730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 731 are the same.
  • the heights of the storage device 720 and the semiconductor device 735 are the same.
  • an electrode 733 may be provided on the bottom of the package substrate 732.
  • FIG. 35B shows an example in which the electrode 733 is formed of solder balls.
  • BGA Ball Grid Array
  • the electrode 733 may be formed of a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 730 can be mounted on another substrate by using various mounting methods, not limited to BGA and PGA.
  • BGA Band-GPU
  • PGA Stimble Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFNeged
  • This embodiment can be implemented in combination with the configurations described in the other embodiments as appropriate.
  • the semiconductor device shown in the above embodiment is, for example, a storage device for various electronic devices (for example, information terminals, computers, smartphones, electronic book terminals, digital cameras (including video cameras), recording / playback devices, navigation systems, etc.).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device shown in the above embodiment is applied to various removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • 36A to 36E schematically show some configuration examples of the removable storage device.
  • the semiconductor device shown in the above embodiment is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 36A is a schematic diagram of the USB memory.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a board 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device shown in the previous embodiment can be incorporated into the memory chip 1105 or the like.
  • FIG. 36B is a schematic view of the appearance of the SD card
  • FIG. 36C is a schematic view of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111 and a connector 1112 and a substrate 1113.
  • the substrate 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip having a wireless communication function may be provided on the substrate 1113.
  • data on the memory chip 1114 can be read and written by wireless communication between the host device and the SD card 1110.
  • the semiconductor device shown in the previous embodiment can be incorporated into the memory chip 1114 or the like.
  • FIG. 36D is a schematic view of the appearance of the SSD
  • FIG. 36E is a schematic view of the internal structure of the SSD.
  • the SSD 1150 has a housing 1151, a connector 1152 and a substrate 1153.
  • the substrate 1153 is housed in the housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device shown in the previous embodiment can be incorporated into the memory chip 1154 or the like.
  • This embodiment can be implemented in combination with the configurations described in the other embodiments as appropriate.
  • the semiconductor device according to one aspect of the present invention can be used for a processor such as a CPU or GPU, or a chip.
  • a processor such as a CPU or GPU
  • a chip for a processor such as a CPU or GPU, or a chip.
  • the GPU or chip according to one aspect of the present invention can be mounted on various electronic devices.
  • electronic devices include relatively large screens such as television devices, monitors for desktop or notebook information terminals, digital signage (electronic signage), and large game machines such as pachinko machines.
  • digital cameras, digital video cameras, digital photo frames, electronic book readers, mobile phones, portable game machines, personal digital assistants, sound reproduction devices, and the like can be mentioned.
  • artificial intelligence can be mounted on the electronic device.
  • the electronic device of one aspect of the present invention may have an antenna.
  • the display unit can display images, information, and the like.
  • the antenna may be used for non-contact power transmission.
  • the electronic device of one aspect of the present invention includes sensors (force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, It may have the ability to measure voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared rays).
  • the electronic device of one aspect of the present invention can have various functions. For example, a function to display various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, a function to execute various software (programs), wireless communication. It can have a function, a function of reading a program or data recorded on a recording medium, and the like.
  • 37A to 37H show examples of electronic devices.
  • FIG. 37A illustrates a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5100 has a housing 5101 and a display unit 5102, and as an input interface, a touch panel is provided in the display unit 5102 and buttons are provided in the housing 5101.
  • the information terminal 5100 can execute an application using artificial intelligence by applying the chip of one aspect of the present invention.
  • Examples of the application using artificial intelligence include an application that recognizes a conversation and displays the conversation content on the display unit 5102, and recognizes characters and figures input by the user on the touch panel provided in the display unit 5102.
  • Examples include an application displayed on the display unit 5102, an application for performing biometric authentication such as a fingerprint and a voice print, and the like.
  • FIG. 37B illustrates the notebook type information terminal 5200.
  • the notebook-type information terminal 5200 includes a main body 5201 of the information terminal, a display unit 5202, and a keyboard 5203.
  • the notebook-type information terminal 5200 can execute an application using artificial intelligence by applying the chip of one aspect of the present invention.
  • applications using artificial intelligence include design support software, text correction software, and menu automatic generation software. Further, by using the notebook type information terminal 5200, it is possible to develop a new artificial intelligence.
  • a smartphone and a notebook-type information terminal are taken as examples of electronic devices, respectively, as shown in FIGS. 37A and 37B, but information terminals other than the smartphone and the notebook-type information terminal can be applied.
  • information terminals other than smartphones and notebook-type information terminals include PDAs (Personal Digital Assistants), desktop-type information terminals, workstations, and the like.
  • FIG. 37C shows a portable game machine 5300, which is an example of a game machine.
  • the portable game machine 5300 has a housing 5301, a housing 5302, a housing 5303, a display unit 5304, a connection unit 5305, an operation key 5306, and the like.
  • the housing 5302 and the housing 5303 can be removed from the housing 5301.
  • the connection unit 5305 provided in the housing 5301 to another housing (not shown)
  • the video output to the display unit 5304 can be output to another video device (not shown). it can.
  • the housing 5302 and the housing 5303 can each function as operation units. This allows a plurality of players to play the game at the same time.
  • the chips shown in the previous embodiment can be incorporated into the chips provided on the substrates of the housing 5301, the housing 5302, and the housing 5303.
  • FIG. 37D shows a stationary game machine 5400, which is an example of a game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or by wire.
  • a low power consumption game machine can be realized by applying the GPU or chip of one aspect of the present invention to a game machine such as a portable game machine 5300 or a stationary game machine 5400. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • the portable game machine 5300 having artificial intelligence can be realized.
  • expressions such as the progress of the game, the behavior of creatures appearing in the game, and the phenomena that occur in the game are defined by the program that the game has, but by applying artificial intelligence to the handheld game machine 5300.
  • Expressions that are not limited to game programs are possible. For example, it is possible to express the content of questions asked by the player, the progress of the game, the timing of events in the game, the behavior of the characters appearing in the game, etc., without being limited to the program of the game. ..
  • the game player can be constructed anthropomorphically by artificial intelligence. Therefore, by setting the opponent as a game player by artificial intelligence, even one player can play the game. You can play the game.
  • FIGS. 37C and 37D a portable game machine and a stationary game machine are illustrated as examples of the game machine, but the game machine to which the GPU or chip of one aspect of the present invention is applied is not limited to this.
  • Examples of the game machine to which the GPU or chip of one aspect of the present invention is applied include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a throwing machine for batting practice installed in a sports facility, and the like. Can be mentioned.
  • the GPU or chip of one aspect of the present invention can be applied to a large computer.
  • FIG. 37E is a diagram showing a supercomputer 5500, which is an example of a large computer.
  • FIG. 37F is a diagram showing a rack-mounted computer 5502 included in the supercomputer 5500.
  • the supercomputer 5500 has a rack 5501 and a plurality of rack mount type computers 5502.
  • the plurality of computers 5502 are stored in the rack 5501. Further, the computer 5502 is provided with a plurality of substrates 5504, and the GPU or chip described in the above embodiment can be mounted on the substrate.
  • the supercomputer 5500 is a large computer mainly used for scientific and technological calculations. In scientific and technological calculations, it is necessary to process a huge amount of calculations at high speed, so power consumption is high and the heat generated by the chip is large.
  • the GPU or chip of one aspect of the present invention to the supercomputer 5500, a supercomputer having low power consumption can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • a supercomputer is illustrated as an example of a large computer, but the large computer to which the GPU or chip of one aspect of the present invention is applied is not limited to this.
  • Examples of the large-scale computer to which the GPU or chip of one aspect of the present invention is applied include a computer (server) that provides services, a large-scale general-purpose computer (mainframe), and the like.
  • the GPU or chip of one aspect of the present invention can be applied to a moving vehicle and around the driver's seat of the vehicle.
  • FIG. 37G is a diagram showing the periphery of the windshield in the interior of an automobile, which is an example of a moving body.
  • the display panel 5701 attached to the dashboard, the display panel 5702, the display panel 5703, and the display panel 5704 attached to the pillar are shown.
  • the display panel 5701 to the display panel 5703 can provide various other information by displaying a speedometer, a tachometer, a mileage, a fuel gauge, a gear status, an air conditioner setting, and the like.
  • the display items and layout displayed on the display panel can be appropriately changed according to the user's preference, and the design can be improved.
  • the display panel 5701 to 5703 can also be used as a lighting device.
  • the field of view (blind spot) blocked by the pillars can be complemented. That is, by displaying the image from the image pickup device provided on the outside of the automobile, the blind spot can be supplemented and the safety can be enhanced. In addition, by projecting an image that complements the invisible part, safety confirmation can be performed more naturally and without discomfort.
  • the display panel 5704 can also be used as a lighting device.
  • the GPU or chip of one aspect of the present invention can be applied as a component of artificial intelligence
  • the chip can be used, for example, in an automatic driving system of an automobile.
  • the chip can be used in a system for road guidance, danger prediction, and the like.
  • the display panel 5701 to the display panel 5704 may be configured to display information such as road guidance and danger prediction.
  • moving objects may include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), etc., and the chip of one aspect of the present invention is applied to these moving objects. Therefore, a system using artificial intelligence can be provided.
  • FIG. 37H shows an electric freezer / refrigerator 5800 which is an example of an electric appliance.
  • the electric refrigerator / freezer 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric freezer / refrigerator 5800 having artificial intelligence can be realized.
  • the electric freezer / refrigerator 5800 has a function of automatically generating a menu based on the foodstuffs stored in the electric freezer / refrigerator 5800 and the expiration date of the foodstuffs, and is stored in the electric freezer / refrigerator 5800. It can have a function of automatically adjusting the temperature according to the food.
  • electric refrigerators and freezers have been described as an example of electric appliances
  • other electric appliances include, for example, vacuum cleaners, microwave ovens, microwave ovens, rice cookers, water heaters, IH cookers, water servers, and air conditioners including air conditioners. Examples include washing machines, dryers, and audiovisual equipment.
  • the electronic device described in the present embodiment the function of the electronic device, the application example of artificial intelligence, its effect, etc. can be appropriately combined with the description of other electronic devices.
  • This embodiment can be implemented in combination with the configurations described in the other embodiments as appropriate.

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Abstract

トランジスタ特性のばらつきが少ない半導体装置を提供する。 第1の絶縁体と、第1の絶縁体上の第1の酸化物と、第1の酸化物上の、第1の導電体、および第 2の導電体と、第1の酸化物の側面に接する、第1の層、および第2の層と、第1の絶縁体上、第 1の層上、第2の層上、第1の導電体上、および第2の導電体上の、第2の絶縁体と、第2の絶縁 体上の第3の絶縁体と、第1の導電体および第2の導電体の間に配置され、かつ、第1の酸化物上 に配置される第2の酸化物と、第2の酸化物上の第4の絶縁体と、第4の絶縁体上の第3の導電体 と、を有し、第1の層、第2の層のそれぞれは、第1の導電体および第2の導電体に含まれる金属 を有し、第2の絶縁体と接する領域の、第1の絶縁体は、第1の層または第2の層よりも、金属の 濃度が低い領域を有する、半導体装置である。

Description

半導体装置、および半導体装置の作製方法
 本発明の一態様は、トランジスタ、半導体装置、および電子機器に関する。また、本発明の一態様は、半導体装置の作製方法に関する。また、本発明の一態様は、半導体ウエハ、およびモジュールに関する。
 なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置(液晶表示装置、発光表示装置など)、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
 なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関するものである。
 絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路(IC)や画像表示装置(単に表示装置とも表記する。)のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
 酸化物半導体において、単結晶でも非晶質でもない、CAAC(c−axis aligned crystalline)構造およびnc(nanocrystalline)構造が見出されている(非特許文献1及び非特許文献2参照)。
 非特許文献1および非特許文献2では、CAAC構造を有する酸化物半導体を用いてトランジスタを作製する技術が開示されている。
S.Yamazaki et al.,"SID Symposium Digest of Technical Papers",2012,volume 43,issue 1,p.183−186 S.Yamazaki et al.,"Japanese Journal of Applied Physics",2014,volume 53,Number 4S,p.04ED18−1−04ED18−10
 本発明の一態様は、トランジスタ特性のばらつきが少ない半導体装置を提供することを課題の一つとする。また、本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。また、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、低消費電力の半導体装置を提供することを課題の一つとする。
 なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
 本発明の一態様は、第1の絶縁体と、第1の絶縁体上の第1の酸化物と、第1の酸化物上の、第1の導電体、および第2の導電体と、第1の酸化物の側面に接する、第1の層、および第2の層と、第1の絶縁体上、第1の層上、第2の層上、第1の導電体上、および第2の導電体上の、第2の絶縁体と、第2の絶縁体上の第3の絶縁体と、第1の導電体および第2の導電体の間に配置され、かつ、第1の酸化物上に配置される第2の酸化物と、第2の酸化物上の第4の絶縁体と、第4の絶縁体上の第3の導電体と、を有し、第1の層、第2の層のそれぞれは、第1の導電体および第2の導電体に含まれる金属を有し、第2の絶縁体と接する領域の、第1の絶縁体は、第1の層または第2の層よりも、金属の濃度が低い領域を有する、半導体装置である。
 上記半導体装置において、第1の層、第2の層の厚さのそれぞれは、0.5nm以上1.5nm以下の領域を有する、ことが好ましい。
 また、上記半導体装置において、金属は、タンタルである、ことが好ましい。
 また、上記半導体装置において、第1の酸化物は、インジウムと、元素M(Mは、ガリウム、アルミニウム、イットリウム、または錫)と、亜鉛と、を有する、ことが好ましい。
 本発明の他の一態様は、第1の絶縁体を形成し、第1の絶縁体上に、第1の酸化膜を形成し、第1の酸化膜上に、第1の導電膜を形成し、第1の導電膜上に、レジストマスクを形成し、レジストマスクを硬化し、第1の酸化膜、および第1の導電膜を、レジストマスクを用いて加工することで、島状の、第1の酸化物、および導電層を形成し、加工により第1の絶縁体上に形成された層を、ドライエッチング処理を行うことで除去し、第1の絶縁体上、第1の酸化物上、および導電層上に、第2の絶縁体を形成し、第2の絶縁体上に、第3の絶縁体を形成し、第3の絶縁体、第2の絶縁体、および導電層に、第1の酸化物が露出する開口を形成することで、第1の導電体、および第2の導電体を形成し、第1の絶縁体上、第1の酸化物上、および第3の絶縁体上に、第2の酸化膜を形成し、第2の酸化膜上に、絶縁膜を形成し、絶縁膜上に、第2の導電膜を形成し、第2の酸化膜の一部、絶縁膜の一部、および第2の導電膜の一部を、第3の絶縁体が露出するまで除去する、半導体装置の作製方法である。
 上記半導体装置の作製方法において、レジストマスクを硬化する工程と、第1の酸化膜、および第1の導電膜を、レジストマスクを用いて加工することで、島状の、第1の酸化物、および導電層を形成する工程と、加工により第1の絶縁体上に形成された層を、ドライエッチング処理を行うことで除去する工程と、は、一つのドライエッチング装置を使用して、連続的に行われる、ことが好ましい。
 本発明の他の一態様は、第1のメモリデバイスを有する第1の層と、第2のメモリデバイスを有する第2の層と、第1の絶縁体と、を有し、第2の層は、第1の層の上方に設けられ、第1のメモリデバイスは、第1のトランジスタと、第1の容量デバイスと、を有し、第2のメモリデバイスは、第2のトランジスタと、第2の容量デバイスと、を有し、第1のトランジスタは第2の絶縁体と、第2の絶縁体上の第1の酸化物と、第1の酸化物上の、第1の導電体、および第2の導電体と、第1の絶縁体上、第1の導電体上、および第2の導電体上の、第3の絶縁体と、第3の絶縁体上の第4の絶縁体と、第1の導電体および第2の導電体の間に配置され、かつ、第1の酸化物上に配置される第2の酸化物と、第2の酸化物上の第5の絶縁体と、第5の絶縁体上の第3の導電体と、を有し、第2のトランジスタは第6の絶縁体と、第6の絶縁体上の第3の酸化物と、第3の酸化物上の、第4の導電体、および第5の導電体と、第6の絶縁体上、第4の導電体上、および第5の導電体上の、第7の絶縁体と、第7の絶縁体上の第8の絶縁体と、第4の導電体および第5の導電体の間に配置され、かつ、第3の酸化物上に配置される第4の酸化物と、第4の酸化物上の第9の絶縁体と、第9の絶縁体上の第6の導電体と、を有し、第1の絶縁体は、第2の絶縁体の側面、第3の絶縁体の側面、第4の絶縁体の側面、第6の絶縁体の側面、第7の絶縁体の側面、および第8の絶縁体の側面のそれぞれと接する領域を有し、第1の酸化物、第3の酸化物のそれぞれは、水素濃度が1×1020atoms/cm未満である領域を有する、半導体装置である。
 本発明の一態様により、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流が大きい半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、低消費電力の半導体装置を提供することができる。
 なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図1Aは本発明の一態様である半導体装置の上面図である。図1B乃至図1Dは本発明の一態様である半導体装置の断面図である。
図2は本発明の一態様である半導体装置の断面図である。
図3AはIGZOの結晶構造の分類を説明する図である。図3BはCAAC−IGZO膜のXRDスペクトルを説明する図である。図3CはCAAC−IGZO膜の極微電子線回折パターンを説明する図である。
図4Aは本発明の一態様である半導体装置の上面図である。図4B乃至図4Dは本発明の一態様である半導体装置の断面図である。
図5Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図5B乃至図5Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図6Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図6B乃至図6Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図7Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図7B乃至図7Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図8Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図8B乃至図8Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図9Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図9B乃至図9Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図10Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図10B乃至図10Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図11Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図11B乃至図11Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図12Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図12B乃至図12Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図13Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図13B乃至図13Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図14Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図14B乃至図14Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図15Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図15B乃至図15Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図16Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図16B乃至図16Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図17Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図17B乃至図17Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図18Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図18B乃至図18Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図19Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図19B乃至図19Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図20Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図20B乃至図20Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図21Aは本発明の一態様である半導体装置の作製方法を示す上面図である。図21B乃至図21Dは本発明の一態様である半導体装置の作製方法を示す断面図である。
図22Aおよび図22Bは本発明の一態様に係る半導体装置の断面図である。
図23は本発明の一態様に係る記憶装置の構成を示す断面図である。
図24は本発明の一態様に係る記憶装置の構成を示す断面図である。
図25Aは本発明の一態様である半導体装置の上面図である。図25B乃至図25Dは本発明の一態様である半導体装置の断面図である。
図26は本発明の一態様に係る半導体装置の断面図である。
図27は本発明の一態様に係る半導体装置の断面図である。
図28Aは本発明の一態様に係る半導体装置の上面図である。図28Bは本発明の一態様に係る半導体装置の断面図である。
図29は本発明の一態様に係る半導体装置の断面図である。
図30は、本発明の一態様の半導体装置を作製するための装置を説明する上面図である。
図31Aは本発明の一態様に係る記憶装置の構成例を示すブロック図である。図31Bは本発明の一態様に係る記憶装置の構成例を示す模式図である。
図32A乃至図32Hは本発明の一態様に係る記憶装置の構成例を示す回路図である。
図33は各種の記憶装置を階層ごとに示す図である。
図34Aは本発明の一態様に係る半導体装置のブロック図である。図34Bは本発明の一態様に係る半導体装置の模式図である。
図35Aおよび図35Bは電子部品の一例を説明する図である。
図36A乃至図36Eは本発明の一態様に係る記憶装置の模式図である。
図37A乃至図37Hは本発明の一態様に係る電子機器を示す図である。
 以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
 また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
 また、特に上面図(「平面図」ともいう。)や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
 また、本明細書等において、第1、第2等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第1の」を「第2の」または「第3の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
 また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
 例えば、本明細書等において、XとYとが接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
 また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域またはドレイン電極)とソース(ソース端子、ソース領域またはソース電極)の間にチャネルが形成される領域(以下、チャネル形成領域ともいう。)を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
 また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
 なお、チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
 チャネル幅とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネル形成領域における、チャネル長方向を基準として垂直方向のチャネル形成領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
 なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、「実効的なチャネル幅」ともいう。)と、トランジスタの上面図において示されるチャネル幅(以下、「見かけ上のチャネル幅」ともいう。)と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
 このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
 本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面TEM像などを解析することなどによって、値を決定することができる。
 なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族元素、第15族元素、酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損(Vと表記する場合がある。)が形成される場合がある。
 なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
 また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
 また、本明細書等において、「平行」とは、二つの直線が−10度以上10度以下の角度で配置されている状態をいう。したがって、−5度以上5度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−30度以上30度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80度以上100度以下の角度で配置されている状態をいう。したがって、85度以上95度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が60度以上120度以下の角度で配置されている状態をいう。
 本明細書等において、金属酸化物(metal oxide)とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む。)、酸化物半導体(Oxide Semiconductorまたは単にOSともいう。)などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、OSトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
 また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅1μmあたりのドレイン電流が、室温において1×10−20A以下、85℃において1×10−18A以下、または125℃において1×10−16A以下であることをいう。
(実施の形態1)
 本実施の形態では、図1乃至図22を用いて、本発明の一態様に係るトランジスタ200を有する半導体装置の一例、およびその作製方法について説明する。
<半導体装置の構成例>
 図1A乃至図1Dを用いて、トランジスタ200を有する半導体装置の構成を説明する。図1A乃至図1Dは、トランジスタ200を有する半導体装置の上面図および断面図である。図1Aは、当該半導体装置の上面図である。また、図1B乃至図1Dは、当該半導体装置の断面図である。ここで、図1Bは、図1AにA1−A2の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル長方向の断面図でもある。また、図1Cは、図1AにA3−A4の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル幅方向の断面図でもある。また、図1Dは、図1AにA5−A6の一点鎖線で示す部位の断面図である。なお、図1Aの上面図では、図の明瞭化のために一部の要素を省いている。
 本発明の一態様の半導体装置は、基板(図示せず)上の絶縁体211と、絶縁体211上の絶縁体212と、絶縁体212上の絶縁体214と、絶縁体214上のトランジスタ200と、トランジスタ200上の絶縁体280と、絶縁体280上の絶縁体282と、絶縁体282上の絶縁体283と、絶縁体283上の絶縁体284と、を有する。絶縁体211、絶縁体212、絶縁体214、絶縁体280、絶縁体282、絶縁体283、および絶縁体284は層間膜として機能する。また、トランジスタ200と電気的に接続し、プラグとして機能する導電体240aおよび導電体240bを有する。なお、プラグとして機能する導電体240aの側面に接して絶縁体241aが設けられ、プラグとして機能する導電体240bの側面に接して絶縁体241bが設けられる。また、絶縁体284上、導電体240a上、および導電体240b上には、導電体240aと電気的に接続し、配線として機能する導電体246aが設けられ、導電体240bと電気的に接続し、配線として機能する導電体246bが設けられる。また、導電体246a上、導電体246b上、および絶縁体284上には、絶縁体286が設けられる。
 絶縁体280、絶縁体282、絶縁体283、絶縁体284などの開口の内壁に接して絶縁体241aが設けられ、絶縁体241aの側面に接して導電体240aの第1の導電体が設けられ、さらに内側に導電体240aの第2の導電体が設けられている。また、絶縁体280、絶縁体282、絶縁体283、絶縁体284などの開口の内壁に接して絶縁体241bが設けられ、絶縁体241bの側面に接して導電体240bの第1の導電体が設けられ、さらに内側に導電体240bの第2の導電体が設けられている。ここで、導電体240aの上面の高さと、導電体246aと重なる領域の、絶縁体284の上面の高さと、は同程度にできる。また、導電体240bの上面の高さと、導電体246bと重なる領域の、絶縁体284の上面の高さと、は同程度にできる。なお、トランジスタ200では、導電体240aの第1の導電体および第2の導電体を積層し、導電体240bの第1の導電体および第2の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体240aおよび導電体240bのそれぞれを単層、または3層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
[トランジスタ200]
 図1A乃至図1Dに示すように、トランジスタ200は、絶縁体214上の絶縁体216と、絶縁体214または絶縁体216に埋め込まれるように配置された導電体205(導電体205a、および導電体205b)と、絶縁体216上、および導電体205上の絶縁体222と、絶縁体222上の絶縁体224と、絶縁体224上の酸化物230aと、酸化物230a上の酸化物230bと、酸化物230b上の、酸化物243a、酸化物243b、および酸化物230cと、酸化物243a上の導電体242aと、酸化物243b上の導電体242bと、酸化物230c上の酸化物230dと、酸化物230d上の絶縁体250と、絶縁体250上に位置し、酸化物230cの一部と重なる導電体260(導電体260a、および導電体260b)と、酸化物230aの側面、酸化物230bの側面、酸化物243aの側面、および導電体242aの側面と接する層244aと、酸化物230aの側面、酸化物230bの側面、酸化物243bの側面、および導電体242bの側面と接する層244bと、絶縁体224の上面、層244aの側面、層244bの側面、導電体242aの上面、および導電体242bの上面と接する絶縁体254と、を有する。また、酸化物230cは、酸化物243aの側面、酸化物243bの側面、導電体242aの側面、および導電体242bの側面と接する。また、絶縁体282は、導電体260、絶縁体250、酸化物230d、酸化物230c、および絶縁体280のそれぞれの上面と接する。
 絶縁体280には、酸化物230bに達する開口が設けられる。当該開口内に、酸化物230c、酸化物230d、絶縁体250、および導電体260が配置されている。また、トランジスタ200のチャネル長方向において、導電体242a、および酸化物243aと、導電体242b、および酸化物243bと、の間に導電体260、絶縁体250、酸化物230d、および酸化物230cが設けられている。絶縁体250は、導電体260の側面と接する領域と、導電体260の底面と接する領域と、を有する。また、酸化物230cは、酸化物230bと接する領域と、酸化物230dおよび絶縁体250を介して、導電体260の側面と重なる領域と、酸化物230dおよび絶縁体250を介して、導電体260の底面と重なる領域と、を有する。
 酸化物230は、絶縁体224の上に配置された酸化物230aと、酸化物230aの上に配置された酸化物230bと、酸化物230bの上に配置され、少なくとも一部が酸化物230bに接する酸化物230cと、酸化物230cの上に配置された酸化物230dと、を有することが好ましい。
 なお、トランジスタ200では、酸化物230が、酸化物230a、酸化物230b、酸化物230c、および酸化物230dの4層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物230bの単層、酸化物230aと酸化物230bの2層構造、酸化物230bと酸化物230cの2層構造、酸化物230a、酸化物230b、および酸化物230cの3層構造、酸化物230a、酸化物230b、および酸化物230dの3層構造、または5層以上の積層構造を設ける構成にしてもよいし、酸化物230a、酸化物230b、酸化物230c、および酸化物230dのそれぞれが積層構造を有していてもよい。
 導電体260は、第1のゲート(トップゲートともいう。)電極として機能し、導電体205は、第2のゲート(バックゲートともいう。)電極として機能する。また、絶縁体250は、第1のゲート絶縁体として機能し、絶縁体224および絶縁体222は、第2のゲート絶縁体として機能する。また、導電体242aは、ソースまたはドレインの一方として機能し、導電体242bは、ソースまたはドレインの他方として機能する。また、酸化物230はチャネル形成領域として機能する。
 ここで、図1Bにおけるチャネル形成領域近傍の拡大図を図2に示す。図2に示すように、酸化物230は、トランジスタ200のチャネル形成領域として機能する領域234と、領域234を挟むように設けられ、ソース領域またはドレイン領域として機能する領域236aおよび領域236bと、を有する。領域234は、少なくとも一部が導電体260と重畳している。酸化物230b上には導電体242aおよび導電体242bが設けられており、領域236aの導電体242a近傍、および領域236bの導電体242b近傍に、より低抵抗な領域が形成されている。
 ソース領域またはドレイン領域として機能する領域236aおよび領域236bは、酸素濃度が低い、水素、窒素、金属元素などの不純物を含む、などによりキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域236aおよび領域236bは、領域234と比較して、キャリア濃度が高く、低抵抗な領域である。また、チャネル形成領域として機能する領域234は、領域236aおよび領域236bよりも、酸素濃度が高い、不純物濃度が低い、などにより、キャリア濃度が低く、高抵抗な領域である。また、領域234と領域236a(領域236b)の間に、酸素濃度が、領域236a(領域236b)の酸素濃度と同等、またはそれよりも高く、領域234の酸素濃度と同等、またはそれよりも低い、領域が形成されていてもよい。
 また、図2では、領域234のチャネル長方向の幅が導電体260の幅と一致しているが、本発明の一態様は、これに限られるものではない。領域234の幅が導電体260の幅より短くなる場合、または領域234の幅が導電体260の幅より長くなる場合もある。
 また、酸化物230において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される水素、窒素、金属元素などの不純物の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、水素、窒素、金属元素などの不純物の濃度が減少していればよい。
 トランジスタ200は、チャネル形成領域を含む酸化物230(酸化物230a、酸化物230b、酸化物230c、および酸化物230d)に、半導体として機能する金属酸化物(以下、酸化物半導体ともいう。)を用いることが好ましい。
 また、半導体として機能する金属酸化物は、バンドギャップが2eV以上のものを用いることが好ましく、2.5eV以上のものを用いることがより好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
 酸化物230として、例えば、インジウム、元素Mおよび亜鉛を有するIn−M−Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種)等の金属酸化物を用いるとよい。また、酸化物230として、In−Ga酸化物、In−Zn酸化物、酸化インジウムを用いてもよい。
 酸化物230は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。また、酸化物230は、酸素以外に共通の元素を有する(主成分とする)複数の酸化物層の積層構造を有することが好ましい。
 具体的には、酸化物230aまたは酸化物230dに用いる金属酸化物における、Inに対する元素Mの原子数比が、酸化物230bまたは酸化物230cに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。Inに対する元素Mの原子数比が大きくなるほど、不純物または酸素の拡散を抑制しやすくなる。よって、酸化物230b下に酸化物230aを有することで、酸化物230aよりも下方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。また、酸化物230c上に酸化物230dを有することで、酸化物230dよりも上方に形成された構造物から、酸化物230cへの不純物の拡散を抑制することができる。
 別言すると、酸化物230bまたは酸化物230cに用いる金属酸化物における、元素Mに対するInの原子数比が、酸化物230aまたは酸化物230dに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。このとき、キャリアの主たる経路は、酸化物230b、酸化物230cまたはその近傍、例えば、酸化物230bと酸化物230cとの界面になる。また、酸化物230b、および酸化物230cが、酸素以外に共通の元素を有する(主成分とする)ことで、酸化物230bと酸化物230cとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
 なお、酸化物230cをキャリアの主たる経路とするには、酸化物230cにおいて、主成分である金属元素に対するインジウムの原子数比が、酸化物230bにおける、主成分である金属元素に対するインジウムの原子数比より大きいことが好ましい。インジウムの含有量が多い金属酸化物をチャネル形成領域に用いることで、トランジスタのオン電流を増大することができる。よって、このような構成にすることで、酸化物230cをキャリアの主たる経路とすることができる。
 また、酸化物230cをキャリアの主たる経路とするには、酸化物230cの伝導帯下端は、酸化物230a、酸化物230b、および酸化物230dの伝導帯下端より真空準位から離れていることが好ましい。言い換えると、酸化物230cの電子親和力は、酸化物230a、酸化物230b、および酸化物230dの電子親和力より大きいことが好ましい。
 酸化物230bおよび酸化物230cは、それぞれ結晶性を有することが好ましい。特に、酸化物230bおよび酸化物230cとして、後述するCAAC−OS(c−axis aligned crystalline oxide semiconductor)を用いることが好ましい。また、酸化物230dが結晶性を有する構成にしてもよい。
 CAAC−OSを、酸化物230bおよび酸化物230cに用いることで、酸化物半導体中のチャネルが形成される領域で、不純物、および酸素欠損の低減を図ることができる。これにより、電気特性の変動が抑制され、安定した電気特性を実現するとともに、信頼性を向上させたトランジスタを提供することができる。
 また、ソース電極またはドレイン電極による、酸化物230bからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物230bから酸素が引き抜かれることを低減できるので、トランジスタ200は、製造工程における高い温度(所謂サーマルバジェット)に対して安定である。
 また、CAAC−OSは、CAAC構造が有する結晶のc軸と垂直方向に酸素を移動させやすい性質を有する。したがって、酸化物230cが有する酸素を、酸化物230bに効率的に供給することができる。
 CAAC−OSは、結晶性の高い、緻密な構造を有しており、不純物や欠陥(酸素欠損など)が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度(例えば、400℃以上600℃以下)で加熱処理することで、CAAC−OSをより結晶性の高い、緻密な構造にすることができる。このようにして、CAAC−OSの密度をより高めることで、当該CAAC−OS中の不純物または酸素の拡散をより低減することができる。
 酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥(以下、VHと呼ぶ場合がある。)を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性(ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性)となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、および酸素欠損はできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネル形成領域は、キャリア濃度が低減され、i型化(真性化)または実質的にi型化されていることが好ましい。
 これに対して、酸化物半導体の近傍に、加熱により脱離する酸素(以下、過剰酸素と呼ぶ場合がある。)を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給できる構成にすればよい。これにより、酸化物半導体中のチャネル形成領域に含まれる酸素欠損を、供給された酸素により修復することができる。さらに、供給された酸素の一部が酸化物半導体中に残存した水素と反応することで、当該水素をHOとして除去する(脱水化する)ことができる。これにより、酸化物半導体にVHが形成されるのを抑制することができる。
 しかしながら、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、ソース領域またはドレイン領域のキャリア濃度が低減し、トランジスタ200のオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが生じることになる。
 よって、酸化物半導体中において、チャネル形成領域として機能する領域234は、キャリア濃度が低減され、i型化または実質的にi型化されていることが好ましいが、ソース領域またはドレイン領域として機能する領域236aおよび領域236bは、キャリア濃度が高く、n型化していることが好ましい。つまり、酸化物半導体の領域234に酸素を供給し、領域236aおよび領域236bには過剰な量の酸素が供給されないようにすることが好ましい。
 例えば、絶縁体254を、スパッタリング法を用いて成膜することで、絶縁体224に酸素を注入できる。そして、絶縁体224に注入された酸素を、酸化物230cを介して、酸化物230bに供給させる。これにより、領域234の大部分を占める酸化物230c、および酸化物230bの酸化物230cに接する領域に選択的に酸素を供給することができる。
 また、酸化物230bとして、上記のような緻密な構造を有するCAAC−OSを用いることで、酸化物230b中の、不純物、および酸素の拡散を低減することができる。よって、酸化物230bの領域234に供給された酸素が、酸化物230bの領域236aおよび領域236bに拡散するのを低減することができる。
 また、酸化物230cに拡散した過剰酸素の一部は、酸化物230dにも拡散する。酸化物230dは、酸化物230cと比較して酸素が拡散しにくいので、絶縁体250への酸素の拡散は比較的抑制されている。これにより、絶縁体250を介して導電体260が酸化するのを抑制することができる。
 詳細は後述するが、酸化物230aおよび酸化物230bのエッチング時に、絶縁体224上などに層244Aが形成されることがある(図6B乃至図6D参照。)。層244Aが絶縁体224上に形成されることで、スパッタリング法を用いた絶縁体254の成膜による、絶縁体224への酸素の注入量が低減されてしまう。また、層244Aが酸素の拡散を抑制する機能を有する場合、絶縁体280などに含まれる過剰酸素の、絶縁体224への拡散が抑制されてしまう。これにより、酸化物230のチャネル形成領域へ供給される酸素量が減少する懸念がある。
 なお、絶縁体224上の層244Aの膜厚は、導電層242Bに近いほど厚く、導電層242Bから離れるほど薄くなる傾向がある。例えば、トランジスタの集積度が異なると、層244Aの膜厚の分布が異なる場合がある。よって、酸化物230のチャネル形成領域へ供給される酸素量にばらつきが生じてしまう。
 そこで、本発明の一態様に係るトランジスタ200では、絶縁体224上の層244Aを除去することが好ましい。また、本発明の一態様に係るトランジスタ200では、層244Aの形成を抑制し、絶縁体224上の層244Aを除去することが好ましい。
 層244Aの除去には、ドライエッチング法、またはウェットエッチング法を用いればよい。特に、ドライエッチング法を用いることが好ましい。詳細は後述する。
 なお、絶縁体224上の層244Aを除去することで、層244Aの一部が残存し、酸化物230a、酸化物230bなどの側面を覆うように、層244Bが形成される場合がある(図7A乃至図7D参照)。層244Bが酸素の拡散を抑制する機能を有する場合、酸化物230aの側面、および酸化物230bの側面に形成される層244Bは、領域236aおよび領域236bに酸素が混入するのを抑制することができる。よって、領域236aおよび領域236bは、低抵抗領域を保持することができる。
 その後の工程により、酸化物230aの側面、酸化物230bの側面、酸化物243a、および導電体242aの側面に接して層244aが配置される(図1A、図1B、および図1D参照。)。つまり、酸化物230a、および酸化物230bは、絶縁体254、および酸素を拡散させにくい層244aによって、絶縁体280と離隔されている。これにより、絶縁体280に含まれる過剰酸素が、酸化物230a、および酸化物230bに直接拡散するのを抑制することができる。なお、上記について、導電体242a側(領域236a側)にしか言及していないが、導電体242b側(領域236b側)も同様に、過剰酸素の拡散を抑制することができる。
 以上のようにして、酸化物半導体の領域234に選択的に酸素を供給して、領域234のi型化または実質的にi型化を図り、且つソース領域またはドレイン領域として機能する領域236aおよび領域236bに拡散する酸素を抑制し、領域236aおよび領域236bのn型化を維持することができる。これにより、トランジスタ200の電気特性の変動を抑制し、基板面内でトランジスタ200の電気特性がばらつくのを抑制することができる。
 以上のような構成にすることで、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。
 なお、トランジスタの信頼性を評価するパラメータとして、例えば、トランジスタの+GBT(Gate Bias Temperature)ストレス試験で測定されるシフト電圧(Vsh)がある。Vshは、トランジスタのドレイン電流(Id)−ゲート電圧(Vg)カーブにおいて、カーブ上の傾きが最大である点における接線が、Id=1pAの直線と交差するVgで定義される。また、Vshの変化量をΔVshとして表す。
 トランジスタの+GBTストレス試験において、ΔVshは、時間経過に伴い負方向へシフトする場合がある。また、ΔVshは、−方向(例えば、負方向)に変動するのではなく、負方向と正方向との双方に変動する挙動を示す場合がある。なお、本明細書等において、上記挙動を+GBTストレス試験における、ΔVshのギザギザ挙動と呼称する場合がある。
 酸化物230cに、元素Mを主成分として含まない金属酸化物や、元素Mの比率が少ない金属酸化物を用いることで、例えば、ΔVshを低減し、ΔVshのギザギザ挙動を抑制し、トランジスタの信頼性の向上を図ることができる。
 また、酸化物230dは、酸化物230cに用いられる金属酸化物を構成する金属元素の少なくとも一つを含むことが好ましく、当該金属元素を全て含むことがより好ましい。例えば、酸化物230cとして、In−M−Zn酸化物、In−Zn酸化物、または酸化インジウムを用い、酸化物230dとして、In−M−Zn酸化物、M−Zn酸化物、または元素Mの酸化物を用いるとよい。これにより、酸化物230cと酸化物230dとの界面における欠陥準位密度を低くすることができる。
 また、酸化物230dは、酸化物230cより、酸素の拡散または透過を抑制する金属酸化物であることが好ましい。絶縁体250と酸化物230cとの間に酸化物230dを設けることで、絶縁体280に含まれる酸素が、絶縁体250に拡散するのを抑制することができる。したがって、当該酸素は、酸化物230cを介して、酸化物230bに効率的に供給することができる。
 また、酸化物230dに用いる金属酸化物において、主成分である金属元素に対するInの原子数比が、酸化物230cに用いる金属酸化物における、主成分である金属元素に対するInの原子数比より小さくすることで、Inが絶縁体250側に拡散するのを抑制することができる。絶縁体250は、ゲート絶縁体として機能するため、Inが絶縁体250などに混入した場合、トランジスタの特性不良となる。したがって、酸化物230cと絶縁体250との間に酸化物230dを設けることで、信頼性の高い半導体装置を提供することが可能となる。
 ここで、酸化物230a、酸化物230b、酸化物230c、および酸化物230dの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物230a、酸化物230b、酸化物230c、および酸化物230dの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物230aと酸化物230bとの界面、酸化物230bと酸化物230cとの界面、および酸化物230cと酸化物230dとの界面に形成される混合層の欠陥準位密度を低くするとよい。
 具体的には、酸化物230aと酸化物230b、酸化物230bと酸化物230c、酸化物230cと酸化物230dが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物230bがIn−M−Zn酸化物の場合、酸化物230a、酸化物230c、および酸化物230dとして、In−M−Zn酸化物、M−Zn酸化物、元素Mの酸化物、In−Zn酸化物、酸化インジウムなどを用いてもよい。
 具体的には、酸化物230aとして、In:M:Zn=1:3:4[原子数比]もしくはその近傍の組成、またはIn:M:Zn=1:1:0.5[原子数比]もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物230bとして、In:M:Zn=1:1:1[原子数比]もしくはその近傍の組成、またはIn:M:Zn=4:2:3[原子数比]もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物230cとして、In:M:Zn=4:2:3[原子数比]もしくはその近傍の組成、In:M:Zn=5:1:3[原子数比]もしくはその近傍の組成、またはIn:M:Zn=10:1:3[原子数比]もしくはその近傍の組成の金属酸化物、または、酸化インジウムを用いればよい。また、酸化物230dとして、In:M:Zn=1:3:4[原子数比]もしくはその近傍の組成、M:Zn=2:1[原子数比]もしくはその近傍の組成、またはM:Zn=2:5[原子数比]もしくはその近傍の組成の金属酸化物、または、元素Mの酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±30%の範囲を含む。また、元素Mとして、ガリウムを用いることが好ましい。
 酸化物230a、酸化物230b、酸化物230c、および酸化物230dを上述の構成とすることで、酸化物230aと酸化物230bとの界面、酸化物230bと酸化物230cとの界面、および酸化物230cと酸化物230dとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ200は大きいオン電流、および高い周波数特性を得ることができる。
 また、トランジスタのチャネル長方向の断面視において、酸化物230bに溝部を設け、当該溝部に、CAAC−OSを有する酸化物230cを埋め込むことが好ましい。このとき、酸化物230cは、当該溝部の内壁(側壁、および底面)を覆うように配置される。
 また、酸化物230bの溝部の深さは、酸化物230cの膜厚と概略一致することが好ましい。言い換えると、酸化物230bと重なる領域の酸化物230cの上面が、酸化物230bと酸化物243aまたは酸化物243bとの界面と概略一致して配置されることが好ましい。例えば、絶縁体222の底面を基準としたとき、酸化物230bと酸化物243aまたは酸化物243bとの界面の高さと、酸化物230cと酸化物230dの界面の高さの差が、酸化物230cの膜厚以下であることが好ましく、酸化物230cの膜厚の半分以下であることがより好ましい。
 上記構成にすることで、トランジスタにおいて、VHなどの欠陥や不純物の影響を低減して、チャネルを酸化物230cに形成することができる。これにより、トランジスタに良好な電気特性を付与することができる。さらに、トランジスタ特性のばらつきが少なく、信頼性が良好な半導体装置を提供することができる。
 また、酸化物230bと酸化物230cの界面、およびその近傍における不純物が、低減または除去されていることが好ましい。特に、アルミニウム、シリコンなどの不純物は、酸化物230cおよび酸化物230bの結晶性またはc軸配向性の向上を阻害するため、低減または除去されていることが好ましい。例えば、酸化物230bと酸化物230cの界面、およびその近傍における、アルミニウム原子の濃度は、2.0原子%以下が好ましく、1.5原子%以下がより好ましく、1.0原子%以下がさらに好ましい。
 なお、アルミニウム、シリコンなどの不純物により結晶性またはc軸配向性の向上が阻害され、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)となった金属酸化物の領域を、非CAAC領域と呼ぶ場合がある。非CAAC領域ではVHが多量に形成されやすい。よって、非CAAC領域がチャネル形成領域に形成されると、トランジスタがノーマリーオン化しやすくなる場合がある。以上より、チャネル形成領域において、非CAAC領域は、縮小または除去されていることが好ましい。
 これに対して、CAAC構造を有する酸化物230bおよび酸化物230cにおいては、緻密な結晶構造が形成されているので、VHは安定に存在しにくくなる。さらに、後述する加酸素化処理において、過剰酸素を酸化物230bおよび酸化物230cに供給することで、VH→V+H、V+O→nullという反応を進めることができる。これにより、酸化物230bおよび酸化物230c中のVHを低減し、さらにVも低減することができる。このように、酸化物230bおよび酸化物230cがCAAC構造を有することで、トランジスタのノーマリーオン化を抑制することができる。
 なお、図2では、導電体260等を埋め込む開口の側面が、酸化物230bの溝部も含めて、酸化物230bの被形成面に対して概略垂直である構成について示したが、本発明の一態様はこれに限られるものではない。当該開口の底部が緩やかな曲面を有する、U字型の形状となってもよい。
 ここで、酸化物230cにおいて、CAAC構造が有する結晶のc軸は、酸化物230cの被形成面または上面に概略垂直な方向を向いていることが好ましい。よって、上記開口の底面および側面に対して概略平行になるように結晶の層が伸長した領域を有する。なお、酸化物230dも酸化物230cと同様の結晶構造を有するとより好ましい。
 また、上記溝部内の酸化物230cのCAAC構造が有する結晶のa−b面と、酸化物230bのCAAC構造が有する結晶のa−b面のなす角は、60度以下であることが好ましく、45度以下であることがより好ましく、30度以下であることがさらに好ましい。このように、上記溝部内の酸化物230cのCAAC構造が有する結晶のa−b面と、酸化物230bのCAAC構造が有する結晶のa−b面のなす角を小さくすることで、当該溝部において、酸化物230cの結晶性を高くすることができる。
 なお、非CAAC領域からなる酸化物は、酸化物230b、酸化物243a、酸化物230c、および酸化物230dに囲まれるように形成される場合に限られず、酸化物230bと酸化物230cに挟まれるように形成される場合もある。
 また、図1Cに示すように、トランジスタ200のチャネル幅方向の断面視において、酸化物230bの側面と酸化物230bの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい(以下、ラウンド状ともいう。)。
 上記湾曲面での曲率半径は、0nmより大きく、導電体242aまたは導電体242bと重なる領域の酸化物230bの膜厚より小さい、または、酸化物230bの上面の、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、0nmより大きく20nm以下、好ましくは1nm以上15nm以下、さらに好ましくは2nm以上10nm以下とする。このような形状にすることで、後の工程で形成する絶縁体250および導電体260の、当該溝部への被覆性を高めることができる。また、酸化物230bの上面の、上記湾曲面を有さない領域の長さの減少を防ぎ、トランジスタ200のオン電流、移動度の低下を抑制することができる。したがって、良好な電気特性を有する半導体装置を提供することができる。
 なお、酸化物230cは、トランジスタ200毎に設けてもよい。つまり、トランジスタ200の酸化物230cと、当該トランジスタ200に隣接するトランジスタ200の酸化物230cと、は、接しなくてもよい。また、トランジスタ200の酸化物230cと、当該トランジスタ200に隣接するトランジスタ200の酸化物230cと、を、離隔してもよい。別言すると、酸化物230cが、トランジスタ200と、当該トランジスタ200に隣接するトランジスタ200との間に配置されない構成としてもよい。
 複数のトランジスタ200がチャネル幅方向に配置されている半導体装置において、上記構成にすることで、トランジスタ200に酸化物230cがそれぞれ独立して設けられる。よって、トランジスタ200と、当該トランジスタ200に隣接するトランジスタ200との間に、寄生トランジスタが生じるのを抑制し、導電体260に沿ったリークパスが生じるのを抑制することができる。したがって、良好な電気特性を有し、かつ、微細化または高集積化が可能な半導体装置を提供することができる。
 例えば、トランジスタ200のチャネル幅方向において、互いに向かい合う、トランジスタ200の酸化物230cの側端部と、当該トランジスタ200に隣接するトランジスタ200の酸化物230cの側端部との距離をLとして表すと、Lを0nmよりも大きくする。また、トランジスタ200のチャネル幅方向において、互いに向かい合う、トランジスタ200の酸化物230aの側端部と、当該トランジスタ200に隣接するトランジスタ200の酸化物230aの側端部との距離をLとして表すと、Lに対するLの比(L/L)の値は、好ましくは0より大きく1未満、より好ましくは0.1以上0.9以下、さらに好ましくは0.2以上0.8以下である。なお、Lは、互いに向かい合う、トランジスタ200の酸化物230bの側端部と、当該トランジスタ200に隣接するトランジスタ200の酸化物230bの側端部との距離であってもよい。
 上記のLに対するLの比(L/L)を小さくすることで、酸化物230cが、トランジスタ200と、当該トランジスタ200に隣接するトランジスタ200との間に配置されない領域の位置ずれが生じても、トランジスタ200の酸化物230cと、当該トランジスタ200に隣接するトランジスタ200の酸化物230cと、を、離隔することができる。
 また、上記のLに対するLの比(L/L)を大きくすることで、トランジスタ200と、当該トランジスタ200に隣接するトランジスタ200との間隔を狭めても、最小加工寸法の幅を確保することができ、半導体装置のさらなる微細化または高集積化を図ることができる。
 なお、導電体260、絶縁体250のそれぞれは、隣接するトランジスタ200間で共通して用いられてもよい。つまり、トランジスタ200の導電体260は、当該トランジスタ200に隣接するトランジスタ200の導電体260と連続して設けられた領域を有する。また、トランジスタ200の絶縁体250は、当該トランジスタ200に隣接するトランジスタ200の絶縁体250と連続して設けられた領域を有する。
 また、上記構成とすることで、酸化物230dは、トランジスタ200と、当該トランジスタ200に隣接するトランジスタ200との間に、絶縁体224に接する領域を有する。なお、トランジスタ200の酸化物230dは、当該トランジスタ200に隣接するトランジスタ200の酸化物230dと、離隔する構成にしてもよい。このとき、絶縁体250は、トランジスタ200と、当該トランジスタ200に隣接するトランジスタ200との間に、絶縁体224に接する領域を有する。
 絶縁体211、絶縁体212、絶縁体214、絶縁体254、絶縁体282、絶縁体283、絶縁体284、および絶縁体286は、水、水素などの不純物が、基板側から、または、トランジスタ200の上方からトランジスタ200に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体211、絶縁体212、絶縁体214、絶縁体254、絶縁体282、絶縁体283、絶縁体284、および絶縁体286は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(NO、NO、NOなど)、銅原子などの不純物の拡散を抑制する機能を有する(上記不純物が透過しにくい)絶縁性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する(上記酸素が透過しにくい)絶縁性材料を用いることが好ましい。
 なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能(透過性が低いともいう)とする。または、対応する物質を、捕獲、および固着する(ゲッタリングともいう)機能とする。
 例えば、絶縁体211、絶縁体212、絶縁体283、および絶縁体284として、窒化シリコンなどを用い、絶縁体214、絶縁体254、および絶縁体282として、酸化アルミニウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体211、絶縁体212、および絶縁体214を介して、基板側からトランジスタ200側に拡散するのを抑制することができる。または、絶縁体224などに含まれる酸素が、絶縁体211、絶縁体212、および絶縁体214を介して、基板側に拡散するのを抑制することができる。この様に、トランジスタ200を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体211、絶縁体212、絶縁体214、絶縁体254、絶縁体282、絶縁体283、および絶縁体284で取り囲む構造とすることが好ましい。
 また、絶縁体211、絶縁体284、および絶縁体286の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体211、絶縁体284、および絶縁体286の抵抗率を概略1×1013Ωcmとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体211、絶縁体284、および絶縁体286が、導電体205、導電体242a、導電体242b、導電体260、導電体246a、または導電体246bのチャージアップを緩和することができる場合がある。絶縁体211、絶縁体284、および絶縁体286の抵抗率は、好ましくは、1×1010Ωcm以上1×1015Ωcm以下とする。
 なお、絶縁体211または絶縁体212は、必ずしも設けなくてもよく、絶縁体283または絶縁体284は、必ずしも設けなくてもよい。例えば、絶縁体212、および絶縁体284を、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いてCVD法により成膜する場合である。
 また、絶縁体216、および絶縁体280は、絶縁体214よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体216、および絶縁体280として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
 導電体205は、第2のゲート電極として機能する場合がある。その場合、導電体205に印加する電位を、導電体260に印加する電位と、連動させず、独立して変化させることで、トランジスタ200のしきい値電圧(Vth)を制御することができる。特に、導電体205に負の電位を印加することにより、トランジスタ200のVthをより大きくし、オフ電流を低減することが可能となる。したがって、導電体205に負の電位を印加したほうが、印加しない場合よりも、導電体260に印加する電位が0Vのときのドレイン電流を小さくすることができる。
 導電体205は、酸化物230、および導電体260と、重なるように配置する。また、導電体205は、絶縁体214または絶縁体216に埋め込まれて設けることが好ましい。
 なお、導電体205は、図1Aに示すように、酸化物230の導電体242aおよび導電体242bと重ならない領域の大きさよりも、大きく設けるとよい。特に、図1Cに示すように、導電体205は、酸化物230aおよび酸化物230bのチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物230のチャネル幅方向における側面の外側において、導電体205と、導電体260とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第1のゲート電極として機能する導電体260の電界と、第2のゲート電極として機能する導電体205の電界によって、酸化物230のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第1のゲート、および第2のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、surrounded channel(S−channel)構造とよぶ。
 なお、本明細書等において、S−channel構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するS−channel構造は、Fin型構造およびプレーナ型構造とは異なる。S−channel構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
 また、図1Cに示すように、導電体205は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体205の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体205は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体205を複数のトランジスタで共有する構成にしてもよい。
 なお、トランジスタ200では、導電体205は、導電体205aと導電体205bとを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体205は、単層、または3層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
 ここで、導電体205aは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(NO、NO、NOなど)、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
 導電体205aに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体205bが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体205aとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体205aは、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムと、チタンまたは窒化チタンとの積層としてもよい。
 また、導電体205bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体205bを単層で図示したが、積層構造としてもよく、例えば、チタンまたは窒化チタンと、当該導電性材料との積層としてもよい。
 絶縁体222は、水素(例えば、水素原子、水素分子などの少なくとも一)の拡散を抑制する機能を有することが好ましい。また、絶縁体222は、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有することが好ましい。例えば、絶縁体222は、絶縁体224よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
 絶縁体222は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。このような材料を用いて絶縁体222を形成した場合、絶縁体222は、酸化物230から基板側への酸素の放出や、トランジスタ200の周辺部から酸化物230への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体222を設けることで、水素等の不純物が、トランジスタ200の内側へ拡散することを抑制し、酸化物230中の酸素欠損の生成を抑制することができる。また、導電体205が、絶縁体224や、酸化物230が有する酸素と反応することを抑制することができる。
 または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体222は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
 また、絶縁体222は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO)、(Ba,Sr)TiO(BST)などのいわゆるhigh−k材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にhigh−k材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
 酸化物230と接する絶縁体224は、加熱により酸素を脱離することが好ましい。例えば、絶縁体224は、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物230に接して設けることにより、酸化物230中の酸素欠損を低減し、トランジスタ200の信頼性を向上させることができる。
 絶縁体224として、具体的には、加熱により一部の酸素が脱離する酸化物材料、別言すると、過剰酸素領域を有する絶縁体材料を用いることが好ましい。加熱により酸素を脱離する酸化膜とは、TDS(Thermal Desorption Spectroscopy)分析にて、酸素分子の脱離量が1.0×1018molecules/cm以上、好ましくは1.0×1019molecules/cm以上、さらに好ましくは2.0×1019molecules/cm以上、または3.0×1020molecules/cm以上である酸化膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、または100℃以上400℃以下の範囲が好ましい。
 また、上記過剰酸素領域を有する絶縁体と、酸化物230と、を接して加熱処理、マイクロ波処理、またはRF処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物230中の水、または水素を除去することができる。例えば、酸化物230において、酸素欠損に水素が入った欠陥(VH)の結合が切断される反応が起きる、別言すると「VH→V+H」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してHOとして、酸化物230、または酸化物230近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体242aまたは導電体242bに拡散または捕獲(ゲッタリングともいう)される場合がある。
 上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にRFを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にRFを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物230、または酸化物230近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を133Pa以上、好ましくは200Pa以上、さらに好ましくは400Pa以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比(O/(O+Ar))が50%以下、好ましくは10%以上30%以下で行うとよい。
 また、トランジスタ200の作製工程中において、酸化物230の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、100℃以上450℃以下、より好ましくは350℃以上400℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを10ppm以上、1%以上、もしくは10%以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物230に酸素を供給して、酸素欠損の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを10ppm以上、1%以上、または10%以上含む雰囲気で行ってもよい。または、酸化性ガスを10ppm以上、1%以上、または10%以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
 なお、酸化物230に加酸素化処理を行うことで、酸化物230中の酸素欠損を、供給された酸素により修復させる、別言すると「V+O→null」という反応を促進させることができる。さらに、酸化物230中に残存した水素に供給された酸素が反応することで、当該水素をHOとして除去する(脱水化する)ことができる。これにより、酸化物230中に残存していた水素が酸素欠損に再結合してVHが形成されるのを抑制することができる。
 なお、絶縁体222、および絶縁体224が、2層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
 酸化物243aおよび酸化物243bを、酸化物230b上に設けてもよい。
 酸化物243aおよび酸化物243bは、酸素の透過を抑制する機能を有することが好ましい。ソース電極やドレイン電極として機能する導電体242a(導電体242b)と酸化物230bとの間に酸素の透過を抑制する機能を有する酸化物243a(酸化物243b)を配置することで、導電体242a(導電体242b)と、酸化物230bとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ200の電気特性およびトランジスタ200の信頼性を向上させることができる。なお、導電体242a(導電体242b)と酸化物230bの間の電気抵抗を十分低減できる場合、酸化物243a(酸化物243b)を設けない構成にしてもよい。
 酸化物243aおよび酸化物243bとして、元素Mを有する金属酸化物を用いてもよい。特に、元素Mは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物243aおよび酸化物243bは、酸化物230bよりも元素Mの濃度が高いことが好ましい。また、酸化物243aおよび酸化物243bとして、酸化ガリウムを用いてもよい。また、酸化物243aおよび酸化物243bとして、In−M−Zn酸化物等の金属酸化物を用いてもよい。具体的には、酸化物243aおよび酸化物243bに用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物230bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物243aおよび酸化物243bの膜厚は、0.5nm以上5nm以下が好ましく、より好ましくは1nm以上3nm以下、さらに好ましくは1nm以上2nm以下である。また、酸化物243aおよび酸化物243bは、結晶性を有すると好ましい。酸化物243aおよび酸化物243bが結晶性を有する場合、酸化物230中の酸素の放出を好適に抑制することが出来る。例えば、酸化物243aおよび酸化物243bとしては、六方晶などの結晶構造であれば、酸化物230中の酸素の放出を抑制できる場合がある。
 導電体242aは酸化物243a上に設けられ、導電体242bは酸化物243b上に設けられる。導電体242aおよび導電体242bは、それぞれトランジスタ200のソース電極またはドレイン電極として機能する。
 導電体242a、および導電体242bとしては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
 導電体242aの側面と導電体242aの上面との間、および、導電体242bの側面と導電体242bの上面との間のそれぞれに、湾曲面を有する場合がある。つまり、側面の端部と上面の端部は、湾曲している場合がある。湾曲面は、例えば、導電体242aおよび導電体242bの端部において、曲率半径が、3nm以上10nm以下、好ましくは、5nm以上6nm以下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
 なお、酸化物243a(酸化物243b)を設けない場合、導電体242a(導電体242b)と、酸化物230bまたは酸化物230cとが接することで、酸化物230bまたは酸化物230c中の酸素が導電体242a(導電体242b)へ拡散し、導電体242a(導電体242b)が酸化することがある。導電体242aおよび導電体242bが酸化することで、導電体242aおよび導電体242bの導電率が低下する蓋然性が高い。なお、酸化物230bまたは酸化物230c中の酸素が導電体242aおよび導電体242bへ拡散することを、導電体242aおよび導電体242bが酸化物230bまたは酸化物230c中の酸素を吸収する、と言い換えることができる。
 また、酸化物230bまたは酸化物230c中の酸素が導電体242aおよび導電体242bへ拡散することで、導電体242aと酸化物230bとの間、および、導電体242bと酸化物230bとの間、または、導電体242aと酸化物230cとの間、および、導電体242bと酸化物230cとの間に層が形成される場合がある。当該層は、導電体242aまたは導電体242bよりも酸素を多く含むため、当該層は絶縁性を有すると推定される。このとき、導電体242aまたは導電体242bと、当該層と、酸化物230bまたは酸化物230cとの3層構造は、金属−絶縁体−半導体からなる3層構造とみなすことができ、MIS(Metal−Insulator−Semiconductor)構造、またはMIS構造を主としたダイオード接合構造とみることができる。
 なお、酸化物230b、酸化物230cなどに含まれる水素が、導電体242aまたは導電体242bに拡散する場合がある。特に、導電体242aおよび導電体242bに、タンタルを含む窒化物を用いることで、酸化物230b、酸化物230cなどに含まれる水素は、導電体242aまたは導電体242bに拡散しやすく、拡散した水素は、導電体242aまたは導電体242bが有する窒素と結合することがある。つまり、酸化物230b、酸化物230cなどに含まれる水素は、導電体242aまたは導電体242bに吸い取られる場合がある。
 層244a(層244b)は、酸化物230aの側面、酸化物230bの側面、酸化物243a(酸化物243b)の側面、および導電体242a(導電体242b)の側面と接する。
 層244aおよび層244bは、酸素の拡散を抑制する機能を有する場合がある。上記構成にすることで、絶縁体280に含まれる酸素が、導電体242aまたは導電体242bと重なる領域の酸化物230bおよび酸化物230aの側面から混入するのを抑制することができる。これにより、導電体242aまたは導電体242bと重なる領域の、酸化物230bの側面およびその近傍、ならびに酸化物230aの側面およびその近傍のn型を維持することができる。
 このように、ソース電極、およびドレイン電極として機能する導電体242aまたは導電体242bと重なる酸化物230aの側面および酸化物230bの側面をn型にすることで、トランジスタ200のオン電流を大きくすることができる。
 層244aおよび層244bは、酸化物230aおよび酸化物230bのエッチング時に、一部が除去される膜(導電層242Bなど)の主成分である元素の一種または複数種と、酸素と、を有する。例えば、導電層242Bとして、タンタルを含む窒化物を用いる場合、層244aおよび層244bは、タンタルと、酸素と、を有する場合がある。また、例えば、導電層242Bとして、チタンを含む窒化物を用いる場合、層244aおよび層244bは、チタンと、酸素と、を有する場合がある。タンタルを含む酸化物、チタンを含む酸化物など、金属元素を含む酸化物は、酸素の拡散を抑制する機能を有するため好ましい。
 また、層244aおよび層244bの膜厚は、0.1nm以上3.0nm以下、好ましくは0.2nm以上2.0nm以下、さらに好ましくは0.5nm以上1.5nm以下である。
 絶縁体254は、層244a(層244b)を介して、酸化物230aの側面、酸化物230bの側面、酸化物243a(酸化物243b)の側面、導電体242a(導電体242b)の側面、および導電体242a(導電体242b)の上面を覆って設けられる。
 絶縁体254は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体254は、絶縁体280よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体254としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。
 また、絶縁体254は、バイアススパッタリング法によって、酸素を含む雰囲気にて酸化アルミニウム、または酸化ハフニウムを成膜することが好ましい。バイアススパッタリング法とは、基板にRF電力を印加しながらスパッタリングする方法である。基板にRF電力を印加することで、基板の電位はプラズマ電位に対して負電位(バイアス電位と言う。)となり、プラズマ中の+イオンは、このバイアス電位に加速されて基板に注入される。バイアス電位は、基板に印加するRF電力の大きさによって制御することができる。従って、バイアススパッタリング法によって、酸素を含む雰囲気にて酸化アルミニウム、または酸化ハフニウムを成膜することで絶縁体224に酸素を注入することができる。
 なお、バイアススパッタリング法では、基板に印加するRF電力の大きさによって、絶縁体254の下地となる絶縁体224へ注入する酸素量を制御することができる。たとえば、RF電力としては、0.31W/cm以上、好ましくは0.62W/cm以上、さらに好ましくは1.86W/cm以上のバイアスを基板に印加すればよい。つまり、絶縁体254を成膜する際のRF電力によって、トランジスタの特性に適する酸素量を変化させて注入することができる。また、トランジスタの信頼性向上に適する酸素量を注入することができる。また、RFの周波数は、10MHz以上が好ましい。代表的には、13.56MHzである。RFの周波数が高いほど基板へ与えるダメージを小さくすることができる。したがって、基板に印加するRF電力を調整することで、絶縁体224に注入する酸素量を制御できるので、絶縁体224に注入する酸素量を最適化できる。
 以上のように、絶縁体254は、下地となる膜へ酸素を注入する機能を有するが、絶縁体254自体は、酸素の透過を抑制する機能を有する。従って、のちの工程で絶縁体254上に絶縁体280を形成し、絶縁体280から酸素を拡散させたときに、絶縁体280から、酸化物230a、酸化物230b、酸化物層243B、および導電層242Bに、酸素が直接拡散するのを防ぐことができる。
 上記のような絶縁体254、および層244a(層244b)を設けることで、酸化物230a、酸化物230b、酸化物243a(酸化物243b)、および導電体242a(導電体242b)を、絶縁体280から離隔することができる。よって、酸化物230a、酸化物230b、酸化物243a、酸化物243b、導電体242a、および導電体242bに、絶縁体280から酸素が直接拡散するのを抑制することができる。これにより、酸化物230のソース領域およびドレイン領域に過剰な酸素が供給されて、ソース領域およびドレイン領域のキャリア濃度が低減するのを防ぐことができる。また、導電体242aおよび導電体242bが過剰に酸化されて抵抗率が増大し、オン電流が低減するのを抑制することができる。
 絶縁体250は、酸化物230dの少なくとも一部に接して配置することが好ましい。絶縁体250は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
 絶縁体250は、絶縁体224と同様に、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体250として、酸化物230dの少なくとも一部に接して設けることにより、酸化物230のチャネル形成領域に効果的に酸素を供給し、酸化物230のチャネル形成領域の酸素欠損を低減することができる。したがって、電気特性の変動が抑制され、安定した電気特性を実現するとともに、信頼性を向上させたトランジスタを提供することができる。また、絶縁体224と同様に、絶縁体250中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体250の膜厚は、1nm以上20nm以下とするのが好ましい。
 なお、図1Bおよび図1Cでは、絶縁体250を単層で図示したが、2層以上の積層構造としてもよい。絶縁体250を2層の積層構造とする場合、絶縁体250の下層は、加熱により酸素が放出される絶縁体を用いて形成し、絶縁体250の上層は、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体250の下層に含まれる酸素が、導電体260へ拡散するのを抑制することができる。つまり、酸化物230へ供給する酸素量の減少を抑制することができる。また、絶縁体250の下層に含まれる酸素による導電体260の酸化を抑制することができる。例えば、絶縁体250の下層は、上述した絶縁体250に用いることができる材料を用いて設け、絶縁体250の上層は、絶縁体222と同様の材料を用いて設けることができる。
 なお、絶縁体250の下層に酸化シリコンや酸化窒化シリコンなどを用いる場合、絶縁体250の上層は、比誘電率が高いhigh−k材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体250の下層と絶縁体250の上層との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚(EOT)の薄膜化が可能となる。
 絶縁体250の上層として、具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、マグネシウムなどから選ばれた一種、もしくは二種以上が含まれた金属酸化物、または酸化物230として用いることができる金属酸化物を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることが好ましい。
 絶縁体250を2層の積層構造とすることで、絶縁体250の物理的な厚みにより、導電体260と、酸化物230との間の距離を保つことで、導電体260と酸化物230との間のリーク電流を抑制することができる。また、導電体260と酸化物230との間の物理的な距離、および導電体260から酸化物230へかかる電界強度を、容易に適宜調整することができる。
 また、絶縁体250と導電体260との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体250から導電体260への酸素の拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体250から導電体260への酸素の拡散が抑制される。つまり、酸化物230へ供給する酸素量の減少を抑制することができる。また、絶縁体250の酸素による導電体260の酸化を抑制することができる。
 なお、上記金属酸化物は、第1のゲート電極の一部としての機能を有することが好ましい。例えば、酸化物230として用いることができる金属酸化物を、上記金属酸化物として用いることができる。その場合、導電体260aをスパッタリング法で成膜することで、上記金属酸化物の電気抵抗値を低下させて導電体とすることができる。これをOC(Oxide Conductor)電極と呼ぶことができる。
 上記金属酸化物を有することで、導電体260からの電界の影響を弱めることなく、トランジスタ200のオン電流の向上を図ることができる。
 導電体260は、導電体260aと、導電体260aの上に配置された導電体260bと、を有することが好ましい。例えば、導電体260aは、導電体260bの底面および側面を包むように配置されることが好ましい。また、図1Bおよび図1Cに示すように、導電体260の上面は、絶縁体250の上面、酸化物230dの上面、および酸化物230cの上面と略一致して配置される。なお、図1Bおよび図1Cでは、導電体260は、導電体260aと導電体260bの2層構造として示しているが、単層構造でもよいし、3層以上の積層構造であってもよい。
 導電体260aは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
 また、導電体260aが酸素の拡散を抑制する機能を持つことにより、絶縁体250に含まれる酸素により、導電体260bが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
 また、導電体260は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体260bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体260bは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
 また、トランジスタ200では、導電体260は、絶縁体280などに形成されている開口を埋めるように自己整合的に形成される。導電体260をこのように形成することにより、導電体242aと導電体242bとの間の領域に、導電体260を位置合わせすることなく確実に配置することができる。
 また、図1Cに示すように、トランジスタ200のチャネル幅方向において、導電体260の、導電体260と酸化物230bとが重ならない領域の底面は、酸化物230bの底面より低いことが好ましい。ゲート電極として機能する導電体260が、絶縁体250などを介して、酸化物230bのチャネル形成領域の側面および上面を覆う構成とすることで、導電体260の電界を酸化物230bのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ200のオン電流を増大させ、周波数特性を向上させることができる。絶縁体222の底面を基準としたとき、酸化物230aおよび酸化物230bと、導電体260とが、重ならない領域における導電体260の底面の高さと、酸化物230bの底面の高さと、の差は、0nm以上100nm以下、好ましくは、3nm以上50nm以下、より好ましくは、5nm以上20nm以下とする。
 絶縁体280は、絶縁体254上に設けられる。また、絶縁体280の上面は、平坦化されていてもよい。
 層間膜として機能する絶縁体280は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体280は、例えば、絶縁体216と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
 また、絶縁体280中の水、水素などの不純物濃度は低減されていることが好ましい。また、絶縁体280は、水素濃度が低く、過剰酸素領域または過剰酸素を有することが好ましく、例えば、絶縁体216と同様の材料を用いて設けてもよい。また、絶縁体280は、上記の材料が積層された構造でもよく、例えば、スパッタリング法で成膜した酸化シリコンと、その上に積層された化学気相成長(CVD:Chemical Vapor Deposition)法で成膜された酸化窒化シリコンの積層構造とすればよい。また、さらに上に窒化シリコンを積層してもよい。
 絶縁体282または絶縁体283は、水、水素などの不純物が、上方から絶縁体280に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。また、絶縁体282または絶縁体283は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体282および絶縁体283としては、例えば、酸化アルミニウム、窒化シリコン、窒化酸化シリコンなどの絶縁体を用いればよい。例えば、絶縁体282として、酸素に対してブロッキング性が高い酸化アルミニウムを用い、絶縁体283として、水素に対してブロッキング性が高い窒化シリコンを用いればよい。
 導電体240aおよび導電体240bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。
 また、導電体240aおよび導電体240bのそれぞれは積層構造としてもよい。導電体240aおよび導電体240bのそれぞれを積層構造とする場合、絶縁体284、絶縁体283、絶縁体282、絶縁体280、および絶縁体254と接する導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。また、絶縁体284より上層に含まれる水、水素などの不純物が、導電体240aおよび導電体240bを通じて酸化物230に混入するのを抑制することができる。
 絶縁体241aおよび絶縁体241bとしては、例えば、窒化シリコン、酸化アルミニウム、窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体241aおよび絶縁体241bは、絶縁体254に接して設けられるので、絶縁体280などに含まれる水、水素などの不純物が、導電体240aおよび導電体240bを通じて酸化物230に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体280に含まれる酸素が導電体240aおよび導電体240bに吸収されるのを防ぐことができる。
 また、導電体240aの上面に接して配線として機能する導電体246a、および、導電体240bの上面に接して配線として機能する導電体246bを配置してもよい。導電体246aおよび導電体246bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
 絶縁体286は、導電体246a上、導電体246b上、および絶縁体284上に設けられる。これにより、導電体246aの上面、導電体246aの側面、導電体246bの上面、および導電体246bの側面は、絶縁体286と接し、導電体246aの下面、および導電体246bの下面は、絶縁体284と接する。つまり、導電体246aおよび導電体246bは、絶縁体284、および絶縁体286で包まれる構成とすることができる。この様な構成とすることで、外方からの酸素の透過を抑制し、導電体246aおよび導電体246bの酸化を防止することができる。また、導電体246aおよび導電体246bから、水、水素などの不純物が外部に拡散することを防ぐことができるので好ましい。
<半導体装置の構成材料>
 以下では、半導体装置に用いることができる構成材料について説明する。
<<基板>>
 トランジスタ200を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、SOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
<<絶縁体>>
 絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
 例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、high−k材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
 また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
 また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
 また、金属酸化物を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
 また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物230と接する構造とすることで、酸化物230が有する酸素欠損を補償することができる。
<<導電体>>
 導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
 また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
 なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
 特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含む酸化インジウム、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含む酸化インジウム、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
<<金属酸化物>>
 酸化物230として、半導体として機能する金属酸化物(酸化物半導体)を用いることが好ましい。以下では、本発明に係る酸化物230に適用可能な金属酸化物について説明する。
 金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
 なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。
<結晶構造の分類>
 まず、酸化物半導体における、結晶構造の分類について、図3Aを用いて説明を行う。図3Aは、酸化物半導体、代表的にはIGZO(Inと、Gaと、Znと、を含む金属酸化物)の結晶構造の分類を説明する図である。
 図3Aに示すように、酸化物半導体は、大きく分けて「Amorphous(無定形)」と、「Crystalline(結晶性)」と、「Crystal(結晶)」と、に分類される。また、「Amorphous」の中には、completely amorphousが含まれる。また、「Crystalline」の中には、CAAC(c−axis−aligned crystalline)、nc(nanocrystalline)、及びCAC(cloud−aligned composite)が含まれる(excluding single crystal and poly crystal)。なお、「Crystalline」の分類には、single crystal、poly crystal、及びcompletely amorphousは除かれる。また、「Crystal」の中には、single crystal、及びpoly crystalが含まれる。
 なお、図3Aに示す太枠内の構造は、「Amorphous(無定形)」と、「Crystal(結晶)」との間の中間状態であり、新しい境界領域(New crystalline phase)に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Amorphous(無定形)」や、「Crystal(結晶)」とは全く異なる構造と言い換えることができる。
 なお、膜または基板の結晶構造は、X線回折(XRD:X−Ray Diffraction)スペクトルを用いて評価することができる。ここで、「Crystalline」に分類されるCAAC−IGZO膜のGIXD(Grazing−Incidence XRD)測定で得られるXRDスペクトルを図3Bに示す。なお、GIXD法は、薄膜法またはSeemann−Bohlin法ともいう。以降、図3Bに示すGIXD測定で得られるXRDスペクトルを、単にXRDスペクトルと記す。なお、図3Bに示すCAAC−IGZO膜の組成は、In:Ga:Zn=4:2:3[原子数比]近傍である。また、図3Bに示すCAAC−IGZO膜の厚さは、500nmである。
 図3Bに示すように、CAAC−IGZO膜のXRDスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、CAAC−IGZO膜のXRDスペクトルでは、2θ=31°近傍に、c軸配向を示すピークが検出される。なお、図3Bに示すように、2θ=31°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
 また、膜または基板の結晶構造は、極微電子線回折法(NBED:Nano Beam Electron Diffraction)によって観察される回折パターン(極微電子線回折パターンともいう。)にて評価することができる。CAAC−IGZO膜の回折パターンを、図3Cに示す。図3Cは、電子線を基板に対して平行に入射するNBEDによって観察される回折パターンである。なお、図3Cに示すCAAC−IGZO膜の組成は、In:Ga:Zn=4:2:3[原子数比]近傍である。また、極微電子線回折法では、プローブ径を1nmとして電子線回折が行われる。
 図3Cに示すように、CAAC−IGZO膜の回折パターンでは、c軸配向を示す複数のスポットが観察される。
<<酸化物半導体の構造>>
 なお、酸化物半導体は、結晶構造に着目した場合、図3Aとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のCAAC−OS、及びnc−OSがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)、非晶質酸化物半導体、などが含まれる。
 ここで、上述のCAAC−OS、nc−OS、及びa−like OSの詳細について、説明を行う。
[CAAC−OS]
 CAAC−OSは、複数の結晶領域を有し、当該複数の結晶領域はc軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、CAAC−OS膜の厚さ方向、CAAC−OS膜の被形成面の法線方向、またはCAAC−OS膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、CAAC−OSは、a−b面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、CAAC−OSは、c軸配向し、a−b面方向には明らかな配向をしていない酸化物半導体である。
 なお、上記複数の結晶領域のそれぞれは、1つまたは複数の微小な結晶(最大径が10nm未満である結晶)で構成される。結晶領域が1つの微小な結晶で構成されている場合、当該結晶領域の最大径は10nm未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十nm程度となる場合がある。
 また、In−M−Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種)において、CAAC−OSは、インジウム(In)、及び酸素を有する層(以下、In層)と、元素M、亜鉛(Zn)、及び酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能である。よって、(M,Zn)層にはインジウムが含まれる場合がある。また、In層には元素Mが含まれる場合がある。なお、In層にはZnが含まれる場合もある。当該層状構造は、例えば、高分解能TEM像において、格子像として観察される。
 CAAC−OS膜に対し、例えば、XRD装置を用いて構造解析を行うと、θ/2θスキャンを用いたOut−of−plane XRD測定では、c軸配向を示すピークが2θ=31°またはその近傍に検出される。なお、c軸配向を示すピークの位置(2θの値)は、CAAC−OSを構成する金属元素の種類、組成などにより変動する場合がある。
 また、例えば、CAAC−OS膜の電子線回折パターンにおいて、複数の輝点(スポット)が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット(ダイレクトスポットともいう。)を対称中心として、点対称の位置に観測される。
 上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、CAAC−OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリー)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC−OSが、a−b面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
 なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶(polycrystal)と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないCAAC−OSは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、CAAC−OSを構成するには、Znを有する構成が好ましい。例えば、In−Zn酸化物、及びIn−Ga−Zn酸化物は、酸化インジウムよりも結晶粒界の発生を抑制できるため好適である。
 CAAC−OSは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、CAAC−OSは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。従って、CAAC−OSを有する酸化物半導体は、物理的性質が安定する。そのため、CAAC−OSを有する酸化物半導体は熱に強く、信頼性が高い。また、CAAC−OSは、製造工程における高い温度(所謂サーマルバジェット)に対しても安定である。したがって、OSトランジスタにCAAC−OSを用いると、製造工程の自由度を広げることが可能となる。
[nc−OS]
 nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。別言すると、nc−OSは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、1nm以上10nm以下、特に1nm以上3nm以下であることから、当該微小な結晶をナノ結晶ともいう。また、nc−OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。例えば、nc−OS膜に対し、XRD装置を用いて構造解析を行うと、θ/2θスキャンを用いたOut−of−plane XRD測定では、結晶性を示すピークが検出されない。また、nc−OS膜に対し、ナノ結晶よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子線回折(制限視野電子線回折ともいう。)を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径(例えば1nm以上30nm以下)の電子線を用いる電子線回折(ナノビーム電子線回折ともいう。)を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
[a−like OS]
 a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a−like OSは、鬆又は低密度領域を有する。即ち、a−like OSは、nc−OS及びCAAC−OSと比べて、結晶性が低い。また、a−like OSは、nc−OS及びCAAC−OSと比べて、膜中の水素濃度が高い。
<<酸化物半導体の構成>>
 次に、上述のCAC−OSの詳細について、説明を行う。なお、CAC−OSは材料構成に関する。
[CAC−OS]
 CAC−OSとは、例えば、金属酸化物を構成する元素が、0.5nm以上10nm以下、好ましくは、1nm以上3nm以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、0.5nm以上10nm以下、好ましくは、1nm以上3nm以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
 さらに、CAC−OSとは、第1の領域と、第2の領域と、に材料が分離することでモザイク状となり、当該第1の領域が、膜中に分布した構成(以下、クラウド状ともいう。)である。つまり、CAC−OSは、当該第1の領域と、当該第2の領域とが、混合している構成を有する複合金属酸化物である。
 ここで、In−Ga−Zn酸化物におけるCAC−OSを構成する金属元素に対するIn、Ga、およびZnの原子数比をそれぞれ、[In]、[Ga]、および[Zn]と表記する。例えば、In−Ga−Zn酸化物におけるCAC−OSにおいて、第1の領域は、[In]が、CAC−OS膜の組成における[In]よりも大きい領域である。また、第2の領域は、[Ga]が、CAC−OS膜の組成における[Ga]よりも大きい領域である。または、例えば、第1の領域は、[In]が、第2の領域における[In]よりも大きく、且つ、[Ga]が、第2の領域における[Ga]よりも小さい領域である。また、第2の領域は、[Ga]が、第1の領域における[Ga]よりも大きく、且つ、[In]が、第1の領域における[In]よりも小さい領域である。
 具体的には、上記第1の領域は、酸化インジウム、インジウム亜鉛酸化物などが主成分である領域である。また、上記第2の領域は、酸化ガリウム、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第1の領域を、Inを主成分とする領域と言い換えることができる。また、上記第2の領域を、Gaを主成分とする領域と言い換えることができる。
 なお、上記第1の領域と、上記第2の領域とは、明確な境界が観察できない場合がある。
 例えば、In−Ga−Zn酸化物におけるCAC−OSでは、エネルギー分散型X線分光法(EDX:Energy Dispersive X−ray spectroscopy)を用いて取得したEDXマッピングにより、Inを主成分とする領域(第1の領域)と、Gaを主成分とする領域(第2の領域)とが、偏在し、混合している構造を有することが確認できる。
 CAC−OSをトランジスタに用いる場合、第1の領域に起因する導電性と、第2の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能(On/Offさせる機能)をCAC−OSに付与することができる。つまり、CAC−OSとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、CAC−OSをトランジスタに用いることで、高いオン電流(Ion)、高い電界効果移動度(μ)、および良好なスイッチング動作を実現することができる。
 酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a−like OS、CAC−OS、nc−OS、CAAC−OSのうち、二種以上を有していてもよい。
<酸化物半導体を有するトランジスタ>
 続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
 上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
 トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は1×1017cm−3以下、好ましくは1×1015cm−3以下、さらに好ましくは1×1013cm−3以下、より好ましくは1×1011cm−3以下、さらに好ましくは1×1010cm−3未満であり、1×10−9cm−3以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。また、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。なお、本明細書等においては、チャネル形成領域の金属酸化物のキャリア濃度が1×1016cm−3以下の場合を実質的に高純度真性として定義する。
 また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
 また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
 また、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、当該酸化物半導体が低抵抗化する場合がある。また、電気特性が変動しやすく、信頼性が悪くなる場合がある。
 チャネル形成領域に酸化物半導体を用いたトランジスタにおいては、チャネル形成領域に低抵抗領域が形成されると、当該低抵抗領域にトランジスタのソース電極とドレイン電極との間のリーク電流(寄生チャネル)が発生しやすい。また、当該寄生チャネルによって、トランジスタのノーマリーオン化、リーク電流の増大、ストレス印加によるしきい値電圧の変動(シフト)など、トランジスタの特性不良が起こりやすくなる。また、トランジスタの加工精度が低いと、当該寄生チャネルがトランジスタ毎にばらつくことで、トランジスタ特性にばらつきが生じてしまう。
 従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
<不純物>
 ここで、酸化物半導体中における各不純物の影響について説明する。
 酸化物半導体に不純物が混入すると、欠陥準位または酸素欠損が形成される場合がある。よって、酸化物半導体のチャネル形成領域に不純物が混入することで、酸化物半導体を用いたトランジスタの電気特性が変動しやすく、信頼性が悪くなる場合がある。また、チャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性(ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性)となりやすい。
 金属酸化物を用いたトランジスタは、金属酸化物中の不純物及び酸素欠損によって、その電気特性が変動し、ノーマリーオン特性となりやすい。また、金属酸化物中に、適量値を超えた過剰な酸素を有した状態で、該トランジスタを駆動した場合、過剰な酸素原子の価数が変化し、該トランジスタの電気特性が変動することで、信頼性が悪くなる場合がある。
 また、酸化物半導体のチャネル形成領域に不純物が存在すると、チャネル形成領域の結晶性が低くなる場合がある、また、チャネル形成領域に接して設けられる酸化物の結晶性が低くなる場合がある。チャネル形成領域の結晶性が低いと、トランジスタの安定性または信頼性が悪化する傾向がある。また、チャネル形成領域に接して設けられる酸化物の結晶性が低いと、界面準位が形成され、トランジスタの安定性または信頼性が悪化する場合がある。
 金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
 酸化物半導体において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる濃度)を、2×1018atoms/cm以下、好ましくは2×1017atoms/cm以下とする。
 また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、SIMSにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、1×1018atoms/cm以下、好ましくは2×1016atoms/cm以下にする。
 また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体層に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、SIMSにより得られる酸化物半導体中の窒素濃度を、5×1019atoms/cm未満、好ましくは5×1018atoms/cm以下、より好ましくは1×1018atoms/cm以下、さらに好ましくは5×1017atoms/cm以下にする。
 また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、SIMSにより得られる水素濃度を、1×1020atoms/cm未満、好ましくは1×1019atoms/cm未満、より好ましくは5×1018atoms/cm未満、さらに好ましくは1×1018atoms/cm未満にする。
 酸素欠損に水素が入った欠陥(VH)は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。また、本明細書等に記載の「キャリア濃度」は、「キャリア密度」と言い換えることができる。
 不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
<<その他の半導体材料>>
 酸化物230に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物230として、バンドギャップを有する半導体材料(ゼロギャップ半導体ではない半導体材料)を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質(原子層物質、2次元材料などともいう。)などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
 ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、2次元電気伝導性が高い。半導体として機能し、かつ、2次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
 層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第16族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、13族カルコゲナイドなどが挙げられる。
 酸化物230として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物230として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン(代表的にはMoS)、セレン化モリブデン(代表的にはMoSe)、モリブデンテルル(代表的にはMoTe)、硫化タングステン(代表的にはWS)、セレン化タングステン(代表的にはWSe)、タングステンテルル(代表的にはWTe)、硫化ハフニウム(代表的にはHfS)、セレン化ハフニウム(代表的にはHfSe)、硫化ジルコニウム(代表的にはZrS)、セレン化ジルコニウム(代表的にはZrSe)などが挙げられる。
<半導体装置の変形例>
 以下では、図4A乃至図4Dを用いて、本発明の一態様である半導体装置の一例について説明する。
 図4Aは半導体装置の上面図を示す。また、図4Bは、図4AにA1−A2の一点鎖線で示す部位に対応する断面図である。また、図4Cは、図4AにA3−A4の一点鎖線で示す部位に対応する断面図である。また、図4Dは、図4AにA5−A6の一点鎖線で示す部位に対応する断面図である。図4Aの上面図では、図の明瞭化のために一部の要素を省いている。
 なお、図4A乃至図4Dに示す半導体装置において、<半導体装置の構成例>に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、半導体装置の構成材料については<半導体装置の構成例>で詳細に説明した材料を用いることができる。
<<半導体装置の変形例1>>
 図4A乃至図4Dに示す半導体装置は、図1A乃至図1Dに示した半導体装置の変形例である。図4A乃至図4Dに示す半導体装置は、図1A乃至図1Dに示した半導体装置とは、絶縁体283、および絶縁体284の形状が異なる。また、絶縁体274、および絶縁体287を有することが異なる。
 図4A乃至図4Dに示す半導体装置では、絶縁体212、絶縁体214、絶縁体216、絶縁体222、絶縁体224、絶縁体254、絶縁体280、および絶縁体282がパターニングされており、絶縁体212、絶縁体214、絶縁体216、絶縁体222、絶縁体224、絶縁体254、絶縁体280、および絶縁体282の側面に接して、絶縁体287が設けられる。また、絶縁体283、および絶縁体284は、絶縁体212、絶縁体214、絶縁体216、絶縁体222、絶縁体224、絶縁体254、絶縁体280、絶縁体282、および絶縁体287を覆う構造になっている。つまり、絶縁体283は、絶縁体282の上面と、絶縁体287の上面および側面と、絶縁体211の上面に接し、絶縁体284は、絶縁体283の上面および側面に接する。これにより、酸化物230などを含む、絶縁体214、絶縁体216、絶縁体222、絶縁体224、絶縁体254、絶縁体280、絶縁体282、および絶縁体287は、絶縁体283および絶縁体284と、絶縁体211とによって、外部から隔離される。別言すると、トランジスタ200は、絶縁体283および絶縁体284と絶縁体211とで封止された領域内に配置される。
 例えば、絶縁体212、絶縁体214、絶縁体287、および絶縁体282を、水素を捕獲および水素を固着する機能を有する材料を用いて形成し、絶縁体211、絶縁体283、および絶縁体284を水素および酸素に対する拡散を抑制する機能を有する材料を用いて形成すると好ましい。代表的には、絶縁体212、絶縁体214、絶縁体287、および絶縁体282としては、酸化アルミニウムを用いることができる。また、代表的には、絶縁体211、絶縁体283、および絶縁体284としては、窒化シリコンを用いることができる。
 上記構成にすることで、上記封止された領域外に含まれる水素が、上記封止された領域内に混入することを抑制することができる。
 また、図4A乃至図4Dに示すトランジスタ200では、絶縁体211、絶縁体283、および絶縁体284を、単層として設ける構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体211、絶縁体283、および絶縁体284のそれぞれを2層以上の積層構造として設ける構成にしてもよい。
 絶縁体274は、層間膜として機能する。絶縁体274は、絶縁体214よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体274は、例えば、絶縁体280と同様の材料を用いて設けることができる。
<半導体装置の作製方法>
 次に、図4A乃至図4Dに示す、本発明の一態様である半導体装置の作製方法を、図5乃至図21を用いて説明する。
 図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14A、図15A、図16A、図17A、図18A、図19A、図20A、および図21Aは上面図を示す。また、図5B、図6B、図7B、図8B、図9B、図10B、図11B、図12B、図13B、図14B、図15B、図16B、図17B、図18B、図19B、図20B、および図21Bはそれぞれ、図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14A、図15A、図16A、図17A、図18A、図19A、図20A、および図21AにA1−A2の一点鎖線で示す部位に対応する断面図であり、トランジスタ200のチャネル長方向の断面図でもある。また、図5C、図6C、図7C、図8C、図9C、図10C、図11C、図12C、図13C、図14C、図15C、図16C、図17C、図18C、図19C、図20C、および図21Cはそれぞれ、図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14A、図15A、図16A、図17A、図18A、図19A、図20A、および図21AにA3−A4の一点鎖線で示す部位に対応する断面図であり、トランジスタ200のチャネル幅方向の断面図でもある。また、図5D、図6D、図7D、図8D、図9D、図10D、図11D、図12D、図13D、図14D、図15D、図16D、図17D、図18D、図19D、図20D、および図21Dはそれぞれ、図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14A、図15A、図16A、図17A、図18A、図19A、図20A、および図21AにA5−A6の一点鎖線で示す部位の断面図である。なお、図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14A、図15A、図16A、図17A、図18A、図19A、図20A、および図21Aの上面図では、図の明瞭化のために一部の要素を省いている。
 まず、基板(図示しない。)を準備し、当該基板上に絶縁体211を成膜する。絶縁体211の成膜は、スパッタリング法、CVD法、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法、パルスレーザ堆積(PLD:Pulsed Laser Deposition)法、ALD法などを用いて行うことができる。
 なお、CVD法は、プラズマを利用するプラズマCVD(PECVD:Plasma Enhanced CVD)法、熱を利用する熱CVD(TCVD:Thermal CVD)法、光を利用する光CVD(Photo CVD)法などに分類できる。さらに用いる原料ガスによって金属CVD(MCVD:Metal CVD)法、有機金属CVD(MOCVD:Metal Organic CVD)法に分けることができる。
 プラズマCVD法は、比較的低温で高品質の膜が得られる。また、熱CVD法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子(トランジスタ、容量素子など)などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱CVD法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱CVD法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
 また、ALD法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ALD(Thermal ALD)法、プラズマ励起されたリアクタントを用いるPEALD(Plasma Enhanced ALD)法などを用いることができる。
 また、ALD法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。PEALD(Plasma Enhanced ALD)法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ALD法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ALD法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、X線光電子分光法(XPS:X−ray Photoelectron Spectroscopy)を用いて行うことができる。
 CVD法およびALD法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ALD法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ALD法は、比較的成膜速度が遅いため、成膜速度の速いCVD法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
 CVD法およびALD法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、CVD法およびALD法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、CVD法およびALD法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
 本実施の形態では、絶縁体211を、CVD法によって窒化シリコンを成膜する。
 次に、絶縁体211上に絶縁体212を成膜する。絶縁体212の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。本実施の形態では、絶縁体212を、スパッタリング法によって窒化シリコンを成膜する。
 このように、絶縁体211、および絶縁体212として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、絶縁体211より下層(図示せず。)の導電体に銅など拡散しやすい金属を用いても、当該金属が絶縁体211、および絶縁体212を介して上方に拡散するのを抑制することができる。また、窒化シリコンのように水、水素などの不純物が透過しにくい絶縁体を用いることにより、絶縁体211より下層に含まれる水、水素などの不純物の拡散を抑制することができる。
 次に、絶縁体212上に絶縁体214を成膜する。絶縁体214の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。本実施の形態では、絶縁体214として、酸化アルミニウムを用いる。
 絶縁体212の水素濃度は、絶縁体211の水素濃度より低く、絶縁体214の水素濃度は、絶縁体212の水素濃度より低いことが好ましい。絶縁体212としてスパッタリング法によって窒化シリコンを成膜することで、CVD法によって窒化シリコンを成膜する絶縁体211よりも水素濃度が低い窒化シリコンを形成することができる。また、絶縁体214を酸化アルミニウムとすることで、絶縁体212よりも水素濃度を低くすることができる。
 この後の工程にて絶縁体214上に、トランジスタ200を形成するが、トランジスタ200に近接する膜は、水素濃度が比較的低いことが好ましく、水素濃度が比較的高い膜は、トランジスタ200から遠隔して配置することが好ましい。
 次に、絶縁体214上に絶縁体216を成膜する。絶縁体216の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。本実施の形態では、絶縁体216として、酸化シリコンまたは酸化窒化シリコンを用いる。また、絶縁体216は、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体216の水素濃度を低減することができる。
 次に、絶縁体216に絶縁体214に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体214は、絶縁体216をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体216に酸化シリコンまたは酸化窒化シリコンを用いた場合は、絶縁体214は窒化シリコン、酸化アルミニウム、酸化ハフニウムを用いるとよい。
 ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ(CCP:Capacitively Coupled Plasma)エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)エッチング装置などを用いることができる。
 開口の形成後に、導電体205aとなる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。または、酸素の透過を抑制する機能を有する導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。該導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。
 本実施の形態では、導電体205aとなる導電膜を多層構造とする。まず、スパッタリング法によって窒化タンタルを成膜し、当該窒化タンタルの上に窒化チタンを積層する。このような金属窒化物を導電体205bの下層に用いることにより、後述する導電体205bとなる導電膜として銅などの拡散しやすい金属を用いても、当該金属が導電体205aから外に拡散するのを防ぐことができる。
 次に、導電体205bとなる導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。本実施の形態では、該導電膜として、銅などの低抵抗導電性材料を成膜する。
 次に、CMP処理を行うことで、導電体205aとなる導電膜、および導電体205bとなる導電膜の一部を除去し、絶縁体216を露出する。その結果、開口部のみに、導電体205aおよび導電体205bが残存する。これにより、上面が平坦な、導電体205を形成することができる(図5A乃至図5D参照。)。なお、当該CMP処理により、絶縁体216の一部が除去される場合がある。
 なお、上記においては、導電体205を絶縁体216の開口に埋め込むように形成したが、本発明の一態様はこれに限られるものではない。例えば、絶縁体214上に導電体205を形成し、導電体205上に絶縁体216を成膜し、絶縁体216にCMP処理を行うことで、絶縁体216の一部を除去し、導電体205の表面を露出させればよい。
 次に、絶縁体216、および導電体205上に絶縁体222を成膜する。絶縁体222として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体222が、水素および水に対するバリア性を有することで、トランジスタ200の周辺に設けられた構造体に含まれる水素、および水が、絶縁体222を通じてトランジスタ200の内側へ拡散することが抑制され、酸化物230中の酸素欠損の生成を抑制することができる。
 絶縁体222の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。
 続いて、加熱処理を行うと好ましい。加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下、さらに好ましくは320℃以上450℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを10ppm以上、1%以上、もしくは10%以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを20%程度にすればよい。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上、または10%以上含む雰囲気で加熱処理を行ってもよい。
 また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が1ppb以下、好ましくは0.1ppb以下、より好ましくは0.05ppb以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、絶縁体222などに水分等が取り込まれることを可能な限り防ぐことができる。
 本実施の形態では、加熱処理として、絶縁体222の成膜後に、窒素ガスの流量を4slm、酸素ガスの流量を1slmとして、400℃の温度で1時間の処理を行う。当該加熱処理によって、絶縁体222に含まれる水、水素などの不純物を除去することなどができる。また、絶縁体222として、ハフニウムを含む酸化物を用いる場合、当該加熱処理によって、絶縁体222の結晶性を向上させることができる。また、加熱処理は、絶縁体224の成膜後などのタイミングで行うこともできる。
 次に、絶縁体222上に絶縁体224を成膜する。絶縁体224の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。本実施の形態では、絶縁体224を、CVD法によって酸化シリコンまたは酸化窒化シリコンを成膜する。絶縁体224は、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体224の水素濃度を低減することができる。絶縁体224は、後の工程で酸化物230aと接する絶縁体224となるので、このように水素濃度が低減されていることが好適である。
 ここで、絶縁体224に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にRF(Radio Frequency)を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にRFを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体224内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁体224に含まれる水、水素などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
 ここで、絶縁体224上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜した後、絶縁体224に達するまで、CMP処理を行ってもよい。当該CMP処理を行うことで絶縁体224表面の平坦化および平滑化を行うことができる。当該酸化アルミニウムを絶縁体224上に配置してCMP処理を行うことで、CMP処理の終点検出が容易となる。また、CMP処理によって、絶縁体224の一部が研磨されて、絶縁体224の膜厚が薄くなることがあるが、絶縁体224の成膜時に膜厚を調整すればよい。絶縁体224表面の平坦化および平滑化を行うことで、後に成膜する酸化物の被覆率の悪化を防止し、半導体装置の歩留りの低下を防ぐことができる場合がある。また、絶縁体224上に、スパッタリング法によって、酸化アルミニウムを成膜することにより、絶縁体224に酸素を添加することができるので好ましい。
 次に、絶縁体224上に、酸化膜230A、酸化膜230Bを順に成膜する(図5A乃至図5D参照。)。なお、酸化膜230A、および酸化膜230Bは、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜230A上、および酸化膜230B上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜230Aと酸化膜230Bとの界面近傍を清浄に保つことができる。
 酸化膜230A、および酸化膜230Bの成膜はスパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。
 例えば、酸化膜230A、および酸化膜230Bをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のIn−M−Zn酸化物ターゲットなどを用いることができる。
 特に、酸化膜230Aの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体224に供給される場合がある。したがって、当該スパッタリングガスに含まれる酸素の割合は70%以上、好ましくは80%以上、より好ましくは100%とすればよい。
 また、酸化膜230Bをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、30%を超えて100%以下、好ましくは70%以上100%以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。酸化膜230Bをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を1%以上30%以下、好ましくは5%以上20%以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
 本実施の形態では、酸化膜230Aを、スパッタリング法によって、In:Ga:Zn=1:3:4[原子数比]の酸化物ターゲットを用いて成膜する。また、酸化膜230Bを、スパッタリング法によって、In:Ga:Zn=4:2:4.1[原子数比]の酸化物ターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物230a、および酸化物230bに求める特性に合わせて形成するとよい。
 次に、酸化膜230B上に酸化膜243Aを成膜する(図5A乃至図5D参照)。酸化膜243Aの成膜はスパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。酸化膜243Aは、Inに対するGaの原子数比が、酸化膜230BのInに対するGaの原子数比より大きいことが好ましい。本実施の形態では、酸化膜243Aを、スパッタリング法によって、In:Ga:Zn=1:3:4[原子数比]の酸化物ターゲットを用いて成膜する。
 なお、絶縁体222、絶縁体224、酸化膜230A、酸化膜230B、および酸化膜243Aを、大気に暴露することなく成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。
 次に、加熱処理を行うことが好ましい。加熱処理は、酸化膜230A、酸化膜230B、および酸化膜243Aが多結晶化しない温度範囲で行えばよく、250℃以上650℃以下、好ましくは400℃以上600℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを10ppm以上、1%以上、もしくは10%以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを20%程度にすればよい。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上、または10%以上含む雰囲気で加熱処理を行ってもよい。
 また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が1ppb以下、好ましくは0.1ppb以下、より好ましくは0.05ppb以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、酸化膜230A、酸化膜230B、酸化膜243Aなどに水分等が取り込まれることを可能な限り防ぐことができる。
 本実施の形態では、加熱処理として、窒素雰囲気にて550℃の温度で1時間の処理を行った後に、連続して酸素雰囲気にて550℃の温度で1時間の処理を行う。当該加熱処理によって、酸化膜230A中、酸化膜230B中、および酸化膜243A中の水、水素などの不純物を除去することなどができる。さらに、当該加熱処理によって、酸化膜230Bの結晶性を向上させ、より密度の高い、緻密な構造にすることができる。これにより、酸化膜230B中における、酸素または不純物の拡散を抑制することができる。
 次に、酸化膜243A上に導電膜242Aを成膜する(図5A乃至図5D参照。)。導電膜242Aの成膜はスパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。なお、導電膜242Aの成膜前に、加熱処理を行ってもよい。当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電膜242Aを成膜してもよい。このような処理を行うことによって、酸化膜243Aの表面などに吸着している水分および水素を除去し、さらに酸化膜230A中、酸化膜230B中、および酸化膜243A中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、100℃以上400℃以下が好ましい。本実施の形態では、加熱処理の温度を200℃とする。
 次に、リソグラフィー法を用いて、酸化膜230A、酸化膜230B、酸化膜243A、および導電膜242Aを島状に加工する。
 まず、導電膜242A上にレジストを形成し、マスクを介して当該レジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスク277を形成する(図5A乃至図5D参照)。
 例えば、KrFエキシマレーザ光、ArFエキシマレーザ光、EUV(Extreme Ultraviolet)光などを用いて、上記レジストを露光することでレジストマスク277を形成すればよい。また、基板と投影レンズとの間に液体(例えば水)を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。
 ここで、レジストマスク277の耐熱性やドライエッチング耐性を向上させてもよい。本明細書では、レジストマスクの耐熱性やドライエッチング耐性を向上させることを、レジストマスクを硬化させる、という場合がある。
 例えば、レジストマスクに紫外光を照射することで、レジスト分子が架橋し、レジストマスクの耐熱性やドライエッチング耐性を向上させることができる。当該紫外光として、近紫外光(波長が200nm以上380nm以下の紫外光である。)、または遠紫外光(波長が10nm以上200nm以下の紫外光であり、真空紫外光ともいう。)を用いることが好ましく、波長が250nm以上300nm以下の紫外光を用いることがより好ましい。また、当該紫外光を照射した後、高温熱処理を行ってもよい。
 また、例えば、レジストマスクをプラズマにさらして、レジスト表面側の膜質を改質することで、レジストマスクの耐熱性やドライエッチング耐性を向上させることができる。当該プラズマには、Hガス、HとArの混合ガス、CFとOの混合ガス、CHClとOの混合ガス、などを用いるとよい。
 次に、レジストマスク277を介してエッチング処理することで、酸化膜230A、酸化膜230B、酸化膜243A、および導電膜242Aを島状に加工して、酸化物230a、酸化物230b、酸化物層243B、および導電層242Bを形成する(図6A乃至図6D参照。)。なお、当該加工は、ドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、酸化膜230A、酸化膜230B、酸化膜243A、および導電膜242Aの加工は、それぞれ異なる条件で加工してもよい。なお、当該工程において、絶縁体224の酸化物230aと重ならない領域の膜厚が薄くなることがある。
 ここで、酸化物230a、酸化物230b、酸化物層243B、および導電層242Bは、少なくとも一部が導電体205と重なるように形成する。また、酸化物230a、酸化物230b、酸化物層243B、および導電層242Bの側面は、絶縁体222の上面に対し、概略垂直であることが好ましい。酸化物230a、酸化物230b、酸化物層243B、および導電層242Bの側面が、絶縁体222の上面に対し、概略垂直であることで、複数のトランジスタ200を設ける際に、小面積化、高密度化が可能となる。または、酸化物230a、酸化物230b、酸化物層243B、および導電層242Bの側面と、絶縁体222の上面とのなす角が小さい角度になる構成にしてもよい。この様な形状とすることで、これより後の工程において、絶縁体254などの被覆性が向上し、鬆などの欠陥を低減することができる。
 また、導電層242Bの側面と導電層242Bの上面との間に、湾曲面を有する。つまり、当該側面の端部と当該上面の端部は、湾曲していることが好ましい。湾曲面は、例えば、導電層242Bの端部において、曲率半径が、3nm以上10nm以下、好ましくは、5nm以上6nm以下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
 上記加工において、絶縁体224、酸化物230a、酸化物230b、酸化物層243B、および導電層242Bの上に、層244Aが形成される(図6B乃至図6D参照。)。層244Aは、導電層242Bの一部がエッチングされてチャンバー内に舞い上がり、再度堆積して形成された層である。よって、層244Aは、導電層242Bの主成分を含む酸化物となる。例えば、導電層242Bに窒化タンタルを用いた場合、層244Aはタンタルを含む酸化物となる。
 次に、層244Aを異方性エッチングすることで、絶縁体224、および導電層242B上の、層244Aを除去する。このとき、層244Aの一部が残存し、層244Bが形成される場合がある(図7A乃至図7D参照。)。
 上記異方性エッチングにより、絶縁体224上の層244Aが除去される。よって、絶縁体224と、後に形成する絶縁体254との界面およびその近傍において、層244Bに含まれる金属の濃度が検出下限以下となる。なお、上記異方性エッチングの方法などによっては、当該界面およびその近傍において、層244Bに含まれる金属が検出される場合がある。いずれの場合においても、当該界面およびその近傍における、層244Bに含まれる金属の濃度は、層244Bにおける当該金属の濃度よりも低くなる。または、絶縁体254と接する領域の、絶縁体224は、層244Bから形成される層244aまたは層244bよりも、当該金属の濃度が低い領域を有する。
 なお、上記異方性エッチング後に、レジストマスク277が残存する場合がある。残存したレジストマスク277は、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
 なお、レジストマスク277の硬化、酸化膜230A、酸化膜230B、酸化膜243A、および導電膜242Aの島状加工、ならびに、層244Aの異方性エッチングは全て、一つのドライエッチング装置を使用して、連続的に行うことが好ましい。また、当該異方性エッチング後に、レジストマスク277が残存する場合、レジストマスク277の硬化、酸化膜230A、酸化膜230B、酸化膜243A、および導電膜242Aの島状加工、層244Aの異方性エッチング、ならびに、レジストマスク277の除去(レジスト剥離ともいう。)は全て、一つのドライエッチング装置を使用して、連続的に行うことが好ましい。これらの工程を連続的に処理することで、工程を簡略化することができる。なお、異方性エッチングとレジスト剥離との間に、ドライエッチング装置の処理室の内壁の付着物を除去する工程(所謂チャンバークリーニング工程)を行ってもよい。
 次に、絶縁体224、層244B、および導電層242Bの上に、絶縁体254を成膜する(図8B乃至図8D参照。)。絶縁体254の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。本実施の形態では、絶縁体254を、スパッタリング法によって、酸化アルミニウムを成膜する。
 次に、絶縁体254の上に、絶縁体280となる絶縁膜を成膜する。当該絶縁膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。例えば、当該絶縁膜として、スパッタリング法を用いて酸化シリコン膜を成膜し、その上にPEALD法または熱ALD法を用いて酸化シリコン膜を成膜すればよい。また、当該絶縁膜は、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体280の水素濃度を低減することができる。なお、当該絶縁膜の成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して当該絶縁膜を成膜してもよい。このような処理を行うことによって、絶縁体254の表面などに吸着している水分および水素を除去し、さらに酸化物230a中、酸化物230b中、酸化物層243B中、および絶縁体224中の水分濃度および水素濃度を低減させることができる。また、加熱処理は、上述した加熱処理条件を用いることができる。
 次に、上記絶縁膜にCMP処理を行い、上面が平坦な絶縁体280を形成する(図8B乃至図8D参照。)。なお、絶縁体224と同様に、絶縁体280上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜し、該酸化アルミニウムを絶縁体280に達するまで、CMPを行ってもよい。
 ここで、マイクロ波処理を行ってもよい。マイクロ波処理は、酸素を含む雰囲気下、および減圧下にて行うことが好ましい。マイクロ波処理を行うことにより、マイクロ波による電界が絶縁体280、酸化物230b、酸化物230aなどに与えられ、酸化物230b、および酸化物230a中のVHを酸素欠損と水素に分断することができる。この時分断された水素の一部は、絶縁体280が有する酸素と結合して、水分子として除去される場合がある。また、水素の一部は、絶縁体254を介して、導電体242aまたは導電体242bにゲッタリングされる場合がある。
 また、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行ってもよい。このような処理を行うことで、絶縁体280、酸化物230b、および酸化物230a中の水素を効率よく除去することができる。なお、加熱処理温度は、300℃以上500℃以下とすることが好ましい。
 また、マイクロ波処理を行うことにより、絶縁体280の膜質を改質することで、水素、水、不純物などの拡散を抑制することができる。したがって、絶縁体280形成以降の後工程、または熱処理などにより、絶縁体280を介して、水素、水、不純物などが、酸化物230へ拡散することを抑制することができる。
 次に、絶縁体280の一部、絶縁体254の一部、導電層242Bの一部、酸化物層243Bの一部、および層244Bの一部を加工して、酸化物230bに達する開口を形成する。当該開口は、導電体205と重なるように形成することが好ましい。当該開口の形成によって、導電体242a、導電体242b、酸化物243a、酸化物243b、層244a、および層244bを形成する(図9A乃至図9D参照。)。
 上記開口を形成する際に、酸化物230bの上部が除去される。酸化物230bの一部が除去されることで、酸化物230bに溝部が形成される。当該溝部の深さによっては、当該溝部を、上記開口の形成工程で形成してもよいし、上記開口の形成工程と異なる工程で形成してもよい。
 また、絶縁体280の一部、絶縁体254の一部、導電層242Bの一部、酸化物層243Bの一部、層244Bの一部、および酸化物230bの一部の加工は、ドライエッチング法、またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、当該加工は、それぞれ異なる条件で加工してもよい。例えば、絶縁体280の一部をドライエッチング法で加工し、絶縁体254の一部をウェットエッチング法で加工し、酸化物層243Bの一部、導電層242Bの一部、および酸化物230bの一部をドライエッチング法で加工してもよい。また、酸化物層243Bの一部および導電層242Bの一部の加工と、酸化物230bの一部の加工とは、異なる条件で行ってもよい。また、層244Bの一部は、絶縁体254の一部を加工する際に加工してもよいし、酸化物層243Bの一部、および導電層242Bの一部を加工する際に加工してもよい。
 ここで、ドライエッチング法を用いて、酸化物230bの一部を除去して、溝部を形成する際に、バイアス電力を強くして処理することが好ましい。例えば、バイアス電力の電力密度を、0.03W/cm以上にするのが好ましく、0.06W/cm以上にするのがより好ましい。また、ドライエッチング処理時間は、溝部の深さに合わせて適宜設定すればよい。
 上記開口を形成する際に、開口の底部にあたる酸化物230bの表面が損傷する場合がある。酸化物230bの損傷領域では、酸素欠損などの結晶欠陥が形成されており、不純物(水素、窒素、シリコン、アルミニウムなどの金属元素)が存在する場合がある。損傷領域では、酸素欠損と水素などの不純物が存在しやすいため、V+H→VHという反応が起こりやすい。このようにして、損傷領域では、VHが多量に形成されることになる。よって、酸化物230bの損傷領域を残したまま、その上に酸化物230cを形成しても、トランジスタは、ノーマリーオン特性になりやすくなる。さらに、損傷領域が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。
 ここで、酸化物230a、酸化物230bなどの表面に付着または内部に拡散した不純物を除去することが好ましい。また、上記ドライエッチングで酸化物230b表面に形成される、損傷領域を除去することが好ましい。当該不純物としては、絶縁体280、絶縁体254、層244B、および導電層242Bに含まれる成分、上記開口を形成する際に用いられる装置に使われている部材に含まれる成分、エッチングに使用するガスまたは液体に含まれる成分などに起因したものが挙げられる。当該不純物としては、例えば、アルミニウム、シリコン、タンタル、フッ素、塩素などがある。
 上記損傷領域、上記の不純物などを除去するために、洗浄処理を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。なお、当該洗浄処理によって、上記溝部が深くなる場合がある。
 ウェット洗浄としては、アンモニア水、シュウ酸、リン酸、フッ化水素酸などを炭酸水または純水で希釈した水溶液、純水、炭酸水などを用いて洗浄処理を行ってもよい。または、これらの水溶液、純水、または炭酸水を用いた超音波洗浄を行ってもよい。または、これらの洗浄を適宜組み合わせて行ってもよい。
 なお、本明細書等では、市販のフッ化水素酸を純水で希釈した水溶液を希釈フッ化水素酸と呼び、市販のアンモニア水を純水で希釈した水溶液を希釈アンモニア水と呼ぶ場合がある。また、当該水溶液の濃度、温度などは、除去したい不純物、洗浄される半導体装置の構成などによって、適宜調整すればよい。希釈アンモニア水のアンモニア濃度は0.01%以上5%以下、好ましくは0.1%以上0.5%以下とすればよい。また、希釈フッ化水素酸のフッ化水素濃度は0.01ppm以上100ppm以下、好ましくは0.1ppm以上10ppm以下とすればよい。
 なお、超音波洗浄には、200kHz以上、好ましくは900kHz以上の周波数を用いる。当該周波数を用いることで、酸化物230bなどへのダメージを低減することができる。
 また、上記洗浄処理を複数回行ってもよく、洗浄処理毎に洗浄液を変更してもよい。例えば、第1の洗浄処理として希釈フッ化水素酸、または希釈アンモニア水を用いた処理を行い、第2の洗浄処理として純水、または炭酸水を用いた処理を行ってもよい。
 上記洗浄処理として、本実施の形態では、希釈フッ化水素酸を用いてウェット洗浄を行い、続いて純水、または炭酸水を用いてウェット洗浄を行う。当該洗浄処理を行うことで、酸化物230a、酸化物230bなどの表面に付着または内部に拡散した不純物を除去することができる。さらに、酸化物230b上に形成される酸化物230cの結晶性を高めることができる。
 これまでドライエッチングなどの加工、または上記洗浄処理によって、上記開口と重なり、かつ酸化物230bと重ならない領域の、絶縁体224の膜厚が、酸化物230bと重なる領域の、絶縁体224の膜厚より薄くなる場合がある。
 上記エッチング後、または上記洗浄後に加熱処理を行ってもよい。加熱処理は、100℃以上450℃以下、好ましくは350℃以上400℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを10ppm以上、1%以上、もしくは10%以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物230aおよび酸化物230bに酸素を供給して、酸素欠損の低減を図ることができる。また、このような熱処理を行うことで、酸化物230bの結晶性を向上させ、酸化物230bの溝部に形成される酸化物230cの結晶性も向上させることができる。また、加熱処理は減圧状態で行ってもよい。または、酸素雰囲気で加熱処理した後に、大気に露出せずに連続して窒素雰囲気で加熱処理を行ってもよい。
 上記損傷領域を除去することで、損傷領域を除去した酸化物230bの溝部に、CAAC−OSを有する酸化物230cを形成することができる。また、上記損傷領域は、トランジスタのチャネル長方向の断面視において、酸化物230b上部に溝部を設けることで、除去してもよい。
 次に、酸化膜230Cを成膜する(図10A乃至図10D参照)。酸化膜230Cの成膜前に加熱処理を行ってもよく、当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して酸化膜230Cを成膜することが好ましい。また、当該加熱処理は、酸素を含む雰囲気で行うことが好ましい。このような処理を行うことによって、酸化物230bの表面などに吸着している水分および水素を除去し、さらに酸化物230a中および酸化物230b中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、100℃以上400℃以下が好ましい。本実施の形態では、加熱処理の温度を200℃とする。
 ここで、酸化膜230Cは、少なくとも酸化物230bに形成された溝部の内壁、酸化物243aの側面の一部、酸化物243bの側面の一部、導電体242aの側面の一部、導電体242bの側面の一部、絶縁体254の側面の一部、および絶縁体280の側面の一部と接するように設けられることが好ましい。導電体242a(導電体242b)は、酸化物243a(酸化物243b)、絶縁体254、層244a(層244b)、および酸化膜230Cに囲まれることで、以降の工程において導電体242a(導電体242b)の酸化による導電率の低下を抑制することができる。
 酸化膜230Cの成膜はスパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。酸化膜230Cに求める特性に合わせて、酸化膜230A、または酸化膜230Bと同様の成膜方法を用いて、酸化膜230Cを成膜すればよい。本実施の形態では、酸化膜230Cを、スパッタリング法によって、In:Ga:Zn=4:2:3[原子数比]の酸化物ターゲット、In:Ga:Zn=5:1:3[原子数比]の酸化物ターゲット、In:Ga:Zn=10:1:3[原子数比]の酸化物ターゲット、または酸化インジウムターゲットを用いて成膜する。
 酸化膜230Cの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物230aおよび酸化物230bに供給される場合がある。または、酸化膜230Cの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体280に供給される場合がある。したがって、酸化膜230Cのスパッタリングガスに含まれる酸素の割合は70%以上、好ましくは80%以上、より好ましくは100%とすればよい。また、このように酸素を多く含む雰囲気で酸化膜230Cを成膜することで、酸化膜230CはCAAC−OSとなりやすくなる。
 酸化膜230Cの成膜は、基板を加熱しながら行うことが好ましい。このとき、基板温度を200℃以上にすることで、酸化膜230Cおよび酸化物230b中の酸素欠損を低減することができる。基板を加熱しながら成膜することで、酸化膜230Cおよび酸化物230bの結晶性の向上を図ることができる。
 次に、酸化膜230C上に、リソグラフィー法により、マスクを形成する。なお、当該マスクとして、ハードマスクを用いてもよいし、レジストマスクを用いてもよい。
 次に、上記マスクを用いて、酸化膜230Cの一部を選択的に除去する。なお、酸化膜230Cの一部は、ウェットエッチング法などを用いて除去するとよい。本工程により、チャネル幅方向に隣接するトランジスタ200の間に位置する酸化膜230Cの一部を除去することができる。
 なお、上記工程により、酸化膜230Cの一部が除去された領域では、絶縁体224の表面、絶縁体280の表面が露出する。このとき、当該領域の、絶縁体224の膜厚および絶縁体280の膜厚が薄くなる場合がある。また、当該領域の絶縁体224が除去され、絶縁体222の表面が露出する場合がある。また、上記マスクを形成する工程は、酸化膜230Cの一部を除去する工程を兼ねていてもよい。
 次に、上記マスクを除去する(図11A、図11Cおよび図11D参照。)。なお、上記マスクは、エッチング法などを用いて除去するとよい。
 次に、酸化膜230Dを成膜する(図12A乃至図12D参照)。酸化膜230Dの成膜はスパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。酸化膜230Dに求める特性に合わせて、酸化膜230A、または酸化膜230Bと同様の成膜方法を用いて、酸化膜230Dを成膜すればよい。本実施の形態では、酸化膜230Dとして、スパッタリング法によって、In:Ga:Zn=1:3:4[原子数比]の酸化物ターゲットを用いて成膜する。
 酸化膜230Dの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化膜230Cに供給される場合がある。または、酸化膜230Dの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体280に供給される場合がある。したがって、酸化膜230Dのスパッタリングガスに含まれる酸素の割合は70%以上、好ましくは80%以上、より好ましくは100%とすればよい。
 次に絶縁膜250Aを成膜する(図12A乃至図12D参照)。絶縁膜250Aの成膜前に加熱処理を行ってもよく、当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して絶縁膜250Aを成膜してもよい。また、当該加熱処理は、酸素を含む雰囲気で行うことが好ましい。このような処理を行うことによって、酸化膜230Dの表面などに吸着している水分および水素を除去し、さらに酸化物230a中、酸化物230b中、酸化膜230C中、および酸化膜230D中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、100℃以上400℃以下が好ましい。
 絶縁膜250Aは、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて成膜することができる。また、絶縁膜250Aは、水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁膜250Aの水素濃度を低減することができる。絶縁膜250Aは、後の工程で酸化物230dと接する絶縁体250となるので、このように水素濃度が低減されていることが好適である。
 なお、絶縁体250を2層の積層構造とする場合、絶縁体250の下層となる絶縁膜および絶縁体250の上層となる絶縁膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、絶縁体250の下層となる絶縁膜、および絶縁体250の上層となる絶縁膜上に大気環境からの不純物または水分が付着することを防ぐことができ、絶縁体250の下層となる絶縁膜と絶縁体250の上層となる絶縁膜との界面近傍を清浄に保つことができる。
 ここで、絶縁膜250Aを成膜後に、酸素を含む雰囲気下、および減圧下にて、マイタロ波処理を行ってもよい。マイクロ波処理を行うことにより、マイクロ波による電界が絶縁膜250A、酸化膜230D、酸化膜230C、酸化物230b、酸化物230aなどに与えられ、酸化膜230D中、酸化膜230C中、酸化物230b中、および酸化物230a中のVHをVと水素とに分断することができる。この時分断された水素の一部は、酸素と結合してHOとして、絶縁膜250A、酸化膜230D、酸化膜230C、酸化物230b、および酸化物230aから除去される場合がある。また、水素の一部は、導電体242aおよび導電体242bにゲッタリングされる場合がある。このように、マイクロ波処理を行うことで、絶縁膜250A中、酸化膜230D中、酸化膜230C中、酸化物230b中、および酸化物230a中の水素濃度を低減することができる。また、酸化物230a中、酸化物230b中、酸化膜230C中、および酸化膜230D中のVHをVと水素とに分断した後に存在しうるVに酸素が供給されることでVを修復または補填することができる。
 また、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行ってもよい。このような処理を行うことで、絶縁膜250A中、酸化膜230D中、酸化膜230C中、酸化物230b中、および酸化物230a中の水素を効率よく除去することができる。また、水素の一部は、導電体242aおよび導電体242bにゲッタリングされる場合がある。または、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行うステップを複数回繰り返して行ってもよい。加熱処理を繰り返し行うことで、絶縁膜250A中、酸化膜230D中、酸化膜230C中、酸化物230b中、および酸化物230a中の水素をさらに効率よく除去することができる。なお、加熱処理温度は、300℃以上500℃以下とすることが好ましい。
 また、マイクロ波処理を行うことにより、絶縁膜250Aの膜質を改質することで、水素、水、不純物等の拡散を抑制することができる。従って、導電体260となる導電膜の成膜などの後工程、または熱処理などの後処理により、絶縁体250を介して、水素、水、不純物等が、酸化物230b、酸化物230aなどへ拡散することを抑制することができる。
 次に、導電膜260A、導電膜260Bを順に成膜する(図13A乃至図13D参照。)。導電膜260Aおよび導電膜260Bの成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。本実施の形態では、ALD法を用いて、導電膜260Aを成膜し、CVD法を用いて導電膜260Bを成膜する。
 次に、CMP処理によって、酸化膜230C、酸化膜230D、絶縁膜250A、導電膜260A、および導電膜260Bを絶縁体280が露出するまで研磨することによって、酸化物230c、酸化物230d、絶縁体250、および導電体260(導電体260a、および導電体260b)を形成する(図14A乃至図14D参照。)。これにより、酸化物230cは、酸化物230bに達する開口および酸化物230bの溝部の内壁(側壁、および底面)の一部を覆うように配置される。また、酸化物230dは、酸化物230cを介して、上記開口および上記溝部の内壁を覆うように配置される。また、絶縁体250は、酸化物230cおよび酸化物230dを介して、上記開口および上記溝部の内壁を覆うように配置される。また、導電体260は、酸化物230c、酸化物230d、および絶縁体250を介して、上記開口および上記溝部を埋め込むように配置される。
 次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて400℃の温度で1時間の処理を行う。該加熱処理によって、絶縁体250および絶縁体280中の水分濃度および水素濃度を低減させることができる。なお、上記加熱処理後、大気に曝すことなく連続して、絶縁体282の成膜を行ってもよい。
 次に、酸化物230c上、酸化物230d上、絶縁体250上、導電体260上、および絶縁体280上に、絶縁体282を形成する(図15B乃至図15D参照。)。絶縁体282の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。絶縁体282としては、例えば、スパッタリング法によって、酸化アルミニウムを成膜することが好ましい。スパッタリング法を用いて、酸素を含む雰囲気で絶縁体282の成膜を行うことで、成膜しながら、絶縁体280に酸素を添加することができる。このとき、基板加熱を行いながら、絶縁体282を成膜することが好ましい。また、導電体260の上面に接して、絶縁体282を形成することで、この後の加熱処理において、絶縁体280が有する酸素が導電体260へ吸収されることを抑制することができるので好ましい。
 次に、絶縁体282の一部、絶縁体280の一部、絶縁体254の一部、絶縁体224の一部、絶縁体222の一部、絶縁体216の一部、絶縁体214の一部、および絶縁体212の一部を加工して、絶縁体211に達する開口を形成する(図16A乃至図16D参照。)。該開口は、トランジスタ200が囲まれるように形成される場合がある。または、該開口は、複数のトランジスタ200が囲まれるように形成される場合がある。よって、該開口において、絶縁体282の側面の一部、絶縁体280の側面の一部、絶縁体254の側面の一部、絶縁体224の側面の一部、絶縁体222の側面の一部、絶縁体216の側面の一部、絶縁体214の側面の一部、および絶縁体212の側面の一部が露出する。
 絶縁体282の一部、絶縁体280の一部、絶縁体254の一部、絶縁体224の一部、絶縁体222の一部、絶縁体216の一部、および絶縁体214の一部、絶縁体212の一部の加工は、ドライエッチング法、またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、当該加工は、それぞれ異なる条件で加工してもよい。なお、当該工程において、絶縁体211の上記開口と重なる領域の膜厚が薄くなることがある。
 次に、絶縁体282、絶縁体280、絶縁体254、絶縁体224、絶縁体222、絶縁体216、絶縁体214および絶縁体212を覆って、絶縁膜287Aを形成する(図17B乃至図17D参照。)。絶縁膜287Aは、絶縁体282と同等の条件を用いて形成することが好ましい。例えば、絶縁膜287Aの成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。
 具体的には、絶縁膜287Aとしては、例えば、スパッタリング法によって、酸化アルミニウム膜を成膜することが好ましい。スパッタリング法を用いて、酸素を含む雰囲気で絶縁膜287Aの成膜を行うことで、成膜しながら、絶縁体280に酸素を添加することができる。このとき、基板加熱を行いながら、絶縁膜287Aを成膜することが好ましい。また、導電体260の上面に接して、絶縁体282が形成されているため、絶縁膜287Aの成膜処理において、絶縁体280が有する酸素が導電体260へ吸収されることを抑制することができる。
 続いて、絶縁膜287Aに対し、異方性のエッチング処理を行い、絶縁体282、絶縁体280、絶縁体254、絶縁体224、絶縁体222、絶縁体216、絶縁体214および絶縁体212の側面に、絶縁体287を形成する(図18B乃至図18D参照。)。
 ここで、絶縁体282の側端部と絶縁体287の上端部とが接し、絶縁体212の側端部と絶縁体287の下端部とが接することで、トランジスタ200および絶縁体280を封止する構造を、形成することができる。
 上記異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に略平行な面に成膜された当該絶縁膜を除去して、絶縁体287を自己整合的に形成することができる。
 次に、絶縁体282、絶縁体287、および絶縁体211を覆って、絶縁体283を形成する(図19B乃至図19D参照。)。絶縁体283の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。また、絶縁体283は、多層としてもよい。例えば、スパッタリング法を用いて、窒化シリコンを成膜し、当該窒化シリコン上に、CVD法を用いて窒化シリコンを成膜してもよい。図19B乃至図19Dに示すように、絶縁体283は、上記開口の底面において、絶縁体211と接する。つまり、トランジスタ200は、上面及び側面が絶縁体283に、下面が絶縁体211に包み込まれることになる。このように、バリア性の高い絶縁体283および絶縁体211でトランジスタ200を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。
 次に、絶縁体283上に絶縁体284を形成してもよい(図19B乃至図19D参照。)。なお、絶縁体284は、被膜性が高い成膜方法を用いて製膜することが好ましい。例えば、絶縁体284の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。また、絶縁体284は、絶縁体212および絶縁体283と同じ材料を用いることが好ましい。
 具体的には、CVD法を用いて窒化シリコンを成膜するとよい。特に、絶縁体284は、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いてCVD法により成膜するとよい。
 次に絶縁体284上に、絶縁体274となる絶縁膜を成膜する。当該絶縁膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。例えば、CVD法を用いて酸化シリコン膜を成膜するとよい。また、当該絶縁膜は、上述の水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、当該絶縁膜の水素濃度を低減することができる。
 続いて、絶縁体274となる絶縁膜にCMP処理を行い、上面が平坦な絶縁体274を形成する(図19B乃至図19D参照。)。
 次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて400℃の温度で1時間の処理を行う。当該加熱処理によって、絶縁体282の成膜によって添加された酸素を絶縁体280へ拡散させ、さらに酸化物230cを介して、酸化物230a、および酸化物230bへ供給することができる。なお、当該加熱処理は、絶縁体274の形成後に限らず、絶縁体282の成膜後、絶縁体284の成膜後などに行ってもよい。
 次に、絶縁体254、絶縁体280、絶縁体282、絶縁体283、および絶縁体284に、導電体242aに達する開口および導電体242bに達する開口を形成する(図20Aおよび図20B参照。)。当該開口の形成は、リソグラフィー法を用いて行えばよい。なお、図20Aで当該開口の形状は、上面視において円形状にしているが、これに限られるものではない。例えば、当該開口が、上面視において、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。
 次に、絶縁体241aおよび絶縁体241bとなる絶縁膜を成膜し、当該絶縁膜を異方性エッチングして絶縁体241aおよび絶縁体241bを形成する。(図20Aおよび図20B参照。)。当該絶縁膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。当該絶縁膜としては、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ALD法を用いて、酸化アルミニウム膜を成膜することが好ましい。または、PEALD法を用いて、窒化シリコン膜を成膜することが好ましい。窒化シリコンは水素に対するブロッキング性が高いので好ましい。
 また、絶縁体241aおよび絶縁体241bとなる絶縁膜の異方性エッチングとしては、例えばドライエッチング法などを用いればよい。開口の側壁部に絶縁体241aまたは絶縁体241bを設けることで、外方からの酸素の透過を抑制し、次に形成する導電体240aおよび導電体240bの酸化を防止することができる。また、導電体240aおよび導電体240bから、水、水素などの不純物が外部に拡散することを防ぐことができる。
 次に、導電体240aおよび導電体240bとなる導電膜を成膜する。当該導電膜は、水、水素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。当該導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。
 次に、CMP処理を行うことで、導電体240aおよび導電体240bとなる導電膜の一部を除去し、絶縁体284および絶縁体274の上面を露出する。その結果、開口のみに、当該導電膜が残存することで上面が平坦な導電体240aおよび導電体240bを形成することができる(図20Aおよび図20B参照。)。なお、当該CMP処理により、絶縁体284の上面の一部および絶縁体274の上面の一部が除去される場合がある。
 次に、導電体246aおよび導電体246bとなる導電膜を成膜する。当該導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。
 次に、導電体246aおよび導電体246bとなる導電膜をリソグラフィー法によって加工し、導電体240aの上面と接する導電体246a、および導電体240bの上面と接する導電体246bを形成する。この時、導電体246aおよび導電体246bと、絶縁体284とが重ならない領域の絶縁体284の一部が除去されることがある(図21B乃至図21D参照。)。
 次に、導電体246a上、導電体246b上、および絶縁体284上に、絶縁体286を成膜する(図4A乃至図4D参照。)。絶縁体286の成膜は、スパッタリング法、CVD法、MBE法、PLD法、ALD法などを用いて行うことができる。また、絶縁体286は、多層としてもよい。例えば、スパッタリング法を用いて、窒化シリコンを成膜し、当該窒化シリコン上に、CVD法を用いて窒化シリコンを成膜してもよい。
 以上により、図4A乃至図4Dに示すトランジスタ200を有する半導体装置を作製することができる。図5乃至図21に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ200を作製することができる。なお、図1A乃至図1Dに示すトランジスタ200を有する半導体装置を作製する場合は、図16乃至図18に示す工程を行わずに半導体装置を作製すればよい。
<半導体装置の応用例>
 以下では、図22Aおよび図22Bを用いて、先の<半導体装置の構成例>および先の<半導体装置の変形例>で示したものとは異なる、本発明の一態様に係るトランジスタ200を有する半導体装置の一例について説明する。なお、図22Aおよび図22Bに示す半導体装置において、<半導体装置の変形例>に示した半導体装置(図4A乃至図4D参照。)を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目において、トランジスタ200の構成材料については<半導体装置の構成例>および<半導体装置の変形例>で詳細に説明した材料を用いることができる。
 図22Aおよび図22Bに、複数のトランジスタ(トランジスタ200_1乃至トランジスタ200_n)を、絶縁体283と絶縁体211で、包括して封止した構成について示す。なお、図22Aおよび図22Bにおいて、複数のトランジスタは、チャネル長方向に並んでいるように見えるが、これにかぎられるものではない。複数のトランジスタは、チャネル幅方向に並んでいてもよいし、マトリクス状に配置されていてもよい。また、設計に応じて、規則性を持たずに配置されていてもよい。
 図22Aに示すように、複数のトランジスタ(トランジスタ200_1乃至トランジスタ200_n)の外側において、絶縁体283と絶縁体211が接する部分(以下、封止部265と呼ぶ場合がある。)が形成されている。封止部265は、複数のトランジスタ(トランジスタ群ともいう。)を囲むように形成されている。このような構造にすることで、複数のトランジスタを絶縁体283と絶縁体211で包み込むことができる。よって封止部265に囲まれたトランジスタ群が、基板上に複数設けられることになる。
 また、封止部265に重ねてダイシングライン(スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある)を設けてもよい。上記基板はダイシングラインにおいて分断されるので、封止部265に囲まれたトランジスタ群が1チップとして取り出されることになる。
 また、図22Aでは、複数のトランジスタ(トランジスタ200_1乃至トランジスタ200_n)を一つの封止部265で囲む例について示したが、これに限られるものではない。図22Bに示すように、複数のトランジスタを複数の封止部で囲む構成にしてもよい。図22Bでは、複数のトランジスタを封止部265aで囲み、さらに外側の封止部265bでも囲む構成にしている。
 このように、複数の封止部で複数のトランジスタ(トランジスタ200_1乃至トランジスタ200_n)を囲む構成にすることで、絶縁体283と絶縁体212が接する部分が増えるので、絶縁体283と絶縁体212の密着性をより向上させることができる。これにより、より確実に複数のトランジスタを封止することができる。
 この場合、封止部265aまたは封止部265bに重ねてダイシングラインを設けてもよいし、封止部265aと封止部265bの間にダイシングラインを設けてもよい。
 本発明の一態様により、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流が大きい半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、低消費電力の半導体装置を提供することができる。
 以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態2)
 本実施の形態では、半導体装置の一形態を、図23および図24を用いて説明する。
[記憶装置1]
 本発明の一態様に係る半導体装置(記憶装置)の一例を図23に示す。本発明の一態様の半導体装置は、トランジスタ200はトランジスタ300の上方に設けられ、容量素子100はトランジスタ300、およびトランジスタ200の上方に設けられている。なお、トランジスタ200として、先の実施の形態で説明したトランジスタ200を用いることができる。
 トランジスタ200は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ200は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
 図23に示す半導体装置において、配線1001はトランジスタ300のソースと電気的に接続され、配線1002はトランジスタ300のドレインと電気的に接続されている。また、配線1003はトランジスタ200のソースおよびドレインの一方と電気的に接続され、配線1004はトランジスタ200の第1のゲートと電気的に接続され、配線1006はトランジスタ200の第2のゲートと電気的に接続されている。そして、トランジスタ300のゲート、およびトランジスタ200のソースおよびドレインの他方は、容量素子100の電極の一方と電気的に接続され、配線1005は容量素子100の電極の他方と電気的に接続されている。
 また、図23に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
<トランジスタ300>
 トランジスタ300は、基板311上に設けられ、ゲートとして機能する導電体316、ゲート絶縁体として機能する絶縁体315、基板311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機能する低抵抗領域314a、および低抵抗領域314bを有する。トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。
 ここで、図23に示すトランジスタ300はチャネルが形成される半導体領域313(基板311の一部)が凸形状を有する。また、半導体領域313の側面および上面を、絶縁体315を介して、導電体316が覆うように設けられている。なお、導電体316は仕事関数を調整する材料を用いてもよい。このようなトランジスタ300は半導体基板の凸部を利用していることからFIN型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、SOI基板を加工して凸形状を有する半導体膜を形成してもよい。
 なお、図23に示すトランジスタ300は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
<容量素子100>
 容量素子100は、トランジスタ200の上方に設けられる。容量素子100は、第1の電極として機能する導電体110と、第2の電極として機能する導電体120と、誘電体として機能する絶縁体130とを有する。ここで、絶縁体130は、上記実施の形態に示す絶縁体286として用いることができる絶縁体を用いることが好ましい。
 また、例えば、導電体240上に設けた導電体112と、導電体110は、同時に形成することができる。なお、導電体112は、容量素子100、トランジスタ200、またはトランジスタ300と電気的に接続するプラグ、または配線としての機能を有する。
 図23では、導電体112、および導電体110を単層構造で示したが、当該構成に限定されず、2層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
 また、絶縁体130は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
 例えば、絶縁体130には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率(high−k)材料との積層構造を用いることが好ましい。当該構成により、容量素子100は、高誘電率(high−k)の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子100の静電破壊を抑制することができる。
 なお、高誘電率(high−k)材料(高い比誘電率の材料)としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
 一方、絶縁耐力が大きい材料(低い比誘電率の材料)としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
<配線層>
 各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
 例えば、トランジスタ300上には、層間膜として、絶縁体320、絶縁体322、絶縁体324、および絶縁体326が順に積層して設けられている。また、絶縁体320、絶縁体322、絶縁体324、および絶縁体326には容量素子100、またはトランジスタ200と電気的に接続する導電体328、および導電体330等が埋め込まれている。なお、導電体328、および導電体330はプラグ、または配線として機能する。
 また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体322の上面は、平坦性を高めるために化学機械研磨(CMP)法等を用いた平坦化処理により平坦化されていてもよい。
 絶縁体326、および導電体330上に、配線層を設けてもよい。例えば、図23において、絶縁体350、絶縁体352、及び絶縁体354が順に積層して設けられている。また、絶縁体350、絶縁体352、及び絶縁体354には、導電体356が形成されている。導電体356は、プラグ、または配線として機能する。
 同様に、絶縁体210、絶縁体211、絶縁体212、絶縁体214、および絶縁体216には、導電体218、及びトランジスタ200を構成する導電体(導電体205)等が埋め込まれている。なお、導電体218は、容量素子100、またはトランジスタ300と電気的に接続するプラグ、または配線としての機能を有する。さらに、導電体120、および絶縁体130上には、絶縁体150が設けられている。
 ここで、上記実施の形態に示す絶縁体241aおよび絶縁体241bと同様に、プラグとして機能する導電体218の側面に接して絶縁体217が設けられる。絶縁体217は、絶縁体210、絶縁体211、絶縁体212、絶縁体214、および絶縁体216に形成された開口の内壁に接して設けられている。つまり、絶縁体217は、導電体218と、絶縁体210、絶縁体211、絶縁体212、絶縁体214、および絶縁体216と、の間に設けられている。なお、導電体205は導電体218と並行して形成することができるので、導電体205の側面に接して絶縁体217が形成される場合もある。
 絶縁体217としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体217は、絶縁体211、絶縁体212、絶縁体214、および絶縁体222に接して設けられるので、絶縁体210または絶縁体216などから水または水素などの不純物が、導電体218を通じて酸化物230に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体210または絶縁体216に含まれる酸素が導電体218に吸収されるのを防ぐことができる。
 絶縁体217は、絶縁体241aおよび絶縁体241bと同様の方法で形成することができる。例えば、PEALD法を用いて、窒化シリコンを成膜し、異方性エッチングを用いて導電体356に達する開口を形成すればよい。
 層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
 例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
 例えば、絶縁体150、絶縁体210、絶縁体352、および絶縁体354等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。
 また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体214、絶縁体211、絶縁体212および絶縁体350等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
 水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
 配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
 例えば、導電体328、導電体330、導電体356、導電体218、および導電体112等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが特に好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
<酸化物半導体が設けられた層の配線、またはプラグ>
 なお、トランジスタ200に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体が設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
 例えば、図23では、過剰酸素を有する絶縁体224および絶縁体280と、導電体240との間に、絶縁体241を設けるとよい。絶縁体241と、絶縁体222、絶縁体282、絶縁体283、および絶縁体284とが接して設けられることで、絶縁体224、およびトランジスタ200は、バリア性を有する絶縁体により、封止する構造とすることができる。
 つまり、絶縁体241を設けることで、絶縁体224および絶縁体280が有する過剰酸素が、導電体240に吸収されることを抑制することができる。また、絶縁体241を有することで、不純物である水素が、導電体240を介して、トランジスタ200へ拡散することを抑制することができる。
 なお、絶縁体241としては、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。特に、窒化シリコンは水素に対するブロッキング性が高いため好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物などを用いることができる。
 また、上記実施の形態と同様に、トランジスタ200は、絶縁体211、絶縁体212、絶縁体214、絶縁体287、絶縁体282、絶縁体283、および絶縁体284で封止されることが好ましい。このような構成とすることで、絶縁体274、絶縁体150などに含まれる水素が絶縁体280などに混入するのを低減することができる。
 ここで、絶縁体284、絶縁体283、および絶縁体282には導電体240が、絶縁体214、絶縁体212、および絶縁体211には導電体218が貫通しているが、上記の通り、絶縁体241が導電体240に接して設けられ、絶縁体217が導電体218に接して設けられている。これにより、導電体240および導電体218を介して、絶縁体211、絶縁体212、絶縁体214、絶縁体287、絶縁体282、絶縁体283、および絶縁体284の内側に混入する水素を低減することができる。このようにして、絶縁体211、絶縁体212、絶縁体214、絶縁体287、絶縁体282、絶縁体283、絶縁体284、絶縁体241、および絶縁体217でトランジスタ200をより確実に封止し、絶縁体274等に含まれる水素などの不純物が外側から混入するのを低減することができる。
 また、絶縁体216、絶縁体224、絶縁体280、絶縁体250、および絶縁体274は、先の実施の形態に示すように、水素原子が低減または除去されたガスを用いた成膜方法で形成されることが好ましい。これにより、絶縁体216、絶縁体224、絶縁体280、絶縁体250、および絶縁体274の水素濃度を低減することができる。
 このようにして、トランジスタ200近傍のシリコン系絶縁膜の水素濃度を低減し、酸化物230の水素濃度を低減することができる。
<ダイシングライン>
 以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン(スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある)について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝(ダイシングライン)を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断(分割)する場合がある。
 ここで、例えば、図23に示すように、絶縁体283と、絶縁体211とが接する領域がダイシングラインと重なるように設計することが好ましい。つまり、複数のトランジスタ200を有するメモリセルの外縁に設けられるダイシングラインとなる領域近傍において、絶縁体282、絶縁体280、絶縁体254、絶縁体224、絶縁体222、絶縁体216、絶縁体214、および絶縁体212に開口を設ける。
 つまり、絶縁体282、絶縁体280、絶縁体254、絶縁体224、絶縁体222、絶縁体216、絶縁体214、および絶縁体212に設けた上記開口において、絶縁体211と、絶縁体283とが接する。また、絶縁体282、絶縁体280、絶縁体254、絶縁体224、絶縁体222、絶縁体216、および絶縁体214に開口を設け、絶縁体212と絶縁体283が接する構成にしてもよい。例えば、このとき、絶縁体212と、絶縁体283とを同材料及び同方法を用いて形成してもよい。絶縁体212、および絶縁体283を、同材料、および同方法で設けることで、密着性を高めることができる。例えば、窒化シリコンを用いることが好ましい。
 当該構造により、絶縁体211、絶縁体212、絶縁体214、絶縁体287、絶縁体282、絶縁体283、および絶縁体284で、トランジスタ200を包み込むことができる。絶縁体211、絶縁体212、絶縁体214、絶縁体287、絶縁体282、絶縁体283、および絶縁体284の少なくとも一は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又は水などの不純物が混入し、トランジスタ200に拡散することを防ぐことができる。
 また、当該構造により、絶縁体280、および絶縁体224の過剰酸素が外部に拡散することを防ぐことができる。従って、絶縁体280、および絶縁体224の過剰酸素は、効率的にトランジスタ200におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ200におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ200におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ200の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
 なお、図23に示す記憶装置では、容量素子100の形状をプレーナ型としたが、本実施の形態に示す記憶装置はこれに限られるものではない。たとえば、図24に示すように、容量素子100の形状をシリンダ型にしてもよい。なお、図24に示す記憶装置は、絶縁体150より下の構成は、図23に示す半導体装置と同様である。
 図24に示す容量素子100が設けられた層は、絶縁体130上の絶縁体150と、絶縁体150上の絶縁体142と、絶縁体150および絶縁体142に形成された開口の中に配置された導電体115と、導電体115および絶縁体142上の絶縁体145と、絶縁体145上の導電体125と、導電体125および絶縁体145上の絶縁体152と、を有する。ここで、絶縁体150および絶縁体142に形成された開口の中に導電体115、絶縁体145、および導電体125の少なくとも一部が配置される。
 導電体115は容量素子100の下部電極として機能し、導電体125は容量素子100の上部電極として機能し、絶縁体145は、容量素子100の誘電体として機能する。容量素子100は、絶縁体150および絶縁体142の開口において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、当該開口の深さを深くするほど、容量素子100の静電容量を大きくすることができる。このように容量素子100の単位面積当たりの静電容量を大きくすることにより、半導体装置の微細化または高集積化を推し進めることができる。
 絶縁体152は、絶縁体280に用いることができる絶縁体を用いればよい。また、絶縁体142は、絶縁体150の開口を形成するときのエッチングストッパとして機能することが好ましく、絶縁体214に用いることができる絶縁体を用いればよい。
 絶縁体150および絶縁体142に形成された開口を上面から見た形状は、四角形としてもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよいし、楕円を含む円形状としてもよい。ここで、上面視において、当該開口とトランジスタ200の重なる面積が多い方が好ましい。このような構成にすることにより、容量素子100とトランジスタ200を有する半導体装置の占有面積を低減することができる。
 導電体115は、絶縁体142、および絶縁体150に形成された開口に接して配置される。導電体115の上面は、絶縁体142の上面と略一致することが好ましい。また、導電体115の下面は、絶縁体130の開口を介して導電体110に接する。導電体115は、ALD法またはCVD法などを用いて成膜することが好ましく、例えば、導電体205に用いることができる導電体を用いればよい。
 絶縁体145は、導電体115および絶縁体142を覆うように配置される。例えば、ALD法またはCVD法などを用いて絶縁体145を成膜することが好ましい。絶縁体145は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ジルコニウム、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。例えば、絶縁体145として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。
 また、絶縁体145には、酸化窒化シリコンなどの絶縁耐力が大きい材料、または高誘電率(high−k)材料を用いることが好ましい。または、絶縁耐力が大きい材料と高誘電率(high−k)材料の積層構造を用いてもよい。
 なお、高誘電率(high−k)材料(高い比誘電率の材料)としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する窒化物などがある。このようなhigh−k材料を用いることで、絶縁体145を厚くしても容量素子100の静電容量を十分確保することができる。絶縁体145を厚くすることにより、導電体115と導電体125の間に生じるリーク電流を抑制することができる。
 一方、絶縁耐力が大きい材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などがある。例えば、ALD法を用いて成膜した窒化シリコン、PEALD法を用いて成膜した酸化シリコン、ALD法を用いて成膜した窒化シリコンの順番で積層された絶縁膜を用いることができる。このような、絶縁耐力が大きい絶縁体を用いることで、絶縁耐力が向上し、容量素子100の静電破壊を抑制することができる。
 導電体125は、絶縁体142および絶縁体150に形成された開口を埋めるように配置される。また、導電体125は、導電体140、および導電体153を介して配線1005と電気的に接続している。導電体125は、ALD法またはCVD法などを用いて成膜することが好ましく、例えば、導電体205に用いることができる導電体を用いればよい。
 また、導電体153は、絶縁体154上に設けられており、絶縁体156に覆われている。導電体153は、導電体112に用いることができる導電体を用いればよく、絶縁体156は、絶縁体152に用いることができる絶縁体を用いればよい。ここで、導電体153は導電体140の上面に接しており、容量素子100、トランジスタ200、またはトランジスタ300の端子として機能する。
 以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態3)
<半導体装置の変形例>
 本実施の形態では、図25A乃至図25Dを用いて、本発明の一態様である半導体装置の一例について説明する。
 図25Aは、本発明の一態様である半導体装置の上面図を示す。また、図25B乃至図25Dは、当該半導体装置の断面図である。ここで、図25Bは、図25AにA1−A2の一点鎖線で示す部位に対応する断面図である。また、図25Cは、図25AにA3−A4の一点鎖線で示す部位に対応する断面図である。また、図25Dは、図25AにA5−A6の一点鎖線で示す部位に対応する断面図である。なお、図25Aの上面図では、図の明瞭化のために一部の要素を省いている。
 なお、図25A乃至図25Dに示す半導体装置において、先の実施の形態に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、半導体装置の構成材料については先の実施の形態で詳細に説明した材料を用いることができる。
<<半導体装置の変形例2>>
 図25A乃至図25Dに示す半導体装置は、図4A乃至図4Dに示した半導体装置の変形例である。図25A乃至図25Dに示す半導体装置は、図4A乃至図4Dに示した半導体装置とは、絶縁体211、および絶縁体287を有さないことが異なる。
 図25A乃至図25Dに示すトランジスタ200を構成する構造の少なくとも一部、およびトランジスタ200の周辺に設けられた構造の一部を、スパッタリング法を用いて成膜することが好ましい。例えば、絶縁体212、絶縁体214、絶縁体216、酸化物230aとなる酸化膜、酸化物230bとなる酸化膜、酸化物243aおよび酸化物243bとなる酸化膜、絶縁体254、絶縁体280となる絶縁膜、酸化物230cとなる酸化膜、酸化物230dとなる酸化膜、絶縁体282、絶縁体283などを、スパッタリング法を用いて成膜してもよい。スパッタリング法を用いて成膜された膜は、膜中の水素濃度が低いので好ましい。したがって、水素濃度が低いトランジスタ200を作製することができる。
 なお、絶縁体222、絶縁体224、絶縁体250となる絶縁膜、絶縁体284、絶縁体274、導電体242aおよび導電体242bとなる導電膜、導電体260(導電体260a、および導電体260b)となる導電膜なども、スパッタリング法を用いて成膜してもよい。
 上記構成にすることで、水素を捕獲および水素を固着する機能を有する材料を用いて形成する絶縁体287を設けなくても、水素濃度が低いトランジスタ200を作製することができる。また、加熱処理などの、膜中の水素濃度を低減するための工程を減らすことができ、半導体装置の作製工程時間を短縮することができる。
 絶縁体212、絶縁体214、および絶縁体216の成膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、絶縁体212上、絶縁体214上、および絶縁体216上に大気環境からの不純物または水分が付着することを防ぐことができ、絶縁体212と絶縁体214との界面および界面近傍、絶縁体214と絶縁体216との界面および界面近傍を清浄に保つことができるので好ましい。
 また、酸化物230aとなる酸化膜、酸化物230bとなる酸化膜、ならびに酸化物243aおよび酸化物243bとなる酸化膜の成膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化物230aとなる酸化膜上、酸化物230bとなる酸化膜上、ならびに酸化物243aおよび酸化物243bとなる酸化膜上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化物230aとなる酸化膜と、酸化物230bとなる酸化膜との界面および界面近傍、酸化物230bとなる酸化膜と、酸化物243aおよび酸化物243bとなる酸化膜との界面および界面近傍を清浄に保つことができるので好ましい。
 また、絶縁体254、および絶縁体280となる絶縁膜の成膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、絶縁体254上、および絶縁体280となる絶縁膜上に大気環境からの不純物または水分が付着することを防ぐことができ、絶縁体254と、絶縁体280となる絶縁膜との界面および界面近傍を清浄に保つことができるので好ましい。
 なお、連続成膜は、例えば、マルチチャンバー方式の成膜装置を用いればよい。連続成膜することで、半導体装置の作製工程時間の短縮が可能となり好ましい。なお、連続成膜することができる装置の説明は後述する。
 また、例えば、絶縁体212、および絶縁体283として、窒化シリコンなどを用い、絶縁体214、および絶縁体282として、酸化アルミニウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体212、および絶縁体214を介して、基板側からトランジスタ200側に拡散するのを抑制することができる。または、絶縁体224などに含まれる酸素が、絶縁体212、および絶縁体214を介して基板側に拡散するのを抑制することができる。また、水、水素などの不純物が、絶縁体282、および絶縁体283を介して、トランジスタ200の外方からトランジスタ200内に混入するのを抑制することができる。このように、トランジスタ200を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体212、絶縁体214、絶縁体282、および絶縁体283で取り囲む構造とすることが好ましい。
 上記構成にすることで、トランジスタ200中の水素濃度を低くすることができる。例えば、トランジスタ200は、SIMSにより得られる水素濃度が、1×1020atoms/cm未満、好ましくは1×1019atoms/cm未満である領域を有する。当該領域は、具体的には、絶縁体224、酸化物230a、酸化物230cなどに含まれる。つまり、絶縁体224、酸化物230a、酸化物230b、および酸化物230cの少なくとも1つは、SIMSにより得られる水素濃度が、1×1020atoms/cm未満、好ましくは1×1019atoms/cm未満である領域を有する。なお、当該領域は、トランジスタ200に限られず、トランジスタ200の周辺に設けられた構造に含まれる場合がある。トランジスタ200の周辺に設けられた構造として、例えば、絶縁体280がある。
 図25A乃至図25Dに示すトランジスタ200では、図4A乃至図4Dに示した層244a、および層244bを図示していない。先の実施の形態で示した、層244Aを除去する方法によっては、層244a、および層244bが断面TEMなどで観察されない場合がある。
 なお、層244a、および層244bは、EDXを用いて検出できる場合がある。例えば、導電体242a、または導電体242bと重なる領域の、酸化物230bの側面において、EDXを用いた元素分析により得られる層244aまたは層244bの主成分(酸素を除く)の濃度が、検出下限以上1.0atomic%以下となる領域が検出される。または、導電体242a、または導電体242bと重なる領域の、酸化物230bの側面における、層244aまたは層244bの主成分(酸素を除く)の濃度が、酸化物230bと重ならない領域の、絶縁体224の上面における、層244aまたは層244bの主成分(酸素を除く)の濃度よりも高い。
 以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態4)
 本実施の形態では、半導体装置の一形態を、図26乃至図29を用いて説明する。
[記憶装置2]
 本発明の一態様に係る半導体装置(記憶装置)の一例を図26に示す。
<メモリデバイスの構成例>
 図26は、メモリデバイス290を有する半導体装置の断面図である。図26に示すメモリデバイス290は、図25A乃至図25Dに示すトランジスタ200に加えて、容量デバイス292を有する。図26は、トランジスタ200のチャネル長方向の断面図に相当する。
 なお、図26に示す半導体装置において、先の実施の形態に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、半導体装置の構成材料については先の実施の形態で詳細に説明した材料を用いることができる。
 容量デバイス292は、導電体242bと、導電体242b上に設けられた絶縁体293と、絶縁体293上に設けられた導電体294と、を有する。すなわち、容量デバイス292は、MIM(Metal−Insulator−Metal)容量を構成している。なお、容量デバイス292が有する一対の電極の一方、すなわち導電体242bは、トランジスタのソース電極またはドレイン電極を兼ねることができる。したがって、容量デバイス292の作製工程において、トランジスタの作製工程の一部を兼用することができるため、生産性の高い半導体装置とすることができる。また、トランジスタと、容量デバイスとが配置される面積を低減させることが可能となる。
 なお、導電体294としては、例えば、導電体240aおよび導電体240bに用いることのできる材料を用いればよい。
 絶縁体293としては、例えば、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムとの積層構造を用いるとよい。また、例えば、絶縁体130に用いることのできる材料を用いればよく、積層または単層で設けるとよい。
 また、メモリデバイス290上に配線層を設けてもよい。例えば、図26において、トランジスタ200、および容量デバイス292上には、層間膜として、絶縁体284、および絶縁体160が順に積層して設けられている。また、絶縁体283、絶縁体284、および絶縁体160にはトランジスタ200と電気的に接続する導電体166が埋め込まれている。なお、導電体166はプラグ、または配線として機能する。
 絶縁体160、および導電体166上に、配線層を設けてもよい。例えば、図26において、絶縁体162、および絶縁体164が順に積層して設けられている。また、絶縁体162、および絶縁体164には、導電体168が形成されている。導電体168は、プラグ、または配線として機能する。
 絶縁体160、および絶縁体164には、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体160、および絶縁体164には、絶縁体352などに用いることができる絶縁体を用いればよい。
 絶縁体162には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。例えば、絶縁体162には、絶縁体350などに用いることができる絶縁体を用いればよい。
 なお、上記メモリデバイス290は、積層する構成としてもよい。図27にメモリデバイス290を5層積層する構成の断面図を示す。図27に示すように、メモリデバイス290は、導電体240、および導電体166を介して、異なるメモリデバイス290と電気的に接続する。
 なお、図27に示すように、複数のメモリデバイス(メモリデバイス290_1乃至メモリデバイス290_5)を、絶縁体283と絶縁体212とで、包括して封止してもよい。複数のメモリデバイスを包括して封止することで、工程を簡略化することができる。なお、トランジスタ200を構成する構造の一部、およびトランジスタ200の周辺に設けられた構造の一部を、スパッタリング法を用いて成膜することで、トランジスタ200の水素濃度を低くすることができる。よって、トランジスタ200の上方に、異なるトランジスタ200を作製する場合においても、下方に位置するトランジスタ200の水素濃度を低く保つことができる。したがって、メモリデバイス290を積層する構成とする場合、メモリデバイス290を個別に封止しなくても、複数のメモリデバイスを包括して封止することで、トランジスタ200中の水素濃度を低くすることができる。
 なお、絶縁体283と絶縁体212による、複数のメモリデバイスの封止は、複数のメモリデバイス全てを包括して行われてもよし、一部ずつ包括して行われてもよい。
 なお、複数のメモリデバイスは、チャネル長方向に並んでいてもよいし、チャネル幅方向に並んでいてもよいし、マトリクス状に配置されていてもよい。また、設計に応じて、規則性を持たずに配置されていてもよい。
 また、絶縁体214と絶縁体282とに同じ材料を用いる場合、絶縁体214および絶縁体282のいずれか一方は設けなくてもよい。これにより、工程数を削減することができる。
 図27に示すように、複数のメモリデバイス(メモリデバイス290_1乃至メモリデバイス290_5)を積層することにより、メモリデバイスの占有面積を増やすことなく、メモリデバイスを集積して配置することができる。つまり、3Dメモリデバイスを構成することができる。
 なお、図27では、各層が1つのメモリデバイスを有する構成を例示したが、これに限られるものではない。先の<半導体装置の応用例>に示したように、各層に含まれるメモリデバイスは複数であってもよく、複数のメモリデバイスは、チャネル長方向に並んでいてもよいし、チャネル幅方向に並んでいてもよいし、マトリックス状に配置されていてもよい。また、設計に応じて、規則性を持たずに配置されていてもよい。
<メモリデバイスの変形例>
 以下では、図28A、図28B、および図29を用いて、先の<メモリデバイスの構成例>で示したものとは異なる、本発明の一態様に係るトランジスタ200、および容量デバイス292を有する半導体装置の一例について説明する。なお図28A、図28B、および図29に示す半導体装置において、先の実施の形態および図26に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目において、トランジスタ200、および容量デバイス292の構成材料については、先の実施の形態および先の<メモリデバイスの構成例>で詳細に説明した材料を用いることができる。
<<メモリデバイスの変形例1>>
 以下では、メモリデバイス600を有する半導体装置の一例について図28Aおよび図28Bを用いて説明する。メモリデバイス600は、トランジスタ200a、トランジスタ200b、容量デバイス292a、および容量デバイス292bを有する。
 図28Aは、メモリデバイス600を有する半導体装置の上面図である。また、図28Bは、図28AにA1−A2の一点鎖線で示す部位の断面図であり、トランジスタ200a、およびトランジスタ200bのチャネル長方向の断面図でもある。なお、図28Aの上面図では、図の明瞭化のために一部の要素を省いている。
 メモリデバイス600は、図28Bに示すように、A3−A4の一点鎖線を対称軸とした線対称の構成となっている。トランジスタ200aのソース電極またはドレイン電極の一方と、トランジスタ200bのソース電極またはドレイン電極の一方は、導電体242cが兼ねる構成となっている。また、トランジスタ200aと電気的に接続し、プラグとして機能する導電体と、トランジスタ200bと電気的に接続し、プラグとして機能する導電体は、導電体240cが兼ねる構成となっている。このように、2つのトランジスタと、2つの容量デバイスと、配線とプラグとの接続を上述の構成とすることで、微細化または高集積化が可能な半導体装置を提供することができる。
 トランジスタ200a、トランジスタ200b、容量デバイス292a、および容量デバイス292bのそれぞれの構成および効果については、図25A乃至図25D、および図26に示す半導体装置の構成例を参酌することができる。
<<メモリデバイスの変形例2>>
 図29は、メモリユニット470が、トランジスタ200Tを有するトランジスタ層413と、4層のメモリデバイス層(メモリデバイス層415_1乃至メモリデバイス層415_4)を有する例を示す。
 メモリデバイス層415_1乃至メモリデバイス層415_4は、それぞれ複数のメモリデバイス420を有する。メモリデバイス420には、例えば、図26に示すメモリデバイス290、または図28Aおよび図28Bに示すメモリデバイス600を用いることができる。
 メモリデバイス420は、導電体424、および導電体166を介して、異なるメモリデバイス層が有するメモリデバイス420、およびトランジスタ層413が有するトランジスタ200Tと電気的に接続する。
 メモリユニット470は、絶縁体212、絶縁体214、絶縁体282、および絶縁体283により封止される(便宜的に、以下では封止構造と呼ぶ)。絶縁体283の周囲には絶縁体274が設けられる。また、絶縁体274、絶縁体283、および絶縁体212には導電体440が設けられ、素子層411と電気的に接続する。
 なお、絶縁体212、および絶縁体283は、水素に対するブロッキング性が高い機能を有する材料であると好適である。また、絶縁体214、および絶縁体282は、水素を捕獲、または水素を固着する機能を有する材料であると好適である。
 例えば、上記水素に対するブロッキング性が高い機能を有する材料は、窒化シリコン、または窒化酸化シリコンなどが挙げられる。また、上記水素を捕獲、または水素を固着する機能を有する材料は、酸化アルミニウム、酸化ハフニウム、並びにアルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などが挙げられる。
 なお、絶縁体212、絶縁体214、絶縁体282、および絶縁体283に用いる材料の結晶構造については、特に限定は無いが、非晶質または結晶性を有する構造とすればよい。例えば、水素を捕獲、または水素を固着する機能を有する材料として、非晶質の酸化アルミニウム膜を用いると好適である。非晶質の酸化アルミニウムは、結晶性の高い酸化アルミニウムよりも、水素の捕獲、および固着する量が大きい場合がある。
 また、封止構造の内部には、絶縁体280が設けられる。絶縁体280は、加熱により酸素を放出する機能を有する。または、絶縁体280は、過剰酸素領域を有する。
 ここで、絶縁体280中の過剰酸素は、絶縁体280と接する酸化物半導体中の水素の拡散に対し、下記のようなモデルが考えられる。
 酸化物半導体中に存在する水素は、酸化物半導体に接する絶縁体280を介して、他の構造体へと拡散する。当該水素の拡散は、絶縁体280中の過剰酸素が酸化物半導体中の水素と反応しOH結合を形成し、絶縁体280中を拡散する。OH結合を有した水素原子は、水素を捕獲、または水素を固着する機能を有する材料(代表的には、絶縁体282)に到達した際に、水素原子は絶縁体282中の原子(例えば、金属原子など)と結合した酸素原子と反応し、絶縁体282中に捕獲、または固着される。一方、OH結合を有していた酸素原子は、過剰酸素として絶縁体280中に残ると推測される。つまり、当該水素の拡散において、絶縁体280中の過剰酸素が、橋渡し的な役割を担う蓋然性が高い。
 上記のモデルを満たすためには、半導体装置の作製プロセスが重要な要素の一つとなる。
 一例として、酸化物半導体に、過剰酸素を有する絶縁体280を形成し、その後、絶縁体282を形成する。そのあとに、加熱処理を行うことが好ましい。当該加熱処理は、具体的には、酸素を含む雰囲気、窒素を含む雰囲気、または酸素と窒素の混合雰囲気にて、350℃以上、好ましくは400℃以上の温度で行う。加熱処理の時間は、1時間以上、好ましくは4時間以上、さらに好ましくは8時間以上とする。
 上記の加熱処理によって、酸化物半導体中の水素が、絶縁体280、および絶縁体282を介して、外方に拡散することができる。つまり、酸化物半導体、及び当該酸化物半導体近傍に存在する水素の絶対量を低減することができる。
 上記加熱処理のあと、絶縁体283を形成する。絶縁体283は、水素に対するブロッキング性が高い機能を有する材料であるため、外方に拡散させた水素、または外部に存在する水素を、内部、具体的には、酸化物半導体、または絶縁体280側に入り込むのを抑制することができる。
 なお、上記の加熱処理については、絶縁体282を形成したあとに行う構成について、例示したが、これに限定されない。例えば、トランジスタ層413の形成後、またはメモリデバイス層415_1乃至メモリデバイス層415_3の形成後に、それぞれ上記加熱処理を行っても良い。また、上記加熱処理によって、水素を外方に拡散させる際には、トランジスタ層413の上方または横方向に水素が拡散される。同様に、メモリデバイス層415_1乃至メモリデバイス層415_3形成後に加熱処理をする場合においては、水素は上方または横方向に拡散される。
 なお、上記の作製プロセスとすることで、絶縁体212と、絶縁体283と、が接着することで、上述した封止構造が形成される。
 以上のように、上記の構造、及び上記の作製プロセスとすることで、水素濃度が低減された酸化物半導体を用いた半導体装置を提供することができる。例えば、トランジスタ200T、またはメモリデバイス420に含まれる、酸化物230b、または酸化物230cは、SIMSにより得られる水素濃度が、1×1020atoms/cm未満、好ましくは1×1019atoms/cm未満である領域を有する。
 以上より、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。
 本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。
(実施の形態5)
 本実施の形態では、本発明の一態様の半導体装置を作製する際に用いることができる装置について、図30を参照して説明する。
 本発明の一態様の半導体装置を作製する際には、異なる膜種が連続成膜可能となる複数の処理室を有する、所謂マルチチャンバー装置を用いることが好ましい。各処理室では、それぞれ、スパッタリング、CVD、ALDなどによる成膜処理を行うことができる。例えば、1つの処理室を、スパッタリングを行う処理室(スパッタリング室ともいう。)とした場合、当該スパッタリング室には、ガス供給装置、当該ガス供給装置に接続されるガス精製装置、真空ポンプ、ターゲットなどを接続することができる。
 また、各処理室では、基板のクリーニング処理、プラズマ処理、逆スパッタリング処理、エッチング処理、アッシング処理、加熱処理などを行ってもよい。各処理室において、適宜異なる処理を行うことで、絶縁膜、導電膜、および半導体膜を、大気開放を行わずに成膜することができる。
 本発明の一態様に用いる半導体膜としては、代表的には酸化物半導体膜が挙げられる。特に、不純物濃度が低く、欠陥準位密度の低い(酸素欠損の少ない)酸化物半導体膜は、優れた電気特性を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性とよぶ。
 高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア濃度を低くすることができる。従って、該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が1×10μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる。
 なお、酸化物半導体膜中の不純物としては、代表的には水、水素などが挙げられる。また、本明細書等において、酸化物半導体膜中から水および水素を低減または除去することを、脱水化、脱水素化と表す場合がある。また、酸化物半導体膜に酸素を添加することを、加酸素化と表す場合があり、加酸素化され且つ化学量論組成よりも過剰の酸素を有する状態を過剰酸素状態と表す場合がある。
 ここで、酸化物半導体と、酸化物半導体の下層に位置する絶縁体または導電体と、酸化物半導体の上層に位置する絶縁体または導電体とを、大気開放を行わずに、異なる膜種を連続成膜することで、不純物(特に、水素、水)の濃度が低減された、実質的に高純度真性である酸化物半導体膜を成膜することができる。
 まず、本発明の一態様の半導体装置を作製する際に用いることができる装置の構成例の詳細について、図30を用いて説明する。図30に示す装置を用いることで、半導体膜と、半導体膜の下層に位置する絶縁体または導電体と、半導体膜の上層に位置する絶縁膜または導電膜とを連続成膜することができる。従って、半導体膜中に入り込みうる不純物(特に水素、水)を抑制することができる。また、図30に示す装置は、半導体膜を有する積層構造の連続成膜に限らず、材料の異なる絶縁膜の連続成膜、材料の異なる導電膜の連続成膜、絶縁膜と導電膜との積層構造の連続成膜、などが可能となる。
 図30は、枚葉式のマルチチャンバーの装置4000の上面図を模式的に示している。
 装置4000は、大気側基板供給室4010と、大気側基板供給室4010から、基板を搬送する大気側基板搬送室4012と、基板の搬入を行い、且つ室内の圧力を大気圧から減圧、または減圧から大気圧へ切り替えるロードロック室4020aと、基板の搬出を行い、且つ室内の圧力を減圧から大気圧、または大気圧から減圧へ切り替えるアンロードロック室4020bと、真空中の基板の搬送を行う搬送室4029、および搬送室4039と、搬送室4029と搬送室4039とを接続する移送室4030a、および移送室4030bと、成膜または加熱を行う、処理室4024a、処理室4024b、処理室4034a、処理室4034b、処理室4034c、処理室4034d、および処理室4034eと、を有する。
 なお、複数の処理室は、それぞれ、並列して異なる処理を行うことができる。従って、異なる膜種の積層構造を容易に作製することができる。なお、並列処理は、最大で処理室の数だけ行うことができる。例えば、図30に示す装置4000は、7つの処理室を有する装置である。従って、1つの装置を用いて(本明細書ではin−situともいう)、7つの成膜処理を、大気解放せずに連続して行うことができる。
 一方、積層構造において、大気開放せずに作製できる積層数は、必ずしも処理室の数と同じにはならない。例えば、求める積層構造において、同材料の層を複数有する場合、当該層は1つの処理室で設けることができるため、設置された処理室の数よりも、多い積層数の積層構造を作製することができる。
 また、大気側基板供給室4010は、基板を収容するカセットポート4014と、基板のアライメントを行うアライメントポート4016と、を備える。なお、カセットポート4014は、複数(例えば、図30においては、3つ)有する構成としても良い。
 また、大気側基板搬送室4012は、ロードロック室4020aおよびアンロードロック室4020bと接続される。搬送室4029は、ロードロック室4020a、アンロードロック室4020b、移送室4030a、移送室4030b、処理室4024a、および処理室4024bと接続される。移送室4030a、および移送室4030bは、搬送室4029、および搬送室4039と接続される。搬送室4039は、移送室4030a、移送室4030b、処理室4034a、処理室4034b、処理室4034c、処理室4034d、および処理室4034eと接続される。
 なお、各室の接続部にはゲートバルブ4028、またはゲートバルブ4038が設けられており、大気側基板供給室4010と、大気側基板搬送室4012を除き、各室を独立して真空状態に保持することができる。また、大気側基板搬送室4012は、搬送ロボット4018を有する。搬送室4029は、搬送ロボット4026を有し、搬送室4039は、搬送ロボット4036を有する。搬送ロボット4018、搬送ロボット4026、および搬送ロボット4036は、複数の可動部と、基板を保持するアームと、を有し、各室へ基板を搬送することができる。
 なお、搬送室、処理室、ロードロック室、アンロードロック室および移送室は、上述の数に限定されず、設置スペースやプロセス条件に合わせて、適宜最適な数を設けることができる。
 特に、搬送室を複数有する場合、一つの搬送室と、他の搬送室との間には、2以上の移送室を有することが好ましい。例えば、図30に示すように、搬送室4029、および搬送室4039を有する場合、搬送室4029と搬送室4039との間に、移送室4030aおよび移送室4030bが並列して配置されることが好ましい。
 移送室4030aおよび移送室4030bを並列して配置することで、例えば、搬送ロボット4026が移送室4030aに基板を搬入する工程と、搬送ロボット4036が移送室4030bに基板を搬入する工程と、を同時に行うことができる。また、搬送ロボット4026が移送室4030bから基板を搬出する工程と、搬送ロボット4036が移送室4030aから基板を搬出する工程と、を同時に行うことができる。つまり、複数の搬送ロボットを同時に駆動することで、生産効率が向上する。
 また、図30では、1室の搬送室が、1つの搬送ロボットを有し、かつ複数の処理室と接続する例を示したが、本構造に限定されない。1室の搬送室につき、複数の搬送ロボットを有していてもよい。
 また、搬送室4029、および搬送室4039の一方、または両方は、バルブを介して真空ポンプと、クライオポンプと、に接続している。従って、搬送室4029、および搬送室4039は、真空ポンプを用いて、大気圧から低真空または中真空(数100Paから0.1Pa程度)まで排気した後、バルブを切り替え、クライオポンプを用いて、中真空から高真空または超高真空(0.1Paから1×10−7Pa程度)まで排気することができる。
 また、例えば、クライオポンプは、1室の搬送室に対し、2台以上並列に接続しても良い。複数のクライオポンプを有することで、1台のクライオポンプがリジェネ中であっても、他のクライオポンプを使って排気することが可能となる。なお、リジェネとは、クライオポンプ内にため込まれた分子(または原子)を放出する処理とする。クライオポンプは、分子(または原子)をため込みすぎると排気能力が低下してくるため、定期的にリジェネを行うとよい。
 処理室4024a、処理室4024b、処理室4034a、処理室4034b、処理室4034c、処理室4034d、および処理室4034eは、それぞれ、異なる処理を並列して行うことができる。つまり、処理室毎に、設置された基板に対し、スパッタリング、CVD、MBE、PLD、ALDなどによる成膜処理、加熱処理、またはプラズマ処理を行うことができる。また、処理室では、加熱処理、またはプラズマ処理を行った後、成膜処理を行ってもよい。
 装置4000は、複数の処理室を有することで、処理と処理の間で基板を大気暴露することなく搬送することが可能なため、基板に不純物が吸着することを抑制できる。また、処理室毎に、異なる膜種の成膜処理、加熱処理、または、プラズマ処理を行うことができるため、成膜や加熱処理などの順番を自由に構築することができる。
 なお、各処理室は、バルブを介して真空ポンプと接続してもよい。真空ポンプとしては、例えば、ドライポンプ、およびメカニカルブースターポンプ等を用いることができる。
 また、各処理室は、プラズマを発生させることができる電源と接続してもよい。当該電源としては、DC電源、AC電源、高周波(RF、マイクロ波など)電源を設ければよい。また、DC電源にパルス発生装置を接続しても良い。
 また、処理室は、ガス供給装置を介して、ガス精製装置と接続してもよい。なお、ガス供給装置およびガス精製装置は、ガス種の数だけ設けるとよい。
 例えば、処理室で、スパッタリングによる成膜処理を行う場合、処理室は、ターゲットと、ターゲットに接続されたバッキングプレートと、バッキングプレートを介して、ターゲットと対向して配置されたカソードと、防着板と、基板ステージなどを備えてもよい。また、例えば、基板ステージは、基板を保持する基板保持機構や、基板を裏面から加熱する裏面ヒーター等を備えていても良い。
 なお、基板ステージは、成膜時に床面に対して概略垂直状態に保持され、基板受け渡し時には床面に対して概略水平状態に保持される。ここで、基板ステージを床面に対して概略垂直とすることで、成膜時に混入しうるゴミまたはパーティクルが基板に付着する確率を、水平状態に保持するよりも抑制することができる。ただし、基板ステージを床面に対して垂直(90°)状態に保持すると、基板が落下する可能性があるため、基板ステージの床面に対する角度は、80°以上90°未満とすることが好ましい。
 なお、基板ステージの構成としては、上記構成に限定されない。例えば、基板ステージを床面に対して概略水平とする構成としてもよい。当該構成の場合、基板ステージよりも下方にターゲットを配置し、ターゲットと、基板ステージとの間に基板を配置すればよい。また、基板ステージは、基板が落下しないような基板を固定する治具、または基板を固定する機構を備えていても良い。
 また、処理室に防着板を備えることで、ターゲットからスパッタリングされる粒子が不要な領域に堆積することを抑制することができる。また、防着板は、累積されたスパッタリング粒子が剥離しないように、加工することが望ましい。例えば、表面粗さを増加させるブラスト処理、または防着板の表面に凹凸を設けても良い。
 バッキングプレートは、ターゲットを保持する機能を有し、カソードは、ターゲットに電圧(例えば、負電圧)を印加する機能を有する。
 なお、ターゲットは、導電体、絶縁体、または半導体を用いることができる。例えば、ターゲットが金属酸化物などの酸化物半導体の場合、処理室にて酸化物半導体膜を成膜することができる。また、ターゲットが金属酸化物の場合においても、成膜ガスとして、窒素ガスを用いると酸化窒化物半導体膜を形成することもできる。
 また、各処理室は、ガス加熱機構を介してガス供給装置と接続してもよい。ガス加熱機構はガス供給装置を介してガス精製装置と接続される。処理室に導入されるガスは、露点が−80℃以下、好ましくは−100℃以下、さらに好ましくは−120℃以下であるガスを用いることができ、例えば、酸素ガス、窒素ガス、および希ガス(アルゴンガスなど)を用いることができる。また、ガス加熱機構により、処理室に導入されるガスを40℃以上400℃以下に加熱することができる。なお、ガス加熱機構、ガス供給装置、およびガス精製装置は、ガス種の数だけ設けるとよい。
 また、各処理室は、バルブを介してターボ分子ポンプおよび真空ポンプと接続してもよい。また、各処理室には、クライオトラップを設けてもよい。
 なお、クライオトラップは、水などの比較的融点の高い分子(または原子)を吸着することができる機構である。ターボ分子ポンプは大きいサイズの分子(または原子)を安定して排気し、かつメンテナンスの頻度が低いため、生産性に優れる一方、水素や水の排気能力が低い。そこで、水などに対する排気能力を高めるため、クライオトラップを用いることができる。クライオトラップの冷凍機の温度は100K以下、好ましくは80K以下とする。また、クライオトラップが複数の冷凍機を有する場合、冷凍機ごとに温度を変えると、効率的に排気することが可能となるため好ましい。例えば、1段目の冷凍機の温度を100K以下とし、2段目の冷凍機の温度を20K以下とすればよい。
 なお、処理室の排気方法は、これに限定されず、接続する搬送室に示す排気方法(クライオポンプと真空ポンプとの排気方法)と同様の構成としてもよい。なお、搬送室の排気方法を処理室と同様の構成(ターボ分子ポンプと真空ポンプとの排気方法)としてもよい。
 特に、酸化物半導体膜を成膜する処理室の排気方法としては、真空ポンプとクライオトラップとを組み合わせる構成としてもよい。酸化物半導体膜を成膜する処理室に設けられる排気方法としては、少なくとも水分子を吸着することができる機能を有すると好ましい。
 また、酸化物半導体膜を成膜する処理室は、水素分子の分圧が1×10−2Pa以下であり、且つ水分子の分圧が1×10−4Pa以下である、と好ましい。また、酸化物半導体膜を成膜する処理室の待機状態における圧力が8.0×10−5Pa以下、好ましくは5.0×10−5Pa以下、さらに好ましくは1.0×10−5Pa以下である。また、上記の水素分子の分圧、および水分子の分圧の数値については、スパッタリング室が待機状態のとき、および成膜状態(プラズマが放電状態)のときの双方の数値である。
 なお、処理室の全圧および分圧は、質量分析計を用いて測定することができる。例えば、株式会社アルバック製、四重極形質量分析計(Q−massともいう。)Qulee CGM−051を用いればよい。
 処理室の水素分子の分圧、水分子の分圧、および待機状態における圧力を上記の範囲とすることで、形成される、酸化物半導体膜の膜中の不純物の濃度を低くすることができる。
 特に、各処理室を、それぞれ、スパッタリングによる成膜処理に用いることで、先の実施の形態で示したトランジスタ200の構成の一部を、in−situで連続成膜した積層構造により作製することができる。
 トランジスタ200の作製方法においては、絶縁体212、絶縁体214、および絶縁体216を、装置4000を用いて連続成膜する。また、酸化膜230A、酸化膜230B、および酸化膜243Aを、装置4000を用いて連続成膜する。また、絶縁体254、および絶縁体280となる絶縁膜を、装置4000を用いて連続成膜する。
 つまり、絶縁体212、絶縁体214、および絶縁体216を、大気解放を行わず、連続して成膜することができる。また、酸化膜230A、酸化膜230B、および酸化膜243Aを、大気解放を行わず、連続して成膜することができる。また、絶縁体254、および絶縁体280となる絶縁膜を、大気解放を行わず、連続して成膜することができる。
 上記構成とすることで、不純物(代表的には、水、水素など)を徹底的に排除した積層膜を形成することが可能となる。また、上記積層膜の各界面は、大気に曝されないため、不純物濃度が低減される。
 また、例えば、処理室で、加熱処理を行う場合、処理室は、基板を格納することができる複数の加熱ステージを備えてもよい。なお、加熱ステージは、多段の構成としてもよい。加熱ステージの段数を増やすことで複数の基板を同時に加熱処理できるため、生産性を向上させることができる。
 処理室に用いることのできる加熱機構としては、例えば、抵抗発熱体などを用いて加熱する加熱機構としてもよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱する加熱機構としてもよい。例えば、GRTA(Gas Rapid Thermal Anneal)、LRTA(Lamp Rapid Thermal Anneal)などのRTA(Rapid Thermal Anneal)を用いることができる。LRTAは、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する。GRTAは、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。
 ロードロック室4020aは、基板受け渡しステージや、基板を裏面から加熱する裏面ヒーター等を備えていても良い。ロードロック室4020aは、減圧状態から大気圧まで圧力を上昇させ、ロードロック室4020aの圧力が大気圧になった時に、大気側基板搬送室4012に設けられている搬送ロボット4018から基板受け渡しステージが基板を受け取る。その後、ロードロック室4020aを真空引きし、減圧状態としたのち、搬送室4029に設けられている搬送ロボット4026が基板受け渡しステージから基板を受け取る。
 また、ロードロック室4020aは、バルブを介して真空ポンプ、およびクライオポンプと接続されている。なお、アンロードロック室4020bは、ロードロック室4020aと同様の構成とすればよい。
 大気側基板搬送室4012は、搬送ロボット4018を有するため、搬送ロボット4018により、カセットポート4014とロードロック室4020aとの基板の受け渡しを行うことができる。また、大気側基板搬送室4012、および大気側基板供給室4010の上方にHEPAフィルター(High Efficiency Particulate Air Filter)等のゴミまたはパーティクルの混入を抑制するための機構を設けてもよい。また、カセットポート4014は、複数の基板を格納することができる。
 上記の装置4000を用いて、絶縁膜、半導体膜、および導電膜を、大気開放を行わず連続成膜することで、半導体膜への不純物の入り込みを好適に抑制できる。
 上記より、本発明の一態様の装置を用いることで、半導体膜を有する積層構造を連続成膜により、作製することができる。従って、半導体膜中に取り込まれる水素、水などの不純物を抑制し、且つ欠陥準位密度の低い半導体膜を作製することができる。
 本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態6)
 本実施の形態では、図31A、図31Bおよび図32A乃至図32Hを用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ(以下、OSトランジスタと呼ぶ場合がある。)、および容量素子が適用されている記憶装置(以下、OSメモリ装置と呼ぶ場合がある。)について説明する。OSメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するOSトランジスタを有する記憶装置である。OSトランジスタのオフ電流は極めて小さいので、OSメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
<記憶装置の構成例>
 図31AにOSメモリ装置の構成の一例を示す。記憶装置1400は、周辺回路1411、およびメモリセルアレイ1470を有する。周辺回路1411は、行回路1420、列回路1430、出力回路1440、およびコントロールロジック回路1460を有する。
 列回路1430は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ1470が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路1440を介して、データ信号RDATAとして記憶装置1400の外部に出力される。また、行回路1420は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
 記憶装置1400には、外部から電源電圧として低電源電圧(VSS)、周辺回路1411用の高電源電圧(VDD)、メモリセルアレイ1470用の高電源電圧(VIL)が供給される。また、記憶装置1400には、制御信号(CE、WE、RE)、アドレス信号ADDR、データ信号WDATAが外部から入力される。アドレス信号ADDRは、行デコーダおよび列デコーダに入力され、データ信号WDATAは書き込み回路に入力される。
 コントロールロジック回路1460は、外部から入力される制御信号(CE、WE、RE)を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号CEは、チップイネーブル信号であり、制御信号WEは、書き込みイネーブル信号であり、制御信号REは、読み出しイネーブル信号である。コントロールロジック回路1460が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
 メモリセルアレイ1470は、行列状に配置された、複数個のメモリセルMCと、複数の配線を有する。なお、メモリセルアレイ1470と行回路1420とを接続している配線の数は、メモリセルMCの構成、一列に有するメモリセルMCの数などによって決まる。また、メモリセルアレイ1470と列回路1430とを接続している配線の数は、メモリセルMCの構成、一行に有するメモリセルMCの数などによって決まる。
 なお、図31Aにおいて、周辺回路1411とメモリセルアレイ1470を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図31Bに示すように、周辺回路1411の一部の上に、メモリセルアレイ1470が重なるように設けられてもよい。例えば、メモリセルアレイ1470の下に重なるように、センスアンプを設ける構成にしてもよい。
 図32A乃至図32Hに上述のメモリセルMCに適用できるメモリセルの構成例について説明する。
[DOSRAM]
 図32A乃至図32Cに、DRAMのメモリセルの回路構成例を示す。本明細書等において、1OSトランジスタ1容量素子型のメモリセルを用いたDRAMを、DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)と呼ぶ場合がある。図32Aに示す、メモリセル1471は、トランジスタM1と、容量素子CAと、を有する。なお、トランジスタM1は、ゲート(トップゲートと呼ぶ場合がある。)、及びバックゲートを有する。
 トランジスタM1の第1端子は、容量素子CAの第1端子と接続され、トランジスタM1の第2端子は、配線BILと接続され、トランジスタM1のゲートは、配線WOLと接続され、トランジスタM1のバックゲートは、配線BGLと接続されている。容量素子CAの第2端子は、配線CALと接続されている。
 配線BILは、ビット線として機能し、配線WOLは、ワード線として機能する。配線CALは、容量素子CAの第2端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線CALには、低レベル電位を印加するのが好ましい。配線BGLは、トランジスタM1のバックゲートに電位を印加するための配線として機能する。配線BGLに任意の電位を印加することによって、トランジスタM1のしきい値電圧を増減することができる。
 ここで、図32Aに示すメモリセル1471は、図26に示す記憶装置に対応している。つまり、トランジスタM1はトランジスタ200に、容量素子CAは容量デバイス292に対応している。
 また、メモリセルMCは、メモリセル1471に限定されず、回路構成の変更を行うことができる。例えば、メモリセルMCは、図32Bに示すメモリセル1472のように、トランジスタM1のバックゲートが、配線BGLでなく、配線WOLと接続される構成にしてもよい。また、例えば、メモリセルMCは、図32Cに示すメモリセル1473ように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタM1で構成されたメモリセルとしてもよい。
 上記実施の形態に示す半導体装置をメモリセル1471等に用いる場合、トランジスタM1としてトランジスタ200を用い、容量素子CAとして容量素子100を用いることができる。トランジスタM1としてOSトランジスタを用いることによって、トランジスタM1のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタM1によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル1471、メモリセル1472、メモリセル1473に対して多値データ、又はアナログデータを保持することができる。
 また、DOSRAMにおいて、上記のように、メモリセルアレイ1470の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
[NOSRAM]
 図32D乃至図32Gに、2トランジスタ1容量素子のゲインセル型のメモリセルの回路構成例を示す。図32Dに示す、メモリセル1474は、トランジスタM2と、トランジスタM3と、容量素子CBと、を有する。なお、トランジスタM2は、トップゲート(単にゲートと呼ぶ場合がある。)、及びバックゲートを有する。本明細書等において、トランジスタM2にOSトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、NOSRAM(Nonvolatile Oxide Semiconductor RAM)と呼ぶ場合がある。
 トランジスタM2の第1端子は、容量素子CBの第1端子と接続され、トランジスタM2の第2端子は、配線WBLと接続され、トランジスタM2のゲートは、配線WOLと接続され、トランジスタM2のバックゲートは、配線BGLと接続されている。容量素子CBの第2端子は、配線CALと接続されている。トランジスタM3の第1端子は、配線RBLと接続され、トランジスタM3の第2端子は、配線SLと接続され、トランジスタM3のゲートは、容量素子CBの第1端子と接続されている。
 配線WBLは、書き込みビット線として機能し、配線RBLは、読み出しビット線として機能し、配線WOLは、ワード線として機能する。配線CALは、容量素子CBの第2端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線CALには、低レベル電位を印加するのが好ましい。配線BGLは、トランジスタM2のバックゲートに電位を印加するための配線として機能する。配線BGLに任意の電位を印加することによって、トランジスタM2のしきい値電圧を増減することができる。
 ここで、図32Dに示すメモリセル1474は、図23に示す記憶装置に対応している。つまり、トランジスタM2はトランジスタ200に、容量素子CBは容量素子100に、トランジスタM3はトランジスタ300に、配線WBLは配線1003に、配線WOLは配線1004に、配線BGLは配線1006に、配線CALは配線1005に、配線RBLは配線1002に、配線SLは配線1001に対応している。
 また、メモリセルMCは、メモリセル1474に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルMCは、図32Eに示すメモリセル1475のように、トランジスタM2のバックゲートが、配線BGLでなく、配線WOLと接続される構成にしてもよい。また、例えば、メモリセルMCは、図32Fに示すメモリセル1476のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタM2で構成されたメモリセルとしてもよい。また、例えば、メモリセルMCは、図32Gに示すメモリセル1477のように、配線WBLと配線RBLを一本の配線BILとしてまとめた構成であってもよい。
 上記実施の形態に示す半導体装置をメモリセル1474等に用いる場合、トランジスタM2としてトランジスタ200を用い、トランジスタM3としてトランジスタ300を用い、容量素子CBとして容量素子100を用いることができる。トランジスタM2としてOSトランジスタを用いることによって、トランジスタM2のリーク電流を非常に小さくすることができる。これにより、書き込んだデータをトランジスタM2によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル1474に多値データ、又はアナログデータを保持することができる。メモリセル1475乃至メモリセル1477も同様である。
 なお、トランジスタM3は、チャネル形成領域にシリコンを有するトランジスタ(以下、Siトランジスタと呼ぶ場合がある)であってもよい。Siトランジスタの導電型は、nチャネル型としてもよいし、pチャネル型としてもよい。Siトランジスタは、OSトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタM3として、Siトランジスタを用いてもよい。また、トランジスタM3にSiトランジスタを用いることで、トランジスタM3の上に積層してトランジスタM2を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
 また、トランジスタM3はOSトランジスタであってもよい。トランジスタM2およびトランジスタM3にOSトランジスタを用いた場合、メモリセルアレイ1470をn型トランジスタのみを用いて回路を構成することができる。
 また、図32Hに3トランジスタ1容量素子のゲインセル型のメモリセルの一例を示す。図32Hに示すメモリセル1478は、トランジスタM4乃至トランジスタM6、および容量素子CCを有する。容量素子CCは適宜設けられる。メモリセル1478は、配線BIL、配線RWL、配線WWL、配線BGL、および配線GNDLに電気的に接続されている。配線GNDLは低レベル電位を与える配線である。なお、メモリセル1478を、配線BILに代えて、配線RBL、配線WBLに電気的に接続してもよい。
 トランジスタM4は、バックゲートを有するOSトランジスタであり、バックゲートは配線BGLに電気的に接続されている。なお、トランジスタM4のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタM4はバックゲートを有さなくてもよい。
 なお、トランジスタM5、トランジスタM6はそれぞれ、nチャネル型Siトランジスタまたはpチャネル型Siトランジスタでもよい。或いは、トランジスタM4乃至トランジスタM6がOSトランジスタでもよい。この場合、メモリセルアレイ1470をn型トランジスタのみを用いて回路を構成することができる。
 上記実施の形態に示す半導体装置をメモリセル1478に用いる場合、トランジスタM4としてトランジスタ200を用い、トランジスタM5、トランジスタM6としてトランジスタ300を用い、容量素子CCとして容量素子100を用いることができる。トランジスタM4としてOSトランジスタを用いることによって、トランジスタM4のリーク電流を非常に小さくすることができる。
 なお、本実施の形態に示す、周辺回路1411、メモリセルアレイ1470等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
 一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置(メモリ)が用いられる。図33に、各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速いアクセス速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図33では、最上層から順に、CPUなどの演算処理装置にレジスタとして混載されるメモリ、SRAM(Static Random Access Memory)、DRAM(Dynamic Random Access Memory)、3D NANDメモリを示している。
 CPUなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
 SRAMは、例えばキャッシュに用いられる。キャッシュは、メインメモリに保持されている情報の一部を複製して保持する機能を有する。使用頻繁が高いデータをキャッシュに複製しておくことで、データへのアクセス速度を高めることができる。
 DRAMは、例えばメインメモリに用いられる。メインメモリは、ストレージから読み出されたプログラムやデータを保持する機能を有する。DRAMの記録密度は、おおよそ0.1乃至0.3Gbit/mmである。
 3D NANDメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ0.6乃至6.0Gbit/mmである。
 本発明の一態様の記憶装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様の記憶装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域901に位置する記憶装置として好適に用いることができる。また、本発明の一態様の記憶装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域902に位置する記憶装置として好適に用いることができる。
 本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
(実施の形態7)
 本実施の形態では、図34Aおよび図34Bを用いて、本発明の半導体装置が実装されたチップ1200の一例を示す。チップ1200には、複数の回路(システム)が実装されている。このように、複数の回路(システム)を一つのチップに集積する技術を、システムオンチップ(System on Chip:SoC)と呼ぶ場合がある。
 図34Aに示すように、チップ1200は、CPU1211、GPU1212、一または複数のアナログ演算部1213、一または複数のメモリコントローラ1214、一または複数のインターフェース1215、一または複数のネットワーク回路1216等を有する。
 チップ1200には、バンプ(図示しない)が設けられ、図34Bに示すように、プリント基板(Printed Circuit Board:PCB)1201の第1の面と接続する。また、PCB1201の第1の面の裏面には、複数のバンプ1202が設けられており、マザーボード1203と接続する。
 マザーボード1203には、DRAM1221、フラッシュメモリ1222等の記憶装置が設けられていてもよい。例えば、DRAM1221に先の実施の形態に示すDOSRAMを用いることができる。また、例えば、フラッシュメモリ1222に先の実施の形態に示すNOSRAMを用いることができる。
 CPU1211は、複数のCPUコアを有することが好ましい。また、GPU1212は、複数のGPUコアを有することが好ましい。また、CPU1211、およびGPU1212は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、CPU1211、およびGPU1212に共通のメモリが、チップ1200に設けられていてもよい。該メモリには、前述したNOSRAMや、DOSRAMを用いることができる。また、GPU1212は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。GPU1212に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
 また、CPU1211、およびGPU1212が同一チップに設けられていることで、CPU1211およびGPU1212間の配線を短くすることができ、CPU1211からGPU1212へのデータ転送、CPU1211、およびGPU1212が有するメモリ間のデータ転送、およびGPU1212での演算後の、GPU1212からCPU1211への演算結果の転送を高速に行うことができる。
 アナログ演算部1213はA/D(アナログ/デジタル)変換回路、およびD/A(デジタル/アナログ)変換回路の一、または両方を有する。また、アナログ演算部1213に上記積和演算回路を設けてもよい。
 メモリコントローラ1214は、DRAM1221のコントローラとして機能する回路、およびフラッシュメモリ1222のインターフェースとして機能する回路を有する。
 インターフェース1215は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、USB(Universal Serial Bus)、HDMI(登録商標)(High−Definition Multimedia Interface)などを用いることができる。
 ネットワーク回路1216は、LAN(Local Area Network)などのネットワーク用の回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
 チップ1200には、上記回路(システム)を同一の製造プロセスで形成することが可能である。そのため、チップ1200に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ1200を低コストで作製することができる。
 GPU1212を有するチップ1200が設けられたPCB1201、DRAM1221、およびフラッシュメモリ1222が設けられたマザーボード1203は、GPUモジュール1204と呼ぶことができる。
 GPUモジュール1204は、SoC技術を用いたチップ1200を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップPC、携帯型(持ち出し可能な)ゲーム機などの携帯型電子機器に用いることが好適である。また、GPU1212を用いた積和演算回路により、ディープニューラルネットワーク(DNN)、畳み込みニューラルネットワーク(CNN)、再帰型ニューラルネットワーク(RNN)、自己符号化器、深層ボルツマンマシン(DBM)、深層信念ネットワーク(DBN)などの手法を実行することができるため、チップ1200をAIチップ、またはGPUモジュール1204をAIシステムモジュールとして用いることができる。
 本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
(実施の形態8)
 本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
<電子部品>
 まず、記憶装置720が組み込まれた電子部品の例を、図35Aおよび図35Bを用いて説明を行う。
 図35Aに電子部品700および電子部品700が実装された基板(実装基板704)の斜視図を示す。図35Aに示す電子部品700は、モールド711内に記憶装置720を有している。図35Aは、電子部品700の内部を示すために、一部を省略している。電子部品700は、モールド711の外側にランド712を有する。ランド712は電極パッド713と電気的に接続され、電極パッド713は記憶装置720とワイヤ714によって電気的に接続されている。電子部品700は、例えばプリント基板702に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板702上で電気的に接続されることで実装基板704が完成する。
 記憶装置720は、駆動回路層721と、記憶回路層722と、を有する。
 図35Bに電子部品730の斜視図を示す。電子部品730は、SiP(System in package)またはMCM(Multi Chip Module)の一例である。電子部品730は、パッケージ基板732(プリント基板)上にインターポーザ731が設けられ、インターポーザ731上に半導体装置735、および複数の記憶装置720が設けられている。
 電子部品730では、記憶装置720を広帯域メモリ(HBM:High Bandwidth Memory)として用いる例を示している。また、半導体装置735は、CPU、GPU、FPGAなどの集積回路(半導体装置)を用いることができる。
 パッケージ基板732は、セラミック基板、プラスチック基板、ガラスエポキシ基板などを用いることができる。インターポーザ731は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
 インターポーザ731は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ731は、インターポーザ731上に設けられた集積回路をパッケージ基板732に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ731に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板732を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、TSV(Through Silicon Via)を用いることも出来る。
 インターポーザ731としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
 HBMでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、HBMを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、HBMを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
 また、シリコンインターポーザを用いたSiPやMCMなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する2.5Dパッケージ(2.5次元実装)では、シリコンインターポーザを用いることが好ましい。
 また、電子部品730と重ねてヒートシンク(放熱板)を設けてもよい。ヒートシンクを設ける場合は、インターポーザ731上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品730では、記憶装置720と半導体装置735の高さを揃えることが好ましい。
 電子部品730を他の基板に実装するため、パッケージ基板732の底部に電極733を設けてもよい。図35Bでは、電極733を半田ボールで形成する例を示している。パッケージ基板732の底部に半田ボールをマトリクス状に設けることで、BGA(Ball Grid Array)実装を実現できる。また、電極733を導電性のピンで形成してもよい。パッケージ基板732の底部に導電性のピンをマトリクス状に設けることで、PGA(Pin Grid Array)実装を実現できる。
 電子部品730は、BGAおよびPGAに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、SPGA(Staggered Pin Grid Array)、LGA(Land Grid Array)、QFP(Quad Flat Package)、QFJ(Quad Flat J−leaded package)、またはQFN(Quad Flat Non−leaded package)などの実装方法を用いることができる。
 本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態9)
 本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器(例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ(ビデオカメラも含む)、録画再生装置、ナビゲーションシステムなど)の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード(例えば、SDカード)、USBメモリ、SSD(ソリッド・ステート・ドライブ)等の各種のリムーバブル記憶装置に適用される。図36A乃至図36Eにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
 図36AはUSBメモリの模式図である。USBメモリ1100は、筐体1101、キャップ1102、USBコネクタ1103および基板1104を有する。基板1104は、筐体1101に収納されている。例えば、基板1104には、メモリチップ1105、コントローラチップ1106が取り付けられている。メモリチップ1105などに先の実施の形態に示す半導体装置を組み込むことができる。
 図36BはSDカードの外観の模式図であり、図36Cは、SDカードの内部構造の模式図である。SDカード1110は、筐体1111、コネクタ1112および基板1113を有する。基板1113は筐体1111に収納されている。例えば、基板1113には、メモリチップ1114、コントローラチップ1115が取り付けられている。基板1113の裏面側にもメモリチップ1114を設けることで、SDカード1110の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板1113に設けてもよい。これによって、ホスト装置とSDカード1110間の無線通信によって、メモリチップ1114のデータの読み出し、書き込みが可能となる。メモリチップ1114などに先の実施の形態に示す半導体装置を組み込むことができる。
 図36DはSSDの外観の模式図であり、図36Eは、SSDの内部構造の模式図である。SSD1150は、筐体1151、コネクタ1152および基板1153を有する。基板1153は筐体1151に収納されている。例えば、基板1153には、メモリチップ1154、メモリチップ1155、コントローラチップ1156が取り付けられている。メモリチップ1155はコントローラチップ1156のワークメモリであり、例えばDOSRAMチップを用いればよい。基板1153の裏面側にもメモリチップ1154を設けることで、SSD1150の容量を増やすことができる。メモリチップ1154などに先の実施の形態に示す半導体装置を組み込むことができる。
 本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態10)
 本発明の一態様に係る半導体装置は、CPUやGPUなどのプロセッサ、またはチップに用いることができる。図37A乃至図37Hに、本発明の一態様に係るCPUやGPUなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
<電子機器・システム>
 本発明の一態様に係るGPUまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ(Digital Signage:電子看板)、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るGPUまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
 本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
 本発明の一態様の電子機器は、センサ(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの)を有していてもよい。
 本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア(プログラム)を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図37A乃至図37Hに、電子機器の例を示す。
[情報端末]
 図37Aには、情報端末の一種である携帯電話(スマートフォン)が図示されている。情報端末5100は、筐体5101と、表示部5102と、を有しており、入力用インターフェースとして、タッチパネルが表示部5102に備えられ、ボタンが筐体5101に備えられている。
 情報端末5100は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部5102に表示するアプリケーション、表示部5102に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部5102に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
 図37Bには、ノート型情報端末5200が図示されている。ノート型情報端末5200は、情報端末の本体5201と、表示部5202と、キーボード5203と、を有する。
 ノート型情報端末5200は、先述した情報端末5100と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、ノート型情報端末5200を用いることで、新規の人工知能の開発を行うことができる。
 なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図37A、図37Bに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、PDA(Personal Digital Assistant)、デスクトップ型情報端末、ワークステーションなどが挙げられる。
[ゲーム機]
 図37Cは、ゲーム機の一例である携帯ゲーム機5300を示している。携帯ゲーム機5300は、筐体5301、筐体5302、筐体5303、表示部5304、接続部5305、操作キー5306等を有する。筐体5302、および筐体5303は、筐体5301から取り外すことが可能である。筐体5301に設けられている接続部5305を別の筐体(図示せず)に取り付けることで、表示部5304に出力される映像を、別の映像機器(図示せず)に出力することができる。このとき、筐体5302、および筐体5303は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体5301、筐体5302、および筐体5303の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
 また、図37Dは、ゲーム機の一例である据え置き型ゲーム機5400を示している。据え置き型ゲーム機5400には、無線または有線でコントローラ5402が接続されている。
 携帯ゲーム機5300、据え置き型ゲーム機5400などのゲーム機に本発明の一態様のGPUまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
 更に、携帯ゲーム機5300に本発明の一態様のGPUまたはチップを適用することによって、人工知能を有する携帯ゲーム機5300を実現することができる。
 本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機5300に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、ゲーム中のイベントが発生するタイミング、ゲーム上に登場する人物の言動、等をゲームのプログラムに限定されずに変化させて表現することが可能となる。
 また、携帯ゲーム機5300で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、1人でもゲームを行うことができる。
 図37C、図37Dでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のGPUまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のGPUまたはチップを適用するゲーム機としては、例えば、娯楽施設(ゲームセンター、遊園地など)に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
[大型コンピュータ]
 本発明の一態様のGPUまたはチップは、大型コンピュータに適用することができる。
 図37Eは、大型コンピュータの一例である、スーパーコンピュータ5500を示す図である。図37Fは、スーパーコンピュータ5500が有するラックマウント型の計算機5502を示す図である。
 スーパーコンピュータ5500は、ラック5501と、複数のラックマウント型の計算機5502と、を有する。なお、複数の計算機5502は、ラック5501に格納されている。また、計算機5502には、複数の基板5504が設けられ、当該基板上に上記実施の形態で説明したGPUまたはチップを搭載することができる。
 スーパーコンピュータ5500は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ5500に本発明の一態様のGPUまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
 図37E、図37Fでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のGPUまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のGPUまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ(サーバー)、大型汎用コンピュータ(メインフレーム)などが挙げられる。
[移動体]
 本発明の一態様のGPUまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
 図37Gは、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図37Gでは、ダッシュボードに取り付けられた表示パネル5701、表示パネル5702、表示パネル5703の他、ピラーに取り付けられた表示パネル5704を図示している。
 表示パネル5701乃至表示パネル5703は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル5701乃至表示パネル5703は、照明装置として用いることも可能である。
 表示パネル5704には、自動車の外側に設けられた撮像装置(図示しない。)からの映像を映し出すことによって、ピラーで遮られた視界(死角)を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル5704は、照明装置として用いることもできる。
 本発明の一態様のGPUまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル5701乃至表示パネル5704には、道路案内、危険予測などの情報を表示する構成としてもよい。
 なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体(ヘリコプター、無人航空機(ドローン)、飛行機、ロケット)なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
[電化製品]
 図37Hは、電化製品の一例である電気冷凍冷蔵庫5800を示している。電気冷凍冷蔵庫5800は、筐体5801、冷蔵室用扉5802、冷凍室用扉5803等を有する。
 電気冷凍冷蔵庫5800に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫5800を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫5800は、電気冷凍冷蔵庫5800に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫5800に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
 電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、IH調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
 本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
 本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
:100:容量素子、110:導電体、112:導電体、115:導電体、120:導電体、125:導電体、130:絶縁体、140:導電体、142:絶縁体、145:絶縁体、150:絶縁体、152:絶縁体、153:導電体、154:絶縁体、156:絶縁体、160:絶縁体、162:絶縁体、164:絶縁体、166:導電体、168:導電体、200:トランジスタ、200_n:トランジスタ、200_1:トランジスタ、200a:トランジスタ、200b:トランジスタ、200T:トランジスタ、205:導電体、205a:導電体、205b:導電体、210:絶縁体、211:絶縁体、212:絶縁体、214:絶縁体、216:絶縁体、217:絶縁体、218:導電体、222:絶縁体、224:絶縁体、230:酸化物、230a:酸化物、230A:酸化膜、230b:酸化物、230B:酸化膜、230c:酸化物、230C:酸化膜、230d:酸化物、230D:酸化膜、234:領域、236a:領域、236b:領域、240:導電体、240a:導電体、240b:導電体、240c:導電体、241:絶縁体、241a:絶縁体、241b:絶縁体、242a:導電体、242A:導電膜、242b:導電体、242B:導電層、242c:導電体、243a:酸化物、243A:酸化膜、243b:酸化物、243B:酸化物層、244a:層、244A:層、244b:層、244B:層、246a:導電体、246b:導電体、250:絶縁体、250A:絶縁膜、254:絶縁体、260:導電体、260a:導電体、260A:導電膜、260b:導電体、260B:導電膜、265:封止部、265a:封止部、265b:封止部、274:絶縁体、277:レジストマスク、280:絶縁体、282:絶縁体、283:絶縁体、284:絶縁体、286:絶縁体、287:絶縁体、287A:絶縁膜、290:メモリデバイス、290_1:メモリデバイス、290_5:メモリデバイス、292:容量デバイス、292a:容量デバイス、292b:容量デバイス、293:絶縁体、294:導電体、300:トランジスタ、311:基板、313:半導体領域、314a:低抵抗領域、314b:低抵抗領域、315:絶縁体、316:導電体、320:絶縁体、322:絶縁体、324:絶縁体、326:絶縁体、328:導電体、330:導電体、350:絶縁体、352:絶縁体、354:絶縁体、356:導電体、411:素子層、413:トランジスタ層、415_1:メモリデバイス層、415_3:メモリデバイス層、415_4:メモリデバイス層、420:メモリデバイス、424:導電体、440:導電体、470:メモリユニット、600:メモリデバイス、700:電子部品、702:プリント基板、704:実装基板、711:モールド、712:ランド、713:電極パッド、714:ワイヤ、720:記憶装置、721:駆動回路層、722:記憶回路層、730:電子部品、731:インターポーザ、732:パッケージ基板、733:電極、735:半導体装置、901:境界領域、902:境界領域、1001:配線、1002:配線、1003:配線、1004:配線、1005:配線、1006:配線、1100:USBメモリ、1101:筐体、1102:キャップ、1103:USBコネクタ、1104:基板、1105:メモリチップ、1106:コントローラチップ、1110:SDカード、1111:筐体、1112:コネクタ、1113:基板、1114:メモリチップ、1115:コントローラチップ、1150:SSD、1151:筐体、1152:コネクタ、1153:基板、1154:メモリチップ、1155:メモリチップ、1156:コントローラチップ、1200:チップ、1201:PCB、1202:バンプ、1203:マザーボード、1204:GPUモジュール、1211:CPU、1212:GPU、1213:アナログ演算部、1214:メモリコントローラ、1215:インターフェース、1216:ネットワーク回路、1221:DRAM、1222:フラッシュメモリ、1400:記憶装置、1411:周辺回路、1420:行回路、1430:列回路、1440:出力回路、1460:コントロールロジック回路、1470:メモリセルアレイ、1471:メモリセル、1472:メモリセル、1473:メモリセル、1474:メモリセル、1475:メモリセル、1476:メモリセル、1477:メモリセル、1478:メモリセル、4000:装置、4010:大気側基板供給室、4012:大気側基板搬送室、4014:カセットポート、4016:アライメントポート、4018:搬送ロボット、4020a:ロードロック室、4020b:アンロードロック室、4024a:処理室、4024b:処理室、4026:搬送ロボット、4028:ゲートバルブ、4029:搬送室、4030a:移送室、4030b:移送室、4034a:処理室、4034b:処理室、4034c:処理室、4034d:処理室、4034e:処理室、4036:搬送ロボット、4038:ゲートバルブ、4039:搬送室、5100:情報端末、5101:筐体、5102:表示部、5200:ノート型情報端末、5201:本体、5202:表示部、5203:キーボード、5300:携帯ゲーム機、5301:筐体、5302:筐体、5303:筐体、5304:表示部、5305:接続部、5306:操作キー、5400:型ゲーム機、5402:コントローラ、5500:スーパーコンピュータ、5501:ラック、5502:計算機、5504:基板、5701:表示パネル、5702:表示パネル、5703:表示パネル、5704:表示パネル、5800:電気冷凍冷蔵庫、5801:筐体、5802:冷蔵室用扉、5803:冷凍室用扉

Claims (7)

  1.  第1の絶縁体と、
     前記第1の絶縁体上の第1の酸化物と、
     前記第1の酸化物上の、第1の導電体、および第2の導電体と、
     前記第1の酸化物の側面に接する、第1の層、および第2の層と、
     前記第1の絶縁体上、前記第1の層上、前記第2の層上、前記第1の導電体上、および前記第2の導電体上の、第2の絶縁体と、
     前記第2の絶縁体上の第3の絶縁体と、
     前記第1の導電体および前記第2の導電体の間に配置され、かつ、前記第1の酸化物上に配置される第2の酸化物と、
     前記第2の酸化物上の第4の絶縁体と、
     前記第4の絶縁体上の第3の導電体と、
     を有し、
     前記第1の層、前記第2の層のそれぞれは、前記第1の導電体および前記第2の導電体に含まれる金属を有し、
     前記第2の絶縁体と接する領域の、前記第1の絶縁体は、前記第1の層または前記第2の層よりも、前記金属の濃度が低い領域を有する、
     半導体装置。
  2.  請求項1において、
     前記第1の層、前記第2の層の厚さのそれぞれは、0.5nm以上1.5nm以下の領域を有する、
     半導体装置。
  3.  請求項1または請求項2において、
     前記金属は、タンタルである、
     半導体装置。
  4.  請求項1乃至請求項3のいずれか一において、
     前記第1の酸化物は、インジウムと、元素M(Mは、ガリウム、アルミニウム、イットリウム、または錫)と、亜鉛と、を有する、
     半導体装置。
  5.  第1の絶縁体を形成し、
     前記第1の絶縁体上に、第1の酸化膜を形成し、
     前記第1の酸化膜上に、第1の導電膜を形成し、
     前記第1の導電膜上に、レジストマスクを形成し、
     前記レジストマスクを硬化し、
     前記第1の酸化膜、および前記第1の導電膜を、前記レジストマスクを用いて加工することで、島状の、第1の酸化物、および導電層を形成し、
     前記加工により前記第1の絶縁体上に形成された層を、ドライエッチング処理を行うことで除去し、
     前記第1の絶縁体上、前記第1の酸化物上、および前記導電層上に、第2の絶縁体を形成し、
     前記第2の絶縁体上に、第3の絶縁体を形成し、
     前記第3の絶縁体、前記第2の絶縁体、および前記導電層に、前記第1の酸化物が露出する開口を形成することで、第1の導電体、および第2の導電体を形成し、
     前記第1の絶縁体上、前記第1の酸化物上、および前記第3の絶縁体上に、第2の酸化膜を形成し、
     前記第2の酸化膜上に、絶縁膜を形成し、
     前記絶縁膜上に、第2の導電膜を形成し、
     前記第2の酸化膜の一部、前記絶縁膜の一部、および前記第2の導電膜の一部を、前記第3の絶縁体が露出するまで除去する、
     半導体装置の作製方法。
  6.  請求項5において、
     前記レジストマスクを硬化する工程と、
     前記第1の酸化膜、および前記第1の導電膜を、前記レジストマスクを用いて加工することで、島状の、第1の酸化物、および導電層を形成する工程と、
     前記加工により前記第1の絶縁体上に形成された層を、ドライエッチング処理を行うことで除去する工程と、は、
     一つのドライエッチング装置を使用して、連続的に行われる、
     半導体装置の作製方法。
  7.  第1のメモリデバイスを有する第1の層と、
     第2のメモリデバイスを有する第2の層と、
     第1の絶縁体と、
     を有し、
     前記第2の層は、前記第1の層の上方に設けられ、
     前記第1のメモリデバイスは、第1のトランジスタと、第1の容量デバイスと、を有し、
     前記第2のメモリデバイスは、第2のトランジスタと、第2の容量デバイスと、を有し、
     前記第1のトランジスタは
     第2の絶縁体と、
     前記第2の絶縁体上の第1の酸化物と、
     前記第1の酸化物上の、第1の導電体、および第2の導電体と、
     前記第1の絶縁体上、前記第1の導電体上、および前記第2の導電体上の、第3の絶縁体と、
     前記第3の絶縁体上の第4の絶縁体と、
     前記第1の導電体および前記第2の導電体の間に配置され、かつ、前記第1の酸化物上に配置される第2の酸化物と、
     前記第2の酸化物上の第5の絶縁体と、
     前記第5の絶縁体上の第3の導電体と、
     を有し、
     前記第2のトランジスタは
     第6の絶縁体と、
     前記第6の絶縁体上の第3の酸化物と、
     前記第3の酸化物上の、第4の導電体、および第5の導電体と、
     前記第6の絶縁体上、前記第4の導電体上、および前記第5の導電体上の、第7の絶縁体と、
     前記第7の絶縁体上の第8の絶縁体と、
     前記第4の導電体および前記第5の導電体の間に配置され、かつ、前記第3の酸化物上に配置される第4の酸化物と、
     前記第4の酸化物上の第9の絶縁体と、
     前記第9の絶縁体上の第6の導電体と、
     を有し、
     前記第1の絶縁体は、前記第2の絶縁体の側面、前記第3の絶縁体の側面、前記第4の絶縁体の側面、前記第6の絶縁体の側面、前記第7の絶縁体の側面、および前記第8の絶縁体の側面のそれぞれと接する領域を有し、
     前記第1の酸化物、前記第3の酸化物のそれぞれは、水素濃度が1×1020atoms/cm未満である領域を有する、
     半導体装置。
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