KR20230054848A - 반도체 장치 - Google Patents

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KR20230054848A
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순페이 야마자키
야수마사 야마네
요시노리 안도
시게키 코모리
료타 호도
타츠야 오누키
시냐 사사가와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

트랜지스터 특성의 편차가 적은 반도체 장치를 제공한다. 제 1 디바이스층 내지 제 n(n은 2 이상의 자연수) 디바이스층을 가지고, 각각이 제 1 배리어 절연막과, 제 2 배리어 절연막과, 제 3 배리어 절연막과, 산화물 반도체 디바이스와, 제 1 도전체와, 제 2 도전체를 가지고, 제 1 디바이스층 내지 제 n 디바이스층에서 제 1 배리어 절연막 위에 산화물 반도체 디바이스가 배치되고, 산화물 반도체 디바이스를 덮어 제 2 배리어 절연막이 배치되고, 제 2 배리어 절연막에 형성된 개구를 통하여 산화물 반도체 디바이스에 전기적으로 접속되도록 제 1 도전체가 배치되고, 제 1 도전체 위에 제 2 도전체가 배치되고, 제 2 도전체 및 제 2 배리어 절연막 위에 제 3 배리어 절연막이 배치되고, 제 1 배리어 절연막 내지 제 3 배리어 절연막은 수소의 확산을 억제하는 기능을 가진다.

Description

반도체 장치
본 발명의 일 형태는 트랜지스터, 반도체 장치, 및 전자 기기에 관한 것이다. 또한 본 발명의 일 형태는 반도체 장치의 제작 방법에 관한 것이다. 또한 본 발명의 일 형태는 반도체 웨이퍼 및 모듈에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 전자 기기 등은 반도체 장치를 가진다고 할 수 있는 경우가 있다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또한 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
근년, 반도체 장치의 개발이 진행되고 있고, LSI, CPU, 및 메모리가 주로 사용되고 있다. CPU는 반도체 웨이퍼로부터 분리된 반도체 집적 회로(적어도 트랜지스터 및 메모리)를 포함하고, 접속 단자인 전극이 형성된 반도체 소자의 집합체이다.
LSI, CPU, 및 메모리 등의 반도체 회로(IC칩)는 회로 기판, 예를 들어 인쇄 배선 기판에 실장되고, 다양한 전자 기기의 부품 중 하나로서 사용된다.
또한 절연 표면을 가지는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC) 또는 화상 표시 장치(단순히 표시 장치라고도 표기함)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
또한 산화물 반도체를 사용한 트랜지스터는 비도통 상태에서 누설 전류가 매우 낮은 것이 알려져 있다. 예를 들어 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮다는 특성을 응용한 저소비 전력 CPU 등이 개시되어 있다(특허문헌 1 참조). 또한 예를 들어 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮다는 특성을 응용하여, 장기간에 걸쳐 기억 내용을 유지할 수 있는 기억 장치 등이 개시되어 있다(특허문헌 2 참조).
또한 근년에는 전자 기기가 소형화, 경량화되면서, 밀도가 더 높아진 집적 회로에 대한 요구가 높아지고 있다. 또한 집적 회로를 포함하는 반도체 장치의 생산성 향상이 요구되고 있다.
일본 공개특허공보 특개2012-257187호 일본 공개특허공보 특개2011-151383호
본 발명의 일 형태는 트랜지스터 특성의 편차가 적은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 전기 특성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신뢰성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 온 전류가 큰 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 전계 효과 이동도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 주파수 특성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 소형화가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 소비 전력이 낮은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 구조를 가진 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 상기 반도체 장치의 제작 방법을 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 기판 위에 순차적으로 적층된 제 1 디바이스층 내지 제 n(n은 2 이상의 자연수) 디바이스층을 가지고, 제 1 디바이스층 내지 제 n 디바이스층은 각각 제 1 배리어 절연막과, 제 2 배리어 절연막과, 제 3 배리어 절연막과, 산화물 반도체 디바이스와, 제 1 도전체와, 제 2 도전체를 가지고, 제 1 디바이스층 내지 제 n 디바이스층에서 제 1 배리어 절연막 위에 산화물 반도체 디바이스가 배치되고, 산화물 반도체 디바이스를 덮어 제 2 배리어 절연막이 배치되고, 제 2 배리어 절연막에 형성된 개구를 통하여 산화물 반도체 디바이스에 전기적으로 접속되도록 제 1 도전체가 배치되고, 제 1 도전체 위에 제 2 도전체가 배치되고, 제 2 도전체 및 제 2 배리어 절연막 위에 제 3 배리어 절연막이 배치되고, 제 1 배리어 절연막 내지 제 3 배리어 절연막은 수소의 확산을 억제하는 기능을 가지는 반도체 장치이다.
또한 상기에 있어서, 제 2 배리어 절연막은 산화물 반도체 디바이스와 중첩되지 않는 영역에서 제 1 배리어 절연막에 접하는 것이 바람직하다.
또한 본 발명의 다른 일 형태는 기판 위에 순차적으로 적층된 제 1 디바이스층 내지 제 n(n은 2 이상의 자연수) 디바이스층을 가지고, 제 1 디바이스층 내지 제 n 디바이스층은 각각 제 1 배리어 절연막과, 제 2 배리어 절연막과, 제 3 배리어 절연막과, 산화물 반도체 디바이스와, 제 1 도전체와, 제 2 도전체를 가지고, 제 1 디바이스층 내지 제 n 디바이스층에서 제 1 배리어 절연막 위에 산화물 반도체 디바이스가 배치되고, 산화물 반도체 디바이스 위에 제 2 배리어 절연막이 배치되고, 제 2 배리어 절연막에 형성된 개구를 통하여 산화물 반도체 디바이스에 전기적으로 접속되도록 제 1 도전체가 배치되고, 제 1 도전체 위에 제 2 도전체가 배치되고, 제 2 도전체 및 제 2 배리어 절연막 위에 제 3 배리어 절연막이 배치되고, 제 1 배리어 절연막 내지 제 3 배리어 절연막은 수소의 확산을 억제하는 기능을 가지고, 제 1 디바이스층 내지 제 n 디바이스층에서 제 1 디바이스층의 제 1 배리어 절연막에 도달하는 개구가 형성되고, 개구는 제 1 디바이스층 내지 제 n 디바이스층의 산화물 반도체 디바이스를 둘러싸도록 제공되고, 제 n 디바이스층의 제 2 배리어 절연막은 제 1 디바이스층 내지 제 n 디바이스층의 산화물 반도체 디바이스를 덮어 제공되는 반도체 장치이다.
또한 상기에 있어서, 제 n 디바이스층의 제 2 배리어 절연막은 제 1 디바이스층 내지 제 n 디바이스층의 산화물 반도체 디바이스와 중첩되지 않는 영역에서 제 1 디바이스층의 제 1 배리어 절연막에 접하는 것이 바람직하다.
또한 상기에 있어서, 제 1 배리어 절연막 내지 제 3 배리어 절연막은 질화 실리콘인 것이 바람직하다.
또한 상기에 있어서, 제 3 배리어 절연막은 제 1 층과, 제 1 층 위의 제 2 층을 가지고, 제 1 층은 제 2 층보다 수소 농도가 낮은 것이 바람직하다. 또한 상기에 있어서, 제 1 층은 스퍼터링법으로 형성된 절연막인 것이 바람직하다. 또한 상기에 있어서, 제 2 층은 PEALD법으로 형성된 절연막인 것이 바람직하다.
또한 본 발명의 다른 일 형태는 기판 위에 순차적으로 적층된 제 1 디바이스층 내지 제 n(n은 2 이상의 자연수) 디바이스층을 가지고, 제 1 디바이스층 내지 제 n 디바이스층은 각각 산화물 반도체 디바이스와, 제 1 도전체와, 제 2 도전체를 가지고, 제 1 디바이스층은 산화물 반도체 디바이스 아래에 제 1 배리어 절연막을 가지고, 제 n 디바이스층은 제 2 도전체 위에 제 2 배리어 절연막을 가지고, 제 1 배리어 절연막 및 제 2 배리어 절연막은 수소의 확산을 억제하는 기능을 가지고, 제 1 디바이스층 내지 제 n 디바이스층에서 산화물 반도체 디바이스 위에 전기적으로 접속되도록 제 1 도전체가 배치되고, 제 1 도전체 위에 제 2 도전체가 배치되고, 제 1 디바이스층 내지 제 n 디바이스층에서 제 1 디바이스층의 제 1 배리어 절연막에 도달하는 개구가 형성되고, 개구는 제 1 디바이스층 내지 제 n 디바이스층의 산화물 반도체 디바이스를 둘러싸도록 제공되고, 제 n 디바이스층의 제 2 배리어 절연막은 제 1 디바이스층 내지 제 n 디바이스층의 산화물 반도체 디바이스를 덮어 제공되는 반도체 장치이다.
또한 상기에 있어서, 제 n 디바이스층의 제 2 배리어 절연막은 제 1 디바이스층 내지 제 n 디바이스층의 산화물 반도체 디바이스와 중첩되지 않는 영역에서 제 1 디바이스층의 제 1 배리어 절연막에 접하는 것이 바람직하다.
또한 상기에 있어서, 제 1 배리어 절연막 및 제 2 배리어 절연막은 질화 실리콘인 것이 바람직하다.
또한 상기에 있어서, 제 2 배리어 절연막은 제 1 층과, 제 1 층 위의 제 2 층을 가지고, 제 1 층은 제 2 층보다 수소 농도가 낮은 것이 바람직하다. 또한 상기에 있어서, 제 1 층은 스퍼터링법으로 형성된 절연막인 것이 바람직하다. 또한 상기에 있어서, 제 2 층은 PEALD법으로 형성된 절연막인 것이 바람직하다.
또한 상기에 있어서, 제 1 도전체는 산화물 반도체 디바이스 위에 형성된 층간 절연막에 매립되도록 배치되는 것이 바람직하다.
또한 상기에 있어서, 기판은 실리콘 기판인 것이 바람직하다. 또한 상기에 있어서, 기판에 트랜지스터가 형성되어도 좋다.
또한 상기에 있어서, 산화물 반도체 디바이스가 가지는 산화물 반도체막은 In, Ga, 및 Zn 중에서 선택되는 어느 하나 또는 복수를 가지는 것이 바람직하다.
본 발명의 일 형태에 의하여 트랜지스터 특성의 편차가 적은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 전계 효과 이동도가 높은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 주파수 특성이 양호한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 소형화가 가능한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 소비 전력이 낮은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 신규 구조를 가진 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 상기 반도체 장치의 제작 방법을 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 모식도이다.
도 2의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 모식도이다.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 모식도이다.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 모식도이다.
도 5는 본 발명의 일 형태에 따른 반도체 장치의 모식도이다.
도 6의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 모식도이다.
도 7의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 모식도이다.
도 8의 (A) 내지 (E)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 모식도이다.
도 9의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 모식도이다.
도 10의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 모식도이다.
도 11의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 모식도이다.
도 12의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 모식도이다.
도 13의 (A)는 본 발명의 일 형태인 반도체 장치의 상면도이다. 도 13의 (B)는 본 발명의 일 형태인 반도체 장치의 단면도이다.
도 14의 (A) 및 (B)는 본 발명의 일 형태인 반도체 장치의 단면도이다.
도 15의 (A)는 IGZO의 결정 구조의 분류를 설명하는 도면이다. 도 15의 (B)는 CAAC-IGZO막의 XRD 스펙트럼을 설명하는 도면이다. 도 15의 (C)는 CAAC-IGZO막의 극미 전자선 회절 패턴을 설명하는 도면이다.
도 16의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 평면도이다. 도 16의 (B) 및 (C)는 본 발명의 일 형태인 반도체 장치의 단면도이다.
도 17은 본 발명의 일 형태에 따른 기억 장치의 구성을 나타낸 단면도이다.
도 18은 본 발명의 일 형태에 따른 기억 장치의 구성을 나타낸 단면도이다.
도 19의 (A)는 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 블록도이다. 도 19의 (B)는 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 사시도이다.
도 20의 (A) 내지 (H)는 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 회로도이다.
도 21의 (A)는 반도체 장치의 구성예를 나타낸 블록도이다. 도 21의 (B)는 반도체 장치의 사시 모식도이다.
도 22는 반도체 장치의 구성예를 나타낸 모식도이다.
도 23은 반도체 장치의 구성예를 나타낸 회로도이다.
도 24는 반도체 장치의 구성예를 나타낸 타이밍 차트이다.
도 25는 반도체 장치의 구성예를 나타낸 단면도이다.
도 26은 반도체 장치의 구성예를 나타낸 단면도이다.
도 27은 반도체 장치의 구성예를 나타낸 단면도이다.
도 28의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 모식도이다.
도 29의 (A) 및 (B)는 전자 부품의 일례를 설명하는 도면이다.
도 30은 CPU의 구성예를 설명하는 도면이다.
도 31의 (A) 및 (B)는 CPU의 구성예를 설명하는 도면이다.
도 32는 CPU의 동작예를 설명하는 도면이다.
도 33의 (A) 및 (B)는 집적 회로의 구성예를 설명하는 도면이다.
도 34의 (A) 내지 (E)는 본 발명의 일 형태에 따른 기억 장치의 모식도이다.
도 35의 (A) 내지 (H)는 본 발명의 일 형태에 따른 전자 기기를 나타낸 도면이다.
이하에서, 실시형태에 대하여 도면을 참조하여 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되는 것은 아니다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 실제의 제조 공정에서, 에칭 등의 처리에 의하여 층 또는 레지스트 마스크 등이 의도치 않게 감소되는 경우가 있지만, 이해를 용이하게 하기 위하여 도면에 반영하지 않는 경우가 있다. 또한 도면에서 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이에 대한 반복적인 설명은 생략하는 경우가 있다. 또한 같은 기능을 가지는 부분을 가리키는 경우에는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 복수의 요소에 같은 부호를 사용하고, 이들을 특별히 구별할 필요가 있는 경우에는, 부호에 "_1", "_2", "[n]", "[m, n]" 등의 식별용 부호를 붙여서 기재하는 경우가 있다. 예를 들어 두 번째 배선(GL)을 배선(GL_2)이라고 기재하는 경우가 있다.
또한 특히 상면도("평면도"라고도 함) 또는 사시도 등에서, 발명의 이해를 용이하게 하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
또한 본 명세서 등에서 제 1, 제 2 등으로 붙여지는 서수사는 편의상 사용되는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로 예를 들어 "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 바꿔 설명할 수 있다. 또한 본 명세서 등에 기재되는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한 본 명세서 등에서 "위에", "아래에" 등 배치를 나타내는 어구는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 따라서 명세서에서 설명된 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
예를 들어 본 명세서 등에서 X와 Y가 접속된다고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접적으로 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 개시되어 있는 것으로 한다. 여기서 X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한 본 명세서 등에서 트랜지스터란 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널이 형성되는 영역(이하, 채널 형성 영역이라고도 함)을 가지고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있다. 또한 본 명세서 등에서 채널 형성 영역이란 전류가 주로 흐르는 영역을 말한다.
또한 소스와 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우, 또는 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로 본 명세서 등에서는 소스와 드레인이라는 용어는 서로 바꿔 사용할 수 있는 경우가 있다.
또한 채널 길이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널 형성 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한 하나의 트랜지스터에서, 채널 길이가 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 따라서 본 명세서에서 채널 길이는 채널 형성 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
채널 폭이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널 형성 영역에서의 채널 길이 방향에 수직인 방향의 채널 형성 영역의 길이를 말한다. 또한 하나의 트랜지스터에서, 채널 폭이 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 따라서 본 명세서에서 채널 폭은 채널 형성 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
또한 본 명세서 등에서 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, "실효적인 채널 폭"이라고도 함)과 트랜지스터의 상면도에 나타내는 채널 폭(이하, "외관상 채널 폭"이라고도 함)이 상이한 경우가 있다. 예를 들어 게이트 전극이 반도체의 측면을 덮는 경우, 실효적인 채널 폭이 외관상 채널 폭보다 커져, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 이 경우에는 외관상 채널 폭보다 실효적인 채널 폭이 더 크다.
이러한 경우, 실효적인 채널 폭을 실측에 의하여 추정하기 어려운 경우가 있다. 예를 들어 설곗값으로부터 실효적인 채널 폭을 추정하기 위해서는, 반도체의 형상을 미리 알고 있다는 가정이 필요하다. 따라서 반도체의 형상을 정확하게 알 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 외관상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭 등은 단면 TEM 이미지 등을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 외의 것을 말한다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함되면, 예를 들어 반도체의 결함 준위 밀도가 높아지거나 결정성이 저하되는 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 산화물 반도체의 주성분 외의 전이 금속(transition metal) 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 또한 물도 불순물로서 기능하는 경우가 있다. 또한 예를 들어 불순물의 혼입으로 인하여 산화물 반도체에 산소 결손(VO: oxygen vacancy라고도 함)이 형성되는 경우가 있다.
또한 본 명세서 등에서 산화질화 실리콘이란 그 조성으로서 질소보다 산소의 함유량이 많은 것을 말한다. 또한 질화산화 실리콘이란 그 조성으로서 산소보다 질소의 함유량이 많은 것을 말한다.
또한 본 명세서 등에서 "절연체"라는 용어를 절연막 또는 절연층이라고 바꿔 말할 수 있다. 또한 "도전체"라는 용어를 도전막 또는 도전층이라고 바꿔 말할 수 있다. 또한 "반도체"라는 용어를 반도체막 또는 반도체층이라고 바꿔 말할 수 있다.
또한 본 명세서 등에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 "실질적으로 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한 "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다. 또한 "실질적으로 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 반도체층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 하는 경우가 있다. 즉, OS 트랜지스터라고 기재하는 경우에는, 금속 산화물 또는 산화물 반도체를 가지는 트랜지스터라고 바꿔 말할 수 있다.
또한 본 명세서 등에서 노멀리 오프란 게이트에 전위를 인가하지 않거나 게이트에 접지 전위를 인가하였을 때, 트랜지스터를 흐르는 채널 폭 1μm당 드레인 전류가 실온에서 1×10-20A 이하, 85℃에서 1×10-18A 이하, 또는 125℃에서 1×10-16A 이하인 것을 말한다.
(실시형태 1)
본 실시형태에서는 도 1의 (A) 내지 도 12의 (B)를 사용하여 본 발명의 일 형태에 따른 반도체 장치의 일례 및 그 제작 방법에 대하여 설명한다.
<반도체 장치의 구성예>
도 1의 (A)는 본 발명의 일 형태에 따른 반도체 장치(10)를 모식적으로 나타낸 도면이다. 본 발명의 일 형태에 따른 반도체 장치(10)는 기판(도시 생략) 위에 형성된 구조체(13)와, 구조체(13)에 포함되는 산화물 반도체 소자(12)와, 구조체(13)에 형성된 개구 내에 배치된 도전체(14)와, 도전체(14) 위에 배치된 도전체(15)와, 구조체(13), 도전체(14), 및 도전체(15)를 덮어 배치된 절연체(11a)와, 절연체(11a) 위의 절연체(11b)를 가진다. 또한 본 명세서 등에서 산화물 반도체 소자를 산화물 반도체 디바이스라고 부르는 경우가 있다.
구조체(13)는 산화물 반도체 소자(12) 위 및 아래 중 어느 쪽 또는 양쪽에 적층하여 층간 절연막을 가진다. 층간 절연막으로서는 예를 들어 산화 실리콘, 산화질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘 등을 사용할 수 있다. 또한 도 1의 (A)에 있어서 구조체(13)가 하나의 산화물 반도체 소자(12)를 포함하는 상태를 도시하였지만, 본 발명은 이에 한정되는 것은 아니다. 구조체(13)가 복수의 산화물 반도체 소자(12)를 포함하는 구성으로 하여도 좋다.
구조체(13)의 층간 절연막에 형성된 개구 내에 도전체(14)가 배치된다. 상기 개구는 산화물 반도체 소자(12)에 도달하고, 도전체(14)는 산화물 반도체 소자(12)에 전기적으로 접속된다. 즉, 도전체(14)는 도전체(15)와 산화물 반도체 소자(12)를 전기적으로 접속하는 플러그로서 기능한다. 도전체(14)로서는 예를 들어 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 및 란타넘 등 중에서 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용할 수 있다. 또한 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료 등을 사용하여도 좋다.
도전체(15)는 도전체(14)의 상면에 접하여 제공된다. 또한 도전체(15)에서 도전체(14)와 중첩되지 않는 부분은 구조체(13)의 최상층의 층간 절연막에 접한다. 도전체(15)는 산화물 반도체 소자(12)에 전기적으로 접속되는 배선, 전극, 또는 단자 등으로서 기능한다. 도전체(15)는 도전체(14)에 사용할 수 있는 도전성 재료를 사용하여 형성할 수 있다. 또한 도 1의 (A)에서 도전체(14) 및 도전체(15)를 각각 2개 표시하였지만, 본 발명은 이에 한정되는 것은 아니다. 산화물 반도체 소자(12)의 구성 등에 따라 적절히 제공할 수 있다.
산화물 반도체 소자(12)는 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 및 다이오드 등의 회로 소자 중 적어도 하나를 포함한다. 또한 이들 회로 소자의 적어도 일부에 산화물 반도체막이 제공된다. 예를 들어 산화물 반도체 소자(12)로서 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터를 제공할 수 있다. 또한 산화물 반도체 소자(12) 등의 구체적인 예에 대해서는 나중의 실시형태에서 설명한다.
산화물 반도체막으로서 예를 들어 인듐, 원소 M, 및 아연을 가지는 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한 산화물 반도체막으로서 In-Ga 산화물, In-Zn 산화물, 인듐 산화물을 사용하여도 좋다.
상기 산화물 반도체막은 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상이다. 이와 같이, 밴드 갭이 큰 산화물 반도체막을 사용함으로써, 트랜지스터가 오프일 때 소스와 드레인 사이를 흐르는 누설 전류(이하, "오프 전류"라고도 함)를 저감할 수 있다.
또한 산화물 반도체막은 결정성을 가지는 것이 바람직하다. 특히 산화물 반도체막으로서 CAAC-OS(c-axis aligned crystalline oxide semiconductor)를 사용하는 것이 바람직하다.
CAAC-OS는 결정성이 높고 치밀한 구조를 가지고, 불순물 및 결함(예를 들어 산소 결손(VO) 등)이 적은 금속 산화물이다. 특히 금속 산화물 형성 후에, 금속 산화물이 다결정화되지 않을 정도의 온도(예를 들어 400℃ 이상 600℃ 이하)에서 가열 처리함으로써, CAAC-OS를 결정성이 더 높고 치밀한 구조로 할 수 있다. 이와 같이, CAAC-OS의 밀도를 더 높임으로써, 상기 CAAC-OS 내의 불순물의 확산을 더 저감할 수 있다.
한편, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 따라서 CAAC-OS를 가지는 산화물 반도체막은 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 산화물 반도체막은 열에 강하고 신뢰성이 높다.
트랜지스터의 채널이 형성되는 영역에는 캐리어 농도가 낮은 산화물 반도체막을 사용하는 것이 바람직하다. 산화물 반도체막의 캐리어 농도를 낮추는 데에 있어서는 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 산화물 반도체 내의 불순물로서는, 예를 들어 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
특히, 산화물 반도체막에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산화물 반도체 내에 산소 결손(VO: oxygen vacancy라고도 함)을 형성하는 경우가 있다. 또한 산소 결손에 수소가 들어간 결함(이하, VOH라고 부르는 경우가 있음)은 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합된 산소와 결합되어 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 많이 포함되는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고 트랜지스터에 전류가 흐르는 특성)을 가지기 쉽다. 또한 수소 농도의 면내 분포에 편차가 생기면 수소 농도의 면내 분포에 따라 트랜지스터의 전기 특성에 편차가 생길 우려가 있다. 또한 산화물 반도체막 내의 수소는 열, 전계 등의 스트레스에 의하여 이동하기 쉽기 때문에, 산화물 반도체막에 수소가 많이 포함되면, 트랜지스터의 신뢰성이 악화될 우려도 있다. 따라서, 산화물 반도체막 내의 채널이 형성되는 영역에서는, 불순물, 산소 결손, 및 VOH는 가능한 한 저감되어 있는 것이 바람직하다. 바꿔 말하면, 산화물 반도체막 내의 채널이 형성되는 영역은 캐리어 농도가 저감되고, i형(진성화) 또는 실질적으로 i형인 것이 바람직하다.
그러나, 산화물 반도체막 내의 수소를 저감시켜 산화물 반도체막을 성막하여도 외부로부터 수소가 확산되는 경우가 있다. 예를 들어 산화물 반도체 소자의 상부에 폴리이미드 등의 유기 수지를 제공하는 경우에는, 상기 유기 수지에 포함되는 수소가 확산될 우려가 있다.
그래서, 본 발명의 일 형태에서는 구조체(13) 및 도전체(15) 위에 수소 등의 불순물에 대하여 배리어 절연막으로서 기능하는 절연체(11a) 및 절연체(11b)를 제공한다. 이와 같은 절연체(11a) 및 절연체(11b)를 제공함으로써, 구조체(13)의 위쪽으로부터 산화물 반도체막 내로 수소 등의 불순물이 확산되는 것을 저감할 수 있다. 또한 구조체(13)뿐만 아니라 배선으로서 기능하는 도전체(15)도 덮어 절연체(11a) 및 절연체(11b)를 제공함으로써, 도전체(15) 및 도전체(14)를 통하여 산화물 반도체막 내로 수소 등의 불순물이 확산되는 것을 저감할 수 있다. 또한 이하에서 절연체(11a)와 절연체(11b)를 통틀어 절연체(11)라고 부르는 경우가 있다.
또한 본 명세서에서 배리어 절연막이란, 배리어성을 가지는 절연막을 가리킨다. 본 명세서에서 배리어성이란, 대응하는 물질의 확산을 억제하는 기능(투과성이 낮다고도 함)을 말한다. 또는 대응하는 물질을 포획 및 고착하는(게터링이라고도 함) 기능을 말한다.
절연체(11)는 상술한 바와 같이 수소의 확산을 억제하는 기능을 가지는 절연체인 것이 바람직하고, 적어도 구조체(13)에 포함되는 층간 절연막의 적어도 하나보다 수소의 투과성이 낮은 것이 바람직하다. 절연체(11)로서는 예를 들어 산화 알루미늄, 산화 마그네슘, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물, 질화 실리콘, 또는 질화산화 실리콘 등을 사용할 수 있다. 특히 수소 배리어성이 높은 질화 실리콘을 사용하는 것이 바람직하다.
절연체(11a)는 구조체(13)의 최상부의 층간 절연막의 상면, 도전체(15)의 상면 및 측면에 접하여 배치된다. 또한 도전체(15)의 패턴 어긋남 등이 생긴 경우, 절연체(11a)가 도전체(14)의 일부에 접하는 경우도 있다. 따라서 절연체(11a) 자체가 높은 농도의 수소를 포함하는 경우, 층간 절연막, 도전체(14), 또는 도전체(15)를 통하여 산화물 반도체 소자(12)로 수소가 확산될 우려가 있다.
따라서 절연체(11a)는 수소 농도가 낮은 것이 바람직하다. 바람직하게는 구조체(13)에 포함되는 층간 절연막 중 적어도 하나보다 수소 농도가 낮고, 더 바람직하게는 절연체(11b)보다 수소 농도가 낮다. 따라서, 절연체(11a)는 수소를 포함하는 가스를 성막 가스에 사용하지 않는 방법으로 성막하는 것이 바람직하다. 예를 들어 절연체(11a)는 스퍼터링법으로 성막하면 좋다.
또한 절연체(11a)는 도전체(15)를 덮어 형성되기 때문에, 절연체(11)의 하지는 요철이 비교적 현저해지고, 절연체(11a)에 핀홀 또는 단절 부분 등이 형성될 우려가 있다. 이때 절연체(11a)에 형성된 핀홀 또는 단절 부분 등이, 수소가 구조체(13)로 확산되는 경로가 되는 경우가 있다.
따라서 절연체(11b)는 절연체(11a)보다 피복성이 양호한 것이 바람직하다. 이와 같은 구성으로 함으로써, 절연체(11a)에 핀홀 또는 단절 부분 등이 형성되더라도 상기 핀홀 또는 단절 부분을 절연체(11b)로 덮어 수소의 침입을 방지할 수 있다.
절연체(11b)는 원자층 퇴적(ALD: Atomic Layer Deposition)법 등 피복성이 양호한 방법으로 성막하는 것이 바람직하다. 특히 비교적 저온에서 성막할 수 있는 PEALD(Plasma Enhanced ALD)법을 사용하여 성막하는 것이 바람직하다. 또한 PEALD법으로 성막할 때 유기물을 포함하지 않는 전구체를 사용하여 성막하는 것이 바람직하다. 이로써 절연체(11b)의 수소 농도를 저감할 수 있다.
이와 같은 절연체(11)를 제공함으로써, 절연체(11)의 위쪽 및 절연체(11) 자체로부터 구조체(13)로 수소가 확산되는 것을 저감하고, 산화물 반도체 소자(12)의 채널 형성 영역의 수소 농도를 저감할 수 있다. 이상에 의하여, 트랜지스터 특성의 편차가 적은 반도체 장치를 제공할 수 있다. 또한 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다.
또한 도 1의 (A)에 있어서는 배리어 절연막으로서 기능하는 절연체(11)를 구조체(13) 위에 제공하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 도 1의 (B)에 도시된 바와 같이, 배리어 절연막으로서 기능하는 절연체(18)를 구조체(13) 아래에 배치하여도 좋다.
절연체(18)는 절연체(18b)와, 절연체(18b) 위의 절연체(18a)의 적층 구조를 가진다. 여기서, 절연체(18a)에는 절연체(11a)에 사용할 수 있는 배리어 절연막을 사용하는 것이 바람직하고, 절연체(18b)에는 절연체(11b)에 사용할 수 있는 배리어 절연막을 사용하는 것이 바람직하다. 즉, 절연체(18)의 막은 절연체(11)를 상하 반전시킨 적층 구조로 제공하는 것이 바람직하다.
이와 같은 적층 구조로 함으로써, 구조체(13)의 하부의 층간 절연막에 접하는 절연체(18a)는 절연체(11a)와 마찬가지로 수소 농도가 저감되어 있기 때문에, 절연체(18) 자체로부터 상기 절연막으로 수소가 확산되는 것을 저감할 수 있다. 또한 절연체(18)의 하지에 요철이 형성되어 있고, 절연체(18a)에 핀홀 또는 단절 부분이 형성되더라도, 상기 핀홀 또는 단절 부분을 절연체(18b)로 막아 구조체(13)의 아래쪽으로부터 수소가 침입되는 것을 저감할 수 있다.
또한 도 1의 (C)에 도시된 바와 같이, 절연체(11a)가 구조체(13)의 측면에 접하도록 절연체(11)를 제공하는 구성으로 하여도 좋다. 또한 절연체(11a)는 구조체(13)와 중첩되지 않는 영역에 있어서 절연체(18a)와 접하는 구성을 가져도 좋다. 이 경우, 절연체(11a)와 절연체(18a)가 접하는 영역이 구조체(13)를 둘러싸도록 형성되는 것이 바람직하다. 이와 같이, 절연체(11)와 절연체(18)에 의하여 구조체(13)를 밀봉하는 구성으로 함으로써, 구조체(13)의 상면과 밑면뿐만 아니라 측면에서도, 외부로부터 구조체(13)로의 수소 확산을 저감할 수 있다.
또한 도 1의 (C)에서 절연체(11a)는 구조체(13)와 중첩되지 않는 영역에서 절연체(18a)에 직접 접하지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 절연체(11a)는 구조체(13)와 중첩되지 않는 영역에서, 수소를 포획 및 고착하는 기능을 가지는 절연막을 개재(介在)하여 절연체(18a)와 중첩되는 구성을 가져도 좋다. 이 경우, 수소를 포획 및 고착하는 기능을 가지는 절연막으로서는 산화 알루미늄막 등을 사용할 수 있다.
또한 도 2의 (A)에 도시된 바와 같이, 구조체(13) 내에, 수소 등의 불순물에 대하여 배리어 절연막으로서 기능하는 절연체(21) 및 절연체(28)를 더 제공하는 구성으로 하여도 좋다. 여기서, 절연체(21)는 절연체(11)와 같은 구조를 가지는 절연막이고, 절연체(21a)와 절연체(21a) 위의 절연체(21b)의 적층 구조를 가진다. 절연체(21a)에는 절연체(11a)에 사용할 수 있는 배리어 절연막을 사용하는 것이 바람직하고, 절연체(21b)에는 절연체(11b)에 사용할 수 있는 배리어 절연막을 사용하는 것이 바람직하다. 또한 절연체(28)는 절연체(28b)와 절연체(28b) 위의 절연체(28a)의 적층 구조를 가진다. 절연체(28a)에는 절연체(18a)에 사용할 수 있는 배리어 절연막을 사용하는 것이 바람직하고, 절연체(28b)에는 절연체(18b)에 사용할 수 있는 배리어 절연막을 사용하는 것이 바람직하다.
절연체(21)는 산화물 반도체 소자(12) 위에 제공된다. 즉 절연체(21)는 산화물 반도체 소자(12)와 절연체(11) 사이에 제공된다. 이와 같이, 절연체(21)를 제공함으로써 산화물 반도체 소자(12)에 대한 수소 확산을 더 효과적으로 저감할 수 있다. 또한 절연체(21)에는 개구가 형성되고, 상기 개구에 매립되도록 도전체(14)가 제공된다.
절연체(28)는 산화물 반도체 소자(12) 아래에 제공된다. 즉 절연체(28)는 산화물 반도체 소자(12)와 절연체(18) 사이에 제공된다. 이와 같이, 절연체(28)를 제공함으로써 산화물 반도체 소자(12)에 대한 수소 확산을 더 효과적으로 저감할 수 있다.
또한 도 2의 (A)에서는 도 1의 (C)와 마찬가지로, 절연체(11)와 절연체(18)에 의하여 구조체(13)를 밀봉하는 구성을 나타내었지만 이에 한정되지 않고, 도 1의 (A) 또는 (B)에 도시된 바와 같이 절연체(11) 및 절연체(18)를 제공하여도 좋다.
또한 도 2의 (B)에 도시된 바와 같이, 절연체(21a)가 산화물 반도체 소자(12)의 측면에 접하도록 절연체(21)를 제공하는 구성으로 하여도 좋다. 또한 절연체(21a)는 산화물 반도체 소자(12)와 중첩되지 않는 영역에서 절연체(28a)와 접하는 구성을 가져도 좋다. 이 경우, 절연체(21a)와 절연체(28a)가 접하는 영역이 산화물 반도체 소자(12)를 둘러싸도록 형성되는 것이 바람직하다. 이러한 구성으로 함으로써, 산화물 반도체 소자(12)의 상면과 밑면뿐만 아니라 측면에서도, 산화물 반도체 소자(12)로의 수소 확산을 저감할 수 있다. 또한 절연체(21a)는 산화물 반도체 소자(12)와 중첩되지 않는 영역에서, 수소를 포획 및 고착하는 기능을 가지는 절연막을 개재하여 절연체(28a)와 중첩되는 구성을 가져도 좋다.
또한 도 2의 (C)에 도시된 바와 같이, 절연체(28)를 제공하지 않고, 절연체(11)와 절연체(18)에 의하여 구조체(13)를 밀봉하고, 또한 절연체(21)와 절연체(18)에 의하여 산화물 반도체 소자(12)를 밀봉하는 구성으로 하여도 좋다. 즉, 절연체(18)가 도 2의 (B)에 도시된 반도체 장치(10)에서의 절연체(28)의 기능을 겸비하는 구성이다. 또한 절연체(21a)는 산화물 반도체 소자(12)와 중첩되지 않는 영역에서, 수소를 포획 및 고착하는 기능을 가지는 절연막을 개재하여 절연체(18a)와 중첩되는 구성을 가져도 좋다.
또한 도 3에 도시된 바와 같이, 복수의 반도체 장치(10)를 적층시켜 적층형 반도체 장치를 형성하여도 좋다. 도 3에 도시된 적층형 반도체 장치는, 반도체 장치(10)를 포함하는 층(이하, 식별 부호를 부기하여 소자층(10_1) 내지 소자층(10_n)이라고 부르는 경우가 있음)이 n층(n은 2 이상의 자연수) 적층된 구조를 가진다. 또한 본 명세서 등에서 소자층을 디바이스층이라고 부르는 경우가 있다.
도 3에 도시된 바와 같이 소자층(10_1) 내지 소자층(10_n)은 모두 같은 구조를 가지고, 도 2의 (C)에 도시된 반도체 장치(10)와 같은 구조를 가진다. 다만 절연체(11)에 의한 밀봉은 수행되지 않아, 절연체(11)와 절연체(18)는 접하지 않는다. 또한 절연체(11) 위에 절연체(24)가 제공된다. 절연체(24)로서는 상술한 구조체(13)에 사용할 수 있는 층간 절연막 등을 사용하면 좋다. 또한 절연체(24)의 상면은 CMP 처리 등에 의하여 평탄화되어 있는 것이 바람직하다. 이에 의하여, 절연체(24) 위에 제공하는 구조체(13)를 밀착성 좋게 제공할 수 있다.
또한 도 3에 도시된 각 소자층은 도 2의 (C)에 도시된 반도체 장치(10)와 같은 구조를 가지지만 이에 한정되지 않고, 예를 들어 도 2의 (A) 또는 (B)에 도시된 반도체 장치(10)와 같은 구조를 가져도 좋다.
도 3에 도시된 바와 같이, 각 소자층의 산화물 반도체 소자(12)는 절연체(21) 및 절연체(18)에 의하여 밀봉되어 있기 때문에, 산화물 반도체 소자(12)로 확산되는 수소를 저감할 수 있다. 특히 소자층마다 산화물 반도체 소자(12)를 밀봉함으로써, 위층의 소자층을 제작하는 도중에 아래층의 산화물 반도체 소자(12)로 수소가 확산되는 것을 방지할 수 있다.
이와 같이, 소자층(10_1) 내지 소자층(10_n)이 적층된 구조를 가지는 반도체 장치로 함으로써, 면적당 소자 개수를 증가시켜 반도체 장치의 고집적화를 도모할 수 있다.
또한 도 3에 도시된 적층형 반도체 장치는, 각 소자층에서 산화물 반도체 소자(12)를 절연체(18)와 절연체(11)에 의하여 밀봉하는 구성으로 하였지만, 본 발명은 이에 한정되지 않는다.
도 4에 도시된 바와 같이, 소자층(10_1) 내지 소자층(10_n)에 포함되는 모든 산화물 반도체 소자(12)를, 소자층(10_1)의 절연체(18)와 소자층(10_n)의 절연체(21)에 의하여 일괄로 밀봉하는 구성으로 하여도 좋다.
도 4에 도시된 반도체 장치에서는, 소자층(10_n)의 산화물 반도체 소자(12)로부터 소자층(10_1)의 절연체(18)에 도달하는 개구가 형성되고, 상기 개구는 각 층의 산화물 반도체 소자(12)를 둘러싸도록 형성된다. 상기 개구의 저면 및 내벽, 그리고 소자층(10_n)의 산화물 반도체 소자(12)의 상면과 접하여 절연체(21)가 제공된다. 절연체(21)는 상기 개구의 저면에 있어서 소자층(10_1)의 절연체(18)의 상면과 접한다. 또한 절연체(21)는 산화물 반도체 소자(12)와 중첩되지 않는 영역에서, 수소를 포획 및 고착하는 기능을 가지는 절연막을 개재하여 절연체(18)와 중첩되는 구성을 가져도 좋다.
또한 소자층(10_1)의 절연체(18)와 소자층(10_n)의 절연체(21)에 의하여 밀봉된 영역 내에서, 각 소자층의 산화물 반도체 소자(12) 아래쪽에 절연체(18)가 제공되고, 위쪽에 절연체(21)가 제공된다. 또한 상기 밀봉된 영역 내의 소자층(10_1) 내지 소자층(10_n-1)에서 각 소자층의 도전체(15)를 덮어 절연체(11)가 제공된다. 따라서 소자층(10_n)의 절연체(21)는 각 소자층의 절연체(21), 절연체(11), 및 절연체(24)의 측면에 접한다.
이와 같이 소자층(10_1) 내지 소자층(10_n)에 포함되는 모든 산화물 반도체 소자(12)를 일괄로 밀봉하는 구조로 함으로써, 산화물 반도체 소자(12)를 밀봉하기 위한 공정 수를 줄일 수 있다.
또한 도 4에 도시된 반도체 장치에서는 소자층(10_1)의 절연체(18)와 소자층(10_n)의 절연체(21)에 의하여 모든 소자층의 산화물 반도체 소자(12)를 일괄로 밀봉하였지만, 본 발명은 이에 한정되지 않는다. 도 5에 도시된 바와 같이, 소자층(10_1)의 절연체(18)와 소자층(10_n)의 절연체(11)에 의하여 모든 소자층의 산화물 반도체 소자(12)를 일괄로 밀봉하는 구조로 하여도 좋다.
이 경우, 소자층(10_n)의 구조체(13)의 층간 절연막으로부터 소자층(10_1)의 절연체(18)에 도달하는 개구가 형성되고, 상기 개구는 각 층의 산화물 반도체 소자(12)를 둘러싸도록 형성된다. 상기 개구의 저면 및 내벽, 그리고 소자층(10_n)의 도전체(15) 및 구조체(13)의 층간 절연막과 접하여 절연체(11)가 제공된다. 절연체(11)는 상기 개구의 저면에 있어서 소자층(10_1)의 절연체(18)의 상면과 접한다. 또한 절연체(11)는 산화물 반도체 소자(12)와 중첩되지 않는 영역에서, 수소를 포획 및 고착하는 기능을 가지는 절연막을 개재하여 절연체(18)와 중첩되는 구성을 가져도 좋다.
또한 도 5에 도시된 반도체 장치에서는, 소자층(10_1)의 절연체(18)와 소자층(10_n)의 절연체(11)에 의하여 밀봉된 영역 내에, 수소에 대한 배리어 절연막을 제공하지 않는 구성으로 하였다. 이로써, 적층형 반도체 장치를 제작하는 공정 수를 더 줄일 수 있다.
또한 도 3 내지 도 5에 도시된 적층형 반도체 장치에서는, 도 2의 (A) 또는 (B)에 도시된 절연체(28)가 제공되지 않는 구성을 나타내었지만, 본 발명은 이에 한정되지 않는다. 도 3 내지 도 5에 도시된 적층형 반도체 장치에서도 산화물 반도체 소자(12)와 절연체(18) 사이에 절연체(28)를 제공하는 구성으로 하여도 좋다.
<반도체 장치의 제작 방법>
다음으로, 도 1의 (A)에 도시된 본 발명의 일 형태에 따른 반도체 장치(10)의 제작 방법에 대하여 도 6의 (A) 내지 도 7의 (C)를 사용하여 설명한다.
또한 본 명세서 등에서 절연체를 형성하기 위한 절연성 재료, 도전체를 형성하기 위한 도전성 재료, 또는 반도체를 형성하기 위한 반도체 재료는 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, ALD법 등을 적절히 사용하여 성막할 수 있다.
또한 스퍼터링법으로서는, 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법, 직류 전원을 사용하는 DC 스퍼터링법, 그리고 전극에 인가하는 전압을 펄스적으로 변화시키는 펄스 DC 스퍼터링법이 있다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 사용되고, DC 스퍼터링법은 주로 금속 도전막을 성막하는 경우에 사용된다. 또한 펄스 DC 스퍼터링법은 주로 산화물, 질화물, 탄화물 등의 화합물을 반응성 스퍼터링법으로 성막할 때 사용된다.
또한 CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 분류할 수 있다.
플라스마 CVD법을 사용하면 비교적 낮은 온도에서 품질이 높은 막을 얻을 수 있다. 또한 열 CVD법은 플라스마를 사용하지 않기 때문에, 피처리물에 대한 플라스마 대미지를 작게 할 수 있는 성막 방법이다. 예를 들어 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받아 차지업하는 경우가 있다. 이때, 축적된 전하로 인하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에 반도체 장치의 수율을 높일 수 있다. 또한 열 CVD법에서는 성막 시에 플라스마 대미지가 생기지 않기 때문에 결함이 적은 막을 얻을 수 있다.
또한 ALD법으로서는, 전구체 및 반응제의 반응을 열 에너지만으로 수행하는 열 ALD(Thermal ALD)법, 플라스마 여기된 반응제를 사용하는 PEALD법 등을 사용할 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 스퍼터링법과는 다르다. 따라서 피처리물의 형상의 영향을 받기 어렵고, 단차 피복성이 양호한 성막 방법이다. 특히 ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 가지기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만 ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등 다른 성막 방법과 조합하여 사용되는 것이 바람직한 경우도 있다.
또한 CVD법은 원료 가스의 유량비를 변화시킴으로써, 임의의 조성의 막을 성막할 수 있다. 예를 들어 CVD법은 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우에는 복수의 성막실을 사용하여 성막하는 경우와 달리, 반송 및 압력 조정에 시간이 소요되지 않기 때문에 성막에 걸리는 시간을 단축할 수 있다. 따라서 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
또한 ALD법은, 서로 다른 복수 종류의 전구체를 동시에 도입하거나 서로 다른 복수 종류의 전구체 각각의 사이클 수를 제어함으로써, 임의의 조성의 막을 성막할 수 있다.
우선, 기판(도시 생략)을 준비하고, 상기 기판 위에 산화물 반도체 소자(12)를 포함하는 구조체(13)를 형성한다. 구조체(13)의 층간 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 예를 들어 상기 절연막으로서 스퍼터링법을 사용하여 산화 실리콘막을 성막하면 좋다.
다음으로, 구조체(13)의 층간 절연막에, 산화물 반도체 소자(12)에 도달하는 개구(19)를 형성한다(도 6의 (A) 참조). 상기 개구의 형성은 리소그래피법을 사용하여 수행하면 좋다. 또한 개구의 형성에는 웨트 에칭을 사용하여도 좋지만, 드라이 에칭을 사용하는 것이 미세 가공을 하기 위해서는 더 바람직하다.
다음으로, 개구(19) 내에 도전체(14)를 매립한다(도 6의 (B) 참조). 개구(19)를 메우도록 상술한 도전체(14)에 사용할 수 있는 도전막을 성막하고, 상기 도전막에 화학 기계 연마(CMP) 처리 등을 수행하여 도전체(14)를 형성한다. 상기 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
상기 도전막에 대하여 구조체(13)의 최상부의 층간 절연막의 상면이 노출될 때까지 CMP 처리를 수행함으로써, 개구(19) 내에만 상기 도전막이 잔존하기 때문에 상면이 평탄한 도전체(14)를 형성할 수 있다. 또한 상기 CMP 처리에 의하여 상기 층간 절연막의 상면의 일부가 제거되는 경우가 있다.
다음으로, 구조체(13) 및 도전체(14)를 덮어 도전막(15A)을 성막한다(도 6의 (C) 참조). 도전막(15A)에는 상술한 도전체(14)에 사용할 수 있는 도전막을 사용하면 좋다. 도전막(15A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음으로, 도전막(15A)을 리소그래피법으로 가공하고, 도전체(14)의 상면과 접하는 도전체(15)를 형성한다(도 7의 (A) 참조). 이때, 도전체(15)와 구조체(13)의 층간 절연막이 중첩되지 않는 영역에 있어서 상기 층간 절연막의 일부가 제거되는 경우가 있다. 이에 의하여, 구조체(13)의 상면에 있어서 도전체(14)와 중첩되는 영역의 높이가 기타 영역보다 높아지는 경우가 있다.
다음으로, 구조체(13), 도전체(14), 및 도전체(15)를 덮어 절연체(11a)를 성막한다(도 7의 (B) 참조). 절연체(11a)로서는 상술한 수소 배리어성을 가지는 절연성 재료를 사용하면 좋고, 예를 들어 질화 실리콘 등 실리콘을 포함하는 질화물을 사용하는 것이 바람직하다. 절연체(11a)의 성막은 스퍼터링법을 사용하여 수행하는 것이 바람직하다. 수소를 포함하는 분자를 성막 가스에 사용하지 않아도 된다. 스퍼터링법을 사용함으로써 절연체(11a) 내의 수소 농도를 저감할 수 있다.
다음으로 절연체(11a) 위에 절연체(11b)를 성막한다(도 7의 (C) 참조). 절연체(11b)로서는 상술한 수소 배리어성을 가지는 절연성 재료를 사용하면 좋고, 예를 들어 질화 실리콘 등 실리콘을 포함하는 질화물을 사용하는 것이 바람직하다. 절연체(11b)는 피복성이 양호한 ALD법으로 성막하는 것이 바람직하고, PEALD법으로 성막하는 것이 더 바람직하다.
절연체(11b)를 PEALD법으로 성막하는 경우, 탄화수소 등의 유기물을 포함하지 않는 전구체(이하 무기 전구체라고 부름)를 사용하는 것이 바람직하다. 무기 전구체를 사용하여 성막함으로써, 절연체(11b) 내의 수소 농도를 저감할 수 있다. 무기 전구체로서는 실리콘을 포함하는 것을 사용하면 좋고, 할로젠 원소를 더 포함하여도 좋다. 또한 무기 전구체에 할로젠 원소가 포함되는 경우, 절연체(11b)에 상기 할로젠 원소가 불순물로서 포함되는 경우가 있다. 또한 불순물의 정량은 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry) 또는 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 사용하여 수행할 수 있다.
다만, 본 발명은 무기 전구체를 사용한 ALD법에 한정되는 것은 아니고, 유기물을 포함하는 전구체를 사용할 수 있는 경우도 있다.
또한 PEALD법으로 질화 실리콘을 성막하는 경우, 반응제로서 질소 라디칼을 사용한다. 질소 라디칼은 질소 가스를 플라스마화함으로써 얻어진다. 또한 질소 플라스마 중에는 질소가 분자, 라디칼, 또는 이온 등의 상태로 포함된다. 예를 들어 질소 가스에 RF 등의 고주파 또는 마이크로파를 인가함으로써, 질소 라디칼을 포함하는 질소 플라스마를 생성할 수 있다. 이때 반응제는 수소를 포함하지 않는 것이 바람직하다. 이로써, 절연체(11b) 중의 수소 농도를 저감할 수 있다.
이상에 의하여 도 1의 (A)에 도시된 반도체 장치(10)를 제작할 수 있다.
또한 도 1의 (B)에 도시된 반도체 장치(10)를 제작하는 경우에는 도 6의 (A)에 도시된 구조체(13)를 형성하기 전에, 절연체(18b)를 형성하고, 절연체(18b) 위에 절연체(18a)를 형성하고, 절연체(18a) 위에 구조체(13)를 형성하면 좋다. 절연체(18a)는 절연체(11a)와 같은 방법으로 성막할 수 있다. 절연체(18b)는 절연체(11b)와 같은 방법으로 성막할 수 있다.
또한 도 1의 (C)에 도시된 반도체 장치(10)를 제작하는 경우에는 도 1의 (B)에 도시된 반도체 장치(10)의 제작 방법에 있어서 절연체(11a)를 성막하기 전에 구조체(13)를 에칭하여 절연체(11a)가 구조체(13)의 측면까지 덮도록 하면 좋다. 상기 에칭에 있어서 절연체(18a)의 상면을 노출시킴으로써, 구조체(13)의 외측에 절연체(11a)와 절연체(18a)가 접하는 영역을 형성할 수 있다. 이에 의하여, 구조체(13)를 절연체(11)와 절연체(18)로 밀봉할 수 있다.
다음으로, 도 3에 도시된 본 발명의 일 형태에 따른 적층형 반도체 장치의 제작 방법에 대하여 도 8의 (A) 내지 (E)를 사용하여 설명한다.
우선, 기판(도시 생략)을 준비하고, 상기 기판 위에 절연체(18)를 형성한다. 절연체(18)는 절연체(18b)를 성막하고, 절연체(18b) 위에 절연체(18a)를 성막하여 형성하면 좋다. 또한 절연체(18) 위에, 섬 형상으로 패턴 형성된 산화물 반도체 소자(12)를 형성한다(도 8의 (A) 참조). 여기서, 섬 형상으로 패턴 형성된다는 것은, 예를 들어 산화물 반도체 소자(12)가 트렌치 형상의 개구로 둘러싸인 상태를 가리킨다.
다음으로, 산화물 반도체 소자(12)를 덮어 절연체(21)를 형성한다(도 8의 (B) 참조). 절연체(21)는 절연체(21a)를 성막하고, 절연체(21a) 위에 절연체(21b)를 성막하여 형성하면 좋다. 절연체(21a)는 절연체(11a)와 같은 방법으로 성막할 수 있다. 또한 절연체(21b)는 절연체(11b)와 같은 방법으로 성막할 수 있다.
다음으로, 산화물 반도체 소자(12) 및 절연체(21)를 포함하여 구조체(13)를 형성한다. 이어서, 구조체(13) 및 절연체(21)에 매립되도록 도전체(14)를 형성한다(도 8의 (C) 참조). 도전체(14) 형성까지의 공정에 대해서는 상술한 도 6의 (A) 및 (B)에 따른 공정을 참조할 수 있다.
다음으로, 도전체(14)의 상면에 접하여 도전체(15)를 형성한다(도 8의 (D) 참조). 도전체(15) 형성까지의 공정에 대해서는 상술한 도 6의 (C) 및 도 7의 (A)에 따른 공정을 참조할 수 있다.
다음으로, 구조체(13), 도전체(14), 및 도전체(15)를 덮어 절연체(11)를 형성한다. 절연체(11)는 절연체(11a)를 성막하고, 절연체(11a) 위에 절연체(11b)를 성막하여 형성하면 좋다. 절연체(11a) 및 절연체(11b)의 성막에 대해서는 상술한 도 7의 (B) 및 (C)에 따른 공정을 참조할 수 있다.
다음으로, 절연체(11) 위에 절연체(24)를 형성한다(도 8의 (E) 참조). 절연체(24)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 예를 들어 절연체(24)로서, 스퍼터링법을 사용하여 산화 실리콘막을 성막하면 좋다. 절연체(24)는 CMP 처리 등을 수행하여 상면을 평탄화하는 것이 바람직하다. 이와 같이 하여, 도 3에 도시된 소자층(10_1)을 형성할 수 있다.
이후, 도 8의 (A) 내지 (E)에 도시된 공정을 n-1번 반복함으로써, 도 3에 도시된 소자층(10_1) 내지 소자층(10_n)이 적층된 반도체 장치를 제작할 수 있다. 상기 반도체 장치의 제작 방법에서는, 각 소자층을 제작할 때 산화물 반도체 소자(12)가 절연체(21) 및 절연체(18)에 의하여 밀봉된다(도 8의 (B) 참조). 따라서, 위층의 소자층을 제작하는 도중에 아래층의 산화물 반도체 소자(12)로 수소가 확산되는 것을 방지할 수 있다.
다음으로, 도 4에 도시된 본 발명의 일 형태에 따른 적층형 반도체 장치의 제작 방법에 대하여 도 9의 (A) 내지 도 10의 (B)를 사용하여 설명한다.
우선, 기판(도시 생략)을 준비하고, 상기 기판 위에 절연체(18)를 형성한다. 이어서, 절연체(18) 위에 산화물 반도체 소자(12)를 형성하고, 그 위에 절연체(21)를 형성한다(도 9의 (A) 참조). 절연체(21) 형성까지의 공정에 대해서는 상술한 도 8의 (A) 및 (B)에 따른 공정을 참조할 수 있다. 다만 본 공정에서는 산화물 반도체 소자(12)를 섬 형상으로 패턴 형성하지 않고, 산화물 반도체 소자(12)가 층상으로 형성된 상태로 절연체(21)를 형성한다. 따라서 절연체(21)가 산화물 반도체 소자(12)의 측면을 덮지 않는다.
다음으로, 산화물 반도체 소자(12) 및 절연체(21)를 포함하여 구조체(13)를 형성한다. 이어서, 구조체(13) 및 절연체(21)에 매립되도록 도전체(14)를 형성한다. 그 후, 도전체(14)의 상면에 접하여 도전체(15)를 형성한다. 다음으로, 구조체(13), 도전체(14), 및 도전체(15)를 덮어 절연체(11) 및 절연체(24)를 형성한다(도 9의 (B) 참조). 절연체(11) 및 절연체(24) 형성까지의 공정에 대해서는 상술한 도 8의 (C) 내지 (E)에 따른 공정을 참조할 수 있다. 이와 같이 하여, 산화물 반도체 소자(12)가 섬 형상으로 패턴 형성되지 않은 상태의 소자층(10_1)을 형성할 수 있다.
다음으로, 도 9의 (A) 및 (B)에 도시된 공정을 n-1번 반복함으로써, 산화물 반도체 소자(12)가 섬 형상으로 패턴 형성되지 않은 상태의 소자층(10_1) 내지 소자층(10_n)이 적층된 반도체 장치를 제작할 수 있다(도 9의 (C) 참조). 다만 도 9의 (C)에 도시된 바와 같이 소자층(10_n)은 절연체(18)와 산화물 반도체 소자(12)만을 가진다.
다음으로, 상기 반도체 장치에서 소자층(10_1)의 절연체(18a)에 도달하는 개구(25)를 형성한다(도 10의 (A) 참조). 개구(25)는 리소그래피법을 사용하여 형성하면 좋다. 예를 들어 드라이 에칭을 사용하여 형성하면 좋다. 개구(25)는 각 층의 산화물 반도체 소자(12)를 둘러싸도록 형성되는 것이 바람직하다.
다음으로, 개구(25)의 저면 및 내벽, 그리고 소자층(10_n)의 산화물 반도체 소자(12)의 상면과 접하여 절연체(21)를 성막한다(도 10의 (B) 참조). 절연체(21)는 개구(25)의 저면에 있어서 소자층(10_1)의 절연체(18a)의 상면과 접한다. 절연체(21)는 도 8의 (B)에 따른 공정과 같은 방법으로 성막할 수 있다. 여기서, 상술한 바와 같이 절연체(21b)를 피복성이 좋은 ALD법, 특히 PEALD법을 사용하여 성막함으로써, 절연체(21a)에 핀홀 또는 단절 부분 등이 형성되더라도, 상기 부분을 절연체(21b)로 덮어 수소의 침입을 방지할 수 있다.
이후, 도 8의 (C) 내지 (E)에 따른 공정과 같은 방법을 사용하여 소자층(10_n)의 구조체(13), 도전체(14), 도전체(15), 절연체(11), 및 절연체(24)를 형성하면 좋다. 이로써, 도 4에 도시된 소자층(10_1) 내지 소자층(10_n)이 적층된 반도체 장치를 제작할 수 있다. 상기 반도체 장치의 제작 방법에서는, 소자층(10_1) 내지 소자층(10_n)에 포함되는 모든 산화물 반도체 소자(12)를 일괄로 밀봉할 수 있다(도 10의 (B) 참조). 따라서 산화물 반도체 소자(12)를 밀봉하기 위한 공정 수를 줄일 수 있다. 이에 의하여, 상기 반도체 장치의 생산성을 향상시키고, 생산 비용을 절감할 수 있다.
다음으로, 도 5에 도시된 본 발명의 일 형태에 따른 적층형 반도체 장치의 제작 방법에 대하여 도 11의 (A) 내지 도 12의 (B)를 사용하여 설명한다.
우선, 기판(도시 생략)을 준비하고, 상기 기판 위에 절연체(18)를 형성한다. 이어서, 절연체(18) 위에 산화물 반도체 소자(12)를 형성한다(도 11의 (A) 참조). 산화물 반도체 소자(12) 형성까지의 공정에 대해서는 상술한 도 9의 (A)에 따른 공정을 참조할 수 있다. 다만 본 공정에서는 산화물 반도체 소자(12) 위에 절연체(21)를 형성하지 않는다.
다음으로, 산화물 반도체 소자(12)를 포함하여 구조체(13)를 형성한다. 이어서, 구조체(13)에 매립되도록 도전체(14)를 형성한다. 그 후, 도전체(14)의 상면에 접하여 도전체(15)를 형성한다. 다음으로, 구조체(13), 도전체(14), 및 도전체(15)를 덮어 절연체(24)를 형성한다(도 11의 (B) 참조). 절연체(11) 형성까지의 공정에 대해서는 상술한 도 9의 (B)에 따른 공정을 참조할 수 있다. 다만, 본 공정에서는 구조체(13) 및 도전체(15) 위에 절연체(11)를 형성하지 않는다. 이와 같이 하여, 절연체(21) 및 절연체(11)가 형성되지 않은 소자층(10_1)을 형성할 수 있다.
다음으로, 도 11의 (A) 및 (B)에 도시된 공정을, 절연체(18)의 형성을 수행하지 않고 n-1번 반복한다. 이로써, 소자층(10_1) 내지 소자층(10_n)이 적층된 반도체 장치를 제작할 수 있다(도 11의 (C) 참조). 여기서, 도 11의 (C)에 도시된 적층형 반도체 장치는 소자층(10_1)의 절연체(18) 이외에 수소에 대한 배리어 절연막을 가지지 않는다. 또한 도 11의 (C)에 도시된 바와 같이 소자층(10_n)은 절연체(24)를 가지지 않는다.
다음으로, 상기 반도체 장치에서 소자층(10_1)의 절연체(18a)에 도달하는 개구(27)를 형성한다(도 12의 (A) 참조). 개구(27)의 형성에 대해서는 상술한 도 10의 (A)에 따른 개구(27)를 형성하는 공정을 참조할 수 있다. 개구(27)는 각 층의 산화물 반도체 소자(12)를 둘러싸도록 형성되는 것이 바람직하다.
다음으로, 개구(27)의 저면 및 내벽, 그리고 소자층(10_n)의 도전체(15) 및 구조체(13)의 층간 절연막에 접하여 절연체(11)를 성막한다(도 12의 (B) 참조). 절연체(11)는 개구(27)의 저면에 있어서 소자층(10_1)의 절연체(18a)의 상면과 접한다. 절연체(11)는 도 8의 (E)에 따른 공정과 같은 방법으로 성막할 수 있다. 여기서, 상술한 바와 같이 절연체(11b)를 피복성이 좋은 ALD법, 특히 PEALD법을 사용하여 성막함으로써, 절연체(11a)에 핀홀 또는 단절 부분 등이 형성되더라도, 상기 부분을 절연체(11b)로 덮어 수소의 침입을 방지할 수 있다.
이후, 도 8의 (E)에 따른 공정과 같은 방법을 사용하여 소자층(10_n)의 절연체(24)를 형성하면 좋다. 이로써, 도 5에 도시된 소자층(10_1) 내지 소자층(10_n)이 적층된 반도체 장치를 제작할 수 있다. 상기 반도체 장치의 제작 방법에서는, 소자층(10_1) 내지 소자층(10_n)에 포함되는 모든 산화물 반도체 소자(12)를 일괄로 밀봉할 수 있다(도 12의 (B) 참조). 따라서 산화물 반도체 소자(12)를 밀봉하기 위한 공정 수를 줄일 수 있다. 또한 상기 반도체 장치의 제작 방법에서는, 소자층(10_1)의 절연체(18)와 소자층(10_n)의 절연체(11)에 의하여 밀봉된 영역 내에, 수소에 대한 배리어 절연막을 제공하지 않은 구성으로 하였다(도 12의 (B) 참조). 따라서 적층형 반도체 장치를 제작하는 공정 수를 더 줄일 수 있다. 이에 의하여, 적층형 반도체 장치의 생산성을 향상시키고, 생산 비용을 절감할 수 있다.
또한 상기에서 절연체(11)는 절연체(11a)와 절연체(11b)의 적층 구조로 나타내었지만, 본 발명은 반드시 이에 한정되는 것은 아니다. 예를 들어 절연체(11a)의 피복성이 충분히 양호하고, 핀홀 또는 단절 부분 등이 형성되지 않은 경우, 절연체(11b)를 제공하지 않고 절연체(11a)만 제공하는 구성으로 할 수도 있다. 또한 예를 들어 절연체(11b)의 수소 농도가 충분히 낮은 경우, 절연체(11a)를 제공하지 않고 절연체(11b)만 제공하는 구성으로 할 수도 있다. 또한 절연체(18)에 대해서도 마찬가지로 절연체(18a)만 또는 절연체(18b)만으로 이루어지는 구성으로 할 수도 있다. 또한 절연체(21)에 대해서도 마찬가지로 절연체(21a)만 또는 절연체(21b)만으로 이루어지는 구성으로 할 수도 있다. 또한 절연체(28)에 대해서도 마찬가지로 절연체(28a)만 또는 절연체(28b)만으로 이루어지는 구성으로 할 수도 있다.
본 발명의 일 형태에 의하여 신규 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 신규 반도체 장치의 제작 방법을 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 트랜지스터 특성의 편차가 적은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 적어도 그 일부를, 본 명세서 중에 기재되는 다른 실시형태 등과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 도 13의 (A) 내지 도 16의 (C)를 사용하여 실시형태 1에서 설명한 반도체 장치(10)의 구체적인 예로서 트랜지스터(200)를 가지는 반도체 장치에 대하여 설명한다.
<반도체 장치의 구성예>
도 1의 (B)에 도시된 반도체 장치(10)에 대응하는 반도체 장치의 구성에 대하여 도 13의 (A) 및 (B)를 사용하여 설명한다. 도 13의 (A) 및 (B)는 트랜지스터(200)를 가지는 반도체 장치의 상면도 및 단면도이다. 도 13의 (A)는 상기 반도체 장치의 상면도이다. 또한 도 13의 (B)는 도 13의 (A)에서 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한 도 13의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
본 발명의 일 형태의 반도체 장치는 기판(도시 생략) 위의 절연체(212)와, 절연체(212) 위의 절연체(214)와, 절연체(214) 위의 트랜지스터(200)와, 트랜지스터(200) 위의 절연체(280)와, 절연체(280) 위의 절연체(282)와, 절연체(282) 위의 절연체(283)와, 절연체(283) 위의 절연체(288)와, 절연체(288) 위의 절연체(274)와, 절연체(283) 위 및 절연체(274) 위의 절연체(285)를 가진다. 여기서, 절연체(212)는 절연체(212b)와, 절연체(212b) 위의 절연체(212a)의 적층 구조를 가지는 것이 바람직하다. 절연체(286)는 절연체(286a)와, 절연체(286a) 위의 절연체(286b)의 적층 구조를 가지는 것이 바람직하다.
절연체(212), 절연체(214), 절연체(280), 절연체(282), 절연체(283), 절연체(285), 및 절연체(274)는 도 13의 (A) 및 (B)에 도시된 반도체 장치의 층간 절연막으로서 기능한다. 또한 절연체(283)는 절연체(214)의 상면의 일부, 절연체(216)의 측면, 절연체(222)의 측면, 절연체(275)의 측면, 절연체(280)의 측면, 그리고 절연체(282)의 측면 및 상면과 접한다. 또한 절연체(283)의 최상부와, 절연체(288)의 최상부와, 절연체(274)의 최상부의 높이는 대략 일치한다.
또한 트랜지스터(200)에 전기적으로 접속되고 플러그로서 기능하는 도전체(240)(도전체(240a) 및 도전체(240b))를 가진다. 또한 플러그로서 기능하는 도전체(240)의 측면에 접하여 절연체(241)(절연체(241a) 및 절연체(241b))가 제공된다. 또한 절연체(285) 위 및 도전체(240) 위에는 도전체(240)와 전기적으로 접속되고 배선으로서 기능하는 도전체(246)(도전체(246a) 및 도전체(246b))가 제공된다. 또한 도전체(246) 및 절연체(285)를 덮어 절연체(286)가 제공된다.
여기서, 트랜지스터(200)는 실시형태 1에서 설명한 산화물 반도체 소자(12)에 대응한다. 또한 절연체(212)(절연체(212a), 절연체(212b))는 실시형태 1에서 설명한 절연체(18)(절연체(18a), 절연체(18b))에 대응한다. 또한 절연체(283)는 실시형태 1에서 설명한 절연체(21a)에 대응한다. 또한 절연체(288)는 실시형태 1에서 설명한 절연체(21b)에 대응한다. 또한 도전체(240)는 실시형태 1에서 설명한 도전체(14)에 대응한다. 또한 도전체(246)는 실시형태 1에서 설명한 도전체(15)에 대응한다. 또한 절연체(286)(절연체(286a), 절연체(286b))는 실시형태 1에서 설명한 절연체(11)(절연체(11a), 절연체(11b))에 대응한다. 따라서, 이들은 본 실시형태의 기재에 더하여 실시형태 1의 기재를 참조할 수 있다.
절연체(275), 절연체(280), 절연체(282), 절연체(283), 및 절연체(285)의 개구의 내벽에 접하여 절연체(241a)가 제공되고, 절연체(241a)의 측면에 접하여 도전체(240a)가 제공되어 있다. 또한 절연체(275), 절연체(280), 절연체(282), 절연체(283), 및 절연체(285)의 개구의 내벽에 접하여 절연체(241b)가 제공되고, 절연체(241b)의 측면에 접하여 도전체(240b)가 제공되어 있다. 또한 절연체(241)는 제 1 절연체가 상기 개구의 내벽에 접하여 제공되고, 그 내측에 제 2 절연체가 제공되는 구조를 가진다. 또한 도전체(240)는 제 1 도전체가 절연체(241)의 측면에 접하여 제공되고, 그 내측에 제 2 도전체가 제공되는 구조를 가진다. 여기서, 도전체(240)의 상면의 높이와, 도전체(246)와 중첩되는 영역의 절연체(285)의 상면의 높이는 같은 정도가 된다.
또한 트랜지스터(200)에서 절연체(241)의 제 1 절연체와 절연체(241)의 제 2 절연체를 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어 절연체(241)를 단층 또는 3층 이상의 적층 구조로 제공하여도 좋다. 또한 트랜지스터(200)에서 도전체(240)의 제 1 도전체와 도전체(240)의 제 2 도전체를 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어 도전체(240)를 단층 또는 3층 이상의 적층 구조로 제공하여도 좋다. 구조체가 적층 구조를 가지는 경우에는, 형성 순서대로 서수를 붙여 구별하는 경우가 있다.
[트랜지스터(200)]
도 13의 (A) 및 (B)에 도시된 바와 같이 트랜지스터(200)는 절연체(214) 위의 절연체(216)와, 절연체(214) 또는 절연체(216)에 매립되도록 배치된 도전체(205)(도전체(205a) 및 도전체(205b))와, 절연체(216) 위 및 도전체(205) 위의 절연체(222)와, 절연체(222) 위의 절연체(224)와, 절연체(224) 위의 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 도전체(242a)와, 도전체(242a) 위의 절연체(271a)와, 산화물(230b) 위의 도전체(242b)와, 도전체(242b) 위의 절연체(271b)와, 산화물(230b) 위의 절연체(252)와, 절연체(252) 위의 절연체(250)와, 절연체(250) 위의 절연체(254)와, 절연체(254) 위에 위치하고 산화물(230b)의 일부와 중첩되는 도전체(260)(도전체(260a) 및 도전체(260b))와, 절연체(222), 절연체(224), 산화물(230a), 산화물(230b), 도전체(242a), 도전체(242b), 절연체(271a), 및 절연체(271b) 위에 배치되는 절연체(275)를 가진다. 여기서, 절연체(252)는 절연체(222)의 상면, 절연체(224)의 측면, 산화물(230a)의 측면, 산화물(230b)의 측면 및 상면, 도전체(242)의 측면, 절연체(271)의 측면, 절연체(275)의 측면, 절연체(280)의 측면, 및 절연체(250)의 밑면과 접한다. 또한 도전체(260)의 상면은 높이가 절연체(254)의 최상부, 절연체(250)의 최상부, 절연체(252)의 최상부, 및 절연체(280)의 상면과 대략 일치하도록 배치된다. 또한 절연체(282)는 도전체(260), 절연체(252), 절연체(250), 절연체(254), 및 절연체(280) 각각의 상면의 적어도 일부와 접한다.
또한 이하에서 산화물(230a)과 산화물(230b)을 통틀어 산화물(230)이라고 부르는 경우가 있다. 또한 도전체(242a)와 도전체(242b)를 통틀어 도전체(242)라고 부르는 경우가 있다. 또한 절연체(271a)와 절연체(271b)를 통틀어 절연체(271)라고 부르는 경우가 있다.
절연체(280) 및 절연체(275)에는 산화물(230b)에 도달하는 개구가 제공된다. 상기 개구 내에 절연체(252), 절연체(250), 절연체(254), 및 도전체(260)가 배치되어 있다. 또한 트랜지스터(200)의 채널 길이 방향에서 절연체(271a)와 절연체(271b) 사이 및 도전체(242a)와 도전체(242b) 사이에 도전체(260), 절연체(252), 절연체(250), 및 절연체(254)가 제공되어 있다. 절연체(254)는 도전체(260)의 측면과 접하는 영역 및 도전체(260)의 저면과 접하는 영역을 가진다.
산화물(230)은 절연체(224) 위에 배치된 산화물(230a)과, 산화물(230a) 위에 배치된 산화물(230b)을 가지는 것이 바람직하다. 산화물(230b) 아래에 산화물(230a)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로 불순물이 확산되는 것을 억제할 수 있다.
또한 트랜지스터(200)에서는 산화물(230a)과 산화물(230b)의 2층이 적층되는 구성을 가지는 산화물(230)을 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어 산화물(230b)의 단층, 또는 3층 이상의 적층 구조로 하여도 좋고, 산화물(230a) 및 산화물(230b) 각각이 적층 구조를 가져도 좋다.
도전체(260)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하고, 도전체(205)는 제 2 게이트(백 게이트라고도 함) 전극으로서 기능한다. 또한 절연체(252), 절연체(250), 및 절연체(254)는 제 1 게이트 절연체로서 기능하고, 절연체(222) 및 절연체(224)는 제 2 게이트 절연체로서 기능한다. 또한 게이트 절연체는 게이트 절연층 또는 게이트 절연막이라고 부르는 경우도 있다. 또한 도전체(242a)는 소스 및 드레인 중 한쪽으로서 기능하고, 도전체(242b)는 소스 및 드레인 중 다른 쪽으로서 기능한다. 또한 산화물(230)에서 도전체(260)와 중첩되는 영역의 적어도 일부는 채널 형성 영역으로서 기능한다.
여기서, 도 13의 (B)에서의 채널 형성 영역 근방의 확대도를 도 14의 (A)에 나타내었다. 산화물(230b)에 산소가 공급됨으로써, 도전체(242a)와 도전체(242b) 사이의 영역에 채널 형성 영역이 형성된다. 따라서, 도 14의 (A)에 도시된 바와 같이, 산화물(230b)은 트랜지스터(200)의 채널 형성 영역으로서 기능하는 영역(230bc)과, 영역(230bc)을 사이에 두고 제공되며 소스 영역 또는 드레인 영역으로서 기능하는 영역(230ba) 및 영역(230bb)을 가진다. 영역(230bc)은 적어도 일부가 도전체(260)와 중첩된다. 바꿔 말하면, 영역(230bc)은 도전체(242a)와 도전체(242b) 사이의 영역에 제공된다. 영역(230ba)은 도전체(242a)와 중첩하여 제공되어 있고, 영역(230bb)은 도전체(242b)와 중첩하여 제공되어 있다.
채널 형성 영역으로서 기능하는 영역(230bc)은 영역(230ba) 및 영역(230bb)보다 산소 결손이 적거나 불순물 농도가 낮기 때문에 캐리어 농도가 낮은 고저항 영역이다. 따라서, 영역(230bc)은 i형(진성) 또는 실질적으로 i형이라고 할 수 있다. 영역(230bc)은 예를 들어 산소를 포함하는 분위기에서 마이크로파 처리를 수행함으로써 형성하기 쉬워진다. 여기서 마이크로파 처리란, 예를 들어 마이크로파를 사용하여 고밀도 플라스마를 발생시키는 전원을 가지는 장치를 사용한 처리를 말한다. 또한 본 명세서 등에서 마이크로파란, 300MHz 이상 300GHz 이하의 주파수를 가지는 전자기파를 가리키는 것으로 한다.
또한 소스 영역 또는 드레인 영역으로서 기능하는 영역(230ba) 및 영역(230bb)은 산소 결손이 많거나, 수소, 질소, 또는 금속 원소 등의 불순물의 농도가 높기 때문에 캐리어 농도가 증가되어 저저항화된 영역이다. 즉 영역(230ba) 및 영역(230bb)은 영역(230bc)과 비교하여 캐리어 농도가 높고 저항이 낮은 n형 영역이다.
여기서, 채널 형성 영역으로서 기능하는 영역(230bc)의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더욱 바람직하고, 1×1013cm-3 미만인 것이 더욱더 바람직하고, 1×1012cm-3 미만인 것이 나아가 더욱더 바람직하다. 또한 채널 형성 영역으로서 기능하는 영역(230bc)의 캐리어 농도의 하한값은 특별히 한정되지 않지만, 예를 들어 1×10-9cm-3로 할 수 있다.
또한 캐리어 농도가 영역(230ba) 및 영역(230bb)의 캐리어 농도와 동등하거나 이보다 낮으며, 영역(230bc)의 캐리어 농도와 동등하거나 이보다 높은 영역이 영역(230bc)과 영역(230ba) 또는 영역(230bb) 사이에 형성되어도 좋다. 즉 상기 영역은 영역(230bc)과 영역(230ba) 또는 영역(230bb)의 접합 영역으로서 기능한다. 상기 접합 영역은 수소 농도가 영역(230ba) 및 영역(230bb)의 수소 농도와 동등하거나 이보다 낮으며, 영역(230bc)의 수소 농도와 동등하거나 이보다 높은 경우가 있다. 또한 상기 접합 영역은 산소 결손이 영역(230ba) 및 영역(230bb)의 산소 결손과 동등하거나 이보다 적으며, 영역(230bc)의 산소 결손과 동등하거나 이보다 많은 경우가 있다.
또한 도 14의 (A)에서 영역(230ba), 영역(230bb), 및 영역(230bc)이 산화물(230b)에 형성되는 예에 대하여 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어 상기 각 영역이 산화물(230b)뿐만 아니라 산화물(230a)에도 형성되어도 좋다.
또한 산화물(230)에서, 각 영역의 경계를 명확히 검출하기가 어려운 경우가 있다. 각 영역 내에서 검출되는 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도는 영역마다 단계적으로 변화되는 것에 한정되지 않고, 각 영역 내에서도 연속적으로 변화되어도 좋다. 즉 채널 형성 영역에 가까운 영역일수록 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도가 감소되면 좋다.
트랜지스터(200)에서는 채널 형성 영역을 포함하는 산화물(230)(산화물(230a) 및 산화물(230b))로서, 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
또한 반도체로서 기능하는 금속 산화물로서는 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것을 사용하는 것이 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써 트랜지스터의 오프 전류를 저감할 수 있다.
산화물(230)로서 예를 들어 인듐, 원소 M, 및 아연을 가지는 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한 산화물(230)로서 In-Ga 산화물, In-Zn 산화물, 인듐 산화물을 사용하여도 좋다.
여기서, 산화물(230b)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비가 산화물(230a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다.
이와 같이 산화물(230b) 아래에 산화물(230a)을 배치함으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로 불순물 및 산소가 확산되는 것을 억제할 수 있다.
또한 산화물(230a) 및 산화물(230b)이 산소 외에 공통의 원소를 가짐으로써(주성분으로 함으로써), 산화물(230a)과 산화물(230b)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 산화물(230a)과 산화물(230b)의 계면에서의 결함 준위 밀도를 낮출 수 있기 때문에 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아져 큰 온 전류를 얻을 수 있다.
산화물(230b)은 결정성을 가지는 것이 바람직하다. 특히 산화물(230b)로서 CAAC-OS를 사용하는 것이 바람직하다.
CAAC-OS는 결정성이 높고 치밀한 구조를 가지고, 불순물 및 결함(예를 들어 산소 결손(VO) 등)이 적은 금속 산화물이다. 특히 금속 산화물 형성 후에, 금속 산화물이 다결정화되지 않을 정도의 온도(예를 들어 400℃ 이상 600℃ 이하)에서 가열 처리함으로써, CAAC-OS를 결정성이 더 높고 치밀한 구조로 할 수 있다. 이와 같이, CAAC-OS의 밀도를 더 높임으로써, 상기 CAAC-OS 내의 불순물 또는 산소의 확산을 더 저감할 수 있다.
한편, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 따라서 CAAC-OS를 가지는 금속 산화물은 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 금속 산화물은 열에 강하고 신뢰성이 높다.
또한 트랜지스터(200)의 채널 폭 방향의 단면에서 보았을 때, 산화물(230b)의 측면과 산화물(230b)의 상면 사이에 만곡면을 가져도 좋다. 즉 상기 측면의 단부와 상기 상면의 단부는 만곡되어도 좋다(이하, 라운드 형상이라고도 함).
상기 만곡면에서의 곡률 반경은 0nm보다 크고, 도전체(242)와 중첩되는 영역의 산화물(230b)의 막 두께보다 작거나 상기 만곡면을 가지지 않는 영역의 길이의 절반보다 작은 것이 바람직하다. 상기 만곡면에서의 곡률 반경은 구체적으로 0nm보다 크고 20nm 이하, 바람직하게는 1nm 이상 15nm 이하, 더 바람직하게는 2nm 이상 10nm 이하로 한다. 이와 같은 형상으로 함으로써, 산화물(230b)에 대한 절연체(252), 절연체(250), 절연체(254), 및 도전체(260)의 피복성을 높일 수 있다.
산화물(230)은 화학 조성이 상이한 복수의 산화물층의 적층 구조를 가지는 것이 바람직하다. 구체적으로는, 산화물(230a)에 사용하는 금속 산화물에서 주성분인 금속 원소에 대한 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 주성분인 금속 원소에 대한 원소 M의 원자수비보다 높은 것이 바람직하다. 또한 산화물(230a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 높은 것이 바람직하다. 또한 산화물(230b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(230a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 높은 것이 바람직하다.
또한 산화물(230b)은 CAAC-OS 등 결정성을 가지는 산화물인 것이 바람직하다. CAAC-OS 등 결정성을 가지는 산화물은 불순물 및 결함(산소 결손 등)이 적고 결정성이 높으며 치밀한 구조를 가진다. 따라서 소스 전극 또는 드레인 전극에 의한 산화물(230b)로부터의 산소 추출을 억제할 수 있다. 이에 의하여, 열처리를 수행한 경우에도 산화물(230b)로부터 산소가 추출되는 것을 저감할 수 있기 때문에, 트랜지스터(200)는 제조 공정에서의 높은 온도(소위 thermal budget)에 대하여 안정적이다.
여기서, 산화물(230a)과 산화물(230b)의 접합부에서 전도대 하단은 완만하게 변화된다. 바꿔 말하면, 산화물(230a)과 산화물(230b)의 접합부에서의 전도대 하단은 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(230a)과 산화물(230b)의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는, 산화물(230a)과 산화물(230b)이 산소 외에 공통의 원소를 주성분으로서 가짐으로써, 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(230b)이 In-M-Zn 산화물인 경우, 산화물(230a)로서 In-M-Zn 산화물, M-Zn 산화물, 원소 M의 산화물, In-Zn 산화물, 인듐 산화물 등을 사용하여도 좋다.
구체적으로는 산화물(230a)로서 In:M:Zn=1:3:4[원자수비] 또는 그 근방의 조성 혹은 In:M:Zn=1:1:0.5[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한 산화물(230b)로서 In:M:Zn=1:1:1[원자수비] 또는 그 근방의 조성, In:M:Zn=1:1:2[원자수비] 또는 그 근방의 조성, 혹은 In:M:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한 근방의 조성이란, 원하는 원자수비의 ±30%의 범위를 포함한 것이다. 또한 원소 M으로서 갈륨을 사용하는 것이 바람직하다.
여기서, 산화물(230a) 및 산화물(230b)은 스퍼터링법을 사용하여 형성하는 것이 바람직하다. 스퍼터링 가스로서 산소, 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스에 포함되는 산소의 비율을 높임으로써, 성막되는 막 내의 산소를 증가시킬 수 있다. 또한 산화물(230a) 및 산화물(230b)의 성막 방법은 스퍼터링법에 한정되지 않고, CVD법, MBE법, PLD법, ALD법 등을 적절히 사용하여도 좋다.
또한 금속 산화물을 스퍼터링법으로 성막하는 경우, 상기 원자수비는 성막된 금속 산화물의 원자수비에 한정되지 않고, 금속 산화물의 성막에 사용하는 스퍼터링 타깃의 원자수비이어도 좋다.
산화물(230a) 및 산화물(230b)을 상술한 구성으로 함으로써, 산화물(230a)과 산화물(230b)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지고, 트랜지스터(200)는 큰 온 전류 및 높은 주파수 특성을 얻을 수 있다.
절연체(212), 절연체(214), 절연체(271), 절연체(275), 절연체(282), 절연체(283), 절연체(288), 및 절연체(286) 중 적어도 하나는 물, 수소 등의 불순물이 기판 측으로부터 또는 트랜지스터(200)의 위쪽으로부터 트랜지스터(200)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서 절연체(212), 절연체(214), 절연체(271), 절연체(275), 절연체(282), 절연체(283), 절연체(288), 및 절연체(286) 중 적어도 하나는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
절연체(212), 절연체(214), 절연체(271), 절연체(275), 절연체(282), 절연체(283), 절연체(288), 및 절연체(286)로서는 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연체를 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄, 산화 마그네슘, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물, 질화 실리콘, 또는 질화산화 실리콘 등을 사용할 수 있다. 예를 들어 절연체(212), 절연체(275), 절연체(283), 절연체(288), 및 절연체(286)에 보다 수소 배리어성이 높은 질화 실리콘 등을 사용하는 것이 바람직하다. 또한 예를 들어 절연체(214), 절연체(271), 및 절연체(282)에, 수소를 포획 및 고착하는 기능이 높은 산화 알루미늄 또는 산화 마그네슘 등을 사용하는 것이 바람직하다. 이로써 물, 수소 등의 불순물이 절연체(212) 및 절연체(214)를 통하여 기판 측으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 또는 물, 수소 등의 불순물이 절연체(285)보다 외측에 배치되는 층간 절연막 등으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 또는 절연체(224) 등에 포함되는 산소가 절연체(212) 및 절연체(214)를 통하여 기판 측으로 확산되는 것을 억제할 수 있다. 또는 절연체(280) 등에 포함되는 산소가 절연체(282) 등을 통하여 트랜지스터(200)보다 위쪽으로 확산되는 것을 억제할 수 있다. 이와 같이 트랜지스터(200)를 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연체(212), 절연체(214), 절연체(271), 절연체(275), 절연체(282), 절연체(283), 절연체(288), 및 절연체(286)로 둘러싸는 구조로 하는 것이 바람직하다.
도 13의 (B)에 도시된 바와 같이, 트랜지스터(200)를 포함하는 반도체 장치는 수소 배리어성을 가지는 절연체(286)와 절연체(212) 사이에 끼워지는 구조를 가지고, 트랜지스터(200)로 확산되는 수소가 저감되어 있다. 또한 절연체(286)가 절연체(285) 및 도전체(246)를 덮어 제공되기 때문에, 도전체(246)를 통하여 트랜지스터(200)로 확산되는 수소를 저감할 수 있다. 그 내측에서, 수소 배리어성을 가지는 절연체(283) 및 절연체(288)와 절연체(212)에 의하여 트랜지스터(200)가 밀봉되어 있다. 이에 의하여, 트랜지스터(200)로 확산되는 수소가 더 저감되어 있다. 그 내측에, 수소를 포획 및 고착하는 기능이 높은 절연체(214), 절연체(271), 및 절연체(282)를 제공함으로써 트랜지스터(200) 근방의 저농도의 수소가 산화물(230)로 확산되는 것을 방지한다.
또한 절연체(214), 절연체(271), 절연체(275), 및 절연체(282)에 비정질 구조를 가지는 산화물을 사용하는 것이 바람직하다. 예를 들어 AlOx(x는 0보다 큰 임의의 수) 또는 MgOy(y는 0보다 큰 임의의 수) 등의 금속 산화물을 사용하는 것이 바람직하다. 이와 같은 비정질 구조를 가지는 금속 산화물에서는 산소 원자가 댕글링 본드(dangling bond)를 가지고, 상기 댕글링 본드로 수소를 포획 및 고착하는 성질을 가지는 경우가 있다. 이와 같은 비정질 구조를 가지는 금속 산화물을 트랜지스터(200)의 구성 요소로서 사용하거나 트랜지스터(200)의 주위에 제공함으로써, 트랜지스터(200)에 포함되는 수소 또는 트랜지스터(200)의 주위에 존재하는 수소를 포획 및 고착할 수 있다. 특히 트랜지스터(200)의 채널 형성 영역에 포함되는 수소를 포획 및 고착하는 것이 바람직하다. 비정질 구조를 가지는 금속 산화물을 트랜지스터(200)의 구성 요소로서 사용하거나 트랜지스터(200)의 주위에 제공함으로써, 양호한 특성을 가지고 신뢰성이 높은 트랜지스터(200) 및 반도체 장치를 제작할 수 있다.
또한 절연체(214), 절연체(271), 절연체(275), 및 절연체(282)는 비정질 구조를 가지는 것이 바람직하지만, 일부에 다결정 구조의 영역이 형성되어 있어도 좋다. 또한 절연체(214), 절연체(271), 절연체(275), 및 절연체(282)는 비정질 구조의 층과 다결정 구조의 층이 적층된 다층 구조이어도 좋다. 예를 들어 비정질 구조의 층 위에 다결정 구조의 층이 형성된 적층 구조이어도 좋다.
절연체(212a), 절연체(214), 절연체(271), 절연체(275), 절연체(282), 절연체(283), 및 절연체(286a)의 성막은 예를 들어 스퍼터링법을 사용하여 수행하면 좋다. 스퍼터링법은 수소를 포함하는 분자를 성막 가스에 사용하지 않아도 되기 때문에 절연체(212a), 절연체(214), 절연체(271), 절연체(275), 절연체(282), 절연체(283), 및 절연체(286a)의 수소 농도를 저감할 수 있다. 또한 절연체(212b), 절연체(288), 및 절연체(286b)는 ALD법, 특히 PEALD법을 사용하여 성막하는 것이 바람직하다. 이에 의하여, 절연체(212b), 절연체(288), 및 절연체(286b)를 양호한 피복성으로 성막할 수 있기 때문에, 절연체(212), 절연체(286), 절연체(283), 및 절연체(288)의 수소 배리어성을 향상시킬 수 있다.
다만, 성막 방법은 스퍼터링법 및 ALD법에만 한정되는 것은 아니고, CVD법, MBE법, PLD법 등을 적절히 사용할 수도 있다.
또한 절연체(212), 절연체(275), 절연체(283), 및 절연체(286)의 저항률을 낮게 하는 것이 바람직한 경우가 있다. 예를 들어 절연체(212), 절연체(275), 절연체(283), 및 절연체(286)의 저항률을 대략 1×1013Ωcm로 함으로써, 반도체 장치 제작 공정의 플라스마 등을 사용하는 처리에서 절연체(212), 절연체(275), 절연체(283), 및 절연체(286)가 도전체(205), 도전체(242), 도전체(260), 또는 도전체(246)의 차지업을 완화할 수 있는 경우가 있다. 절연체(212), 절연체(275), 절연체(283), 및 절연체(286)의 저항률은 바람직하게는 1×1010Ωcm 이상 1×1015Ωcm 이하로 한다.
또한 절연체(216), 절연체(274), 절연체(280) 및 절연체(285)는 절연체(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(216), 절연체(274), 절연체(280), 및 절연체(285)에 산화 실리콘, 산화질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘 등을 적절히 사용하면 좋다.
도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다. 여기서 도전체(205)는 절연체(216)에 형성된 개구에 매립되어 제공되는 것이 바람직하다. 또한 도전체(205)의 일부가 절연체(214)에 매립되는 경우가 있다.
도전체(205)는 도전체(205a) 및 도전체(205b)를 가진다. 도전체(205a)는 상기 개구의 저면 및 측벽에 접하여 제공된다. 도전체(205b)는 도전체(205a)에 형성된 오목부에 매립되도록 제공된다. 여기서 도전체(205b)의 상면의 높이는 도전체(205a)의 상면의 높이 및 절연체(216)의 상면의 높이와 대략 일치한다.
여기서 도전체(205a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
수소의 확산을 저감하는 기능을 가지는 도전성 재료를 도전체(205a)에 사용함으로써, 도전체(205b)에 포함되는 수소 등의 불순물이 절연체(224) 등을 통하여 산화물(230)로 확산되는 것을 방지할 수 있다. 또한 산소의 확산을 억제하는 기능을 가지는 도전성 재료를 도전체(205a)에 사용함으로써, 도전체(205b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서 도전체(205a)는 상기 도전성 재료의 단층 또는 적층으로 하면 좋다. 예를 들어 도전체(205a)에는 질화 타이타늄을 사용하면 좋다.
또한 도전체(205b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 도전체(205b)에는 텅스텐을 사용하면 좋다.
도전체(205)는 제 2 게이트 전극으로서 기능하는 경우가 있다. 이 경우 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200)의 문턱 전압(Vth)을 제어할 수 있다. 특히 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(200)의 Vth를 더 크게 하고, 오프 전류를 저감할 수 있다. 따라서 도전체(205)에 음의 전위를 인가하면, 인가하지 않은 경우보다 도전체(260)에 인가하는 전위가 0V일 때의 드레인 전류를 더 작게 할 수 있다.
또한 도전체(205)의 전기 저항률은 도전체(205)에 인가하는 상기 전위를 고려하여 설계되고, 도전체(205)의 막 두께는 상기 전기 저항률에 맞추어 설정된다. 또한 절연체(216)의 막 두께는 도전체(205)와 거의 같다. 여기서, 도전체(205)의 설계상 허용되는 범위에서 도전체(205) 및 절연체(216)의 막 두께를 얇게 하는 것이 바람직하다. 절연체(216)의 막 두께를 얇게 함으로써, 절연체(216) 내에 포함되는 수소 등의 불순물의 절대량을 저감할 수 있기 때문에 상기 불순물이 산화물(230)로 확산되는 것을 저감할 수 있다.
또한 도전체(205)는 도 13의 (A)에 도시된 바와 같이, 산화물(230)에서 도전체(242a) 및 도전체(242b)와 중첩되지 않는 영역의 크기보다 크게 제공하는 것이 좋다. 또한 도전체(205)는 산화물(230a) 및 산화물(230b)의 채널 폭 방향의 단부보다 외측의 영역에서도 연장되어 있는 것이 바람직하다. 즉 산화물(230)의 채널 폭 방향에서의 측면의 외측에서 도전체(205)와 도전체(260)는 절연체를 개재하여 중첩되어 있는 것이 바람직하다. 상기 구성을 가짐으로써, 제 1 게이트 전극으로서 기능하는 도전체(260)의 전계와 제 2 게이트 전극으로서 기능하는 도전체(205)의 전계에 의하여 산화물(230)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 및 제 2 게이트의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한 본 명세서 등에서 S-channel 구조의 트랜지스터란, 한 쌍의 게이트 전극 중 한쪽 및 다른 쪽의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 말한다. 또한 본 명세서 등에서 개시하는 S-channel 구조는 Fin형 구조 및 플레이너형 구조와는 다르다. S-channel 구조를 채용함으로써, 단채널 효과에 대한 내성을 높일 수 있고, 바꿔 말하면 단채널 효과가 발생하기 어려운 트랜지스터로 할 수 있다.
또한 도전체(205)는 연장되어 배선으로서도 기능한다. 다만 이에 한정되지 않고, 도전체(205) 아래에 배선으로서 기능하는 도전체를 제공하는 구성으로 하여도 좋다. 또한 도전체(205)는 반드시 각 트랜지스터에 하나씩 제공될 필요는 없다. 예를 들어 도전체(205)를 복수의 트랜지스터로 공유하는 구성으로 하여도 좋다.
또한 트랜지스터(200)에서 도전체(205a) 및 도전체(205b)를 적층시킨 구성을 가지는 도전체(205)를 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어 도전체(205)를 단층 또는 3층 이상의 적층 구조로 하여도 좋다.
절연체(222) 및 절연체(224)는 게이트 절연체로서 기능한다.
절연체(222)는 수소(예를 들어 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 것이 바람직하다. 또한 절연체(222)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어 절연체(222)는 절연체(224)보다 수소 및 산소 중 한쪽 또는 양쪽의 확산을 억제하는 기능을 가지는 것이 바람직하다.
절연체(222)에는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 상기 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(222)를 형성한 경우, 절연체(222)는 산화물(230)로부터 기판 측으로의 산소 방출, 및 트랜지스터(200)의 주변부로부터 산화물(230)로의 수소 등의 불순물의 확산을 억제하는 층으로서 기능한다. 따라서 절연체(222)를 제공함으로써, 수소 등의 불순물이 트랜지스터(200)의 내측으로 확산되는 것을 억제하고, 산화물(230) 내에 산소 결손이 생성되는 것을 억제할 수 있다. 또한 절연체(224) 또는 산화물(230)이 가지는 산소와 도전체(205)가 반응하는 것을 억제할 수 있다.
또는 상기 절연체에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 또한 절연체(222)로서는 이들 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한 절연체(222)로서는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체가 박막화됨으로써 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다. 또한 절연체(222)에 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), (Ba,Sr)TiO3(BST) 등 유전율이 높은 물질을 사용할 수 있는 경우도 있다.
산화물(230)과 접하는 절연체(224)에는 예를 들어 산화 실리콘, 산화질화 실리콘 등을 적절히 사용하면 좋다.
또한 트랜지스터(200)의 제작 공정 중에 있어서 산화물(230)의 표면이 노출된 상태에서 가열 처리를 수행하는 것이 적합하다. 상기 가열 처리는 예를 들어 100℃ 이상 600℃ 이하, 더 바람직하게는 350℃ 이상 550℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 분위기 또는 불활성 가스 분위기, 혹은 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 예를 들어 가열 처리는 산소 분위기에서 수행하는 것이 바람직하다. 이로써, 산화물(230)에 산소가 공급되므로 산소 결손(VO)을 저감할 수 있다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 가열 처리는 질소 가스 분위기 또는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행하여도 좋다. 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행한 후에, 연속하여 질소 가스 분위기 또는 불활성 가스 분위기에서 가열 처리를 수행하여도 좋다.
또한 산화물(230)에 대하여 가산소화 처리를 수행함으로써, 공급된 산소에 의하여 산화물(230) 내의 산소 결손을 수복(修復)할 수 있고, 바꿔 말하면 "VO+O→null"이라는 반응을 촉진할 수 있다. 또한 산화물(230) 내에 잔존한 수소와 공급된 산소가 반응함으로써, 상기 수소를 H2O로서 제거(탈수화)할 수 있다. 이에 의하여, 산화물(230) 내에 잔존한 수소와 산소 결손이 재결합되어 VOH가 형성되는 것을 억제할 수 있다.
또한 상술한 바와 같은 열처리를 수행함으로써, 산화물(230)을 더 결정성이 높고 치밀한 구조로 할 수 있다. 이와 같이 하여 산화물(230)의 밀도를 더 높임으로써, 산화물(230) 내의 불순물 또는 산소의 확산을 더 저감할 수 있다.
또한 절연체(222) 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 이 경우 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조를 가져도 좋다. 또한 절연체(224)는 산화물(230a)과 중첩하여 섬 형상으로 형성되어도 좋다. 이 경우, 절연체(275)가 절연체(224)의 측면 및 절연체(222)의 상면과 접하는 구성이 된다.
도전체(242a) 및 도전체(242b)는 산화물(230b)의 상면에 접하여 제공된다. 도전체(242a) 및 도전체(242b)는 각각 트랜지스터(200)의 소스 전극 또는 드레인 전극으로서 기능한다.
도전체(242)(도전체(242a) 및 도전체(242b))에는 예를 들어 탄탈럼을 포함하는 질화물, 타이타늄을 포함하는 질화물, 몰리브데넘을 포함하는 질화물, 텅스텐을 포함하는 질화물, 탄탈럼 및 알루미늄을 포함하는 질화물, 타이타늄 및 알루미늄을 포함하는 질화물 등을 사용하는 것이 바람직하다. 본 발명의 일 형태에서는 탄탈럼을 포함하는 질화물이 특히 바람직하다. 또한 예를 들어 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하여도 좋다. 이들 재료는 산화되기 어려운 도전성 재료 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
또한 산화물(230b) 등에 포함되는 수소가 도전체(242a) 또는 도전체(242b)로 확산되는 경우가 있다. 특히 도전체(242a) 및 도전체(242b)에 탄탈럼을 포함하는 질화물을 사용하면, 산화물(230b) 등에 포함되는 수소가 도전체(242a) 또는 도전체(242b)로 확산되기 쉽고, 확산된 수소는 도전체(242a) 또는 도전체(242b)가 가지는 질소와 결합되는 경우가 있다. 즉 산화물(230b) 등에 포함되는 수소는 도전체(242a) 또는 도전체(242b)에 흡수되는 경우가 있다.
또한 도전체(242)의 측면과 도전체(242)의 상면 사이에 만곡면이 형성되지 않는 것이 바람직하다. 상기 만곡면이 형성되지 않는 도전체(242)로 함으로써, 채널 폭 방향의 단면에서의 도전체(242)의 단면적을 크게 할 수 있다. 이에 의하여, 도전체(242)의 도전율을 크게 하여 트랜지스터(200)의 온 전류를 크게 할 수 있다.
절연체(271a)는 도전체(242a)의 상면에 접하여 제공되고, 절연체(271b)는 도전체(242b)의 상면에 접하여 제공된다. 절연체(271)는 적어도 산소에 대한 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서 절연체(271)는 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어 절연체(271)는 절연체(280)보다 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연체(271)에는 예를 들어 질화 실리콘 등의 실리콘을 포함하는 질화물을 사용하면 좋다. 또한 절연체(271)는 수소 등의 불순물을 포획하는 기능을 가지는 것이 바람직하다. 그 경우 절연체(271)로서는 비정질 구조를 가지는 금속 산화물, 예를 들어 산화 알루미늄 또는 산화 마그네슘 등의 절연체를 사용하면 좋다. 특히 절연체(271)에 비정질 구조를 가지는 산화 알루미늄 또는 비정질 구조의 산화 알루미늄을 사용함으로써, 더 효과적으로 수소를 포획 및 고착할 수 있는 경우가 있기 때문에 바람직하다. 이에 의하여, 특성이 양호하고 신뢰성이 높은 트랜지스터(200) 및 반도체 장치를 제작할 수 있다.
절연체(275)는 절연체(224), 산화물(230a), 산화물(230b), 도전체(242), 및 절연체(271)를 덮도록 제공된다. 절연체(275)로서 수소를 포획 및 고착하는 기능을 가지는 것이 바람직하다. 그 경우 절연체(275)로서는 질화 실리콘, 또는 비정질 구조를 가지는 금속 산화물, 예를 들어 산화 알루미늄 또는 산화 마그네슘 등의 절연체를 포함하는 것이 바람직하다. 또한 예를 들어 절연체(275)로서 산화 알루미늄과 상기 산화 알루미늄 위의 질화 실리콘의 적층막을 사용하여도 좋다. 예를 들어 산화 알루미늄을 스퍼터링법으로 성막하고, 질화 실리콘을 PEALD법으로 성막하면 좋다.
상술한 바와 같은 절연체(271) 및 절연체(275)를 제공함으로써, 산소에 대한 배리어성을 가지는 절연체로 도전체(242)를 감쌀 수 있다. 즉 절연체(224) 및 절연체(280)에 포함되는 산소가 도전체(242)로 확산되는 것을 방지할 수 있다. 이로써, 절연체(224) 및 절연체(280)에 포함되는 산소에 의하여 도전체(242)가 직접 산화되어 저항률이 증대되고 온 전류가 저감되는 것을 억제할 수 있다.
절연체(252)는 게이트 절연체의 일부로서 기능한다. 절연체(252)로서는 산소에 대한 배리어 절연막을 사용하는 것이 바람직하다. 절연체(252)로서는 상술한 절연체(282)에 사용할 수 있는 절연체를 사용하면 좋다. 절연체(252)로서 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 상기 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트), 하프늄 및 실리콘을 포함하는 산화물(하프늄 실리케이트) 등을 사용할 수 있다. 본 실시형태에서는 절연체(252)로서 산화 알루미늄을 사용한다. 이 경우 절연체(252)는 적어도 산소와 알루미늄을 가지는 절연체가 된다.
절연체(252)는 채널 폭 방향에 있어서도 산화물(230b)의 상면 및 측면, 산화물(230a)의 측면, 절연체(224)의 측면, 그리고 절연체(222)의 상면에 접하여 제공되는 것이 바람직하다. 즉 산화물(230a), 산화물(230b), 및 절연체(224)에서 도전체(260)와 중첩되는 영역은 채널 폭 방향의 단면에 있어서 절연체(252)로 덮여 있다. 이에 의하여, 열처리 등을 수행하였을 때 산화물(230a) 및 산화물(230b)로부터의 산소의 이탈을 산소에 대한 배리어성을 가지는 절연체(252)로 차단할 수 있다. 그러므로 산화물(230a) 및 산화물(230b)에 산소 결손(VO)이 형성되는 것을 저감할 수 있다. 이로써 영역(230bc)에 형성되는 산소 결손(VO) 및 VOH를 저감할 수 있다. 따라서 트랜지스터(200)의 전기 특성을 양호하게 하고 신뢰성을 향상시킬 수 있다.
또한 반대로, 절연체(280) 및 절연체(250) 등에 과잉량의 산소가 포함된 경우에도, 상기 산소가 산화물(230a) 및 산화물(230b)에 과잉 공급되는 것을 억제할 수 있다. 따라서 영역(230bc)을 통하여 영역(230ba) 및 영역(230bb)이 과잉 산화되어 트랜지스터(200)의 온 전류 저하 또는 전계 효과 이동도 저하가 일어나는 것을 억제할 수 있다.
또한 도 13의 (B)에 도시된 바와 같이 절연체(252)는 도전체(242), 절연체(271), 절연체(275), 및 절연체(280) 각각의 측면에 접하여 제공된다. 따라서 도전체(242)의 측면이 산화되어 상기 측면에 산화막이 형성되는 것을 저감할 수 있다. 이에 의하여, 트랜지스터(200)의 온 전류 저하 또는 전계 효과 이동도 저하가 일어나는 것을 억제할 수 있다.
또한 절연체(252)는 절연체(254), 절연체(250), 및 도전체(260)와 함께, 절연체(280) 등에 형성된 개구에 제공할 필요가 있다. 트랜지스터(200)의 미세화를 위하여 절연체(252)의 막 두께는 얇은 것이 바람직하다. 절연체(252)의 막 두께는 0.1nm 이상 5.0nm 이하, 바람직하게는 0.5nm 이상 3.0nm 이하, 더 바람직하게는 1.0nm 이상 3.0nm 이하로 한다. 이 경우 절연체(252)는 적어도 일부에서 상술한 바와 같은 막 두께의 영역을 가지면 좋다. 또한 절연체(252)의 막 두께는 절연체(250)의 막 두께보다 얇은 것이 바람직하다. 이 경우 절연체(252)는 적어도 일부에서 절연체(250)보다 막 두께가 얇은 영역을 가지면 좋다.
절연체(252)를 상술한 바와 같이 얇은 막 두께로 성막하기 위해서는 ALD법을 사용하는 것이 바람직하다. ALD법으로서는, 전구체 및 반응제의 반응을 열 에너지만으로 수행하는 열 ALD(Thermal ALD)법, 플라스마 여기된 반응제를 사용하는 PEALD법 등이 있다. PEALD법에서는 플라스마를 이용하기 때문에 더 낮은 온도에서 성막할 수 있어 바람직한 경우가 있다.
절연체(250)는 게이트 절연체의 일부로서 기능한다. 절연체(250)는 절연체(252)의 상면에 접하여 배치되는 것이 바람직하다. 절연체(250)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘 등을 사용할 수 있다. 특히 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이므로 바람직하다. 이 경우 절연체(250)는 적어도 산소와 실리콘을 가지는 절연체가 된다.
절연체(250)는 절연체(224)와 마찬가지로, 절연체(250) 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하고, 0.5nm 이상 15.0nm 이하로 하는 것이 더 바람직하다. 이 경우 절연체(250)는 적어도 일부에서 상술한 바와 같은 막 두께의 영역을 가지면 좋다.
도 13의 (A) 및 (B)에서는 절연체(250)를 단층으로 하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 도 14의 (B)에 도시된 바와 같이 절연체(250)를 절연체(250a)와 절연체(250a) 위의 절연체(250b)의 2층 적층 구조로 하여도 좋다.
도 14의 (B)에 도시된 바와 같이, 절연체(250)를 2층 적층 구조로 하는 경우, 아래층인 절연체(250a)는 산소를 투과시키기 쉬운 절연체를 사용하여 형성되고, 위층인 절연체(250b)는 산소의 확산을 억제하는 기능을 가지는 절연체를 사용하여 형성되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 절연체(250a)에 포함되는 산소가 도전체(260)로 확산되는 것을 억제할 수 있다. 즉 산화물(230)에 공급하는 산소량의 감소를 억제할 수 있다. 또한 절연체(250a)에 포함되는 산소로 인한 도전체(260)의 산화를 억제할 수 있다. 예를 들어 절연체(250a)는 상술한 절연체(250)에 사용할 수 있는 재료를 사용하여 제공되고, 절연체(250b)로서는 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 상기 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트), 하프늄 및 실리콘을 포함하는 산화물(하프늄 실리케이트) 등을 사용할 수 있다. 본 실시형태에서는 절연체(250b)에 산화 하프늄을 사용한다. 이 경우 절연체(250b)는 적어도 산소와 하프늄을 가지는 절연체가 된다. 또한 절연체(250b)의 막 두께는 0.5nm 이상 5.0nm 이하, 바람직하게는 1.0nm 이상 5.0nm 이하, 더 바람직하게는 1.0nm 이상 3.0nm 이하로 한다. 이 경우 절연체(250b)는 적어도 일부에서 상술한 바와 같은 막 두께의 영역을 가지면 좋다.
또한 절연체(250a)에 산화 실리콘 또는 산화질화 실리콘 등을 사용하는 경우, 절연체(250b)에는 비유전율이 높은 high-k 재료인 절연성 재료를 사용하여도 좋다. 게이트 절연체를 절연체(250a)와 절연체(250b)의 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서 게이트 절연체의 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위를 저감할 수 있다. 또한 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)의 박막화가 가능하게 된다. 따라서 절연체(250)의 절연 내압을 높게 할 수 있다.
절연체(254)는 게이트 절연체의 일부로서 기능한다. 절연체(254)로서는 수소에 대한 배리어 절연막을 사용하는 것이 바람직하다. 이에 의하여, 도전체(260)에 포함되는 수소 등의 불순물이 절연체(250) 및 산화물(230b)로 확산되는 것을 방지할 수 있다. 절연체(254)로서는 상술한 절연체(283)에 사용할 수 있는 절연체를 사용하면 좋다. 예를 들어, 절연체(254)로서 PEALD법으로 성막한 질화 실리콘을 사용하면 좋다. 이 경우 절연체(254)는 적어도 질소와 실리콘을 가지는 절연체가 된다.
또한 절연체(254)는 산소에 대한 배리어성을 더 가져도 좋다. 이에 의하여, 절연체(250)에 포함되는 산소가 도전체(260)로 확산되는 것을 억제할 수 있다.
또한 절연체(254)는 절연체(252), 절연체(250), 및 도전체(260)와 함께, 절연체(280) 등에 형성된 개구에 제공할 필요가 있다. 트랜지스터(200)의 미세화를 위하여 절연체(254)의 막 두께는 얇은 것이 바람직하다. 절연체(254)의 막 두께는 0.1nm 이상 5.0nm 이하, 바람직하게는 0.5nm 이상 3.0nm 이하, 더 바람직하게는 1.0nm 이상 3.0nm 이하로 한다. 이 경우 절연체(254)는 적어도 일부에서 상술한 바와 같은 막 두께의 영역을 가지면 좋다. 또한 절연체(254)의 막 두께는 절연체(250)의 막 두께보다 얇은 것이 바람직하다. 이 경우 절연체(254)는 적어도 일부에서 절연체(250)보다 막 두께가 얇은 영역을 가지면 좋다.
도전체(260)는 트랜지스터(200)의 제 1 게이트 전극으로서 기능한다. 도전체(260)는 도전체(260a)와, 도전체(260a) 위에 배치된 도전체(260b)를 가지는 것이 바람직하다. 예를 들어 도전체(260a)는 도전체(260b)의 저면 및 측면을 감싸도록 배치되는 것이 바람직하다. 또한 도 13의 (B)에 도시된 바와 같이, 도전체(260)의 상면은 절연체(250)의 최상부와 대략 일치한다. 또한 도 13의 (B)에서는 도전체(260)는 도전체(260a)와 도전체(260b)의 2층 구조로 나타내었지만, 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다.
도전체(260a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
또한 도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(250)에 포함되는 산소로 인하여 도전체(260b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(260)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 도전체(260b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(260b)를 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
또한 트랜지스터(200)에서는 도전체(260)가 절연체(280) 등에 형성된 개구를 메우도록 자기 정합(self-aligned)적으로 형성된다. 도전체(260)를 이와 같이 형성함으로써, 도전체(242a)와 도전체(242b) 사이의 영역에 도전체(260)를 위치 맞춤 없이 확실하게 배치할 수 있다.
또한 트랜지스터(200)의 채널 폭 방향에서, 절연체(222)의 저면을 기준으로 하였을 때 도전체(260)에서 산화물(230b)과 중첩되지 않는 영역의 저면의 높이는 산화물(230b)의 저면의 높이보다 낮은 것이 바람직하다. 게이트 전극으로서 기능하는 도전체(260)가 절연체(250) 등을 개재하여 산화물(230b)의 채널 형성 영역의 측면 및 상면을 덮는 구성으로 함으로써, 도전체(260)의 전계를 산화물(230b)의 채널 형성 영역 전체에 작용시키기 쉬워진다. 따라서 트랜지스터(200)의 온 전류를 증대시켜 주파수 특성을 향상시킬 수 있다. 절연체(222)의 저면을 기준으로 하였을 때 산화물(230a) 및 산화물(230b)과 도전체(260)가 중첩되지 않는 영역에서의 도전체(260)의 저면의 높이와 산화물(230b)의 저면의 높이의 차이는 0nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 20nm 이하이다.
절연체(280)는 절연체(275) 위에 제공되고, 절연체(250) 및 도전체(260)가 제공되는 영역에 개구가 형성되어 있다. 또한 절연체(280)의 상면은 평탄화되어도 좋다.
층간막으로서 기능하는 절연체(280)는 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 절연체(280)는 예를 들어 절연체(216)와 같은 재료를 사용하여 제공되는 것이 바람직하다. 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이므로 바람직하다. 특히 산화 실리콘, 산화질화 실리콘, 공공을 가지는 산화 실리콘 등의 재료는 가열에 의하여 이탈되는 산소를 포함하는 영역을 용이하게 형성할 수 있기 때문에 바람직하다.
절연체(280)는 과잉 산소 영역 또는 과잉 산소를 포함하는 것이 바람직하다. 또한 절연체(280) 내의 물, 수소 등의 불순물의 농도는 저감되어 있는 것이 바람직하다. 예를 들어 절연체(280)에는 산화 실리콘, 산화질화 실리콘 등을 적절히 사용하면 좋다. 과잉 산소를 포함하는 절연체를 산화물(230)과 접하여 제공함으로써, 산화물(230) 내의 산소 결손을 저감하여 트랜지스터(200)의 신뢰성을 향상시킬 수 있다. 절연체(280)를 산소를 포함하는 분위기에서 스퍼터링법으로 성막함으로써, 과잉 산소를 포함하는 절연체(280)를 형성할 수 있다. 또한 성막 가스에 수소를 사용하지 않아도 되는 스퍼터링법을 사용함으로써, 절연체(280) 내의 수소 농도를 저감할 수 있다. 또한 절연체(280)의 상면에 접하는 절연체(282)를, 산소를 포함하는 분위기에서 스퍼터링법으로 성막하여 절연체(280)에 산소를 첨가하여도 좋다. 절연체(282)의 성막에 있어서 절연체(280)에 산소를 첨가하는 경우, 절연체(280)의 성막 방법은 스퍼터링법에 한정되는 것은 아니고, CVD법, MBE법, PLD법, ALD법 등을 적절히 사용하여도 좋다. 또한 예를 들어 절연체(280)는 스퍼터링법으로 성막된 산화 실리콘과, 그 위에 CVD법으로 성막된 산화질화 실리콘이 적층된 적층 구조로 하여도 좋다. 또한 그 위에 질화 실리콘을 적층하여도 좋다.
절연체(282)는 물, 수소 등의 불순물이 위쪽으로부터 절연체(280)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하고, 수소 등의 불순물을 포획하는 기능을 가지는 것이 바람직하다. 또한 절연체(282)는 산소의 투과를 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(282)로서는 비정질 구조를 가지는 금속 산화물, 예를 들어 산화 알루미늄 등의 절연체를 사용하면 좋다. 이 경우 절연체(282)는 적어도 산소와 알루미늄을 가지는 절연체가 된다. 절연체(212)와 절연체(283)에 끼워진 영역 내에서, 수소 등의 불순물을 포획하는 기능을 가지는 절연체(282)를 절연체(280)에 접하여 제공함으로써, 절연체(280) 등에 포함되는 수소 등의 불순물을 포획하고, 상기 영역 내에서의 수소의 양을 일정값으로 할 수 있다. 특히 절연체(282)에 비정질 구조를 가지는 산화 알루미늄을 사용함으로써, 더 효과적으로 수소를 포획 및 고착할 수 있는 경우가 있기 때문에 바람직하다. 이에 의하여, 특성이 양호하고 신뢰성이 높은 트랜지스터(200) 및 반도체 장치를 제작할 수 있다.
절연체(282)는 스퍼터링법을 사용하여 형성하는 것이 바람직하다. 스퍼터링법으로 절연체(282)를 성막함으로써 절연체(280)에 산소를 첨가할 수 있다. 다만, 절연체(282)의 성막 방법은 스퍼터링법에 한정되는 것은 아니고, CVD법, MBE법, PLD법, ALD법 등을 적절히 사용하여도 좋다.
절연체(283)는 물, 수소 등의 불순물이 위쪽으로부터 절연체(280)로 확산되는 것을 억제하는 배리어 절연막으로서 기능한다. 절연체(283)는 절연체(282) 위에 배치된다. 절연체(283)에는 질화 실리콘 또는 질화산화 실리콘 등 실리콘을 포함하는 질화물을 사용하는 것이 바람직하다. 예를 들어 절연체(283)로서, 스퍼터링법으로 성막된 질화 실리콘을 사용하면 좋다. 절연체(283)를 스퍼터링법으로 성막함으로써, 밀도가 높은 질화 실리콘막을 형성할 수 있다. 또한 수소를 포함하는 분자를 성막 가스에 사용하지 않아도 되는 스퍼터링법을 사용함으로써, 절연체(283) 내의 수소 농도를 저감할 수 있다.
절연체(288)로서는 질화 실리콘 등 실리콘을 포함하는 질화물을 사용하는 것이 바람직하다. 예를 들어 절연체(288)로서, PEALD법으로 성막된 질화 실리콘을 사용하면 좋다. 절연체(288)의 피복성을 양호하게 함으로써, 절연체(283)와 절연체(288)의 적층 구조의 수소 배리어성을 향상시킬 수 있다. 여기서, 절연체(283), 절연체(288), 및 절연체(274)는 절연체(283)의 최상부가 노출될 때까지 CMP 처리를 수행한다. 그러므로, 절연체(283), 절연체(288), 및 절연체(274)는 각각의 최상부가 대략 일치하는 경우가 있다. 또한 도 13의 (B)에서는 절연체(288)의 일부가 제거되고, 절연체(283)의 일부와 절연체(285)가 접하는 구성을 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 절연체(288)가 절연체(283)를 완전히 덮고, 절연체(288)가 절연체(282)와 중첩되는 영역에서, 절연체(288)와 절연체(285)가 접하는 구성으로 하여도 좋다.
도전체(240a) 및 도전체(240b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(240a) 및 도전체(240b)는 적층 구조로 하여도 좋다.
또한 도전체(240)를 적층 구조로 하는 경우, 절연체(285), 절연체(283), 절연체(282), 절연체(280), 절연체(275), 및 절연체(271)의 근방에 배치되는 제 1 도전체에는 물, 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 물, 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전성 재료를 단층 또는 적층으로 사용하여도 좋다. 또한 절연체(283)보다 위층에 포함되는 물, 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다.
절연체(241a) 및 절연체(241b)로서는 절연체(275) 등에 사용할 수 있는 배리어 절연막을 사용하면 좋다. 예를 들어 절연체(241a) 및 절연체(241b)로서 질화 실리콘, 산화 알루미늄, 질화산화 실리콘 등의 절연체를 사용하면 좋다. 절연체(241a) 및 절연체(241b)는 절연체(283), 절연체(282), 및 절연체(271)에 접하여 제공되기 때문에, 절연체(280) 등에 포함되는 물, 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다. 특히, 질화 실리콘은 수소에 대한 차단성이 높기 때문에 적합하다. 또한 절연체(280)에 포함되는 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다.
절연체(241a) 및 절연체(241b)를 도 13의 (B)에 도시된 바와 같이 적층 구조로 하는 경우, 절연체(280) 등의 개구의 내벽에 접하는 제 1 절연체와 그 내측의 제 2 절연체로서는 산소에 대한 배리어 절연막과 수소에 대한 배리어 절연막을 조합한 것을 사용하는 것이 바람직하다.
예를 들어, 제 1 절연체로서 ALD법으로 성막된 산화 알루미늄을 사용하고, 제 2 절연체로서 PEALD법으로 성막된 질화 실리콘을 사용하면 좋다. 이와 같은 구성으로 함으로써, 도전체(240)의 산화를 억제하고, 또한 도전체(240)에 수소가 혼입되는 것을 저감할 수 있다.
또한 도전체(240a)의 상면 및 도전체(240b)의 상면에 접하여 배선으로서 기능하는 도전체(246)(도전체(246a) 및 도전체(246b))를 배치하여도 좋다. 도전체(246)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상기 도전체는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다. 또한 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성하여도 좋다.
또한 본 실시형태에서는 도 13의 (A)에 도시된 바와 같이 제 1 게이트 전극으로서 기능하는 도전체(260)와 제 2 게이트 전극으로서 기능하는 도전체(205)를 가지는 트랜지스터(200)에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니다. 산화물 반도체막을 사용한 트랜지스터이면 어떤 구조를 사용하여도 좋고, 반도체 장치에 요구되는 특성에 따라 적절히 설계하면 좋다. 예를 들어 톱 게이트 구조의 트랜지스터로 하여도 좋고, 보텀 게이트 구조의 트랜지스터로 하여도 좋다.
<반도체 장치의 구성 재료>
이하에서는, 반도체 장치에 사용할 수 있는 구성 재료에 대하여 설명한다.
<<기판>>
트랜지스터(200)를 형성하는 기판으로서는 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한 반도체 기판으로서는 예를 들어 실리콘, 저마늄을 재료로 한 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한 상술한 반도체 기판 내부에 절연체 영역을 가지는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는 금속의 질화물을 가지는 기판, 금속의 산화물을 가지는 기판 등이 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
<<절연체>>
절연체로서는 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체가 박막화됨으로써 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 전압을 저감할 수 있다. 한편, 층간막으로서 기능하는 절연체에 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 따라서 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
또한 비유전율이 높은 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함하는 산화물, 알루미늄 및 하프늄을 포함하는 산화질화물, 실리콘 및 하프늄을 포함하는 산화물, 실리콘 및 하프늄을 포함하는 산화질화물, 또는 실리콘 및 하프늄을 포함하는 질화물 등이 있다.
또한 비유전율이 낮은 절연체로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등이 있다.
또한 금속 산화물을 사용한 트랜지스터를 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물, 질화 알루미늄, 질화산화 실리콘, 질화 실리콘 등의 금속 질화물을 사용할 수 있다.
또한 게이트 절연체로서 기능하는 절연체는 가열에 의하여 이탈되는 산소를 포함하는 영역을 가지는 절연체인 것이 바람직하다. 예를 들어 가열에 의하여 이탈되는 산소를 포함하는 영역을 가지는 산화 실리콘 또는 산화질화 실리콘이 산화물(230)과 접하는 구조로 함으로써, 산화물(230)이 가지는 산소 결손을 보상할 수 있다.
<<도전체>>
도전체에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 및 란타넘 등 중에서 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우, 게이트 전극으로서 기능하는 도전체에는 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우에는, 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히 게이트 전극으로서 기능하는 도전체에, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상술한 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어 질화 타이타늄, 질화 탄탈럼 등 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는 외부의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
<<금속 산화물>>
산화물(230)로서는, 반도체로서 기능하는 금속 산화물(산화물 반도체)을 사용하는 것이 바람직하다. 이하에서는 본 발명에 따른 산화물(230)에 적용할 수 있는 금속 산화물에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘, 및 코발트 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는 금속 산화물이 인듐, 원소 M, 및 아연을 포함하는 In-M-Zn 산화물인 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석으로 한다. 이 외에 원소 M에 적용할 수 있는 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘, 코발트 등이 있다. 다만 원소 M으로서, 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한 본 명세서 등에서 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산화질화물(metal oxynitride)이라고 불러도 좋다.
<결정 구조의 분류>
우선, 산화물 반도체에서의 결정 구조의 분류에 대하여 도 15의 (A)를 사용하여 설명한다. 도 15의 (A)는 산화물 반도체, 대표적으로는 IGZO(In과, Ga와, Zn을 포함한 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 15의 (A)에 나타낸 바와 같이 산화물 반도체는 크게 나누어 "Amorphous(무정형)", "Crystalline(결정성)", "Crystal(결정)"로 분류된다. 또한 "Amorphous"의 범주에는 completely amorphous가 포함된다. 또한 "Crystalline"의 범주에는 CAAC(c-axis-aligned crystalline), nc(nanocrystalline), 및 CAC(cloud-aligned composite)가 포함된다(excluding single crystal and poly crystal). 또한 "Crystalline"의 분류에서는 single crystal, poly crystal, 및 completely amorphous는 제외된다. 또한 "Crystal"의 범주에는 single crystal 및 poly crystal이 포함된다.
또한 도 15의 (A)에 나타낸 굵은 테두리 내의 구조는 "Amorphous(무정형)"와 "Crystal(결정)"의 중간 상태이며, 새로운 경계 영역(New crystalline phase)에 속하는 구조이다. 즉 상기 구조는 에너지적으로 불안정한 "Amorphous(무정형)", 및 "Crystal(결정)"과는 전혀 다른 구조라고 할 수 있다.
또한 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction) 스펙트럼을 사용하여 평가할 수 있다. 여기서 "Crystalline"로 분류되는 CAAC-IGZO막의 GIXD(Grazing-Incidence XRD) 측정으로 얻어지는 XRD 스펙트럼을 도 15의 (B)에 나타내었다. 또한 GIXD법은 박막법 또는 Seemann-Bohlin법이라고도 한다. 이하에서는 도 15의 (B)에 나타낸 GIXD 측정으로 얻어지는 XRD 스펙트럼을 단순히 XRD 스펙트럼이라고 기재한다. 또한 도 15의 (B)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 도 15의 (B)에 나타낸 CAAC-IGZO막의 두께는 500nm이다.
도 15의 (B)에서는 가로축은 2θ[deg.]이고, 세로축은 강도(Intensity)[a.u.]이다. 도 15의 (B)에 나타낸 바와 같이, CAAC-IGZO막의 XRD 스펙트럼에서는 명확한 결정성을 나타내는 피크가 검출된다. 구체적으로는, CAAC-IGZO막의 XRD 스펙트럼에서는 2θ=31° 근방에 c축 배향을 나타내는 피크가 검출된다. 또한 도 15의 (B)에 나타낸 바와 같이 2θ=31° 근방의 피크는 피크 강도가 검출된 각도를 축으로 하여 좌우 비대칭이다.
또한 막 또는 기판의 결정 구조는 극미 전자선 회절법(NBED: Nano Beam Electron Diffraction)에 의하여 관찰되는 회절 패턴(극미 전자선 회절 패턴이라고도 함)으로 평가할 수 있다. CAAC-IGZO막의 회절 패턴을 도 15의 (C)에 나타내었다. 도 15의 (C)는 기판에 대하여 전자선이 평행하게 입사하는 NBED에 의하여 관찰되는 회절 패턴을 나타낸 것이다. 또한 도 15의 (C)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 극미 전자선 회절법에서는 프로브 직경을 1nm로 하여 전자선 회절이 수행된다.
도 15의 (C)에 나타낸 바와 같이, CAAC-IGZO막의 회절 패턴에서는 c축 배향을 나타내는 복수의 스폿이 관찰된다.
<<산화물 반도체의 구조>>
또한 산화물 반도체는 결정 구조에 착안한 경우, 도 15의 (A)와는 상이한 분류가 되는 경우가 있다. 예를 들어 산화물 반도체는 단결정 산화물 반도체와, 그 외의 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체로서는 예를 들어 상술한 CAAC-OS 및 nc-OS가 있다. 또한 비단결정 산화물 반도체에는 다결정 산화물 반도체, a-like OS(amorphous-like oxide semiconductor), 비정질 산화물 반도체 등이 포함된다.
여기서, 상술한 CAAC-OS, nc-OS, 및 a-like OS에 대하여 자세히 설명한다.
[CAAC-OS]
CAAC-OS는 복수의 결정 영역을 가지고, 상기 복수의 결정 영역은 c축이 특정 방향으로 배향되는 산화물 반도체이다. 또한 특정 방향이란, CAAC-OS막의 두께 방향, CAAC-OS막의 피형성면의 법선 방향, 또는 CAAC-OS막의 표면의 법선 방향을 말한다. 또한 결정 영역이란, 원자 배열에 주기성을 가지는 영역을 말한다. 또한 원자 배열을 격자 배열로 간주하면, 결정 영역은 격자 배열이 정렬된 영역이기도 하다. 또한 CAAC-OS는 a-b면 방향에서 복수의 결정 영역이 연결되는 영역을 가지고, 상기 영역은 변형을 가지는 경우가 있다. 또한 변형이란, 복수의 결정 영역이 연결되는 영역에서 격자 배열이 정렬된 영역과, 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다. 즉, CAAC-OS는 c축 배향을 가지고, a-b면 방향으로는 명확한 배향을 가지지 않는 산화물 반도체이다.
또한 상기 복수의 결정 영역은 각각 하나 또는 복수의 미소한 결정(최대 직경이 10nm 미만인 결정)으로 구성된다. 결정 영역이 하나의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 최대 직경은 10nm 미만이 된다. 또한 결정 영역이 다수의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 크기는 수십nm 정도가 되는 경우가 있다.
또한 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 및 타이타늄 등 중에서 선택된 1종류 또는 복수 종류)에서, CAAC-OS는 인듐(In) 및 산소를 포함하는 층(이하, In층)과, 원소 M, 아연(Zn), 및 산소를 포함하는 층(이하, (M,Zn)층)이 적층된 층상 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있다. 따라서 (M,Zn)층에는 인듐이 포함되는 경우가 있다. 또한 In층에는 원소 M이 포함되는 경우가 있다. 또한 In층에는 Zn이 포함되는 경우도 있다. 상기 층상 구조는 예를 들어 고분해능 TEM 이미지에서 격자상(格子像)으로 관찰된다.
예를 들어 XRD 장치를 사용하여 CAAC-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, c축 배향을 나타내는 피크가 2θ=31° 또는 그 근방에서 검출된다. 또한 c축 배향을 나타내는 피크의 위치(2θ의 값)는 CAAC-OS를 구성하는 금속 원소의 종류, 조성 등에 따라 변동되는 경우가 있다.
또한 예를 들어 CAAC-OS막의 전자선 회절 패턴에서 복수의 휘점(스폿)이 관측된다. 또한 어떤 스폿과 다른 스폿은 시료를 투과한 입사 전자선의 스폿(다이렉트 스폿이라고도 함)을 대칭 중심으로 하여 점대칭의 위치에서 관측된다.
상기 특정 방향에서 결정 영역을 관찰한 경우, 상기 결정 영역 내의 격자 배열은 기본적으로 육방 격자이지만, 단위 격자는 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 오각형, 칠각형 등의 격자 배열이 상기 변형에 포함되는 경우가 있다. 또한 CAAC-OS에서는 변형 근방에서도 명확한 결정립계(그레인 바운더리)를 확인할 수는 없다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않은 것, 또는 금속 원자가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
또한 명확한 결정립계가 확인되는 결정 구조는 소위 다결정(polycrystal)이다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류의 저하, 전계 효과 이동도의 저하 등을 일으킬 가능성이 높다. 따라서 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 가지는 결정성 산화물의 하나이다. 또한 CAAC-OS를 구성하기 위해서는, Zn을 포함하는 구성이 바람직하다. 예를 들어 In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 억제할 수 있기 때문에 적합하다.
CAAC-OS는 결정성이 높고 명확한 결정립계가 확인되지 않는 산화물 반도체이다. 따라서 CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물 혼입 및 결함 생성 등으로 인하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물 및 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다. 따라서 CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한 CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서 OS 트랜지스터에 CAAC-OS를 사용하면 제조 공정의 자유도를 높일 수 있다.
[nc-OS]
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 바꿔 말하면, nc-OS는 미소한 결정을 가진다. 또한 상기 미소한 결정은 크기가 예를 들어 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하이기 때문에 나노 결정이라고도 한다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS 및 비정질 산화물 반도체와 구별할 수 없는 경우가 있다. 예를 들어 XRD 장치를 사용하여 nc-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는 결정성을 나타내는 피크가 검출되지 않는다. 또한 나노 결정보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 nc-OS막에 대하여 수행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, 나노 결정의 크기와 가깝거나 나노 결정보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노빔 전자선 회절이라고도 함)을 nc-OS막에 대하여 수행하면, 다이렉트 스폿을 중심으로 하는 링 형상의 영역 내에 복수의 스폿이 관측되는 전자선 회절 패턴이 취득되는 경우가 있다.
[a-like OS]
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다. a-like OS는 공동 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다. 또한 a-like OS는 nc-OS 및 CAAC-OS에 비하여 막 내의 수소 농도가 높다.
<<산화물 반도체의 구성>>
다음으로, 상술한 CAC-OS에 대하여 자세히 설명한다. 또한 CAC-OS는 재료 구성에 관한 것이다.
[CAC-OS]
CAC-OS란, 예를 들어 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 편재된 재료의 한 구성이다. 또한 이하에서는 금속 산화물에서 하나 또는 복수의 금속 원소가 편재되고, 상기 금속 원소를 포함하는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 CAC-OS란, 재료가 제 1 영역과 제 2 영역으로 분리하여 모자이크 패턴을 형성하고, 상기 제 1 영역이 막 내에 분포된 구성(이하, 클라우드상이라고도 함)이다. 즉 CAC-OS는 상기 제 1 영역과 상기 제 2 영역이 혼합된 구성을 가지는 복합 금속 산화물이다.
여기서, In-Ga-Zn 산화물에서의 CAC-OS를 구성하는 금속 원소에 대한 In, Ga, 및 Zn의 원자수비를 각각 [In], [Ga], 및 [Zn]이라고 표기한다. 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에 있어서, 제 1 영역은 [In]이 CAC-OS막의 조성에서의 [In]보다 큰 영역이다. 또한 제 2 영역은 [Ga]가 CAC-OS막의 조성에서의 [Ga]보다 큰 영역이다. 또는 예를 들어 제 1 영역은 [In]이 제 2 영역에서의 [In]보다 크며, [Ga]가 제 2 영역에서의 [Ga]보다 작은 영역이다. 또한 제 2 영역은 [Ga]가 제 1 영역에서의 [Ga]보다 크며, [In]이 제 1 영역에서의 [In]보다 작은 영역이다.
구체적으로는, 상기 제 1 영역은 인듐 산화물, 인듐 아연 산화물 등이 주성분인 영역이다. 또한 상기 제 2 영역은 갈륨 산화물, 갈륨 아연 산화물 등이 주성분인 영역이다. 즉 상기 제 1 영역을 In을 주성분으로 하는 영역이라고 바꿔 말할 수 있다. 또한 상기 제 2 영역을 Ga를 주성분으로 하는 영역이라고 바꿔 말할 수 있다.
또한 상기 제 1 영역과 상기 제 2 영역 사이에서 명확한 경계를 관찰할 수 없는 경우가 있다.
예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑으로부터, In을 주성분으로 하는 영역(제 1 영역)과 Ga를 주성분으로 하는 영역(제 2 영역)이 편재되고 혼합된 구조를 가지는 것을 확인할 수 있다.
CAC-OS를 트랜지스터에 사용하는 경우에는, 제 1 영역에 기인하는 도전성과 제 2 영역에 기인하는 절연성이 상보적으로 작용함으로써 스위칭 기능(On/Off 기능)을 CAC-OS에 부여할 수 있다. 즉, CAC-OS는 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료 전체에서는 반도체로서의 기능을 가진다. 도전성의 기능과 절연성의 기능을 분리함으로써, 양쪽의 기능을 최대한 높일 수 있다. 따라서 CAC-OS를 트랜지스터에 사용함으로써, 큰 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 양호한 스위칭 동작을 실현할 수 있다.
산화물 반도체는 다양한 구조를 가지고, 각각이 다른 특성을 가진다. 본 발명의 일 형태의 산화물 반도체에는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, CAC-OS, nc-OS, CAAC-OS 중 2종류 이상이 포함되어도 좋다.
<산화물 반도체를 가지는 트랜지스터>
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터의 채널 형성 영역에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어 산화물 반도체의 채널 형성 영역의 캐리어 농도는 1×1017cm-3 이하, 바람직하게는 1×1015cm-3 이하, 더 바람직하게는 1×1013cm-3 이하, 더욱 바람직하게는 1×1011cm-3 이하, 더욱더 바람직하게는 1×1010cm-3 미만이고, 1×10-9cm-3 이상이다. 또한 산화물 반도체막의 캐리어 농도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 캐리어 농도가 낮은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 하는 경우가 있다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 산화물 반도체의 트랩 준위에 포획된 전하는 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
<불순물>
여기서, 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소의 하나인 실리콘 또는 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로 산화물 반도체의 채널 형성 영역에서의 실리콘 또는 탄소의 농도와, 산화물 반도체의 채널 형성 영역과의 계면 근방의 실리콘 또는 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로, SIMS에 의하여 얻어지는 산화물 반도체의 채널 형성 영역 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 농도가 증가되어 n형화되기 쉽다. 그러므로 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또는 산화물 반도체에 질소가 포함되면, 트랩 준위가 형성되는 경우가 있다. 이 결과, 트랜지스터의 전기 특성이 불안정해지는 경우가 있다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체의 채널 형성 영역 내의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체의 채널 형성 영역 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체의 채널 형성 영역에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 5×1019atoms/cm3 미만, 더 바람직하게는 1×1019atoms/cm3 미만, 더욱 바람직하게는 5×1018atoms/cm3 미만, 더욱더 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
<<기타 반도체 재료>>
산화물(230)에 사용할 수 있는 반도체 재료는 상술한 금속 산화물에 한정되지 않는다. 산화물(230)로서, 밴드 갭을 가지는 반도체 재료(제로 갭 반도체가 아닌 반도체 재료)를 사용하여도 좋다. 예를 들어 실리콘 등의 단체 원소의 반도체, 비소화 갈륨 등의 화합물 반도체, 반도체로서 기능하는 층상 물질(원자층 물질, 2차원 재료 등이라고도 함) 등을 반도체 재료에 사용하는 것이 바람직하다. 특히 반도체로서 기능하는 층상 물질을 반도체 재료에 사용하는 것이 적합하다.
여기서, 본 명세서 등에서 층상 물질이란 층상 결정 구조를 가지는 재료군의 총칭이다. 층상 결정 구조는 공유 결합 또는 이온 결합에 의하여 형성되는 층이, 판데르발스 힘(Van der Waals force)과 같은 공유 결합 및 이온 결합보다 약한 결합에 의하여 적층되는 구조이다. 층상 물질은 단위층(monolayer) 내에서의 전기 전도성이 높고, 즉 2차원 전기 전도성이 높다. 반도체로서 기능하고 2차원 전기 전도성이 높은 재료를 채널 형성 영역에 사용함으로써, 온 전류가 큰 트랜지스터를 제공할 수 있다.
층상 물질로서 그래핀, 실리센, 칼코젠화물 등이 있다. 칼코젠화물은 칼코젠을 포함하는 화합물이다. 또한 칼코젠이란 16족에 속하는 원소의 총칭이고, 산소, 황, 셀레늄, 텔루륨, 폴로늄, 리버모륨이 포함된다. 또한 칼코젠화물로서 전이 금속 칼코제나이드, 13족 칼코제나이드 등을 들 수 있다.
산화물(230)로서, 예를 들어 반도체로서 기능하는 전이 금속 칼코제나이드를 사용하는 것이 바람직하다. 산화물(230)로서 적용할 수 있는 전이 금속 칼코제나이드로서, 구체적으로는 황화 몰리브데넘(대표적으로는 MoS2), 셀레늄화 몰리브데넘(대표적으로는 MoSe2), 몰리브데넘 텔루륨(대표적으로는 MoTe2), 황화 텅스텐(대표적으로는 WS2), 셀레늄화 텅스텐(대표적으로는 WSe2), 텅스텐 텔루륨(대표적으로는 WTe2), 황화 하프늄(대표적으로는 HfS2), 셀레늄화 하프늄(대표적으로는 HfSe2), 황화 지르코늄(대표적으로는 ZrS2), 셀레늄화 지르코늄(대표적으로는 ZrSe2) 등을 들 수 있다.
<반도체 장치의 응용예>
이하에서는 도 16을 사용하여 본 발명의 일 형태의 반도체 장치의 일례에 대하여 설명한다.
도 16의 (A)에는 반도체 장치(500)의 상면도를 나타내었다. 도 16의 (A)에 나타낸 x축은 트랜지스터(200)의 채널 길이 방향에 대하여 평행하고, y축은 x축에 대하여 수직이다. 또한 도 16의 (B)는 도 16의 (A)에 일점쇄선 A1-A2로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 도 16의 (C)는 도 16의 (A)에서 일점쇄선 A3-A4로 나타낸 부분에 대응하는 단면도이고, 개구 영역(400) 및 그 근방의 단면도이기도 하다. 또한 도 16의 (A)의 상면도에서는 도면의 명료화를 위하여 일부 요소를 생략하였다.
또한 도 16의 (A) 내지 (C)에 도시된 반도체 장치에서, <반도체 장치의 구성예>에서 설명한 반도체 장치를 구성하는 구조와 같은 기능을 가지는 구조에는 같은 부호를 부기한다. 또한 본 항목에서도 반도체 장치의 구성 재료로서는 <반도체 장치의 구성예>에서 자세히 설명한 재료를 사용할 수 있다.
도 16의 (A) 내지 (C)에 도시된 반도체 장치(500)는 도 13의 (A) 및 (B)에 도시된 반도체 장치의 변형예이다. 도 16의 (A) 내지 (C)에 도시된 반도체 장치(500)는 절연체(282) 및 절연체(280)에 개구 영역(400)이 형성되어 있는 점에서 도 13의 (A) 및 (B)에 도시된 반도체 장치와 다르다. 또한 복수의 트랜지스터(200)를 둘러싸도록 밀봉부(265)가 형성되어 있는 점에서 도 13의 (A) 및 (B)에 도시된 반도체 장치와 다르다.
반도체 장치(500)는 매트릭스로 배열된 복수의 트랜지스터(200) 및 복수의 개구 영역(400)을 가진다. 또한 트랜지스터(200)의 게이트 전극으로서 기능하는 복수의 도전체(260)가 y축 방향으로 연장되어 제공되어 있다. 개구 영역(400)은 산화물(230) 및 도전체(260)와 중첩되지 않는 영역에 형성되어 있다. 또한 복수의 트랜지스터(200), 복수의 도전체(260), 및 복수의 개구 영역(400)을 둘러싸도록 밀봉부(265)가 형성되어 있다. 또한 트랜지스터(200), 도전체(260), 및 개구 영역(400)의 개수, 배치, 및 크기는 도 16에 도시된 구조에 한정되지 않고, 반도체 장치(500)의 설계에 맞추어 적절히 설정하면 좋다.
도 16의 (B) 및 (C)에 도시된 바와 같이, 밀봉부(265)는 복수의 트랜지스터(200), 절연체(216), 절연체(222), 절연체(275), 절연체(280), 및 절연체(282)를 둘러싸도록 제공되어 있다. 바꿔 말하면, 절연체(283)는 절연체(216), 절연체(222), 절연체(275), 절연체(280), 및 절연체(282)를 덮도록 제공되어 있다. 또한 밀봉부(265)에서는 절연체(283)가 절연체(214)의 상면에 접한다. 또한 밀봉부(265)에서는 절연체(283)와 절연체(285) 사이에 절연체(288) 및 절연체(274)가 제공되어 있다. 절연체(288) 및 절연체(274)의 최상부는 절연체(283)의 최상부와 높이가 대략 일치한다. 또한 절연체(274)로서는 절연체(280)와 같은 절연체를 사용할 수 있다.
이와 같은 구조로 함으로써, 복수의 트랜지스터(200)를 절연체(283)와, 절연체(214)와, 절연체(212)로 감쌀 수 있다. 여기서 절연체(283), 절연체(214), 및 절연체(212) 중 하나 또는 복수는 수소에 대한 배리어 절연막으로서 기능하는 것이 바람직하다. 이에 의하여, 밀봉부(265)의 영역 외에 포함되는 수소가 밀봉부(265)의 영역 내에 혼입되는 것을 억제할 수 있다.
또한 밀봉부(265)의 외측에서 절연체(283), 절연체(288), 절연체(274), 절연체(285)에 개구를 형성하고, 절연체(286)와 절연체(214)가 접하는 밀봉부를 형성하는 구성으로 하여도 좋다. 또는, 밀봉부(265)의 외측에서 절연체(214), 절연체(283), 절연체(288), 절연체(274), 절연체(285)에 개구를 형성하고, 절연체(286a)와 절연체(212a)가 접하는 밀봉부를 형성하는 구성으로 하여도 좋다. 즉, 도 1의 (C)에 도시된 구성으로 하여도 좋다.
도 16의 (C)에 도시된 바와 같이 개구 영역(400)에서 절연체(282)는 개구부를 가진다. 또한 개구 영역(400)에서 절연체(280)는 절연체(282)의 개구부와 중첩하여 홈부를 가져도 좋다. 절연체(280)의 홈부의 깊이는 깊어도 절연체(275)의 상면이 노출될 정도까지로 하면 좋고, 예를 들어 절연체(280)의 최대 막 두께의 1/4 이상 1/2 이하 정도로 하면 좋다.
또한 도 16의 (C)에 도시된 바와 같이, 절연체(283)는 개구 영역(400)의 내측에서 절연체(282)의 측면, 절연체(280)의 측면, 및 절연체(280)의 상면에 접한다. 또한 개구 영역(400) 내에서 절연체(283)에 형성된 오목부를 메우도록 절연체(274)의 일부가 형성되는 경우가 있다. 이때, 개구 영역(400) 내에 형성된 절연체(274)의 상면과 절연체(283)의 최상면의 높이가 대략 일치하는 경우가 있다.
이와 같은 개구 영역(400)이 형성되고 절연체(282)의 개구부에서 절연체(280)가 노출된 상태에서 가열 처리를 수행함으로써, 산화물(230)에 산소를 공급하면서 절연체(280)에 포함되는 산소의 일부를 개구 영역(400)으로부터 외부로 확산시킬 수 있다. 이에 의하여, 가열에 의하여 이탈되는 산소를 포함하는 절연체(280)로부터, 산화물 반도체 내의 채널 형성 영역으로서 기능하는 영역 및 그 근방에 충분한 산소를 공급하면서 과잉량의 산소가 공급되지 않도록 할 수 있다.
이때 절연체(280)에 포함되는 수소를 산소와 결합시켜 개구 영역(400)을 통하여 외부로 방출할 수 있다. 산소와 결합한 수소는 물로서 방출된다. 따라서, 절연체(280)에 포함되는 수소를 저감하고, 절연체(280)에 포함되는 수소가 산화물(230)에 혼입되는 것을 저감할 수 있다.
또한 도 16의 (A)에서 개구 영역(400)을 상면에서 보았을 때의 형상은 대략 직사각형으로 하였지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어 개구 영역(400)을 상면에서 보았을 때의 형상은 직사각형, 타원형, 원형, 마름모형, 또는 이들을 조합한 형상으로 하여도 좋다. 또한 개구 영역(400)의 면적 및 배치 간격은 트랜지스터(200)를 포함하는 반도체 장치의 설계에 맞추어 적절히 설정할 수 있다. 예를 들어 트랜지스터(200)의 밀도가 낮은 영역에서는 개구 영역(400)의 면적을 넓히거나 개구 영역(400)의 배치 간격을 좁히면 좋다. 또한 예를 들어 트랜지스터(200)의 밀도가 높은 영역에서는 개구 영역(400)의 면적을 좁히거나 개구 영역(400)의 배치 간격을 넓히면 좋다.
본 발명의 일 형태에 의하여 신규 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 신규 반도체 장치의 제작 방법을 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 트랜지스터 특성의 편차가 적은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 전계 효과 이동도가 높은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 주파수 특성이 양호한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 소비 전력이 낮은 반도체 장치를 제공할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 적어도 그 일부를, 본 명세서 중에 기재되는 다른 실시형태 등과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 반도체 장치의 일 형태에 대하여 도 17을 사용하여 설명한다.
[기억 장치 1]
본 발명의 일 형태에 따른 반도체 장치(기억 장치)의 일례를 도 17에 나타내었다. 본 발명의 일 형태의 반도체 장치에서, 트랜지스터(200)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(100)는 트랜지스터(300) 및 트랜지스터(200)의 위쪽에 제공되어 있다. 또한 트랜지스터(200)로서는 앞의 실시형태에서 설명한 트랜지스터(200)를 사용할 수 있다.
트랜지스터(200)는 산화물 반도체를 가지는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)는 오프 전류가 작기 때문에, 이를 기억 장치에 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉 리프레시 동작이 불필요하거나 리프레시 동작 빈도가 매우 낮기 때문에 기억 장치의 소비 전력을 충분히 저감할 수 있다.
도 17에 도시된 반도체 장치에서, 배선(1001)은 트랜지스터(300)의 소스에 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인에 전기적으로 접속된다. 또한 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 제 1 게이트에 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 제 2 게이트에 전기적으로 접속된다. 그리고 트랜지스터(300)의 게이트, 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 한쪽 전극에 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 다른 쪽 전극에 전기적으로 접속된다.
또한 도 17에 도시된 기억 장치를 매트릭스로 배치함으로써 메모리 셀 어레이를 구성할 수 있다.
<트랜지스터(300)>
트랜지스터(300)는 기판(311) 위에 제공되고, 게이트로서 기능하는 도전체(316), 게이트 절연체로서 기능하는 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다. 트랜지스터(300)는 p채널형 및 n채널형 중 어느 것이어도 좋다.
여기서, 도 17에 도시된 트랜지스터(300)에서는 채널이 형성되는 반도체 영역(313)(기판(311)의 일부)이 볼록 형상을 가진다. 또한 절연체(315)를 개재하여 반도체 영역(313)의 측면 및 상면을 도전체(316)가 덮도록 제공되어 있다. 또한 도전체(316)에는 일함수를 조정하는 재료를 사용하여도 좋다. 이와 같은 트랜지스터(300)는 반도체 기판의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고도 불린다. 또한 볼록부의 상부와 접하여, 볼록부를 형성하기 위한 마스크로서 기능하는 절연체를 가져도 좋다. 또한 여기서는 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우에 대하여 설명하였지만, SOI 기판을 가공하여 볼록 형상을 가지는 반도체막을 형성하여도 좋다.
또한 도 17에 도시된 트랜지스터(300)는 일례이고, 그 구조에 한정되지 않고, 회로 구성 및 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
<용량 소자(100)>
용량 소자(100)는 트랜지스터(200)의 위쪽에 제공된다. 용량 소자(100)는 제 1 전극으로서 기능하는 도전체(110), 제 2 전극으로서 기능하는 도전체(120), 및 유전체로서 기능하는 절연체(130)를 가진다. 또한 절연체(130) 및 도전체(112)를 덮어 절연체(287)가 제공되는 것이 바람직하다.
또한 예를 들어 도전체(240) 위에 제공된 도전체(112)와 도전체(110)는 동시에 형성할 수 있다. 또한 도전체(112)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(112)는 앞의 실시형태에서 설명한 도전체(246)에 대응하므로 자세한 내용에 대해서는 도전체(246)의 기재를 참조할 수 있다.
도 17에서는 도전체(112) 및 도전체(110)를 단층 구조로 나타내었지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조이어도 좋다. 예를 들어, 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에 배리어성을 가지는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
또한 절연체(130)는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄 등을 사용하면 좋고, 적층 또는 단층으로 제공할 수 있다.
예를 들어, 절연체(130)에는 산화질화 실리콘 등의 절연 내력이 큰 재료와 고유전율(high-k) 재료의 적층 구조를 사용하는 것이 바람직하다. 상기 구성에 의하여, 용량 소자(100)는 고유전율(high-k)의 절연체를 가짐으로써 충분한 용량을 확보할 수 있고, 절연 내력이 큰 절연체를 가짐으로써 절연 내력이 향상되고, 용량 소자(100)의 정전 파괴를 억제할 수 있다.
또한 고유전율(high-k) 재료(비유전율이 높은 재료)의 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함하는 산화물, 알루미늄 및 하프늄을 포함하는 산화질화물, 실리콘 및 하프늄을 포함하는 산화물, 실리콘 및 하프늄을 포함하는 산화질화물, 또는 실리콘 및 하프늄을 포함하는 질화물 등이 있다.
또한 절연체(130)로서 강유전성을 가지는 재료를 사용하여도 좋다. 예를 들어 산화 하프늄과 산화 지르코늄의 혼정("HZO"라고도 함), 또는 산화 하프늄에 원소 X(원소 X는 실리콘(Si), 알루미늄(Al), 가돌리늄(Gd), 이트륨(Y), 란타넘(La), 스트론튬(Sr) 등)를 첨가한 재료 등이 있다. 또한 절연체(130)로서 페로브스카이트 구조를 가지는 압전성 세라믹을 사용하여도 좋다. 예를 들어 타이타늄산 지르콘산 연(PZT), 탄탈럼산 비스무트산 스트론튬(SBT), 비스무트 페라이트(BFO), 또는 타이타늄산 바륨을 사용하여도 좋다.
절연체(287)로서는 절연체(214) 또는 절연체(282) 등으로서 사용할 수 있는, 수소를 포획 및 고착하는 기능을 가지는 절연체를 사용하는 것이 바람직하다. 예를 들어 산화 알루미늄 등을 사용하는 것이 바람직하다. 이와 같은 절연체(287)를 절연체(130) 위에 접하여 제공함으로써, 절연체(130)에 포함되는 수소를 포획 및 고착하여 절연체(130) 내의 수소 농도를 저감할 수 있다. 이에 의하여 도전체(110)와 도전체(120) 사이의 누설 전류를 저감할 수 있다.
또한 도 17에 도시된 기억 장치에서는 용량 소자(100)의 형상을 플레이너형으로 하였지만, 본 실시형태에서 설명한 기억 장치는 이에 한정되는 것은 아니다. 예를 들어, 용량 소자(100)의 형상을 실린더형으로 하여도 좋다.
한편, 절연 내력이 큰 재료(비유전율이 낮은 재료)로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등이 있다.
<배선층>
각 구조체 사이에는 층간막, 배선, 및 플러그 등이 제공된 배선층이 제공되어도 좋다. 또한 배선층은 설계에 따라 복수 층 제공할 수 있다. 여기서, 플러그 또는 배선으로서의 기능을 가지는 도전체에는, 복수의 구조를 합쳐서 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서 배선과, 배선에 전기적으로 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
예를 들어 트랜지스터(300) 위에는 층간막으로서 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(100), 또는 트랜지스터(200)와 전기적으로 접속되는 도전체(328), 및 도전체(330) 등이 매립되어 있다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서 기능한다.
또한 층간막으로서 기능하는 절연체는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다. 예를 들어 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어 도 17에서, 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 플러그 또는 배선으로서 기능한다.
마찬가지로 절연체(210), 절연체(212)(절연체(212a), 절연체(212b)), 절연체(214), 및 절연체(216)에는 도전체(218), 및 트랜지스터(200)를 구성하는 도전체(도전체(205)) 등이 매립되어 있다. 또한 도전체(218)는 용량 소자(100) 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 가진다.
여기서 앞의 실시형태에서 설명한 절연체(241)와 마찬가지로, 플러그로서 기능하는 도전체(218)의 측면에 접하여 절연체(217)가 제공된다. 절연체(217)는 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)에 형성된 개구의 내벽에 접하여 제공되어 있다. 즉 절연체(217)는 도전체(218)와, 절연체(210), 절연체(212), 절연체(214), 및 절연체(216) 사이에 제공되어 있다. 또한 도전체(205)는 도전체(218)와 병행하여 형성할 수 있기 때문에, 도전체(205)의 측면에 접하여 절연체(217)가 형성되는 경우도 있다.
절연체(217)로서는 예를 들어 질화 실리콘, 산화 알루미늄, 또는 질화산화 실리콘 등의 절연체를 사용하면 좋다. 절연체(217)는 절연체(210), 절연체(212), 절연체(214), 및 절연체(222)에 접하여 제공되기 때문에, 절연체(210) 또는 절연체(216) 등으로부터 물 또는 수소 등의 불순물이 도전체(218)를 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다. 특히, 질화 실리콘은 수소에 대한 차단성이 높기 때문에 적합하다. 또한 절연체(210) 또는 절연체(216)에 포함되는 산소가 도전체(218)에 흡수되는 것을 방지할 수 있다.
절연체(217)는 절연체(241)와 같은 방법으로 형성할 수 있다. 예를 들어, PEALD법을 사용하여 질화 실리콘을 성막하고, 이방성 에칭을 사용하여 도전체(356)에 도달하는 개구를 형성하면 좋다.
앞의 실시형태와 마찬가지로, 도전체(246)에 대응하는 도전체(112), 도전체(110) 위에 배리어 절연막으로서 기능하는 절연체(286)(절연체(286a), 절연체(286b))가 제공된다. 절연체(286)는 절연체(287)를 덮어 제공된다. 또한 절연체(286) 위에는 절연체(150)가 제공되어 있다. 절연체(150)에 매립되도록 도전체(158)가 형성되어 있다.
절연체(150) 위에 도전체(162)가 제공되어 있고, 도전체(162)를 덮어 절연체(160)가 제공되어 있다. 또한 절연체(160) 위에 도전체(166)가 제공되어 있고 도전체(166) 위에 절연체(164)가 제공되어 있다. 절연체(160) 및 절연체(164)에는 폴리이미드 등의 유기 수지를 사용할 수 있다. 또한 도전체(162) 및 도전체(166)에는 알루미늄 등의 저저항 도전막을 사용할 수 있다.
여기서, 도전체(166)의 일부는 배선(1001)에 전기적으로 접속되고, 도전체(162), 도전체(158), 및 도전체(112) 등을 통하여 트랜지스터(300)에 전기적으로 접속된다. 또한 도전체(162)의 일부는 배선(1005)에 전기적으로 접속되고, 도전체(158)를 통하여 용량 소자(100)의 제 2 전극에 전기적으로 접속된다.
이와 같이, 트랜지스터(200) 위에는 많은 층간 절연막 및 배선 등이 제공되고, 수소 등의 산화물 반도체막에 영향을 미치는 불순물을 포함한다. 특히 유기 수지로 이루어지는 절연체(160) 및 절연체(164)는 수소를 확산시키기 쉽다. 그러나, 수소 배리어성을 가지는 절연막인 절연체(286)로 절연체(287)를 덮음으로써, 수소가 트랜지스터(200) 등으로 확산되는 것을 저감할 수 있다. 또한 도전체(120)의 대부분을 절연체(286)로 덮음으로써, 배선으로서 기능하는 도전체(112)를 통하여 트랜지스터(200)로 확산되는 수소를 대폭 저감할 수 있다.
또한 도 18에 도시된 바와 같이 절연체(150) 및 도전체(162)를 덮어 수소에 대한 배리어 절연막으로서 기능하는 절연체(168a) 및 절연체(168b)를 제공하는 구성으로 하여도 좋다. 절연체(168a)는 절연체(286a)와 같은 구성을 가지기 때문에, 자세한 사항에 대해서는 절연체(286a)의 기재를 참조할 수 있다. 또한 절연체(168a) 위의 절연체(168b)는 절연체(286b)와 같은 구성을 가지기 때문에, 자세한 사항에 대해서는 절연체(286b)의 기재를 참조할 수 있다. 또한 이하에서 절연체(168a)와 절연체(168b)를 통틀어 절연체(168)라고 부르는 경우가 있다.
이와 같이, 유기 수지로 이루어지는 절연체(160)의 밑면에 접하여 절연체(168)를 제공함으로써, 절연체(160)로부터 아래쪽으로 확산되는 수소를 더 저감할 수 있다.
층간막으로서 사용할 수 있는 절연체로서는 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 따라서 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
예를 들어 절연체(150), 절연체(210), 절연체(352), 및 절연체(354) 등은 비유전율이 낮은 절연체를 가지는 것이 바람직하다. 예를 들어 상기 절연체는 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등을 가지는 것이 바람직하다. 또는 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘과, 수지의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, 수지와 조합함으로써 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다. 또한 이들 수지를 절연체(160) 및 절연체(164)에 사용하여도 좋다.
또한 산화물 반도체를 사용한 트랜지스터를 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 따라서 절연체(350), 절연체(212), 절연체(214), 절연체(282), 절연체(283), 절연체(288), 및 절연체(286) 등으로서는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하면 좋다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
배선, 플러그에 사용할 수 있는 도전체에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 및 루테늄 등 중에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
예를 들어 도전체(328), 도전체(330), 도전체(356), 도전체(218), 도전체(112), 도전체(110), 도전체(120), 및 도전체(158) 등으로서는, 상기 재료로 형성되는 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층으로 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐 또는 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는 알루미늄 또는 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮게 할 수 있다. 도전체(162) 및 도전체(166)에는 저저항 도전성 재료를 사용하는 것이 바람직하다.
<산화물 반도체가 제공된 층의 배선 또는 플러그>
또한 트랜지스터(200)에 산화물 반도체를 사용하는 경우, 산화물 반도체 근방에 과잉 산소 영역을 가지는 절연체가 제공되는 경우가 있다. 그 경우, 상기 과잉 산소 영역을 가지는 절연체와, 상기 과잉 산소 영역을 가지는 절연체에 제공하는 도전체 사이에 배리어성을 가지는 절연체를 제공하는 것이 바람직하다.
예를 들어 도 17에서는 과잉 산소를 포함하는 절연체(224) 및 절연체(280)와 도전체(240) 사이에 절연체(241)를 제공하는 것이 좋다. 절연체(241)와, 절연체(222), 절연체(282), 및 절연체(283)가 접하여 제공되면, 절연체(224) 및 트랜지스터(200)는 배리어성을 가지는 절연체로 밀봉되는 구조를 가질 수 있다.
즉 절연체(241)를 제공함으로써, 절연체(224) 및 절연체(280)에 포함되는 과잉 산소가 도전체(240)에 흡수되는 것을 억제할 수 있다. 또한 절연체(241)를 가짐으로써, 불순물인 수소가 도전체(240)를 통하여 트랜지스터(200)로 확산되는 것을 억제할 수 있다.
또한 절연체(241)에는 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 특히 질화 실리콘은 수소에 대한 차단성이 높기 때문에 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물 등을 사용할 수 있다.
또한 앞의 실시형태에서 설명한 바와 같이 트랜지스터(200)는 절연체(212), 절연체(214), 절연체(282), 절연체(283), 절연체(288), 및 절연체(286)로 밀봉되는 구성으로 하여도 좋다. 이와 같은 구성으로 함으로써, 절연체(274), 절연체(150) 등에 포함되는 수소가 절연체(280) 등에 혼입되는 것을 저감할 수 있다.
여기서, 절연체(283) 및 절연체(282)에는 도전체(240)가 관통되고, 절연체(214) 및 절연체(212)에는 도전체(218)가 관통되어 있지만, 상술한 바와 같이 절연체(241)가 도전체(240)에 접하여 제공되고, 절연체(217)가 도전체(218)에 접하여 제공되어 있다. 이에 의하여, 도전체(240) 및 도전체(218)를 통하여 절연체(212), 절연체(214), 절연체(282), 및 절연체(283)의 내측에 혼입되는 수소를 저감할 수 있다. 이와 같이 하여 절연체(212), 절연체(214), 절연체(282), 절연체(283), 절연체(241), 및 절연체(217)로 트랜지스터(200)를 밀봉하고, 절연체(274) 등에 포함되는 수소 등의 불순물이 외부로부터 혼입되는 것을 저감할 수 있다.
<다이싱 라인>
이하에서는 대면적 기판을 반도체 소자마다 분단함으로써 복수의 반도체 장치를 칩 형상으로 얻는 경우에 제공되는 다이싱 라인(스크라이브 라인, 분단 라인, 또는 절단 라인이라고 부르는 경우가 있음)에 대하여 설명한다. 분단 방법으로서는, 예를 들어 우선 기판에 반도체 소자를 분단하기 위한 홈(다이싱 라인)을 형성한 후, 다이싱 라인에서 절단하여 복수의 반도체 장치로 분단(분할)하는 경우가 있다.
여기서, 예를 들어 도 17에 도시된 바와 같이, 절연체(283)와 절연체(214)가 접하는 영역이 다이싱 라인과 중첩되도록 설계하는 것이 바람직하다. 즉, 복수의 트랜지스터(200)를 가지는 메모리 셀의 가장자리에 제공되는 다이싱 라인이 되는 영역 근방에서 절연체(282), 절연체(280), 절연체(275), 절연체(222), 및 절연체(216)에 개구를 제공한다.
즉 절연체(282), 절연체(280), 절연체(275), 절연체(222), 및 절연체(216)에 제공된 개구에서 절연체(214)와 절연체(283)가 접한다.
또한 예를 들어 절연체(282), 절연체(280), 절연체(275), 절연체(222), 절연체(216), 및 절연체(214)에 개구를 제공하여도 좋다. 이러한 구성으로 함으로써, 절연체(282), 절연체(280), 절연체(275), 절연체(224), 절연체(222), 절연체(216), 및 절연체(214)에 제공한 개구에서 절연체(212)와 절연체(283)가 접한다. 이때 절연체(212)와 절연체(283)를 같은 재료 및 같은 방법을 사용하여 형성하여도 좋다. 절연체(212) 및 절연체(283)를 같은 재료 및 같은 방법으로 제공함으로써 밀착성을 높일 수 있다. 예를 들어 질화 실리콘을 사용하는 것이 바람직하다.
상기 구조에 의하여 절연체(212), 절연체(214), 절연체(282), 및 절연체(283)로 트랜지스터(200)를 감쌀 수 있다. 절연체(212), 절연체(214), 절연체(282), 및 절연체(283) 중 적어도 하나는 산소, 수소, 및 물의 확산을 억제하는 기능을 가지기 때문에, 본 실시형태에서 설명하는 반도체 소자가 형성된 회로 영역마다 기판을 분단하면, 복수의 칩으로 가공한 경우에도 분단된 기판의 측면 방향으로부터 수소 또는 물 등의 불순물이 혼입되어 트랜지스터(200)로 확산되는 것을 방지할 수 있다.
또한 상기 구조에 의하여, 절연체(280) 및 절연체(224)의 과잉 산소가 외부로 확산되는 것을 방지할 수 있다. 따라서 절연체(280) 및 절연체(224)의 과잉 산소는 트랜지스터(200)에서의 채널이 형성되는 산화물에 효율적으로 공급된다. 상기 산소에 의하여, 트랜지스터(200)에서의 채널이 형성되는 산화물의 산소 결손을 저감할 수 있다. 이로써, 트랜지스터(200)에서의 채널이 형성되는 산화물을 결함 준위 밀도가 낮고 안정적인 특성을 가지는 산화물 반도체로 할 수 있다. 즉 트랜지스터(200)의 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다.
또한 앞에서는 절연체(283)와 절연체(214) 또는 절연체(212)로 트랜지스터(200)를 밀봉하고, 이들이 접하는 영역이 다이싱 라인을 형성하는 예에 대하여 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어 절연체(286)와 절연체(214) 또는 절연체(212)로 트랜지스터(200)를 밀봉하고, 이들이 접하는 영역에 다이싱 라인을 형성하는 구성으로 하여도 좋다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태에 따른 산화물을 반도체에 사용한 트랜지스터(이하, OS 트랜지스터라고 부르는 경우가 있음) 및 용량 소자가 적용된 기억 장치(이하, OS 메모리 장치라고 부르는 경우가 있음)에 대하여 도 19의 (A), (B), 및 도 20의 (A) 내지 (H)를 사용하여 설명한다. OS 메모리 장치는 적어도 용량 소자와, 용량 소자의 충방전을 제어하는 OS 트랜지스터를 가지는 기억 장치이다. OS 트랜지스터의 오프 전류는 매우 작기 때문에, OS 메모리 장치는 유지 특성이 우수하고 비휘발성 메모리로서 기능할 수 있다.
<기억 장치의 구성예>
도 19의 (A)에 OS 메모리 장치의 구성의 일례를 나타내었다. 기억 장치(1400)는 주변 회로(1411) 및 메모리 셀 어레이(1470)를 가진다. 주변 회로(1411)는 행 회로(1420), 열 회로(1430), 출력 회로(1440), 및 컨트롤 로직 회로(1460)를 가진다.
열 회로(1430)는 예를 들어 열 디코더, 프리차지 회로, 감지 증폭기, 기록 회로 등을 가진다. 프리차지 회로는 배선을 프리차지하는 기능을 가진다. 감지 증폭기는 메모리 셀로부터 판독된 데이터 신호를 증폭하는 기능을 가진다. 또한 상기 배선은 메모리 셀 어레이(1470)가 가지는 메모리 셀에 접속되는 배선이고, 자세한 내용은 후술한다. 증폭된 데이터 신호는 출력 회로(1440)를 통하여 데이터 신호(RDATA)로서 기억 장치(1400)의 외부에 출력된다. 또한 행 회로(1420)는 예를 들어 행 디코더, 워드선 드라이버 회로 등을 가지고, 액세스하는 행을 선택할 수 있다.
기억 장치(1400)에는 외부로부터 전원 전압으로서 저전원 전압(VSS), 주변 회로(1411)용 고전원 전압(VDD), 메모리 셀 어레이(1470)용 고전원 전압(VIL)이 공급된다. 또한 기억 장치(1400)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 행 디코더 및 열 디코더에 입력되고, 데이터 신호(WDATA)는 기록 회로에 입력된다.
컨트롤 로직 회로(1460)는 외부로부터 입력되는 제어 신호(CE, WE, RE)를 처리하고, 행 디코더, 열 디코더의 제어 신호를 생성한다. 제어 신호(CE)는 칩 인에이블 신호이고, 제어 신호(WE)는 기록 인에이블 신호이고, 제어 신호(RE)는 판독 인에이블 신호이다. 컨트롤 로직 회로(1460)가 처리하는 신호는 이들에 한정되지 않고, 필요에 따라 다른 제어 신호를 입력하면 좋다.
메모리 셀 어레이(1470)는 매트릭스로 배치된 복수의 메모리 셀(MC)과 복수의 배선을 가진다. 또한 메모리 셀 어레이(1470)와 행 회로(1420)를 접속하는 배선의 수는 메모리 셀(MC)의 구성, 1열에 포함되는 메모리 셀(MC)의 수 등에 따라 결정된다. 또한 메모리 셀 어레이(1470)와 열 회로(1430)를 접속하는 배선의 수는 메모리 셀(MC)의 구성, 1행에 포함되는 메모리 셀(MC)의 수 등에 따라 결정된다.
또한 도 19의 (A)에서는 주변 회로(1411)와 메모리 셀 어레이(1470)를 동일 평면상에 형성하는 예를 나타내었지만, 본 실시형태는 이에 한정되는 것은 아니다. 예를 들어 도 19의 (B)에 도시된 바와 같이, 주변 회로(1411)의 일부 위에 중첩되도록 메모리 셀 어레이(1470)가 제공되어도 좋다. 예를 들어 메모리 셀 어레이(1470) 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하여도 좋다.
도 20의 (A) 내지 (H)는 상술한 메모리 셀(MC)에 적용할 수 있는 메모리 셀의 구성예를 설명하기 위한 것이다.
[DOSRAM]
도 20의 (A) 내지 (C)에 DRAM의 메모리 셀의 회로 구성예를 나타내었다. 본 명세서 등에서는 1OS 트랜지스터 1용량 소자형 메모리 셀을 사용한 DRAM을 DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)이라고 부르는 경우가 있다. 도 20의 (A)에 도시된 메모리 셀(1471)은 트랜지스터(M1)와 용량 소자(CA)를 가진다. 또한 트랜지스터(M1)는 게이트(톱 게이트라고 부르는 경우가 있음) 및 백 게이트를 가진다.
트랜지스터(M1)의 제 1 단자는 용량 소자(CA)의 제 1 단자에 접속되고, 트랜지스터(M1)의 제 2 단자는 배선(BIL)에 접속되고, 트랜지스터(M1)의 게이트는 배선(WOL)에 접속되고, 트랜지스터(M1)의 백 게이트는 배선(BGL)에 접속된다. 용량 소자(CA)의 제 2 단자는 배선(LL)에 접속된다.
배선(BIL)은 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(LL)은 용량 소자(CA)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시 및 판독 시에는, 배선(LL)에 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M1)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써 트랜지스터(M1)의 문턱 전압을 증감시킬 수 있다.
여기서, 도 20의 (A)에 도시된 메모리 셀(1471)은 도 17에 도시된 기억 장치에서 도전체(110)가 트랜지스터(300)의 게이트에 전기적으로 접속되지 않는 경우의 구성에 대응한다. 즉 트랜지스터(M1)는 트랜지스터(200)에 대응하고, 용량 소자(CA)는 용량 소자(100)에 대응한다.
또한 메모리 셀(MC)은 메모리 셀(1471)에 한정되지 않고, 회로 구성을 변경할 수 있다. 예를 들어 메모리 셀(MC)은 도 20의 (B)에 도시된 메모리 셀(1472)과 같이 트랜지스터(M1)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)에 접속되는 구성으로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 20의 (C)에 도시된 메모리 셀(1473)과 같이 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 가지지 않는 트랜지스터(M1)로 구성된 메모리 셀이어도 좋다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1471) 등에 사용하는 경우, 트랜지스터(M1)로서 트랜지스터(200)를 사용하고, 용량 소자(CA)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써 트랜지스터(M1)의 누설 전류를 매우 작게 할 수 있다. 즉, 기록한 데이터가 트랜지스터(M1)에 의하여 장시간 유지될 수 있기 때문에, 메모리 셀의 리프레시 빈도를 줄일 수 있다. 또는 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한 누설 전류가 매우 작기 때문에, 메모리 셀(1471), 메모리 셀(1472), 메모리 셀(1473)에서 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다.
또한 DOSRAM에서, 상술한 바와 같이 메모리 셀 어레이(1470) 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하면 비트선을 짧게 할 수 있다. 이로써, 비트선 용량이 작아지고 메모리 셀의 유지 용량을 저감할 수 있다.
[NOSRAM]
도 20의 (D) 내지 (G)에 2트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 회로 구성예를 도시하였다. 도 20의 (D)에 도시된 메모리 셀(1474)은 트랜지스터(M2)와, 트랜지스터(M3)와, 용량 소자(CB)를 가진다. 또한 트랜지스터(M2)는 톱 게이트(단순히 게이트라고 부르는 경우가 있음) 및 백 게이트를 가진다. 본 명세서 등에서는 트랜지스터(M2)로서 OS 트랜지스터를 사용한 게인 셀형 메모리 셀을 가지는 기억 장치를 NOSRAM(Nonvolatile Oxide Semiconductor RAM)이라고 부르는 경우가 있다.
트랜지스터(M2)의 제 1 단자는 용량 소자(CB)의 제 1 단자에 접속되고, 트랜지스터(M2)의 제 2 단자는 배선(WBL)에 접속되고, 트랜지스터(M2)의 게이트는 배선(WOL)에 접속되고, 트랜지스터(M2)의 백 게이트는 배선(BGL)에 접속된다. 용량 소자(CB)의 제 2 단자는 배선(CAL)에 접속된다. 트랜지스터(M3)의 제 1 단자는 배선(RBL)에 접속되고, 트랜지스터(M3)의 제 2 단자는 배선(SL)에 접속되고, 트랜지스터(M3)의 게이트는 용량 소자(CB)의 제 1 단자에 접속된다.
배선(WBL)은 기록 비트선으로서 기능하고, 배선(RBL)은 판독 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CB)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시, 데이터 유지 중, 및 데이터의 판독 시에는 배선(CAL)에 고레벨 전위를 인가하는 것이 바람직하다. 또한 데이터 유지 중에는 배선(CAL)에 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M2)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써 트랜지스터(M2)의 문턱 전압을 증감시킬 수 있다.
여기서, 도 20의 (D)에 도시된 메모리 셀(1474)은 도 17에 도시된 기억 장치에 대응한다. 즉, 트랜지스터(M2)는 트랜지스터(200)에 대응하고, 용량 소자(CB)는 용량 소자(100)에 대응하고, 트랜지스터(M3)는 트랜지스터(300)에 대응하고, 배선(WBL)은 배선(1003)에 대응하고, 배선(WOL)은 배선(1004)에 대응하고, 배선(BGL)은 배선(1006)에 대응하고, 배선(CAL)은 배선(1005)에 대응하고, 배선(RBL)은 배선(1002)에 대응하고, 배선(SL)은 배선(1001)에 대응한다.
또한 메모리 셀(MC)은 메모리 셀(1474)에 한정되지 않고, 회로 구성을 적절히 변경할 수 있다. 예를 들어 메모리 셀(MC)은 도 20의 (E)에 도시된 메모리 셀(1475)과 같이, 트랜지스터(M2)의 백 게이트를 배선(BGL)이 아니라 배선(WOL)에 접속하는 구성으로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 20의 (F)에 도시된 메모리 셀(1476)과 같이 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 가지지 않는 트랜지스터(M2)로 구성된 메모리 셀이어도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 20의 (G)에 도시된 메모리 셀(1477)과 같이 배선(WBL)과 배선(RBL)을 하나의 배선(BIL)으로 합친 구성이어도 좋다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1474) 등에 사용하는 경우, 트랜지스터(M2)로서 트랜지스터(200)를 사용하고, 트랜지스터(M3)로서 트랜지스터(300)를 사용하고, 용량 소자(CB)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M2)로서 OS 트랜지스터를 사용함으로써 트랜지스터(M2)의 누설 전류를 매우 작게 할 수 있다. 이에 의하여, 기록한 데이터가 트랜지스터(M2)에 의하여 장시간 유지될 수 있기 때문에 메모리 셀의 리프레시 빈도를 줄일 수 있다. 또한 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또는 누설 전류가 매우 작기 때문에 메모리 셀(1474)에서 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다. 메모리 셀(1475) 내지 메모리 셀(1477)에 대해서도 마찬가지이다.
또한 트랜지스터(M3)는 채널 형성 영역에 실리콘을 포함하는 트랜지스터(이하, Si 트랜지스터라고 부르는 경우가 있음)이어도 좋다. Si 트랜지스터의 도전형은 n채널형이어도 좋고, p채널형이어도 좋다. Si 트랜지스터는 OS 트랜지스터보다 전계 효과 이동도가 높아지는 경우가 있다. 따라서 판독 트랜지스터로서 기능하는 트랜지스터(M3)로서 Si 트랜지스터를 사용하여도 좋다. 또한 트랜지스터(M3)로서 Si 트랜지스터를 사용함으로써, 트랜지스터(M3) 위에 적층하여 트랜지스터(M2)를 제공할 수 있기 때문에, 메모리 셀의 점유 면적을 축소하여 기억 장치를 고집적화할 수 있다.
또한 트랜지스터(M3)는 OS 트랜지스터이어도 좋다. 트랜지스터(M2) 및 트랜지스터(M3)로서 OS 트랜지스터를 사용한 경우, 메모리 셀 어레이(1470)의 회로를 n형 트랜지스터만 사용하여 구성할 수 있다.
또한 도 20의 (H)에 3트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 일례를 도시하였다. 도 20의 (H)에 도시된 메모리 셀(1478)은 트랜지스터(M4) 내지 트랜지스터(M6) 및 용량 소자(CC)를 가진다. 용량 소자(CC)는 적절히 제공된다. 메모리 셀(1478)은 배선(BIL), 배선(RWL), 배선(WWL), 배선(BGL), 및 배선(GNDL)에 전기적으로 접속된다. 배선(GNDL)은 저레벨 전위를 인가하는 배선이다. 또한 메모리 셀(1478)을 배선(BIL) 대신에 배선(RBL), 배선(WBL)에 전기적으로 접속하여도 좋다.
트랜지스터(M4)는 백 게이트를 가지는 OS 트랜지스터이고, 백 게이트는 배선(BGL)에 전기적으로 접속된다. 또한 트랜지스터(M4)의 백 게이트와 게이트를 서로 전기적으로 접속하여도 좋다. 또는 트랜지스터(M4)는 백 게이트를 가지지 않아도 된다.
또한 트랜지스터(M5), 트랜지스터(M6)는 각각 n채널형 Si 트랜지스터 또는 p채널형 Si 트랜지스터이어도 좋다. 또는 트랜지스터(M4) 내지 트랜지스터(M6)가 OS 트랜지스터이어도 좋다. 이 경우 메모리 셀 어레이(1470)의 회로를 n형 트랜지스터만 사용하여 구성할 수 있다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1478)에 사용하는 경우, 트랜지스터(M4)로서 트랜지스터(200)를 사용하고, 트랜지스터(M5), 트랜지스터(M6)로서 트랜지스터(300)를 사용하고, 용량 소자(CC)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M4)로서 OS 트랜지스터를 사용함으로써 트랜지스터(M4)의 누설 전류를 매우 작게 할 수 있다.
또한 본 실시형태에서 설명한 주변 회로(1411), 메모리 셀 어레이(1470) 등의 구성은 상기에 한정되는 것은 아니다. 이들 회로 및 상기 회로에 접속되는 배선, 회로 소자 등의 배치 또는 기능은 필요에 따라 변경, 삭제, 또는 추가되어도 좋다. 본 발명의 일 형태의 기억 장치는 동작 속도가 빠르고 장기간에 걸쳐 데이터를 유지할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 본 실시형태에 기재된 다른 구성, 방법, 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 따른 트랜지스터를 사용한 반도체 장치의 일례에 대하여 도면을 사용하여 설명한다.
<반도체 장치의 구성예>
도 21의 (A)는 본 발명의 일 형태에 따른 트랜지스터를 사용한 반도체 장치(800)의 블록도이다. 도 21의 (B)는 반도체 장치(800)의 사시 모식도이다. 반도체 장치(800)는 주변 회로(820) 및 메모리 셀 어레이(830)를 가진다. 반도체 장치(800)는 기억 장치로서 기능할 수 있다.
주변 회로(820)는 행 드라이버(821) 및 열 드라이버(822)를 가진다. 행 드라이버(821) 및 열 드라이버(822)를 단순히 구동 회로 또는 드라이버라고 하는 경우가 있다.
행 드라이버(821)는 워드선(WL)에 메모리 셀 어레이(830)를 구동하기 위한 신호를 출력하는 기능을 가지는 회로이다. 구체적으로는 행 드라이버(821)는 워드선(WL)(도 21의 (A)에서는 WL_1 및 WL_N을 도시하였음. N은 2 이상의 자연수임)에 워드 신호를 전달하는 기능을 가진다. 행 드라이버(821)를 워드선 측 구동 회로라고 하는 경우가 있다. 또한 행 드라이버(821)는 지정된 어드레스에 따른 워드선(WL)을 선택하기 위한 디코더 회로 및 버퍼 회로 등을 포함한다. 또한 워드선(WL)을 단순히 배선이라고 부르는 경우가 있다.
열 드라이버(822)는 비트선(BL)에 메모리 셀 어레이(830)를 구동하기 위한 신호를 출력하는 기능을 가지는 회로이다. 구체적으로는 열 드라이버(822)는 비트선(BL)(도 21의 (A)에서는 BL_1 및 BL_2를 도시하였음)에 데이터 신호를 전달하는 기능을 가진다. 열 드라이버(822)를 비트선 측 구동 회로라고 하는 경우가 있다. 또한 열 드라이버(822)는 감지 증폭기, 프리차지 회로, 지정된 어드레스에 따른 비트선을 선택하기 위한 디코더 회로 등을 포함한다. 또한 비트선(BL)을 단순히 배선이라고 부르는 경우가 있다. 또한 도면에서, 비트선(BL)은 시인성을 높이기 위하여 굵은 선 또는 굵은 점선 등으로 나타내어지는 경우가 있다.
비트선(BL)에 공급되는 데이터 신호는 메모리 셀에 기록되는 신호 또는 메모리 셀로부터 판독되는 신호에 상당한다. 데이터 신호는 데이터 1 또는 데이터 0에 대응하는 하이 레벨 또는 로 레벨의 전위를 가지는 2개의 값의 신호로서 설명한다. 또한 데이터 신호는 3치 이상의 다치(多値)이어도 좋다. 하이 레벨의 전위는 VDD이고, 로 레벨의 전위는 VSS 또는 그라운드 전위(GND)이다. 비트선(BL)에 공급되는 신호로서는 데이터 신호 외에, 데이터를 판독하기 위한 프리차지 전위 등이 있다. 프리차지 전위는 예를 들어 VDD/2로 하면 좋다.
메모리 셀 어레이(830)는 N층(N은 2 이상의 자연수)의 소자층(834_1) 내지 소자층(834_N)을 가진다. 소자층(834_1)은 하나 이상의 메모리 셀(831_1)을 가진다. 메모리 셀(831_1)은 트랜지스터(832_1) 및 용량 소자(833_1)를 가진다. 소자층(834_N)은 하나 이상의 메모리 셀(831_N)을 가진다. 메모리 셀(831_N)은 트랜지스터(832_N) 및 용량 소자(833_N)를 가진다. 또한 소자층은 용량 소자 또는 트랜지스터 등의 소자가 제공되는 층이고, 도전체, 반도체, 절연체 등의 부재로 구성되는 층이다.
트랜지스터(832_1) 내지 트랜지스터(832_N)는 워드선(WL_1) 내지 워드선(WL_N)에 공급되는 워드 신호에 따라 온 또는 오프가 제어되는 스위치로서 기능한다. 트랜지스터(832_1) 내지 트랜지스터(832_N) 각각은 소스 및 드레인 중 한쪽이 비트선(BL) 중 어느 하나(도면에서 BL_1)에 접속된다.
트랜지스터(832)(트랜지스터(832_1) 내지 트랜지스터(832_N))로서 본 발명의 일 형태에 따른 OS 트랜지스터를 사용하는 것이 바람직하다. OS 트랜지스터는 오프 전류가 매우 낮다. 트랜지스터(832)에 OS 트랜지스터를 사용함으로써, 원하는 전압에 따른 전하를 소스 및 드레인 중 다른 쪽에 있는 용량 소자(833)(용량 소자(833_1) 내지 용량 소자(833_N))에 유지시킬 수 있다. 즉, 메모리 셀(831)(메모리 셀(831_1) 내지 메모리 셀(831_N))에서 한번 기록한 데이터를 장시간 유지할 수 있다. 그러므로, 데이터 리프레시 동작의 빈도를 낮추고 저소비 전력화를 도모할 수 있다.
이에 더하여, OS 트랜지스터를 사용한 메모리 셀(831)은 전하의 충전 또는 방전에 의하여 데이터의 기록 및 판독이 가능하기 때문에, 실질적으로 무제한의 데이터의 기록 및 판독이 가능하다. OS 트랜지스터를 사용한 메모리 셀(831)은 자기 메모리 또는 저항 변화형 메모리 등과는 달리, 원자 레벨의 구조 변화를 수반하지 않기 때문에 재기록 내성이 우수하다. 또한 OS 트랜지스터를 사용한 메모리 셀(831)은 플래시 메모리와 달리, 재기록 동작을 반복하여도 전자 포획 중심의 증가로 인한 불안정성이 확인되지 않는다.
또한 OS 트랜지스터를 사용한 메모리 셀(831)은 채널 형성 영역에 실리콘을 가지는 트랜지스터(이하, Si 트랜지스터)를 가지는 실리콘 기판 위 등에 자유로이 배치할 수 있기 때문에 집적화가 용이하다. 또한 OS 트랜지스터는 Si 트랜지스터와 같은 제조 장치를 사용하여 제작할 수 있기 때문에 저비용으로 제작할 수 있다.
또한 OS 트랜지스터는 게이트 전극, 소스 전극, 및 드레인 전극에 더하여 백 게이트 전극을 제공함으로써 4단자형 반도체 소자로 할 수 있다. 게이트 전극 또는 백 게이트 전극에 인가하는 전압에 따라, 소스와 드레인 사이를 흐르는 신호의 입출력을 독립적으로 제어할 수 있는 전기 회로망으로 구성할 수 있다. 그러므로, LSI와 같은 사상으로 회로 설계를 수행할 수 있다. 그리고, OS 트랜지스터는 고온 환경하에서 Si 트랜지스터보다 우수한 전기 특성을 가진다. 구체적으로는 125℃ 이상 150℃ 이하와 같은 높은 온도에서도 온 전류와 오프 전류의 비가 크기 때문에 양호한 스위칭 동작을 수행할 수 있다.
또한 도 21의 (A)에 도시된 메모리 셀은 OS 트랜지스터가 메모리에 사용된 DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)이라고 부를 수 있다. DOSRAM은 하나의 트랜지스터 및 하나의 용량 소자로 구성될 수 있기 때문에 메모리의 고밀도화를 실현할 수 있다. 또한 OS 트랜지스터를 사용함으로써 데이터의 유지 기간을 길게 할 수 있다.
용량 소자(833)는 전극이 되는 도전체들 사이에 절연체를 끼운 구성을 가진다. 또한 전극을 구성하는 도전체로서는 금속 외에, 도전성을 부여한 반도체층 등을 사용할 수 있다. 또한 용량 소자(833)는 트랜지스터(832)의 위쪽 또는 아래쪽과 중첩되는 위치에 배치하는 구성 외에, 트랜지스터(832)를 구성하는 반도체층 또는 전극 등의 일부를 용량 소자(833)의 한쪽 전극으로서 사용할 수 있다.
도 21의 (A)에서 설명한 각 구성에 있어서, 본 발명의 일 형태의 소자층(834_1) 내지 소자층(834_N)에 대하여 도 21의 (B)의 모식도를 사용하여 설명한다. 도 21의 (B)에서는 도 21의 (A)에서 설명한 각 구성의 배치를 이해하기 쉽게 하기 위하여, x축 방향, y축 방향, 및 z축 방향을 나타낸 화살표를 부기하였다. 또한 본 명세서 등에서 x축 방향을 깊이 방향, y축 방향을 수평 방향, z축 방향을 수직 방향이라고 부르는 경우가 있다.
도 21의 (B)에 도시된 바와 같이 메모리 셀 어레이(830)는 소자층(834)을 N층 적층한 구성을 가진다. 또한 소자층(834_1) 내지 소자층(834_N)이 가지는 메모리 셀(831_1) 내지 메모리 셀(831_N)은 각각 실리콘 기판(811)에 제공된 열 드라이버(822)와 중첩되는 영역을 가진다. 소자층(834_1)은 실리콘 기판(811)과 소자층(834_N) 사이에 제공된다고도 할 수 있다.
또한 소자층(834_1)이 가지는 메모리 셀(831_1)의 트랜지스터와 소자층(834_N)이 가지는 메모리 셀(831_N)의 트랜지스터는, 수직 방향에 제공된 비트선(BL)을 통하여 서로 접속된다. 또한 비트선(BL)은 실리콘 기판(811)에 제공된 열 드라이버(822)에 접속된다.
비트선(BL_1)은 메모리 셀(831_1)이 가지는 트랜지스터(832_1)의 반도체층 및 메모리 셀(831_N)이 가지는 트랜지스터(832_N)의 반도체층에 전기적으로 접속된다. 또는 비트선(BL_1)은 메모리 셀(831_1)이 가지는 트랜지스터(832_1)의 소스 또는 드레인으로서 기능하는 영역, 및 메모리 셀(831_N)이 가지는 트랜지스터(832_N)의 소스 또는 드레인으로서 기능하는 영역에 전기적으로 접속되어 제공된다. 또는 비트선(BL_1)은 메모리 셀(831_1)이 가지는 트랜지스터(832_1)의 반도체층의 소스 또는 드레인으로서 기능하는 영역과 접하여 제공되는 도전체, 및 메모리 셀(831_N)이 가지는 트랜지스터(832_N)의 반도체층의 소스 또는 드레인으로서 기능하는 영역과 접하여 제공되는 도전체에 접하여 제공된다. 즉 비트선(BL)은 메모리 셀(831_1)이 가지는 트랜지스터의 소스 및 드레인 중 한쪽과, 메모리 셀(831_N)이 가지는 트랜지스터의 소스 및 드레인 중 한쪽과, 열 드라이버(822)를 수직 방향으로 전기적으로 하기 위한 배선이라고 할 수 있다.
또한 비트선(BL)은 열 드라이버(822)가 제공되는 실리콘 기판(811)의 면에 수직인 방향(z축 방향) 또는 실질적으로 수직인 방향으로 연장되어 제공되어 있다고 할 수 있다. 즉 도 21의 (B)에 도시된 바와 같이 비트선(BL)은 메모리 셀(831_1)이 가지는 트랜지스터 및 메모리 셀(831_N)이 가지는 트랜지스터에 접속되고, 또한 상기 실리콘 기판의 표면(xy평면)에 대하여 수직 방향 또는 실질적으로 수직 방향(z축 방향)으로 제공된다. 또한 "실질적으로 수직"이란, 85° 이상 95° 이하의 각도로 배치되어 있는 상태를 말한다.
또한 실리콘 기판(811)에 제공된 행 드라이버(821)와, 소자층(834_1) 내지 소자층(834_N)의 깊이 방향(x축 방향)으로 연장되어 제공되는 워드선(WL)은, 소자층(834_1) 내지 소자층(834_N)에서의 메모리 셀(831_1) 내지 메모리 셀(831_N)이 제공되지 않은 영역, 예를 들어 소자층(834_1) 내지 소자층(834_N)의 외주부의 개구부를 통하여 접속되는 구성으로 하면 좋다. 실리콘 기판(811)에 제공된 행 드라이버(821)와 각 소자층에 제공된 워드선(WL)은 소자층(834_1) 내지 소자층(834_N)의 위층에 제공되는 배선을 통하여 접속되어도 좋다.
본 발명의 일 형태는, 각 소자층에 제공되는 트랜지스터로서 오프 전류가 매우 낮은 OS 트랜지스터를 사용한다. 그러므로, 메모리 셀에 유지된 데이터의 리프레시 빈도를 저감할 수 있어, 저소비 전력화가 도모된 반도체 장치로 할 수 있다. OS 트랜지스터는 적층하여 제공할 수 있고, 수직 방향으로 같은 제조 공정을 반복적으로 사용하여 제작할 수 있고, 제조 비용을 절감할 수 있다. 또한 본 발명의 일 형태는 메모리 셀을 구성하는 트랜지스터를 평면 방향뿐만 아니라 수직 방향으로 적층하여 배치함으로써 메모리 밀도를 향상시킬 수 있어 반도체 장치를 소형화할 수 있다. 또한 OS 트랜지스터는 고온 환경하에서도 Si 트랜지스터에 비하여 전기 특성의 변동이 작으므로, 적층하며 집적화할 때의 트랜지스터의 전기 특성의 변동이 작고 신뢰성이 우수한 기억 장치로서 기능하는 반도체 장치로 할 수 있다. 또한 본 발명의 일 형태는 메모리 셀 어레이로부터 연장되어 제공되는 비트선을 수직 방향으로 제공함으로써, 메모리 셀 어레이와 열 드라이버의 비트선의 길이를 짧게 할 수 있다. 그러므로 비트선의 기생 용량을 크게 삭감할 수 있기 때문에, 메모리 셀에 유지되는 데이터 신호를 다치화하여도 전위를 판독할 수 있다.
도 22는 반도체 장치(800)의 xz평면의 단면 모식도이다. 도 22에 도시된 바와 같이 반도체 장치(800)는 각 소자층(834)에 제공된 메모리 셀(831_1) 내지 메모리 셀(831_N)과 실리콘 기판(811)에 제공된 열 드라이버(822)가, 최단 거리인 수직 방향으로 제공되는 비트선(BL)을 통하여 접속되는 구성으로 할 수 있다. 비트선(BL)을 평면 방향(x축 방향 및/또는 y축 방향)으로 연장시켜 배치하는 구성과 비교하여, 하나의 비트선에 접속되는 메모리 셀(831)을 적게 할 수 있기 때문에 비트선(BL)의 기생 용량을 작게 할 수 있다. 그러므로 메모리 셀(831)이 유지하는 데이터의 판독 동작에 있어서, 용량 소자(833)의 용량값이 적은 경우에도 비트선(BL)의 전위 변동을 검출할 수 있다.
또한 메모리 셀(831)이 가지는 용량 소자(833)를 작게 할 수 있기 때문에, 용량 소자(833)를 트랜지스터(832)와 같은 층에 제공할 수 있다. 용량 소자(833)를 트랜지스터(832)와 같은 층에 제공하는 구성으로 함으로써 소자층(834)을 얇게 할 수 있다. 그러므로 반도체 장치(800)를 소형화할 수 있다.
도 23에 메모리 셀 어레이(830)와 전기적으로 접속되는 열 드라이버(822)의 회로 구성예를 도시하였다. 도 23에는 메모리 셀 어레이(830)로서 소자층(834_1), 소자층(834_2), 및 소자층(834_N)을 도시하였다. 도 23에서는 비트선(BL_A)에 접속된 소자층(834_N)의 메모리 셀로서 메모리 셀(831_N_A)을 도시하였다. 메모리 셀(831_N_A)은 게이트가 워드선(WL_A)에 접속된 트랜지스터(832A)와 용량 소자(833)를 가진다. 또한 도 23에서는 비트선(BL_B)에 접속된 소자층(834_N)의 메모리 셀로서 메모리 셀(831_N_B)을 도시하였다. 메모리 셀(831_N_B)은 게이트가 워드선(WL_B)에 접속된 트랜지스터(832B)와 용량 소자(833)를 가진다. 각 소자층의 용량 소자(833)는 고정 전위, 예를 들어 그라운드 전위가 공급되는 배선(VL)에 접속된다.
또한 도 23에는 열 드라이버(822)가 가지는 회로로서, 실리콘 기판 측에 있는 프리차지 회로(822a), 감지 증폭기(822b), 선택 스위치(822c), 기록 판독 회로(829)를 도시하였다. 프리차지 회로(822a) 및 감지 증폭기(822b)를 구성하는 트랜지스터는 Si 트랜지스터로 구성된다. 선택 스위치(822c)도 Si 트랜지스터로 구성될 수 있다.
프리차지 회로(822a)는 n채널형 트랜지스터(824_1 내지 824_3)로 구성된다. 프리차지 회로(822a)는 프리차지선(PCL)에 공급되는 프리차지 신호에 따라, 비트선(BL_A) 및 비트선(BL_B)을 VDD와 VSS 사이의 전위에 상당하는 중간 전위(VPC)로 프리차지하기 위한 회로이다. 중간 전위(VPC)는 예를 들어 VPC=(VDD-VSS)/2로 나타낼 수 있다.
감지 증폭기(822b)는 배선(VHH) 또는 배선(VLL)에 접속된 p채널형 트랜지스터(825_1, 825_2) 및 n채널형 트랜지스터(825_3, 825_4)로 구성된다. 배선(VHH) 또는 배선(VLL)은 VDD 또는 VSS를 공급하는 기능을 가지는 배선이다. 트랜지스터(825_1) 내지 트랜지스터(825_4)는 인버터 루프를 구성하는 트랜지스터이다. 워드선(WL_A, WL_B)을 하이 레벨로 하여 메모리 셀(831_N_A, 831_N_B)을 선택함으로써 프리차지된 비트선(BL_A) 및 비트선(BL_B)의 전위가 변화되고, 상기 변화에 따라 비트선(BL_A) 및 비트선(BL_B)의 전위가 고전원 전위(VDD) 또는 저전원 전위(VSS)가 된다. 비트선(BL_A) 및 비트선(BL_B)의 전위는 기록 판독 회로(829)를 통하여 외부에 출력할 수 있다. 비트선(BL_A) 및 비트선(BL_B)은 비트선쌍에 상당한다.
선택 스위치(822c)는 스위치(823_A) 및 스위치(823_B)를 가진다. 비트선(BL_A)은 스위치(823_A)를 통하여 기록 판독 회로(829)에 전기적으로 접속된다. 비트선(BL_B)은 스위치(823_B)를 통하여 기록 판독 회로(829)에 전기적으로 접속된다.
<반도체 장치의 동작예>
또한 도 24에는 도 23에 도시된 회로의 동작을 설명하기 위한 타이밍 차트를 나타내었다. 도 24에서 기간 T1은 초기화 동작을, 기간 T2는 기록 동작을, 기간 T3은 비액세스 시의 동작을, 기간 T4는 판독 동작을 각각 설명하는 기간에 대응한다. 또한 도 24의 설명에서는, 선택 스위치(822c)가 가지는 스위치(823_A, 823_B)의 설명을 생략한다. 스위치(823_A 및 823_B)는 기록 동작 및 판독 동작 시에 적절히 선택된다.
도 24에서, 파형 사이에 붙인 화살표는 동작의 이해를 용이하게 하기 위한 것이다. 또한 배선(VPC), 배선(VHH) 등에 대하여 점선으로 나타내어진 파형은 전위가 불확정한 것을 나타낸다. 신호선 중 배선(PCL)의 고레벨(H레벨)은 VDD이다. WL의 고레벨은 VHM(>VDD)이지만 VDD로 하여도 좋다.
기간 T1에서는 배선(VPC), 배선(VHH), 및 배선(VLL)에 VDD/2의 전위가 공급된다. 비트선(BL_A) 및 비트선(BL_B)에는 각각 VDD/2의 전위가 프리차지된다. 비트선(BL_A) 및 비트선(BL_B)의 프리차지는 프리차지 회로(822a)에 의하여 수행된다. 배선(PCL)을 고레벨(H레벨)로 함으로써, 비트선(BL_A) 및 비트선(BL_B)의 프리차지 및 양쪽 비트선 간의 전위의 평활화가 수행된다.
기간 T2에서, 기록 액세스가 있으면 비트선(BL_A)(또는 비트선(BL_B))을 프리차지 상태로부터 부유 상태로 한다. 이는 배선(PCL)을 H레벨로부터 L레벨로 함으로써 수행된다. 여기서는 워드선(WL_A)을 선택하는(H레벨로 하는) 경우를 생각한다. WL_A가 선택된 후, VHH를 VDD로 하고, VLL을 GND로 한다. 트랜지스터(832A)가 온이 됨으로써, 비트선(BL_A)을 통하여 기록 판독 회로(829)로부터 데이터(DA1)가 메모리 셀(831_N_A)에 기록된다. 워드선(WL_A)을 L레벨로 한 후, 비트선(BL_A)(또는 비트선(BL_B))의 프리차지 동작을 시작하고, 이들을 VDD/2로 프리차지한다.
기간 T3에서 배선(PCL)은 H레벨이고 워드선(WL_A)은 L레벨이다. VPC, VHH, 및 VLL은 VDD/2이다. 비트선(BL_A) 및 비트선(BL_B)은 VDD/2로 프리차지되어 있다. 미리 VHH, VLL의 전위를 VDD/2로 함으로써, 감지 증폭기(822b)의 누설 전류를 저감할 수 있다.
기간 T4에서 판독 액세스가 있으면 비트선(BL_A)(또는 비트선(BL_B))을 프리차지 상태로부터 부유 상태로 한다. 다음으로, 워드선(WL_A)을 H레벨로 하여 트랜지스터(832A)를 온 상태로 한다. 비트선(BL_A)에는 메모리 셀(831_N_A)이 유지한 데이터(DA1)가 기록된다. 또한 워드선(WL_A)을 H레벨로 한 후, VHH를 VDD로 하고 VLL을 GND로 하고, 감지 증폭기(822b)를 차동 증폭 회로로서 기능시킨다. 이로써, 비트선(BL_A)의 전위가 VDD 및 GND 중 데이터(DA1)에 상당하는 전위까지 증폭된다. 비트선(BL_A)의 데이터(DA1)는 기록 판독 회로(829)에 의하여 판독된다.
<반도체 장치의 단면 구성예>
다음으로 반도체 장치(800)의 단면 구성예에 대하여 설명한다. 본 실시형태에서는 주로 메모리 셀 어레이(830)의 단면 구성예에 대하여 설명한다. 도 25는 반도체 장치(800)의 일부의 단면 모식도이다. 또한 도 25에 도시된 반도체 장치(800)는 5층의 소자층(834)을 가지는 메모리 셀 어레이(830)를 가진다. 상술한 바와 같이 5층의 소자층(834) 각각은 메모리 셀(831)을 가지고, 메모리 셀(831)은 트랜지스터(832) 및 용량 소자(833)를 가진다.
또한 도 25에 도시된 반도체 장치(800)는 도 3에 도시된 적층형 반도체 장치에 대응한다. 즉, 도 25에 도시된 소자층(834_1) 내지 소자층(834_5)은 n=5로 한 경우의 도 3의 소자층(10_1) 내지 소자층(10_n)에 대응한다.
트랜지스터(832)로서, 예를 들어 앞의 실시형태에서 설명한 트랜지스터(200)를 사용할 수 있다. 또한 용량 소자(833)로서, 앞의 실시형태에서 설명한 용량 소자(100)를 사용할 수 있다. 소자층(834) 각각에 포함되는 트랜지스터(832)의 소스 및 드레인 중 한쪽은 소자층(834) 각각에 포함되는 도전체(240) 및 도전체(112) 등의 도전체를 통하여, 다른 소자층(834)에 포함되는 트랜지스터(832)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 도전체(240) 및 도전체(112)의 적어도 일부는 비트선(BL)으로서 기능한다.
또한 도 25에 도시된 반도체 장치(800)는 5층 있는 소자층(834) 각각에서 트랜지스터(832)가 절연체(212a), 절연체(212b), 절연체(214), 절연체(283), 절연체(288)에 끼워진 구조를 가진다. 또한 5층 있는 소자층(834) 각각에서 트랜지스터(832) 위의 도전체(112) 및 용량 소자(833)를 덮어 절연체(286)가 제공된다.
앞의 실시형태에서 설명한 바와 같이 절연체(212)(절연체(212a) 및 절연체(212b)), 절연체(283), 절연체(288), 및 절연체(286)는 수소 배리어성을 가지는 절연체이다. 또한 절연체(214)는 수소를 포획 및 고착하는 기능이 높은 절연체이다. 트랜지스터를 수소 배리어성을 가지는 절연체로 끼우고(밀봉), 그 내측에 수소를 포획 및 고착하는 기능이 높은 절연체를 제공함으로써, 트랜지스터의 동작이 안정되어 반도체 장치의 신뢰성을 높일 수 있다. 또한 트랜지스터와 전기적으로 접속된 배선 및 용량 소자를 덮어 수소 배리어성을 가지는 절연체를 제공함으로써, 배선 및 용량 소자를 통하여 트랜지스터로 수소가 확산되는 것을 저감할 수 있다.
도 26에 도시된 반도체 장치(800A)는 반도체 장치(800)의 변형예이다. 반도체 장치(800)는 트랜지스터(832)를 소자층(834)마다 수소 배리어성을 가지는 절연체로 밀봉하는 구성을 가진다. 한편, 반도체 장치(800A)에서는 소자층(834)마다 트랜지스터(832)의 밀봉 공정을 수행하지 않고, N번째 층의 소자층(834)의 형성 공정 시에, 첫 번째 층부터 N번째 층까지의 트랜지스터(832)의 밀봉 공정을 수행한다.
여기서 도 26에 도시된 반도체 장치(800A)는 도 4에 도시된 적층형 반도체 장치에 대응한다. 즉, 도 26에 도시된 소자층(834_1) 내지 소자층(834_5)은 n=5로 한 경우의 도 4의 소자층(10_1) 내지 소자층(10_n)에 대응한다.
구체적으로는, N번째 층의 소자층(834)의 형성 시에 첫 번째 층부터 N번째 층까지의 절연체(280) 등의 일부를 제거하여 개구를 형성하고, 상기 개구의 바닥부에서 첫 번째 층의 소자층(834)(소자층(834_1))에 포함되는 절연체(214)의 일부 또는 절연체(212)의 일부를 노출시킨다. 나중의 공정에서 절연체(283) 및 절연체(288)를 형성하여, N층의 소자층(834)에 포함되는 모든 트랜지스터(832)를 일괄로 밀봉한다.
반도체 장치(800A)는 반도체 장치(800)보다 적은 공정 수로 제작할 수 있다. 따라서 반도체 장치의 생산성을 향상시킬 수 있다. 또한 반도체 장치의 제조 비용을 절감할 수 있다.
도 27에 도시된 반도체 장치(800B)는 반도체 장치(800A)의 변형예이다. 반도체 장치(800A)에서는 일괄로 수행하는 밀봉을 위한 개구 형성 공정을, 도 27에 도시된 반도체 장치(800B)와 같이 5번째 층의 소자층(834)(소자층(834_5))의 수소 배리어성을 가지는 절연체(286a)의 형성 전에 수행하여도 좋다.
여기서 도 27에 도시된 반도체 장치(800B)는 도 5에 도시된 적층형 반도체 장치에 대응한다. 즉, 도 27에 도시된 소자층(834_1) 내지 소자층(834_5)은 n=5로 한 경우의 도 5의 소자층(10_1) 내지 소자층(10_n)에 대응한다.
또한 반도체 장치(800A) 및 반도체 장치(800B)처럼 밀봉을 통틀어 수행하는 구성의 경우에는, 밀봉 내의 수소 배리어성을 가지는 절연체의 형성을 생략하여도 좋다. 반도체 장치(800B)에서는 소자층(834_2) 내지 소자층(834_5)의 절연체(283), 소자층(834_2) 내지 소자층(834_5)의 절연체(212), 및 소자층(834_1) 내지 소자층(834_4)의 절연체(286)(절연체(286a) 및 절연체(286b))의 형성을 생략하였다.
반도체 장치(800B)는 반도체 장치(800) 및 반도체 장치(800A)보다 적은 공정 수로 제작할 수 있다. 따라서 반도체 장치의 생산성을 향상시킬 수 있다. 또한 반도체 장치의 제조 비용을 절감할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 적어도 그 일부를, 본 명세서 중에 기재되는 다른 실시형태 등과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 도 28의 (A) 및 (B)를 사용하여 본 발명의 반도체 장치가 실장된 칩(1200)의 일례에 대하여 설명한다. 칩(1200)에는 복수의 회로(시스템)가 실장되어 있다. 이와 같이, 복수의 회로(시스템)를 하나의 칩에 집적하는 기술을 시스템 온 칩(System on Chip: SoC)이라고 부르는 경우가 있다.
도 28의 (A)에 도시된 바와 같이 칩(1200)은 CPU(1211), GPU(1212), 하나 또는 복수의 아날로그 연산부(1213), 하나 또는 복수의 메모리 컨트롤러(1214), 하나 또는 복수의 인터페이스(1215), 하나 또는 복수의 네트워크 회로(1216) 등을 가진다.
칩(1200)에는 범프(도시 생략)가 제공되고, 도 28의 (B)에 도시된 바와 같이 패키지 기판(1201)의 제 1 면에 접속된다. 또한 패키지 기판(1201)의 제 1 면의 뒷면에는 복수의 범프(1202)가 제공되고 머더보드(1203)에 접속된다.
머더보드(1203)에는 DRAM(1221), 플래시 메모리(1222) 등의 기억 장치가 제공되어도 좋다. 예를 들어 DRAM(1221)으로서 앞의 실시형태에서 설명한 DOSRAM을 사용할 수 있다. 또한 예를 들어 플래시 메모리(1222)로서 앞의 실시형태에서 설명한 NOSRAM을 사용할 수 있다.
CPU(1211)는 복수의 CPU 코어를 가지는 것이 바람직하다. 또한 GPU(1212)는 복수의 GPU 코어를 가지는 것이 바람직하다. 또한 CPU(1211) 및 GPU(1212)는 각각 일시적으로 데이터를 저장하는 메모리를 가져도 좋다. 또는 CPU(1211) 및 GPU(1212)에 공통된 메모리가 칩(1200)에 제공되어도 좋다. 상기 메모리로서는 상술한 NOSRAM 또는 DOSRAM을 사용할 수 있다. 또한 GPU(1212)는 다수의 데이터의 병렬 계산에 적합하고 화상 처리 또는 적화 연산(product-sum operation)에 사용할 수 있다. GPU(1212)에 본 발명의 산화물 반도체를 사용한 화상 처리 회로 및 적화 연산 회로를 제공함으로써 화상 처리 및 적화 연산을 낮은 소비 전력으로 실행할 수 있다.
또한 CPU(1211) 및 GPU(1212)가 동일한 칩에 제공되면 CPU(1211)와 GPU(1212) 사이의 배선을 짧게 할 수 있기 때문에, CPU(1211)로부터 GPU(1212)로의 데이터 전송(轉送), CPU(1211) 및 GPU(1212)가 가지는 메모리 간의 데이터 전송, 그리고 GPU(1212)에서의 연산 후의, GPU(1212)로부터 CPU(1211)로의 연산 결과의 전송을 고속으로 수행할 수 있다.
아날로그 연산부(1213)는 A/D(아날로그/디지털) 변환 회로 및 D/A(디지털/아날로그) 변환 회로 중 한쪽 또는 양쪽을 가진다. 또한 아날로그 연산부(1213)에 상기 적화 연산 회로를 제공하여도 좋다.
메모리 컨트롤러(1214)는 DRAM(1221)의 컨트롤러로서 기능하는 회로 및 플래시 메모리(1222)의 인터페이스로서 기능하는 회로를 가진다.
인터페이스(1215)는 표시 장치, 스피커, 마이크로폰, 카메라, 컨트롤러 등의 외부 접속 기기와의 인터페이스 회로를 가진다. 컨트롤러에는 마우스, 키보드, 게임용 컨트롤러 등이 포함된다. 이와 같은 인터페이스로서 USB(Universal Serial Bus), HDMI(등록 상표)(High-Definition Multimedia Interface) 등을 사용할 수 있다.
네트워크 회로(1216)는 LAN(Local Area Network) 등의 네트워크 회로를 가진다. 또한 네트워크 보안용 회로를 가져도 좋다.
칩(1200)에는 상기 회로(시스템)를 동일한 제조 공정으로 형성할 수 있다. 그러므로 칩(1200)에 필요한 회로의 개수가 증가하여도 제조 공정을 증가시킬 필요가 없어 칩(1200)을 낮은 비용으로 제작할 수 있다.
GPU(1212)를 가지는 칩(1200)이 제공된 패키지 기판(1201), DRAM(1221), 및 플래시 메모리(1222)가 제공된 머더보드(1203)를 GPU 모듈(1204)이라고 부를 수 있다.
GPU 모듈(1204)은 SoC 기술을 사용한 칩(1200)을 가지기 때문에 그 크기를 작게 할 수 있다. 또한 화상 처리에 뛰어나기 때문에 스마트폰, 태블릿 단말기, 랩톱 PC, 휴대용(들고 다닐 수 있는) 게임기 등의 휴대용 전자 기기에 사용하는 것이 적합하다. 또한 GPU(1212)를 사용한 적화 연산 회로에 의하여 심층 신경망(DNN), 합성곱 신경망(CNN), 순환 신경망(RNN), 자기 부호화기, 심층 볼츠만 머신(DBM), 심층 신뢰 신경망(DBN) 등의 방법을 실행할 수 있기 때문에, 칩(1200)을 AI 칩으로서 또는 GPU 모듈(1204)을 AI 시스템 모듈로서 사용할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 적어도 그 일부를, 본 명세서 중에 기재되는 다른 실시형태 등과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 앞의 실시형태에서 설명한 기억 장치 등이 제공된 전자 부품 및 전자 기기의 일례를 나타낸다.
<전자 부품>
우선, 기억 장치(720)가 제공된 전자 부품의 예에 대하여 도 29의 (A) 및 (B)를 사용하여 설명한다.
도 29의 (A)에 전자 부품(700) 및 전자 부품(700)이 실장된 기판(실장 기판(704))의 사시도를 나타내었다. 도 29의 (A)에 도시된 전자 부품(700)은 몰드(711) 내에 기억 장치(720)를 가진다. 도 29의 (A)는 전자 부품(700)의 내부를 나타내기 위하여 일부를 생략하였다. 전자 부품(700)은 몰드(711) 외측에 랜드(712)를 가진다. 랜드(712)는 전극 패드(713)와 전기적으로 접속되고, 전극 패드(713)는 와이어(714)에 의하여 기억 장치(720)와 전기적으로 접속된다. 전자 부품(700)은 예를 들어 인쇄 기판(702)에 실장된다. 이와 같은 전자 부품이 복수 조합되고 각각이 인쇄 기판(702) 위에서 전기적으로 접속됨으로써 실장 기판(704)이 완성된다.
기억 장치(720)는 구동 회로층(721)과 기억 회로층(722)을 가진다.
도 29의 (B)에 전자 부품(730)의 사시도를 나타내었다. 전자 부품(730)은 SiP(System in package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(730)은 패키지 기판(732)(인쇄 기판) 위에 인터포저(731)가 제공되고, 인터포저(731) 위에 반도체 장치(735) 및 복수의 기억 장치(720)가 제공되어 있다.
전자 부품(730)에서는 기억 장치(720)를 광대역 메모리(HBM: High Bandwidth Memory)로서 사용하는 예를 나타내었다. 또한 반도체 장치(735)로서는 CPU, GPU, FPGA 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(732)으로서는 세라믹 기판, 플라스틱 기판, 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(731)로서는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(731)는 복수의 배선을 가지고, 단자 피치가 상이한 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한 인터포저(731)는 인터포저(731) 위에 제공된 집적 회로를 패키지 기판(732)에 제공된 전극과 전기적으로 접속하는 기능을 가진다. 그러므로 인터포저를 "재배선 기판" 또는 "중간 기판"이라고 부르는 경우가 있다. 또한 인터포저(731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(732)을 전기적으로 접속하는 경우도 있다. 또한 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저는 능동 소자를 제공할 필요가 없기 때문에 집적 회로보다 낮은 비용으로 제작할 수 있다. 또한 실리콘 인터포저의 배선은 반도체 공정으로 형성할 수 있으므로, 수지 인터포저에서는 어려운 미세 배선의 형성이 용이하다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그러므로 HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서 HBM을 실장하는 인터포저로서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 실리콘 인터포저를 사용한 SiP 또는 MCM 등에서는, 집적 회로와 인터포저 사이의 팽창 계수의 차이로 인한 신뢰성 저하가 발생하기 어렵다. 또한 실리콘 인터포저는 표면의 평탄성이 높으므로 실리콘 인터포저 위에 제공되는 집적 회로와 실리콘 인터포저 사이의 접속 불량이 발생하기 어렵다. 특히 인터포저 위에 복수의 집적 회로를 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 전자 부품(730)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는 인터포저(731) 위에 제공하는 집적 회로의 높이를 일치시키는 것이 바람직하다. 예를 들어 본 실시형태에서 설명하는 전자 부품(730)에서는 기억 장치(720)와 반도체 장치(735)의 높이를 일치시키는 것이 바람직하다.
전자 부품(730)을 다른 기판에 실장하기 위하여 패키지 기판(732)의 바닥부에 전극(733)을 제공하여도 좋다. 도 29의 (B)에서는 전극(733)을 땜납 볼로 형성하는 예를 나타내었다. 패키지 기판(732)의 바닥부에 땜납 볼을 매트릭스로 제공함으로써 BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한 전극(733)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(732)의 바닥부에 도전성의 핀을 매트릭스로 제공함으로써 PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어 SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP(Quad Flat Package), QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 본 실시형태에 기재된 다른 구성, 방법, 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 실시형태에서는, 파워 게이팅을 할 수 있는 CPU 코어를 포함한 CPU의 일례를 설명한다.
도 30에 CPU(610)의 구성예를 나타내었다. CPU(610)는 CPU 코어(CPU Core)(600), L1 캐시 메모리 장치(L1 Cache)(602), L2 캐시 메모리 장치(L2 Cache)(603), 버스 인터페이스부(Bus I/F)(605), 파워 스위치(611), 파워 스위치(612), 파워 스위치(613), 레벨 시프터(LS)(614)를 가진다. CPU 코어(600)는 플립플롭(620)을 포함한다.
버스 인터페이스부(605)를 통하여 CPU 코어(600), L1 캐시 메모리 장치(602), L2 캐시 메모리 장치(603)가 서로 접속된다.
외부로부터 입력되는 인터럽트 신호(Interrupts), CPU(610)가 발행하는 신호(SLEEP1) 등의 신호에 따라, PMU(630)는 클록 신호(GCLK1), 각종 PG(파워 게이팅) 제어 신호(PG control signals)를 생성한다. 클록 신호(GCLK1), PG 제어 신호는 CPU(610)에 입력된다. PG 제어 신호는 파워 스위치(611) 내지 파워 스위치(613), 플립플롭(620)을 제어하는 신호이다.
파워 스위치(611) 및 파워 스위치(612)는 가상 전원선(V_VDD)(이하, V_VDD선이라고 부름)에 대한 전압(VDDD), 전압(VDD1)의 공급을 각각 제어한다. 파워 스위치(613)는 레벨 시프터(LS)(614)에 대한 전압(VDDH)의 공급을 제어한다. CPU(610) 및 PMU(630)에는 파워 스위치를 통하지 않고 전압(VSSS)이 입력된다. PMU(630)에는 파워 스위치를 통하지 않고 전압(VDDD)이 입력된다.
전압(VDDD), 전압(VDD1)은 CMOS 회로용 구동 전압이다. 전압(VDD1)은 전압(VDDD)보다 낮고, 슬리프 상태에서의 구동 전압이다. 전압(VDDH)은 OS 트랜지스터용 구동 전압이고, 전압(VDDD)보다 높다.
L1 캐시 메모리 장치(602), L2 캐시 메모리 장치(603), 버스 인터페이스부(605)의 각각은 파워 게이팅을 할 수 있는 파워 도메인을 적어도 하나 포함한다. 파워 게이팅을 할 수 있는 파워 도메인에는 하나 또는 복수의 파워 스위치가 제공되어 있다. 이들 파워 스위치는 PG 제어 신호에 의하여 제어된다.
플립플롭(620)은 레지스터에 사용된다. 플립플롭(620)에는 백업 회로가 제공되어 있다. 이하에서, 플립플롭(620)에 대하여 설명한다.
도 31에 플립플롭(Flip-flop)(620)의 회로 구성예를 나타내었다. 플립플롭(620)은 스캔 플립플롭(Scan Flip-flop)(621), 백업 회로(Backup Circuit)(622)를 포함한다.
스캔 플립플롭(621)은 노드(D1), 노드(Q1), 노드(SD), 노드(SE), 노드(RT), 노드(CK), 클록 버퍼 회로(621A)를 포함한다.
노드(D1)는 데이터(data) 입력 노드이고, 노드(Q1)는 데이터 출력 노드이고, 노드(SD)는 스캔 테스트용 데이터의 입력 노드이다. 노드(SE)는 신호(SCE)의 입력 노드이다. 노드(CK)는 클록 신호(GCLK1)의 입력 노드이다. 클록 신호(GCLK1)는 클록 버퍼 회로(621A)에 입력된다. 스캔 플립플롭(621)의 아날로그 스위치는 클록 버퍼 회로(621A)의 노드(CK1), 노드(CKB1)에 접속된다. 노드(RT)는 리셋 신호(reset signal)의 입력 노드이다.
신호(SCE)는 스캔 인에이블 신호이고, PMU(630)에서 생성된다. PMU(630)는 신호(BK, RC)를 생성한다. 레벨 시프터(614)는 신호(BK, RC)를 레벨 시프트하여 신호(BKH, RCH)를 생성한다. 신호(BK)는 백업 신호이고, 신호(RC)는 리커버리 신호이다.
스캔 플립플롭(621)의 회로 구성은 도 31에 한정되지 않는다. 표준적인 회로 라이브러리에 준비되어 있는 플립플롭을 적용할 수 있다.
백업 회로(622)는 노드(SD_IN), 노드(SN11), 트랜지스터(M11) 내지 트랜지스터(M13), 용량 소자(C11)를 포함한다.
노드(SD_IN)는 스캔 테스트 데이터의 입력 노드이고, 스캔 플립플롭(621)의 노드(Q1)에 접속된다. 노드(SN11)는 백업 회로(622)의 유지 노드이다. 용량 소자(C11)는 노드(SN11)의 전압을 유지하기 위한 유지 용량이다.
트랜지스터(M11)는 노드(Q1)와 노드(SN11) 사이의 도통 상태를 제어한다. 트랜지스터(M12)는 노드(SN11)와 노드(SD) 사이의 도통 상태를 제어한다. 트랜지스터(M13)는 노드(SD_IN)와 노드(SD) 사이의 도통 상태를 제어한다. 트랜지스터(M11, M13)의 온/오프는 신호(BKH)에 의하여 제어되고, 트랜지스터(M12)의 온/오프는 신호(RCH)에 의하여 제어된다.
트랜지스터(M11 내지 M13)로서 본 발명의 일 형태에 따른 트랜지스터를 사용할 수 있다. 본 실시형태에서는 트랜지스터(M11 내지 M13)는 백 게이트를 가지는 구성을 도시하였다. 트랜지스터(M11 내지 M13)의 백 게이트는 전압(VBG1)을 공급하는 전원선에 접속된다.
적어도 트랜지스터(M11, M12)가 OS 트랜지스터인 것이 바람직하다. 오프 전류가 매우 낮다는 OS 트랜지스터의 장점에 의하여 노드(SN11)의 전압 저하를 억제할 수 있고, 데이터의 유지에 전력이 거의 소비되지 않기 때문에, 백업 회로(622)는 비휘발성의 특성을 가진다. 용량 소자(C11)의 충방전에 의하여 데이터를 재기록하기 때문에, 백업 회로(622)는 원리적으로 재기록 횟수에 제약이 없고, 낮은 에너지로 데이터의 기록 및 판독을 할 수 있다.
백업 회로(622)의 트랜지스터는 모두 OS 트랜지스터인 것이 바람직하다. 도 31의 (B)에 도시된 바와 같이, 실리콘 CMOS 회로로 구성되는 스캔 플립플롭(621) 위에 백업 회로(622)를 적층할 수 있다.
백업 회로(622)는 스캔 플립플롭(621)보다 소자 수가 매우 적기 때문에, 백업 회로(622)를 적층하는 데 있어 스캔 플립플롭(621)의 회로 구성 및 레이아웃을 변경할 필요가 없다. 즉 백업 회로(622)는 범용성이 매우 높은 백업 회로이다. 또한 스캔 플립플롭(621)이 형성되어 있는 영역 내에 백업 회로(622)를 제공할 수 있기 때문에, 백업 회로(622)를 제공하여도 플립플롭(620)의 면적 오버헤드를 0으로 할 수 있다. 따라서 백업 회로(622)를 플립플롭(620)에 제공함으로써, CPU 코어(600)의 파워 게이팅이 가능하다. 파워 게이팅에 필요한 에너지가 적기 때문에, CPU 코어(600)의 파워 게이팅을 고효율로 수행할 수 있다.
백업 회로(622)를 제공하면 트랜지스터(M11)의 기생 용량이 노드(Q1)에 부가되지만, 노드(Q1)에 접속되는 논리 회로의 기생 용량보다 작기 때문에, 스캔 플립플롭(621)의 동작에 대한 영향은 없다. 즉 백업 회로(622)를 제공하여도 플립플롭(620)의 성능은 실질적으로 저하되지 않는다.
CPU 코어(600)는 저소비 전력 상태로서, 예를 들어 클록 게이팅 상태, 파워 게이팅 상태, 휴지 상태로 설정될 수 있다. PMU(630)는 인터럽트 신호, 신호(SLEEP1) 등에 기초하여 CPU 코어(600)의 저소비 전력 모드를 선택한다. 예를 들어 통상 동작 상태로부터 클록 게이팅 상태로 이행하는 경우, PMU(630)는 클록 신호(GCLK1)의 생성을 정지한다.
예를 들어 통상 동작 상태로부터 휴지 상태로 이행하는 경우에는, PMU(630)는 전압 및/또는 주파수 스케일링을 수행한다. 예를 들어 전압 스케일링을 수행하는 경우, PMU(630)는 전압(VDD1)을 CPU 코어(600)에 입력하기 위하여, 파워 스위치(611)를 오프로 하고, 파워 스위치(612)를 온으로 한다. 전압(VDD1)은 스캔 플립플롭(621)의 데이터가 소실되지 않는 전압이다. 주파수 스케일링을 수행하는 경우, PMU(630)는 클록 신호(GCLK1)의 주파수를 저하시킨다.
CPU 코어(600)를 통상 동작 상태로부터 파워 게이팅 상태로 이행하는 경우에는, 스캔 플립플롭(621)의 데이터를 백업 회로(622)에 백업하는 동작이 수행된다. CPU 코어(600)를 파워 게이팅 상태로부터 통상 동작 상태로 복귀시키는 경우에는, 백업 회로(622)의 데이터를 스캔 플립플롭(621)에 리커버리하는 동작이 수행된다.
도 32에 CPU 코어(600)의 파워 게이팅 시퀀스의 일례를 나타내었다. 또한 도 32에서 t1 내지 t7은 시각을 나타낸다. 신호(PSE0) 내지 신호(PSE2)는 파워 스위치(611) 내지 파워 스위치(613)의 제어 신호이고, PMU(630)에서 생성된다. 신호(PSE0)가 "H"/"L"일 때, 파워 스위치(611)는 온/오프이다. 신호(PSE1) 및 신호(PSE2)에 대해서도 마찬가지이다.
시각 t1 이전에는 통상 동작 상태(Normal Operation)이다. 파워 스위치(611)는 온이고, CPU 코어(600)에는 전압(VDDD)이 입력된다. 스캔 플립플롭(621)은 통상 동작을 수행한다. 이때, 레벨 시프터(614)를 동작시킬 필요가 없기 때문에, 파워 스위치(613)는 오프이고, 신호(SCE, BK, RC)는 "L"이다. 노드(SE)가 "L"이기 때문에, 스캔 플립플롭(621)은 노드(D1)의 데이터를 저장한다. 또한 도 32의 예에서, 시각 t1에 백업 회로(622)의 노드(SN11)는 "L"이다.
백업(Backup) 시의 동작에 대하여 설명한다. 동작 시각 t1에 PMU(630)는 클록 신호(GCLK1)를 정지하고, 신호(PSE2, BK)를 "H"로 한다. 레벨 시프터(614)는 액티브가 되고, "H"의 신호(BKH)를 백업 회로(622)에 출력한다.
백업 회로(622)의 트랜지스터(M11)가 온이 되고, 스캔 플립플롭(621)의 노드(Q1)의 데이터가 백업 회로(622)의 노드(SN11)에 기록된다. 스캔 플립플롭(621)의 노드(Q1)가 "L"이면 노드(SN11)는 그대로 "L"이고, 노드(Q1)가 "H"이면 노드(SN11)는 "H"가 된다.
PMU(630)는 시각 t2에 신호(PSE2, BK)를 "L"로 하고, 시각 t3에 신호(PSE0)를 "L"로 한다. 시각 t3에 CPU 코어(600)의 상태는 파워 게이팅 상태로 이행한다. 또한 신호(BK)를 하강시키는 타이밍에 신호(PSE0)를 하강시켜도 좋다.
파워 게이팅(Power-gating) 시의 동작에 대하여 설명한다. 신호(PSE0)가 "L"이 되면 V_VDD선의 전압이 저하되기 때문에, 노드(Q1)의 데이터는 소실된다. 노드(SN11)는 시각 t3의 노드(Q1)의 데이터를 계속 유지한다.
리커버리(Recovery) 시의 동작에 대하여 설명한다. 시각 t4에 PMU(630)가 신호(PSE0)를 "H"로 함으로써, 파워 게이팅 상태로부터 리커버리 상태로 이행한다. V_VDD선의 충전이 시작되고, V_VDD선의 전압이 VDDD가 된 상태(시각 t5)에서 PMU(630)는 신호(PSE2), 신호(RC), 신호(SCE)를 "H"로 한다.
트랜지스터(M12)는 온이 되고, 용량 소자(C11)의 전하가 노드(SN11)와 노드(SD)에 분배된다. 노드(SN11)가 "H"이면, 노드(SD)의 전압은 상승된다. 노드(SE)는 "H"이기 때문에, 스캔 플립플롭(621)의 입력 측 래치 회로에 노드(SD)의 데이터가 기록된다. 시각 t6에 노드(CK)에 클록 신호(GCLK1)가 입력되면, 입력 측 래치 회로의 데이터가 노드(Q1)에 기록된다. 즉 노드(SN11)의 데이터가 노드(Q1)에 기록된다.
시각 t7에 PMU(630)는 신호(PSE2), 신호(SCE), 신호(RC)를 "L"로 하여, 리커버리 동작이 종료된다.
OS 트랜지스터를 사용한 백업 회로(622)는 동적 및 정적 소비 전력이 모두 낮기 때문에, 노멀리 오프 컴퓨팅에 매우 적합하다. 또한 OS 트랜지스터를 사용한 백업 회로(622)가 포함된 CPU 코어(600)를 포함하는 CPU(610)는 NoffCPU(등록 상표)라고 부를 수 있다. NoffCPU는 비휘발성 메모리를 포함하고, 동작이 불필요한 경우에는 전력 공급을 정지할 수 있다. 플립플롭(620)을 탑재하여도 CPU 코어(600)의 성능 저하, 동적 전력의 증가가 거의 일어나지 않도록 할 수 있다.
또한 CPU 코어(600)는 파워 게이팅을 할 수 있는 복수의 파워 도메인을 포함하여도 좋다. 복수의 파워 도메인에는 전압의 입력을 제어하기 위한 하나 또는 복수의 파워 스위치가 제공된다. 또한 CPU 코어(600)는 파워 게이팅을 수행하지 않는 하나 또는 복수의 파워 도메인을 포함하여도 좋다. 예를 들어 파워 게이팅을 수행하지 않는 파워 도메인에 플립플롭(620), 파워 스위치(611 내지 613)의 제어를 수행하기 위한 파워 게이팅 제어 회로를 제공하여도 좋다.
또한 플립플롭(620)의 적용은 CPU(610)에 한정되지 않는다. CPU(610)에서, 파워 게이팅을 할 수 있는 파워 도메인에 제공되는 레지스터에 플립플롭(620)을 적용할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 적어도 그 일부를, 본 명세서 중에 기재되는 다른 실시형태 등과 적절히 조합하여 실시할 수 있다.
(실시형태 9)
본 실시형태에서는 본 발명의 일 형태에 따른 집적 회로(390)의 구성에 대하여 도면을 사용하여 설명한다.
도 33의 (A)는 집적 회로(390)의 일례를 설명하기 위한 모식도이다. 도 33의 (A)에 도시된 집적 회로(390)는 CPU(650), GPU(660), 및 기억 장치(670)를 가진다.
CPU(650)는 CPU 코어(651)의 위층에 백업 회로(652)를 가진다. GPU(660)는 연산 회로부(661)의 위층에 메모리 회로부(662)를 가진다. 기억 장치(670)로서, 앞의 실시형태에서 설명한 기억 장치 등을 사용할 수 있다. 기억 장치(670)에서는 Si 트랜지스터를 가지는 층에 제공된 구동 회로 위에, OS 트랜지스터를 가지는 메모리 회로를 적층함으로써, 기억 밀도의 향상을 도모할 수 있다. 기억 장치(670)로서 예를 들어 반도체 장치(800) 등을 사용할 수 있다.
또한 백업 회로(652)에 앞의 실시형태에서 설명한 기억 장치 등을 사용하여도 좋다. 또한 메모리 회로부(662)에 앞의 실시형태에서 설명한 기억 장치 등을 사용하여도 좋다. 또한 도시하지 않았지만, CPU 코어(651)의 내부 메모리로서, 앞의 실시형태에서 설명한 기억 장치 등을 사용하여도 좋다.
도 33의 (A)에 도시된 집적 회로(390)는 CPU(650), GPU(660), 및 기억 장치(670) 등의 각 회로를 밀결합시킨 SoC(System on a Chip) 방식의 반도체 장치이다. SoC에서는 발열량이 많아지기 쉽지만, OS 트랜지스터는 열로 인한 전기 특성의 변동량이 Si 트랜지스터에 비하여 작기 때문에 적합하다. 또한 도 33의 (A)에 도시된 바와 같이 3차원 방향으로 회로를 집적함으로써, 실리콘 관통 전극(Through Silicon Via: TSV) 등을 사용한 적층 구조 등보다 기생 용량을 저감할 수 있다. 또한 각 배선의 충방전에 필요한 소비 전력을 절감할 수 있다. 그러므로 연산 처리 효율을 향상시킬 수 있다.
반도체 칩의 일례로서, 도 33의 (B)에 집적 회로(390)를 포함한 반도체 칩(391)을 도시하였다. 반도체 칩(391)은 리드(392) 및 집적 회로(390)를 가진다. 집적 회로(390)에서는 도 33의 (A)에서 설명한 바와 같이, 앞의 실시형태에서 설명한 각종 회로가 하나의 다이에 제공되어 있다. 집적 회로(390)는 적층 구조를 가지고, Si 트랜지스터를 가지는 층(Si 트랜지스터층(393)), 배선층(394), OS 트랜지스터를 가지는 층(OS 트랜지스터층(395))으로 크게 나누어진다. OS 트랜지스터층(395)은 Si 트랜지스터층(393) 위에 적층시켜 제공할 수 있기 때문에 반도체 칩(391)의 소형화가 용이하다.
도 33의 (B)에서는 반도체 칩(391)의 패키지에 QFP(Quad Flat Package)를 적용하였지만, 패키지의 형태는 이에 한정되지 않는다. 그 외의 구성예로서는, 삽입 실장형인 DIP(Dual In-line Package), PGA(Pin Grid Array), 표면 실장형인 SOP(Small Outline Package), SSOP(Shrink Small Outline Package), TSOP(Thin-Small Outline Package), LCC(Leaded Chip Carrier), QFN(Quad Flat Non-leaded Package), BGA(Ball Grid Array), FBGA(Fine pitch Ball Grid Array), 접촉 실장형인 DTP(Dual Tape carrier Package), QTP(Quad Tape-carrier Package) 등의 구성을 적절히 사용할 수 있다.
Si 트랜지스터를 포함한 연산 회로 및 전환 회로와, OS 트랜지스터를 포함한 메모리 회로는 모두 Si 트랜지스터층(393), 배선층(394), 및 OS 트랜지스터층(395)에 형성할 수 있다. 즉 상기 반도체 장치를 구성하는 소자는 동일한 제조 공정으로 형성할 수 있다. 그러므로 도 33의 (B)에 도시된 IC는 구성하는 소자가 많아져도 제조 공정을 늘릴 필요가 없기 때문에, 상기 반도체 장치를 낮은 비용으로 포함시킬 수 있다.
상술한 본 발명의 일 형태에 의하여 신규 반도체 장치 및 전자 기기를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 소비 전력이 낮은 반도체 장치 및 전자 기기를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 발열을 억제할 수 있는 반도체 장치 및 전자 기기를 제공할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 적어도 그 일부를, 본 명세서 중에 기재되는 다른 실시형태 등과 적절히 조합하여 실시할 수 있다.
(실시형태 10)
본 실시형태에서는 앞의 실시형태에서 설명한 반도체 장치를 사용한 기억 장치의 응용예에 대하여 설명한다. 앞의 실시형태에서 설명한 반도체 장치는 예를 들어 각종 전자 기기(예를 들어 정보 단말기, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 카메라(비디오 카메라도 포함함), 녹화 재생 장치, 내비게이션 시스템 등)의 기억 장치에 적용할 수 있다. 또한 여기서 컴퓨터에는 태블릿형 컴퓨터, 노트북형 컴퓨터, 데스크톱형 컴퓨터뿐만 아니라, 서버 시스템과 같은 대형 컴퓨터도 포함된다. 또는 앞의 실시형태에서 설명한 반도체 장치는 메모리 카드(예를 들어 SD 카드), USB 메모리, SSD(Solid State Drive) 등의 각종 리무버블 기억 장치에 적용된다. 도 34의 (A) 내지 (E)에 리무버블 기억 장치의 몇 가지 구성예를 모식적으로 나타내었다. 예를 들어 앞의 실시형태에서 설명한 반도체 장치는 패키징된 메모리 칩으로 가공되고 다양한 기억 장치, 리무버블 메모리에 사용된다.
도 34의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 가진다. 기판(1104)은 하우징(1101)에 수납되어 있다. 예를 들어 기판(1104)에는 메모리 칩(1105), 컨트롤러 칩(1106)이 장착되어 있다. 메모리 칩(1105) 등에 앞의 실시형태에서 설명한 반도체 장치를 제공할 수 있다.
도 34의 (B)는 SD 카드의 외관의 모식도이고, 도 34의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 가진다. 기판(1113)은 하우징(1111)에 수납되어 있다. 예를 들어 기판(1113)에는 메모리 칩(1114), 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공함으로써 SD 카드(1110)의 용량을 증가시킬 수 있다. 또한 무선 통신 기능을 가지는 무선 칩을 기판(1113)에 제공하여도 좋다. 이로써, 호스트 장치와 SD 카드(1110) 사이의 무선 통신에 의하여 메모리 칩(1114)의 데이터의 판독, 기록이 가능하게 된다. 메모리 칩(1114) 등에 앞의 실시형태에서 설명한 반도체 장치를 제공할 수 있다.
도 34의 (D)는 SSD의 외관의 모식도이고, 도 34의 (E)는 SSD의 내부 구조의 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 가진다. 기판(1153)은 하우징(1151)에 수납되어 있다. 예를 들어 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 작업 메모리이고, 예를 들어 DOSRAM 칩을 사용하면 좋다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공함으로써 SSD(1150)의 용량을 증가시킬 수 있다. 메모리 칩(1154) 등에 앞의 실시형태에서 설명한 반도체 장치를 제공할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 적어도 그 일부를, 본 명세서 중에 기재되는 다른 실시형태 등과 적절히 조합하여 실시할 수 있다.
(실시형태 11)
본 발명의 일 형태에 따른 반도체 장치는 CPU 또는 GPU 등의 프로세서 또는 칩에 사용할 수 있다. 도 35의 (A) 내지 (H)에 본 발명의 일 형태에 따른 CPU 또는 GPU 등의 프로세서 또는 칩을 가지는 전자 기기의 구체적인 예를 나타내었다.
<전자 기기·시스템>
본 발명의 일 형태에 따른 GPU 또는 칩은 다양한 전자 기기에 탑재할 수 있다. 전자 기기의 예로서는 예를 들어 텔레비전 장치, 데스크톱형 또는 노트북형 정보 단말기용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파친코기 등의 대형 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 전자책 단말기, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등이 있다. 또한 본 발명의 일 형태에 따른 GPU 또는 칩을 전자 기기에 제공함으로써 전자 기기에 인공 지능을 탑재할 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상 또는 정보 등을 표시할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 가지는 경우 안테나를 비접촉 전력 전송(傳送)에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 가지는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록된 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다. 도 35의 (A) 내지 (H)에 전자 기기의 예를 나타내었다.
[정보 단말기]
도 35의 (A)에는 정보 단말기의 일종인 휴대 전화기(스마트폰)를 도시하였다. 정보 단말기(5100)는 하우징(5101)과 표시부(5102)를 가지고, 입력용 인터페이스로서 터치 패널이 표시부(5102)에 제공되고, 버튼이 하우징(5101)에 제공된다.
정보 단말기(5100)는 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 회화를 인식하고 그 회화 내용을 표시부(5102)에 표시하는 애플리케이션, 표시부(5102)에 제공된 터치 패널에 사용자가 입력한 문자, 도형 등을 인식하고 표시부(5102)에 표시하는 애플리케이션, 지문 또는 성문 등의 생체 인증을 수행하는 애플리케이션 등이 있다.
도 35의 (B)에는 노트북형 정보 단말기(5200)를 도시하였다. 노트북형 정보 단말기(5200)는 정보 단말기의 본체(5201)와, 표시부(5202)와, 키보드(5203)를 가진다.
노트북형 정보 단말기(5200)는 상술한 정보 단말기(5100)와 마찬가지로, 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는 예를 들어 설계 지원 소프트웨어, 문장 첨삭 소프트웨어, 식단 자동 생성 소프트웨어 등이 있다. 또한 노트북형 정보 단말기(5200)를 사용함으로써 신규 인공 지능을 개발할 수 있다.
또한 앞에서는 전자 기기로서 스마트폰 및 노트북형 정보 단말기를 예로 들어 각각 도 35의 (A), (B)에 도시하였지만, 스마트폰 및 노트북형 정보 단말기 외의 정보 단말기를 적용할 수도 있다. 스마트폰 및 노트북형 정보 단말기 외의 정보 단말기로서는 예를 들어 PDA(Personal Digital Assistant), 데스크톱형 정보 단말기, 워크스테이션 등이 있다.
[게임기]
도 35의 (C)는 게임기의 일례인 휴대용 게임기(5300)를 도시한 것이다. 휴대용 게임기(5300)는 하우징(5301), 하우징(5302), 하우징(5303), 표시부(5304), 접속부(5305), 조작 키(5306) 등을 가진다. 하우징(5302) 및 하우징(5303)은 하우징(5301)에서 떼어낼 수 있다. 하우징(5301)에 제공된 접속부(5305)를 다른 하우징(도시 생략)에 장착함으로써, 표시부(5304)에 출력되는 영상을 다른 영상 기기(도시 생략)에 출력할 수 있다. 이때 하우징(5302) 및 하우징(5303)은 각각 조작부로서 기능할 수 있다. 이에 의하여, 복수의 플레이어가 동시에 게임을 할 수 있다. 하우징(5301), 하우징(5302), 및 하우징(5303)의 기판에 제공된 칩 등에 앞의 실시형태에서 설명한 칩을 제공할 수 있다.
또한 도 35의 (D)는 게임기의 일례인 거치형 게임기(5400)를 도시한 것이다. 거치형 게임기(5400)에는 무선 또는 유선으로 컨트롤러(5402)가 접속된다.
휴대용 게임기(5300), 거치형 게임기(5400) 등의 게임기에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써 소비 전력이 낮은 게임기를 실현할 수 있다. 또한 소비 전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
또한 휴대용 게임기(5300)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 인공 지능을 가지는 휴대용 게임기(5300)를 실현할 수 있다.
원래는 게임의 진행, 게임에 등장하는 생물의 언동, 게임에서 발생하는 현상 등의 표현은 그 게임이 가지는 프로그램에 의하여 정해져 있지만, 휴대용 게임기(5300)에 인공 지능을 적용함으로써 게임의 프로그램에 의하여 한정되지 않는 표현이 가능해진다. 예를 들어 플레이어가 질문하는 내용, 게임의 진행 상황, 시각, 게임에 등장하는 인물의 언동이 변화되는 등의 표현이 가능해진다.
또한 휴대용 게임기(5300)로 복수의 플레이어를 필요로 하는 게임을 하는 경우에는, 인공 지능이 의인적으로 게임 플레이어를 구성할 수 있기 때문에, 대전 상대를 인공 지능에 의한 게임 플레이어로 함으로써 혼자서도 게임을 할 수 있다.
도 35의 (C), (D)에서는 게임기의 일례로서 휴대용 게임기 및 거치형 게임기를 도시하였지만, 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기는 이들에 한정되지 않는다. 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기로서는 예를 들어 오락 시설(오락실, 놀이공원 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 피칭 머신 등이 있다.
[대형 컴퓨터]
본 발명의 일 형태의 GPU 또는 칩은 대형 컴퓨터에 적용할 수 있다.
도 35의 (E)는 대형 컴퓨터의 일례인 슈퍼컴퓨터(5500)를 도시한 것이다. 도 35의 (F)는 슈퍼컴퓨터(5500)가 가지는 랙 마운트형 계산기(5502)를 도시한 것이다.
슈퍼컴퓨터(5500)는 랙(5501)과 복수의 랙 마운트형 계산기(5502)를 가진다. 또한 복수의 계산기(5502)는 랙(5501)에 격납되어 있다. 또한 계산기(5502)에는 복수의 기판(5504)이 제공되고, 상기 기판 위에 앞의 실시형태에서 설명한 GPU 또는 칩을 탑재할 수 있다.
슈퍼컴퓨터(5500)는 주로 과학 기술 계산에 이용되는 대형 컴퓨터이다. 과학 기술 계산에서는 방대한 연산을 고속으로 처리할 필요가 있기 때문에, 소비 전력이 높고 칩의 발열이 크다. 슈퍼컴퓨터(5500)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써 소비 전력이 낮은 슈퍼컴퓨터를 실현할 수 있다. 또한 소비 전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
도 35의 (E), (F)에서는 대형 컴퓨터의 일례로서 슈퍼컴퓨터를 도시하였지만, 본 발명의 일 형태의 GPU 또는 칩이 적용되는 대형 컴퓨터는 이에 한정되지 않는다. 본 발명의 일 형태의 GPU 또는 칩이 적용되는 대형 컴퓨터로서는 예를 들어 서비스를 제공하는 컴퓨터(서버), 대형 범용 컴퓨터(메인 프레임) 등이 있다.
[이동체]
본 발명의 일 형태의 GPU 또는 칩은 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 35의 (G)는 이동체의 일례인 자동차의 실내에서의 앞유리 주변을 도시한 것이다. 도 35의 (G)에서는 대시 보드에 장착된 표시 패널(5701), 표시 패널(5702), 표시 패널(5703) 외에, 필러에 장착된 표시 패널(5704)을 도시하였다.
표시 패널(5701) 내지 표시 패널(5703)은 속도계, 회전 속도계, 주행 거리, 연료계, 기어 상태, 에어컨디셔너의 설정 등을 표시함으로써 다양한 정보를 제공할 수 있다. 또한 표시 패널에 표시되는 표시 항목 또는 레이아웃 등은 사용자의 취향에 따라 적절히 변경할 수 있기 때문에 디자인성을 높일 수 있다. 표시 패널(5701) 내지 표시 패널(5703)은 조명 장치로서 사용할 수도 있다.
표시 패널(5704)에는 자동차에 제공된 촬상 장치(도시 생략)로부터의 영상을 표시함으로써, 필러로 가려진 시야(사각(死角))를 보완할 수 있다. 즉, 자동차의 외측에 제공된 촬상 장치로부터의 화상을 표시함으로써, 시야를 보완하여 안전성을 높일 수 있다. 또한 보이지 않는 부분을 보완하는 영상을 표시함으로써, 더 자연스럽고 위화감 없이 안전을 확인할 수 있다. 표시 패널(5704)은 조명 장치로서 사용할 수도 있다.
본 발명의 일 형태의 GPU 또는 칩은 인공 지능의 구성 요소로서 적용할 수 있기 때문에, 예를 들어 상기 칩을 자동차의 자동 운전 시스템에 사용할 수 있다. 또한 상기 칩을 도로 안내, 위험 예측 등을 하는 시스템에 사용할 수 있다. 표시 패널(5701) 내지 표시 패널(5704)은 도로 안내, 위험 예측 등의 정보를 표시하는 구성으로 하여도 좋다.
또한 앞에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등도 있고, 이들 이동체에 본 발명의 일 형태의 칩을 적용하여 인공 지능을 이용한 시스템을 부여할 수 있다.
[전자 제품]
도 35의 (H)는 전자 제품의 일례인 전기 냉동 냉장고(5800)를 도시한 것이다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 문(5802), 냉동실용 문(5803) 등을 가진다.
전기 냉동 냉장고(5800)에 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 가지는 전기 냉동 냉장고(5800)를 실현할 수 있다. 인공 지능을 이용함으로써, 전기 냉동 냉장고(5800)는 전기 냉동 냉장고(5800)에 보관되어 있는 식재료, 그 식재료의 소비 기한 등을 바탕으로 식단을 자동 생성하는 기능, 또는 전기 냉동 냉장고(5800)에 보관되어 있는 식재료에 적합한 온도로 자동으로 조절하는 기능 등을 가질 수 있다.
전자 제품의 일례로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는 예를 들어 청소기, 전자 레인지, 전자 오븐, 밥솥, 온수기, IH 조리기, 생수기, 에어컨디셔너를 포함하는 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등이 있다.
본 실시형태에서 설명한 전자 기기, 그 전자 기기의 기능, 인공 지능의 응용예, 그 효과 등은 다른 전자 기기에 관한 기재와 적절히 조합할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 적어도 그 일부를, 본 명세서 중에 기재되는 다른 실시형태 등과 적절히 조합하여 실시할 수 있다.
M1: 트랜지스터, M2: 트랜지스터, M3: 트랜지스터, M4: 트랜지스터, M5: 트랜지스터, M6: 트랜지스터, M11: 트랜지스터, M12: 트랜지스터, M13: 트랜지스터, 10: 반도체 장치, 10_n: 소자층, 10_n-1: 소자층, 10_1: 소자층, 11: 절연체, 11a: 절연체, 11b: 절연체, 12: 산화물 반도체 소자, 13: 구조체, 14: 도전체, 15: 도전체, 15A: 도전막, 18: 절연체, 18a: 절연체, 18b: 절연체, 19: 개구, 21: 절연체, 21a: 절연체, 21b: 절연체, 24: 절연체, 25: 개구, 27: 개구, 28: 절연체, 28a: 절연체, 28b: 절연체, 100: 용량 소자, 110: 도전체, 112: 도전체, 120: 도전체, 130: 절연체, 150: 절연체, 158: 도전체, 160: 절연체, 162: 도전체, 164: 절연체, 166: 도전체, 168: 절연체, 168a: 절연체, 168b: 절연체, 200: 트랜지스터, 205: 도전체, 205a: 도전체, 205b: 도전체, 210: 절연체, 212: 절연체, 212a: 절연체, 212b: 절연체, 214: 절연체, 216: 절연체, 217: 절연체, 218: 도전체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230b: 산화물, 230ba: 영역, 230bb: 영역, 230bc: 영역, 240: 도전체, 240a: 도전체, 240b: 도전체, 241: 절연체, 241a: 절연체, 241b: 절연체, 242: 도전체, 242a: 도전체, 242b: 도전체, 246: 도전체, 246a: 도전체, 246b: 도전체, 250: 절연체, 250a: 절연체, 250b: 절연체, 252: 절연체, 254: 절연체, 260: 도전체, 260a: 도전체, 260b: 도전체, 265: 밀봉부, 271: 절연체, 271a: 절연체, 271b: 절연체, 274: 절연체, 275: 절연체, 280: 절연체, 282: 절연체, 283: 절연체, 285: 절연체, 286: 절연체, 286a: 절연체, 286b: 절연체, 287: 절연체, 288: 절연체, 300: 트랜지스터, 311: 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 390: 집적 회로, 391: 반도체 칩, 392: 리드, 393: Si 트랜지스터층, 394: 배선층, 395: OS 트랜지스터층, 400: 개구 영역, 500: 반도체 장치, 600: CPU 코어, 602: 캐시 메모리 장치, 603: 캐시 메모리 장치, 605: 버스 인터페이스부, 610: CPU, 611: 파워 스위치, 612: 파워 스위치, 613: 파워 스위치, 614: 레벨 시프터, 620: 플립플롭, 621: 스캔 플립플롭, 621A: 클록 버퍼 회로, 622: 백업 회로, 630: PMU, 650: CPU, 651: CPU 코어, 652: 백업 회로, 660: GPU, 661: 연산 회로부, 662: 메모리 회로부, 670: 기억 장치, 700: 전자 부품, 702: 인쇄 기판, 704: 실장 기판, 711: 몰드, 712: 랜드, 713: 전극 패드, 714: 와이어, 720: 기억 장치, 721: 구동 회로층, 722: 기억 회로층, 730: 전자 부품, 731: 인터포저, 732: 패키지 기판, 733: 전극, 735: 반도체 장치, 800: 반도체 장치, 800A: 반도체 장치, 800B: 반도체 장치, 811: 실리콘 기판, 820: 주변 회로, 821: 행 드라이버, 822: 열 드라이버, 822a: 프리차지 회로, 822b: 감지 증폭기, 822c: 선택 스위치, 823_A: 스위치, 823_B: 스위치, 824_1: 트랜지스터, 824_3: 트랜지스터, 825_1: 트랜지스터, 825_2: 트랜지스터, 825_3: 트랜지스터, 825_4: 트랜지스터, 829: 회로, 830: 메모리 셀 어레이, 831: 메모리 셀, 831_N: 메모리 셀, 831_N_A: 메모리 셀, 831_N_B: 메모리 셀, 831_1: 메모리 셀, 832: 트랜지스터, 832_N: 트랜지스터, 832_1: 트랜지스터, 832A: 트랜지스터, 832B: 트랜지스터, 833: 용량 소자, 833_N: 용량 소자, 833_1: 용량 소자, 834: 소자층, 834_N: 소자층, 834_1: 소자층, 834_2: 소자층, 834_4: 소자층, 834_5: 소자층, 1001: 배선, 1002: 배선, 1003: 배선, 1004: 배선, 1005: 배선, 1006: 배선, 1100: USB 메모리, 1101: 하우징, 1102: 캡, 1103: USB 커넥터, 1104: 기판, 1105: 메모리 칩, 1106: 컨트롤러 칩, 1110: SD 카드, 1111: 하우징, 1112: 커넥터, 1113: 기판, 1114: 메모리 칩, 1115: 컨트롤러 칩, 1150: SSD, 1151: 하우징, 1152: 커넥터, 1153: 기판, 1154: 메모리 칩, 1155: 메모리 칩, 1156: 컨트롤러 칩, 1200: 칩, 1201: 패키지 기판, 1202: 범프, 1203: 머더보드, 1204: GPU 모듈, 1211: CPU, 1212: GPU, 1213: 아날로그 연산부, 1214: 메모리 컨트롤러, 1215: 인터페이스, 1216: 네트워크 회로, 1221: DRAM, 1222: 플래시 메모리, 1400: 기억 장치, 1411: 주변 회로, 1420: 행 회로, 1430: 열 회로, 1440: 출력 회로, 1460: 컨트롤 로직 회로, 1470: 메모리 셀 어레이, 1471: 메모리 셀, 1472: 메모리 셀, 1473: 메모리 셀, 1474: 메모리 셀, 1475: 메모리 셀, 1476: 메모리 셀, 1477: 메모리 셀, 1478: 메모리 셀, 5100: 정보 단말기, 5101: 하우징, 5102: 표시부, 5200: 노트북형 정보 단말기, 5201: 본체, 5202: 표시부, 5203: 키보드, 5300: 휴대용 게임기, 5301: 하우징, 5302: 하우징, 5303: 하우징, 5304: 표시부, 5305: 접속부, 5306: 조작 키, 5400: 거치형 게임기, 5402: 컨트롤러, 5500: 슈퍼컴퓨터, 5501: 랙, 5502: 계산기, 5504: 기판, 5701: 표시 패널, 5702: 표시 패널, 5703: 표시 패널, 5704: 표시 패널, 5800: 전기 냉동 냉장고, 5801: 하우징, 5802: 냉장실용 문, 5803: 냉동실용 문

Claims (18)

  1. 반도체 장치로서,
    기판 위에 순차적으로 적층된 제 1 디바이스층 내지 제 n(n은 2 이상의 자연수) 디바이스층을 가지고,
    상기 제 1 디바이스층 내지 상기 제 n 디바이스층은 각각 제 1 배리어 절연막과, 제 2 배리어 절연막과, 제 3 배리어 절연막과, 산화물 반도체 디바이스와, 제 1 도전체와, 제 2 도전체를 가지고,
    상기 제 1 디바이스층 내지 상기 제 n 디바이스층에서,
    상기 제 1 배리어 절연막 위에 상기 산화물 반도체 디바이스가 배치되고,
    상기 산화물 반도체 디바이스를 덮어 상기 제 2 배리어 절연막이 배치되고,
    상기 제 2 배리어 절연막에 형성된 개구를 통하여 상기 산화물 반도체 디바이스에 전기적으로 접속되도록 상기 제 1 도전체가 배치되고,
    상기 제 1 도전체 위에 상기 제 2 도전체가 배치되고,
    상기 제 2 도전체 및 상기 제 2 배리어 절연막 위에 상기 제 3 배리어 절연막이 배치되고,
    상기 제 1 배리어 절연막 내지 상기 제 3 배리어 절연막은 수소의 확산을 억제하는 기능을 가지는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 배리어 절연막은 상기 산화물 반도체 디바이스와 중첩되지 않는 영역에서 상기 제 1 배리어 절연막에 접하는, 반도체 장치.
  3. 반도체 장치로서,
    기판 위에 순차적으로 적층된 제 1 디바이스층 내지 제 n(n은 2 이상의 자연수) 디바이스층을 가지고,
    상기 제 1 디바이스층 내지 상기 제 n 디바이스층은 각각 제 1 배리어 절연막과, 제 2 배리어 절연막과, 제 3 배리어 절연막과, 산화물 반도체 디바이스와, 제 1 도전체와, 제 2 도전체를 가지고,
    상기 제 1 디바이스층 내지 상기 제 n 디바이스층에서,
    상기 제 1 배리어 절연막 위에 상기 산화물 반도체 디바이스가 배치되고,
    상기 산화물 반도체 디바이스 위에 상기 제 2 배리어 절연막이 배치되고,
    상기 제 2 배리어 절연막에 형성된 개구를 통하여 상기 산화물 반도체 디바이스에 전기적으로 접속되도록 상기 제 1 도전체가 배치되고,
    상기 제 1 도전체 위에 상기 제 2 도전체가 배치되고,
    상기 제 2 도전체 및 상기 제 2 배리어 절연막 위에 상기 제 3 배리어 절연막이 배치되고,
    상기 제 1 배리어 절연막 내지 상기 제 3 배리어 절연막은 수소의 확산을 억제하는 기능을 가지고,
    상기 제 1 디바이스층 내지 상기 제 n 디바이스층에서 상기 제 1 디바이스층의 상기 제 1 배리어 절연막에 도달하는 개구가 형성되고,
    상기 개구는 상기 제 1 디바이스층 내지 상기 제 n 디바이스층의 상기 산화물 반도체 디바이스를 둘러싸도록 제공되고,
    상기 제 n 디바이스층의 상기 제 2 배리어 절연막은 상기 제 1 디바이스층 내지 상기 제 n 디바이스층의 상기 산화물 반도체 디바이스를 덮어 제공되는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 n 디바이스층의 상기 제 2 배리어 절연막은 상기 제 1 디바이스층 내지 상기 제 n 디바이스층의 상기 산화물 반도체 디바이스와 중첩되지 않는 영역에서 상기 제 1 디바이스층의 상기 제 1 배리어 절연막에 접하는, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 배리어 절연막 내지 상기 제 3 배리어 절연막은 질화 실리콘인, 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 3 배리어 절연막은 제 1 층과, 상기 제 1 층의 위의 제 2 층을 가지고,
    상기 제 1 층은 상기 제 2 층보다 수소 농도가 낮은, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 층은 스퍼터링법으로 형성된 절연막인, 반도체 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제 2 층은 PEALD법으로 형성된 절연막인, 반도체 장치.
  9. 반도체 장치로서,
    기판 위에 순차적으로 적층된 제 1 디바이스층 내지 제 n(n은 2 이상의 자연수) 디바이스층을 가지고,
    상기 제 1 디바이스층 내지 상기 제 n 디바이스층은 각각 산화물 반도체 디바이스와, 제 1 도전체와, 제 2 도전체를 가지고,
    상기 제 1 디바이스층은 상기 산화물 반도체 디바이스 아래에 제 1 배리어 절연막을 가지고,
    상기 제 n 디바이스층은 상기 제 2 도전체 위에 제 2 배리어 절연막을 가지고,
    상기 제 1 배리어 절연막 및 상기 제 2 배리어 절연막은 수소의 확산을 억제하는 기능을 가지고,
    상기 제 1 디바이스층 내지 상기 제 n 디바이스층에서,
    상기 산화물 반도체 디바이스 위에 전기적으로 접속되도록 상기 제 1 도전체가 배치되고,
    상기 제 1 도전체 위에 상기 제 2 도전체가 배치되고,
    상기 제 1 디바이스층 내지 상기 제 n 디바이스층에서 상기 제 1 디바이스층의 상기 제 1 배리어 절연막에 도달하는 개구가 형성되고,
    상기 개구는 상기 제 1 디바이스층 내지 상기 제 n 디바이스층의 상기 산화물 반도체 디바이스를 둘러싸도록 제공되고,
    상기 제 n 디바이스층의 상기 제 2 배리어 절연막은 상기 제 1 디바이스층 내지 상기 제 n 디바이스층의 상기 산화물 반도체 디바이스를 덮어 제공되는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 n 디바이스층의 상기 제 2 배리어 절연막은 상기 제 1 디바이스층 내지 상기 제 n 디바이스층의 상기 산화물 반도체 디바이스와 중첩되지 않는 영역에서 상기 제 1 디바이스층의 상기 제 1 배리어 절연막에 접하는, 반도체 장치.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 제 1 배리어 절연막 및 상기 제 2 배리어 절연막은 질화 실리콘인, 반도체 장치.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 2 배리어 절연막은 제 1 층과, 상기 제 1 층의 위의 제 2 층을 가지고,
    상기 제 1 층은 상기 제 2 층보다 수소 농도가 낮은, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 층은 스퍼터링법으로 형성된 절연막인, 반도체 장치.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 제 2 층은 PEALD법으로 형성된 절연막인, 반도체 장치.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 제 1 도전체는 상기 산화물 반도체 디바이스 위에 형성된 층간 절연막에 매립되도록 배치되는, 반도체 장치.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 기판은 실리콘 기판인, 반도체 장치.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 기판에 트랜지스터가 형성되는, 반도체 장치.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 산화물 반도체 디바이스가 가지는 산화물 반도체막은 In, Ga, 및 Zn 중에서 선택되는 어느 하나 또는 복수를 가지는, 반도체 장치.
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