WO2022043825A1 - 半導体装置 - Google Patents

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oxide
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transistor
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山崎舜平
山根靖正
安藤善範
小森茂樹
方堂涼太
大貫達也
笹川慎也
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株式会社半導体エネルギー研究所
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Definitions

  • One aspect of the present invention relates to transistors, semiconductor devices, and electronic devices. Further, one aspect of the present invention relates to a method for manufacturing a semiconductor device. Further, one aspect of the present invention relates to a semiconductor wafer and a module.
  • the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics.
  • a semiconductor circuit, an arithmetic unit, and a storage device, including a semiconductor element such as a transistor, are one aspect of a semiconductor device. It may be said that a display device (liquid crystal display device, light emission display device, etc.), projection device, lighting device, electro-optic device, power storage device, storage device, semiconductor circuit, image pickup device, electronic device, and the like have a semiconductor device.
  • One aspect of the present invention is not limited to the above technical fields.
  • One aspect of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method. Also, one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter).
  • a CPU is an aggregate of semiconductor elements having a semiconductor integrated circuit (at least a transistor and a memory) separated from a semiconductor wafer and having electrodes as connection terminals formed therein.
  • IC chips Semiconductor circuits (IC chips) such as LSIs, CPUs, and memories are mounted on circuit boards, for example, printed wiring boards, and are used as one of various electronic device components.
  • transistors are widely applied to electronic devices such as integrated circuits (ICs) or image display devices (also simply referred to as display devices).
  • ICs integrated circuits
  • image display devices also simply referred to as display devices.
  • Silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are attracting attention as other materials.
  • a transistor using an oxide semiconductor has an extremely small leakage current in a non-conducting state.
  • a low power consumption CPU that applies the characteristic that the leakage current of a transistor using an oxide semiconductor is low is disclosed (see Patent Document 1).
  • a storage device capable of retaining a storage content for a long period of time by applying the characteristic that a transistor using an oxide semiconductor has a low leakage current is disclosed (see Patent Document 2).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2012-257187
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2011-151383
  • One aspect of the present invention is to provide a semiconductor device having little variation in transistor characteristics. Alternatively, one aspect of the present invention is to provide a semiconductor device having good electrical characteristics. Alternatively, one aspect of the present invention is to provide a semiconductor device having good reliability. Alternatively, one aspect of the present invention is to provide a semiconductor device having a large on-current. Alternatively, one aspect of the present invention is to provide a semiconductor device having a large field effect mobility. Alternatively, one aspect of the present invention is to provide a semiconductor device having good frequency characteristics. Alternatively, one aspect of the present invention is to provide a semiconductor device capable of miniaturization or high integration. Alternatively, one aspect of the present invention is to provide a semiconductor device capable of miniaturization.
  • one aspect of the present invention is to provide a semiconductor device having low power consumption.
  • one aspect of the present invention is to provide a semiconductor device having a novel structure.
  • one aspect of the present invention is to provide a method for manufacturing the above-mentioned semiconductor device.
  • One aspect of the present invention has a first device layer to an nth (where n is a natural number of 2 or more) device layers sequentially laminated on a substrate, and the first device layer to the nth device.
  • the layers include a first barrier insulating film, a second barrier insulating film, a third barrier insulating film, an oxide semiconductor device, a first conductor, and a second conductor, respectively.
  • the oxide semiconductor device is arranged on the first barrier insulating film, and the second barrier insulating film is arranged so as to cover the oxide semiconductor device.
  • the first conductor is arranged so as to be electrically connected to the oxide semiconductor device through the opening formed in the second barrier insulating film, and the second conductor is placed on the first conductor.
  • a conductor is arranged, a third barrier insulating film is arranged on the second conductor and the second barrier insulating film, and the first barrier insulating film to the third barrier insulating film is a diffusion of hydrogen. It is a semiconductor device having a function of suppressing.
  • the second barrier insulating film is in contact with the first barrier insulating film in a region that does not overlap with the oxide semiconductor device.
  • another aspect of the present invention has a first device layer to an nth (n is a natural number of 2 or more) device layers sequentially laminated on a substrate, and the first device layer to the first device layer.
  • the nth device layer has a first barrier insulating film, a second barrier insulating film, a third barrier insulating film, an oxide semiconductor device, a first conductor, and a second conductive film, respectively.
  • the oxide semiconductor device is arranged on the first barrier insulating film, and the second barrier insulation is placed on the oxide semiconductor device.
  • the first conductor is arranged and above the first conductor so that the film is arranged and electrically connected to the oxide semiconductor device through the opening formed in the second barrier insulating film.
  • a second conductor is arranged in the second conductor, a third barrier insulating film is arranged on the second conductor and the second barrier insulating film, and the first barrier insulating film to the third barrier insulating film is formed.
  • the first device layer to the nth device layer has an opening that reaches the first barrier insulating film of the first device layer, and the opening has a function of suppressing the diffusion of hydrogen.
  • the oxide of the first device layer to the nth device layer is provided so as to surround the semiconductor device, and the second barrier insulating film of the nth device layer is an oxide of the first device layer to the nth device layer. It is a semiconductor device provided so as to cover the semiconductor device.
  • the second barrier insulating film of the nth device layer is the first device layer of the first device layer to the first device layer in a region where the second barrier insulating film does not overlap with the oxide semiconductor device of the first device layer. It is preferably in contact with the barrier insulating film.
  • the first barrier insulating film to the third barrier insulating film is silicon nitride.
  • the third barrier insulating film has a first layer and a second layer above the first layer, and the first layer has a higher hydrogen concentration than the second layer. Low is preferable.
  • the first layer is an insulating film formed by a sputtering method.
  • the second layer is an insulating film formed by the PEALD method.
  • another aspect of the present invention has a first device layer to nth (n is a natural number of 2 or more) device layers sequentially laminated on a substrate, and the first device layer to The nth device layer has an oxide semiconductor device, a first conductor, and a second conductor, respectively, and the first device layer has a first device layer under the oxide semiconductor device.
  • the nth device layer has a second barrier insulating film on the second conductor, and the first barrier insulating film and the second barrier insulating film are hydrogen.
  • a first conductor is arranged so as to be electrically connected on the oxide semiconductor device.
  • a second conductor is arranged on the conductor 1, and an opening reaching the first barrier insulating film of the first device layer is formed in the first device layer to the nth device layer.
  • the opening is provided so as to surround the oxide semiconductor device of the first device layer to the nth device layer, and the second barrier insulating film of the nth device layer is the first device layer to the nth device.
  • It is a semiconductor device provided so as to cover the oxide semiconductor device of the layer.
  • the second barrier insulating film of the nth device layer is the first device layer of the first device layer to the first device layer in a region where the second barrier insulating film does not overlap with the oxide semiconductor device of the first device layer. It is preferably in contact with the barrier insulating film.
  • the first barrier insulating film and the second barrier insulating film are silicon nitride.
  • the second barrier insulating film has a first layer and a second layer above the first layer, and the first layer has a higher hydrogen concentration than the second layer. Low is preferable.
  • the first layer is an insulating film formed by a sputtering method.
  • the second layer is an insulating film formed by the PEALD method.
  • the first conductor is arranged so as to be embedded in the interlayer insulating film formed on the oxide semiconductor device.
  • the substrate is a silicon substrate.
  • the transistor may be formed on the substrate.
  • the oxide semiconductor film of the oxide semiconductor device has one or more selected from In, Ga, and Zn.
  • one aspect of the present invention it is possible to provide a semiconductor device having little variation in transistor characteristics.
  • one aspect of the present invention can provide a semiconductor device having good electrical characteristics.
  • one aspect of the present invention can provide a semiconductor device with good reliability.
  • a semiconductor device capable of miniaturization.
  • a semiconductor device having low power consumption can be provided.
  • a semiconductor device having a novel structure can be provided.
  • FIG. 1A to 1C are schematic views of a semiconductor device according to an aspect of the present invention.
  • 2A to 2C are schematic views of a semiconductor device according to an aspect of the present invention.
  • FIG. 3 is a schematic diagram of a semiconductor device according to one aspect of the present invention.
  • FIG. 4 is a schematic diagram of a semiconductor device according to one aspect of the present invention.
  • FIG. 5 is a schematic diagram of a semiconductor device according to an aspect of the present invention.
  • 6A to 6C are schematic views showing a method for manufacturing a semiconductor device according to one aspect of the present invention.
  • 7A to 7C are schematic views showing a method for manufacturing a semiconductor device according to one aspect of the present invention.
  • 8A to 8E are schematic views showing a method for manufacturing a semiconductor device according to one aspect of the present invention.
  • FIG. 9A to 9C are schematic views showing a method for manufacturing a semiconductor device according to one aspect of the present invention.
  • 10A and 10B are schematic views showing a method of manufacturing a semiconductor device according to one aspect of the present invention.
  • 11A to 11C are schematic views showing a method for manufacturing a semiconductor device according to one aspect of the present invention.
  • 12A and 12B are schematic views showing a method for manufacturing a semiconductor device according to one aspect of the present invention.
  • FIG. 13A is a top view of a semiconductor device according to an aspect of the present invention.
  • FIG. 13B is a cross-sectional view of a semiconductor device according to an aspect of the present invention.
  • 14A and 14B are sectional views of a semiconductor device according to an aspect of the present invention.
  • FIG. 15A is a diagram illustrating the classification of the crystal structure of IGZO.
  • FIG. 15B is a diagram illustrating an XRD spectrum of a CAAC-IGZO film.
  • FIG. 15C is a diagram illustrating a microelectron diffraction pattern of a CAAC-IGZO film.
  • FIG. 16A is a plan view of the semiconductor device according to one aspect of the present invention.
  • 16B and 16C are cross-sectional views of a semiconductor device according to an aspect of the present invention.
  • FIG. 17 is a cross-sectional view showing the configuration of the storage device according to one aspect of the present invention.
  • FIG. 18 is a cross-sectional view showing the configuration of a storage device according to an aspect of the present invention.
  • FIG. 19A is a block diagram showing a configuration example of a storage device according to an aspect of the present invention.
  • FIG. 19B is a perspective view showing a configuration example of a storage device according to an aspect of the present invention.
  • 20A to 20H are circuit diagrams showing a configuration example of a storage device according to an aspect of the present invention.
  • FIG. 21A is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 21B is a schematic perspective view of the semiconductor device.
  • FIG. 22 is a schematic diagram showing a configuration example of a semiconductor device.
  • FIG. 23 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 24 is a timing chart showing a configuration example of the semiconductor device.
  • FIG. 25 is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 26 is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 27 is a cross-sectional view showing a configuration example of a semiconductor device.
  • 28A and 28B are schematic views of a semiconductor device according to an aspect of the present invention.
  • 29A and 29B are diagrams illustrating an example of an electronic component.
  • FIG. 30 is a diagram illustrating a configuration example of a CPU.
  • 31A and 31B are diagrams illustrating a configuration example of a CPU.
  • FIG. 32 is a diagram illustrating an operation example of the CPU.
  • 33A and 33B are diagrams illustrating a configuration example of an integrated circuit.
  • 34A to 34E are schematic views of a storage device according to an aspect of the present invention.
  • 35A to 35H are views showing an electronic device according to an aspect of the present invention.
  • the size, layer thickness, or area may be exaggerated for clarity. Therefore, it is not necessarily limited to that scale.
  • the drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings.
  • a layer or a resist mask may be unintentionally reduced due to a process such as etching, but it may not be reflected in the figure for ease of understanding.
  • the same reference numerals may be used in common between different drawings for the same parts or parts having similar functions, and the repeated description thereof may be omitted.
  • the hatch pattern may be the same and no particular reference numeral may be added.
  • the code is used for identification such as "_1”, “_2”, “[n]", “[m, n]”. May be added and described.
  • the second wiring GL may be described as wiring GL_2.
  • a top view also referred to as a "plan view”
  • a perspective view the description of some components may be omitted.
  • some hidden lines may be omitted.
  • the ordinal numbers attached as the first, second, etc. are used for convenience, and do not indicate the process order or the stacking order. Therefore, for example, the "first” can be appropriately replaced with the “second” or “third” for explanation.
  • the ordinal numbers described in the present specification and the like may not match the ordinal numbers used to specify one aspect of the present invention.
  • X and Y are connected, the case where X and Y are electrically connected and the case where X and Y function. It is assumed that the case where X and Y are directly connected and the case where X and Y are directly connected are disclosed in the present specification and the like. Therefore, it is not limited to the predetermined connection relationship, for example, the connection relationship shown in the figure or text, and the connection relationship other than the connection relationship shown in the figure or text is also disclosed in the figure or text.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • a transistor is an element having at least three terminals including a gate, a drain, and a source. Further, it has a region (hereinafter, also referred to as a channel forming region) in which a channel is formed between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode). A current can flow between the source and the drain through the channel formation region.
  • the channel forming region means a region in which a current mainly flows.
  • the functions of the source and drain may be switched when transistors with different polarities are adopted, or when the direction of the current changes in the circuit operation. Therefore, in the present specification and the like, the terms source and drain may be used interchangeably.
  • the channel length is, for example, a source in a region where a semiconductor (or a portion where a current flows in a semiconductor when the transistor is on) and a gate electrode overlap each other in a top view of a transistor, or a channel formation region.
  • the channel length does not always take the same value in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in the present specification, the channel length is any one value, the maximum value, the minimum value, or the average value in the channel formation region.
  • the channel width is, for example, the channel length direction in the region where the semiconductor (or the portion where the current flows in the semiconductor when the transistor is on) and the gate electrode overlap each other in the top view of the transistor, or in the channel formation region. Refers to the length of the channel formation region in the vertical direction with respect to. In one transistor, the channel width does not always take the same value in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in the present specification, the channel width is any one value, the maximum value, the minimum value, or the average value in the channel formation region.
  • the channel width in the region where the channel is actually formed (hereinafter, also referred to as “effective channel width”) and the channel width shown in the top view of the transistor. (Hereinafter, also referred to as “apparent channel width”) and may be different.
  • the effective channel width may be larger than the apparent channel width, and the influence thereof may not be negligible.
  • the ratio of the channel forming region formed on the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.
  • channel width may refer to an apparent channel width.
  • channel width may refer to an effective channel width.
  • the values of the channel length, channel width, effective channel width, apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • the semiconductor impurities are, for example, other than the main components constituting the semiconductor.
  • an element having a concentration of less than 0.1 atomic% can be said to be an impurity.
  • the inclusion of impurities may result in, for example, an increase in the defect level density of the semiconductor or a decrease in crystallinity.
  • the impurities that change the characteristics of the semiconductor include, for example, Group 1 element, Group 2 element, Group 13 element, Group 14 element, Group 15 element, and oxide semiconductor.
  • transition metals other than the main component such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen. Water may also function as an impurity.
  • oxygen deficiency VO: oxygen vacancy
  • silicon oxide nitriding has a higher oxygen content than nitrogen as its composition. Further, silicon nitride oxide has a higher nitrogen content than oxygen in its composition.
  • the term “insulator” can be paraphrased as an insulating film or an insulating layer.
  • the term “conductor” can be paraphrased as a conductive film or a conductive layer.
  • the term “semiconductor” can be paraphrased as a semiconductor film or a semiconductor layer.
  • parallel means a state in which two straight lines are arranged at an angle of -10 degrees or more and 10 degrees or less. Therefore, the case of -5 degrees or more and 5 degrees or less is also included.
  • approximately parallel means a state in which two straight lines are arranged at an angle of -30 degrees or more and 30 degrees or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, the case of 85 degrees or more and 95 degrees or less is also included.
  • approximately vertical means a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used for the semiconductor layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when it is described as an OS transistor, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • normally off means that when a potential is not applied to the gate or a ground potential is applied to the gate, the drain current per 1 ⁇ m of the channel width flowing through the transistor is 1 ⁇ 10 ⁇ at room temperature. It means that it is 20 A or less, 1 ⁇ 10 -18 A or less at 85 ° C, or 1 ⁇ 10 -16 A or less at 125 ° C.
  • FIG. 1A is a diagram schematically showing a semiconductor device 10 according to an aspect of the present invention.
  • the semiconductor device 10 according to one aspect of the present invention includes a structure 13 formed on a substrate (not shown), an oxide semiconductor element 12 included in the structure 13, and an opening formed in the structure 13.
  • the conductor 14 arranged inside, the conductor 15 arranged on the conductor 14, the insulator 11a arranged over the structure 13, the conductor 14, and the conductor 15, and the insulator 11a. It has the above insulator 11b and.
  • the oxide semiconductor device may be referred to as an oxide semiconductor device.
  • the structure 13 has an interlayer insulating film laminated on either or both of the upper and lower parts of the oxide semiconductor element 12.
  • the interlayer insulating film for example, silicon oxide, silicon oxide nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having holes, and the like can be used. ..
  • FIG. 1A illustrates a state in which the structure 13 includes one oxide semiconductor element 12, the present invention is not limited to this.
  • the structure 13 may be configured to include a plurality of oxide semiconductor elements 12.
  • the conductor 14 is arranged in the opening formed in the interlayer insulating film of the structure 13.
  • the opening reaches the oxide semiconductor element 12, and the conductor 14 is electrically connected to the oxide semiconductor element 12. That is, the conductor 14 functions as a plug for electrically connecting the conductor 15 and the oxide semiconductor element 12.
  • the conductor 14 include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, berylium, indium, ruthenium, and iridium.
  • a metal element selected from strontium, lanthanum and the like, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, and the like can be used.
  • a conductive material that does not easily oxidize, or a material that maintains conductivity even if it absorbs oxygen may be used.
  • the conductor 15 is provided in contact with the upper surface of the conductor 14. Further, the portion of the conductor 15 that does not overlap with the conductor 14 is in contact with the interlayer insulating film of the uppermost layer of the structure 13.
  • the conductor 15 functions as a wiring, an electrode, a terminal, or the like electrically connected to the oxide semiconductor element 12.
  • the conductor 15 can be formed by using a conductive material that can be used for the conductor 14. Although two conductors 14 and two conductors 15 are shown in FIG. 1A, the present invention is not limited to this. It can be appropriately provided depending on the configuration of the oxide semiconductor element 12 and the like.
  • the oxide semiconductor element 12 includes at least one of circuit elements such as a switch, a transistor, a capacitive element, an inductor, a resistance element, and a diode. Further, an oxide semiconductor film is provided on at least a part of these circuit elements. For example, as the oxide semiconductor element 12, a transistor including a channel forming region can be provided in the oxide semiconductor film. Specific examples of the oxide semiconductor device 12 and the like will be described in the embodiments described later.
  • oxide semiconductor film for example, In-M-Zn oxide having indium, element M and zinc (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, etc.
  • Metal oxides such as germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc. (one or more selected) may be used.
  • In—Ga oxide, In—Zn oxide, or indium oxide may be used as the oxide semiconductor film.
  • the above oxide semiconductor film has a band gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using the oxide semiconductor film having a large band gap, it is possible to reduce the leakage current (hereinafter, also referred to as “off current”) flowing between the source and the drain of the transistor when it is turned off.
  • off current the leakage current
  • the oxide semiconductor film has crystallinity.
  • CAAC-OS c-axis aligned crystalline oxide semiconductor
  • CAAC-OS is a metal oxide having a highly crystalline and dense structure and having few impurities and defects (for example, oxygen deficiency (VO, etc.).
  • the metal By heat-treating at a temperature at which the oxide does not polycrystallize (for example, 400 ° C. or higher and 600 ° C. or lower), CAAC-OS can be made into a more crystalline and dense structure.
  • a temperature at which the oxide does not polycrystallize for example, 400 ° C. or higher and 600 ° C. or lower
  • CAAC-OS By increasing the density of CAAC-OS, the diffusion of impurities in the CAAC-OS can be further reduced.
  • the oxide semiconductor film having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor film having CAAC-OS is resistant to heat and has high reliability.
  • an oxide semiconductor film having a low carrier concentration in the region where the transistor channel is formed It is preferable to use an oxide semiconductor film having a low carrier concentration in the region where the transistor channel is formed.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the oxide semiconductor include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • oxygen deficiency (VO: also referred to as oxygen vacuum) may be formed in the oxide semiconductor film.
  • VO oxygen deficiency
  • a defect containing hydrogen in an oxygen deficiency (hereinafter, may be referred to as VOH) functions as a donor and may generate electrons as carriers.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor film containing a large amount of hydrogen tends to have a normally-on characteristic (a characteristic in which a channel exists even if a voltage is not applied to the gate electrode and a current flows through the transistor).
  • the electrical characteristics of the transistor may vary according to the in-plane distribution of hydrogen concentration.
  • the region in the oxide semiconductor film in which the channel is formed is preferably i-type (intrinsic) or substantially i-type with a reduced carrier concentration.
  • hydrogen in the oxide semiconductor film is reduced to form the oxide semiconductor film
  • hydrogen may diffuse from the outside.
  • an organic resin such as polyimide
  • hydrogen contained in the organic resin may diffuse.
  • an insulator 11a and an insulator 11b that function as a barrier insulating film against impurities such as hydrogen are provided on the structure 13 and the conductor 15.
  • an insulator 11a and an insulator 11b that function as a barrier insulating film against impurities such as hydrogen are provided on the structure 13 and the conductor 15.
  • the barrier insulating film refers to an insulating film having a barrier property.
  • the barrier property is a function of suppressing the diffusion of the corresponding substance (also referred to as low permeability).
  • the corresponding substance has the function of capturing and fixing (also referred to as gettering).
  • the insulator 11 is preferably an insulator having a function of suppressing the diffusion of hydrogen, and preferably has a lower hydrogen permeability than at least one of the interlayer insulating films contained in the structure 13. .
  • the insulator 11 for example, aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, silicon nitride or the like can be used. In particular, it is preferable to use silicon nitride, which has a high hydrogen barrier property.
  • the insulator 11a is arranged in contact with the upper surface of the interlayer insulating film at the uppermost portion of the structure 13, the upper surface and the side surface of the conductor 15. Further, when the pattern deviation of the conductor 15 occurs, the insulator 11a may come into contact with a part of the conductor 14. Therefore, when the insulator 11a itself contains a high concentration of hydrogen, hydrogen may diffuse to the oxide semiconductor element 12 via the interlayer insulating film, the conductor 14, or the conductor 15.
  • the insulator 11a has a low hydrogen concentration.
  • the hydrogen concentration is lower than at least one of the interlayer insulating films contained in the structure 13, and more preferably, the hydrogen concentration is lower than that of the insulator 11b. Therefore, it is preferable that the insulator 11a is formed by a method that does not use a gas containing hydrogen as the film forming gas.
  • the insulator 11a may be formed into a film by a sputtering method.
  • the insulator 11a is formed so as to cover the conductor 15, the base of the insulator 11 has relatively remarkable unevenness, and there is a possibility that pinholes or stepped portions may be formed in the insulator 11a. At this time, a pinhole or a stepped portion formed in the insulator 11a may become a path for hydrogen to diffuse into the structure 13.
  • the insulator 11b has better coverage than the insulator 11a. With such a configuration, even if a pinhole or a stepped portion is formed in the insulator 11a, the insulator 11b covers the pinhole or the stepped portion to prevent hydrogen from invading. Can be done.
  • the insulator 11b is preferably formed by a method having good coverage such as an atomic layer deposition (ALD) method.
  • ALD atomic layer deposition
  • PEALD Pulsma Enhanced ALD
  • FIG. 1A a configuration in which an insulator 11 functioning as a barrier insulating film is provided on the structure 13 is shown, but the present invention is not limited to this.
  • an insulator 18 that functions as a barrier insulating film may be arranged under the structure 13.
  • the insulator 18 is a laminated structure of the insulator 18b and the insulator 18a on the insulator 18b.
  • the insulator 18a preferably uses a barrier insulating film that can be used for the insulator 11a
  • the insulator 18b preferably uses a barrier insulating film that can be used for the insulator 11b. That is, it is preferable that the laminated structure of the film of the insulator 18 is provided upside down with respect to the insulator 11.
  • the hydrogen concentration of the insulator 18a in contact with the interlayer insulating film below the structure 13 is reduced as in the case of the insulator 11a, so that the insulator 18 itself becomes the insulating film. It is possible to reduce the diffusion of hydrogen. Further, even if unevenness is formed on the base of the insulator 18 and a pinhole or a stepped portion is formed in the insulator 18a, the insulator 18b closes the pinhole or the stepped portion and the structure 13 is formed. It is possible to reduce the invasion of hydrogen from below.
  • the insulator 11 may be provided so that the insulator 11a is in contact with the side surface of the structure 13. Further, the insulator 11a may be in contact with the insulator 18a in a region where the insulator 11a does not overlap with the structure 13. In this case, it is preferable that the region where the insulator 11a and the insulator 18a are in contact is formed so as to surround the structure 13.
  • the insulator 11a is in direct contact with the insulator 18a in a region where it does not overlap with the structure 13, but the present invention is not limited to this.
  • the insulator 11a may be configured to superimpose on the insulator 18a via an insulating film having a function of capturing and fixing hydrogen in a region where the insulator 11a does not superimpose on the structure 13.
  • an aluminum oxide film or the like can be used as the insulating film having a function of capturing and fixing hydrogen.
  • the structure 13 may be further provided with an insulator 21 and an insulator 28 that function as a barrier insulating film against impurities such as hydrogen.
  • the insulator 21 is an insulating film having the same structure as the insulator 11, and is a laminated structure of the insulator 21a and the insulator 21b on the insulator 21a.
  • the insulator 21a preferably uses a barrier insulating film that can be used for the insulator 11a
  • the insulator 21b preferably uses a barrier insulating film that can be used for the insulator 11b.
  • the insulator 28 is a laminated structure of the insulator 28b and the insulator 28a on the insulator 28b.
  • the insulator 28a preferably uses a barrier insulating film that can be used for the insulator 18a
  • the insulator 28b preferably uses a barrier insulating film that can be used for the insulator 18b.
  • the insulator 21 is provided on the oxide semiconductor element 12. That is, the insulator 21 is provided between the oxide semiconductor element 12 and the insulator 11. By providing the insulator 21 in this way, it is possible to more effectively reduce the diffusion of hydrogen to the oxide semiconductor device 12. An opening is formed in the insulator 21, and the conductor 14 is provided so as to be embedded in the opening.
  • the insulator 28 is provided under the oxide semiconductor element 12. That is, the insulator 28 is provided between the oxide semiconductor element 12 and the insulator 18. By providing the insulator 28 in this way, it is possible to more effectively reduce the diffusion of hydrogen to the oxide semiconductor device 12.
  • FIG. 2A shows a configuration in which the structure 13 is sealed with the insulator 11 and the insulator 18 as in FIG. 1C, but the present invention is not limited to this, and as shown in FIGS. 1A or 1B. , Insulator 11 and Insulator 18 may be provided.
  • the insulator 21 may be provided so that the insulator 21a is in contact with the side surface of the oxide semiconductor element 12. Further, the insulator 21a may be in contact with the insulator 28a in a region where the insulator 21a does not overlap with the oxide semiconductor element 12. In this case, it is preferable that the region in contact between the insulator 21a and the insulator 28a is formed so as to surround the oxide semiconductor element 12. With such a configuration, it is possible to reduce the diffusion of hydrogen into the oxide semiconductor element 12 not only on the upper surface and the lower surface of the oxide semiconductor element 12 but also on the side surface. Further, the insulator 21a may be configured to be superimposed on the insulator 28a via an insulating film having a function of capturing and fixing hydrogen in a region where the insulator 21a is not superimposed on the oxide semiconductor element 12.
  • the structure 13 is sealed with the insulator 11 and the insulator 18 without providing the insulator 28, and the oxide semiconductor element 12 is further sealed with the insulator 21 and the insulator 18. It may be configured to stop. That is, the insulator 18 also has the function of the insulator 28 in the semiconductor device 10 shown in FIG. 2B.
  • the insulator 21a may be configured to be superimposed on the insulator 18a via an insulating film having a function of capturing and fixing hydrogen in a region where the insulator 21a is not superimposed on the oxide semiconductor element 12.
  • a plurality of semiconductor devices 10 may be laminated to form a laminated semiconductor device.
  • the layer including the semiconductor device 10 (hereinafter, may be referred to as an element layer 10_1 to an element layer 10_n with an identification reference numeral) is n layers (n is 2 or more). Natural number.) It is a laminated structure. Further, in the present specification and the like, the element layer may be referred to as a device layer.
  • the element layer 10_1 to the element layer 10_n all have the same structure, and have the same structure as the semiconductor device 10 shown in FIG. 2C.
  • the insulator 11 is not sealed, and the insulator 11 and the insulator 18 are not in contact with each other.
  • an insulator 24 is provided on the insulator 11.
  • an interlayer insulating film or the like that can be used for the above-mentioned structure 13 may be used.
  • the upper surface of the insulator 24 is flattened by CMP treatment or the like. As a result, the structure 13 provided on the insulator 24 can be provided with good adhesion.
  • Each element layer shown in FIG. 3 has the same structure as the semiconductor device 10 shown in FIG. 2C, but is not limited to this, and has, for example, the same structure as the semiconductor device 10 shown in FIG. 2A or FIG. 2B. It may have a configuration.
  • the oxide semiconductor element 12 of each element layer is sealed by the insulator 21 and the insulator 18, hydrogen diffused in the oxide semiconductor element 12 can be reduced.
  • the oxide semiconductor element 12 for each element layer it is possible to prevent hydrogen from diffusing into the low-layer oxide semiconductor element 12 during the production of the high-layer element layer.
  • the semiconductor device By forming a semiconductor device having a structure in which the element layers 10_1 to the element layers 10_n are laminated in this way, the number of elements per area can be increased and the semiconductor device can be highly integrated.
  • the oxide semiconductor device 12 is sealed with an insulator 18 and an insulator 11 in each element layer, but the present invention is not limited to this. ..
  • all the oxide semiconductor devices 12 contained in the element layer 10_1 to the element layer 10_n are collectively sealed by the insulator 18 of the element layer 10_1 and the insulator 21 of the element layer 10_n. It may be configured.
  • an opening is formed from the oxide semiconductor element 12 of the element layer 10_n to reach the insulator 18 of the element layer 10_1, and the opening surrounds the oxide semiconductor element 12 of each layer. It is formed.
  • the insulator 21 is provided in contact with the bottom surface and the inner wall of the opening and the upper surface of the oxide semiconductor device 12 of the element layer 10_n.
  • the insulator 21 is in contact with the upper surface of the insulator 18 of the element layer 10_1 at the bottom surface of the opening.
  • the insulator 21 may be configured to superimpose on the insulator 18 via an insulating film having a function of capturing and fixing hydrogen in a region where the insulator 21 does not superimpose on the oxide semiconductor element 12.
  • the insulator 18 of the element layer 10_1 and the insulator 21 of the element layer 10_n is provided on the lower side of the oxide semiconductor element 12 of each element layer and is insulated on the upper side.
  • the body 21 is provided.
  • the insulator 11 is provided in the element layer 10_1 to the element layer 10_n-1 so as to cover the conductor 15 of each element layer. Therefore, the insulator 21 of the element layer 10_n is in contact with the side surfaces of the insulator 21, the insulator 11, and the insulator 24 of each element layer.
  • the oxide semiconductor element 12 of all the element layers is collectively sealed by the insulator 18 of the element layer 10_1 and the insulator 21 of the element layer 10_n. It is not limited to this. As shown in FIG. 5, the insulator 18 of the element layer 10_1 and the insulator 11 of the element layer 10_n may be used to collectively seal the oxide semiconductor elements 12 of all the element layers.
  • an opening reaching the insulator 18 of the element layer 10_1 is formed from the interlayer insulating film of the structure 13 of the element layer 10_n, and the opening is formed so as to surround the oxide semiconductor element 12 of each layer. ..
  • the insulator 11 is provided in contact with the bottom surface and inner wall of the opening and the interlayer insulating film of the conductor 15 and the structure 13 of the element layer 10_n.
  • the insulator 11 is in contact with the upper surface of the insulator 18 of the element layer 10_1 at the bottom surface of the opening.
  • the insulator 11 may be configured to be superimposed on the insulator 18 via an insulating film having a function of capturing and fixing hydrogen in a region where the insulator 11 is not superimposed on the oxide semiconductor element 12.
  • a barrier insulating film against hydrogen is not provided in the region sealed by the insulator 18 of the element layer 10_1 and the insulator 11 of the element layer 10_n. This makes it possible to further reduce the number of steps for manufacturing a laminated semiconductor device.
  • the laminated semiconductor device shown in FIGS. 3 to 5 does not have the insulator 28 shown in FIGS. 2A or 2B, the present invention is not limited to this. Also in the laminated semiconductor device shown in FIGS. 3 to 5, an insulator 28 may be provided between the oxide semiconductor element 12 and the insulator 18.
  • the insulating material for forming an insulator, the conductive material for forming a conductor, or the semiconductor material for forming a semiconductor is referred to by a sputtering method or chemical vapor deposition (CVD).
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD Pulsed Laser Deposition
  • the sputtering method includes an RF sputtering method that uses a high-frequency power supply as a sputtering power supply, a DC sputtering method that uses a DC power supply, and a pulse DC sputtering method that changes the voltage applied to the electrodes in a pulsed manner.
  • the RF sputtering method is mainly used when forming an insulating film
  • the DC sputtering method is mainly used when forming a metal conductive film.
  • the pulse DC sputtering method is mainly used when a compound such as an oxide, a nitride, or a carbide is formed into a film by the reactive sputtering method.
  • the CVD method can be classified into a plasma CVD (PECVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, an optical CVD (PhotoCVD) method using light, and the like. Further, it can be divided into a metal CVD (MCVD: Metall CVD) method and an organometallic CVD (MOCVD: Metalorganic CVD) method depending on the raw material gas used.
  • PECVD plasma CVD
  • TCVD Thermal CVD
  • PhotoCVD PhotoCVD
  • MCVD Metal CVD
  • MOCVD Metalorganic CVD
  • the plasma CVD method can obtain a high quality film at a relatively low temperature. Further, since the thermal CVD method does not use plasma, it is a film forming method capable of reducing plasma damage to the object to be processed. For example, wiring, electrodes, elements (transistors, capacitive elements, etc.) included in a semiconductor device may be charged up by receiving electric charges from plasma. At this time, the accumulated electric charge may destroy the wiring, electrodes, elements, and the like included in the semiconductor device. On the other hand, in the case of the thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of the semiconductor device can be increased. Further, in the thermal CVD method, plasma damage during film formation does not occur, so that a film having few defects can be obtained.
  • thermal ALD Thermal ALD
  • PEALD plasma-excited reactor
  • the CVD method and ALD method are different from the sputtering method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be treated and has good step coverage.
  • the ALD method has excellent step covering property and excellent thickness uniformity, and is therefore suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film forming speed, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming speed.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the raw material gas.
  • a film having a continuously changed composition can be formed by changing the flow rate ratio of the raw material gas while forming the film.
  • a film having an arbitrary composition can be formed by simultaneously introducing a plurality of different types of precursors or by controlling the number of cycles of each precursor for different types of precursors.
  • a substrate (not shown) is prepared, and a structure 13 including an oxide semiconductor element 12 is formed on the substrate.
  • the interlayer insulating film of the structure 13 can be formed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film may be formed by using a sputtering method.
  • an opening 19 reaching the oxide semiconductor element 12 is formed in the interlayer insulating film of the structure 13 (see FIG. 6A).
  • the opening may be formed by using a lithography method. Although wet etching may be used to form the openings, it is preferable to use dry etching for microfabrication.
  • the conductor 14 is embedded in the opening 19 (see FIG. 6B).
  • a conductive film that can be used for the above-mentioned conductor 14 is formed so as to embed the opening 19, and the conductive film is subjected to chemical mechanical polishing (CMP) treatment or the like to form the conductor 14.
  • CMP chemical mechanical polishing
  • the film formation of the conductive film can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film By performing CMP treatment on the conductive film until the upper surface of the interlayer insulating film at the uppermost portion of the structure 13 is exposed, the conductive film remains only in the opening 19, so that the upper surface is flat.
  • the body 14 can be formed.
  • a part of the upper surface of the interlayer insulating film may be removed by the CMP treatment.
  • the conductive film 15A is formed by covering the structure 13 and the conductor 14 (see FIG. 6C).
  • a conductive film that can be used for the above-mentioned conductor 14 may be used.
  • the film formation of the conductive film 15A can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film 15A is processed by a lithography method to form a conductor 15 in contact with the upper surface of the conductor 14 (see FIG. 7A).
  • a part of the interlayer insulating film may be removed in the region where the conductor 15 and the interlayer insulating film of the structure 13 do not overlap.
  • the height of the region overlapping the conductor 14 on the upper surface of the structure 13 may be higher than that of the other regions.
  • the insulator 11a is formed by covering the structure 13, the conductor 14, and the conductor 15 (see FIG. 7B).
  • the above-mentioned insulating material having a hydrogen barrier property may be used, and it is preferable to use a nitride containing silicon such as silicon nitride.
  • the film formation of the insulator 11a is preferably performed by using a sputtering method. It is not necessary to use a gas containing hydrogen as a main component as the film forming gas. By using the sputtering method, the hydrogen concentration in the insulator 11a can be reduced.
  • the insulator 11b is formed on the insulator 11a (see FIG. 7C).
  • the above-mentioned insulating material having a hydrogen barrier property may be used, and it is preferable to use a nitride containing silicon such as silicon nitride.
  • the insulator 11b is preferably formed by the ALD method having good covering properties, and more preferably by the PEALD method.
  • the insulator 11b When the insulator 11b is formed into a film by the PEALD method, it is preferable to use a precursor containing no organic substances such as hydrocarbons (hereinafter referred to as an inorganic precursor). By forming a film using an inorganic precursor, the hydrogen concentration in the insulator 11b can be reduced.
  • an inorganic precursor one containing silicon may be used, and may further contain a halogen element.
  • the inorganic precursor contains a halogen element
  • the insulator 11b may contain the halogen element as an impurity.
  • the quantification of impurities can be performed by using secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry) or X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • SIMS Secondary Ion Mass Spectrometry
  • XPS X-ray Photoelectron Spectroscopy
  • the present invention is not limited to the ALD method using an inorganic precursor, and a precursor containing an organic substance may be used in some cases.
  • a nitrogen radical is used as a reactant.
  • Nitrogen radicals are obtained by turning nitrogen gas into plasma.
  • nitrogen is contained in the nitrogen plasma in the state of molecules, radicals, ions and the like.
  • a high frequency such as RF or a microwave
  • nitrogen plasma containing nitrogen radicals can be generated.
  • the reactant does not contain hydrogen. As a result, the hydrogen concentration in the insulator 11b can be reduced.
  • the semiconductor device 10 shown in FIG. 1A can be manufactured.
  • the insulator 18b is formed and the insulator 18a is formed on the insulator 18b before the structure 13 shown in FIG. 6A is formed.
  • the structure 13 may be formed on the insulator 18a.
  • the insulator 18a can be formed in the same manner as the insulator 11a. Further, the insulator 18b can be formed in the same manner as the insulator 11b.
  • the structure 13 is etched before forming the insulator 11a.
  • the insulator 11a may cover the side surface of the structure 13.
  • a region in contact between the insulator 11a and the insulator 18a can be formed on the outside of the structure 13.
  • the structure 13 can be sealed with the insulator 11 and the insulator 18.
  • FIG. 3 a method for manufacturing a laminated semiconductor device according to one aspect of the present invention shown in FIG. 3 will be described with reference to FIGS. 8A to 8E.
  • a substrate (not shown) is prepared, and an insulator 18 is formed on the substrate.
  • the insulator 18 may be formed by forming an insulator 18b and forming an insulator 18a on the insulator 18b.
  • an oxide semiconductor device 12 having an island-like pattern formed on the insulator 18 is formed (see FIG. 8A).
  • the island-shaped pattern formation means, for example, a state in which the oxide semiconductor element 12 is surrounded by a trench-shaped opening.
  • the insulator 21 may be formed by forming an insulator 21a and forming an insulator 21b on the insulator 21a.
  • the insulator 21a can be formed in the same manner as the insulator 11a.
  • the insulator 21b can be formed in the same manner as the insulator 11b.
  • the structure 13 is formed by including the oxide semiconductor element 12 and the insulator 21. Further, the conductor 14 is formed so as to be embedded in the structure 13 and the insulator 21 (see FIG. 8C). Regarding the steps up to the formation of the conductor 14, the description of the steps according to FIGS. 6A and 6B described above can be taken into consideration.
  • the conductor 15 is formed in contact with the upper surface of the conductor 14 (see FIG. 8D).
  • the description of the steps according to FIGS. 6C and 7A described above can be taken into consideration.
  • the insulator 11 may be formed by forming an insulator 11a and forming an insulator 11b on the insulator 11a. Regarding the film formation of the insulator 11a and the insulator 11b, the description of the steps according to FIGS. 7B and 7C described above can be taken into consideration.
  • the insulator 24 is formed on the insulator 11 (see FIG. 8E).
  • the film formation of the insulator 24 can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film may be formed by using a sputtering method. It is preferable that the insulator 24 is subjected to CMP treatment or the like to flatten the upper surface. In this way, the element layer 10_1 shown in FIG. 3 can be formed.
  • the semiconductor device in which the element layer 10_1 to the element layer 10_n shown in FIG. 3 are laminated can be manufactured.
  • the oxide semiconductor device 12 is sealed by the insulator 21 and the insulator 18 in the step of manufacturing each element layer (see FIG. 8B). Therefore, it is possible to prevent hydrogen from diffusing into the low-layer oxide semiconductor device 12 during the production of the high-layer device layer.
  • FIG. 4 Next, a method for manufacturing a laminated semiconductor device according to one aspect of the present invention shown in FIG. 4 will be described with reference to FIGS. 9A to 10B.
  • a substrate (not shown) is prepared, and an insulator 18 is formed on the substrate. Further, the oxide semiconductor element 12 is formed on the insulator 18, and the insulator 21 is formed on the oxide semiconductor element 12 (see FIG. 9A). Regarding the process up to the formation of the insulator 21, the description of the process according to FIGS. 8A and 8B described above can be taken into consideration. However, in this step, the insulator 21 is formed while the oxide semiconductor element 12 is formed in a layered shape without forming the oxide semiconductor element 12 in an island shape. Therefore, the insulator 21 does not cover the side surface of the oxide semiconductor element 12.
  • the structure 13 is formed by including the oxide semiconductor element 12 and the insulator 21. Further, the conductor 14 is formed so as to be embedded in the structure 13 and the insulator 21. Further, the conductor 15 is formed in contact with the upper surface of the conductor 14. Further, the structure 13, the conductor 14, and the conductor 15 are covered to form the insulator 11 and the insulator 24 (see FIG. 9B). Regarding the steps up to the formation of the insulator 11 and the insulator 24, the description of the steps according to FIGS. 8C to 8E described above can be taken into consideration. In this way, the element layer 10_1 can be formed in a state where the oxide semiconductor element 12 is not formed in an island shape.
  • the semiconductor in which the element layer 10_1 to the element layer 10_n are laminated in a state where the oxide semiconductor element 12 is not formed into an island pattern is formed.
  • the device can be made (see FIG. 9C).
  • the element layer 10_n has only the insulator 18 and the oxide semiconductor element 12.
  • an opening 25 reaching the insulator 18a of the element layer 10_1 is formed in the above semiconductor device (see FIG. 10A).
  • the opening 25 may be formed by using a lithography method. For example, it may be formed by using dry etching.
  • the opening 25 is preferably formed so as to surround the oxide semiconductor device 12 of each layer.
  • the insulator 21 is formed into a film by contacting the bottom surface and the inner wall of the opening 25 with the upper surface of the oxide semiconductor element 12 of the element layer 10_n (see FIG. 10B).
  • the insulator 21 is in contact with the upper surface of the insulator 18a of the element layer 10_1 at the bottom surface of the opening 25.
  • the insulator 21 can be formed into a film by the same method as the process according to FIG. 8B.
  • the ALD method having a good covering property, particularly the PEALD method as described above, the said.
  • the portion can be covered with an insulator 21b to prevent hydrogen from entering.
  • the structure 13, the conductor 14, the conductor 15, the insulator 11, and the insulator 24 of the element layer 10_n may be formed by the same method as the steps according to FIGS. 8C to 8E.
  • the semiconductor device in which the element layer 10_1 to the element layer 10_n shown in FIG. 4 are laminated can be manufactured.
  • all the oxide semiconductor devices 12 contained in the element layer 10_1 to the element layer 10_n can be collectively sealed (see FIG. 10B). Therefore, the number of steps for sealing the oxide semiconductor device 12 can be reduced. As a result, the productivity of the semiconductor device can be improved and the production cost can be reduced.
  • FIG. 5 a method for manufacturing a laminated semiconductor device according to one aspect of the present invention shown in FIG. 5 will be described with reference to FIGS. 11A to 12B.
  • a substrate (not shown) is prepared, and an insulator 18 is formed on the substrate. Further, the oxide semiconductor element 12 is formed on the insulator 18 (see FIG. 11A). Regarding the process up to the formation of the oxide semiconductor device 12, the description of the process according to FIG. 9A described above can be taken into consideration. However, in this step, the insulator 21 is not formed on the oxide semiconductor element 12.
  • the structure 13 is formed by including the oxide semiconductor element 12. Further, the conductor 14 is formed so as to be embedded in the structure 13. Further, the conductor 15 is formed in contact with the upper surface of the conductor 14. Further, the insulator 24 is formed by covering the structure 13, the conductor 14, and the conductor 15 (see FIG. 11B). Regarding the process up to the formation of the insulator 11, the description of the process according to FIG. 9B described above can be taken into consideration. However, in this step, the insulator 11 is not formed on the structure 13 and the conductor 15. In this way, the device layer 10_1 in which the insulator 21 and the insulator 11 are not formed can be formed.
  • the steps shown in FIGS. 11A and 11B are repeated n-1 times without forming the insulator 18.
  • the laminated semiconductor device shown in FIG. 11C does not have a barrier insulating film against hydrogen except for the insulator 18 of the element layer 10_1.
  • the element layer 10_n does not have the insulator 24.
  • an opening 27 reaching the insulator 18a of the element layer 10_1 is formed in the above semiconductor device (see FIG. 12A).
  • the opening 27 is preferably formed so as to surround the oxide semiconductor device 12 of each layer.
  • the bottom surface and inner wall of the opening 27 are brought into contact with the interlayer insulating film of the conductor 15 and the structure 13 of the element layer 10_n to form an insulator 11 (see FIG. 12B).
  • the insulator 11 is in contact with the upper surface of the insulator 18a of the element layer 10_1 at the bottom surface of the opening 27.
  • the insulator 11 can be formed into a film by the same method as the process according to FIG. 8E.
  • the ALD method having a good covering property, particularly the PEALD method as described above, the said.
  • the portion can be covered with an insulator 11b to prevent hydrogen from entering.
  • the insulator 24 of the element layer 10_n may be formed by using the same method as the process according to FIG. 8E.
  • the semiconductor device in which the element layer 10_1 to the element layer 10_n shown in FIG. 5 are laminated can be manufactured.
  • all the oxide semiconductor devices 12 contained in the element layer 10_1 to the element layer 10_n can be collectively sealed (see FIG. 12B). Therefore, the number of steps for sealing the oxide semiconductor device 12 can be reduced.
  • a barrier insulating film against hydrogen is not provided in the region sealed by the insulator 18 of the element layer 10_1 and the insulator 11 of the element layer 10_n (FIG. 12B). reference.). Therefore, the number of steps for manufacturing a laminated semiconductor device can be further reduced. As a result, the productivity of the laminated semiconductor device can be improved and the production cost can be reduced.
  • the insulator 11 has been shown by a laminated structure of the insulator 11a and the insulator 11b, but the present invention is not necessarily limited to this.
  • the insulator 11b may not be provided and only the insulator 11a may be provided.
  • the insulator 18 may be configured to have only the insulator 18a or only the insulator 18b.
  • the insulator 21 may be configured to have only the insulator 21a or only the insulator 21b.
  • the insulator 28 may be configured to have only the insulator 28a or only the insulator 28b.
  • a new semiconductor device can be provided.
  • one aspect of the present invention can provide a method for manufacturing a novel semiconductor device.
  • one aspect of the present invention can provide a semiconductor device having good electrical characteristics.
  • one aspect of the present invention can provide a semiconductor device with good reliability.
  • FIG. 13A and 13B are a top view and a sectional view of a semiconductor device having a transistor 200.
  • FIG. 13A is a top view of the semiconductor device.
  • FIG. 13B is a cross-sectional view of the portion shown by the alternate long and short dash line of A1-A2 in FIG. 13A, and is also a cross-sectional view of the transistor 200 in the channel length direction.
  • some elements are omitted for the purpose of clarifying the figure.
  • the semiconductor device of one aspect of the present invention includes an insulator 212 on a substrate (not shown), an insulator 214 on the insulator 212, a transistor 200 on the insulator 214, and an insulator 280 on the transistor 200.
  • Insulator 282 on Insulator 280 Insulator 283 on Insulator 282, Insulator 288 on Insulator 283, Insulator 274 on Insulator 288, Insulator 283, and Insulator 274.
  • the insulator 212 preferably has a laminated structure of the insulator 212b and the insulator 212a on the insulator 212b.
  • the insulator 286 preferably has a laminated structure of the insulator 286a and the insulator 286b on the insulator 286a.
  • the insulator 212, the insulator 214, the insulator 280, the insulator 282, the insulator 283, the insulator 285, and the insulator 274 function as an interlayer insulating film of the semiconductor device shown in FIGS. 13A and 13B.
  • the insulator 283 is in contact with a part of the upper surface of the insulator 214, the side surface of the insulator 216, the side surface of the insulator 222, the side surface of the insulator 275, the side surface of the insulator 280, and the side surface and the upper surface of the insulator 282. .. Further, the heights of the uppermost portion of the insulator 283, the uppermost portion of the insulator 288, and the uppermost portion of the insulator 274 are substantially the same.
  • conductor 240 (conductor 240a and conductor 240b) that is electrically connected to the transistor 200 and functions as a plug.
  • An insulator 241 (insulator 241a and insulator 241b) is provided in contact with the side surface of the conductor 240 that functions as a plug.
  • a conductor 246 (conductor 246a and conductor 246b) that electrically connects to the conductor 240 and functions as wiring is provided on the insulator 285 and the conductor 240.
  • an insulator 286 is provided so as to cover the conductor 246 and the insulator 285.
  • the transistor 200 corresponds to the oxide semiconductor element 12 shown in the first embodiment.
  • the insulator 212 (insulator 212a, insulator 212b) corresponds to the insulator 18 (insulator 18a, insulator 18b) shown in the first embodiment.
  • the insulator 283 corresponds to the insulator 21a shown in the first embodiment.
  • the insulator 288 corresponds to the insulator 21b shown in the first embodiment.
  • the conductor 240 corresponds to the conductor 14 shown in the first embodiment.
  • the conductor 246 corresponds to the conductor 15 shown in the first embodiment.
  • the insulator 286 (insulator 286a, insulator 286b) corresponds to the insulator 11 (insulator 11a, insulator 11b) shown in the first embodiment. Therefore, these can be taken into consideration in the description of the first embodiment in addition to the description of the present embodiment.
  • the insulator 241a is provided in contact with the inner wall of the opening of the insulator 275, the insulator 280, the insulator 282, the insulator 283, and the insulator 285, and the conductor 240a is provided in contact with the side surface of the insulator 241a. .. Further, the insulator 241b is provided in contact with the inner wall of the opening of the insulator 275, the insulator 280, the insulator 282, the insulator 283, and the insulator 285, and the conductor 240b is provided in contact with the side surface of the insulator 241b. ing.
  • the insulator 241 has a structure in which the first insulator is provided in contact with the inner wall of the opening, and the second insulator is further provided inside. Further, the conductor 240 has a structure in which the first conductor is provided in contact with the side surface of the insulator 241 and the second conductor is further provided inside.
  • the height of the upper surface of the conductor 240 and the height of the upper surface of the insulator 285 in the region overlapping the conductor 246 are about the same.
  • the transistor 200 shows a configuration in which the first insulator of the insulator 241 and the second insulator of the insulator 241 are laminated
  • the present invention is not limited to this.
  • the insulator 241 may be provided as a single layer or a laminated structure having three or more layers.
  • the transistor 200 shows a configuration in which the first conductor of the conductor 240 and the second conductor of the conductor 240 are laminated, but the present invention is not limited to this.
  • the conductor 240 may be provided as a single layer or a laminated structure having three or more layers. When the structure has a laminated structure, an ordinal number may be given in the order of formation to distinguish them.
  • the transistor 200 is an insulator 216 on an insulator 214 and a conductor 205 (a conductor 205a and a conductor) arranged to be embedded in the insulator 214 or the insulator 216. 205b), the insulator 222 on the insulator 216 and the conductor 205, the insulator 224 on the insulator 222, the oxide 230a on the insulator 224, and the oxide 230b on the oxide 230a.
  • a conductor 205 a conductor 205a and a conductor
  • the insulator 252 is the upper surface of the insulator 222, the side surface of the insulator 224, the side surface of the oxide 230a, the side surface and the upper surface of the oxide 230b, the side surface of the conductor 242, the side surface of the insulator 271, and the insulator 275. It is in contact with the sides, the sides of the insulator 280, and the bottom surface of the insulator 250.
  • the upper surface of the conductor 260 is arranged so as to substantially coincide in height with the uppermost portion of the insulator 254, the uppermost portion of the insulator 250, the uppermost portion of the insulator 252, and the upper surface of the insulator 280. Further, the insulator 282 is in contact with at least a part of the upper surface of each of the conductor 260, the insulator 252, the insulator 250, the insulator 254, and the insulator 280.
  • the oxide 230a and the oxide 230b may be collectively referred to as the oxide 230.
  • the conductor 242a and the conductor 242b may be collectively referred to as a conductor 242.
  • the insulator 271a and the insulator 271b may be collectively referred to as an insulator 271.
  • the insulator 280 and the insulator 275 are provided with an opening reaching the oxide 230b.
  • Insulator 252, insulator 250, insulator 254, and conductor 260 are arranged in the opening. Further, in the channel length direction of the transistor 200, the conductor 260, the insulator 252, the insulator 250, and the insulator 254 are placed between the insulator 271a and the conductor 242a and the insulator 271b and the conductor 242b. It is provided.
  • the insulator 254 has a region in contact with the side surface of the conductor 260 and a region in contact with the bottom surface of the conductor 260.
  • the oxide 230 preferably has an oxide 230a arranged on the insulator 224 and an oxide 230b arranged on the oxide 230a.
  • the oxide 230a By having the oxide 230a under the oxide 230b, it is possible to suppress the diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b.
  • the transistor 200 shows a configuration in which the oxide 230 is laminated with two layers of the oxide 230a and the oxide 230b
  • the present invention is not limited to this.
  • a single layer of the oxide 230b or a laminated structure of three or more layers may be provided, or each of the oxide 230a and the oxide 230b may have a laminated structure.
  • the conductor 260 functions as a first gate (also referred to as a top gate) electrode, and the conductor 205 functions as a second gate (also referred to as a back gate) electrode.
  • the insulator 252, the insulator 250 and the insulator 254 function as the first gate insulator, and the insulator 222 and the insulator 224 function as the second gate insulator.
  • the gate insulator may be referred to as a gate insulating layer or a gate insulating film.
  • the conductor 242a functions as one of the source or the drain, and the conductor 242b functions as the other of the source or the drain. Further, at least a part of the region overlapping with the conductor 260 of the oxide 230 functions as a channel forming region.
  • FIG. 14A an enlarged view of the vicinity of the channel formation region in FIG. 13B is shown in FIG. 14A.
  • the oxide 230b is provided so as to sandwich the region 230bc that functions as a channel forming region of the transistor 200, and the region 230ba and the region 230bb that function as a source region or a drain region. , Have.
  • At least a part of the region 230bc overlaps with the conductor 260.
  • the region 230bc is provided in the region between the conductor 242a and the conductor 242b.
  • the region 230ba is provided so as to be superimposed on the conductor 242a
  • the region 230bb is provided so as to be superimposed on the conductor 242b.
  • the region 230bc that functions as a channel forming region is a high resistance region having a low carrier concentration because it has less oxygen deficiency or a lower impurity concentration than the regions 230ba and 230bb. Therefore, it can be said that the region 230bc is i-type (intrinsic) or substantially i-type.
  • the region 230bc can be easily formed by performing microwave treatment in an atmosphere containing oxygen, for example.
  • the microwave processing refers to processing using, for example, a device having a power source for generating high-density plasma using microwaves. Further, in the present specification and the like, microwave refers to an electromagnetic wave having a frequency of 300 MHz or more and 300 GHz or less.
  • the region 230ba and the region 230bb that function as a source region or a drain region have a large oxygen deficiency or a high concentration of impurities such as hydrogen, nitrogen, and metal elements, so that the carrier concentration is increased and the resistance is lowered.
  • the region 230ba and the region 230bb are n-type regions having a high carrier concentration and low resistance as compared with the region 230bc.
  • the carrier concentration of the region 230 bc that functions as the channel forming region is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3 , and 1 ⁇ 10 16 cm. It is more preferably less than -3 , still more preferably less than 1 ⁇ 10 13 cm -3 , and even more preferably less than 1 ⁇ 10 12 cm -3 .
  • the lower limit of the carrier concentration in the region 230 bc that functions as the channel forming region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the carrier concentration is equal to or lower than the carrier concentration of the region 230 ba and the region 230 bb, and equal to or higher than the carrier concentration of the region 230 bc.
  • Regions may be formed. That is, the region functions as a junction region between the region 230 bc and the region 230 ba or the region 230 bb.
  • the hydrogen concentration may be equal to or lower than the hydrogen concentration of the region 230ba and the region 230bb, and may be equal to or higher than the hydrogen concentration of the region 230bc.
  • the junction region may have an oxygen deficiency equal to or less than that of the region 230ba and the region 230bb, and may be equal to or greater than the oxygen deficiency of the region 230bc.
  • FIG. 14A shows an example in which the region 230ba, the region 230bb, and the region 230bc are formed on the oxide 230b, but the present invention is not limited thereto.
  • each of the above regions may be formed not only with the oxide 230b but also with the oxide 230a.
  • the concentrations of the metal elements detected in each region and the impurity elements such as hydrogen and nitrogen are not limited to the stepwise changes in each region, but may be continuously changed in each region. That is, the closer the region is to the channel formation region, the lower the concentration of the metal element and the impurity elements such as hydrogen and nitrogen is sufficient.
  • a metal oxide hereinafter, also referred to as an oxide semiconductor that functions as a semiconductor for the oxide 230 (oxide 230a and oxide 230b) containing a channel forming region.
  • the metal oxide that functions as a semiconductor it is preferable to use a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • an In-M-Zn oxide having indium, element M and zinc (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium).
  • Zinc, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used.
  • an In-Ga oxide, an In-Zn oxide, or an indium oxide may be used as the oxide 230.
  • the atomic number ratio of In to the element M in the metal oxide used for the oxide 230b is larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the oxide 230a under the oxide 230b By arranging the oxide 230a under the oxide 230b in this way, it is possible to suppress the diffusion of impurities and oxygen from the structure formed below the oxide 230a to the oxide 230b. ..
  • the oxide 230a and the oxide 230b have a common element (main component) other than oxygen, the defect level density at the interface between the oxide 230a and the oxide 230b can be lowered. Since the defect level density at the interface between the oxide 230a and the oxide 230b can be lowered, the influence of the interfacial scattering on the carrier conduction is small, and a high on-current can be obtained.
  • the oxide 230b preferably has crystallinity.
  • CAAC-OS is a metal oxide having a highly crystalline and dense structure and having few impurities and defects (for example, oxygen deficiency (VO, etc.).
  • the metal By heat-treating at a temperature at which the oxide does not polycrystallize (for example, 400 ° C. or higher and 600 ° C. or lower), CAAC-OS can be made into a more crystalline and dense structure.
  • a temperature at which the oxide does not polycrystallize for example, 400 ° C. or higher and 600 ° C. or lower
  • CAAC-OS By increasing the density of CAAC-OS, the diffusion of impurities or oxygen in the CAAC-OS can be further reduced.
  • the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide having CAAC-OS is resistant to heat and has high reliability.
  • a curved surface may be provided between the side surface of the oxide 230b and the upper surface of the oxide 230b. That is, the end portion of the side surface and the end portion of the upper surface may be curved (hereinafter, also referred to as a round shape).
  • the radius of curvature on the curved surface is preferably larger than 0 nm, smaller than the film thickness of the oxide 230b in the region overlapping the conductor 242, or smaller than half the length of the region having no curved surface.
  • the radius of curvature on the curved surface is larger than 0 nm and 20 nm or less, preferably 1 nm or more and 15 nm or less, and more preferably 2 nm or more and 10 nm or less.
  • the oxide 230 preferably has a laminated structure of a plurality of oxide layers having different chemical compositions.
  • the atomic number ratio of the element M to the metal element as the main component is the ratio of the element M to the metal element as the main component in the metal oxide used for the oxide 230b. It is preferably larger than the atomic number ratio.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the oxide 230b is preferably an oxide having crystallinity such as CAAC-OS.
  • Crystalline oxides such as CAAC-OS have a dense structure with high crystallinity with few impurities and defects (oxygen deficiency, etc.). Therefore, it is possible to suppress the extraction of oxygen from the oxide 230b by the source electrode or the drain electrode. As a result, oxygen can be reduced from being extracted from the oxide 230b even if heat treatment is performed, so that the transistor 200 is stable against a high temperature (so-called thermal budget) in the manufacturing process.
  • the lower end of the conduction band changes gently.
  • the lower end of the conduction band at the junction between the oxide 230a and the oxide 230b is continuously changed or continuously bonded. In order to do so, it is preferable to reduce the defect level density of the mixed layer formed at the interface between the oxide 230a and the oxide 230b.
  • the oxide 230a and the oxide 230b have a common element other than oxygen as a main component, so that a mixed layer having a low defect level density can be formed.
  • the oxide 230b is an In-M-Zn oxide
  • the oxide 230a is an In-M-Zn oxide, an M-Zn oxide, an element M oxide, an In-Zn oxide, or an indium oxide. Etc. may be used.
  • the composition in the vicinity includes a range of ⁇ 30% of the desired atomic number ratio. Further, it is preferable to use gallium as the element M.
  • the oxide 230a and the oxide 230b are preferably formed by a sputtering method.
  • Oxygen or a mixed gas of oxygen and noble gas is used as the sputtering gas.
  • the film forming method of the oxide 230a and the oxide 230b is not limited to the sputtering method, and a CVD method, an MBE method, a PLD method, an ALD method, or the like may be appropriately used.
  • the above-mentioned atomic number ratio is not limited to the atomic number ratio of the formed metal oxide, but is the atomic number ratio of the sputtering target used for forming the metal oxide. May be.
  • the defect level density at the interface between the oxide 230a and the oxide 230b can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 200 can obtain a large on-current and high frequency characteristics.
  • At least one of the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, the insulator 288, and the insulator 286 has impurities such as water and hydrogen from the substrate side or , It is preferable to function as a barrier insulating film that suppresses diffusion from above the transistor 200 to the transistor 200. Therefore, at least one of insulator 212, insulator 214, insulator 271, insulator 275, insulator 282, insulator 283, insulator 288, and insulator 286 is a hydrogen atom, a hydrogen molecule, a water molecule, and a nitrogen atom.
  • an insulating material having a function of suppressing the diffusion of impurities such as nitrogen molecules, nitrogen oxide molecules ( N2O, NO, NO2, etc.) and copper atoms (the above impurities are difficult to permeate).
  • impurities such as nitrogen molecules, nitrogen oxide molecules ( N2O, NO, NO2, etc.) and copper atoms
  • an insulating material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule
  • the insulator 212, insulator 214, insulator 271, insulator 275, insulator 282, insulator 283, insulator 288, and insulator 286 have a function of suppressing impurities such as water and hydrogen, and diffusion of oxygen. It is preferable to use an insulator having the above, and for example, aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, silicon nitride and the like can be used. For example, as the insulator 212, the insulator 275, the insulator 283, the insulator 288, and the insulator 286, it is preferable to use silicon nitride having a higher hydrogen barrier property.
  • the insulator 214, the insulator 271, and the insulator 282 it is preferable to use aluminum oxide, magnesium oxide, or the like, which has a high function of capturing hydrogen and fixing hydrogen. This makes it possible to prevent impurities such as water and hydrogen from diffusing from the substrate side to the transistor 200 side via the insulator 212 and the insulator 214. Alternatively, it is possible to prevent impurities such as water and hydrogen from diffusing to the transistor 200 side from the interlayer insulating film or the like arranged outside the insulator 285. Alternatively, it is possible to prevent oxygen contained in the insulator 224 or the like from diffusing toward the substrate side via the insulator 212 and the insulator 214.
  • the transistor 200 is provided with an insulator 212, an insulator 214, an insulator 271, an insulator 275, an insulator 282, an insulator 283, and an insulator having a function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen. It is preferable to have a structure surrounded by the body 288 and the insulator 286.
  • the semiconductor device including the transistor 200 has a structure sandwiched between an insulator 286 having a hydrogen barrier property and an insulator 212, and hydrogen diffusing into the transistor 200 is reduced. Further, since the insulator 286 is provided so as to cover the insulator 285 and the conductor 246, hydrogen diffused to the transistor 200 via the conductor 246 can be reduced. Further inside, the transistor 200 is sealed by an insulator 283 and an insulator 288 having a hydrogen barrier property, and an insulator 212. As a result, the amount of hydrogen diffused into the transistor 200 is further reduced.
  • the insulator 214, the insulator 271, and the insulator 282, which have a high function of capturing hydrogen and fixing hydrogen, are provided so that low-concentration hydrogen in the vicinity of the transistor 200 diffuses into the oxide 230. I'm preventing it.
  • an oxide having an amorphous structure as the insulator 214, the insulator 271, the insulator 275, and the insulator 282.
  • a metal oxide such as AlO x (x is an arbitrary number larger than 0) or MgO y (y is an arbitrary number larger than 0).
  • an oxygen atom has a dangling bond, and the dangling bond may have a property of capturing and fixing hydrogen.
  • the transistor 200 By using a metal oxide having an amorphous structure as a component of the transistor 200 or providing it around the transistor 200, it is possible to manufacture the transistor 200 having good characteristics and high reliability, and a semiconductor device.
  • the insulator 214, the insulator 271, the insulator 275, and the insulator 282 preferably have an amorphous structure, but a region having a polycrystalline structure may be partially formed.
  • the insulator 214, the insulator 271, the insulator 275, and the insulator 282 may have a multilayer structure in which a layer having an amorphous structure and a layer having a polycrystalline structure are laminated. For example, a laminated structure in which a layer having a polycrystalline structure is formed on a layer having an amorphous structure may be used.
  • the film formation of the insulator 212a, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 286a may be performed by using, for example, a sputtering method. Since the sputtering method does not require the use of molecules containing hydrogen in the film forming gas, the hydrogen concentrations of the insulator 212a, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 286a. Can be reduced.
  • the insulator 212b, the insulator 288, and the insulator 286b are formed by using the ALD method, particularly the PEALD method.
  • the insulator 212b, the insulator 288, and the insulator 286b can be formed with good coverage, thereby improving the hydrogen barrier properties of the insulator 212, the insulator 286, and the insulator 283 and the insulator 288. be able to.
  • the film forming method is not limited to the sputtering method and the ALD method, and the CVD method, the MBE method, the PLD method and the like can be appropriately used.
  • the resistivity of the insulator 212, the insulator 275, the insulator 283 and the insulator 286 may be reduced.
  • the resistivity of the insulator 212, the insulator 275, the insulator 283 and the insulator 286 is preferably 1 ⁇ 10 10 ⁇ cm or more and 1 ⁇ 10 15 ⁇ cm or less.
  • the insulator 216, the insulator 274, the insulator 280, and the insulator 285 have a lower dielectric constant than the insulator 214.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the conductor 205 is arranged so as to overlap the oxide 230 and the conductor 260.
  • the conductor 205 is embedded in the opening formed in the insulator 216. Further, a part of the conductor 205 may be embedded in the insulator 214.
  • the conductor 205 has a conductor 205a and a conductor 205b.
  • the conductor 205a is provided in contact with the bottom surface and the side wall of the opening.
  • the conductor 205b is provided so as to be embedded in the recess formed in the conductor 205a.
  • the height of the upper surface of the conductor 205b is substantially the same as the height of the upper surface of the conductor 205a and the height of the upper surface of the insulator 216.
  • the conductor 205a has a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule ( N2O, NO, NO2 , etc.) and copper atom. It is preferable to use a conductive material having. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule).
  • the conductor 205a By using a conductive material having a function of reducing the diffusion of hydrogen in the conductor 205a, impurities such as hydrogen contained in the conductor 205b can be prevented from diffusing into the oxide 230 via the insulator 224 or the like. Can be prevented. Further, by using a conductive material having a function of suppressing the diffusion of oxygen for the conductor 205a, it is possible to prevent the conductor 205b from being oxidized and the conductivity from being lowered. As the conductive material having a function of suppressing the diffusion of oxygen, for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used. Therefore, as the conductor 205a, the above-mentioned conductive material may be a single layer or a laminated material. For example, titanium nitride may be used for the conductor 205a.
  • a conductive material containing tungsten, copper, or aluminum as a main component for the conductor 205b.
  • tungsten may be used for the conductor 205b.
  • the conductor 205 may function as a second gate electrode.
  • the threshold voltage (Vth) of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without interlocking with the potential applied to the conductor 260.
  • Vth threshold voltage
  • by applying a negative potential to the conductor 205 it is possible to increase the Vth of the transistor 200 and reduce the off-current. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be made smaller than when it is not applied.
  • the electrical resistivity of the conductor 205 is designed in consideration of the potential applied to the above-mentioned conductor 205, and the film thickness of the conductor 205 is set according to the electrical resistivity.
  • the film thickness of the insulator 216 is substantially the same as that of the conductor 205.
  • the absolute amount of impurities such as hydrogen contained in the insulator 216 can be reduced, so that the impurities can be reduced from diffusing into the oxide 230. ..
  • the conductor 205 may be provided larger than the size of the region that does not overlap with the conductor 242a and the conductor 242b of the oxide 230. Further, it is preferable that the conductor 205 is also stretched in a region outside the ends of the oxide 230a and the oxide 230b in the channel width direction. That is, it is preferable that the conductor 205 and the conductor 260 are superimposed via an insulator on the outside of the side surface of the oxide 230 in the channel width direction.
  • the channel forming region of the oxide 230 is electrically surrounded by the electric field of the conductor 260 that functions as the first gate electrode and the electric field of the conductor 205 that functions as the second gate electrode. Can be done.
  • the structure of the transistor that electrically surrounds the channel forming region by the electric fields of the first gate and the second gate is called a curved channel (S-channel) structure.
  • the transistor having an S-channel structure represents the structure of a transistor that electrically surrounds the channel formation region by the electric fields of one and the other of the pair of gate electrodes.
  • the S-channel structure disclosed in the present specification and the like is different from the Fin type structure and the planar type structure.
  • the conductor 205 is stretched to function as wiring.
  • the present invention is not limited to this, and a conductor that functions as wiring may be provided under the conductor 205. Further, it is not always necessary to provide one conductor 205 for each transistor. For example, the conductor 205 may be shared by a plurality of transistors.
  • the conductor 205 shows a configuration in which the conductor 205a and the conductor 205b are laminated, but the present invention is not limited to this.
  • the conductor 205 may be provided as a single layer or a laminated structure having three or more layers.
  • the insulator 222 and the insulator 224 function as a gate insulator.
  • the insulator 222 preferably has a function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.). Further, it is preferable that the insulator 222 has a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). For example, the insulator 222 preferably has a function of suppressing the diffusion of one or both of hydrogen and oxygen more than the insulator 224.
  • the insulator 222 it is preferable to use an insulator containing oxides of one or both of aluminum and hafnium, which are insulating materials.
  • the insulator it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • the insulator 222 releases oxygen from the oxide 230 to the substrate side and diffuses impurities such as hydrogen from the peripheral portion of the transistor 200 to the oxide 230. Functions as a layer that suppresses.
  • the insulator 222 impurities such as hydrogen can be suppressed from diffusing into the inside of the transistor 200, and the generation of oxygen deficiency in the oxide 230 can be suppressed. Further, it is possible to suppress the conductor 205 from reacting with the oxygen contained in the insulator 224 or the oxide 230.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to the insulator.
  • these insulators may be nitrided.
  • the insulator 222 may be used by laminating silicon oxide, silicon oxide or silicon nitride on these insulators.
  • an insulator containing a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, and zirconium oxide may be used in a single layer or in a laminated state.
  • a high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, and zirconium oxide
  • problems such as leakage current may occur due to the thinning of the gate insulator.
  • a high-k material for an insulator that functions as a gate insulator it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a substance having a high dielectric constant such as lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), (Ba, Sr) TiO 3 (BST) may be used.
  • silicon oxide, silicon oxynitride, or the like may be appropriately used.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 600 ° C. or lower, more preferably 350 ° C. or higher and 550 ° C. or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the oxide 230 to reduce oxygen deficiency (VO).
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an atmosphere of nitrogen gas or an inert gas. good.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more, and then continuously heat-treated in an atmosphere of nitrogen gas or an inert gas.
  • the oxygen deficiency in the oxide 230 can be repaired by the supplied oxygen, in other words, the reaction of "VO + O ⁇ null" can be promoted. .. Further, the oxygen supplied to the hydrogen remaining in the oxide 230 reacts, so that the hydrogen can be removed (dehydrated) as H2O . As a result, it is possible to suppress the hydrogen remaining in the oxide 230 from recombination with the oxygen deficiency to form VOH.
  • the oxide 230 can be made into a more crystalline and dense structure. By increasing the density of the oxide 230 in this way, the diffusion of impurities or oxygen in the oxide 230 can be further reduced.
  • the insulator 222 and the insulator 224 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the insulator 224 may be formed in an island shape by superimposing on the oxide 230a. In this case, the insulator 275 is in contact with the side surface of the insulator 224 and the upper surface of the insulator 222.
  • the conductor 242a and the conductor 242b are provided in contact with the upper surface of the oxide 230b.
  • the conductor 242a and the conductor 242b function as a source electrode or a drain electrode of the transistor 200, respectively.
  • Examples of the conductor 242 include a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum and aluminum, and the like. It is preferable to use a nitride containing titanium and aluminum. In one aspect of the invention, a nitride containing tantalum is particularly preferred. Further, for example, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even when oxygen is absorbed.
  • hydrogen contained in the oxide 230b or the like may diffuse into the conductor 242a or the conductor 242b.
  • hydrogen contained in the oxide 230b or the like is likely to diffuse into the conductor 242a or the conductor 242b, and the diffused hydrogen is the conductor. It may bind to the nitrogen contained in the 242a or the conductor 242b. That is, hydrogen contained in the oxide 230b or the like may be absorbed by the conductor 242a or the conductor 242b.
  • the conductor 242 it is preferable that no curved surface is formed between the side surface of the conductor 242 and the upper surface of the conductor 242.
  • the conductor 242 on which the curved surface is not formed the cross-sectional area of the conductor 242 in the cross section in the channel width direction can be increased.
  • the conductivity of the conductor 242 can be increased and the on-current of the transistor 200 can be increased.
  • the insulator 271a is provided in contact with the upper surface of the conductor 242a, and the insulator 271b is provided in contact with the upper surface of the conductor 242b.
  • the insulator 271 preferably functions as a barrier insulating film against at least oxygen. Therefore, it is preferable that the insulator 271 has a function of suppressing the diffusion of oxygen.
  • the insulator 271 preferably has a function of suppressing the diffusion of oxygen more than the insulator 280.
  • the insulator 271 for example, a nitride containing silicon such as silicon nitride may be used. Further, the insulator 271 preferably has a function of capturing impurities such as hydrogen.
  • a metal oxide having an amorphous structure for example, an insulator such as aluminum oxide or magnesium oxide may be used.
  • aluminum oxide having an amorphous structure or aluminum oxide having an amorphous structure as the insulator 271 because hydrogen may be captured and fixed more effectively. This makes it possible to manufacture a transistor 200 having good characteristics and high reliability, and a semiconductor device.
  • the insulator 275 is provided so as to cover the insulator 224, the oxide 230a, the oxide 230b, the conductor 242, and the insulator 271.
  • the insulator 275 preferably has a function of capturing hydrogen and fixing hydrogen.
  • the insulator 275 preferably contains an insulator such as silicon nitride or a metal oxide having an amorphous structure, for example, aluminum oxide or magnesium oxide.
  • an insulator 275 such as silicon nitride or a metal oxide having an amorphous structure, for example, aluminum oxide or magnesium oxide.
  • a laminated film of aluminum oxide and silicon nitride on the aluminum oxide may be used as the insulator 275.
  • aluminum oxide may be formed by a sputtering method
  • silicon nitride may be formed by a PEALD method.
  • the conductor 242 can be wrapped with the insulator having a barrier property against oxygen. That is, it is possible to prevent oxygen contained in the insulator 224 and the insulator 280 from diffusing into the conductor 242. As a result, the conductor 242 is directly oxidized by the oxygen contained in the insulator 224 and the insulator 280 to increase the resistivity and suppress the decrease in the on-current.
  • the insulator 252 functions as a part of the gate insulator. As the insulator 252, it is preferable to use a barrier insulating film against oxygen. As the insulator 252, an insulator that can be used for the above-mentioned insulator 282 may be used. As the insulator 252, an insulator containing an oxide of one or both of aluminum and hafnium may be used. As the insulator, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate) and the like can be used. In this embodiment, aluminum oxide is used as the insulator 252. In this case, the insulator 252 is an insulator having at least oxygen and aluminum.
  • the insulator 252 is provided in contact with the upper surface and the side surface of the oxide 230b, the side surface of the oxide 230a, the side surface of the insulator 224, and the upper surface of the insulator 222 also in the channel width direction. That is, the region overlapping the oxide 230a, the oxide 230b, and the conductor 260 of the insulator 224 is covered with the insulator 252 in the cross section in the channel width direction. Thereby, when the heat treatment or the like is performed, the desorption of oxygen by the oxide 230a and the oxide 230b can be blocked by the insulator 252 having a barrier property against oxygen.
  • the insulator 280 and the insulator 250 contain an excessive amount of oxygen, it is possible to suppress the excessive supply of the oxygen to the oxide 230a and the oxide 230b. Therefore, it is possible to prevent the region 230ba and the region 230bb from being excessively oxidized through the region 230bc to cause a decrease in the on-current of the transistor 200 or a decrease in the field effect mobility.
  • the insulator 252 is provided in contact with the side surfaces of the conductor 242, the insulator 271, the insulator 275, and the insulator 280. Therefore, it is possible to reduce the oxidation of the side surface of the conductor 242 and the formation of an oxide film on the side surface. As a result, it is possible to suppress a decrease in the on-current of the transistor 200 or a decrease in the field effect mobility.
  • the insulator 252 needs to be provided in the opening formed in the insulator 280 or the like together with the insulator 254, the insulator 250, and the conductor 260. In order to miniaturize the transistor 200, it is preferable that the film thickness of the insulator 252 is thin.
  • the film thickness of the insulator 252 is 0.1 nm or more and 5.0 nm or less, preferably 0.5 nm or more and 3.0 nm or less, and more preferably 1.0 nm or more and 3.0 nm or less.
  • the insulator 252 may have a region having the above-mentioned film thickness at least in a part thereof.
  • the film thickness of the insulator 252 is preferably thinner than the film thickness of the insulator 250. In this case, the insulator 252 may have a region having a film thickness thinner than that of the insulator 250, at least in part.
  • the insulator 252 In order to form the insulator 252 with a thin film thickness as described above, it is preferable to form the insulator by using the ALD method.
  • the ALD method include a thermal ALD (Thermal ALD) method in which the reaction of the precursor and the reactor is performed only by thermal energy, and a PEALD method using a plasma-excited reactor. In the PEALD method, it may be preferable to use plasma because it is possible to form a film at a lower temperature.
  • the insulator 250 functions as a part of the gate insulator.
  • the insulator 250 is preferably arranged in contact with the upper surface of the insulator 252.
  • the insulator 250 includes silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having holes, and the like. Can be used. In particular, silicon oxide and silicon nitride nitride are preferable because they are heat-stable. In this case, the insulator 250 is an insulator having at least oxygen and silicon.
  • the insulator 250 preferably has a reduced concentration of impurities such as water and hydrogen in the insulator 250.
  • the film thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less, and more preferably 0.5 nm or more and 15.0 nm or less. In this case, the insulator 250 may have, at least in part, a region having the above-mentioned film thickness.
  • FIGS. 13A and 13B show a configuration in which the insulator 250 is a single layer
  • the present invention is not limited to this, and a laminated structure of two or more layers may be used.
  • the insulator 250 may have a two-layer laminated structure of the insulator 250a and the insulator 250b on the insulator 250a.
  • the lower insulator 250a is formed by using an insulator that easily permeates oxygen
  • the upper insulator 250b is a diffusion of oxygen. It is preferable to use an insulator having a function of suppressing the above. With such a configuration, oxygen contained in the insulator 250a can be suppressed from diffusing into the conductor 260. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 230. Further, it is possible to suppress the oxidation of the conductor 260 by the oxygen contained in the insulator 250a.
  • the insulator 250a may be provided by using a material that can be used for the above-mentioned insulator 250, and the insulator 250b may be an insulator containing an oxide of one or both of aluminum and hafnium.
  • the insulator aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate) and the like can be used.
  • hafnium oxide is used as the insulator 250b.
  • the insulator 250b is an insulator having at least oxygen and hafnium.
  • the film thickness of the insulator 250b is 0.5 nm or more and 5.0 nm or less, preferably 1.0 nm or more and 5.0 nm or less, and more preferably 1.0 nm or more and 3.0 nm or less.
  • the insulator 250b may have, at least in part, a region having the above-mentioned film thickness.
  • an insulating material which is a high-k material having a high relative permittivity may be used for the insulator 250b.
  • the gate insulator By forming the gate insulator into a laminated structure of the insulator 250a and the insulator 250b, it is possible to obtain a laminated structure that is stable against heat and has a high relative permittivity. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness of the gate insulator. Further, it is possible to reduce the equivalent oxide film thickness (EOT) of the insulator that functions as a gate insulator. Therefore, the withstand voltage of the insulator 250 can be increased.
  • EOT equivalent oxide film thickness
  • the insulator 254 functions as a part of the gate insulator.
  • silicon nitride formed by the PEALD method may be used as the insulator 254.
  • the insulator 254 is an insulator having at least nitrogen and silicon.
  • the insulator 254 may further have a barrier property against oxygen. As a result, oxygen contained in the insulator 250 can be suppressed from diffusing into the conductor 260.
  • the insulator 254 needs to be provided in the opening formed in the insulator 280 or the like together with the insulator 252, the insulator 250, and the conductor 260. In order to miniaturize the transistor 200, it is preferable that the film thickness of the insulator 254 is thin.
  • the film thickness of the insulator 254 is 0.1 nm or more and 5.0 nm or less, preferably 0.5 nm or more and 3.0 nm or less, and more preferably 1.0 nm or more and 3.0 nm or less.
  • the insulator 254 may have, at least in part, a region having the above-mentioned film thickness.
  • the film thickness of the insulator 254 is preferably thinner than the film thickness of the insulator 250. In this case, the insulator 254 may have a region having a film thickness thinner than that of the insulator 250, at least in part.
  • the conductor 260 functions as the first gate electrode of the transistor 200.
  • the conductor 260 preferably has a conductor 260a and a conductor 260b arranged on the conductor 260a.
  • the conductor 260a is preferably arranged so as to wrap the bottom surface and the side surface of the conductor 260b.
  • the upper surface of the conductor 260 substantially coincides with the uppermost portion of the insulator 250.
  • the conductor 260 is shown in FIG. 13B as a two-layer structure of the conductor 260a and the conductor 260b, it may be a single-layer structure or a laminated structure of three or more layers.
  • the conductor 260a it is preferable to use a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule and copper atom.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule.
  • the conductor 260a has a function of suppressing the diffusion of oxygen, it is possible to suppress that the conductor 260b is oxidized by the oxygen contained in the insulator 250 and the conductivity is lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductor 260 also functions as wiring, it is preferable to use a conductor having high conductivity.
  • a conductor having high conductivity for example, as the conductor 260b, a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 260b may have a laminated structure, for example, titanium or a laminated structure of titanium nitride and the conductive material.
  • the conductor 260 is self-aligned so as to fill the opening formed in the insulator 280 or the like.
  • the conductor 260 can be reliably arranged in the region between the conductor 242a and the conductor 242b without aligning the conductor 260.
  • the height of the bottom surface of the conductor 260 in the region where the conductor 260 and the oxide 230b do not overlap when the bottom surface of the insulator 222 is used as a reference is the height of the oxide 230b. It is preferably lower than the height of the bottom surface.
  • the conductor 260 which functions as a gate electrode, covers the side surface and the upper surface of the channel forming region of the oxide 230b via an insulator 250 or the like, so that the electric field of the conductor 260 can be applied to the channel forming region of the oxide 230b. It becomes easier to act on the whole. Therefore, the on-current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • the difference is 0 nm or more and 100 nm or less, preferably 3 nm or more and 50 nm or less, and more preferably 5 nm or more and 20 nm or less.
  • the insulator 280 is provided on the insulator 275, and an opening is formed in the region where the insulator 250 and the conductor 260 are provided. Further, the upper surface of the insulator 280 may be flattened.
  • the insulator 280 that functions as an interlayer film preferably has a low dielectric constant.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the insulator 280 is provided by using the same material as the insulator 216, for example.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon oxynitride, and silicon oxide having pores are preferable because they can easily form a region containing oxygen desorbed by heating.
  • the insulator 280 preferably has an excess oxygen region or excess oxygen. Further, it is preferable that the concentration of impurities such as water and hydrogen in the insulator 280 is reduced.
  • impurities such as water and hydrogen in the insulator 280
  • silicon oxide, silicon oxynitride, or the like may be appropriately used for the insulator 280.
  • the insulator 280 By providing an insulator having excess oxygen in contact with the oxide 230, oxygen deficiency in the oxide 230 can be reduced and the reliability of the transistor 200 can be improved.
  • the insulator 280 containing excess oxygen can be formed.
  • the hydrogen concentration in the insulator 280 can be reduced.
  • the insulator 282 in contact with the upper surface of the insulator 280 may be formed into a film by a sputtering method in an atmosphere containing oxygen, and oxygen may be added to the insulator 280.
  • oxygen may be added to the insulator 280 in the film formation of the insulator 282
  • the film forming method of the insulator 280 is not limited to the sputtering method, and the CVD method, MBE method, PLD method, ALD method and the like are appropriately used. You may.
  • the insulator 280 may have a laminated structure of silicon oxide formed by a sputtering method and silicon oxide formed on the insulator by a CVD method. Further, silicon nitride may be further laminated on top of the silicon nitride.
  • the insulator 282 preferably functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the insulator 280 from above, and preferably has a function of capturing impurities such as hydrogen. Further, the insulator 282 preferably functions as a barrier insulating film that suppresses the permeation of oxygen.
  • a metal oxide having an amorphous structure for example, an insulator such as aluminum oxide may be used. In this case, the insulator 282 is an insulator having at least oxygen and aluminum.
  • the insulator 282 which has a function of capturing impurities such as hydrogen in contact with the insulator 280 in the region sandwiched between the insulator 212 and the insulator 283, hydrogen contained in the insulator 280 and the like can be obtained. Impurities can be captured and the amount of hydrogen in the region can be kept constant.
  • the insulator 282 is preferably formed by using a sputtering method. Oxygen can be added to the insulator 280 by forming the insulator 282 by the sputtering method.
  • the film forming method of the insulator 282 is not limited to the sputtering method, and a CVD method, an MBE method, a PLD method, an ALD method, or the like may be appropriately used.
  • the insulator 283 functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the insulator 280 from above.
  • the insulator 283 is placed on top of the insulator 282.
  • a nitride containing silicon such as silicon nitride or silicon nitride oxide.
  • silicon nitride formed by a sputtering method may be used as the insulator 283.
  • a silicon nitride film having a high density can be formed.
  • the hydrogen concentration in the insulator 283 can be reduced.
  • the insulator 2808 it is preferable to use a nitride containing silicon, such as silicon nitride.
  • silicon nitride formed by the PEALD method may be used as the insulator 288.
  • the hydrogen barrier property of the laminated structure of the insulator 283 and the insulator 288 can be improved.
  • the insulator 283, the insulator 288, and the insulator 274 are subjected to CMP treatment until the uppermost portion of the insulator 283 is exposed. Therefore, the tops of the insulator 283, the insulator 288, and the insulator 274 may substantially match each other. Further, FIG.
  • 13B shows a configuration in which a part of the insulator 288 is removed and a part of the insulator 283 and the insulator 285 are in contact with each other, but the present invention is not limited to this.
  • the insulator 288 may be in contact with the insulator 285 in a region where the insulator 288 completely covers the insulator 283 and the insulator 288 overlaps the insulator 282.
  • the conductor 240a and the conductor 240b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor 240a and the conductor 240b may have a laminated structure.
  • the insulator 285, the insulator 283, the insulator 282, the insulator 280, the insulator 275, and the first conductor arranged in the vicinity of the insulator 271 are included in the first conductor.
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen For example, tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductive material having a function of suppressing the permeation of impurities such as water and hydrogen may be used in a single layer or in a laminated manner. Further, impurities such as water and hydrogen contained in the layer above the insulator 283 can be suppressed from being mixed into the oxide 230 through the conductor 240a and the conductor 240b.
  • a barrier insulating film that can be used for the insulator 275 or the like may be used.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride may be used. Since the insulator 241a and the insulator 241b are provided in contact with the insulator 283, the insulator 282, and the insulator 271, impurities such as water and hydrogen contained in the insulator 280 and the like are contained in the conductor 240a and the conductor 240b. It is possible to prevent the oxide 230 from being mixed with the oxide 230. In particular, silicon nitride is suitable because it has a high blocking property against hydrogen. Further, it is possible to prevent oxygen contained in the insulator 280 from being absorbed by the conductor 240a and the conductor 240b.
  • the first insulator in contact with the inner wall of the opening such as the insulator 280 and the second insulator inside the insulator are against oxygen. It is preferable to use a barrier insulating film in combination with a barrier insulating film against hydrogen.
  • aluminum oxide formed by the ALD method may be used as the first insulator, and silicon nitride formed by the PEALD method may be used as the second insulator.
  • silicon nitride formed by the PEALD method may be used as the second insulator.
  • the conductor 246 (conductor 246a and conductor 246b) which is in contact with the upper surface of the conductor 240a and the upper surface of the conductor 240b and functions as wiring may be arranged.
  • the conductor 246 it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • the transistor 200 having the conductor 260 functioning as the first gate electrode and the conductor 205 functioning as the second gate electrode has been described.
  • the present invention is not limited to this. Any structure may be used as long as it is a transistor using an oxide semiconductor film, and it may be appropriately designed according to the characteristics required for the semiconductor device. For example, it may be a transistor having a top gate structure or a transistor having a bottom gate structure.
  • an insulator substrate for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (yttria stabilized zirconia substrate, etc.), a resin substrate, and the like.
  • the semiconductor substrate include a semiconductor substrate made of silicon and germanium, and a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide.
  • the conductor substrate includes a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate and the like.
  • the substrate having a metal nitride there are a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided in an insulator substrate a substrate in which a conductor or an insulator is provided in a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided in a conductor substrate, and the like.
  • those on which an element is provided may be used.
  • Elements provided on the substrate include a capacitance element, a resistance element, a switch element, a light emitting element, a storage element, and the like.
  • Insulator examples include oxides having insulating properties, nitrides, nitride oxides, nitride oxides, metal oxides, metal oxide nitrides, metal nitride oxides and the like.
  • Examples of the insulator having a high specific dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides having aluminum and hafnium, nitride oxides having aluminum and hafnium, oxides having silicon and hafnium, silicon and hafnium. There are nitrides having oxides, or nitrides having silicon and hafnium.
  • Examples of the insulator having a low specific dielectric constant include silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and empty. There are silicon oxide with pores, resin, and the like.
  • the transistor using a metal oxide can stabilize the electrical characteristics of the transistor by surrounding it with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen.
  • the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, tantalum, and zirconium. Insulations containing, lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or in layers.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen
  • Metal oxides such as tantalum oxide, and metal nitrides such as aluminum nitride, silicon nitride, and silicon nitride can be used.
  • the insulator that functions as a gate insulator is preferably an insulator having a region containing oxygen that is desorbed by heating.
  • the oxygen deficiency of the oxide 230 can be compensated by having the structure in which silicon oxide or silicon oxide having a region containing oxygen desorbed by heating is in contact with the oxide 230.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, berylium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a plurality of conductive layers formed of the above materials may be laminated and used.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing nitrogen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
  • a laminated structure in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined is used for the conductor functioning as a gate electrode.
  • a conductive material containing oxygen may be provided on the channel forming region side.
  • the conductor that functions as the gate electrode it is preferable to use a conductive material containing a metal element and oxygen contained in the metal oxide in which the channel is formed.
  • the above-mentioned conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride and tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • Metal Oxide As the oxide 230, it is preferable to use a metal oxide (oxide semiconductor) that functions as a semiconductor.
  • a metal oxide oxide semiconductor
  • the metal oxide applicable to the oxide 230 according to the present invention will be described.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. Further, one or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like may be contained.
  • the metal oxide is an In-M-Zn oxide having indium, the element M, and zinc.
  • the element M is aluminum, gallium, yttrium, or tin.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like.
  • the element M a plurality of the above-mentioned elements may be combined in some cases.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, the metal oxide having nitrogen may be referred to as a metal oxide.
  • FIG. 15A is a diagram illustrating the classification of the crystal structure of an oxide semiconductor, typically IGZO (a metal oxide containing In, Ga, and Zn).
  • IGZO a metal oxide containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes “completable amorphous”.
  • Crystalline includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned crystal) (excluding single crystal).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 15A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) spectrum.
  • XRD X-ray diffraction
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 15B is simply referred to as an XRD spectrum.
  • the thickness of the CAAC-IGZO film shown in FIG. 15B is 500 nm.
  • the horizontal axis is 2 ⁇ [deg. ], And the vertical axis is intensity [a. u. ].
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or the substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 15C.
  • FIG. 15C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 15A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystal oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: atomous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a grid image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. Note that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam transmitted through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction, or that the bond distance between the atoms changes due to the replacement of metal atoms. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear grain boundaries can be confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be deteriorated due to the mixing of impurities and the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method. For example, when structural analysis is performed on an nc-OS film using an XRD device, a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan. Further, when electron beam diffraction (also referred to as selected area electron diffraction) using an electron beam having a probe diameter larger than that of nanocrystals (for example, 50 nm or more) is performed on the nc-OS film, a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron beam diffraction also referred to as selected area electron diffraction
  • nanocrystals for example, 50 nm or more
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS. In addition, a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or in the vicinity thereof.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size in the vicinity thereof.
  • the mixed state is also called a mosaic shape or a patch shape.
  • the CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic, and the first region is distributed in the film (hereinafter, also referred to as a cloud shape). It is said.). That is, the CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region where [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region containing gallium oxide, gallium zinc oxide, or the like as a main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) have a structure in which they are unevenly distributed and mixed.
  • EDX Energy Dispersive X-ray spectroscopy
  • the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function).
  • the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS for the transistor, high on -current (Ion), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. In addition, a highly reliable transistor can be realized.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, and more preferably 1 ⁇ . It is 10 11 cm -3 or less, more preferably 1 ⁇ 10 10 cm -3 or less, and 1 ⁇ 10 -9 cm -3 or more.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon or carbon in the channel forming region of the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the channel forming region of the oxide semiconductor is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the channel formation region of the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less. ..
  • the nitrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms. / Cm 3 or less, more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the channel forming region of the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 5 ⁇ 10 19 atoms / cm 3 , more preferably 1 ⁇ 10. It should be less than 19 atoms / cm 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the semiconductor material that can be used for the oxide 230 is not limited to the above-mentioned metal oxide.
  • a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) may be used.
  • a semiconductor of a simple substance element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance (also referred to as an atomic layer material, a two-dimensional material, etc.) that functions as a semiconductor, and the like as a semiconductor material.
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent or ionic bonds are laminated via bonds that are weaker than covalent or ionic bonds, such as van der Waals forces.
  • the layered material has high electrical conductivity in the unit layer, that is, high two-dimensional electrical conductivity.
  • Chalcogenides are compounds containing chalcogens. Chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium. Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • oxide 230 for example, it is preferable to use a transition metal chalcogenide that functions as a semiconductor.
  • Specific transition metal chalcogenides applicable as oxide 230 include molybdenum sulfide (typically MoS 2 ), tungstenized molybdenum (typically MoSe 2 ), and molybdenum tellurium (typically MoTe 2 ).
  • Tungsten disulfide typically WS 2
  • tungsten serene typically WSe 2
  • tungsten tellurium typically WTe 2
  • hafnium sulfide typically HfS 2
  • hafnium serene typically
  • Typical examples include HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenium (typically ZrSe 2 ).
  • FIG. 16A shows a top view of the semiconductor device 500.
  • the x-axis shown in FIG. 16A is parallel to the channel length direction of the transistor 200, and the y-axis is perpendicular to the x-axis.
  • FIG. 16B is a cross-sectional view corresponding to the portion indicated by the alternate long and short dash line of A1-A2 shown in FIG. 16A, and is also a cross-sectional view of the transistor 200 in the channel length direction.
  • FIG. 16C is a cross-sectional view corresponding to the portion indicated by the alternate long and short dash line of A3-A4 shown in FIG. 16A, and is also a cross-sectional view of the opening region 400 and its vicinity.
  • some elements are omitted for the purpose of clarifying the figure.
  • the same reference numerals are added to the structures having the same functions as the structures constituting the semiconductor devices shown in ⁇ Semiconductor device configuration example>.
  • the materials described in detail in ⁇ Semiconductor device configuration example> can be used as the constituent materials of the semiconductor device.
  • the semiconductor device 500 shown in FIGS. 16A to 16C is a modification of the semiconductor device shown in FIGS. 13A and 13B.
  • the semiconductor device 500 shown in FIGS. 16A to 16 is different from the semiconductor device shown in FIGS. 13A and 13B in that an opening region 400 is formed in the insulator 282 and the insulator 280. Further, it differs from the semiconductor device shown in FIGS. 13A and 13B in that the sealing portion 265 is formed so as to surround the plurality of transistors 200.
  • the semiconductor device 500 has a plurality of transistors 200 and a plurality of aperture regions 400 arranged in a matrix. Further, a plurality of conductors 260 that function as gate electrodes of the transistor 200 are provided so as to extend in the y-axis direction.
  • the opening region 400 is formed in a region that does not overlap with the oxide 230 and the conductor 260. Further, the sealing portion 265 is formed so as to surround the plurality of transistors 200, the plurality of conductors 260, and the plurality of opening regions 400.
  • the number, arrangement, and size of the transistor 200, the conductor 260, and the opening region 400 are not limited to the structure shown in FIG. 16, and may be appropriately set according to the design of the semiconductor device 500.
  • the sealing portion 265 is provided so as to surround a plurality of transistors 200, an insulator 216, an insulator 222, an insulator 275, an insulator 280, and an insulator 282.
  • the insulator 283 is provided so as to cover the insulator 216, the insulator 222, the insulator 275, the insulator 280, and the insulator 282.
  • the insulator 283 is in contact with the upper surface of the insulator 214.
  • an insulator 288 and an insulator 274 are provided between the insulator 283 and the insulator 285.
  • the top of the insulator 288 and the insulator 274 is approximately identical in height to the top of the insulator 283.
  • the same insulator as the insulator 280 can be used.
  • a plurality of transistors 200 can be wrapped with the insulator 283, the insulator 214, and the insulator 212.
  • one or more of the insulator 283, the insulator 214, and the insulator 212 preferably functions as a barrier insulating film against hydrogen. As a result, it is possible to prevent hydrogen contained outside the region of the sealing portion 265 from being mixed into the region of the sealing portion 265.
  • An opening is formed in the insulator 283, the insulator 288, the insulator 274, and the insulator 285 on the outside of the sealing portion 265, and the sealing portion is formed in which the insulator 286 and the insulator 214 are in contact with each other. May be good.
  • an opening is formed in the insulator 214, the insulator 283, the insulator 288, the insulator 274, and the insulator 285 on the outside of the sealing portion 265 to form a sealing portion in which the insulator 286a and the insulator 212a are in contact with each other. It may be configured. That is, the configuration shown in FIG. 1C may be used.
  • the insulator 282 has an opening. Further, in the opening region 400, the insulator 280 may overlap with the opening of the insulator 282 and have a groove portion. The depth of the groove portion of the insulator 280 may be set so that the upper surface of the insulator 275 is exposed at the deepest, and may be, for example, about 1/4 or more and 1/2 or less of the maximum film thickness of the insulator 280.
  • the insulator 283 is in contact with the side surface of the insulator 282, the side surface of the insulator 280, and the upper surface of the insulator 280 inside the opening region 400. Further, in the opening region 400, a part of the insulator 274 may be formed so as to embed the recess formed in the insulator 283. At this time, the height of the upper surface of the insulator 274 formed in the opening region 400 and the height of the uppermost surface of the insulator 283 may be substantially the same.
  • hydrogen contained in the insulator 280 can be combined with oxygen and released to the outside through the opening region 400. Hydrogen combined with oxygen is released as water. Therefore, it is possible to reduce the hydrogen contained in the insulator 280 and reduce the hydrogen contained in the insulator 280 from being mixed in the oxide 230.
  • the shape of the opening region 400 in the top view is substantially rectangular, but the present invention is not limited to this.
  • the shape of the opening region 400 in the top view may be a rectangle, an ellipse, a circle, a rhombus, or a combination thereof.
  • the area of the opening region 400 and the arrangement interval can be appropriately set according to the design of the semiconductor device including the transistor 200. For example, in a region where the density of the transistor 200 is low, the area of the opening region 400 may be increased or the arrangement interval of the opening regions 400 may be narrowed. Further, for example, in a region where the density of the transistor 200 is high, the area of the opening region 400 may be narrowed or the arrangement interval of the opening region 400 may be widened.
  • a new semiconductor device can be provided.
  • one aspect of the present invention can provide a method for manufacturing a novel semiconductor device.
  • one aspect of the present invention can provide a semiconductor device having good electrical characteristics.
  • one aspect of the present invention can provide a semiconductor device with good reliability.
  • a semiconductor device capable of miniaturization or high integration Alternatively, according to one aspect of the present invention, a semiconductor device having low power consumption can be provided.
  • FIG. 17 shows an example of a semiconductor device (storage device) according to one aspect of the present invention.
  • the transistor 200 is provided above the transistor 300, and the capacitive element 100 is provided above the transistor 300 and the transistor 200.
  • the transistor 200 the transistor 200 described in the previous embodiment can be used.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer having an oxide semiconductor. Since the transistor 200 has a small off current, it is possible to retain the stored contents for a long period of time by using the transistor 200 as a storage device. That is, since the refresh operation is not required or the frequency of the refresh operation is extremely low, the power consumption of the storage device can be sufficiently reduced.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300. Further, the wiring 1003 is electrically connected to one of the source and drain of the transistor 200, the wiring 1004 is electrically connected to the first gate of the transistor 200, and the wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the. The gate of the transistor 300 and the other of the source and drain of the transistor 200 are electrically connected to one of the electrodes of the capacitive element 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitive element 100. ..
  • the storage devices shown in FIG. 17 can form a memory cell array by arranging them in a matrix.
  • the transistor 300 is provided on the substrate 311 and has a conductor 316 that functions as a gate, an insulator 315 that functions as a gate insulator, a semiconductor region 313 that is a part of the substrate 311 and a low that functions as a source region or a drain region. It has a resistance region 314a and a low resistance region 314b.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the semiconductor region 313 (a part of the substrate 311) in which the channel is formed has a convex shape. Further, the side surface and the upper surface of the semiconductor region 313 are provided so as to be covered by the conductor 316 via the insulator 315.
  • the conductor 316 may be made of a material that adjusts the work function. Since such a transistor 300 utilizes a convex portion of a semiconductor substrate, it is also called a FIN type transistor. In addition, it may have an insulator that is in contact with the upper part of the convex portion and functions as a mask for forming the convex portion. Further, although the case where a part of the semiconductor substrate is processed to form a convex portion is shown here, the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • the transistor 300 shown in FIG. 17 is an example, and the transistor 300 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration or the driving method.
  • the capacitive element 100 is provided above the transistor 200.
  • the capacitive element 100 has a conductor 110 that functions as a first electrode, a conductor 120 that functions as a second electrode, and an insulator 130 that functions as a dielectric. Further, it is preferable that the insulator 287 is provided so as to cover the insulator 130 and the conductor 112.
  • the conductor 112 provided on the conductor 240 and the conductor 110 can be formed at the same time.
  • the conductor 112 has a function as a plug or wiring for electrically connecting to the capacitive element 100, the transistor 200, or the transistor 300.
  • the conductor 112 corresponds to the conductor 246 shown in the previous embodiment, and the description of the conductor 246 can be referred to for details.
  • the conductor 112 and the conductor 110 show a single-layer structure, but the structure is not limited to this, and a laminated structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to the conductor having a high conductivity may be formed between the conductor having the barrier property and the conductor having a high conductivity.
  • the insulator 130 is, for example, silicon oxide, silicon nitride, silicon nitride, silicon nitride, aluminum oxide, aluminum nitride, aluminum nitride, aluminum nitride, hafnium oxide, hafnium oxide, hafnium nitride, hafnium nitride. Etc. may be used, and it can be provided in a laminated manner or in a single layer.
  • the capacitive element 100 can secure a sufficient capacitance by having an insulator having a high dielectric constant (high-k), and by having an insulator having a large dielectric strength, the dielectric strength is improved and the capacitance is improved. It is possible to suppress electrostatic breakdown of the element 100.
  • the insulator of the high dielectric constant (high-k) material material having a high specific dielectric constant
  • a material having ferroelectricity may be used as the insulator 130.
  • a mixed crystal of hafnium oxide and zirconium oxide also referred to as “HZO”
  • element X in hafnium oxide element X is silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y),
  • La lanthanum
  • strontium strontium
  • BFO bismuth ferrite
  • barium titanate may be used as the insulator 130.
  • the insulator 287 it is preferable to use an insulator having a function of capturing and fixing hydrogen, which can be used for the insulator 214 or the insulator 282.
  • an insulator having a function of capturing and fixing hydrogen which can be used for the insulator 214 or the insulator 282.
  • aluminum oxide or the like it is preferable to use aluminum oxide or the like.
  • the shape of the capacitive element 100 is a planar type, but the storage device shown in the present embodiment is not limited to this.
  • the shape of the capacitive element 100 may be a cylinder type.
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine, silicon oxide with carbon added, carbon and nitrogen are used as materials with high dielectric strength (materials with low relative permittivity).
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine, silicon oxide with carbon added, carbon and nitrogen are used as materials with high dielectric strength (materials with low relative permittivity).
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine, silicon oxide with carbon added, carbon and nitrogen are used as materials with high dielectric strength (materials with low relative permittivity)
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon oxide with fluorine, silicon oxide with carbon added, carbon and nitrogen are used as materials with high dielectric strength (materials with low relative permittivity).
  • a wiring layer provided with an interlayer film, wiring, a plug, and the like may be provided between the structures. Further, a plurality of wiring layers can be provided according to the design.
  • the conductor having a function as a plug or wiring may collectively give a plurality of structures the same reference numeral. Further, in the present specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are laminated in this order on the transistor 300 as an interlayer film. Further, the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a capacitive element 100, a conductor 328 electrically connected to the transistor 200, a conductor 330, and the like. The conductor 328 and the conductor 330 function as a plug or wiring.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape below the insulator.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354. The conductor 356 functions as a plug or wiring.
  • the insulator 210, the insulator 212 (insulator 212a, insulator 212b), the insulator 214, and the insulator 216 include a conductor 218, a conductor (conductor 205) constituting the transistor 200, and the like. It is embedded.
  • the conductor 218 has a function as a plug or wiring for electrically connecting to the capacitive element 100 or the transistor 300.
  • the insulator 217 is provided in contact with the side surface of the conductor 218 that functions as a plug.
  • the insulator 217 is provided in contact with the inner wall of the opening formed in the insulator 210, the insulator 212, the insulator 214, and the insulator 216. That is, the insulator 217 is provided between the conductor 218 and the insulator 210, the insulator 212, the insulator 214, and the insulator 216. Since the conductor 205 can be formed in parallel with the conductor 218, the insulator 217 may be formed in contact with the side surface of the conductor 205.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride may be used. Since the insulator 217 is provided in contact with the insulator 210, the insulator 212, the insulator 214, and the insulator 222, impurities such as water or hydrogen from the insulator 210 or the insulator 216 or the like are oxidized through the conductor 218. It is possible to suppress mixing with the object 230. In particular, silicon nitride is suitable because it has a high blocking property against hydrogen. Further, it is possible to prevent oxygen contained in the insulator 210 or the insulator 216 from being absorbed by the conductor 218.
  • the insulator 217 can be formed in the same manner as the insulator 241.
  • silicon nitride may be formed into a film by using the PEALD method, and an opening reaching the conductor 356 may be formed by anisotropic etching.
  • an insulator 286 (insulator 286a, insulator 286b) that functions as a barrier insulating film is provided on the conductor 112 and the conductor 110 corresponding to the conductor 246.
  • the insulator 286 is provided so as to cover the insulator 287.
  • an insulator 150 is provided on the insulator 286.
  • the conductor 158 is formed so as to be embedded in the insulator 150.
  • the conductor 162 is provided on the insulator 150, and the insulator 160 is provided so as to cover the conductor 162. Further, the conductor 166 is provided on the insulator 160, and the insulator 164 is provided on the conductor 166.
  • an organic resin such as polyimide can be used for the insulator 160 and the insulator 164.
  • a low resistance conductive film such as aluminum can be used.
  • a part of the conductor 166 is electrically connected to the wiring 1001, and is electrically connected to the transistor 300 via the conductor 162, the conductor 158, the conductor 112, and the like. Further, a part of the conductor 162 is electrically connected to the wiring 1005, and is electrically connected to the second electrode of the capacitive element 100 via the conductor 158.
  • the transistor 200 many interlayer insulating films, wiring, and the like are provided on the transistor 200, and contain impurities that affect the oxide semiconductor film such as hydrogen.
  • the insulator 160 and the insulator 164 made of an organic resin easily diffuse hydrogen.
  • the insulator 287 with the insulator 286, which is an insulating film having a hydrogen barrier property, it is possible to reduce the diffusion of hydrogen into the transistor 200 and the like. Further, by covering most of the conductor 120 with the insulator 286, hydrogen diffusing into the transistor 200 via the conductor 112 that functions as wiring can be significantly reduced.
  • the insulator 150 and the conductor 162 may be covered with the insulator 168a and the insulator 168b which function as a barrier insulating film against hydrogen. Since the insulator 168a has the same configuration as the insulator 286a, the description of the insulator 286a can be referred to in detail. Further, since the insulator 168b on the insulator 168a has the same configuration as the insulator 286b, the description of the insulator 286b can be referred to in detail. In the following, the insulator 168a and the insulator 168b may be collectively referred to as an insulator 168.
  • Examples of the insulator that can be used as the interlayer film include oxides having insulating properties, nitrides, nitride oxides, nitride oxides, metal oxides, metal oxide nitrides, and metal nitride oxides.
  • the material may be selected according to the function of the insulator.
  • the insulator 150, the insulator 210, the insulator 352, the insulator 354, and the like have an insulator having a low relative permittivity.
  • the insulator preferably has silicon oxide to which fluorine has been added, silicon oxide to which carbon has been added, silicon oxide to which carbon and nitrogen have been added, silicon oxide having pores, or a resin.
  • the insulator may be silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide with fluorine, silicon oxide with carbon, silicon oxide with carbon and nitrogen, or silicon oxide with pores.
  • silicon oxide and silicon oxide nitride are thermally stable, they can be combined with a resin to form a laminated structure that is thermally stable and has a low relative permittivity.
  • the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic, and the like.
  • these resins may be used for an insulator 160 and an insulator 164.
  • a transistor using an oxide semiconductor can stabilize the electrical characteristics of the transistor by surrounding it with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen. Therefore, the insulator 350, the insulator 212, the insulator 214, the insulator 282, the insulator 283, the insulator 288, the insulator 286, and the like are provided with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen. It may be used.
  • Examples of the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, tantalum, and zirconium. Insulations containing, lanthanum, neodymium, hafnium or tantalum may be used in single layers or in layers.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide or Metal oxides such as tantalum oxide, silicon nitride oxide, silicon nitride and the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, berylium, and indium.
  • a material containing one or more metal elements selected from ruthenium and the like can be used.
  • a semiconductor having high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, and a silicide such as nickel silicide may be used.
  • the conductor 328, the conductor 330, the conductor 356, the conductor 218, the conductor 112, the conductor 110, the conductor 120, the conductor 158 and the like may be a metal material or an alloy material formed of the above materials.
  • Metal nitride materials, or conductive materials such as metal oxide materials can be used in a single layer or laminated. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten.
  • it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material. It is preferable to use a low resistance conductive material for the conductor 162 and the conductor 166.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor. In that case, it is preferable to provide an insulator having a barrier property between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.
  • an insulator 241 between the insulator 224 and the insulator 280 having excess oxygen and the conductor 240 it is preferable to provide an insulator 241 between the insulator 224 and the insulator 280 having excess oxygen and the conductor 240.
  • the insulator 241 is provided in contact with the insulator 222, the insulator 282, and the insulator 283, so that the insulator 224 and the transistor 200 are sealed by an insulator having a barrier property. Can be done.
  • the insulator 241 it is possible to prevent the excess oxygen contained in the insulator 224 and the insulator 280 from being absorbed by the conductor 240. Further, by having the insulator 241, it is possible to suppress the diffusion of hydrogen, which is an impurity, to the transistor 200 via the conductor 240.
  • an insulating material having a function of suppressing the diffusion of impurities such as water or hydrogen and oxygen it is preferable to use silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide and the like.
  • silicon nitride is preferable because it has a high blocking property against hydrogen.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and tantalum oxide can be used.
  • the transistor 200 may be configured to be sealed with an insulator 212, an insulator 214, an insulator 282, an insulator 283, an insulator 288, and an insulator 286. With such a configuration, it is possible to reduce the mixing of hydrogen contained in the insulator 274, the insulator 150, and the like into the insulator 280 and the like.
  • the conductor 240 penetrates the insulator 283 and the insulator 282, and the conductor 218 penetrates the insulator 214 and the insulator 212.
  • the insulator 241 is in contact with the conductor 240.
  • the insulator 217 is provided in contact with the conductor 218.
  • the transistor 200 is sealed with the insulator 212, the insulator 214, the insulator 282, the insulator 283, the insulator 241 and the insulator 217, and impurities such as hydrogen contained in the insulator 274 and the like are outside. It is possible to reduce contamination from.
  • a dicing line (sometimes referred to as a scribe line, a division line, or a cutting line) provided when a plurality of semiconductor devices are taken out in the form of chips by dividing a large-area substrate into semiconductor elements will be described. ..
  • a dividing method for example, there is a case where a groove (dicing line) for dividing a semiconductor element is first formed on a substrate, then the dicing line is cut, and the semiconductor device is divided (divided) into a plurality of semiconductor devices.
  • the region where the insulator 283 and the insulator 214 are in contact overlap with the dicing line it is preferable to design so that the region where the insulator 283 and the insulator 214 are in contact overlap with the dicing line. That is, openings are provided in the insulator 282, the insulator 280, the insulator 275, the insulator 222, and the insulator 216 in the vicinity of the region serving as the dicing line provided on the outer edge of the memory cell having the plurality of transistors 200.
  • the insulator 214 and the insulator 283 come into contact with each other at the openings provided in the insulator 282, the insulator 280, the insulator 275, the insulator 222, and the insulator 216.
  • openings may be provided in the insulator 282, the insulator 280, the insulator 275, the insulator 222, the insulator 216, and the insulator 214.
  • the insulator 212 and the insulator are provided in the openings provided in the insulator 282, the insulator 280, the insulator 275, the insulator 224, the insulator 222, the insulator 216, and the insulator 214. It comes in contact with 283.
  • the insulator 212 and the insulator 283 may be formed by using the same material and the same method. By providing the insulator 212 and the insulator 283 with the same material and the same method, the adhesion can be enhanced. For example, it is preferable to use silicon nitride.
  • the transistor 200 can be wrapped by the insulator 212, the insulator 214, the insulator 282, and the insulator 283. Since at least one of the insulator 212, the insulator 214, the insulator 282, and the insulator 283 has a function of suppressing the diffusion of oxygen, hydrogen, and water, the semiconductor element shown in the present embodiment is formed. By dividing the substrate for each circuit region, even if it is processed into a plurality of chips, impurities such as hydrogen or water are prevented from being mixed in from the side surface direction of the divided substrate and diffused to the transistor 200. Can be done.
  • the structure can prevent the excess oxygen of the insulator 280 and the insulator 224 from diffusing to the outside. Therefore, the excess oxygen of the insulator 280 and the insulator 224 is efficiently supplied to the oxide in which the channel is formed in the transistor 200.
  • the oxygen can reduce the oxygen deficiency of the oxide in which the channel is formed in the transistor 200.
  • the oxide in which the channel is formed in the transistor 200 can be made into an oxide semiconductor having a low defect level density and stable characteristics. That is, it is possible to suppress fluctuations in the electrical characteristics of the transistor 200 and improve reliability.
  • the transistor 200 is sealed with the insulator 283 and the insulator 214 or the insulator 212 to form a dicing line in a region where they are in contact with each other, but the present invention is limited to this. It's not a thing.
  • the insulator 286 and the insulator 214 or the insulator 212 may be configured to seal the transistor 200 and form a dicing line in a region where they are in contact with each other.
  • a transistor using an oxide as a semiconductor (hereinafter, may be referred to as an OS transistor) according to one aspect of the present invention.
  • a storage device to which a capacitive element is applied (hereinafter, may be referred to as an OS memory device) will be described.
  • the OS memory device is a storage device having at least a capacitive element and an OS transistor that controls charging / discharging of the capacitive element. Since the off-current of the OS transistor is extremely small, the OS memory device has excellent holding characteristics and can function as a non-volatile memory.
  • FIG. 19A shows an example of the configuration of the OS memory device.
  • the storage device 1400 has a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 includes, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging the wiring.
  • the sense amplifier has a function of amplifying a data signal read from a memory cell.
  • the wiring is the wiring connected to the memory cell of the memory cell array 1470, and will be described in detail later.
  • the amplified data signal is output to the outside of the storage device 1400 as a data signal RDATA via the output circuit 1440.
  • the row circuit 1420 has, for example, a row decoder, a word line driver circuit, and the like, and the row to be accessed can be selected.
  • the storage device 1400 is supplied with a low power supply voltage (VSS) as a power supply voltage, a high power supply voltage (SiO) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 from the outside. Further, a control signal (CE, WE, RE), an address signal ADDR, and a data signal WDATA are input to the storage device 1400 from the outside.
  • the address signal ADDR is input to the row decoder and column decoder, and the data signal WDATA is input to the write circuit.
  • the control logic circuit 1460 processes the control signals (CE, WE, RE) input from the outside to generate the control signals of the row decoder and the column decoder.
  • the control signal CE is a chip enable signal
  • the control signal WE is a write enable signal
  • the control signal RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and other control signals may be input as needed.
  • the memory cell array 1470 has a plurality of memory cells MC arranged in a matrix and a plurality of wirings.
  • the number of wires connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cell MC, the number of memory cell MCs in one column, and the like. Further, the number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cell MC, the number of memory cell MCs in one row, and the like.
  • FIG. 19A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane
  • the present embodiment is not limited to this.
  • the memory cell array 1470 may be provided so as to overlap a part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap under the memory cell array 1470.
  • 20A to 20H show an example of a memory cell configuration applicable to the above-mentioned memory cell MC.
  • [DOSRAM] 20A to 20C show an example of a circuit configuration of a DRAM memory cell.
  • a DRAM using a memory cell of a 1OS transistor and a 1-capacity element type may be referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • the memory cell 1471 shown in FIG. 20A has a transistor M1 and a capacitive element CA.
  • the transistor M1 has a gate (sometimes called a top gate) and a back gate.
  • the first terminal of the transistor M1 is connected to the first terminal of the capacitive element CA, the second terminal of the transistor M1 is connected to the wiring BIL, the gate of the transistor M1 is connected to the wiring WOL, and the back gate of the transistor M1 is connected. Is connected to the wiring BGL.
  • the second terminal of the capacitive element CA is connected to the wiring LL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring LL functions as wiring for applying a predetermined potential to the second terminal of the capacitive element CA. It is preferable to apply a low level potential to the wiring LL at the time of writing and reading data.
  • the wiring BGL functions as wiring for applying a potential to the back gate of the transistor M1. The threshold voltage of the transistor M1 can be increased or decreased by applying an arbitrary potential to the wiring BGL.
  • the memory cell 1471 shown in FIG. 20A corresponds to a configuration in which the conductor 110 is not electrically connected to the gate of the transistor 300 in the storage device shown in FIG. That is, the transistor M1 corresponds to the transistor 200, and the capacitive element CA corresponds to the capacitive element 100.
  • the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed.
  • the memory cell MC may be configured such that the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL as in the memory cell 1472 shown in FIG. 20B.
  • the memory cell MC may be a memory cell composed of a transistor having a single gate structure, that is, a transistor M1 having no back gate, as in the memory cell 1473 shown in FIG. 20C.
  • the transistor 200 can be used as the transistor M1 and the capacitive element 100 can be used as the capacitive element CA.
  • the leakage current of the transistor M1 can be made very small. That is, since the written data can be held for a long time by the transistor M1, the frequency of refreshing the memory cell can be reduced. Alternatively, the memory cell refresh operation can be eliminated. Further, since the leak current is very small, it is possible to hold multi-valued data or analog data for the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • the sense amplifier is provided so as to overlap under the memory cell array 1470 as described above, the bit line can be shortened. As a result, the bit line capacity is reduced, and the holding capacity of the memory cell can be reduced.
  • [NOSRAM] 20D to 20G show an example of a circuit configuration of a gain cell type memory cell having two transistors and one capacitance element.
  • the memory cell 1474 shown in FIG. 20D has a transistor M2, a transistor M3, and a capacitive element CB.
  • the transistor M2 has a top gate (sometimes referred to simply as a gate) and a back gate.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • the first terminal of the transistor M2 is connected to the first terminal of the capacitive element CB, the second terminal of the transistor M2 is connected to the wiring WBL, the gate of the transistor M2 is connected to the wiring WOL, and the back gate of the transistor M2. Is connected to the wiring BGL.
  • the second terminal of the capacitive element CB is connected to the wiring CAL.
  • the first terminal of the transistor M3 is connected to the wiring RBL, the second terminal of the transistor M3 is connected to the wiring SL, and the gate of the transistor M3 is connected to the first terminal of the capacitive element CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as wiring for applying a predetermined potential to the second terminal of the capacitive element CB. It is preferable to apply a high level potential to the wiring CAL during data writing, data retention, and data reading. Further, during data retention, it is preferable to apply a low level potential to the wiring CAL.
  • the wiring BGL functions as wiring for applying a potential to the back gate of the transistor M2.
  • the threshold voltage of the transistor M2 can be increased or decreased by applying an arbitrary potential to the wiring BGL.
  • the memory cell 1474 shown in FIG. 20D corresponds to the storage device shown in FIG. That is, the transistor M2 is in the transistor 200, the capacitive element CB is in the capacitive element 100, the transistor M3 is in the transistor 300, the wiring WBL is in the wiring 1003, the wiring WOL is in the wiring 1004, the wiring BGL is in the wiring 1006, and the wiring CAL is in the wiring 1006.
  • the wiring RBL corresponds to the wiring 1002
  • the wiring SL corresponds to the wiring 1001.
  • the memory cell MC is not limited to the memory cell 1474, and the circuit configuration can be appropriately changed.
  • the memory cell MC may be configured such that the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL as in the memory cell 1475 shown in FIG. 20E.
  • the memory cell MC may be a memory cell composed of a transistor having a single gate structure, that is, a transistor M2 having no back gate, as in the memory cell 1476 shown in FIG. 20F.
  • the memory cell MC may have a configuration in which the wiring WBL and the wiring RBL are combined as one wiring BIL, as in the memory cell 1477 shown in FIG. 20G.
  • the transistor 200 can be used as the transistor M2
  • the transistor 300 can be used as the transistor M3
  • the capacitive element 100 can be used as the capacitive element CB.
  • an OS transistor as the transistor M2
  • the leakage current of the transistor M2 can be made very small.
  • the written data can be held by the transistor M2 for a long time, so that the frequency of refreshing the memory cells can be reduced. Further, the refresh operation of the memory cell can be eliminated.
  • the leak current is very small, multi-valued data or analog data can be held in the memory cell 1474. The same applies to the memory cells 1475 to 1477.
  • the transistor M3 may be a transistor having silicon in the channel forming region (hereinafter, may be referred to as a Si transistor).
  • the conductive type of the Si transistor may be an n-channel type or a p-channel type.
  • the Si transistor may have higher field effect mobility than the OS transistor. Therefore, a Si transistor may be used as the transistor M3 that functions as a readout transistor. Further, by using a Si transistor for the transistor M3, the transistor M2 can be provided by stacking it on the transistor M3, so that the occupied area of the memory cell can be reduced and the storage device can be highly integrated.
  • the transistor M3 may be an OS transistor.
  • an OS transistor is used for the transistor M2 and the transistor M3, the circuit can be configured by using only the n-type transistor in the memory cell array 1470.
  • FIG. 20H shows an example of a gain cell type memory cell having a 3-transistor and 1-capacity element.
  • the memory cell 1478 shown in FIG. 20H has transistors M4 to M6 and a capacitive element CC.
  • the capacitive element CC is appropriately provided.
  • the memory cell 1478 is electrically connected to the wiring BIL, the wiring RWL, the wiring WWL, the wiring BGL, and the wiring GNDL.
  • Wiring GNDL is wiring that gives a low level potential.
  • the memory cell 1478 may be electrically connected to the wiring RBL and the wiring WBL instead of the wiring BIL.
  • the transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL.
  • the back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 does not have to have a back gate.
  • the transistor M5 and the transistor M6 may be an n-channel type Si transistor or a p-channel type Si transistor, respectively.
  • the transistor M4 to the transistor M6 may be an OS transistor.
  • the memory cell array 1470 can be configured as a circuit using only n-type transistors.
  • the transistor 200 can be used as the transistor M4
  • the transistor 300 can be used as the transistor M5 and the transistor M6, and the capacitive element 100 can be used as the capacitive element CC.
  • an OS transistor as the transistor M4
  • the leakage current of the transistor M4 can be made very small.
  • the configurations of the peripheral circuit 1411, the memory cell array 1470, and the like shown in the present embodiment are not limited to the above.
  • the arrangement or function of these circuits and the wiring, circuit elements, etc. connected to the circuits may be changed, deleted, or added as necessary.
  • the storage device of one aspect of the present invention has a high operating speed and can retain data for a long period of time.
  • FIG. 21A is a block diagram of a semiconductor device 800 using a transistor according to an aspect of the present invention.
  • FIG. 21B is a schematic perspective view of the semiconductor device 800.
  • the semiconductor device 800 has a peripheral circuit 820 and a memory cell array 830.
  • the semiconductor device 800 can function as a storage device.
  • the peripheral circuit 820 has a row driver 821 and a column driver 822.
  • the row driver 821 and the column driver 822 may be simply referred to as a drive circuit or a driver.
  • the low driver 821 is a circuit having a function of outputting a signal for driving the memory cell array 830 to the word line WL.
  • the row driver 821 has a function of transmitting a word signal to the word line WL (WL_1 and WL_N are shown in FIG. 21A. N is a natural number of 2 or more).
  • the low driver 821 may be referred to as a word line side drive circuit.
  • the row driver 821 includes a decoder circuit for selecting a word line WL corresponding to a designated address, a buffer circuit, and the like.
  • the word line WL may be simply called wiring.
  • the column driver 822 is a circuit having a function of outputting a signal for driving the memory cell array 830 to the bit line BL. Specifically, the column driver 822 has a function of transmitting a data signal to the bit line BL (BL_1 and BL_1 are shown in FIG. 21A).
  • the column driver 822 may be referred to as a bit line side drive circuit.
  • the column driver 822 includes a sense amplifier, a precharge circuit, a decoder circuit for selecting a bit line corresponding to a designated address, and the like.
  • the bit line BL may be simply referred to as wiring. In the drawings, the bit line BL may be shown as a thick line, a thick dotted line, or the like in order to improve visibility.
  • the data signal given to the bit line BL corresponds to a signal written in the memory cell or a signal read from the memory cell.
  • the data signal is described as a binary signal having a high level or low level potential corresponding to data 1 or data 0.
  • the data signal may be a multi-valued data signal having three or more values.
  • the high level potential is VDD
  • the low level potential is VSS, or ground potential (GND).
  • the signal given to the bit line BL includes a data signal, a precharge potential for reading data, and the like.
  • the precharge potential may be, for example, VDD / 2.
  • the memory cell array 830 has an element layer 834_1 to an element layer 834_N of N layers (N is a natural number of 2 or more).
  • the element layer 834_1 has one or more memory cells 831_1.
  • the memory cell 831_1 has a transistor 832_1 and a capacitive element 833_1.
  • the element layer 834_N has one or more memory cells 831_N.
  • the memory cell 831_N has a transistor 832_N and a capacitive element 833_N.
  • the element layer is a layer provided with an element such as a capacitive element or a transistor, and is a layer composed of members such as a conductor, a semiconductor, and an insulator.
  • the transistor 832_1 to the transistor 832_N function as a switch whose on or off is controlled according to the word signal given to the word line WL_1 to the word line WL_N.
  • one of the source and the drain is connected to any one of the bit lines BL (BL_1 in the figure).
  • the OS transistor according to one aspect of the present invention as the transistor 832 (transistor 832_1 to transistor 832_N).
  • the off current of the OS transistor is extremely low.
  • the OS transistor for the transistor 832 the electric charge corresponding to the desired voltage can be held in the capacitive element 833 (capacitive element 833_1 to the capacitive element 833_N) on the other side of the source or the drain. That is, in the memory cell 831 (memory cell 831_1 to memory cell 831_N), the once written data can be held for a long time. Therefore, it is possible to reduce the frequency of data refresh operations and reduce power consumption.
  • the memory cell 831 using the OS transistor can rewrite and read data by charging or discharging electric charges, it is possible to write and read data substantially unlimited times.
  • the memory cell 831 using an OS transistor is excellent in rewrite resistance because it does not undergo a structural change at the atomic level.
  • the memory cell 831 using the OS transistor does not show instability due to an increase in the electron capture center even in the repeated rewriting operation.
  • the memory cell 831 using the OS transistor can be freely arranged on a silicon substrate or the like having a transistor whose channel forming region has silicon (hereinafter, Si transistor), integration can be easily performed. Further, since the OS transistor can be manufactured by using the same manufacturing apparatus as the Si transistor, it can be manufactured at low cost.
  • the OS transistor can be a 4-terminal type semiconductor element by providing a back gate electrode in addition to the gate electrode, the source electrode and the drain electrode.
  • the input / output of the signal flowing between the source and the drain can be configured by an electric circuit network that can be independently controlled. Therefore, the circuit design can be performed with the same thinking as the LSI.
  • the OS transistor has better electrical characteristics than the Si transistor in a high temperature environment. Specifically, since the ratio of the on current to the off current is large even at a high temperature such as 125 ° C. or higher and 150 ° C. or lower, good switching operation can be performed.
  • the memory cell shown in FIG. 21A can be called a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory) using an OS transistor as a memory. Since the DOSRAM can be configured with one transistor and one capacity, it is possible to realize a high density of the memory. Further, by using the OS transistor, the data retention period can be lengthened.
  • DOSRAM Dynamic Oxide Semiconductor Random Access Memory
  • the capacitive element 833 has an insulator sandwiched between conductors that serve as electrodes.
  • As the conductor constituting the electrode in addition to metal, a semiconductor layer to which conductivity is imparted can be used. Further, the capacitive element 833 can be arranged at an overlapping position above or below the transistor 832, or a part of a semiconductor layer or an electrode constituting the transistor 832 can be used as one electrode of the capacitive element 833.
  • the element layer 834_1 to the element layer 834_N will be described with reference to the schematic diagram shown in FIG. 21B.
  • FIG. 21B arrows indicating the x-axis direction, the y-axis direction, and the z-axis direction are added to make it easier to understand the arrangement of each configuration described with reference to FIG. 21A.
  • the x-axis direction may be referred to as a depth direction
  • the y-axis direction may be referred to as a horizontal direction
  • the z-axis direction may be referred to as a vertical direction.
  • the memory cell array 830 has a configuration in which element layers 834 are laminated in N layers. Further, the memory cells 831_1 to the memory cells 831_N included in the element layer 834_1 to the element layer 834_N each have an area overlapping with the column driver 822 provided on the silicon substrate 811. It can be said that the element layer 834_1 is provided between the silicon substrate 811 and the element layer 834_N.
  • the transistor of the memory cell 831_1 of the element layer 834_1 and the transistor of the memory cell 831_N of the element layer 834_N are connected via a bit line BL provided in the vertical direction. Further, the bit wire BL is connected to the column driver 822 provided on the silicon substrate 811.
  • the bit line BL_1 is electrically connected to the semiconductor layer of the transistor 832_1 of the memory cell 831_1 and the semiconductor layer of the transistor 832_N of the memory cell 831_N.
  • the bit line BL_1 is provided by being electrically connected to a region of the memory cell 831_1 that functions as a source or drain of the transistor 832_1 and a region of the memory cell 831_N that functions as a source or drain of the transistor 832_N.
  • the bit line BL_1 functions as a conductor provided in contact with a region of the memory cell 831_1 that functions as a source or drain of the semiconductor layer of the transistor 832_1, and as a source or drain of the semiconductor layer of the transistor 832_N of the memory cell 831_N. It is provided in contact with a conductor provided in contact with the region. That is, the bit line BL is a wiring for making one of the source or drain of the transistor of the memory cell 831_1, one of the source or drain of the transistor of the memory cell 831_N, and the column driver 822 electrically in the vertical direction. You can say that.
  • the bit wire BL is provided so as to extend in a direction perpendicular to the surface of the silicon substrate 811 on which the column driver 822 is provided (z-axis direction) or in a direction substantially perpendicular to the surface. That is, as shown in FIG. 21B, the bit line BL is connected to the transistor of the memory cell 831_1 and the transistor of the memory cell 831_N, and is perpendicular to or substantially perpendicular to the surface (xy plane) of the silicon substrate. It is provided in (z-axis direction).
  • the term "approximately vertical" means a state in which the particles are arranged at an angle of 85 degrees or more and 95 degrees or less.
  • the low driver 821 provided on the silicon substrate 811 and the word line WL extending in the depth direction (x-axis direction) of the element layer 834_1 to the element layer 834_N are the memory cells 831_1 in the element layer 834_1 to the element layer 834_N.
  • the configuration may be such that the memory cells 831_N are not provided, for example, the elements are connected via openings in the outer peripheral portions of the element layer 834_1 to the element layer 834_N.
  • the low driver 821 provided on the silicon substrate 811 and the word wire WL provided on each element layer may be connected via wiring provided on the upper layers of the element layer 834_1 to the element layer 834_N.
  • One embodiment of the present invention uses an OS transistor having an extremely low off-current as a transistor provided in each element layer. Therefore, it is possible to reduce the refresh frequency of the data held in the memory cell, and it is possible to obtain a semiconductor device with low power consumption.
  • the OS transistors can be stacked and provided, and can be manufactured by repeating the same manufacturing process in the vertical direction, so that the manufacturing cost can be reduced. Further, in one embodiment of the present invention, the memory density can be improved by stacking and arranging the transistors constituting the memory cell not only in the planar direction but also in the vertical direction, and it is possible to reduce the size of the semiconductor device. can.
  • the length of the bit line between the memory cell array and the column driver can be shortened by providing the bit line extending from the memory cell array in the vertical direction. Therefore, since the parasitic capacitance of the bit line can be significantly reduced, the potential can be read out even if the data signal held in the memory cell is made multi-valued.
  • FIG. 22 shows a schematic cross-sectional view of the xz plane of the semiconductor device 800.
  • the semiconductor device 800 is provided with the memory cells 831_1 to the memory cells 831_N provided in the respective element layers 834 and the column driver 822 provided in the silicon substrate 811 in the vertical direction, which is the shortest distance. It can be configured to be connected via the bit line BL to be connected.
  • the bit lines BL are arranged so as to extend in the plane direction (x-axis direction and / or y-axis direction)
  • the number of memory cells 831 connected to one bit line can be reduced, so that the bits can be reduced.
  • the parasitic capacity of the line BL can be reduced. Therefore, in the data reading operation held by the memory cell 831, the potential fluctuation of the bit line BL can be detected even if the capacitance value of the capacitance element 833 is small.
  • the capacitance element 833 of the memory cell 831 can be made smaller, the capacitance element 833 can be provided on the same layer as the transistor 832.
  • the element layer 834 can be made thinner by providing the capacitive element 833 on the same layer as the transistor 832. Therefore, the semiconductor device 800 can be miniaturized.
  • FIG. 23 shows a circuit configuration example of the column driver 822 electrically connected to the memory cell array 830.
  • FIG. 23 illustrates the element layer 834_1, the element layer 834_2, and the element layer 834_N as the memory cell array 830.
  • the memory cell 831_N_A is shown as the memory cell of the element layer 834_N connected to the bit line BL_A.
  • the memory cell 831_N_A has a transistor 832A whose gate is connected to the word line WL_A and a capacitive element 833.
  • FIG. 23 illustrates the memory cell 831_N_B as the memory cell of the element layer 834_N connected to the bit line BL_B.
  • the memory cell 831_N_B has a transistor 832B whose gate is connected to the word line WL_B and a capacitive element 833.
  • the capacitive element 833 of each element layer is connected to a wiring VL to which a fixed potential, for example, a ground potential is given.
  • FIG. 23 shows a precharge circuit 822a, a sense amplifier 822b, a selection switch 822c, and a write / read circuit 829 on the silicon substrate side as circuits included in the column driver 822.
  • the transistor constituting the precharge circuit 822a and the sense amplifier 822b is composed of a Si transistor.
  • the selection switch 822c can also be configured with a Si transistor.
  • the precharge circuit 822a is composed of n-channel type transistors 824_1 to 824_3.
  • the precharge circuit 822a is a circuit for precharging the bit line BL_A and the bit line BL_B to the intermediate potential VPC corresponding to the potential between VDD and VSS according to the precharge signal given to the precharge line PCL.
  • the sense amplifier 822b is composed of p-channel type transistors 825_1 and 825_2 and n-channel type transistors 825_3 and 825_4 connected to the wiring VHH or wiring VLL.
  • the wiring VHH or wiring VLL is a wiring having a function of giving VDD or VSS.
  • the transistor 825_1 to the transistor 825_1 are transistors constituting an inverter loop.
  • bit line BL_A and the bit line BL_B can be output to the outside via the write / read circuit 829.
  • the bit line BL_A and the bit line BL_B correspond to a bit line pair.
  • the selection switch 822c has a switch 823_A and a switch 823_B.
  • the bit line BL_A is electrically connected to the write / read circuit 829 via the switch 823_A.
  • the bit line BL_B is electrically connected to the write / read circuit 829 via the switch 823_B.
  • FIG. 24 shows a timing chart for explaining the operation of the circuit shown in FIG. 23.
  • the period T1 corresponds to the initialization operation
  • the period T2 corresponds to the write operation
  • the period T3 corresponds to the non-access operation
  • the period T4 corresponds to the period for explaining the read operation.
  • the description of the switches 823_A and 823_B included in the selection switch 822c will be omitted.
  • the switches 823_A and 823_B are appropriately selected during the write operation and the read operation.
  • the arrows attached between the waveforms are for facilitating the understanding of the operation.
  • the waveform represented by the dotted line indicates that the potential is uncertain.
  • the high level (H level) of the wiring PCL is VDD.
  • the high level of WL is VHM (> VDD), but may be VDD.
  • the potential of VDD / 2 is supplied to the wiring VPC, the wiring VHH, and the wiring VLL.
  • the bit line BL_A and the bit line BL_B are each precharged with a potential of VDD / 2.
  • the bit line BL_A and the bit line BL_B are precharged by the precharge circuit 822a.
  • the precharge circuit 822a By setting the wiring PCL to a high level (H level), the bit lines BL_A and the bit lines BL_B are precharged and the potential between both bit lines is smoothed.
  • the bit line BL_A (or bit line BL_B) is changed from the precharge state to the floating state. This is done by changing the wiring PCL from H level to L level.
  • the word line WL_A is selected (set to H level).
  • VHH is VDD
  • VLL is GND.
  • the transistor 832A is turned on, the data DA1 is written from the write / read circuit 829 to the memory cell 831_N_A via the bit line BL_A.
  • the bit line BL_A (or the bit line BL_B) is started to be precharged, and these are precharged to VDD / 2.
  • the wiring PCL is at the H level and the word line WL_A is at the L level.
  • VPC, VHH and VLL are VDD / 2.
  • the bit line BL_A and the bit line BL_B are precharged to VDD / 2.
  • the bit line BL_A (or the bit line BL_B) is changed from the precharge state to the floating state.
  • the word line WL_A is set to H level, and the transistor 832A is turned on.
  • the data DA1 held by the memory cell 831_N_A is written in the bit line BL_A.
  • VHH is set to VDD
  • VLL is set to GND
  • the sense amplifier 822b is made to function as a differential amplifier circuit.
  • the potential of the bit line BL_A is amplified to the potential corresponding to the data DA1 among VDD or GND.
  • the data DA1 of the bit line BL_A is read by the write / read circuit 829.
  • FIG. 25 shows a schematic cross-sectional view of a part of the semiconductor device 800.
  • the semiconductor device 800 shown in FIG. 25 has a memory cell array 830 including five element layers 834. As described above, each of the five element layers 834 has a memory cell 831, and the memory cell 831 has a transistor 832 and a capacitive element 833.
  • the transistor 832 for example, the transistor 200 shown in the above embodiment can be used.
  • the capacitive element 833 the capacitive element 100 shown in the above embodiment can be used.
  • One of the source or drain of the transistor 832 included in each of the element layers 834 is the source or drain of the transistor 832 included in the other element layer 834 via a conductor such as the conductor 240 and the conductor 112 included in each of the element layers 834. It is electrically connected to one of them. At least a portion of the conductor 240 and the conductor 112 functions as a bit wire BL.
  • the semiconductor device 800 shown in FIG. 25 has a structure in which a transistor 832 is sandwiched between an insulator 212a, an insulator 212b, an insulator 214, an insulator 283, and an insulator 288 in each of the five element layers 834. ing. Further, in each of the five element layers 834, an insulator 286 is provided so as to cover the conductor 112 and the capacitive element 833 on the transistor 832.
  • the insulator 212 (insulator 212a and insulator 212b), the insulator 283, the insulator 288, and the insulator 286 are insulators having a hydrogen barrier property.
  • the insulator 214 is an insulator having a high function of capturing hydrogen and fixing hydrogen.
  • the semiconductor device 800A shown in FIG. 26 is a modification of the semiconductor device 800.
  • the semiconductor device 800 has a configuration in which the transistor 832 is sealed with an insulator having a hydrogen barrier property for each element layer 834.
  • the transistor 832 is not sealed for each element layer 834, but the transistor 832 from the first layer to the Nth layer is sealed at the time of forming the Nth element layer 834. ..
  • the element layer 834 of the Nth layer when the element layer 834 of the Nth layer is formed, a part of the insulator 280 from the first layer to the Nth layer is removed to form an opening, and the first layer is formed at the bottom of the opening. A part of the insulator 214 or a part of the insulator 212 included in the element layer 834 (element layer 834_1) is exposed. In the subsequent steps, the insulator 283 and the insulator 288 are formed, and all the transistors 832 included in the element layer 834 of the N layer are collectively sealed.
  • the semiconductor device 800A can be manufactured with a smaller number of steps than the semiconductor device 800. Therefore, the productivity of the semiconductor device can be improved. In addition, the manufacturing cost of the semiconductor device can be reduced.
  • the semiconductor device 800B shown in FIG. 27 is a modification of the semiconductor device 800A. As in the semiconductor device 800B shown in FIG. 27, the opening forming step for batch encapsulation performed in the semiconductor device 800A is performed to form an insulator 286a having a hydrogen barrier property of the fifth element layer 834 (element layer 834_5). You may go ahead.
  • the formation of an insulator having a hydrogen barrier property in the encapsulation may be omitted.
  • the insulator 283 of the element layer 834_2 to the element layer 834_5, the insulator 212 of the element layer 834_2 to the element layer 834_5, and the insulator 286 of the element layer 834_1 to the element layer 834_4 (insulator 286a and insulator 286b). ) Is omitted.
  • the semiconductor device 800B can be manufactured with a smaller number of steps than the semiconductor device 800 and the semiconductor device 800A. Therefore, the productivity of the semiconductor device can be improved. In addition, the manufacturing cost of the semiconductor device can be reduced.
  • FIGS. 28A and 28B are used to show an example of a chip 1200 on which the semiconductor device of the present invention is mounted.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • SoC system on chip
  • the chip 1200 has a CPU 1211, a GPU 1212, one or more analog arithmetic units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, and the like.
  • the chip 1200 is provided with a bump (not shown) and is connected to the first surface of the package substrate 1201 as shown in FIG. 28B. Further, a plurality of bumps 1202 are provided on the back surface of the first surface of the package substrate 1201 and are connected to the motherboard 1203.
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221 and a flash memory 1222.
  • a storage device such as a DRAM 1221 and a flash memory 1222.
  • the DOSRAM shown in the previous embodiment can be used for the DRAM 1221.
  • the NO SRAM shown in the previous embodiment can be used for the flash memory 1222.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided on the chip 1200.
  • the memory the above-mentioned NOSRAM or DOSRAM can be used.
  • the GPU 1212 is suitable for parallel calculation of a large number of data, and can be used for image processing or product-sum calculation. By providing the GPU 1212 with an image processing circuit using the oxide semiconductor of the present invention and a product-sum calculation circuit, it becomes possible to execute image processing and product-sum calculation with low power consumption.
  • the wiring between the CPU 1211 and the GPU 1212 can be shortened, data transfer from the CPU 1211 to the GPU 1212, and data transfer between the memories of the CPU 1211 and the GPU 1212. And after the calculation on the GPU 1212, the calculation result can be transferred from the GPU 1212 to the CPU 1211 at high speed.
  • the analog arithmetic unit 1213 has one or both of an A / D (analog / digital) conversion circuit and a D / A (digital / analog) conversion circuit. Further, the product-sum calculation circuit may be provided in the analog calculation unit 1213.
  • the memory controller 1214 has a circuit that functions as a controller of the DRAM 1221 and a circuit that functions as an interface of the flash memory 1222.
  • the interface 1215 has an interface circuit with externally connected devices such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller includes a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface High-Definition Multimedia Interface
  • the network circuit 1216 has a network circuit such as a LAN (Local Area Network). Further, it may have a circuit for network security.
  • LAN Local Area Network
  • the above circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, it is not necessary to increase the manufacturing process, and the chip 1200 can be manufactured at low cost.
  • the package board 1201 provided with the chip 1200 having the GPU 1212, the DRAM 1221, and the motherboard 1203 provided with the flash memory 1222 can be referred to as a GPU module 1204.
  • the GPU module 1204 Since the GPU module 1204 has a chip 1200 using SoC technology, its size can be reduced. Further, since it is excellent in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (take-out) game machines.
  • a deep neural network (DNN), a convolutional neural network (CNN), a recurrent neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), and a deep belief network (DEM) are provided by a product-sum calculation circuit using GPU1212. Since a method such as DBN) can be executed, the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module.
  • This embodiment shows an example of an electronic component and an electronic device incorporating a storage device or the like shown in the above embodiment.
  • FIG. 29A shows a perspective view of an electronic component 700 and a substrate (mounting substrate 704) on which the electronic component 700 is mounted.
  • the electronic component 700 shown in FIG. 29A has a storage device 720 in the mold 711. In FIG. 29A, a part is omitted in order to show the inside of the electronic component 700.
  • the electronic component 700 has a land 712 on the outside of the mold 711. The land 712 is electrically connected to the electrode pad 713, and the electrode pad 713 is electrically connected to the storage device 720 by a wire 714.
  • the electronic component 700 is mounted on, for example, a printed circuit board 702. A plurality of such electronic components are combined and electrically connected to each other on the printed circuit board 702 to complete the mounting board 704.
  • the storage device 720 has a drive circuit layer 721 and a storage circuit layer 722.
  • FIG. 29B shows a perspective view of the electronic component 730.
  • the electronic component 730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • the electronic component 730 is provided with an interposer 731 on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of storage devices 720 are provided on the interposer 731.
  • the electronic component 730 shows an example in which the storage device 720 is used as a wideband memory (HBM: High Bandwidth Memory). Further, as the semiconductor device 735, an integrated circuit (semiconductor device) such as a CPU, GPU, or FPGA can be used.
  • HBM High Bandwidth Memory
  • the package substrate 732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches. Multiple wirings are provided in a single layer or multiple layers. Further, the interposer 731 has a function of electrically connecting the integrated circuit provided on the interposer 731 to the electrode provided on the package substrate 732. For these reasons, the interposer may be referred to as a "rewiring board" or an "intermediate board”. Further, a through electrode may be provided on the interposer 731, and the integrated circuit and the package substrate 732 may be electrically connected using the through electrode. Further, in the silicon interposer, a TSV (Through Silicon Via) can be used as a through electrode.
  • TSV Three Silicon Via
  • interposer 731 It is preferable to use a silicon interposer as the interposer 731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as an interposer for mounting HBM.
  • the reliability is unlikely to decrease due to the difference in expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided on top of the electronic component 730.
  • the heat sink it is preferable to make the heights of the integrated circuits provided on the interposer 731 uniform.
  • the heights of the storage device 720 and the semiconductor device 735 are the same.
  • an electrode 733 may be provided on the bottom of the package substrate 732.
  • FIG. 29B shows an example in which the electrode 733 is formed of a solder ball. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be realized. Further, the electrode 733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 730 can be mounted on another board by using various mounting methods, not limited to BGA and PGA.
  • BGA Base-Chip
  • PGA Gate-Chip
  • SPGA Stepgered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFN
  • FIG. 30 shows a configuration example of the CPU 610.
  • the CPU 610 includes a CPU core (CPU Core) 600, an L1 cache memory device (L1 Cache) 602, an L2 cache memory device (L2 Cache) 603, a bus interface unit (Bus I / F) 605, a power switch 611, and a power switch 612. It has a power switch 613 and a level shifter (LS) 614.
  • the CPU core 600 has a flip-flop 620.
  • the CPU core 600, the L1 cache memory device 602, and the L2 cache memory device 603 are connected to each other by the bus interface unit 605.
  • the PMU630 generates a clock signal GCLK1 and various PG (power gating) control signals (PG control signals) in response to signals such as interrupt signals (Interrupts) input from the outside and signal SLEEP1 issued by the CPU 610.
  • the clock signals GCLK1 and PG control signals are input to the CPU 610.
  • the PG control signal is a signal for controlling the power switch 611 to the power switch 613 and the flip-flop 620.
  • the power switch 611 and the power switch 612 control the supply of the voltage VDDD and the voltage VDD1 to the virtual power supply line V_ldap (hereinafter referred to as the V_ VDD line), respectively.
  • the power switch 613 controls the supply of the voltage VDDH to the level shifter (LS) 614.
  • the voltage VSSS is input to the CPU 610 and the PMU 630 without going through the power switch.
  • the voltage VDDD is input to the PMU 630 without going through the power switch.
  • Voltage VDDD and voltage VDD1 are drive voltages for CMOS circuits.
  • the voltage VDD1 is lower than the voltage VDDD and is the drive voltage in the sleep state.
  • the voltage VDDH is the drive voltage for the OS transistor and is higher than the voltage VDDD.
  • Each of the L1 cache memory device 602, the L2 cache memory device 603, and the bus interface unit 605 has at least one power gating capable power domain.
  • a power domain capable of power gating is provided with one or more power switches. These power switches are controlled by PG control signals.
  • the flip-flop 620 is used for the register.
  • the flip-flop 620 is provided with a backup circuit. Hereinafter, the flip-flop 620 will be described.
  • FIG. 31 shows an example of a circuit configuration of a flip-flop 620 (Flip-flop).
  • the flip-flop 620 has a scan flip-flop (Scan Flip-flop) 621 and a backup circuit (Backup Circuit) 622.
  • the scan flip-flop 621 has a node D1, a node Q1, a node SD, a node SE, a node RT, a node CK, and a clock buffer circuit 621A.
  • Node D1 is a data (data) input node
  • node Q1 is a data output node
  • node SD is a scan test data input node.
  • the node SE is an input node of the signal SCE.
  • the node CK is an input node for the clock signal GCLK1.
  • the clock signal GCLK1 is input to the clock buffer circuit 621A.
  • the analog switch of the scan flip-flop 621 is connected to the node CK1 and the node CKB1 of the clock buffer circuit 621A.
  • the node RT is an input node for a reset signal.
  • the signal SCE is a scan enable signal and is generated by the PMU 630.
  • the PMU630 generates signals BK and RC.
  • the level shifter 614 level-shifts the signals BK and RC to generate the signals BKH and RCH.
  • the signal BK is a backup signal
  • the signal RC is a recovery signal.
  • the circuit configuration of the scan flip-flop 621 is not limited to FIG. 31. Flip-flops provided in standard circuit libraries can be applied.
  • the backup circuit 622 has a node SD_IN, a node SN11, a transistor M11 to a transistor M13, and a capacitive element C11.
  • the node SD_IN is an input node for scan test data and is connected to node Q1 of the scan flip-flop 621.
  • the node SN11 is a holding node of the backup circuit 622.
  • the capacitance element C11 is a holding capacitance for holding the voltage of the node SN11.
  • the transistor M11 controls the conduction state between the node Q1 and the node SN11.
  • the transistor M12 controls the conduction state between the node SN11 and the node SD.
  • the transistor M13 controls the conduction state between the node SD_IN and the node SD.
  • the on / off of the transistors M11 and M13 is controlled by the signal BKH, and the on / off of the transistors M12 is controlled by the signal RH.
  • the transistors M11 to M13 the transistor according to one aspect of the present invention can be used.
  • the transistors M11 to M13 have a back gate.
  • the back gates of the transistors M11 to M13 are connected to a power line that supplies the voltage VBG1.
  • the backup circuit 622 has a non-volatile characteristic because it can suppress a drop in the voltage of the node SN11 due to the feature of the OS transistor that the off-current is extremely small and consumes almost no power for holding data. Since the data is rewritten by charging / discharging the capacitive element C11, the backup circuit 622 is not limited in the number of rewritings in principle, and data can be written and read with low energy.
  • the backup circuit 622 can be laminated on the scan flip-flop 621 composed of the silicon CMOS circuit.
  • the backup circuit 622 Since the backup circuit 622 has a very small number of elements as compared with the scan flip-flop 621, it is not necessary to change the circuit configuration and layout of the scan flip-flop 621 in order to stack the backup circuit 622. That is, the backup circuit 622 is a very versatile backup circuit. Further, since the backup circuit 622 can be provided in the region where the scan flip-flop 621 is formed, the area overhead of the flip-flop 620 can be reduced to zero even if the backup circuit 622 is incorporated. Therefore, by providing the backup circuit 622 on the flip-flop 620, power gating of the CPU core 600 becomes possible. Since the energy required for power gating is small, it is possible to power gate the CPU core 600 with high efficiency.
  • the backup circuit 622 By providing the backup circuit 622, the parasitic capacitance due to the transistor M11 is added to the node Q1, but since it is smaller than the parasitic capacitance due to the logic circuit connected to the node Q1, the scan flip-flop 621 operates. There is no effect. That is, even if the backup circuit 622 is provided, the performance of the flip-flop 620 does not substantially deteriorate.
  • the low power consumption state of the CPU core 600 for example, a clock gating state, a power gating state, and a hibernation state can be set.
  • the PMU 630 selects the low power consumption mode of the CPU core 600 based on the interrupt signal, the signal SLEEP1, and the like. For example, when shifting from the normal operating state to the clock gating state, the PMU 630 stops generating the clock signal GCLK1.
  • the PMU630 when shifting from the normal operating state to the hibernation state, the PMU630 performs voltage and / or frequency scaling. For example, when performing voltage scaling, the PMU 630 turns off the power switch 611 and turns on the power switch 612 in order to input the voltage VDD1 to the CPU core 600.
  • the voltage VDD1 is a voltage that does not cause the data of the scan flip-flop 621 to be lost.
  • frequency scaling is performed, the PMU 630 lowers the frequency of the clock signal GCLK1.
  • FIG. 32 shows an example of the power gating sequence of the CPU core 600.
  • t1 to t7 represent the time.
  • the signals PSE0 to PSE2 are control signals of the power switches 611 to 613 and are generated by the PMU 630.
  • the signal PSE0 is “H” / “L”
  • the power switch 611 is on / off. The same applies to the signal PSE1 and the signal PSE2.
  • the PMU630 stops the clock signal GCLK1 and sets the signals PSE2 and BK to “H”.
  • the level shifter 614 becomes active and outputs the “H” signal BKH to the backup circuit 622.
  • the transistor M11 of the backup circuit 622 is turned on, and the data of the node Q1 of the scan flip-flop 621 is written to the node SN11 of the backup circuit 622. If the node Q1 of the scan flip-flop 621 is "L”, the node SN11 remains “L”, and if the node Q1 is "H”, the node SN11 becomes "H”.
  • the PMU630 sets the signals PSE2 and BK to “L” at time t2, and sets the signal PSE0 to “L” at time t3. At time t3, the state of the CPU core 600 shifts to the power gating state.
  • the signal PSE0 may be turned off at the timing of lowering.
  • the PMU630 sets the signal PSE0 to “H” to shift from the power gating state to the recovery state.
  • the PMU630 sets the signal PSE2, the signal RC, and the signal SCE to “H”.
  • the transistor M12 is turned on, and the charge of the capacitive element C11 is distributed to the node SN11 and the node SD. If the node SN11 is "H”, the voltage of the node SD rises. Since the node SE is “H”, the data of the node SD is written to the input side latch circuit of the scan flip-flop 621. When the clock signal GCLK1 is input to the node CK at time t6, the data of the input side latch circuit is written to the node Q1. That is, the data of the node SN11 is written to the node Q1.
  • the PMU630 sets the signal PSE2, the signal SCE, and the signal RC to “L”, and the recovery operation ends.
  • the backup circuit 622 using the OS transistor is very suitable for normal-off computing because both dynamic and static low power consumption are small.
  • the CPU 610 including the CPU core 600 having a backup circuit 622 using an OS transistor can be referred to as a Noff CPU (registered trademark).
  • the Noff CPU has a non-volatile memory and can stop the power supply when the operation is not required. Even if the flip-flop 620 is mounted, it is possible to hardly cause a decrease in the performance of the CPU core 600 and an increase in dynamic power.
  • the CPU core 600 may have a plurality of power domains capable of power gating.
  • the plurality of power domains are provided with one or more power switches for controlling the voltage input.
  • the CPU core 600 may have one or a plurality of power domains in which power gating is not performed.
  • a power gating control circuit for controlling the flip-flop 620 and the power switches 611 to 613 may be provided in the power domain where power gating is not performed.
  • the application of the flip-flop 620 is not limited to the CPU 610.
  • the flip-flop 620 can be applied to a register provided in a power domain capable of power gating.
  • FIG. 33A is a schematic diagram for explaining an example of the integrated circuit 390.
  • the integrated circuit 390 illustrated in FIG. 33A has a CPU 650, a GPU 660, and a storage device 670.
  • the CPU 650 is provided with a backup circuit 652 on the upper layer of the CPU core 651.
  • the GPU 660 includes a memory circuit unit 662 on the upper layer of the arithmetic circuit unit 661.
  • the storage device 670 the storage device shown in the above embodiment can be used.
  • the storage device 670 can improve the storage density by stacking a memory circuit including an OS transistor on a drive circuit provided in a layer including a Si transistor.
  • a semiconductor device 800 or the like can be used as the storage device 670.
  • the storage device shown in the above embodiment may be used for the backup circuit 652. Further, the storage device shown in the above embodiment may be used for the memory circuit unit 662. Further, although not shown, the storage device shown in the above embodiment may be used as the internal memory of the CPU core 651.
  • the integrated circuit 390 illustrated in FIG. 33A is a SoC (System on a Chip) type semiconductor device in which each circuit such as a CPU 650, a GPU 660, and a storage device 670 is tightly coupled.
  • SoC System on a Chip
  • the OS transistor is suitable because the amount of fluctuation in electrical characteristics due to heat is smaller than that of the Si transistor.
  • the parasitic capacitance can be reduced as compared with a laminated structure using a through silicon via (Through Silicon Via: TSV) or the like.
  • TSV Through Silicon Via
  • FIG. 33B shows a semiconductor chip 391 incorporating an integrated circuit 390.
  • the semiconductor chip 391 has a lead 392 and an integrated circuit 390.
  • the integrated circuit 390 is provided with various circuits shown in the above embodiment on one die.
  • the integrated circuit 390 has a laminated structure and is roughly classified into a layer including a Si transistor (Si transistor layer 393), a wiring layer 394, and a layer including an OS transistor (OS transistor layer 395). Since the OS transistor layer 395 can be laminated on the Si transistor layer 393, the semiconductor chip 391 can be easily miniaturized.
  • QFP Quad Flat Package
  • Other configuration examples include insert-mounted DIP (Dual In-line Package), PGA (Pin Grid Array), surface-mounted SOP (Small Outline Package), SSOP (Shrink Small Outline Package), and TS. Thin-Small Outline Package), LCC (Leaded Chip Carrier), QFN (Quad Flat Non-readed Package), BGA (Ball Grid Array), FBGA (Pin Grid Array), FBGA (Fine Grid Type) Contact TP Configurations such as Package) and QTP (Quad Tape-carrier Package) can be appropriately used.
  • the arithmetic circuit and switching circuit including the Si transistor and the memory circuit including the OS transistor can all be formed in the Si transistor layer 393, the wiring layer 394, and the OS transistor layer 395. That is, the elements constituting the semiconductor device can be formed by the same manufacturing process. Therefore, in the IC shown in FIG. 33B, it is not necessary to increase the manufacturing process even if the number of constituent elements increases, and the semiconductor device can be incorporated at low cost.
  • a novel semiconductor device and an electronic device can be provided.
  • the semiconductor device shown in the above embodiment is, for example, a storage device for various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital camera (including a video camera), a recording / playback device, a navigation system, etc.).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device shown in the above embodiment is applied to various removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • 34A to 34E schematically show some configuration examples of the removable storage device.
  • the semiconductor device shown in the above embodiment is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 34A is a schematic diagram of the USB memory.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a board 1104.
  • the board 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device shown in the previous embodiment can be incorporated into the memory chip 1105 or the like.
  • FIG. 34B is a schematic diagram of the appearance of the SD card
  • FIG. 34C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a substrate 1113.
  • the board 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • a wireless chip having a wireless communication function may be provided on the substrate 1113.
  • the data of the memory chip 1114 can be read and written by wireless communication between the host device and the SD card 1110.
  • the semiconductor device shown in the previous embodiment can be incorporated into the memory chip 1114 or the like.
  • FIG. 34D is a schematic diagram of the appearance of the SSD
  • FIG. 34E is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 has a housing 1151, a connector 1152 and a substrate 1153.
  • the substrate 1153 is housed in the housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device shown in the previous embodiment can be incorporated into the memory chip 1154 or the like.
  • the semiconductor device according to one aspect of the present invention can be used for a processor such as a CPU or GPU, or a chip.
  • 35A to 35H show specific examples of electronic devices provided with a processor such as a CPU or GPU, or a chip according to one aspect of the present invention.
  • the GPU or chip according to one aspect of the present invention can be mounted on various electronic devices.
  • electronic devices include relatively large screens such as television devices, monitors for desktop or notebook information terminals, digital signage (electronic signage), large game machines such as pachinko machines, and the like.
  • digital signage electronic signage
  • large game machines such as pachinko machines, and the like.
  • electronic devices equipped with digital cameras, digital cameras, digital video cameras, digital photo frames, electronic book readers, mobile phones, portable game machines, personal digital assistants, sound reproduction devices, and the like can be mentioned.
  • artificial intelligence can be mounted on the electronic device.
  • the electronic device of one aspect of the present invention may have an antenna.
  • the display unit can display video or information.
  • the antenna may be used for non-contact power transmission.
  • the electronic device of one aspect of the present invention includes sensors (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, It may have the ability to measure voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared rays).
  • the electronic device of one aspect of the present invention can have various functions. For example, a function to display various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a calendar, a function to display a date or time, a function to execute various software (programs), wireless communication. It can have a function, a function of reading a program or data recorded on a recording medium, and the like. 35A to 35H show examples of electronic devices.
  • FIG. 35A illustrates a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5100 has a housing 5101 and a display unit 5102, and a touch panel is provided in the display unit 5102 and a button is provided in the housing 5101 as an input interface.
  • the information terminal 5100 can execute an application using artificial intelligence by applying the chip of one aspect of the present invention.
  • the application using artificial intelligence include an application that recognizes a conversation and displays the conversation content on the display unit 5102, and recognizes characters and figures input by the user on the touch panel provided in the display unit 5102.
  • Examples thereof include an application displayed on the display unit 5102, an application for performing biometric authentication such as a fingerprint or a voice print, and the like.
  • FIG. 35B illustrates a notebook-type information terminal 5200.
  • the notebook type information terminal 5200 includes a main body 5201 of the information terminal, a display unit 5202, and a keyboard 5203.
  • the note-type information terminal 5200 can execute an application using artificial intelligence by applying the chip of one aspect of the present invention.
  • applications using artificial intelligence include design support software, text correction software, menu automatic generation software, and the like. Further, by using the notebook type information terminal 5200, it is possible to develop a new artificial intelligence.
  • a smartphone and a notebook-type information terminal are taken as examples as electronic devices, and although they are shown in FIGS. 35A and 35B, respectively, information terminals other than the smartphone and the notebook-type information terminal can be applied.
  • information terminals other than smartphones and notebook-type information terminals include PDAs (Personal Digital Assistants), desktop-type information terminals, workstations, and the like.
  • FIG. 35C shows a portable game machine 5300, which is an example of a game machine.
  • the portable game machine 5300 has a housing 5301, a housing 5302, a housing 5303, a display unit 5304, a connection unit 5305, an operation key 5306, and the like.
  • the housing 5302 and the housing 5303 can be removed from the housing 5301.
  • the connection unit 5305 provided in the housing 5301 to another housing (not shown)
  • the video output to the display unit 5304 can be output to another video device (not shown). can.
  • the housing 5302 and the housing 5303 can each function as an operation unit. This allows multiple players to play the game at the same time.
  • the chips shown in the previous embodiment can be incorporated into the chips provided on the substrates of the housing 5301, the housing 5302, and the housing 5303.
  • FIG. 35D shows a stationary game machine 5400, which is an example of a game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or by wire.
  • a low power consumption game machine By applying the GPU or chip of one aspect of the present invention to a game machine such as a portable game machine 5300 or a stationary game machine 5400, a low power consumption game machine can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • the portable game machine 5300 having artificial intelligence can be realized.
  • expressions such as the progress of the game, the behavior of creatures appearing in the game, and the phenomena that occur in the game are determined by the program that the game has, but by applying artificial intelligence to the handheld game machine 5300.
  • Expressions that are not limited to game programs are possible. For example, it is possible to express what the player asks, the progress of the game, the time, and the behavior of the characters appearing in the game.
  • the game player can be constructed by artificial intelligence in an anthropomorphic manner. Therefore, by setting the opponent as a game player by artificial intelligence, even one player can play the game. You can play the game.
  • 35C and 35D show a portable game machine and a stationary game machine as an example of the game machine, but the game machine to which the GPU or chip of one aspect of the present invention is applied is not limited to this.
  • Examples of the game machine to which the GPU or chip of one aspect of the present invention is applied include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like. Can be mentioned.
  • the GPU or chip of one aspect of the present invention can be applied to a large computer.
  • FIG. 35E is a diagram showing a supercomputer 5500, which is an example of a large computer.
  • FIG. 35F is a diagram showing a rack-mounted computer 5502 included in the supercomputer 5500.
  • the supercomputer 5500 has a rack 5501 and a plurality of rack mount type computers 5502.
  • the plurality of computers 5502 are stored in the rack 5501. Further, the computer 5502 is provided with a plurality of substrates 5504, and the GPU or the chip described in the above embodiment can be mounted on the substrate.
  • the supercomputer 5500 is a large computer mainly used for scientific and technological calculations. In scientific and technological calculations, it is necessary to process a huge amount of calculations at high speed, so power consumption is high and the heat generated by the chip is large.
  • the GPU or chip of one aspect of the present invention to the supercomputer 5500, a supercomputer having low power consumption can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • a supercomputer is illustrated as an example of a large computer, but the large computer to which the GPU or chip of one aspect of the present invention is applied is not limited to this.
  • Examples of the large-scale computer to which the GPU or chip of one aspect of the present invention is applied include a computer (server) for providing a service, a large-scale general-purpose computer (mainframe), and the like.
  • the GPU or chip of one aspect of the present invention can be applied to a moving vehicle and around the driver's seat of the vehicle.
  • FIG. 35G is a diagram showing the periphery of the windshield in the interior of an automobile, which is an example of a moving body.
  • the display panel 5701 attached to the dashboard, the display panel 5702, the display panel 5703, and the display panel 5704 attached to the pillar are shown.
  • the display panel 5701 to the display panel 5703 can provide various information by displaying a speedometer, a tachometer, a mileage, a fuel gauge, a gear status, an air conditioner setting, and the like. Further, the display items or layouts displayed on the display panel can be appropriately changed according to the user's preference, and the design can be improved.
  • the display panel 5701 to 5703 can also be used as a lighting device.
  • the display panel 5704 can supplement the view (blind spot) blocked by the pillars by projecting an image from an image pickup device (not shown) provided in the automobile. That is, by displaying the image from the image pickup device provided on the outside of the automobile, the blind spot can be supplemented and the safety can be enhanced. In addition, by projecting an image that complements the invisible part, it is possible to confirm safety more naturally and without discomfort.
  • the display panel 5704 can also be used as a lighting device.
  • the GPU or chip of one aspect of the present invention can be applied as a component of artificial intelligence
  • the chip can be used, for example, in an automatic driving system of an automobile.
  • the chip can be used in a system for road guidance, danger prediction, and the like.
  • the display panel 5701 to the display panel 5704 may be configured to display information such as road guidance and danger prediction.
  • moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), etc., and the chip of one aspect of the present invention is applied to these moving objects. Therefore, it is possible to provide a system using artificial intelligence.
  • FIG. 35H shows an electric freezer / refrigerator 5800 which is an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric freezer / refrigerator 5800 has a function of automatically generating a menu based on the foodstuffs stored in the electric freezer / refrigerator 5800, the expiration date of the foodstuffs, etc., or is stored in the electric freezer / refrigerator 5800. It can have a function to automatically adjust the temperature according to the food.
  • electric refrigerators and freezers have been described as an example of electric appliances
  • other electric appliances include, for example, vacuum cleaners, microwave ovens, microwave ovens, rice cookers, water heaters, IH cookers, water servers, and air conditioners. Examples include washing machines, dryers, and audiovisual equipment.
  • the electronic device described in this embodiment the function of the electronic device, the application example of artificial intelligence, its effect, etc. can be appropriately combined with the description of other electronic devices.

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Abstract

トランジスタ特性のばらつきが少ない半導体装置を提供する。 第１のデバイス層乃至第ｎ（ｎは２以上の自然数）のデバイス層を有し、それぞれ、第１のバリア絶縁膜と、第２のバリア絶縁膜と、第３のバリア絶縁膜と、酸化物半導体デバイスと、第１の導電体と、第２の導電体と、を有し、第１のデバイス層乃至第ｎのデバイス層において、第１のバリア絶縁膜上に酸化物半導体デバイスが配置され、酸化物半導体デバイスを覆って、第２のバリア絶縁膜が配置され、第２のバリア絶縁膜に形成された開口を介して、酸化物半導体デバイスに電気的に接続されるように、第１の導電体が配置され、第１の導電体上に第２の導電体が配置され、第２の導電体および第２のバリア絶縁膜上に、第３のバリア絶縁膜が配置され、第１のバリア絶縁膜乃至第３のバリア絶縁膜は、水素の拡散を抑制する機能を有する。

Description

半導体装置
　本発明の一態様は、トランジスタ、半導体装置、および電子機器に関する。また、本発明の一態様は、半導体装置の作製方法に関する。また、本発明の一態様は、半導体ウェハ、およびモジュールに関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　近年、半導体装置の開発が進められ、ＬＳＩ、ＣＰＵ、およびメモリが主に用いられている。ＣＰＵは、半導体ウェハから切り離された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
　ＬＳＩ、ＣＰＵ、およびメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
　また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）または画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。また、例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置などが、開示されている（特許文献２参照。）。
　また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。
［先行技術文献］
［特許文献］
［特許文献１］特開２０１２−２５７１８７号公報
［特許文献２］特開２０１１−１５１３８３号公報
［非特許文献］
　本発明の一態様は、トランジスタ特性のばらつきが少ない半導体装置を提供することを課題の一つとする。または、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。または、本発明の一態様は、電界効果移動度が大きい半導体装置を提供することを課題の一つとする。または、本発明の一態様は、周波数特性が良好な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、小型化が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、低消費電力の半導体装置を提供することを課題の一つとする。または、本発明の一態様は、新規な構造の半導体装置を提供することを課題の一つとする。または、本発明の一態様は、上記半導体装置の作製方法を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、基板の上に順番に積層された、第１のデバイス層乃至第ｎ（ｎは２以上の自然数）のデバイス層を有し、第１のデバイス層乃至第ｎのデバイス層は、それぞれ、第１のバリア絶縁膜と、第２のバリア絶縁膜と、第３のバリア絶縁膜と、酸化物半導体デバイスと、第１の導電体と、第２の導電体と、を有し、第１のデバイス層乃至第ｎのデバイス層において、第１のバリア絶縁膜の上に酸化物半導体デバイスが配置され、酸化物半導体デバイスを覆って、第２のバリア絶縁膜が配置され、第２のバリア絶縁膜に形成された開口を介して、酸化物半導体デバイスに電気的に接続されるように、第１の導電体が配置され、第１の導電体の上に第２の導電体が配置され、第２の導電体および第２のバリア絶縁膜の上に、第３のバリア絶縁膜が配置され、第１のバリア絶縁膜乃至第３のバリア絶縁膜は、水素の拡散を抑制する機能を有する、半導体装置である。
　また、上記において、第２のバリア絶縁膜は、酸化物半導体デバイスと重畳しない領域において、第１のバリア絶縁膜に接する、ことが好ましい。
　また、本発明の他の一態様は、基板の上に順番に積層された、第１のデバイス層乃至第ｎ（ｎは２以上の自然数）のデバイス層を有し、第１のデバイス層乃至第ｎのデバイス層は、それぞれ、第１のバリア絶縁膜と、第２のバリア絶縁膜と、第３のバリア絶縁膜と、酸化物半導体デバイスと、第１の導電体と、第２の導電体と、を有し、第１のデバイス層乃至第ｎのデバイス層において、第１のバリア絶縁膜の上に酸化物半導体デバイスが配置され、酸化物半導体デバイスの上に、第２のバリア絶縁膜が配置され、第２のバリア絶縁膜に形成された開口を介して、酸化物半導体デバイスに電気的に接続されるように、第１の導電体が配置され、第１の導電体の上に第２の導電体が配置され、第２の導電体および第２のバリア絶縁膜の上に、第３のバリア絶縁膜が配置され、第１のバリア絶縁膜乃至第３のバリア絶縁膜は、水素の拡散を抑制する機能を有し、第１のデバイス層乃至第ｎのデバイス層に、第１のデバイス層の第１のバリア絶縁膜に達する開口が形成されており、開口は、第１のデバイス層乃至第ｎのデバイス層の酸化物半導体デバイスを囲むように設けられ、第ｎのデバイス層の第２のバリア絶縁膜は、第１のデバイス層乃至第ｎのデバイス層の酸化物半導体デバイスを覆って設けられる、半導体装置である。
　また、上記において、第ｎのデバイス層の第２のバリア絶縁膜は、第１のデバイス層乃至第ｎのデバイス層の酸化物半導体デバイスと重畳しない領域において、第１のデバイス層の第１のバリア絶縁膜に接する、ことが好ましい。
　また、上記において、第１のバリア絶縁膜乃至第３のバリア絶縁膜は、窒化シリコンである、ことが好ましい。
　また、上記において、第３のバリア絶縁膜は、第１の層と、第１の層の上の第２の層と、を有し、第１の層は、第２の層より水素濃度が低い、ことが好ましい。また、上記において、第１の層は、スパッタリング法で形成された絶縁膜である、ことが好ましい。また、上記において、第２の層は、ＰＥＡＬＤ法で形成された絶縁膜である、ことが好ましい。
　また、本発明の他の一態様は、基板の上に順番に積層された、第１のデバイス層乃至第ｎ（ｎは２以上の自然数）のデバイス層を有し、第１のデバイス層乃至第ｎのデバイス層は、それぞれ、酸化物半導体デバイスと、第１の導電体と、第２の導電体と、を有し、第１のデバイス層は、酸化物半導体デバイスの下に、第１のバリア絶縁膜を有し、第ｎのデバイス層は、第２の導電体の上に、第２のバリア絶縁膜を有し、第１のバリア絶縁膜および第２のバリア絶縁膜は、水素の拡散を抑制する機能を有し、第１のデバイス層乃至第ｎのデバイス層において、酸化物半導体デバイスの上に、電気的に接続されるように、第１の導電体が配置され、第１の導電体の上に第２の導電体が配置され、第１のデバイス層乃至第ｎのデバイス層に、第１のデバイス層の第１のバリア絶縁膜に達する開口が形成されており、開口は、第１のデバイス層乃至第ｎのデバイス層の酸化物半導体デバイスを囲むように設けられ、第ｎのデバイス層の第２のバリア絶縁膜は、第１のデバイス層乃至第ｎのデバイス層の酸化物半導体デバイスを覆って設けられる、半導体装置である。
　また、上記において、第ｎのデバイス層の第２のバリア絶縁膜は、第１のデバイス層乃至第ｎのデバイス層の酸化物半導体デバイスと重畳しない領域において、第１のデバイス層の第１のバリア絶縁膜に接する、ことが好ましい。
　また、上記において、第１のバリア絶縁膜および第２のバリア絶縁膜は、窒化シリコンである、ことが好ましい。
　また、上記において、第２のバリア絶縁膜は、第１の層と、第１の層の上の第２の層と、を有し、第１の層は、第２の層より水素濃度が低い、ことが好ましい。また、上記において、第１の層は、スパッタリング法で形成された絶縁膜である、ことが好ましい。また、上記において、第２の層は、ＰＥＡＬＤ法で形成された絶縁膜である、ことが好ましい。
　また、上記において、第１の導電体は、酸化物半導体デバイスの上に形成された層間絶縁膜に埋め込まれるように配置される、ことが好ましい。
　また、上記において、基板は、シリコン基板である、ことが好ましい。また、上記において、基板にトランジスタが形成されていてもよい。
　また、上記において、酸化物半導体デバイスが有する酸化物半導体膜は、Ｉｎ、Ｇａ、またはＺｎの中から選ばれるいずれか一または複数を有する、ことが好ましい。
　本発明の一態様により、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。または、本発明の一態様により、オン電流が大きい半導体装置を提供することができる。または、本発明の一態様により、電界効果移動度が大きい半導体装置を提供することができる。または、本発明の一態様により、周波数特性が良好な半導体装置を提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、小型化が可能な半導体装置を提供することができる。または、本発明の一態様により、低消費電力の半導体装置を提供することができる。または、本発明の一態様により、新規な構造の半導体装置を提供することができる。または、本発明の一態様により、上記半導体装置の作製方法を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａ乃至図１Ｃは本発明の一態様に係る半導体装置の模式図である。
図２Ａ乃至図２Ｃは本発明の一態様に係る半導体装置の模式図である。
図３は本発明の一態様に係る半導体装置の模式図である。
図４は本発明の一態様に係る半導体装置の模式図である。
図５は本発明の一態様に係る半導体装置の模式図である。
図６Ａ乃至図６Ｃは本発明の一態様に係る半導体装置の作製方法を示す模式図である。
図７Ａ乃至図７Ｃは本発明の一態様に係る半導体装置の作製方法を示す模式図である。
図８Ａ乃至図８Ｅは本発明の一態様に係る半導体装置の作製方法を示す模式図である。
図９Ａ乃至図９Ｃは本発明の一態様に係る半導体装置の作製方法を示す模式図である。
図１０Ａおよび図１０Ｂは本発明の一態様に係る半導体装置の作製方法を示す模式図である。
図１１Ａ乃至図１１Ｃは本発明の一態様に係る半導体装置の作製方法を示す模式図である。
図１２Ａおよび図１２Ｂは本発明の一態様に係る半導体装置の作製方法を示す模式図である。
図１３Ａは本発明の一態様である半導体装置の上面図である。図１３Ｂは本発明の一態様である半導体装置の断面図である。
図１４Ａおよび図１４Ｂは本発明の一態様である半導体装置の断面図である。
図１５ＡはＩＧＺＯの結晶構造の分類を説明する図である。図１５ＢはＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図１５ＣはＣＡＡＣ−ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図１６Ａは本発明の一態様に係る半導体装置の平面図である。図１６Ｂおよび図１６Ｃは本発明の一態様である半導体装置の断面図である。
図１７は本発明の一態様に係る記憶装置の構成を示す断面図である。
図１８は本発明の一態様に係る記憶装置の構成を示す断面図である。
図１９Ａは本発明の一態様に係る記憶装置の構成例を示すブロック図である。図１９Ｂは本発明の一態様に係る記憶装置の構成例を示す斜視図である。
図２０Ａ乃至図２０Ｈは本発明の一態様に係る記憶装置の構成例を示す回路図である。
図２１Ａは、半導体装置の構成例を示すブロック図である。図２１Ｂは、半導体装置の斜視模式図である。
図２２は、半導体装置の構成例を示す模式図である。
図２３は、半導体装置の構成例を示す回路図である。
図２４は、半導体装置の構成例を示すタイミングチャートである。
図２５は、半導体装置の構成例を示す断面図である。
図２６は、半導体装置の構成例を示す断面図である。
図２７は、半導体装置の構成例を示す断面図である。
図２８Ａおよび図２８Ｂは本発明の一態様に係る半導体装置の模式図である。
図２９Ａおよび図２９Ｂは電子部品の一例を説明する図である。
図３０は、ＣＰＵの構成例を説明する図である。
図３１Ａおよび図３１Ｂは、ＣＰＵの構成例を説明する図である。
図３２は、ＣＰＵの動作例を説明する図である。
図３３Ａおよび図３３Ｂは、集積回路の構成例を説明する図である。
図３４Ａ乃至図３４Ｅは本発明の一態様に係る記憶装置の模式図である。
図３５Ａ乃至図３５Ｈは本発明の一態様に係る電子機器を示す図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層またはレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、”＿２”、”［ｎ］”、”［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、２番目の配線ＧＬを配線ＧＬ＿２と記載する場合がある。
　また、特に上面図（「平面図」ともいう。）または斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう。）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソースとドレインの機能は、異なる極性のトランジスタを採用する場合、または回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースとドレインの用語は、入れ替えて用いることができる場合がある。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、チャネル長方向を基準として垂直方向のチャネル形成領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、または結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）が形成される場合がある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりのドレイン電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
（実施の形態１）
　本実施の形態では、図１Ａ乃至図１２Ｂを用いて、本発明の一態様に係る半導体装置の一例、およびその作製方法について説明する。
＜半導体装置の構成例＞
　図１Ａは、本発明の一態様に係る半導体装置１０を模式的に表した図である。本発明の一態様に係る半導体装置１０は、基板（図示せず）上に形成された構造体１３と、構造体１３に含まれる酸化物半導体素子１２と、構造体１３に形成された開口の中に配置された導電体１４と、導電体１４の上に配置された導電体１５と、構造体１３、導電体１４、および導電体１５を覆って配置された絶縁体１１ａと、絶縁体１１ａ上の絶縁体１１ｂと、を有する。なお、本明細書等において、酸化物半導体素子を酸化物半導体デバイスと呼ぶ場合がある。
　構造体１３は、酸化物半導体素子１２の上および下のいずれか、または両方に積層して層間絶縁膜を有している。層間絶縁膜としては、例えば、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。なお、図１Ａにおいて、構造体１３が１個の酸化物半導体素子１２を含む状態を図示しているが、本発明はこれに限られるものではない。構造体１３が複数の酸化物半導体素子１２を含む構成にしてもよい。
　構造体１３の層間絶縁膜に形成された開口の中に導電体１４が配置される。当該開口は、酸化物半導体素子１２に達しており、導電体１４は酸化物半導体素子１２に電気的に接続される。つまり、導電体１４は導電体１５と酸化物半導体素子１２を電気的に接続するプラグとして機能する。導電体１４としては、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることができる。また、例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などの酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料などを用いてもよい。
　導電体１５は、導電体１４の上面に接して設けられる。また、導電体１５の導電体１４と重畳していない部分は、構造体１３の最上層の層間絶縁膜に接する。導電体１５は、酸化物半導体素子１２に電気的に接続される、配線、電極、または端子などとして機能する。導電体１５は、導電体１４に用いることができる導電性材料を用いて形成することができる。なお、図１Ａにおいて、導電体１４および導電体１５をそれぞれ２個表示しているが、本発明はこれに限られるものではない。酸化物半導体素子１２の構成などに応じて適宜設けることができる。
　酸化物半導体素子１２は、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、およびダイオードなどの回路素子の少なくとも一を含む。さらに、これらの回路素子の少なくとも一部に酸化物半導体膜が設けられる。例えば、酸化物半導体素子１２として、酸化物半導体膜にチャネル形成領域を含むトランジスタを設けることができる。なお、酸化物半導体素子１２などの具体例については、後述の実施の形態で説明する。
　酸化物半導体膜として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物半導体膜として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物を用いてもよい。
　上記の酸化物半導体膜は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上となる。このように、バンドギャップの大きい酸化物半導体膜を用いることで、トランジスタの、オフ時にソースとドレイン間を流れるリーク電流（以下、「オフ電流」ともいう。）を低減することができる。
　また、酸化物半導体膜は、結晶性を有することが好ましい。特に、酸化物半導体膜として、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物および欠陥（例えば、酸素欠損（ＶＯなど）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物の拡散をより低減することができる。
　一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する酸化物半導体膜は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体膜は熱に強く、信頼性が高い。
　トランジスタのチャネルが形成される領域には、キャリア濃度の低い酸化物半導体膜を用いることが好ましい。酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸化物半導体膜中に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を形成する場合がある。さらに、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体膜を用いたトランジスタは、ノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。また、水素濃度の面内分布がばらつくと、水素濃度の面内分布に従って、トランジスタの電気特性がばらつく恐れがある。また、酸化物半導体膜中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体膜に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。したがって、酸化物半導体膜中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体膜中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
　しかしながら、酸化物半導体膜中の水素を低減して、酸化物半導体膜を成膜しても、外部から水素が拡散してくる場合がある。例えば、酸化物半導体素子の上部にポリイミドなどの有機樹脂を設ける場合は、当該有機樹脂に含まれる水素が拡散するおそれがある。
　そこで、本発明の一態様においては、構造体１３および導電体１５の上に、水素などの不純物に対してバリア絶縁膜として機能する、絶縁体１１ａおよび絶縁体１１ｂを設ける。このような絶縁体１１ａおよび絶縁体１１ｂを設けることで、構造体１３の上方から、酸化物半導体膜中に水素などの不純物が拡散するのを低減することができる。また、構造体１３だけでなく、配線として機能する導電体１５も覆って絶縁体１１ａおよび絶縁体１１ｂを設けることで、導電体１５および導電体１４を介して、酸化物半導体膜中に水素などの不純物が拡散するのを低減することができる。なお、以下において、絶縁体１１ａと絶縁体１１ｂをまとめて絶縁体１１と呼ぶ場合がある。
　なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
　絶縁体１１は、上記の通り水素の拡散を抑制する機能を有する絶縁体であることが好ましく、少なくとも構造体１３に含まれる層間絶縁膜の少なくとも一よりも、水素の透過性が低いことが好ましい。絶縁体１１としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。特に、水素バリア性が高い、窒化シリコンを用いることが好ましい。
　絶縁体１１ａは、構造体１３の最上部の層間絶縁膜の上面、導電体１５の上面および側面に接して配置される。また、導電体１５のパターンずれなどが発生した場合、絶縁体１１ａが導電体１４の一部に接する場合もある。よって、絶縁体１１ａ自体が高濃度の水素を含む場合、層間絶縁膜、導電体１４、または導電体１５を介して酸化物半導体素子１２に水素が拡散する恐れがある。
　よって、絶縁体１１ａは水素濃度が低いことが好ましい。好ましくは、構造体１３に含まれる層間絶縁膜の少なくとも一より水素濃度が低く、より好ましくは、絶縁体１１ｂより水素濃度が低い。ゆえに、絶縁体１１ａは、成膜ガスに水素を含むガスを用いない方法で成膜することが好ましい。例えば、絶縁体１１ａは、スパッタリング法で成膜すればよい。
　また、絶縁体１１ａは導電体１５を覆って形成されるため、絶縁体１１の下地は比較的凹凸が顕著になり、絶縁体１１ａにピンホールまたは段切れ箇所などが形成される恐れがある。このとき、絶縁体１１ａに形成されたピンホールまたは段切れ箇所などが、水素が構造体１３に拡散する経路になる場合がある。
　よって、絶縁体１１ｂは絶縁体１１ａより被覆性が良好であることが好ましい。このような構成にすることで、絶縁体１１ａにピンホールまたは段切れ箇所などが形成されたとしても、絶縁体１１ｂで、当該ピンホールまたは段切れ箇所を覆い、水素が侵入することを防ぐことができる。
　絶縁体１１ｂは、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などの被覆性の良い方法で成膜することが好ましい。特に比較的低温で成膜可能なＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法を用いて成膜することが好ましい。また、ＰＥＡＬＤ法で成膜する際に、有機物を含まないプリカーサを用いて成膜することが好ましい。これにより、絶縁体１１ｂの水素濃度を低減することができる。
　このような絶縁体１１を設けることで、絶縁体１１の上方、および絶縁体１１自体から構造体１３に水素が拡散することを低減し、酸化物半導体素子１２のチャネル形成領域の水素濃度を低減することができる。以上により、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。
　また、図１Ａにおいては、バリア絶縁膜として機能する絶縁体１１を構造体１３の上に設ける構成について示したが、本発明はこれに限られるものではない。図１Ｂに示すように、バリア絶縁膜として機能する絶縁体１８を構造体１３の下に配置してもよい。
　絶縁体１８は、絶縁体１８ｂと、絶縁体１８ｂ上の絶縁体１８ａの積層構造である。ここで、絶縁体１８ａは、絶縁体１１ａに用いることができるバリア絶縁膜を用いることが好ましく、絶縁体１８ｂは、絶縁体１１ｂに用いることができるバリア絶縁膜を用いることが好ましい。つまり、絶縁体１８の膜の積層構造は、絶縁体１１に対して上下反転して設けることが好ましい。
　このような積層構造にすることで、構造体１３の下部の層間絶縁膜に接する絶縁体１８ａは、絶縁体１１ａと同様に水素濃度が低減されているため、絶縁体１８自体から当該絶縁膜に水素が拡散することを低減することができる。また、絶縁体１８の下地に凹凸が形成されており、絶縁体１８ａにピンホールまたは段切れ箇所が形成されたとしても、絶縁体１８ｂで、当該ピンホールまたは段切れ箇所を塞ぎ、構造体１３の下方から水素が侵入することを低減することができる。
　また、図１Ｃに示すように、絶縁体１１ａが構造体１３の側面に接するように、絶縁体１１を設ける構成にしてもよい。さらに、絶縁体１１ａが構造体１３と重畳していない領域において、絶縁体１８ａと接する構成にしてもよい。この場合、絶縁体１１ａと絶縁体１８ａが接する領域が、構造体１３を包囲するように形成されることが好ましい。このように、絶縁体１１と絶縁体１８で構造体１３を封止する構成にすることで、構造体１３の上面と下面だけでなく、側面においても、外方から構造体１３に水素が拡散することを低減することができる。
　なお、図１Ｃでは、絶縁体１１ａが、構造体１３と重畳しない領域において、絶縁体１８ａに直接接しているが、本発明はこれに限られるものではない。例えば、絶縁体１１ａが、構造体１３と重畳しない領域において、水素を捕獲および固着する機能を有する絶縁膜を介して絶縁体１８ａと重畳する構成にしてもよい。この場合、水素を捕獲および固着する機能を有する絶縁膜としては、酸化アルミニウム膜などを用いることができる。
　また、図２Ａに示すように、構造体１３の中にさらに、水素などの不純物に対してバリア絶縁膜として機能する絶縁体２１および絶縁体２８を設ける構成にしてもよい。ここで、絶縁体２１は、絶縁体１１と同様の構造を有する絶縁膜であり、絶縁体２１ａと、絶縁体２１ａ上の絶縁体２１ｂの積層構造である。絶縁体２１ａは、絶縁体１１ａに用いることができるバリア絶縁膜を用いることが好ましく、絶縁体２１ｂは、絶縁体１１ｂに用いることができるバリア絶縁膜を用いることが好ましい。また、絶縁体２８は、絶縁体２８ｂと、絶縁体２８ｂ上の絶縁体２８ａの積層構造である。絶縁体２８ａは、絶縁体１８ａに用いることができるバリア絶縁膜を用いることが好ましく、絶縁体２８ｂは、絶縁体１８ｂに用いることができるバリア絶縁膜を用いることが好ましい。
　絶縁体２１は、酸化物半導体素子１２の上に設けられる。つまり、絶縁体２１は、酸化物半導体素子１２と絶縁体１１の間に設けられる。このように、絶縁体２１を設けることにより、酸化物半導体素子１２に対する水素の拡散をより効果的に低減することができる。なお、絶縁体２１には、開口が形成されており、当該開口に埋め込まれるように導電体１４が設けられる。
　絶縁体２８は、酸化物半導体素子１２の下に設けられる。つまり、絶縁体２８は、酸化物半導体素子１２と絶縁体１８の間に設けられる。このように、絶縁体２８を設けることにより、酸化物半導体素子１２に対する水素の拡散をより効果的に低減することができる。
　なお、図２Ａでは、図１Ｃと同様に、絶縁体１１と絶縁体１８で構造体１３を封止する構成を示しているが、これに限られることなく、図１Ａまたは図１Ｂに示すように、絶縁体１１および絶縁体１８を設けてもよい。
　また、図２Ｂに示すように、絶縁体２１ａが酸化物半導体素子１２の側面に接するように、絶縁体２１を設ける構成にしてもよい。さらに、絶縁体２１ａが酸化物半導体素子１２と重畳していない領域において、絶縁体２８ａと接する構成にしてもよい。この場合、絶縁体２１ａと絶縁体２８ａが接する領域が、酸化物半導体素子１２を包囲するように形成されることが好ましい。このような構成にすることで、酸化物半導体素子１２の上面と下面だけでなく、側面においても、酸化物半導体素子１２に水素が拡散してくることを低減することができる。また、絶縁体２１ａが、酸化物半導体素子１２と重畳しない領域において、水素を捕獲および固着する機能を有する絶縁膜を介して絶縁体２８ａと重畳する構成にしてもよい。
　また、図２Ｃに示すように、絶縁体２８を設けずに、絶縁体１１と絶縁体１８で構造体１３を封止し、さらに、絶縁体２１と絶縁体１８で酸化物半導体素子１２を封止する構成にしてもよい。つまり、図２Ｂに示す半導体装置１０における絶縁体２８の機能を、絶縁体１８が兼用する構成になる。なお、絶縁体２１ａが、酸化物半導体素子１２と重畳しない領域において、水素を捕獲および固着する機能を有する絶縁膜を介して絶縁体１８ａと重畳する構成にしてもよい。
　また、図３に示すように、複数の半導体装置１０を積層させて、積層型の半導体装置を形成してもよい。図３に示す積層型の半導体装置では、半導体装置１０を含む層（以下、識別の符号を付して素子層１０＿１乃至素子層１０＿ｎと呼ぶ場合がある。）をｎ層（ｎは２以上の自然数。）積層した構造である。また、本明細書等において、素子層をデバイス層と呼ぶ場合がある。
　図３に示すように、素子層１０＿１乃至素子層１０＿ｎはすべて同じ構造を有しており、図２Ｃに示す半導体装置１０と同様の構造を有する。ただし、絶縁体１１による封止は行われておらず、絶縁体１１と絶縁体１８は接していない。また絶縁体１１の上に絶縁体２４が設けられている。絶縁体２４としては、上述の構造体１３に用いることができる層間絶縁膜などを用いればよい。また、絶縁体２４の上面は、ＣＭＰ処理などによって、平坦化されていることが好ましい。これにより、絶縁体２４の上に設ける構造体１３を、密着性良く設けることができる。
　なお、図３に示す各素子層は、図２Ｃに示す半導体装置１０と同様の構造を有するが、これに限られることなく、例えば、図２Ａまたは図２Ｂに示す半導体装置１０と同様の構造を有する構成にしてもよい。
　図３に示すように、各素子層の酸化物半導体素子１２は、絶縁体２１および絶縁体１８によって封止されているので、酸化物半導体素子１２に拡散する水素を低減することができる。特に素子層ごとに、酸化物半導体素子１２を封止することで、高層の素子層を作製している途中に、低層の酸化物半導体素子１２に水素が拡散することを防ぐことができる。
　このように、素子層１０＿１乃至素子層１０＿ｎを積層した構造の半導体装置にすることで、面積当たりの素子数を増大させ、半導体装置の高集積化を図ることができる。
　なお、図３に示す積層型の半導体装置では、各素子層において、酸化物半導体素子１２を絶縁体１８と絶縁体１１で封止する構成にしたが、本発明はこれに限られるものではない。
　図４に示すように、素子層１０＿１乃至素子層１０＿ｎに含まれる全ての酸化物半導体素子１２を、素子層１０＿１の絶縁体１８と、素子層１０＿ｎの絶縁体２１で、一括して封止する構成にしてもよい。
　図４に示す半導体装置では、素子層１０＿ｎの酸化物半導体素子１２から、素子層１０＿１の絶縁体１８に達する開口が形成されており、当該開口は、各層の酸化物半導体素子１２を囲むように形成される。当該開口の底面および内壁と素子層１０＿ｎの酸化物半導体素子１２の上面に接して、絶縁体２１が設けられる。絶縁体２１は、当該開口の底面において、素子層１０＿１の絶縁体１８の上面に接する。なお、絶縁体２１が、酸化物半導体素子１２と重畳しない領域において、水素を捕獲および固着する機能を有する絶縁膜を介して絶縁体１８と重畳する構成にしてもよい。
　また、素子層１０＿１の絶縁体１８と、素子層１０＿ｎの絶縁体２１で封止された領域内において、各素子層の酸化物半導体素子１２の下側に絶縁体１８が設けられ、上側に絶縁体２１が設けられる。また、当該封止された領域内において、素子層１０＿１乃至素子層１０＿ｎ−１において、各素子層の導電体１５を覆って、絶縁体１１が設けられる。よって、素子層１０＿ｎの絶縁体２１は、各素子層の絶縁体２１、絶縁体１１、および絶縁体２４の側面に接する。
　このように、素子層１０＿１乃至素子層１０＿ｎに含まれる全ての酸化物半導体素子１２を、一括して封止する構造にすることで、酸化物半導体素子１２を封止するための工程数を低減することができる。
　また、図４に示す半導体装置では、素子層１０＿１の絶縁体１８と、素子層１０＿ｎの絶縁体２１で、すべての素子層の酸化物半導体素子１２を、一括で封止したが、本発明はこれに限られるものではない。図５に示すように、素子層１０＿１の絶縁体１８と、素子層１０＿ｎの絶縁体１１で、すべての素子層の酸化物半導体素子１２を、一括で封止する構造にしてもよい。
　この場合、素子層１０＿ｎの構造体１３の層間絶縁膜から、素子層１０＿１の絶縁体１８に達する開口が形成されており、当該開口は、各層の酸化物半導体素子１２を囲むように形成される。当該開口の底面および内壁と素子層１０＿ｎの導電体１５および構造体１３の層間絶縁膜に接して、絶縁体１１が設けられる。絶縁体１１は、当該開口の底面において、素子層１０＿１の絶縁体１８の上面に接する。なお、絶縁体１１が、酸化物半導体素子１２と重畳しない領域において、水素を捕獲および固着する機能を有する絶縁膜を介して絶縁体１８と重畳する構成にしてもよい。
　なお、図５に示す半導体装置においては、素子層１０＿１の絶縁体１８と、素子層１０＿ｎの絶縁体１１で封止された領域内に水素に対するバリア絶縁膜を設けない構成にしている。これにより、積層型の半導体装置を作製する工程数をさらに低減することができる。
　なお、図３乃至図５に示す、積層型の半導体装置においては、図２Ａまたは図２Ｂに示す絶縁体２８が設けられない構成について示したが、本発明はこれに限られるものではない。図３乃至図５に示す、積層型の半導体装置においても、酸化物半導体素子１２と絶縁体１８の間に、絶縁体２８を設ける構成にしてもよい。
＜半導体装置の作製方法＞
　次に、図１Ａに示す、本発明の一態様に係る半導体装置１０の作製方法を、図６Ａ乃至図７Ｃを用いて説明する。
　なお、本明細書等において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、または半導体を形成するための半導体材料は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法などを適宜用いて成膜することができる。
　なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの化合物をリアクティブスパッタリング法で成膜する際に用いられる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などを用いることができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送および圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入する、または、異なる複数種のプリカーサについて、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。
　まず、基板（図示しない。）を準備し、当該基板上に酸化物半導体素子１２を含む構造体１３を形成する。構造体１３の層間絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、当該絶縁膜として、スパッタリング法を用いて酸化シリコン膜を成膜すればよい。
　次に、構造体１３の層間絶縁膜に酸化物半導体素子１２に達する開口１９を形成する（図６Ａ参照。）。当該開口の形成は、リソグラフィー法を用いて行えばよい。なお、開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
　次に、開口１９の中に導電体１４を埋め込む（図６Ｂ参照。）。開口１９を埋め込むように、上述の導電体１４に用いることができる導電膜を成膜し、当該導電膜に化学機械研磨（ＣＭＰ）処理などを行って、導電体１４を形成する。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　上記導電膜に対して、構造体１３の最上部の層間絶縁膜の上面が露出するまでＣＭＰ処理を行うことで、開口１９の中のみに、当該導電膜が残存することで上面が平坦な導電体１４を形成することができる。なお、当該ＣＭＰ処理により、当該層間絶縁膜の上面の一部が除去される場合がある。
　次に、構造体１３および導電体１４を覆って導電膜１５Ａを成膜する（図６Ｃ参照。）。導電膜１５Ａは、上述の導電体１４に用いることができる導電膜を用いればよい。導電膜１５Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、導電膜１５Ａをリソグラフィー法によって加工し、導電体１４の上面と接する導電体１５を形成する（図７Ａ参照。）。この時、導電体１５と、構造体１３の層間絶縁膜とが重ならない領域において、当該層間絶縁膜の一部が除去されることがある。これにより、構造体１３の上面において、導電体１４と重なる領域の高さが、その他の領域より高くなる場合がある。
　次に、構造体１３、導電体１４、および導電体１５を覆って、絶縁体１１ａを成膜する（図７Ｂ参照。）。絶縁体１１ａとしては、上述の水素バリア性を有する絶縁性材料を用いればよく、例えば窒化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。絶縁体１１ａの成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスとして、主成分に水素を含むガスを用いなくてもよい。スパッタリング法を用いることで、絶縁体１１ａ中の水素濃度を低減することができる。
　次に、絶縁体１１ａの上に絶縁体１１ｂを成膜する（図７Ｃ参照。）。絶縁体１１ｂとしては、上述の水素バリア性を有する絶縁性材料を用いればよく、例えば窒化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。絶縁体１１ｂは被覆性の良好なＡＬＤ法で成膜することが好ましく、ＰＥＡＬＤ法で成膜することがさらに好ましい。
　絶縁体１１ｂをＰＥＡＬＤ法で成膜する場合、炭化水素などの有機物を含まないプリカーサ（以下、無機プリカーサと呼ぶ）を用いることが好ましい。無機プリカーサを用いて成膜することで、絶縁体１１ｂ中の水素濃度を低減することができる。無機プリカーサとしては、シリコンを含むものを用いればよく、さらにハロゲン元素を含んでいてもよい。なお、無機プリカーサにハロゲン元素が含まれる場合、絶縁体１１ｂに当該ハロゲン元素が不純物として含まれる場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　ただし、本発明は無機プリカーサを用いたＡＬＤ法に限られるものではなく、有機物を含むプリカーサを用いることができる場合もある。
　また、ＰＥＡＬＤ法で窒化シリコンを成膜する場合、反応剤として窒素ラジカルを用いる。窒素ラジカルは、窒素ガスをプラズマ化することで得られる。なお、窒素プラズマ中には、窒素が、分子、ラジカル、またはイオンなどの状態で含まれる。例えば、窒素ガスに、ＲＦ等の高周波、またはマイクロ波を印加することで、窒素ラジカルを含む窒素プラズマを生成することができる。このとき、反応剤は水素を含まないことが好ましい。これにより、絶縁体１１ｂ中の水素濃度を低減することができる。
　以上により、図１Ａに示す半導体装置１０を作製することができる。
　なお、図１Ｂに示す半導体装置１０を作製する場合は、図６Ａに示す構造体１３を形成する前に、絶縁体１８ｂを形成して、絶縁体１８ｂの上に絶縁体１８ａを形成して、絶縁体１８ａの上に構造体１３を形成すればよい。絶縁体１８ａは、絶縁体１１ａと同様の方法で成膜することができる。また、絶縁体１８ｂは、絶縁体１１ｂと同様の方法で成膜することができる。
　また、図１（Ｃ）に示す半導体装置１０を作製する場合には、図１（Ｂ）に示す半導体装置１０の作製方法において、絶縁体１１ａを成膜する前に、構造体１３をエッチングして、絶縁体１１ａが構造体１３の側面まで覆うようにすればよい。当該エッチングにおいて、絶縁体１８ａの上面を露出させることで、構造体１３の外側に絶縁体１１ａと絶縁体１８ａが接する領域を形成することができる。これにより、構造体１３を絶縁体１１と絶縁体１８で封止することができる。
　次に、図３に示す、本発明の一態様に係る、積層型の半導体装置の作製方法を、図８Ａ乃至図８Ｅを用いて説明する。
　まず、基板（図示しない。）を準備し、当該基板上に絶縁体１８を形成する。絶縁体１８は、絶縁体１８ｂを成膜して、絶縁体１８ｂの上に絶縁体１８ａを成膜すればよい。さらに、絶縁体１８の上に、島状にパターン形成された酸化物半導体素子１２を形成する（図８Ａ参照。）。ここで、島状にパターン形成されたとは、例えば、酸化物半導体素子１２が、トレンチ状の開口で囲まれている状態を指している。
　次に、酸化物半導体素子１２を覆って、絶縁体２１を形成する（図８Ｂ参照。）。絶縁体２１は、絶縁体２１ａを成膜して、絶縁体２１ａの上に絶縁体２１ｂを成膜すればよい。絶縁体２１ａは、絶縁体１１ａと同様の方法で成膜することができる。また、絶縁体２１ｂは、絶縁体１１ｂと同様の方法で成膜することができる。
　次に、酸化物半導体素子１２および絶縁体２１を含んで構造体１３を形成する。さらに、構造体１３および絶縁体２１に埋め込まれるように導電体１４を形成する（図８Ｃ参照。）。導電体１４形成までの工程については、上述の図６Ａおよび図６Ｂに係る工程の記載を参酌することができる。
　次に、導電体１４の上面に接して、導電体１５を形成する（図８Ｄ参照。）。導電体１５形成までの工程については、上述の図６Ｃおよび図７Ａに係る工程の記載を参酌することができる。
　次に、構造体１３、導電体１４、および導電体１５を覆って、絶縁体１１を形成する。絶縁体１１は、絶縁体１１ａを成膜して、絶縁体１１ａの上に絶縁体１１ｂを成膜すればよい。絶縁体１１ａおよび絶縁体１１ｂの成膜については、上述の図７Ｂおよび図７Ｃに係る工程の記載を参酌することができる。
　次に、絶縁体１１の上に絶縁体２４を形成する（図８Ｅ参照。）。絶縁体２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、絶縁体２４として、スパッタリング法を用いて酸化シリコン膜を成膜すればよい。絶縁体２４は、ＣＭＰ処理などを行って、上面を平坦化することが好ましい。このようにして、図３に示す素子層１０＿１を形成することができる。
　以下、図８Ａ乃至図８Ｅに示す工程を、ｎ−１回繰り返すことで、図３に示す、素子層１０＿１乃至素子層１０＿ｎが積層された半導体装置を作製することができる。当該半導体装置の作製方法においては、各素子層の作製工程において、酸化物半導体素子１２が絶縁体２１および絶縁体１８によって封止される（図８Ｂ参照。）。よって、高層の素子層を作製している途中で、低層の酸化物半導体素子１２に水素が拡散することを防ぐことができる。
　次に、図４に示す、本発明の一態様に係る、積層型の半導体装置の作製方法を、図９Ａ乃至図１０Ｂを用いて説明する。
　まず、基板（図示しない。）を準備し、当該基板上に絶縁体１８を形成する。さらに、絶縁体１８の上に、酸化物半導体素子１２を形成し、その上に絶縁体２１を形成する（図９Ａ参照。）。絶縁体２１形成までの工程については、上述の図８Ａおよび図８Ｂに係る工程の記載を参酌することができる。ただし、本工程においては、酸化物半導体素子１２を島状にパターン形成せずに、酸化物半導体素子１２が層状に形成されたまま、絶縁体２１を形成する。このため、絶縁体２１が酸化物半導体素子１２の側面を覆わない。
　次に、酸化物半導体素子１２および絶縁体２１を含んで構造体１３を形成する。さらに、構造体１３および絶縁体２１に埋め込まれるように導電体１４を形成する。さらに、導電体１４の上面に接して、導電体１５を形成する。さらに、構造体１３、導電体１４、および導電体１５を覆って、絶縁体１１および絶縁体２４を形成する（図９Ｂ参照。）。絶縁体１１および絶縁体２４形成までの工程については、上述の図８Ｃ乃至図８Ｅに係る工程の記載を参酌することができる。このようにして、酸化物半導体素子１２が島状にパターン形成されていない状態の、素子層１０＿１を形成することができる。
　次に、図９Ａおよび図９Ｂに示す工程を、ｎ−１回繰り返すことで、酸化物半導体素子１２が島状にパターン形成されていない状態の、素子層１０＿１乃至素子層１０＿ｎが積層された半導体装置を作製することができる（図９Ｃ参照。）。ただし、図９Ｃに示すように、素子層１０＿ｎは、絶縁体１８と酸化物半導体素子１２だけを有する。
　次に、上記の半導体装置に、素子層１０＿１の絶縁体１８ａに達する開口２５を形成する（図１０Ａ参照。）。開口２５の形成は、リソグラフィー法を用いて行えばよい。例えば、ドライエッチングを用いて形成すればよい。開口２５は、各層の酸化物半導体素子１２を囲むように形成されることが好ましい。
　次に、開口２５の底面および内壁と、素子層１０＿ｎの酸化物半導体素子１２の上面に接して、絶縁体２１を成膜する（図１０Ｂ参照。）。絶縁体２１は、開口２５の底面において、素子層１０＿１の絶縁体１８ａの上面に接する。絶縁体２１は、図８Ｂに係る工程と同様の方法で成膜することができる。ここで、絶縁体２１ｂを上述のように、被覆性の良いＡＬＤ法、特にＰＥＡＬＤ法を用いて成膜することで、絶縁体２１ａにピンホールまたは段切れ箇所などが形成されたとしても、当該部位を絶縁体２１ｂで覆い、水素が侵入するのを防ぐことができる。
　以下、図８Ｃ乃至図８Ｅに係る工程と同様の方法を用いて、素子層１０＿ｎの構造体１３、導電体１４、導電体１５、絶縁体１１、および絶縁体２４を形成すればよい。これにより、図４に示す、素子層１０＿１乃至素子層１０＿ｎが積層された半導体装置を作製することができる。当該半導体装置の作製方法においては、素子層１０＿１乃至素子層１０＿ｎに含まれる全ての酸化物半導体素子１２を、一括して封止することができる（図１０Ｂ参照。）。よって、酸化物半導体素子１２を封止するための工程数を低減することができる。これにより、上記半導体装置の生産性を向上し、生産コストの低減を図ることができる。
　次に、図５に示す、本発明の一態様に係る、積層型の半導体装置の作製方法を、図１１Ａ乃至図１２Ｂを用いて説明する。
　まず、基板（図示しない。）を準備し、当該基板上に絶縁体１８を形成する。さらに、絶縁体１８の上に、酸化物半導体素子１２を形成する（図１１Ａ参照。）。酸化物半導体素子１２形成までの工程については、上述の図９Ａに係る工程の記載を参酌することができる。ただし、本工程においては、酸化物半導体素子１２の上に絶縁体２１を形成しない。
　次に、酸化物半導体素子１２を含んで構造体１３を形成する。さらに、構造体１３に埋め込まれるように導電体１４を形成する。さらに、導電体１４の上面に接して、導電体１５を形成する。さらに、構造体１３、導電体１４、および導電体１５を覆って絶縁体２４を形成する（図１１Ｂ参照。）。絶縁体１１形成までの工程については、上述の図９Ｂに係る工程の記載を参酌することができる。ただし、本工程においては、構造体１３および導電体１５の上に絶縁体１１を形成しない。このようにして、絶縁体２１および絶縁体１１が形成されていない、素子層１０＿１を形成することができる。
　次に、図１１Ａおよび図１１Ｂに示す工程を、絶縁体１８の形成を行わずに、ｎ−１回繰り返す。これにより、素子層１０＿１乃至素子層１０＿ｎが積層された半導体装置を作製することができる（図１１Ｃ参照。）。ここで、図１１Ｃに示す積層型の半導体装置は、素子層１０＿１の絶縁体１８を除いて水素に対するバリア絶縁膜を有しない。また、図１１Ｃに示すように、素子層１０＿ｎは、絶縁体２４を有しない。
　次に、上記の半導体装置に、素子層１０＿１の絶縁体１８ａに達する開口２７を形成する（図１２Ａ参照。）。開口２７の形成は、上述の図１０Ａに係る開口２７を形成する工程の記載を参酌することができる。開口２７は、各層の酸化物半導体素子１２を囲むように形成されることが好ましい。
　次に、開口２７の底面および内壁と、素子層１０＿ｎの導電体１５および構造体１３の層間絶縁膜に接して、絶縁体１１を成膜する（図１２Ｂ参照。）。絶縁体１１は、開口２７の底面において、素子層１０＿１の絶縁体１８ａの上面に接する。絶縁体１１は、図８Ｅに係る工程と同様の方法で成膜することができる。ここで、絶縁体１１ｂを上述のように、被覆性の良いＡＬＤ法、特にＰＥＡＬＤ法を用いて成膜することで、絶縁体１１ａにピンホールまたは段切れ箇所などが形成されたとしても、当該部位を絶縁体１１ｂで覆い、水素が侵入するのを防ぐことができる。
　以下、図８Ｅに係る工程と同様の方法を用いて、素子層１０＿ｎの絶縁体２４を形成すればよい。これにより、図５に示す、素子層１０＿１乃至素子層１０＿ｎが積層された半導体装置を作製することができる。当該半導体装置の作製方法においては、素子層１０＿１乃至素子層１０＿ｎに含まれる全ての酸化物半導体素子１２を、一括して封止することができる（図１２Ｂ参照。）。よって、酸化物半導体素子１２を封止するための工程数を低減することができる。また、当該半導体装置の作製方法においては、素子層１０＿１の絶縁体１８と、素子層１０＿ｎの絶縁体１１で封止された領域内に水素に対するバリア絶縁膜を設けない構成にしている（図１２Ｂ参照。）。よって、積層型の半導体装置を作製する工程数をさらに低減することができる。これにより、積層型の半導体装置の生産性を向上し、生産コストの低減を図ることができる。
　なお、上記において、絶縁体１１は絶縁体１１ａと絶縁体１１ｂの積層構造で示してきたが、本発明は必ずしもこれに限られるものではない。例えば、絶縁体１１ａの被覆性が十分良好であり、ピンホールまたは段切れ箇所等が形成されていない場合、絶縁体１１ｂを設けず、絶縁体１１ａだけを設ける構成にすることもできる。また、例えば、絶縁体１１ｂの水素濃度が十分低い場合、絶縁体１１ａを設けず、絶縁体１１ｂだけを設ける構成にすることもできる。また、絶縁体１８についても同様に、絶縁体１８ａだけ、または絶縁体１８ｂだけの構成にすることもできる。また、絶縁体２１についても同様に、絶縁体２１ａだけ、または絶縁体２１ｂだけの構成にすることもできる。また、絶縁体２８についても同様に、絶縁体２８ａだけ、または絶縁体２８ｂだけの構成にすることもできる。
　本発明の一態様により、新規の半導体装置を提供することができる。または、本発明の一態様により、新規の半導体装置の作製方法を提供することができる。または、本発明の一態様により、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、図１３Ａ乃至図１６Ｃを用いて、実施の形態１に示す半導体装置１０の具体例として、トランジスタ２００を有する半導体装置について説明する。
＜半導体装置の構成例＞
　図１３Ａおよび図１３Ｂを用いて、図１Ｂに示す半導体装置１０に対応する、半導体装置の構成を説明する。図１３Ａおよび図１３Ｂは、トランジスタ２００を有する半導体装置の上面図および断面図である。図１３Ａは、当該半導体装置の上面図である。また、図１３Ｂは、図１３ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。なお、図１３Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　本発明の一態様の半導体装置は、基板（図示せず）上の絶縁体２１２と、絶縁体２１２上の絶縁体２１４と、絶縁体２１４上のトランジスタ２００と、トランジスタ２００上の絶縁体２８０と、絶縁体２８０上の絶縁体２８２と、絶縁体２８２上の絶縁体２８３と、絶縁体２８３上の絶縁体２８８と、絶縁体２８８上の絶縁体２７４と、絶縁体２８３上、および絶縁体２７４上の絶縁体２８５と、を有する。ここで、絶縁体２１２は、絶縁体２１２ｂと、絶縁体２１２ｂ上の絶縁体２１２ａとの積層構造を有することが好ましい。また、絶縁体２８６は、絶縁体２８６ａと、絶縁体２８６ａ上の絶縁体２８６ｂとの積層構造を有することが好ましい。
　絶縁体２１２、絶縁体２１４、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶縁体２８５、および絶縁体２７４は、図１３Ａおよび図１３Ｂに示す半導体装置の層間絶縁膜として機能する。なお、絶縁体２８３は、絶縁体２１４の上面の一部、絶縁体２１６の側面、絶縁体２２２の側面、絶縁体２７５の側面、絶縁体２８０の側面、ならびに絶縁体２８２の側面および上面と接する。また、絶縁体２８３の最上部と、絶縁体２８８の最上部と、絶縁体２７４の最上部の高さは概略一致する。
　また、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）を有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）が設けられる。また、絶縁体２８５上、および導電体２４０上には、導電体２４０と電気的に接続し、配線として機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）が設けられる。さらに、導電体２４６および絶縁体２８５を覆って、絶縁体２８６が設けられる。
　ここで、トランジスタ２００は、実施の形態１に示す酸化物半導体素子１２に対応している。また、絶縁体２１２（絶縁体２１２ａ、絶縁体２１２ｂ）は、実施の形態１に示す絶縁体１８（絶縁体１８ａ、絶縁体１８ｂ）に対応している。また、絶縁体２８３は、実施の形態１に示す絶縁体２１ａに対応している。また、絶縁体２８８は、実施の形態１に示す絶縁体２１ｂに対応している。また、導電体２４０は実施の形態１に示す導電体１４に対応している。また、導電体２４６は実施の形態１に示す導電体１５に対応している。また、絶縁体２８６（絶縁体２８６ａ、絶縁体２８６ｂ）は、実施の形態１に示す絶縁体１１（絶縁体１１ａ、絶縁体１１ｂ）に対応している。よって、これらは本実施の形態の記載に加えて、実施の形態１の記載を参酌することができる。
　絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２８５の開口の内壁に接して絶縁体２４１ａが設けられ、絶縁体２４１ａの側面に接して導電体２４０ａが設けられている。また、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２８５の開口の内壁に接して絶縁体２４１ｂが設けられ、絶縁体２４１ｂの側面に接して導電体２４０ｂが設けられている。なお、絶縁体２４１は、第１の絶縁体が上記開口の内壁に接して設けられ、さらに内側に第２の絶縁体が設けられる構造になっている。また、導電体２４０は、第１の導電体が絶縁体２４１の側面に接して設けられ、さらに内側に第２の導電体が設けられる構造になっている。ここで、導電体２４０の上面の高さと、導電体２４６と重なる領域の、絶縁体２８５の上面の高さと、は同程度になる。
　なお、トランジスタ２００では、絶縁体２４１の第１の絶縁体および絶縁体２４１の第２の絶縁体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２４１を単層、または３層以上の積層構造として設ける構成にしてもよい。また、トランジスタ２００では、導電体２４０の第１の導電体および導電体２４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
［トランジスタ２００］
　図１３Ａおよび図１３Ｂに示すように、トランジスタ２００は、絶縁体２１４上の絶縁体２１６と、絶縁体２１４または絶縁体２１６に埋め込まれるように配置された導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、絶縁体２１６上、および導電体２０５上の絶縁体２２２と、絶縁体２２２上の絶縁体２２４と、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の導電体２４２ａと、導電体２４２ａ上の絶縁体２７１ａと、酸化物２３０ｂ上の導電体２４２ｂと、導電体２４２ｂ上の絶縁体２７１ｂと、酸化物２３０ｂ上の絶縁体２５２と、絶縁体２５２上の絶縁体２５０と、絶縁体２５０上の絶縁体２５４と、絶縁体２５４上に位置し、酸化物２３０ｂの一部と重なる導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、絶縁体２２２、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２ａ、導電体２４２ｂ、絶縁体２７１ａ、および絶縁体２７１ｂ上に配置される絶縁体２７５と、を有する。ここで、絶縁体２５２は、絶縁体２２２の上面、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの側面および上面、導電体２４２の側面、絶縁体２７１の側面、絶縁体２７５の側面、絶縁体２８０の側面、および絶縁体２５０の下面と接する。また、導電体２６０の上面は、絶縁体２５４の最上部、絶縁体２５０の最上部、絶縁体２５２の最上部、および絶縁体２８０の上面と高さが概略一致するように配置される。また、絶縁体２８２は、導電体２６０、絶縁体２５２、絶縁体２５０、絶縁体２５４、および絶縁体２８０のそれぞれの上面の少なくとも一部と接する。
　なお、以下において、酸化物２３０ａと酸化物２３０ｂをまとめて酸化物２３０と呼ぶ場合がある。また、導電体２４２ａと導電体２４２ｂをまとめて導電体２４２と呼ぶ場合がある。また、絶縁体２７１ａと絶縁体２７１ｂをまとめて絶縁体２７１と呼ぶ場合がある。
　絶縁体２８０、および絶縁体２７５には、酸化物２３０ｂに達する開口が設けられる。当該開口内に、絶縁体２５２、絶縁体２５０、絶縁体２５４、および導電体２６０が配置されている。また、トランジスタ２００のチャネル長方向において、絶縁体２７１ａ、および導電体２４２ａと、絶縁体２７１ｂ、および導電体２４２ｂと、の間に導電体２６０、絶縁体２５２、絶縁体２５０、および絶縁体２５４が設けられている。絶縁体２５４は、導電体２６０の側面と接する領域と、導電体２６０の底面と接する領域と、を有する。
　酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、を有することが好ましい。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタ２００では、酸化物２３０が、酸化物２３０ａ、および酸化物２３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、または３層以上の積層構造を設ける構成にしてもよいし、酸化物２３０ａ、および酸化物２３０ｂのそれぞれが積層構造を有していてもよい。
　導電体２６０は、第１のゲート（トップゲートともいう。）電極として機能し、導電体２０５は、第２のゲート（バックゲートともいう。）電極として機能する。また、絶縁体２５２、絶縁体２５０および絶縁体２５４は、第１のゲート絶縁体として機能し、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁体として機能する。なお、ゲート絶縁体は、ゲート絶縁層、またはゲート絶縁膜と呼ぶ場合もある。また、導電体２４２ａは、ソースまたはドレインの一方として機能し、導電体２４２ｂは、ソースまたはドレインの他方として機能する。また、酸化物２３０の導電体２６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
　ここで、図１３Ｂにおけるチャネル形成領域近傍の拡大図を図１４Ａに示す。酸化物２３０ｂに酸素が供給されることで、導電体２４２ａと導電体２４２ｂの間の領域にチャネル形成領域が形成される。よって、図１４Ａに示すように、酸化物２３０ｂは、トランジスタ２００のチャネル形成領域として機能する領域２３０ｂｃと、領域２３０ｂｃを挟むように設けられ、ソース領域またはドレイン領域として機能する領域２３０ｂａおよび領域２３０ｂｂと、を有する。領域２３０ｂｃは、少なくとも一部が導電体２６０と重畳している。言い換えると、領域２３０ｂｃは、導電体２４２ａと導電体２４２ｂの間の領域に設けられている。領域２３０ｂａは、導電体２４２ａに重畳して設けられており、領域２３０ｂｂは、導電体２４２ｂに重畳して設けられている。
　チャネル形成領域として機能する領域２３０ｂｃは、領域２３０ｂａおよび領域２３０ｂｂよりも、酸素欠損が少なく、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域２３０ｂｃは、ｉ型（真性）または実質的にｉ型であるということができる。領域２３０ｂｃは、例えば、酸素を含む雰囲気でマイクロ波処理を行うことで形成しやすくなる。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、本明細書などにおいて、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。
　また、ソース領域またはドレイン領域として機能する領域２３０ｂａおよび領域２３０ｂｂは、酸素欠損が多い、または水素、窒素、および金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域２３０ｂａおよび領域２３０ｂｂは、領域２３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
　ここで、チャネル形成領域として機能する領域２３０ｂｃのキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域２３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、領域２３０ｂｃと領域２３０ｂａまたは領域２３０ｂｂとの間に、キャリア濃度が、領域２３０ｂａおよび領域２３０ｂｂのキャリア濃度と同等、またはそれよりも低く、領域２３０ｂｃのキャリア濃度と同等、またはそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域２３０ｂｃと領域２３０ｂａまたは領域２３０ｂｂとの接合領域として機能する。当該接合領域は、水素濃度が、領域２３０ｂａおよび領域２３０ｂｂの水素濃度と同等、またはそれよりも低く、領域２３０ｂｃの水素濃度と同等、またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域２３０ｂａおよび領域２３０ｂｂの酸素欠損と同等、またはそれよりも少なく、領域２３０ｂｃの酸素欠損と同等、またはそれよりも多くなる場合がある。
　なお、図１４Ａでは、領域２３０ｂａ、領域２３０ｂｂ、および領域２３０ｂｃが酸化物２３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物２３０ｂだけでなく、酸化物２３０ａまで形成されてもよい。
　また、酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素などの不純物元素の濃度が減少していればよい。
　トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、および酸化物２３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物２３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物を用いてもよい。
　ここで、酸化物２３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　このように、酸化物２３０ｂの下に酸化物２３０ａを配置することで、酸化物２３０ａよりも下方に形成された構造物からの、酸化物２３０ｂに対する、不純物および酸素の拡散を抑制することができる。
　また、酸化物２３０ａおよび酸化物２３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、酸化物２３０ａと酸化物２３０ｂの界面における欠陥準位密度を低くすることができる。酸化物２３０ａと酸化物２３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
　酸化物２３０ｂは、結晶性を有することが好ましい。特に、酸化物２３０ｂとして、ＣＡＡＣ−ＯＳを用いることが好ましい。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物および欠陥（例えば、酸素欠損（ＶＯなど）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
　一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　また、トランジスタ２００のチャネル幅方向の断面視において、酸化物２３０ｂの側面と酸化物２３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう。）。
　上記湾曲面での曲率半径は、０ｎｍより大きく、導電体２４２と重なる領域の酸化物２３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体２５２、絶縁体２５０、絶縁体２５４、および導電体２６０の、酸化物２３０ｂへの被覆性を高めることができる。
　酸化物２３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　また、酸化物２３０ｂは、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物であることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物および欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　ここで、酸化物２３０ａと酸化物２３０ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物２３０ａと酸化物２３０ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物２３０ａと酸化物２３０ｂが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物２３０ａとして、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｍ−Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物などを用いてもよい。
　具体的には、酸化物２３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
　ここで、酸化物２３０ａおよび酸化物２３０ｂは、スパッタリング法を用いて形成することが好ましい。スパッタリングガスとして酸素、または、酸素と貴ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される膜中の酸素を増やすことができる。なお、酸化物２３０ａおよび酸化物２３０ｂの成膜方法は、スパッタリング法に限られるものではなく、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いてもよい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　酸化物２３０ａおよび酸化物２３０ｂを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は大きいオン電流、および高い周波数特性を得ることができる。
　絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、絶縁体２８８、および絶縁体２８６の少なくとも一は、水、水素などの不純物が、基板側から、または、トランジスタ２００の上方からトランジスタ２００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、絶縁体２８８、および絶縁体２８６の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、絶縁体２８８、および絶縁体２８６としては、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体２１２、絶縁体２７５、絶縁体２８３、絶縁体２８８、および絶縁体２８６として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体２１４、絶縁体２７１、および絶縁体２８２として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体２１２、および絶縁体２１４を介して、基板側からトランジスタ２００側に拡散するのを抑制することができる。または、水、水素などの不純物が絶縁体２８５よりも外側に配置されている層間絶縁膜などから、トランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１２、および絶縁体２１４を介して基板側に、拡散するのを抑制することができる。または、絶縁体２８０などに含まれる酸素が、絶縁体２８２などを介してトランジスタ２００より上方に、拡散するのを抑制することができる。この様に、トランジスタ２００を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、絶縁体２８８、および絶縁体２８６で取り囲む構造とすることが好ましい。
　図１３Ｂに示すように、トランジスタ２００を含む半導体装置は、水素バリア性を有する絶縁体２８６と絶縁体２１２で挟まれる構造になっており、トランジスタ２００に拡散する水素が低減されている。また、絶縁体２８６が絶縁体２８５および導電体２４６を覆って設けられているので、導電体２４６を介してトランジスタ２００に拡散する水素を低減することができる。さらに内側で、水素バリア性を有する絶縁体２８３および絶縁体２８８と、絶縁体２１２によって、トランジスタ２００は封止されている。これにより、さらに、トランジスタ２００に拡散する水素が低減されている。さらに内側に、水素を捕獲および水素を固着する機能が高い、絶縁体２１４、絶縁体２７１、および絶縁体２８２を設けることで、トランジスタ２００近傍の低濃度の水素が酸化物２３０に拡散するのを防いでいる。
　また、絶縁体２１４、絶縁体２７１、絶縁体２７５、および絶縁体２８２として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、またはＭｇＯｙ（ｙは０より大きい任意数）などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲および固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ２００の構成要素として用いる、またはトランジスタ２００の周囲に設けることで、トランジスタ２００に含まれる水素、またはトランジスタ２００の周囲に存在する水素を捕獲および固着することができる。特にトランジスタ２００のチャネル形成領域に含まれる水素を捕獲および固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ２００の構成要素として用いる、またはトランジスタ２００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ２００、および半導体装置を作製することができる。
　また、絶縁体２１４、絶縁体２７１、絶縁体２７５、および絶縁体２８２は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体２１４、絶縁体２７１、絶縁体２７５、および絶縁体２８２は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
　絶縁体２１２ａ、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、および絶縁体２８６ａの成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体２１２ａ、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、および絶縁体２８６ａの水素濃度を低減することができる。また、絶縁体２１２ｂ、絶縁体２８８、および絶縁体２８６ｂは、ＡＬＤ法、特にＰＥＡＬＤ法を用いて成膜することが好ましい。これにより、絶縁体２１２ｂ、絶縁体２８８、および絶縁体２８６ｂを被覆性良く成膜することができるので、絶縁体２１２、絶縁体２８６、および絶縁体２８３と絶縁体２８８の水素バリア性を向上させることができる。
　ただし、成膜方法は、スパッタリング法およびＡＬＤ法のみに限られるものではなく、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法などを適宜用いることもできる。
　また、絶縁体２１２、絶縁体２７５、絶縁体２８３および絶縁体２８６の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体２１２、絶縁体２７５、絶縁体２８３および絶縁体２８６の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体２１２、絶縁体２７５、絶縁体２８３および絶縁体２８６が、導電体２０５、導電体２４２、導電体２６０、または導電体２４６のチャージアップを緩和することができる場合がある。絶縁体２１２、絶縁体２７５、絶縁体２８３および絶縁体２８６の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
　また、絶縁体２１６、絶縁体２７４、絶縁体２８０、および絶縁体２８５は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６、絶縁体２７４、絶縁体２８０、および絶縁体２８５として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
　導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。ここで、導電体２０５は、絶縁体２１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体２０５の一部が絶縁体２１４に埋め込まれる場合がある。
　導電体２０５は、導電体２０５ａ、および導電体２０５ｂを有する。導電体２０５ａは、当該開口の底面および側壁に接して設けられる。導電体２０５ｂは、導電体２０５ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体２０５ｂの上面の高さは、導電体２０５ａの上面の高さおよび絶縁体２１６の上面の高さと概略一致する。
　ここで、導電体２０５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体２０５ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体２０５ｂに含まれる水素などの不純物が、絶縁体２２４等を介して、酸化物２３０に拡散するのを防ぐことができる。また、導電体２０５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２０５ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５ａとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体２０５ａは、窒化チタンを用いればよい。
　また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体２０５ｂは、タングステンを用いればよい。
　導電体２０５は、第２のゲート電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　また、導電体２０５の電気抵抗率は、上記の導電体２０５に印加する電位を考慮して設計され、導電体２０５の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体２１６の膜厚は、導電体２０５とほぼ同じになる。ここで、導電体２０５の設計が許す範囲で導電体２０５および絶縁体２１６の膜厚を薄くすることが好ましい。絶縁体２１６の膜厚を薄くすることで、絶縁体２１６中に含まれる水素などの不純物の絶対量を低減することができるので、当該不純物が酸化物２３０に拡散するのを低減することができる。
　なお、導電体２０５は、図１３Ａに示すように、酸化物２３０の導電体２４２ａおよび導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。また、導電体２０５は、酸化物２３０ａおよび酸化物２３０ｂのチャネル幅方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体２６０の電界と、第２のゲート電極として機能する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　なお、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　また、導電体２０５は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体２０５の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体２０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体２０５を複数のトランジスタで共有する構成にしてもよい。
　なお、トランジスタ２００では、導電体２０５は、導電体２０５ａ、および導電体２０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
　絶縁体２２２、および絶縁体２２４は、ゲート絶縁体として機能する。
　絶縁体２２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２は、絶縁体２２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
　絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０から基板側への酸素の放出、およびトランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体２２２を設けることで、水素等の不純物が、トランジスタ２００の内側へ拡散することを抑制し、酸化物２３０中の酸素欠損の生成を抑制することができる。また、導電体２０５が、絶縁体２２４、または酸化物２３０が有する酸素と反応することを抑制することができる。
　または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体２２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウムなどの、いわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体２２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
　酸化物２３０と接する絶縁体２２４は、例えば、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。
　また、トランジスタ２００の作製工程中において、酸化物２３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物２３０に加酸素化処理を行うことで、酸化物２３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物２３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物２３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、上記のような熱処理を行うことで、酸化物２３０をより結晶性の高い、緻密な構造にすることができる。このようにして、酸化物２３０の密度を高めることにより、酸化物２３０中の不純物または酸素の拡散をより低減することができる。
　なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体２２４は、酸化物２３０ａと重畳して島状に形成してもよい。この場合、絶縁体２７５が、絶縁体２２４の側面および絶縁体２２２の上面に接する構成になる。
　導電体２４２ａ、および導電体２４２ｂは酸化物２３０ｂの上面に接して設けられる。導電体２４２ａおよび導電体２４２ｂは、それぞれトランジスタ２００のソース電極またはドレイン電極として機能する。
　導電体２４２（導電体２４２ａ、および導電体２４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　なお、酸化物２３０ｂなどに含まれる水素が、導電体２４２ａまたは導電体２４２ｂに拡散する場合がある。特に、導電体２４２ａおよび導電体２４２ｂに、タンタルを含む窒化物を用いることで、酸化物２３０ｂなどに含まれる水素は、導電体２４２ａまたは導電体２４２ｂに拡散しやすく、拡散した水素は、導電体２４２ａまたは導電体２４２ｂが有する窒素と結合することがある。つまり、酸化物２３０ｂなどに含まれる水素は、導電体２４２ａまたは導電体２４２ｂに吸い取られる場合がある。
　また、導電体２４２の側面と導電体２４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体２４２とすることで、チャネル幅方向の断面における、導電体２４２の断面積を大きくすることができる。これにより、導電体２４２の導電率を大きくし、トランジスタ２００のオン電流を大きくすることができる。
　絶縁体２７１ａは、導電体２４２ａの上面に接して設けられており、絶縁体２７１ｂは、導電体２４２ｂの上面に接して設けられている。絶縁体２７１は、少なくとも酸素に対するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２７１は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２７１は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体２７１としては、例えば、窒化シリコンなどのシリコンを含む窒化物を用いればよい。また、絶縁体２７１は、水素などの不純物を捕獲する機能を有することが好ましい。その場合、絶縁体２７１としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を用いればよい。特に、絶縁体２７１として、アモルファス構造を有する酸化アルミニウム、またはアモルファス構造の酸化アルミニウムを用いることで、より効果的に水素を捕獲および固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ２００、および半導体装置を作製することができる。
　絶縁体２７５は、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２、および絶縁体２７１を覆うように設けられる。絶縁体２７５として、水素を捕獲および水素を固着する機能を有することが好ましい。その場合、絶縁体２７５としては、窒化シリコンまたは、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を含むことが好ましい。また、例えば、絶縁体２７５として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。例えば、酸化アルミニウムをスパッタリング法で成膜し、窒化シリコンをＰＥＡＬＤ法で成膜すればよい。
　上記のような絶縁体２７１および絶縁体２７５を設けることで、酸素に対するバリア性を有する絶縁体で導電体２４２を包み込むことができる。つまり、絶縁体２２４、および絶縁体２８０に含まれる酸素が、導電体２４２に拡散するのを防ぐことができる。これにより、絶縁体２２４、および絶縁体２８０に含まれる酸素によって、導電体２４２が直接酸化されて抵抗率が増大し、オン電流が低減するのを抑制することができる。
　絶縁体２５２は、ゲート絶縁体の一部として機能する。絶縁体２５２としては、酸素に対するバリア絶縁膜を用いることが好ましい。絶縁体２５２としては、上述の絶縁体２８２に用いることができる絶縁体を用いればよい。絶縁体２５２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体２５２として、酸化アルミニウムを用いる。この場合、絶縁体２５２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。
　絶縁体２５２は、チャネル幅方向においても、酸化物２３０ｂの上面および側面、酸化物２３０ａの側面、絶縁体２２４の側面、および絶縁体２２２の上面に接して設けられることが好ましい。つまり、酸化物２３０ａ、酸化物２３０ｂ、および絶縁体２２４の導電体２６０と重なる領域は、チャネル幅方向の断面において、絶縁体２５２に覆われている。これにより、熱処理などを行った際に、酸化物２３０ａおよび酸化物２３０ｂで酸素が脱離するのを、酸素に対するバリア性を有する絶縁体２５２でブロックすることができる。よって、酸化物２３０ａおよび酸化物２３０ｂに酸素欠損（Ｖｏ）が形成されるのを低減することができる。これにより、領域２３０ｂｃに形成される、酸素欠損（Ｖｏ）、およびＶＯＨを低減することができる。よって、トランジスタ２００の電気特性を良好にし、信頼性を向上させることができる。
　また、逆に、絶縁体２８０および絶縁体２５０などに過剰な量の酸素が含まれていても、当該酸素が酸化物２３０ａおよび酸化物２３０ｂに過剰に供給されるのを抑制することができる。よって、領域２３０ｂｃを介して、領域２３０ｂａおよび領域２３０ｂｂが過剰に酸化され、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
　また、図１３Ｂに示すように、絶縁体２５２は、導電体２４２、絶縁体２７１、絶縁体２７５、および絶縁体２８０、それぞれの側面に接して設けられる。よって、導電体２４２の側面が酸化され、当該側面に酸化膜が形成されるのを低減することができる。これにより、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
　また、絶縁体２５２は、絶縁体２５４、絶縁体２５０、および導電体２６０と、ともに、絶縁体２８０などに形成された開口に設ける必要がある。トランジスタ２００の微細化を図るにあたって、絶縁体２５２の膜厚は薄いことが好ましい。絶縁体２５２の膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好ましくは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、絶縁体２５２は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体２５２の膜厚は絶縁体２５０の膜厚より薄いことが好ましい。この場合、絶縁体２５２は、少なくとも一部において、絶縁体２５０より膜厚が薄い領域を有していればよい。
　絶縁体２５２を上記のように膜厚を薄く成膜するには、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
　絶縁体２５０は、ゲート絶縁体の一部として機能する。絶縁体２５０は、絶縁体２５２の上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体２５０は、少なくとも酸素とシリコンと、を有する絶縁体となる。
　絶縁体２５０は、絶縁体２２４と同様に、絶縁体２５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、０．５ｎｍ以上１５．０ｎｍ以下とするのがより好ましい。この場合、絶縁体２５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　図１３Ａおよび図１３Ｂでは、絶縁体２５０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば図１４Ｂに示すように、絶縁体２５０を、絶縁体２５０ａと、絶縁体２５０ａ上の絶縁体２５０ｂの２層の積層構造にしてもよい。
　図１４Ｂに示すように、絶縁体２５０を２層の積層構造とする場合、下層の絶縁体２５０ａは、酸素を透過しやすい絶縁体を用いて形成し、上層の絶縁体２５０ｂは、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体２５０ａに含まれる酸素が、導電体２６０へ拡散するのを抑制することができる。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０ａに含まれる酸素による導電体２６０の酸化を抑制することができる。例えば、絶縁体２５０ａは、上述した絶縁体２５０に用いることができる材料を用いて設け、絶縁体２５０ｂは、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体２５０ｂとして、酸化ハフニウムを用いる。この場合、絶縁体２５０ｂは、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、絶縁体２５０ｂの膜厚は、０．５ｎｍ以上、５．０ｎｍ以下、好ましくは、１．０ｎｍ以上５．０ｎｍ以下、より好ましくは、１．０ｎｍ以上、３．０ｎｍ以下とする。この場合、絶縁体２５０ｂは、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　なお、絶縁体２５０ａに酸化シリコンまたは酸化窒化シリコンなどを用いる場合、絶縁体２５０ｂは、比誘電率が高いｈｉｇｈ−ｋ材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体２５０ａと絶縁体２５０ｂとの積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。よって、絶縁体２５０の絶縁耐圧を高くすることができる。
　絶縁体２５４は、ゲート絶縁体の一部として機能する。絶縁体２５４としては、水素に対するバリア絶縁膜を用いることが好ましい。これにより、導電体２６０に含まれる水素などの不純物が、絶縁体２５０、および酸化物２３０ｂに拡散するのを防ぐことができる。絶縁体２５４としては、上述の絶縁体２８３に用いることができる絶縁体を用いればよい。例えば、絶縁体２５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。この場合、絶縁体２５４は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
　また、絶縁体２５４が、さらに酸素に対するバリア性を有してもよい。これにより、絶縁体２５０に含まれる酸素が、導電体２６０へ拡散するのを抑制することができる。
　また、絶縁体２５４は、絶縁体２５２、絶縁体２５０、および導電体２６０と、ともに、絶縁体２８０などに形成された開口に設ける必要がある。トランジスタ２００の微細化を図るにあたって、絶縁体２５４の膜厚は薄いことが好ましい。絶縁体２５４の膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好ましくは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、絶縁体２５４は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体２５４の膜厚は絶縁体２５０の膜厚より薄いことが好ましい。この場合、絶縁体２５４は、少なくとも一部において、絶縁体２５０より膜厚が薄い領域を有していればよい。
　導電体２６０は、トランジスタ２００の第１のゲート電極として機能する。導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面および側面を包むように配置されることが好ましい。また、図１３Ｂに示すように、導電体２６０の上面は、絶縁体２５０の最上部と概略一致している。なお、図１３Ｂでは、導電体２６０は、導電体２６０ａと導電体２６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層構造としてもよい。
　また、トランジスタ２００では、導電体２６０は、絶縁体２８０などに形成されている開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
　また、トランジスタ２００のチャネル幅方向において、絶縁体２２２の底面を基準としたときの、導電体２６０の、導電体２６０と酸化物２３０ｂとが重ならない領域の底面の高さは、酸化物２３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体２６０が、絶縁体２５０などを介して、酸化物２３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体２６０の電界を酸化物２３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体２２２の底面を基準としたときの、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
　絶縁体２８０は、絶縁体２７５上に設けられ、絶縁体２５０、および導電体２６０が設けられる領域に開口が形成されている。また、絶縁体２８０の上面は、平坦化されていてもよい。
　層間膜として機能する絶縁体２８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体２８０は、例えば、絶縁体２１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体２８０は、過剰酸素領域または過剰酸素を有することが好ましい。また、絶縁体２８０中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体２８０は、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。過剰酸素を有する絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。絶縁体２８０を、酸素を含む雰囲気で、スパッタリング法で成膜することで、過剰酸素を含む絶縁体２８０を形成することができる。また、成膜ガスに水素を用いなくてもよいスパッタリング法を用いることで、絶縁体２８０中の水素濃度を低減することができる。また、絶縁体２８０の上面に接する絶縁体２８２を、酸素を含む雰囲気で、スパッタリング法で成膜し、絶縁体２８０に酸素を添加してもよい。絶縁体２８２の成膜で絶縁体２８０に酸素を添加する場合、絶縁体２８０の成膜方法は、スパッタリング法に限られるものではなく、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いてもよい。また、例えば、絶縁体２８０は、スパッタリング法で成膜した酸化シリコンと、その上に積層されたＣＶＤ法で成膜された酸化窒化シリコンの積層構造としてもよい。また、さらに上に窒化シリコンを積層してもよい。
　絶縁体２８２は、水、水素などの不純物が、上方から絶縁体２８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。また、絶縁体２８２は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体２８２としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムなどの絶縁体を用いればよい。この場合、絶縁体２８２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体２１２と絶縁体２８３に挟まれた領域内で、絶縁体２８０に接して、水素などの不純物を捕獲する機能を有する、絶縁体２８２を設けることで、絶縁体２８０などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体２８２として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲および固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ２００、および半導体装置を作製することができる。
　絶縁体２８２は、スパッタリング法を用いて形成することが好ましい。スパッタリング法で絶縁体２８２を成膜することで、絶縁体２８０に酸素を添加することができる。ただし、絶縁体２８２の成膜方法は、スパッタリング法に限られるものではなく、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いてもよい。
　絶縁体２８３は、水、水素などの不純物が、上方から絶縁体２８０に拡散するのを抑制するバリア絶縁膜として機能する。絶縁体２８３は、絶縁体２８２の上に配置される。絶縁体２８３としては、窒化シリコンまたは窒化酸化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体２８３としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体２８３をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２８３中の水素濃度を低減することができる。
　絶縁体２８８としては、窒化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体２８８としてＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。絶縁体２８８の被覆性を良好にすることで、絶縁体２８３と絶縁体２８８の積層構造の水素バリア性を向上させることができる。ここで、絶縁体２８３、絶縁体２８８、および絶縁体２７４は、絶縁体２８３の最上部が露出するまでＣＭＰ処理を行う。このため、絶縁体２８３、絶縁体２８８、および絶縁体２７４は、それぞれの最上部が概略一致する場合がある。また、図１３Ｂでは、絶縁体２８８の一部が除去され、絶縁体２８３の一部と絶縁体２８５が接する構成を示しているが、本発明はこれに限られるものではない。例えば、絶縁体２８８が絶縁体２８３を完全に覆い、絶縁体２８８が絶縁体２８２と重なる領域において、絶縁体２８８と絶縁体２８５が接する構成にしてもよい。
　導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。
　また、導電体２４０を積層構造とする場合、絶縁体２８５、絶縁体２８３、絶縁体２８２、絶縁体２８０、絶縁体２７５、および絶縁体２７１の近傍に配置される第１の導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。また、絶縁体２８３より上層に含まれる水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。
　絶縁体２４１ａおよび絶縁体２４１ｂとしては、絶縁体２７５などに用いることができるバリア絶縁膜を用いればよい。例えば、絶縁体２４１ａおよび絶縁体２４１ｂとして、窒化シリコン、酸化アルミニウム、窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体２４１ａおよび絶縁体２４１ｂは、絶縁体２８３、絶縁体２８２、および絶縁体２７１に接して設けられるので、絶縁体２８０などに含まれる水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２８０に含まれる酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
　絶縁体２４１ａおよび絶縁体２４１ｂを、図１３Ｂに示すように積層構造にする場合、絶縁体２８０などの開口の内壁に接する第１の絶縁体と、その内側の第２の絶縁体は、酸素に対するバリア絶縁膜と、水素に対するバリア絶縁膜を組み合わせて用いることが好ましい。
　例えば、第１の絶縁体として、ＡＬＤ法で成膜された酸化アルミニウムを用い、第２の絶縁体として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。このような構成にすることで、導電体２４０の酸化を抑制し、さらに、導電体２４０に水素が混入するのを低減することができる。
　また、導電体２４０ａの上面、および導電体２４０ｂの上面に接して配線として機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）を配置してもよい。導電体２４６は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　なお、本実施の形態においては、図１３Ａに示すように、第１のゲート電極として機能する導電体２６０と、第２のゲート電極として機能する導電体２０５と、を有するトランジスタ２００について説明したが、本発明はこれに限られるものではない。酸化物半導体膜を用いたトランジスタならば、どのような構造を用いてもよく、半導体装置に求められる特性に応じて適宜設計すればよい。例えば、トップゲート構造のトランジスタにしてもよいし、ボトムゲート構造のトランジスタにしてもよい。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、金属酸化物を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
　酸化物２３０として、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸化窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
＜結晶構造の分類＞
　まず、酸化物半導体における、結晶構造の分類について、図１５Ａを用いて説明を行う。図１５Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図１５Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図１５Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」、および「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図１５Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図１５Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図１５Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図１５Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図１５Ｂでは、横軸は２θ［ｄｅｇ．］であり、縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）［ａ．ｕ．］である。図１５Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図１５Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図１５Ｃに示す。図１５Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図１５Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図１５Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、結晶構造に着目した場合、図１５Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、または金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、および欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物および欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳおよび非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体のチャネル形成領域におけるシリコンまたは炭素の濃度と、酸化物半導体のチャネル形成領域との界面近傍のシリコンまたは炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体のチャネル形成領域において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜＜その他の半導体材料＞＞
　酸化物２３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物２３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
　ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス力のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
　層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
　酸化物２３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物２３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
＜半導体装置の応用例＞
　以下では、図１６を用いて、本発明の一態様である半導体装置の一例について説明する。
　図１６Ａは半導体装置５００の上面図を示す。図１６Ａに示すｘ軸は、トランジスタ２００のチャネル長方向に平行にとっており、ｙ軸はｘ軸に垂直にとっている。また、図１６Ｂは、図１６Ａに示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。図１６Ｃは、図１６Ａに示すＡ３−Ａ４の一点鎖線で示す部位に対応する断面図であり、開口領域４００およびその近傍の断面図でもある。なお、図１６Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　なお、図１６Ａ乃至図１６Ｃに示す半導体装置において、＜半導体装置の構成例＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、半導体装置の構成材料については＜半導体装置の構成例＞で詳細に説明した材料を用いることができる。
　図１６Ａ乃至図１６Ｃに示す半導体装置５００は、図１３Ａおよび図１３Ｂに示した半導体装置の変形例である。図１６Ａ乃至図１６に示す半導体装置５００は、絶縁体２８２および絶縁体２８０に開口領域４００が形成されている点が、図１３Ａおよび図１３Ｂに示す半導体装置と異なる。また、複数のトランジスタ２００を取り囲むように封止部２６５が形成されている点が、図１３Ａおよび図１３Ｂに示す半導体装置と異なる。
　半導体装置５００は、マトリクス状に配列された、複数のトランジスタ２００、および複数の開口領域４００を有している。また、トランジスタ２００のゲート電極として機能する、複数の導電体２６０が、ｙ軸方向に延伸して設けられている。開口領域４００は、酸化物２３０、および導電体２６０と重畳しない領域に形成されている。また、複数のトランジスタ２００、複数の導電体２６０、および複数の開口領域４００を取り囲むように封止部２６５が形成されている。なお、トランジスタ２００、導電体２６０、および開口領域４００の個数、配置、および大きさは、図１６に示す構造に限られることなく、半導体装置５００の設計に合わせて適宜設定すればよい。
　図１６Ｂおよび図１６Ｃに示すように、封止部２６５は、複数のトランジスタ２００、絶縁体２１６、絶縁体２２２、絶縁体２７５、絶縁体２８０、および絶縁体２８２を取り囲むように設けられている。言い換えると、絶縁体２８３は、絶縁体２１６、絶縁体２２２、絶縁体２７５、絶縁体２８０、および絶縁体２８２を覆うように設けられている。また、封止部２６５では、絶縁体２８３が絶縁体２１４の上面に接している。また、封止部２６５では、絶縁体２８３と絶縁体２８５の間に絶縁体２８８および絶縁体２７４が設けられている。絶縁体２８８および絶縁体２７４の最上部は、絶縁体２８３の最上部と高さが概略一致している。また、絶縁体２７４としては、絶縁体２８０と同様の絶縁体を用いることができる。
　このような構造にすることで、複数のトランジスタ２００を、絶縁体２８３と絶縁体２１４および絶縁体２１２で包み込むことができる。ここで、絶縁体２８３、絶縁体２１４、および絶縁体２１２の一または複数は、水素に対するバリア絶縁膜として機能することが好ましい。これにより、封止部２６５の領域外に含まれる水素が、封止部２６５の領域内に混入することを抑制することができる。
　なお、封止部２６５の外側で、絶縁体２８３、絶縁体２８８、絶縁体２７４、絶縁体２８５に開口を形成し、絶縁体２８６と絶縁体２１４が接する、封止部を形成する構成にしてもよい。または、封止部２６５の外側で、絶縁体２１４、絶縁体２８３、絶縁体２８８、絶縁体２７４、絶縁体２８５に開口を形成し、絶縁体２８６ａと絶縁体２１２ａが接する封止部を形成する構成にしてもよい。つまり、図１Ｃに示す構成にしてもよい。
　図１６Ｃに示すように、開口領域４００において、絶縁体２８２は開口部を有する。また、開口領域４００において、絶縁体２８０は、絶縁体２８２の開口部に重なって、溝部を有していてもよい。絶縁体２８０の溝部の深さは、深くとも絶縁体２７５の上面が露出するまでにすればよく、例えば、絶縁体２８０の最大膜厚の１／４以上１／２以下程度にすればよい。
　また、図１６Ｃに示すように、絶縁体２８３は、開口領域４００の内側で、絶縁体２８２の側面、絶縁体２８０の側面、および絶縁体２８０の上面に接する。また、開口領域４００内で、絶縁体２８３に形成された凹部を埋め込むように、絶縁体２７４の一部が形成される場合がある。このとき、開口領域４００内に形成された絶縁体２７４の上面と、絶縁体２８３の最上面の高さが、概略一致する場合がある。
　このような開口領域４００が形成され、絶縁体２８２の開口部から絶縁体２８０が露出した状態で、加熱処理を行うことにより、酸化物２３０に酸素を供給しながら、絶縁体２８０に含まれる酸素の一部を開口領域４００から外方拡散させることができる。これにより、加熱により脱離する酸素を含む絶縁体２８０から、酸化物半導体中の、チャネル形成領域として機能する領域、およびその近傍に、十分な酸素を供給し、かつ過剰な量の酸素が供給されないようにすることができる。
　このとき、絶縁体２８０に含まれる水素を、酸素と結合させて、開口領域４００を介して外部に放出することができる。酸素と結合した水素は、水として放出される。よって、絶縁体２８０に含まれる水素を低減し、絶縁体２８０中に含まれる水素が酸化物２３０に混入するのを低減することができる。
　また、図１６Ａにおいて、開口領域４００の上面視における形状は、略長方形状にしているが、本発明はこれに限られるものではない。例えば、開口領域４００の上面視における形状は、長方形、楕円形、円形、菱形、またはこれらを組み合わせた形状としてもよい。また、開口領域４００の面積、および配置間隔は、トランジスタ２００を含む半導体装置の設計に合わせて適宜設定することができる。例えば、トランジスタ２００の密度が小さい領域では、開口領域４００の面積を広げる、または、開口領域４００の配置間隔を狭めればよい。また、例えば、トランジスタ２００の密度が大きい領域では、開口領域４００の面積を狭める、または開口領域４００の配置間隔を広げればよい。
　本発明の一態様により、新規の半導体装置を提供することができる。または、本発明の一態様により、新規の半導体装置の作製方法を提供することができる。または、本発明の一態様により、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。または、本発明の一態様により、オン電流が大きい半導体装置を提供することができる。または、本発明の一態様により、電界効果移動度が大きい半導体装置を提供することができる。または、本発明の一態様により、周波数特性が良好な半導体装置を提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、低消費電力の半導体装置を提供することができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態では、半導体装置の一形態を、図１７を用いて説明する。
［記憶装置１］
　本発明の一態様に係る半導体装置（記憶装置）の一例を図１７に示す。本発明の一態様の半導体装置は、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。なお、トランジスタ２００として、先の実施の形態で説明したトランジスタ２００を用いることができる。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
　図１７に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
　また、図１７に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
＜トランジスタ３００＞
　トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　ここで、図１７に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図１７に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
＜容量素子１００＞
　容量素子１００は、トランジスタ２００の上方に設けられる。容量素子１００は、第１の電極として機能する導電体１１０と、第２の電極として機能する導電体１２０と、誘電体として機能する絶縁体１３０とを有する。また、絶縁体１３０および導電体１１２を覆って、絶縁体２８７が設けられることが好ましい。
　また、例えば、導電体２４０上に設けた導電体１１２と、導電体１１０は、同時に形成することができる。なお、導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体１１２は、先の実施の形態に示す導電体２４６に対応しており、詳細については、導電体２４６の記載を参酌することができる。
　図１７では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　また、絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
　例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いることが好ましい。当該構成により、容量素子１００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　また、絶縁体１３０として強誘電性を有する材料を用いてもよい。例えば、酸化ハフニウムと酸化ジルコニウムの混晶（「ＨＺＯ」ともいう。）、または酸化ハフニウムに元素Ｘ（元素Ｘは、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料などがある。また、絶縁体１３０として、ペロブスカイト構造を有する圧電性セラミックを用いてもよい。例えば、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、またはチタン酸バリウムを用いてもよい。
　絶縁体２８７は、絶縁体２１４または絶縁体２８２などに用いることができる、水素を捕獲および固着する機能を有する絶縁体を用いることが好ましい。例えば、酸化アルミニウムなどを用いることが好ましい。このような絶縁体２８７を絶縁体１３０上に接して設けることにより、絶縁体１３０に含まれる水素を捕獲および固着し、絶縁体１３０中の水素濃度を低減することができる。これにより、導電体１１０と導電体１２０間のリーク電流を低減することができる。
　なお、図１７に示す記憶装置では、容量素子１００の形状をプレーナ型としたが、本実施の形態に示す記憶装置はこれに限られるものではない。たとえば、容量素子１００の形状をシリンダ型にしてもよい。
　一方、絶縁耐力が大きい材料（低い比誘電率の材料）としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
＜配線層＞
　各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１７において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。
　同様に、絶縁体２１０、絶縁体２１２（絶縁体２１２ａ、絶縁体２１２ｂ）、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
　ここで、上記実施の形態に示す絶縁体２４１と同様に、プラグとして機能する導電体２１８の側面に接して絶縁体２１７が設けられる。絶縁体２１７は、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６に形成された開口の内壁に接して設けられている。つまり、絶縁体２１７は、導電体２１８と、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６と、の間に設けられている。なお、導電体２０５は導電体２１８と並行して形成することができるので、導電体２０５の側面に接して絶縁体２１７が形成される場合もある。
　絶縁体２１７としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体２１７は、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２２２に接して設けられるので、絶縁体２１０または絶縁体２１６などから水または水素などの不純物が、導電体２１８を通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２１０または絶縁体２１６に含まれる酸素が導電体２１８に吸収されるのを防ぐことができる。
　絶縁体２１７は、絶縁体２４１と同様の方法で形成することができる。例えば、ＰＥＡＬＤ法を用いて、窒化シリコンを成膜し、異方性エッチングを用いて導電体３５６に達する開口を形成すればよい。
　先の実施の形態と同様に、導電体２４６に対応する、導電体１１２、導電体１１０の上に、バリア絶縁膜として機能する絶縁体２８６（絶縁体２８６ａ、絶縁体２８６ｂ）が設けられる。絶縁体２８６は、絶縁体２８７を覆って設けられる。さらに、絶縁体２８６上には、絶縁体１５０が設けられている。絶縁体１５０に埋め込まれるように導電体１５８が形成されている。
　絶縁体１５０の上に導電体１６２が設けられており、導電体１６２を覆って絶縁体１６０が設けられている。さらに、絶縁体１６０の上に導電体１６６が設けられており、導電体１６６の上に絶縁体１６４が設けられている。絶縁体１６０および絶縁体１６４は、ポリイミドなどの有機樹脂を用いることができる。また、導電体１６２および導電体１６６は、アルミニウムなどの低抵抗導電膜を用いることができる。
　ここで、導電体１６６の一部は、配線１００１に電気的に接続されており、導電体１６２、導電体１５８、および導電体１１２などを介して、トランジスタ３００に電気的に接続される。また、導電体１６２の一部は、配線１００５に電気的に接続されており、導電体１５８を介して、容量素子１００の第２の電極に電気的に接続される。
　このように、トランジスタ２００の上には、多くの層間絶縁膜、および配線などが設けられ、水素などの酸化物半導体膜に影響を与える不純物を含んでいる。特に、有機樹脂からなる絶縁体１６０および絶縁体１６４は、水素を拡散させやすい。しかしながら、水素バリア性を有する絶縁膜である、絶縁体２８６で絶縁体２８７を覆うことで、水素がトランジスタ２００などに拡散するのを低減することができる。また、導電体１２０の大部分を絶縁体２８６で覆うことによって、配線として機能する導電体１１２を介してトランジスタ２００に拡散する水素を大幅に低減することができる。
　また、図１８に示すように、絶縁体１５０および導電体１６２を覆って、水素に対するバリア絶縁膜として機能する、絶縁体１６８ａおよび絶縁体１６８ｂを設ける構成にしてもよい。絶縁体１６８ａは、絶縁体２８６ａと同様の構成を有するので、詳細は絶縁体２８６ａの記載を参酌することができる。また、絶縁体１６８ａ上の絶縁体１６８ｂは、絶縁体２８６ｂと同様の構成を有するので、詳細は絶縁体２８６ｂの記載を参酌することができる。なお、以下において絶縁体１６８ａと絶縁体１６８ｂをまとめて絶縁体１６８と呼ぶ場合がある。
　このように、有機樹脂からなる絶縁体１６０の下面に接して絶縁体１６８を設けることで、絶縁体１６０から下方に拡散する水素をさらに低減することが可能になる。
　層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　例えば、絶縁体１５０、絶縁体２１０、絶縁体３５２、および絶縁体３５４等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。なお、これらの樹脂を、絶縁体１６０、および絶縁体１６４に用いてもよい。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体３５０、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３、絶縁体２８８および絶縁体２８６等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、導電体１１２、導電体１１０、導電体１２０、および導電体１５８等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンまたはモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムまたは銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。導電体１６２、および導電体１６６は、低抵抗導電性材料を用いることが好ましい。
＜酸化物半導体が設けられた層の配線、またはプラグ＞
　なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体を設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
　例えば、図１７では、過剰酸素を有する絶縁体２２４および絶縁体２８０と、導電体２４０との間に、絶縁体２４１を設けるとよい。絶縁体２４１と、絶縁体２２２、絶縁体２８２、および絶縁体２８３とが接して設けられることで、絶縁体２２４、およびトランジスタ２００は、バリア性を有する絶縁体により、封止する構造とすることができる。
　つまり、絶縁体２４１を設けることで、絶縁体２２４および絶縁体２８０が有する過剰酸素が、導電体２４０に吸収されることを抑制することができる。また、絶縁体２４１を有することで、不純物である水素が、導電体２４０を介して、トランジスタ２００へ拡散することを抑制することができる。
　なお、絶縁体２４１としては、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。特に、窒化シリコンは水素に対するブロッキング性が高いため好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物などを用いることができる。
　また、上記実施の形態で示したように、トランジスタ２００は、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３、絶縁体２８８および絶縁体２８６で封止される構成にしてもよい。このような構成とすることで、絶縁体２７４、絶縁体１５０などに含まれる水素が絶縁体２８０などに混入するのを低減することができる。
　ここで絶縁体２８３、および絶縁体２８２には導電体２４０が、絶縁体２１４、および絶縁体２１２には導電体２１８が貫通しているが、上記の通り、絶縁体２４１が導電体２４０に接して設けられ、絶縁体２１７が導電体２１８に接して設けられている。これにより、導電体２４０および導電体２１８を介して、絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８３の内側に混入する水素を低減することができる。このようにして、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３、絶縁体２４１、および絶縁体２１７でトランジスタ２００を封止し、絶縁体２７４等に含まれる水素などの不純物が外側から混入するのを低減することができる。
＜ダイシングライン＞
　以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。
　ここで、例えば、図１７に示すように、絶縁体２８３と、絶縁体２１４とが接する領域がダイシングラインと重なるように設計することが好ましい。つまり、複数のトランジスタ２００を有するメモリセルの外縁に設けられるダイシングラインとなる領域近傍において、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２２、および絶縁体２１６に開口を設ける。
　つまり、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２２、および絶縁体２１６に設けた開口において、絶縁体２１４と、絶縁体２８３とが接する。
　また、例えば、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２２、絶縁体２１６、および絶縁体２１４に開口を設けてもよい。このような構成とすることで、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２４、絶縁体２２２、絶縁体２１６、および絶縁体２１４に設けた開口において、絶縁体２１２と、絶縁体２８３とが接する。このとき、絶縁体２１２と、絶縁体２８３とを同材料及び同方法を用いて形成してもよい。絶縁体２１２、および絶縁体２８３を、同材料、および同方法で設けることで、密着性を高めることができる。例えば、窒化シリコンを用いることが好ましい。
　当該構造により、絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８３で、トランジスタ２００を包み込むことができる。絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８３の少なくとも一は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又は水などの不純物が混入し、トランジスタ２００に拡散することを防ぐことができる。
　また、当該構造により、絶縁体２８０、および絶縁体２２４の過剰酸素が外部に拡散することを防ぐことができる。従って、絶縁体２８０、および絶縁体２２４の過剰酸素は、効率的にトランジスタ２００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
　なお、上記においては、絶縁体２８３と絶縁体２１４または絶縁体２１２とで、トランジスタ２００を封止し、これらが接する領域にダイシングラインを形成する例について示したが、本発明はこれに限られるものではない。例えば、絶縁体２８６と絶縁体２１４または絶縁体２１２とで、トランジスタ２００を封止し、これらが接する領域にダイシングラインを形成する構成にしてもよい。
（実施の形態４）
　本実施の形態では、図１９Ａ、図１９Ｂおよび図２０Ａ乃至図２０Ｈを用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある。）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
　図１９ＡにＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、およびコントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部から入力される制御信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図１９Ａにおいて、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図１９Ｂに示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図２０Ａ乃至図２０Ｈに上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
　図２０Ａ乃至図２０Ｃに、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ場合がある。図２０Ａに示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある。）、及びバックゲートを有する。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＬＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＬＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＬＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
　ここで、図２０Ａに示すメモリセル１４７１は、図１７に示す記憶装置において、導電体１１０がトランジスタ３００のゲートに電気的に接続されない場合の構成に対応している。つまり、トランジスタＭ１はトランジスタ２００に、容量素子ＣＡは容量素子１００に対応している。
　また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図２０Ｂに示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図２０Ｃに示すメモリセル１４７３ように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子１００を用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、又はアナログデータを保持することができる。
　また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
［ＮＯＳＲＡＭ］
　図２０Ｄ乃至図２０Ｇに、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図２０Ｄに示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、トップゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ場合がある。
　トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、高レベル電位を印加するのが好ましい。また、データ保持中においては、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
　ここで、図２０Ｄに示すメモリセル１４７４は、図１７に示す記憶装置に対応している。つまり、トランジスタＭ２はトランジスタ２００に、容量素子ＣＢは容量素子１００に、トランジスタＭ３はトランジスタ３００に、配線ＷＢＬは配線１００３に、配線ＷＯＬは配線１００４に、配線ＢＧＬは配線１００６に、配線ＣＡＬは配線１００５に、配線ＲＢＬは配線１００２に、配線ＳＬは配線１００１に対応している。
　また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図２０Ｅに示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図２０Ｆに示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図２０Ｇに示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２としてトランジスタ２００を用い、トランジスタＭ３としてトランジスタ３００を用い、容量素子ＣＢとして容量素子１００を用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に小さくすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。または、リーク電流が非常に小さいため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至メモリセル１４７７も同様である。
　なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
　また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２およびトランジスタＭ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　また、図２０Ｈに３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図２０Ｈに示すメモリセル１４７８は、トランジスタＭ４乃至トランジスタＭ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＢＧＬ、および配線ＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、配線ＷＢＬに電気的に接続してもよい。
　トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
　なお、トランジスタＭ５、トランジスタＭ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至トランジスタＭ６がＯＳトランジスタでもよい。この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４としてトランジスタ２００を用い、トランジスタＭ５、トランジスタＭ６としてトランジスタ３００を用い、容量素子ＣＣとして容量素子１００を用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に小さくすることができる。
　なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。本発明の一態様の記憶装置は、動作速度が速く、長期間のデータ保持が可能である。
　以上、本実施の形態に示す構成、方法などは、本実施の形態に示す他の構成、方法、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、本発明の一態様に係るトランジスタを用いた半導体装置の一例について、図面を用いて説明する。
＜半導体装置の構成例＞
　図２１Ａは、本発明の一態様に係るトランジスタを用いた半導体装置８００のブロック図である。図２１Ｂは、半導体装置８００の斜視模式図である。半導体装置８００は、周辺回路８２０およびメモリセルアレイ８３０を有する。半導体装置８００は、記憶装置として機能できる。
　周辺回路８２０は、ロウドライバ８２１およびカラムドライバ８２２を有する。ロウドライバ８２１およびカラムドライバ８２２は、単に駆動回路またはドライバという場合がある。
　ロウドライバ８２１は、ワード線ＷＬにメモリセルアレイ８３０を駆動するための信号を出力する機能を有する回路である。具体的には、ロウドライバ８２１は、ワード線ＷＬ（図２１ＡではＷＬ＿１およびＷＬ＿Ｎを図示している。Ｎは２以上の自然数である。）にワード信号を伝える機能を有する。ロウドライバ８２１をワード線側駆動回路という場合がある。なおロウドライバ８２１は、指定されたアドレスに応じたワード線ＷＬを選択するためのデコーダ回路、およびバッファ回路等を含む。なおワード線ＷＬを単に配線と呼ぶ場合がある。
　カラムドライバ８２２は、ビット線ＢＬにメモリセルアレイ８３０を駆動するための信号を出力する機能を有する回路である。具体的には、カラムドライバ８２２は、ビット線ＢＬ（図２１ＡではＢＬ＿１およびＢＬ＿２を図示している。）にデータ信号を伝える機能を有する。カラムドライバ８２２をビット線側駆動回路という場合がある。なおカラムドライバ８２２は、センスアンプ、プリチャージ回路、指定されたアドレスに応じたビット線を選択するためのデコーダ回路等を含む。なおビット線ＢＬは、単に配線と呼ぶ場合がある。なお図面において、ビット線ＢＬは、視認性を高めるため、太線あるいは点線太線等で図示する場合がある。
　ビット線ＢＬに与えられるデータ信号は、メモリセルに書きまれる信号、またはメモリセルから読み出される信号に相当する。データ信号は、データ１又はデータ０に対応するハイレベル又はローレベルの電位を有する二値の信号として説明する。なおデータ信号は、３値以上の多値でもよい。ハイレベルの電位はＶＤＤ、ローレベルの電位はＶＳＳ、あるいはグラウンド電位（ＧＮＤ）である。ビット線ＢＬに与えられる信号としては、データ信号の他、データを読み出すためのプリチャージ電位等がある。プリチャージ電位は、例えば、ＶＤＤ／２とすればよい。
　メモリセルアレイ８３０は、Ｎ層（Ｎは２以上の自然数）の素子層８３４＿１乃至素子層８３４＿Ｎを有する。素子層８３４＿１は、１以上のメモリセル８３１＿１を有する。メモリセル８３１＿１は、トランジスタ８３２＿１および容量素子８３３＿１を有する。素子層８３４＿Ｎは、１以上のメモリセル８３１＿Ｎを有する。メモリセル８３１＿Ｎは、トランジスタ８３２＿Ｎおよび容量素子８３３＿Ｎを有する。なお素子層とは、容量素子またはトランジスタなどの素子が設けられる層であり、導電体、半導体、絶縁体等の部材で構成される層である。
　トランジスタ８３２＿１乃至トランジスタ８３２＿Ｎは、ワード線ＷＬ＿１乃至ワード線ＷＬ＿Ｎに与えられるワード信号に応じてオンまたはオフが制御されるスイッチとして機能する。トランジスタ８３２＿１乃至トランジスタ８３２＿Ｎは、それぞれ、ソース又はドレインの一方が、ビット線ＢＬのいずれか一（図中、ＢＬ＿１）に接続される。
　トランジスタ８３２（トランジスタ８３２＿１乃至トランジスタ８３２＿Ｎ）として、本発明の一態様に係るＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流が極めて低い。トランジスタ８３２にＯＳトランジスタを用いることで、所望の電圧に応じた電荷を、ソース又はドレインの他方にある容量素子８３３（容量素子８３３＿１乃至容量素子８３３＿Ｎ）に保持させることができる。つまり、メモリセル８３１（メモリセル８３１＿１乃至メモリセル８３１＿Ｎ）において、一旦書き込んだデータを長時間保持することができる。そのため、データリフレッシュ動作の頻度を下げ、低消費電力化を図ることができる。
　加えて、ＯＳトランジスタを用いたメモリセル８３１は、電荷の充電又は放電によってデータの書き換えおよび読み出しが可能となるため、実質的に無制限回のデータの書き込みおよび読み出しが可能である。ＯＳトランジスタを用いたメモリセル８３１は、磁気メモリあるいは抵抗変化型メモリなどとは異なり、原子レベルでの構造変化を伴わないため、書き換え耐性に優れている。またＯＳトランジスタを用いたメモリセル８３１は、フラッシュメモリとは異なり、繰り返し書き換え動作でも電子捕獲中心の増加による不安定性が認められない。
　またＯＳトランジスタを用いたメモリセル８３１は、チャネル形成領域がシリコンを有するトランジスタ（以下、Ｓｉトランジスタ）を有するシリコン基板上などに自由に配置可能であるため、集積化を容易に行うことができる。またＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置を用いて作製することが可能であるため、低コストで作製可能である。
　またＯＳトランジスタは、ゲート電極、ソース電極およびドレイン電極に加えて、バックゲート電極を設けることで、４端子型の半導体素子とすることができる。ゲート電極またはバックゲート電極に与える電圧に応じて、ソースとドレインとの間を流れる信号の入出力が独立制御可能な電気回路網で構成することができる。そのため、ＬＳＩと同一思考で回路設計を行うことができる。加えてＯＳトランジスタは、高温環境下において、Ｓｉトランジスタよりも優れた電気特性を有する。具体的には、１２５℃以上１５０℃以下といった高温下においてもオン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。
　なお図２１Ａに示すメモリセルは、ＯＳトランジスタをメモリに用いたＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶことができる。ＤＯＳＲＡＭは、一つのトランジスタ及び一つの容量で構成することができるため、メモリの高密度化を実現できる。また、ＯＳトランジスタを用いることで、データの保持期間を大きくすることができる。
　容量素子８３３は、電極となる導電体の間に絶縁体を挟んだ構成となる。なお電極を構成する導電体としては、金属の他、導電性を付与した半導体層などを用いることができる。また容量素子８３３は、トランジスタ８３２の上方または下方の重なる位置に配置する構成の他、トランジスタ８３２を構成する半導体層あるいは電極等の一部を容量素子８３３の一方の電極として用いることができる。
　図２１Ａで説明した各構成において、本発明の一態様にある素子層８３４＿１乃至素子層８３４＿Ｎについて説明するため、図２１Ｂに図示する模式図を用いて説明する。図２１Ｂでは、図２１Ａで説明した各構成の配置を理解しやすくするため、ｘ軸方向、ｙ軸方向、およびｚ軸方向を示す矢印を付記している。なお、本明細書などにおいて、ｘ軸方向を奥行き方向、ｙ軸方向を水平方向、ｚ軸方向を垂直方向と呼ぶ場合がある。
　図２１Ｂに図示するように、メモリセルアレイ８３０は、素子層８３４をＮ層積層した構成を有する。また、素子層８３４＿１乃至素子層８３４＿Ｎが有するメモリセル８３１＿１乃至メモリセル８３１＿Ｎは、それぞれシリコン基板８１１に設けられたカラムドライバ８２２と重なる領域を有する。素子層８３４＿１は、シリコン基板８１１と素子層８３４＿Ｎとの間に設けられるともいえる。
　また素子層８３４＿１が有するメモリセル８３１＿１のトランジスタと、素子層８３４＿Ｎが有するメモリセル８３１＿Ｎのトランジスタと、は、垂直方向に設けられたビット線ＢＬを介して接続される。またビット線ＢＬは、シリコン基板８１１に設けられたカラムドライバ８２２に接続される。
　ビット線ＢＬ＿１は、メモリセル８３１＿１が有するトランジスタ８３２＿１の半導体層およびメモリセル８３１＿Ｎが有するトランジスタ８３２＿Ｎの半導体層と電気的に接続する。あるいはビット線ＢＬ＿１は、メモリセル８３１＿１が有するトランジスタ８３２＿１のソースまたはドレインとして機能する領域、およびメモリセル８３１＿Ｎが有するトランジスタ８３２＿Ｎのソースまたはドレインとして機能する領域、と電気的に接続して設けられる。あるいはビット線ＢＬ＿１は、メモリセル８３１＿１が有するトランジスタ８３２＿１の半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体、およびメモリセル８３１＿Ｎが有するトランジスタ８３２＿Ｎの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体、に接して設けられる。つまりビット線ＢＬは、メモリセル８３１＿１が有するトランジスタのソース又はドレインの一方と、メモリセル８３１＿Ｎが有するトランジスタのソース又はドレインの一方と、カラムドライバ８２２と、を垂直方向で電気的にするための配線であるといえる。
　なおビット線ＢＬは、カラムドライバ８２２が設けられるシリコン基板８１１の面に垂直な方向（ｚ軸方向）または概略垂直な方向に延びて設けられるということができる。つまり図２１Ｂに図示するようにビット線ＢＬは、メモリセル８３１＿１が有するトランジスタおよびメモリセル８３１＿Ｎが有するトランジスタに接続され、且つ前記シリコン基板の表面（ｘｙ平面）に対して垂直方向または概略垂直方向’（ｚ軸方向）に設けられる。なお「概略垂直」とは、８５度以上９５度以下の角度で配置されている状態をいう。
　なおシリコン基板８１１に設けられたロウドライバ８２１と、素子層８３４＿１乃至素子層８３４＿Ｎの奥行き方向（ｘ軸方向）に延びて設けられるワード線ＷＬとは、素子層８３４＿１乃至素子層８３４＿Ｎにおけるメモリセル８３１＿１乃至メモリセル８３１＿Ｎが設けられていない領域、例えば素子層８３４＿１乃至素子層８３４＿Ｎの外周部における開口部を介して接続する構成とすればよい。シリコン基板８１１に設けられたロウドライバ８２１と、各素子層に設けられたワード線ＷＬと、の接続は、素子層８３４＿１乃至素子層８３４＿Ｎの上層に設けられる配線を介して行ってもよい。
　本発明の一形態は、各素子層に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスタを用いる。そのため、メモリセルに保持するデータのリフレッシュ頻度を低減することができ、低消費電力化が図られた半導体装置とすることができる。ＯＳトランジスタは、積層して設けることができ、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向だけでなく、垂直方向に積層して配置することでメモリ密度の向上を図ることができ、半導体装置の小型化を図ることができる。またＯＳトランジスタは、高温環境下においてもＳｉトランジスタと比べて電気特性の変動が小さいため、積層且つ集積化した際のトランジスタの電気特性の変動が小さく信頼性に優れた記憶装置として機能する半導体装置とすることができる。また本発明の一態様は、メモリセルアレイから延びて設けられるビット線を垂直方向に設けることで、メモリセルアレイとカラムドライバとのビット線の長さを短くできる。そのため、ビット線の寄生容量を大幅に削減できるため、メモリセルに保持するデータ信号の多値化しても電位を読み出すことができる。
　図２２に、半導体装置８００のｘｚ平面の断面模式図を示す。図２２に図示するように半導体装置８００は、それぞれの素子層８３４に設けられたメモリセル８３１＿１乃至メモリセル８３１＿Ｎと、シリコン基板８１１に設けられるカラムドライバ８２２と、を最短距離である垂直方向に設けられるビット線ＢＬを介して接続する構成とすることができる。ビット線ＢＬを平面方向（ｘ軸方向および／またはｙ軸方向）に延在して配置する構成と比べて、１本のビット線に接続されるメモリセル８３１を少なくすることができるため、ビット線ＢＬの寄生容量を小さくできる。そのため、メモリセル８３１が保持するデータの読み出し動作において、容量素子８３３の容量値が少なくても、ビット線ＢＬの電位変動を検出できる。
　またメモリセル８３１が有する容量素子８３３を小さくすることができるため、容量素子８３３をトランジスタ８３２と同じ層に設けることができる。容量素子８３３をトランジスタ８３２と同じ層に設ける構成とすることで、素子層８３４を薄くすることができる。そのため、半導体装置８００の小型化を図ることができる。
　図２３に、メモリセルアレイ８３０と電気的に接続するカラムドライバ８２２の回路構成例を示す。図２３にはメモリセルアレイ８３０として、素子層８３４＿１、素子層８３４＿２、および素子層８３４＿Ｎを図示している。図２３では、ビット線ＢＬ＿Ａに接続された素子層８３４＿Ｎのメモリセルとして、メモリセル８３１＿Ｎ＿Ａを図示している。メモリセル８３１＿Ｎ＿Ａは、ゲートがワード線ＷＬ＿Ａに接続されたトランジスタ８３２Ａと容量素子８３３を有する。また図２３では、ビット線ＢＬ＿Ｂに接続された素子層８３４＿Ｎのメモリセルとして、メモリセル８３１＿Ｎ＿Ｂを図示している。メモリセル８３１＿Ｎ＿Ｂは、ゲートがワード線ＷＬ＿Ｂに接続されたトランジスタ８３２Ｂと容量素子８３３を有する。各素子層の容量素子８３３は、固定電位、例えばグラウンド電位が与えられる配線ＶＬに接続される。
　また図２３には、カラムドライバ８２２が有する回路として、シリコン基板側にあるプリチャージ回路８２２ａ、センスアンプ８２２ｂ、選択スイッチ８２２ｃ、書き込み読み出し回路８２９を示している。プリチャージ回路８２２ａおよびセンスアンプ８２２ｂを構成するトランジスタは、Ｓｉトランジスタで構成される。選択スイッチ８２２ｃについてもＳｉトランジスタで構成することができる。
　プリチャージ回路８２２ａは、ｎチャネル型のトランジスタ８２４＿１乃至８２４＿３で構成される。プリチャージ回路８２２ａは、プリチャージ線ＰＣＬに与えられるプリチャージ信号に応じて、ビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂを、ＶＤＤとＶＳＳの間の電位に相当する中間電位ＶＰＣにプリチャージするための回路である。中間電位ＶＰＣは、例えば、ＶＰＣ＝（ＶＤＤ−ＶＳＳ）／２で表すことができる。
　センスアンプ８２２ｂは、配線ＶＨＨまたは配線ＶＬＬに接続された、ｐチャネル型のトランジスタ８２５＿１、８２５＿２およびｎチャネル型のトランジスタ８２５＿３、８２５＿４で構成される。配線ＶＨＨまたは配線ＶＬＬは、ＶＤＤ又はＶＳＳを与える機能を有する配線である。トランジスタ８２５＿１乃至トランジスタ８２５＿４は、インバータループを構成するトランジスタである。メモリセル８３１＿Ｎ＿Ａ、８３１＿Ｎ＿Ｂをワード線ＷＬ＿Ａ、ＷＬ＿Ｂをハイレベルとして選択することでプリチャージされたビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂの電位が変化し、当該変化に応じてビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂの電位が高電源電位ＶＤＤまたは低電源電位ＶＳＳとなる。ビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂの電位は、書き込み読み出し回路８２９を介して外部に出力することができる。ビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂは、ビット線対に相当する。
　選択スイッチ８２２ｃは、スイッチ８２３＿Ａおよびスイッチ８２３＿Ｂを有する。ビット線ＢＬ＿Ａはスイッチ８２３＿Ａを介して書き込み読み出し回路８２９と電気的に接続される。ビット線ＢＬ＿Ｂはスイッチ８２３＿Ｂを介して書き込み読み出し回路８２９と電気的に接続される。
＜半導体装置の動作例＞
　また図２４に、図２３に示す回路の動作を説明するためのタイミングチャートを示す。図２４において、期間Ｔ１は初期化動作、期間Ｔ２は書き込み動作、期間Ｔ３は非アクセス時動作、期間Ｔ４は読み出し動作を説明する期間に対応する。なお図２４の説明では、選択スイッチ８２２ｃが有するスイッチ８２３＿Ａ、８２３＿Ｂの説明を省略する。スイッチ８２３＿Ａおよび８２３＿Ｂは、書き込みの動作、および読み出しの動作時において、適宜選択される。
　図２４において、波形間に付された矢印は、動作の理解を容易にするためのものである。また配線ＶＰＣ、配線ＶＨＨ等について、点線で表されている波形は、電位が不確定であることを示している。信号線のうち、配線ＰＣＬの高レベル（Ｈレベル）はＶＤＤである。ＷＬの高レベルはＶＨＭ（＞ＶＤＤ）であるが、ＶＤＤとしてもよい。
　期間Ｔ１では、配線ＶＰＣ、配線ＶＨＨおよび配線ＶＬＬにＶＤＤ／２の電位が供給される。ビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂには、それぞれＶＤＤ／２の電位がプリチャージされる。ビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂのプリチャージはプリチャージ回路８２２ａによって行われる。配線ＰＣＬを高レベル（Ｈレベル）にすることで、ビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂのプリチャージと、両ビット線間の電位の平滑化が行われる。
　期間Ｔ２において、書き込みアクセスがあると、ビット線ＢＬ＿Ａ（あるいはビット線ＢＬ＿Ｂ）をプリチャージ状態から浮遊状態にする。これは配線ＰＣＬをＨレベルからＬレベルにすることで行われる。ここでは、ワード線ＷＬ＿Ａを選択する（Ｈレベルにする）場合を考える。ＷＬ＿Ａが選択された後、ＶＨＨをＶＤＤとし、ＶＬＬをＧＮＤとする。トランジスタ８３２Ａがオンになることで、ビット線ＢＬ＿Ａを介して、書き込み読み出し回路８２９からデータＤＡ１がメモリセル８３１＿Ｎ＿Ａに書き込まれる。ワード線ＷＬ＿ＡをＬレベルにした後、ビット線ＢＬ＿Ａ（あるいはビット線ＢＬ＿Ｂ）のプリチャージ動作を開始し、これらをＶＤＤ／２にプリチャージする。
　期間Ｔ３において、配線ＰＣＬはＨレベルであり、ワード線ＷＬ＿ＡはＬレベルである。ＶＰＣ、ＶＨＨおよびＶＬＬはＶＤＤ／２である。ビット線ＢＬ＿Ａおよびビット線ＢＬ＿Ｂは、ＶＤＤ／２にプリチャージされている。ＶＨＨ、ＶＬＬの電位をＶＤＤ／２にしておくことで、センスアンプ８２２ｂのリーク電流を低減できる。
　期間Ｔ４において、読み出しアクセスがあると、ビット線ＢＬ＿Ａ（あるいはビット線ＢＬ＿Ｂ）をプリチャージ状態から浮遊状態にする。次に、ワード線ＷＬ＿ＡをＨレベルにして、トランジスタ８３２Ａをオン状態にする。ビット線ＢＬ＿Ａには、メモリセル８３１＿Ｎ＿Ａが保持していたデータＤＡ１が書き込まれる。また、ワード線ＷＬ＿ＡをＨレベルした後、ＶＨＨをＶＤＤにし、かつＶＬＬをＧＮＤにし、センスアンプ８２２ｂを差動増幅回路として機能させる。すると、ビット線ＢＬ＿Ａの電位が、ＶＤＤまたはＧＮＤのうち、データＤＡ１に相当する電位まで増幅される。ビット線ＢＬ＿ＡのデータＤＡ１は書き込み読み出し回路８２９によって読み出される。
＜半導体装置の断面構成例＞
　次に、半導体装置８００の断面構成例について説明する。本実施の形態では、主にメモリセルアレイ８３０の断面構成例について説明する。図２５に半導体装置８００の一部の断面模式図を示す。なお、図２５に示す半導体装置８００は、５層の素子層８３４を備えるメモリセルアレイ８３０を有する。前述した通り、５層の素子層８３４のそれぞれは、メモリセル８３１を有し、メモリセル８３１は、トランジスタ８３２および容量素子８３３を有する。
　また、図２５に示す半導体装置８００は、図３に示す積層型の半導体装置に対応している。つまり、図２５に示す素子層８３４＿１乃至素子層８３４＿５は、ｎ＝５とした場合の、図３に示す素子層１０＿１乃至素子層１０＿ｎに対応する。
　トランジスタ８３２として、例えば、上記実施の形態に示したトランジスタ２００を用いることができる。また、容量素子８３３として、上記実施の形態に示した容量素子１００を用いることができる。素子層８３４それぞれが備えるトランジスタ８３２のソースまたはドレインの一方は、素子層８３４それぞれが備える導電体２４０および導電体１１２などの導電体を介して、他の素子層８３４が備えるトランジスタ８３２のソースまたはドレインの一方と電気的に接続される。導電体２４０および導電体１１２の少なくとも一部は、ビット線ＢＬとして機能する。
　また、図２５に示す半導体装置８００は、５層ある素子層８３４のそれぞれにおいて、トランジスタ８３２が、絶縁体２１２ａ、絶縁体２１２ｂ、絶縁体２１４、絶縁体２８３、絶縁体２８８で挟まれる構造になっている。また、５層ある素子層８３４のそれぞれにおいて、トランジスタ８３２上の導電体１１２および容量素子８３３を覆って、絶縁体２８６が設けられる。
　上記実施の形態で説明した通り、絶縁体２１２（絶縁体２１２ａおよび絶縁体２１２ｂ）、絶縁体２８３、絶縁体２８８、および絶縁体２８６は、水素バリア性を有する絶縁体である。また、絶縁体２１４は、水素を捕獲および水素を固着する機能が高い絶縁体である。トランジスタを水素バリア性を有する絶縁体で挟み（封止）、その内側に水素を捕獲および水素を固着する機能が高い絶縁体を設けることで、トランジスタの動作が安定し、半導体装置の信頼性を高めることができる。さらに、トランジスタと電気的に接続された、配線および容量素子を覆って、水素バリア性を有する絶縁体を設けることで、配線および容量素子を介して、トランジスタに水素が拡散することを低減することができる。
　図２６に示す半導体装置８００Ａは半導体装置８００の変形例である。半導体装置８００は、トランジスタ８３２を、素子層８３４毎に水素バリア性を有する絶縁体で封止する構成を有する。一方、半導体装置８００Ａでは素子層８３４毎にトランジスタ８３２の封止工程を行なわず、Ｎ層目の素子層８３４の形成工程時に、１層目からＮ層目までのトランジスタ８３２の封止工程を行う。
　ここで、図２６に示す半導体装置８００Ａは、図４に示す積層型の半導体装置に対応している。つまり、図２６に示す素子層８３４＿１乃至素子層８３４＿５は、ｎ＝５とした場合の、図４に示す素子層１０＿１乃至素子層１０＿ｎに対応する。
　具体的には、Ｎ層目の素子層８３４の形成時に、１層目からＮ層目までの絶縁体２８０などの一部を除去して開口を形成し、当該開口の底部において１層目の素子層８３４（素子層８３４＿１）が備える絶縁体２１４の一部または絶縁体２１２の一部を露出させる。その後の工程において絶縁体２８３および絶縁体２８８を形成し、Ｎ層の素子層８３４が備える全てのトランジスタ８３２を一括して封止する。
　半導体装置８００Ａは、半導体装置８００よりも少ない工程数で作製できる。よって、半導体装置の生産性を向上できる。また、半導体装置の製造コストを低減できる。
　図２７に示す半導体装置８００Ｂは半導体装置８００Ａの変形例である。図２７に示す半導体装置８００Ｂのように、半導体装置８００Ａで行う一括封止のための開口形成工程を、５層目の素子層８３４（素子層８３４＿５）の水素バリア性を有する絶縁体２８６ａの形成前に行ってもよい。
　ここで、図２７に示す半導体装置８００Ｂは、図５に示す積層型の半導体装置に対応している。つまり、図２７に示す素子層８３４＿１乃至素子層８３４＿５は、ｎ＝５とした場合の、図５に示す素子層１０＿１乃至素子層１０＿ｎに対応する。
　また、半導体装置８００Ａおよび半導体装置８００Ｂのように一括封止を行う構成の場合は、封止内の水素バリア性を有する絶縁体の形成を省略してもよい。半導体装置８００Ｂでは、素子層８３４＿２乃至素子層８３４＿５の絶縁体２８３、素子層８３４＿２乃至素子層８３４＿５の絶縁体２１２、および、素子層８３４＿１乃至素子層８３４＿４の絶縁体２８６（絶縁体２８６ａおよび絶縁体２８６ｂ）の形成を省略している。
　半導体装置８００Ｂは、半導体装置８００および半導体装置８００Ａよりも少ない工程数で作製できる。よって、半導体装置の生産性を向上できる。また、半導体装置の製造コストを低減できる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
（実施の形態６）
　本実施の形態では、図２８Ａおよび図２８Ｂを用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図２８Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図２８Ｂに示すように、パッケージ基板１２０１の第１の面と接続する。また、パッケージ基板１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭ、またはＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理または積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路、および積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたパッケージ基板１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
（実施の形態７）
　本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
　まず、記憶装置７２０が組み込まれた電子部品の例を、図２９Ａおよび図２９Ｂを用いて説明を行う。
　図２９Ａに電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図２９Ａに示す電子部品７００は、モールド７１１内に記憶装置７２０を有している。図２９Ａは、電子部品７００の内部を示すために、一部を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置７２０とワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　記憶装置７２０は、駆動回路層７２１と、記憶回路層７２２と、を有する。
　図２９Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置７２０が設けられている。
　電子部品７３０では、記憶装置７２０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
　パッケージ基板７３２は、セラミック基板、プラスチック基板、ガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰまたはＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置７２０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２９Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　以上、本実施の形態に示す構成、方法などは、本実施の形態に示す他の構成、方法、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態８）
　本実施の形態では、パワーゲーティングが可能なＣＰＵコアを有するＣＰＵの一例について説明する。
　図３０に、ＣＰＵ６１０の構成例を示す。ＣＰＵ６１０は、ＣＰＵコア（ＣＰＵ　Ｃｏｒｅ）６００、Ｌ１キャッシュメモリ装置（Ｌ１　Ｃａｃｈｅ）６０２、Ｌ２キャッシュメモリ装置（Ｌ２　Ｃａｃｈｅ）６０３、バスインターフェース部（Ｂｕｓ　Ｉ／Ｆ）６０５、パワースイッチ６１１、パワースイッチ６１２、パワースイッチ６１３、レベルシフタ（ＬＳ）６１４を有する。ＣＰＵコア６００はフリップフロップ６２０を有する。
　バスインターフェース部６０５によって、ＣＰＵコア６００、Ｌ１キャッシュメモリ装置６０２、Ｌ２キャッシュメモリ装置６０３が相互に接続される。
　外部から入力される割り込み信号（Ｉｎｔｅｒｒｕｐｔｓ）、ＣＰＵ６１０が発行する信号ＳＬＥＥＰ１等の信号に応じて、ＰＭＵ６３０はクロック信号ＧＣＬＫ１、各種のＰＧ（パワーゲーティング）制御信号（ＰＧ　ｃｏｎｔｒｏｌ　ｓｉｇｎａｌｓ）の生成を行う。クロック信号ＧＣＬＫ１、ＰＧ制御信号はＣＰＵ６１０に入力される。ＰＧ制御信号は、パワースイッチ６１１乃至パワースイッチ６１３、フリップフロップ６２０を制御する信号である。
　パワースイッチ６１１およびパワースイッチ６１２は、仮想電源線Ｖ＿ＶＤＤ（以下、Ｖ＿ＶＤＤ線と呼ぶ）への電圧ＶＤＤＤ、電圧ＶＤＤ１の供給をそれぞれ制御する。パワースイッチ６１３は、レベルシフタ（ＬＳ）６１４への電圧ＶＤＤＨの供給を制御する。ＣＰＵ６１０およびＰＭＵ６３０には、パワースイッチを介さずに電圧ＶＳＳＳが入力される。ＰＭＵ６３０には、パワースイッチを介さずに電圧ＶＤＤＤが入力される。
　電圧ＶＤＤＤ、電圧ＶＤＤ１はＣＭＯＳ回路用の駆動電圧である。電圧ＶＤＤ１は電圧ＶＤＤＤよりも低く、スリープ状態での駆動電圧である。電圧ＶＤＤＨはＯＳトランジスタ用の駆動電圧であり、電圧ＶＤＤＤよりも高い。
　Ｌ１キャッシュメモリ装置６０２、Ｌ２キャッシュメモリ装置６０３、バスインターフェース部６０５それぞれは、少なくとも１つパワーゲーティング可能なパワードメインを有する。パワーゲーティング可能なパワードメインには、１または複数のパワースイッチが設けられている。これらのパワースイッチは、ＰＧ制御信号によって制御される。
　フリップフロップ６２０は、レジスタに用いられる。フリップフロップ６２０には、バックアップ回路が設けられている。以下、フリップフロップ６２０について説明する。
　図３１にフリップフロップ６２０（Ｆｌｉｐ−ｆｌｏｐ）の回路構成例を示す。フリップフロップ６２０はスキャンフリップフロップ（Ｓｃａｎ　Ｆｌｉｐ−ｆｌｏｐ）６２１、バックアップ回路（Ｂａｃｋｕｐ　Ｃｉｒｃｕｉｔ）６２２を有する。
　スキャンフリップフロップ６２１は、ノードＤ１、ノードＱ１、ノードＳＤ、ノードＳＥ、ノードＲＴ、ノードＣＫ、クロックバッファ回路６２１Ａを有する。
　ノードＤ１はデータ（ｄａｔａ）入力ノードであり、ノードＱ１はデータ出力ノードであり、ノードＳＤはスキャンテスト用データの入力ノードである。ノードＳＥは信号ＳＣＥの入力ノードである。ノードＣＫはクロック信号ＧＣＬＫ１の入力ノードである。クロック信号ＧＣＬＫ１はクロックバッファ回路６２１Ａに入力される。スキャンフリップフロップ６２１のアナログスイッチは、クロックバッファ回路６２１ＡのノードＣＫ１、ノードＣＫＢ１に接続される。ノードＲＴはリセット信号（ｒｅｓｅｔ　ｓｉｇｎａｌ）の入力ノードである。
　信号ＳＣＥは、スキャンイネーブル信号であり、ＰＭＵ６３０で生成される。ＰＭＵ６３０は信号ＢＫ、ＲＣを生成する。レベルシフタ６１４は信号ＢＫ、ＲＣをレベルシフトし、信号ＢＫＨ、ＲＣＨを生成する。信号ＢＫはバックアップ信号、信号ＲＣはリカバリ信号である。
　スキャンフリップフロップ６２１の回路構成は、図３１に限定されない。標準的な回路ライブラリに用意されているフリップフロップを適用することができる。
　バックアップ回路６２２は、ノードＳＤ＿ＩＮ、ノードＳＮ１１、トランジスタＭ１１乃至トランジスタＭ１３、容量素子Ｃ１１を有する。
　ノードＳＤ＿ＩＮは、スキャンテストデータの入力ノードであり、スキャンフリップフロップ６２１のノードＱ１に接続される。ノードＳＮ１１は、バックアップ回路６２２の保持ノードである。容量素子Ｃ１１はノードＳＮ１１の電圧を保持するための保持容量である。
　トランジスタＭ１１はノードＱ１とノードＳＮ１１間の導通状態を制御する。トランジスタＭ１２はノードＳＮ１１とノードＳＤ間の導通状態を制御する。トランジスタＭ１３はノードＳＤ＿ＩＮとノードＳＤ間の導通状態を制御する。トランジスタＭ１１、Ｍ１３のオンオフは信号ＢＫＨで制御され、トランジスタＭ１２のオンオフは信号ＲＣＨで制御される。
　トランジスタＭ１１乃至Ｍ１３として、本発明の一態様に係るトランジスタを用いることができる。本実施の形態では、トランジスタＭ１１乃至Ｍ１３はバックゲート有する構成を図示している。トランジスタＭ１１乃至Ｍ１３のバックゲートは、電圧ＶＢＧ１を供給する電源線に接続されている。
　少なくともトランジスタＭ１１、Ｍ１２がＯＳトランジスタであることが好ましい。オフ電流が極めて小さいというＯＳトランジスタの特長によって、ノードＳＮ１１の電圧の低下を抑えることができること、データの保持に電力を殆んど消費しないことから、バックアップ回路６２２は不揮発性の特性をもつ。容量素子Ｃ１１の充放電によってデータを書き換えるため、バックアップ回路６２２は原理的には書き換え回数に制約はなく、低エネルギーで、データの書き込みおよび読み出しが可能である。
　バックアップ回路６２２の全てのトランジスタはＯＳトランジスタであることが好ましい。図３１Ｂに示すように、シリコンＣＭＯＳ回路で構成されるスキャンフリップフロップ６２１上にバックアップ回路６２２を積層することができる。
　バックアップ回路６２２は、スキャンフリップフロップ６２１と比較して素子数が非常に少ないので、バックアップ回路６２２を積層するためにスキャンフリップフロップ６２１の回路構成およびレイアウトの変更が必要ない。つまり、バックアップ回路６２２は、汎用性が非常に高いバックアップ回路である。また、スキャンフリップフロップ６２１が形成されている領域内にバックアップ回路６２２を設けることができるので、バックアップ回路６２２を組み込んでも、フリップフロップ６２０の面積オーバーヘッドはゼロにすることが可能である。よって、バックアップ回路６２２をフリップフロップ６２０に設けることで、ＣＰＵコア６００のパワーゲーティングが可能となる。パワーゲーティングに必要なエネルギーが少ないため、ＣＰＵコア６００を高効率にパワーゲーティングすることが可能である。
　バックアップ回路６２２を設けることによって、トランジスタＭ１１による寄生容量がノードＱ１に付加されることになるが、ノードＱ１に接続される論理回路による寄生容量と比較して小さいので、スキャンフリップフロップ６２１の動作に影響はない。つまり、バックアップ回路６２２を設けても、フリップフロップ６２０の性能は実質的に低下しない。
　ＣＰＵコア６００の低消費電力状態として、例えば、クロックゲーティング状態、パワーゲーティング状態、休止状態を設定することができる。ＰＭＵ６３０は、割り込み信号、信号ＳＬＥＥＰ１等に基づき、ＣＰＵコア６００の低消費電力モードを選択する。例えば、通常動作状態からクロックゲーティング状態に移行する場合、ＰＭＵ６３０はクロック信号ＧＣＬＫ１の生成を停止する。
　例えば、通常動作状態から休止状態に移行する場合は、ＰＭＵ６３０は、電圧および／または周波数スケーリングを行う。例えば、電圧スケーリングを行う場合、ＰＭＵ６３０は、電圧ＶＤＤ１をＣＰＵコア６００に入力するため、パワースイッチ６１１をオフにし、パワースイッチ６１２をオンにする。電圧ＶＤＤ１は、スキャンフリップフロップ６２１のデータを消失させない電圧である。周波数スケーリングを行う場合、ＰＭＵ６３０はクロック信号ＧＣＬＫ１の周波数を低下させる。
　ＣＰＵコア６００を通常動作状態からパワーゲーティング状態に移行する場合には、スキャンフリップフロップ６２１のデータをバックアップ回路６２２にバックアップする動作が行われる。ＣＰＵコア６００をパワーゲーティング状態から通常動作状態に復帰する際には、バックアップ回路６２２のデータをスキャンフリップフロップ６２１にリカバリする動作が行われる。
　図３２に、ＣＰＵコア６００のパワーゲーティングシーケンスの一例を示す。なお、図３２において、ｔ１乃至ｔ７は時刻を表している。信号ＰＳＥ０乃至信号ＰＳＥ２は、パワースイッチ６１１乃至パワースイッチ６１３の制御信号であり、ＰＭＵ６３０で生成される。信号ＰＳＥ０が“Ｈ”／“Ｌ”のとき、パワースイッチ６１１はオン／オフである。信号ＰＳＥ１および信号ＰＳＥ２についても同様である。
　時刻ｔ１以前は、通常動作状態（Ｎｏｒｍａｌ　Ｏｐｅｒａｔｉｏｎ）である。パワースイッチ６１１はオンであり、ＣＰＵコア６００には電圧ＶＤＤＤが入力される。スキャンフリップフロップ６２１は通常動作を行う。このとき、レベルシフタ６１４は動作させる必要がないため、パワースイッチ６１３はオフであり、信号ＳＣＥ、ＢＫ、ＲＣは“Ｌ”である。ノードＳＥが“Ｌ”であるため、スキャンフリップフロップ６２１はノードＤ１のデータを記憶する。なお、図３２の例では、時刻ｔ１において、バックアップ回路６２２のノードＳＮ１１は“Ｌ”である。
　バックアップ（Ｂａｃｋｕｐ）時の動作を説明する。動作時刻ｔ１で、ＰＭＵ６３０はクロック信号ＧＣＬＫ１を停止し、信号ＰＳＥ２、ＢＫを“Ｈ”にする。レベルシフタ６１４はアクティブになり、“Ｈ”の信号ＢＫＨをバックアップ回路６２２に出力する。
　バックアップ回路６２２のトランジスタＭ１１がオンになり、スキャンフリップフロップ６２１のノードＱ１のデータがバックアップ回路６２２のノードＳＮ１１に書き込まれる。スキャンフリップフロップ６２１のノードＱ１が“Ｌ”であれば、ノードＳＮ１１は“Ｌ”のままであり、ノードＱ１が“Ｈ”であれば、ノードＳＮ１１は“Ｈ”になる。
　ＰＭＵ６３０は、時刻ｔ２で信号ＰＳＥ２、ＢＫを“Ｌ”にし、時刻ｔ３で信号ＰＳＥ０を“Ｌにする。時刻ｔ３で、ＣＰＵコア６００の状態はパワーゲーティング状態に移行する。なお、信号ＢＫを立ち下げるタイミングで信号ＰＳＥ０を立ち下げてもよい。
　パワーゲーティング（Ｐｏｗｅｒ−ｇａｔｉｎｇ）時の動作を説明する。信号ＰＳＥ０が“Ｌになることで、Ｖ＿ＶＤＤ線の電圧が低下するため、ノードＱ１のデータは失われる。ノードＳＮ１１は、時刻ｔ３でのノードＱ１のデータを保持し続ける。
　リカバリ（Ｒｅｃｏｖｅｒｙ）時の動作を説明する。時刻ｔ４で、ＰＭＵ６３０が信号ＰＳＥ０を“Ｈ”にすることで、パワーゲーティング状態からリカバリ状態に移行する。Ｖ＿ＶＤＤ線の充電が開始され、Ｖ＿ＶＤＤ線の電圧がＶＤＤＤになった状態（時刻ｔ５）で、ＰＭＵ６３０は信号ＰＳＥ２、信号ＲＣ、信号ＳＣＥを“Ｈ”にする。
　トランジスタＭ１２はオンになり、容量素子Ｃ１１の電荷がノードＳＮ１１とノードＳＤとに分配される。ノードＳＮ１１が“Ｈ”であれば、ノードＳＤの電圧は上昇する。ノードＳＥは“Ｈ”であるので、スキャンフリップフロップ６２１の入力側ラッチ回路にノードＳＤのデータが書き込まれる。時刻ｔ６でノードＣＫにクロック信号ＧＣＬＫ１が入力されると、入力側ラッチ回路のデータがノードＱ１に書き込まれる。つまり、ノードＳＮ１１のデータがノードＱ１に書き込まれたことになる。
　時刻ｔ７で、ＰＭＵ６３０は信号ＰＳＥ２、信号ＳＣＥ、信号ＲＣを“Ｌ”にし、リカバリ動作が終了する。
　ＯＳトランジスタを用いたバックアップ回路６２２は、動的および静的低消費電力双方が小さいため、ノーマリオフ・コンピューティングに非常に好適である。なお、ＯＳトランジスタを用いたバックアップ回路６２２を有するＣＰＵコア６００を含むＣＰＵ６１０は、ＮｏｆｆＣＰＵ（登録商標）と呼称することができる。ＮｏｆｆＣＰＵは、不揮発性メモリを有し、動作が必要ない場合には、電力供給を停止することができる。フリップフロップ６２０を搭載しても、ＣＰＵコア６００の性能低下、動的電力の増加をほとんど発生させないようにできる。
　なお、ＣＰＵコア６００は複数のパワーゲーティング可能なパワードメインを有してもよい。複数のパワードメインには、電圧の入力を制御するための１または複数のパワースイッチが設けられる。また、ＣＰＵコア６００は、１または複数のパワーゲーティングが行われないパワードメインを有していてもよい。例えば、パワーゲーティングが行われないパワードメインに、フリップフロップ６２０、パワースイッチ６１１~６１３の制御を行うためのパワーゲーティング制御回路を設けてもよい。
　なお、フリップフロップ６２０の適用はＣＰＵ６１０に限定されない。ＣＰＵ６１０において、パワーゲーティング可能なパワードメインに設けられるレジスタに、フリップフロップ６２０を適用できる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
（実施の形態９）
　本実施の形態では、本発明の一態様に係る集積回路３９０の構成について図面を用いて説明する。
　図３３Ａは、集積回路３９０の一例を説明するための模式図である。図３３Ａに図示する集積回路３９０は、ＣＰＵ６５０、ＧＰＵ６６０、および記憶装置６７０を有する。
　ＣＰＵ６５０は、ＣＰＵコア６５１の上層にバックアップ回路６５２を備える。ＧＰＵ６６０は、演算回路部６６１の上層にメモリ回路部６６２を備える。記憶装置６７０として、上記実施の形態に示した記憶装置などを用いることができる。記憶装置６７０は、Ｓｉトランジスタを備える層に設けられた駆動回路上に、ＯＳトランジスタを備えるメモリ回路を積層することで、記憶密度の向上を図ることができる。記憶装置６７０として、例えば、半導体装置８００などを用いることができる。
　また、バックアップ回路６５２に上記実施の形態に示した記憶装置などを用いてもよい。また、メモリ回路部６６２に上記実施の形態に示した記憶装置などを用いてもよい。また、図示していないが、ＣＰＵコア６５１の内部メモリとして上記実施の形態に示した記憶装置などを用いてもよい。
　図３３Ａに図示する集積回路３９０は、ＣＰＵ６５０、ＧＰＵ６６０、および記憶装置６７０等の各回路を密結合させたＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　ａ　Ｃｈｉｐ）方式の半導体装置である。ＳｏＣでは発熱量が多くなりやすいが、ＯＳトランジスタは熱による電気特性の変動量がＳｉトランジスタと比べて小さいため、好適である。また、図３３Ａに示すように三次元方向において回路を集積化することによって、シリコン貫通電極（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ：ＴＳＶ）などを用いた積層構造などと比較して寄生容量を小さくすることができる。また、各配線の充放電に要する消費電力を削減することができる。よって、演算処理効率の向上を図ることができる。
　半導体チップの一例として、図３３Ｂに、集積回路３９０を組み込んだ半導体チップ３９１を示す。半導体チップ３９１は、リード３９２および集積回路３９０を有する。集積回路３９０は、図３３Ａで説明したように、上記実施の形態で示した各種の回路が１つのダイに設けられている。集積回路３９０は積層構造をもち、Ｓｉトランジスタを備える層（Ｓｉトランジスタ層３９３）、配線層３９４、ＯＳトランジスタを備える層（ＯＳトランジスタ層３９５）に大別される。ＯＳトランジスタ層３９５は、Ｓｉトランジスタ層３９３上に積層して設けることができるため、半導体チップ３９１の小型化が容易である。
　図３３Ｂでは、半導体チップ３９１のパッケージにＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。その他の構成例としては、挿入実装型であるＤＩＰ（Ｄｕａｌ　Ｉｎ−ｌｉｎｅ　Ｐａｃｋａｇｅ）、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、表面実装型であるＳＯＰ（Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｐａｃｋａｇｅ）、ＳＳＯＰ（Ｓｈｒｉｎｋ　Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ−Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｐａｃｋａｇｅ）、ＬＣＣ（Ｌｅａｄｅｄ　Ｃｈｉｐ　Ｃａｒｒｉｅｒ）、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　Ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）、ＦＢＧＡ（Ｆｉｎｅ　ｐｉｔｃｈ　Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）、接触実装型であるＤＴＰ（Ｄｕａｌ　Ｔａｐｅ　ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）、ＱＴＰ（Ｑｕａｄ　Ｔａｐｅ−ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）等の構成を適宜用いることができる。
　Ｓｉトランジスタを備える演算回路および切替回路と、ＯＳトランジスタを備えるメモリ回路は、全て、Ｓｉトランジスタ層３９３、配線層３９４およびＯＳトランジスタ層３９５に形成することができる。すなわち、上記半導体装置を構成する素子は、同一の製造プロセスで形成することが可能である。そのため、図３３Ｂに示すＩＣは、構成する素子が増えても製造プロセスを増やす必要がなく、上記半導体装置を低コストで組み込むことができる。
　以上説明した本発明の一態様により、新規な半導体装置および電子機器を提供することができる。または、本発明の一態様により、消費電力の小さい半導体装置および電子機器を提供することができる。または、本発明の一態様により、発熱の抑制が可能な半導体装置および電子機器を提供することができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
（実施の形態１０）
　本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図３４Ａ乃至図３４Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図３４ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図３４ＢはＳＤカードの外観の模式図であり、図３４Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図３４ＤはＳＳＤの外観の模式図であり、図３４Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
（実施の形態１１）
　本発明の一態様に係る半導体装置は、ＣＰＵまたはＧＰＵなどのプロセッサ、またはチップに用いることができる。図３５Ａ乃至図３５Ｈに、本発明の一態様に係るＣＰＵまたはＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像または情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図３５Ａ乃至図３５Ｈに、電子機器の例を示す。
［情報端末］
　図３５Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
　情報端末５１００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５１０２に表示するアプリケーション、表示部５１０２に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５１０２に表示するアプリケーション、指紋または声紋などの生体認証を行うアプリケーションなどが挙げられる。
　図３５Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
　ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、ノート型情報端末５２００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図３５Ａ、図３５Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
　図３５Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
　また、図３５Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
　携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵまたはチップを適用することによって、人工知能を有する携帯ゲーム機５３００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５３００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５３００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図３５Ｃ、図３５Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
　本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
　図３５Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図３５Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
　スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実施の形態で説明したＧＰＵまたはチップを搭載することができる。
　スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ５５００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　図３５Ｅ、図３５Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［移動体］
　本発明の一態様のＧＰＵまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図３５Ｇは、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図３５Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目またはレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［電化製品］
　図３５Ｈは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能、または電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｍ４：トランジスタ、Ｍ５：トランジスタ、Ｍ６：トランジスタ、Ｍ１１：トランジスタ、Ｍ１２：トランジスタ、Ｍ１３：トランジスタ、１０：半導体装置、１０＿ｎ：素子層、１０＿ｎ−１：素子層、１０＿１：素子層、１１：絶縁体、１１ａ：絶縁体、１１ｂ：絶縁体、１２：酸化物半導体素子、１３：構造体、１４：導電体、１５：導電体、１５Ａ：導電膜、１８：絶縁体、１８ａ：絶縁体、１８ｂ：絶縁体、１９：開口、２１：絶縁体、２１ａ：絶縁体、２１ｂ：絶縁体、２４：絶縁体、２５：開口、２７：開口、２８：絶縁体、２８ａ：絶縁体、２８ｂ：絶縁体、１００：容量素子、１１０：導電体、１１２：導電体、１２０：導電体、１３０：絶縁体、１５０：絶縁体、１５８：導電体、１６０：絶縁体、１６２：導電体、１６４：絶縁体、１６６：導電体、１６８：絶縁体、１６８ａ：絶縁体、１６８ｂ：絶縁体、２００：トランジスタ、２０５：導電体、２０５ａ：導電体、２０５ｂ：導電体、２１０：絶縁体、２１２：絶縁体、２１２ａ：絶縁体、２１２ｂ：絶縁体、２１４：絶縁体、２１６：絶縁体、２１７：絶縁体、２１８：導電体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｂａ：領域、２３０ｂｂ：領域、２３０ｂｃ：領域、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４１：絶縁体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４２：導電体、２４２ａ：導電体、２４２ｂ：導電体、２４６：導電体、２４６ａ：導電体、２４６ｂ：導電体、２５０：絶縁体、２５０ａ：絶縁体、２５０ｂ：絶縁体、２５２：絶縁体、２５４：絶縁体、２６０：導電体、２６０ａ：導電体、２６０ｂ：導電体、２６５：封止部、２７１：絶縁体、２７１ａ：絶縁体、２７１ｂ：絶縁体、２７４：絶縁体、２７５：絶縁体、２８０：絶縁体、２８２：絶縁体、２８３：絶縁体、２８５：絶縁体、２８６：絶縁体、２８６ａ：絶縁体、２８６ｂ：絶縁体、２８７：絶縁体、２８８：絶縁体、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３９０：集積回路、３９１：半導体チップ、３９２：リード、３９３：Ｓｉトランジスタ層、３９４：配線層、３９５：ＯＳトランジスタ層、４００：開口領域、５００：半導体装置、６００：ＣＰＵコア、６０２：キャッシュメモリ装置、６０３：キャッシュメモリ装置、６０５：バスインターフェース部、６１０：ＣＰＵ、６１１：パワースイッチ、６１２：パワースイッチ、６１３：パワースイッチ、６１４：レベルシフタ、６２０：フリップフロップ、６２１：スキャンフリップフロップ、６２１Ａ：クロックバッファ回路、６２２：バックアップ回路、６３０：ＰＭＵ、６５０：ＣＰＵ、６５１：ＣＰＵコア、６５２：バックアップ回路、６６０：ＧＰＵ、６６１：演算回路部、６６２：メモリ回路部、６７０：記憶装置、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７２０：記憶装置、７２１：駆動回路層、７２２：記憶回路層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、８００：半導体装置、８００Ａ：半導体装置、８００Ｂ：半導体装置、８１１：シリコン基板、８２０：周辺回路、８２１：ロウドライバ、８２２：カラムドライバ、８２２ａ：プリチャージ回路、８２２ｂ：センスアンプ、８２２ｃ：選択スイッチ、８２３＿Ａ：スイッチ、８２３＿Ｂ：スイッチ、８２４＿１：トランジスタ、８２４＿３：トランジスタ、８２５＿１：トランジスタ、８２５＿２：トランジスタ、８２５＿３：トランジスタ、８２５＿４：トランジスタ、８２９：回路、８３０：メモリセルアレイ、８３１：メモリセル、８３１＿Ｎ：メモリセル、８３１＿Ｎ＿Ａ：メモリセル、８３１＿Ｎ＿Ｂ：メモリセル、８３１＿１：メモリセル、８３２：トランジスタ、８３２＿Ｎ：トランジスタ、８３２＿１：トランジスタ、８３２Ａ：トランジスタ、８３２Ｂ：トランジスタ、８３３：容量素子、８３３＿Ｎ：容量素子、８３３＿１：容量素子、８３４：素子層、８３４＿Ｎ：素子層、８３４＿１：素子層、８３４＿２：素子層、８３４＿４：素子層、８３４＿５：素子層、１００１：配線、１００２：配線、１００３：配線、１００４：配線、１００５：配線、１００６：配線、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、１２００：チップ、１２０１：パッケージ基板、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、１４００：記憶装置、１４１１：周辺回路、１４２０：行回路、１４３０：列回路、１４４０：出力回路、１４６０：コントロールロジック回路、１４７０：メモリセルアレイ、１４７１：メモリセル、１４７２：メモリセル、１４７３：メモリセル、１４７４：メモリセル、１４７５：メモリセル、１４７６：メモリセル、１４７７：メモリセル、１４７８：メモリセル、５１００：情報端末、５１０１：筐体、５１０２：表示部、５２００：ノート型情報端末、５２０１：本体、５２０２：表示部、５２０３：キーボード、５３００：携帯ゲーム機、５３０１：筐体、５３０２：筐体、５３０３：筐体、５３０４：表示部、５３０５：接続部、５３０６：操作キー、５４００：据え置き型ゲーム機、５４０２：コントローラ、５５００：スーパーコンピュータ、５５０１：ラック、５５０２：計算機、５５０４：基板、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉

Claims (18)

  1. 　基板の上に順番に積層された、第１のデバイス層乃至第ｎ（ｎは２以上の自然数）のデバイス層を有し、
    　前記第１のデバイス層乃至前記第ｎのデバイス層は、それぞれ、第１のバリア絶縁膜と、第２のバリア絶縁膜と、第３のバリア絶縁膜と、酸化物半導体デバイスと、第１の導電体と、第２の導電体と、を有し、
    　前記第１のデバイス層乃至前記第ｎのデバイス層において、
    　前記第１のバリア絶縁膜の上に前記酸化物半導体デバイスが配置され、
    　前記酸化物半導体デバイスを覆って、前記第２のバリア絶縁膜が配置され、
    　前記第２のバリア絶縁膜に形成された開口を介して、前記酸化物半導体デバイスに電気的に接続されるように、前記第１の導電体が配置され、
    　前記第１の導電体の上に前記第２の導電体が配置され、
    　前記第２の導電体および前記第２のバリア絶縁膜の上に、前記第３のバリア絶縁膜が配置され、
    　前記第１のバリア絶縁膜乃至前記第３のバリア絶縁膜は、水素の拡散を抑制する機能を有する、
    　半導体装置。
  2. 　請求項１において、
    　前記第２のバリア絶縁膜は、前記酸化物半導体デバイスと重畳しない領域において、前記第１のバリア絶縁膜に接する、半導体装置。
  3. 　基板の上に順番に積層された、第１のデバイス層乃至第ｎ（ｎは２以上の自然数）のデバイス層を有し、
    　前記第１のデバイス層乃至前記第ｎのデバイス層は、それぞれ、第１のバリア絶縁膜と、第２のバリア絶縁膜と、第３のバリア絶縁膜と、酸化物半導体デバイスと、第１の導電体と、第２の導電体と、を有し、
    　前記第１のデバイス層乃至前記第ｎのデバイス層において、
    　前記第１のバリア絶縁膜の上に前記酸化物半導体デバイスが配置され、
    　前記酸化物半導体デバイスの上に、前記第２のバリア絶縁膜が配置され、
    　前記第２のバリア絶縁膜に形成された開口を介して、前記酸化物半導体デバイスに電気的に接続されるように、前記第１の導電体が配置され、
    　前記第１の導電体の上に前記第２の導電体が配置され、
    　前記第２の導電体および前記第２のバリア絶縁膜の上に、前記第３のバリア絶縁膜が配置され、
    　前記第１のバリア絶縁膜乃至前記第３のバリア絶縁膜は、水素の拡散を抑制する機能を有し、
    　前記第１のデバイス層乃至前記第ｎのデバイス層に、前記第１のデバイス層の前記第１のバリア絶縁膜に達する開口が形成されており、
    　前記開口は、前記第１のデバイス層乃至前記第ｎのデバイス層の前記酸化物半導体デバイスを囲むように設けられ、
    　前記第ｎのデバイス層の前記第２のバリア絶縁膜は、前記第１のデバイス層乃至前記第ｎのデバイス層の前記酸化物半導体デバイスを覆って設けられる、
    　半導体装置。
  4. 　請求項３において、
    　前記第ｎのデバイス層の前記第２のバリア絶縁膜は、前記第１のデバイス層乃至前記第ｎのデバイス層の前記酸化物半導体デバイスと重畳しない領域において、前記第１のデバイス層の前記第１のバリア絶縁膜に接する、半導体装置。
  5. 　請求項１乃至請求項４のいずれか一項において、
    　前記第１のバリア絶縁膜乃至前記第３のバリア絶縁膜は、窒化シリコンである、半導体装置。
  6. 　請求項１乃至請求項５のいずれか一項において、
    　前記第３のバリア絶縁膜は、第１の層と、前記第１の層の上の第２の層と、を有し、
    　前記第１の層は、前記第２の層より水素濃度が低い、半導体装置。
  7. 　請求項６において、
    　前記第１の層は、スパッタリング法で形成された絶縁膜である、半導体装置。
  8. 　請求項６または請求項７において、
    　前記第２の層は、ＰＥＡＬＤ法で形成された絶縁膜である、半導体装置。
  9. 　基板の上に順番に積層された、第１のデバイス層乃至第ｎ（ｎは２以上の自然数）のデバイス層を有し、
    　前記第１のデバイス層乃至前記第ｎのデバイス層は、それぞれ、酸化物半導体デバイスと、第１の導電体と、第２の導電体と、を有し、
    　前記第１のデバイス層は、前記酸化物半導体デバイスの下に、第１のバリア絶縁膜を有し、
    　前記第ｎのデバイス層は、前記第２の導電体の上に、第２のバリア絶縁膜を有し、
    　前記第１のバリア絶縁膜および前記第２のバリア絶縁膜は、水素の拡散を抑制する機能を有し、
    　前記第１のデバイス層乃至前記第ｎのデバイス層において、
    　前記酸化物半導体デバイスの上に、電気的に接続されるように、前記第１の導電体が配置され、
    　前記第１の導電体の上に前記第２の導電体が配置され、
    　前記第１のデバイス層乃至前記第ｎのデバイス層に、前記第１のデバイス層の前記第１のバリア絶縁膜に達する開口が形成されており、
    　前記開口は、前記第１のデバイス層乃至前記第ｎのデバイス層の前記酸化物半導体デバイスを囲むように設けられ、
    　前記第ｎのデバイス層の前記第２のバリア絶縁膜は、前記第１のデバイス層乃至前記第ｎのデバイス層の前記酸化物半導体デバイスを覆って設けられる、
    　半導体装置。
  10. 　請求項９において、
    　前記第ｎのデバイス層の前記第２のバリア絶縁膜は、前記第１のデバイス層乃至前記第ｎのデバイス層の前記酸化物半導体デバイスと重畳しない領域において、前記第１のデバイス層の前記第１のバリア絶縁膜に接する、半導体装置。
  11. 　請求項９または請求項１０において、
    　前記第１のバリア絶縁膜および前記第２のバリア絶縁膜は、窒化シリコンである、半導体装置。
  12. 　請求項９乃至請求項１１のいずれか一項において、
    　前記第２のバリア絶縁膜は、第１の層と、前記第１の層の上の第２の層と、を有し、
    　前記第１の層は、前記第２の層より水素濃度が低い、半導体装置。
  13. 　請求項１２において、
    　前記第１の層は、スパッタリング法で形成された絶縁膜である、半導体装置。
  14. 　請求項１２または請求項１３において、
    　前記第２の層は、ＰＥＡＬＤ法で形成された絶縁膜である、半導体装置。
  15. 　請求項１乃至請求項１４のいずれか一項において、
    　前記第１の導電体は、前記酸化物半導体デバイスの上に形成された層間絶縁膜に埋め込まれるように配置される、半導体装置。
  16. 　請求項１乃至請求項１５のいずれか一項において、
    　前記基板は、シリコン基板である、半導体装置。
  17. 　請求項１乃至請求項１６のいずれか一項において、
    　前記基板にトランジスタが形成されている、半導体装置。
  18. 　請求項１乃至請求項１７のいずれか一項において、
    　前記酸化物半導体デバイスが有する酸化物半導体膜は、Ｉｎ、Ｇａ、またはＺｎの中から選ばれるいずれか一または複数を有する、半導体装置。
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