WO2023156875A1 - 記憶装置 - Google Patents

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WO2023156875A1
WO2023156875A1 PCT/IB2023/051025 IB2023051025W WO2023156875A1 WO 2023156875 A1 WO2023156875 A1 WO 2023156875A1 IB 2023051025 W IB2023051025 W IB 2023051025W WO 2023156875 A1 WO2023156875 A1 WO 2023156875A1
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conductor
insulator
transistor
oxide
electrode
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PCT/IB2023/051025
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English (en)
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Inventor
山崎舜平
大貫達也
國武寛司
Original Assignee
株式会社半導体エネルギー研究所
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • One embodiment of the present invention relates to transistors, semiconductor devices, memory devices, and electronic devices. Alternatively, one embodiment of the present invention relates to a method for manufacturing a semiconductor device. Alternatively, one aspect of the present invention relates to semiconductor wafers and modules.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are examples of semiconductor devices.
  • a display device (such as a liquid crystal display device or a light-emitting display device), a projection device, a lighting device, an electro-optical device, a power storage device, a memory device, a semiconductor circuit, an imaging device, an electronic device, or the like can be said to include a semiconductor device in some cases.
  • a CPU is an assembly of semiconductor elements that are processed from a semiconductor wafer, have semiconductor integrated circuits (at least transistors and memories) that are chipped, and have electrodes that are connection terminals.
  • IC chips Semiconductor circuits (IC chips) such as LSIs, CPUs, and memories are mounted on circuit boards, such as printed wiring boards, and used as one of the components of various electronic devices.
  • transistor is widely applied to electronic devices such as integrated circuits (ICs) and image display devices (also simply referred to as display devices).
  • ICs integrated circuits
  • image display devices also simply referred to as display devices.
  • Silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are attracting attention as other materials.
  • Patent Document 1 discloses a low-power-consumption CPU and the like that utilize a characteristic that a transistor including an oxide semiconductor has a small leakage current.
  • Patent Document 2 discloses a memory device or the like that can retain stored data for a long period of time by utilizing the characteristic that a transistor including an oxide semiconductor has low leakage current.
  • Patent Document 3 discloses a technique for increasing the density of integrated circuits.
  • An object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated. Another object is to provide a semiconductor device that operates at high speed. Another object is to provide a semiconductor device with favorable electrical characteristics. Another object is to provide a semiconductor device with little variation in electrical characteristics of transistors. Another object is to provide a highly reliable semiconductor device. Another object is to provide a semiconductor device with high on-state current. Another object is to provide a semiconductor device with low power consumption. Another object is to provide a novel semiconductor device. Another object is to provide a method for manufacturing a semiconductor device in which the number of steps is reduced. Another object is to provide a memory device including a novel semiconductor device.
  • One embodiment of the present invention is a memory device including a first transistor, a second transistor, a first capacitor, and a second capacitor.
  • the first capacitor has a first electrode and a second electrode.
  • the second capacitor has a first electrode and a third electrode.
  • One of the source and the drain of the first transistor is electrically connected to the second electrode, and the second transistor has one of the source and the drain electrically connected to the third electrode.
  • the first electrode preferably has a portion located above the first transistor and a portion located to the side of the first transistor.
  • connection electrode it is preferable to further have a connection electrode. At this time, it is preferable that the other of the source and the drain of the first transistor is electrically connected to the connection electrode, and the other of the source and the drain of the second transistor is electrically connected to the connection electrode.
  • the other of the source and the drain of the first transistor preferably has the first conductive layer.
  • the other of the source and drain of the second transistor preferably has a second conductive layer.
  • the connection electrode has a portion in contact with the top surface of the first conductive layer, a portion in contact with the side surface of the first conductive layer, a portion in contact with the top surface of the second conductive layer, and a side surface of the second conductive layer. It is preferred to have a portion.
  • the third transistor and the third capacitor are positioned below the first transistor.
  • the third capacitor has a fourth electrode and a fifth electrode, and the fourth electrode is supplied with a ground potential or a fixed potential.
  • one of the source and drain of the third transistor is electrically connected to the fifth electrode, and the other of the source and drain is electrically connected to the connection electrode.
  • the other of the source and the drain of the third transistor preferably has a third conductive layer.
  • the connection electrode preferably has a portion in contact with the top surface of the third conductive layer and a portion in contact with the side surface of the third conductive layer.
  • the first electrode has a portion located on the side of the third transistor.
  • the fourth electrode is preferably electrically connected to the first electrode.
  • the first transistor preferably has a semiconductor layer and a gate electrode.
  • the fourth electrode has a portion located below the first transistor.
  • the gate electrode preferably has a portion overlapping with the fourth electrode with the semiconductor layer interposed therebetween.
  • the first electrode and the second electrode each have a plate-like shape.
  • the second electrode has a concave upper surface portion and the first electrode has a convex portion that engages with the upper surface of the second electrode.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device with high operating speed can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with little variation in electrical characteristics of transistors can be provided.
  • a semiconductor device with favorable electrical characteristics can be provided.
  • a semiconductor device with large on-current can be provided.
  • a semiconductor device with low power consumption can be provided.
  • a novel semiconductor device can be provided.
  • a method for manufacturing a semiconductor device in which the number of steps is reduced can be provided.
  • a memory device having a novel semiconductor device can be provided.
  • FIG. 1A and 1B are diagrams showing configuration examples of a storage device.
  • 2A and 2B are diagrams showing configuration examples of a storage device.
  • FIG. 3 is a diagram illustrating a configuration example of a storage device.
  • FIG. 4 is a diagram illustrating a configuration example of a storage device.
  • FIG. 5 is a diagram illustrating a configuration example of a storage device.
  • 6A to 6D are circuit diagrams showing configuration examples of the storage device.
  • FIG. 7A is a top view of a semiconductor device which is one embodiment of the present invention.
  • 7B to 7D are cross-sectional views of semiconductor devices that are embodiments of the present invention.
  • FIG. 8 is a circuit diagram illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIGS. 9A to 9C are cross-sectional views of semiconductor devices that are embodiments of the present invention.
  • 10A and 10B are cross-sectional views of a semiconductor device that is one embodiment of the present invention.
  • 11A and 11B are cross-sectional views of a semiconductor device that is one embodiment of the present invention.
  • 12A to 12C are cross-sectional views of semiconductor devices that are one embodiment of the present invention.
  • FIG. 13A is a cross-sectional view of a semiconductor device which is one embodiment of the present invention.
  • FIG. 13B is a top view of a semiconductor device which is one embodiment of the present invention.
  • FIG. 14A is a top view of a semiconductor device which is one embodiment of the present invention.
  • 14B to 14D are cross-sectional views of semiconductor devices that are one embodiment of the present invention.
  • FIG. 15A is a top view of a semiconductor device which is one embodiment of the present invention.
  • 15B to 15D are cross-sectional views of semiconductor devices that are embodiments of the present invention.
  • FIG. 16A is a cross-sectional view of a semiconductor device which is one embodiment of the present invention.
  • FIG. 16B is a top view of a semiconductor device which is one embodiment of the present invention.
  • 17A and 17B are cross-sectional views of semiconductor devices according to one embodiment of the present invention.
  • FIG. 18 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 19 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 20 is a block diagram illustrating a configuration example of a storage device
  • 21A and 21B are a schematic diagram and a circuit diagram illustrating a configuration example of a memory device.
  • 22A and 22B are schematic diagrams illustrating configuration examples of a storage device.
  • FIG. 23 is a circuit diagram illustrating a configuration example of a memory device.
  • FIG. 24 is a timing chart for explaining a configuration example of a storage device.
  • 25A and 25B are layout diagrams illustrating the structure of a memory device according to one embodiment of the present invention.
  • FIG. 26 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 27 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 28 is a layout diagram illustrating the structure of a memory device according to one embodiment of the present invention.
  • 29A and 29B are schematic diagrams of a semiconductor device according to one embodiment of the present invention.
  • 30A and 30B are diagrams illustrating an example of an electronic component.
  • 31A to 31E are schematic diagrams of a memory device according to one embodiment of the present invention.
  • 32A to 32H are diagrams illustrating electronic devices according to one embodiment of the present invention.
  • FIG. 33 is a diagram showing an example of space equipment.
  • the ordinal numbers such as first and second are used for convenience and do not indicate the order of steps or the order of stacking. Therefore, for example, “first” can be appropriately replaced with “second” or “third”. Also, the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one aspect of the present invention.
  • film can be interchanged.
  • conductive layer or “insulating layer” may be interchangeable with the terms “conductive film” or “insulating film” or “conductor” or “insulator.”
  • Embodiment 1 a memory device of one embodiment of the present invention will be described.
  • One embodiment of the present invention relates to a memory device having multiple memory cells each having a transistor and a capacitor.
  • FIG. 1A shows a schematic perspective view of a storage device 110 of one embodiment of the present invention.
  • a memory device 110 has a plurality of memory cells 111 on a substrate 130 .
  • the memory cells 111 are three-dimensionally and periodically arranged in the horizontal direction, the depth direction, and the height direction.
  • Each memory cell 111 has at least a transistor 112 and a capacitor 113 .
  • the substrate 130 includes a driver circuit, a readout circuit (including a sense amplifier), and a power supply circuit necessary for driving the memory cell 111, as well as various circuits such as a control circuit, a logic circuit, and a memory circuit, or an external connection terminal.
  • a driver circuit a readout circuit (including a sense amplifier), and a power supply circuit necessary for driving the memory cell 111, as well as various circuits such as a control circuit, a logic circuit, and a memory circuit, or an external connection terminal.
  • a single crystal semiconductor substrate such as a silicon substrate or an SOI substrate is preferably used, for example.
  • FIG. 1A a plurality of memory cells 111 in the same hierarchy can be collectively called a memory cell array 120.
  • FIG. 1A shows an example in which five or more layers of the memory cell array 120 are stacked, a single layer may be used, or two to four layers may be used.
  • a structure in which the memory cell array 120 is stacked, that is, a structure including all memory cells arranged three-dimensionally is sometimes called a three-dimensional memory cell array or a stacked memory cell array.
  • the uppermost memory cell 111t has a capacitance 113t.
  • One terminal of the capacitor 113t is electrically connected to the electrode 122t.
  • the electrode 122t is electrically connected to each capacitor 113t of the plurality of memory cells 111t.
  • the electrode 122t is provided to cover the plurality of memory cells 111 included in the storage device 110.
  • the electrode 122t is provided covering the top surface of the three-dimensional memory cell array.
  • a fixed potential or a ground potential is applied to the electrode 122t.
  • the electrode 122t functions as a protective film (also referred to as an electrostatic shielding film) capable of blocking electrical noise input from the outside and protecting the storage device 110 from the noise. With such an electrode 122t, a highly reliable memory device 110 can be realized.
  • FIG. 1B shows a schematic diagram of a part of the storage device 110 extracted.
  • a capacitor 113 of the memory cell 111 has electrodes 121 and 122 .
  • the electrode 121 is electrically connected to one of the source and drain of the transistor 112 .
  • a fixed potential or ground potential (here, ground potential) is applied to the electrode 122 .
  • a gate of the transistor 112 is electrically connected to a wiring WL functioning as a selection signal line (also referred to as a word line), and the other of the source and drain of the transistor 112 is connected to a wiring BL functioning as a data line (also referred to as a bit line). is electrically connected to
  • a pair of memory cells 111 arranged symmetrically are connected to one wiring BL. Therefore, memory cells 111 twice as many as the number of stacked layers of the memory cell array 120 are connected to one wiring BL.
  • the capacitor 113t has an electrode 121 and an electrode 122t.
  • the electrode 122t also serves as one electrode of at least two capacitors 113t.
  • the electrode 122t is provided to cover each transistor 112, the wiring WL, and the wiring BL.
  • the electrodes 122t are preferably provided not only above the three-dimensional memory cell array but also on the sides thereof. 2A and 2B show examples in which the electrode 122t has a different shape.
  • the electrode 122t is provided so as to cover not only the top surface but also the side surface of the three-dimensional memory cell array in which a plurality of memory cell arrays 120 are stacked.
  • the aspect ratio of the three-dimensional memory cell array ratio of height to length in the horizontal or depth direction
  • the electrode 122t is provided so as to cover all surfaces other than the bottom surface of the three-dimensional memory cell array. is preferred. That is, the electrode 122t is preferably provided to cover all side surfaces and top surface of the 3D memory cell array.
  • the electrode 122t reaches the substrate 130 at its side. At this time, it is preferable that part of the electrode 122t is electrically connected to the wiring provided on the substrate 130 . Thereby, a fixed potential or a ground potential can be directly supplied from the substrate 130 to the electrode 122t.
  • the electrode 122 of the capacitor 113 of each memory cell is electrically connected to an electrode 122t, and a fixed potential or ground potential (ground potential here) may be applied through the electrode 122t.
  • a connection electrode also referred to as a via
  • a potential from the substrate 130 to the electrode 122 so that the manufacturing process can be simplified and the chip area can be reduced.
  • FIG. 3 shows a schematic cross-sectional view of the storage device.
  • FIG. 3 shows a cross section when five memory cell arrays 120 are stacked as an example.
  • the transistor 112 has a semiconductor layer 131, a gate insulating layer 132, a gate electrode 133, and a pair of electrodes (electrodes 134a and 134b).
  • a transistor that can be used for a memory device will be described in detail in a later embodiment.
  • a plurality of conductive layers 136 electrically connected to each stacked transistor 112 are stacked in the height direction.
  • a stack of conductive layers 136 can be called a through electrode, a connection electrode, a plug, or the like.
  • the conductive layer 136 is electrically connected to the electrode 134a of each transistor.
  • the lowermost conductive layer 136 is electrically connected to wiring 138 provided on the substrate 130 .
  • a conductive layer 137 obtained by processing the same conductive film as the electrode 121 is provided between two conductive layers 136 adjacent in the height direction. That is, the conductive layers 136 and 137 are alternately connected.
  • the electrode 134b of the transistor 112 is electrically connected to the electrode 121 of the capacitor 113 or the capacitor 113t.
  • the capacitor 113 has an electrode 121, an electrode 122, and an insulating layer 123 positioned between them and functioning as a dielectric.
  • the capacitor 113t has an electrode 121, an electrode 122t, and an insulating layer 123t.
  • the insulating layer 123t and the electrode 122t are commonly provided for the capacitor 113t of each memory cell 111t.
  • the capacitor 113 and the capacitor 113t form a so-called parallel plate type capacitor.
  • the insulating layer 123t and the electrode 122t have a portion overlapping with the electrode 121, a portion overlapping with the transistor 112, and a portion overlapping with the conductive layer 136, respectively.
  • the electrode 122 may also serve as a second gate electrode (back gate electrode) of the transistor 112 by providing the electrode 122 so as to overlap with the semiconductor layer 131 of the transistor 112 of the memory cell located thereover. Since a fixed potential or a ground potential is applied to the electrode 122, by using such an electrode for the back gate of the transistor 112, electrical characteristics such as the threshold voltage of the transistor 112 can be stabilized.
  • Electrode 122 t is electrically connected to wiring 139 provided on substrate 130 .
  • the wiring 139 is, for example, a wiring to which a ground potential or a fixed potential is applied.
  • FIG. 4 shows an example in which the configurations of the capacitor 113 and the capacitor 113t are different from those in FIG.
  • An opening is provided in the interlayer insulating film so as to reach the electrode 134b of the transistor 112, and the electrode 121 and the insulating layer 123 (or the insulating layer 123t) are stacked along the side walls of the opening and the top surface of the electrode 134b. It is Further, the electrode 122 (or the electrode 122t) is provided over the insulating layer 123 (or the insulating layer 123t) so as to fill the opening. In other words, it can be said that electrode 121 has a concave portion on the top surface and electrode 122 has a convex portion that engages the top surface of electrode 121 .
  • the capacitors 113 and 113t having such configurations can be called trench type capacitors or trench capacitors.
  • a trench capacitor can have a larger capacitance value per area than a parallel plate type capacitor, and is therefore suitable for area saving and high integration.
  • FIG. 4 shows an example in which conductive layers 136 adjacent in the vertical direction (height direction) are directly connected to each other.
  • FIG. 5 shows a configuration in which the electrode 122 also serves as the back gate of the transistor 112 .
  • the electrode 122 has a portion overlapping with the semiconductor layer 131 included in the transistor 112 thereover.
  • FIG. 5 shows an example in which the transistor 112 of the memory cell array 120 located at the bottom is provided with the conductive layer 135 functioning as a back gate.
  • the conductive layer 135 is given a fixed potential or a ground potential like the electrode 122 .
  • FIG. 5 shows an example in which the through electrode is formed of one conductive layer 136 . That is, an opening is provided to reach the wiring 138 so as to penetrate the stack of memory cell arrays, and the opening is filled with the conductive layer 136 . Such a configuration is preferable because the step of forming the through electrodes can be reduced.
  • 6A, 6B, and 6C each show a circuit diagram in which two memory cells are connected symmetrically.
  • FIG. 6A is an example in which one memory cell has one transistor 112 and one capacitor 113 .
  • a wiring BL, a wiring WL, and a wiring CL are connected to the memory cell.
  • the wiring BL functions as a bit line
  • the wiring WL functions as a word line.
  • a fixed potential or a ground potential is applied to the line CL.
  • the transistor 112 has a gate electrically connected to the wiring WL, one of the source and the drain electrically connected to the wiring BL, and the other electrically connected to one electrode of the capacitor 113. .
  • the other electrode of the capacitor 113 is electrically connected to the wiring CL.
  • FIG. 6B has a configuration in which two transistors (transistor 114 and transistor 115) are added to each memory cell in FIG. 6A.
  • a wiring BL, a wiring WWL, a wiring PL, a wiring SL, a wiring RWL, and a wiring RL are connected to the memory cell illustrated in FIG. 6B.
  • the wiring WWL and the wiring RWL function as word lines.
  • One of the wiring RL and the wiring SL is electrically connected to the reading circuit, and the other is supplied with a fixed potential or a signal.
  • a fixed potential or a ground potential is applied to the wiring PL.
  • the transistor 112 has a gate electrically connected to the wiring WWL, one of the source and the drain electrically connected to the wiring BL, and the other electrically connected to one electrode of the capacitor 113 and the gate of the transistor 114 .
  • the other electrode of the capacitor 113 is electrically connected to the wiring PL.
  • One of the source and the drain of the transistor 114 is electrically connected to the wiring SL and the other is electrically connected to one of the source and the drain of the transistor 115 .
  • the transistor 115 has a gate electrically connected to the wiring RWL and the other of the source and the drain electrically connected to the wiring RL.
  • the transistor 115 may be omitted if unnecessary. At this time, the other of the source and the drain of the transistor 114 can be electrically connected to the wiring RL. In the case where the transistor 115 is not provided, the potential applied to the wiring PL may be controlled so that the transistor 114 is not turned on in a memory cell in which reading is not performed.
  • FIG. 6C is a modification of FIG. 6B.
  • the wiring BL also serves as the wiring RL. That is, the other of the source and the drain of the transistor 115 is electrically connected to the wiring BL. With such a structure, the number of wirings can be reduced, so that high integration can be achieved.
  • FIG. 6D shows a transistor with a back gate.
  • a fixed potential or a ground potential may be applied to the back gate, a signal for controlling the threshold voltage of the transistor may be applied, or the same signal as the gate may be applied.
  • a conductive film to which a fixed potential is applied is provided so as to cover the memory cell array.
  • High memory storage can be realized.
  • the electrode of the capacitor included in the memory cell also serves as the conductive film, a highly reliable memory device can be realized while suppressing an increase in cost.
  • the sides can be covered with the conductive film. and high reliability.
  • This embodiment can be implemented by appropriately combining at least part of it with other embodiments described herein.
  • a semiconductor device which is one embodiment of the present invention includes a transistor and a capacitor and functions as a memory device.
  • FIG. 7A is a top view of the semiconductor device
  • FIGS. 7B to 7D are cross-sectional views.
  • FIG. 7B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 7A.
  • FIG. 7C is a cross-sectional view of a portion indicated by a dashed line A3-A4 in FIG. 7A.
  • FIG. 7D is a cross-sectional view of the portion indicated by the dashed-dotted line A5-A6 in FIG. 7A. Note that some elements are omitted in the top view of FIG. 7A for clarity of illustration.
  • the X direction shown in FIG. 7A and the like is parallel to the channel length direction of the transistors 200a and 200b, and the Y direction is parallel to the channel width direction.
  • the X, Y, and Z directions are each perpendicular to each other.
  • a semiconductor device of one embodiment of the present invention includes an insulator 214 over a substrate (not illustrated), transistors 200a, 200b, capacitors 250a, and 250b over the insulator 214, and transistors 200a and 200b.
  • the insulator 214, the insulator 280, the insulator 282, and the insulator 285 function as interlayer films. At least part of each of the transistor 200a, the transistor 200b, the capacitor 250a, and the capacitor 250b is embedded in the insulator 280 as illustrated in FIG. 7B.
  • the transistor 200a and the transistor 200b each have an oxide 230 functioning as a semiconductor layer, a conductor 260 functioning as a first gate (also referred to as a top gate) electrode, and a second gate (also referred to as a back gate). It has a conductor 205 functioning as an electrode, a conductor 242a functioning as one of a source electrode and a drain electrode, and a conductor 242b functioning as the other of the source electrode and the drain electrode. It also has an insulator 253 and an insulator 254 that function as a first gate insulator. It also has an insulator 222 and an insulator 224 that act as a second gate insulator. Note that the gate insulator is sometimes called a gate insulating layer or a gate insulating film.
  • the transistor 200a and the transistor 200b have the same structure, the transistor 200a and the transistor 200b are hereinafter referred to as the transistor 200 in the description of items common to the transistor 200a and the transistor 200b. sometimes.
  • the capacitive element 250a and the capacitive element 250b may also be described as the capacitive element 250 in some cases.
  • the first gate electrode and the first gate insulating film are arranged in openings 258 formed in insulators 280 and 275 . That is, conductor 260 , insulator 254 , and insulator 253 are positioned within opening 258 .
  • the capacitive element 250 has a conductor 156 functioning as a lower electrode, an insulator 153 functioning as a dielectric, and a conductor 160 functioning as an upper electrode. That is, the capacitive element 250 constitutes an MIM (Metal-Insulator-Metal) capacitor.
  • MIM Metal-Insulator-Metal
  • Parts of the upper electrode, dielectric and lower electrode of the capacitive element 250 are arranged in the openings 158 formed in the insulators 282 , 280 and 275 . That is, conductor 160 , insulator 153 , and conductor 156 are positioned within opening 158 .
  • the semiconductor device includes conductors 240 (conductors 240a and 240b) that are electrically connected to the transistor 200 and function as plugs (which can also be called connection electrodes).
  • Conductor 240 is disposed within opening 206 formed in insulator 280 or the like.
  • the conductor 240 has regions in contact with part of the top surface and part of the side surface of the conductor 242a.
  • the semiconductor device also has an insulator 210 and a conductor 209 between a substrate (not shown) and an insulator 214 .
  • the conductor 209 is arranged to be embedded in the insulator 210 .
  • Conductor 209 has a region in contact with conductor 240 .
  • the semiconductor device may have an insulator 212 between the insulator 210 and the conductor 209 and the insulator 214 .
  • the semiconductor device shown in FIG. 7A and the like can be used as a memory cell of a storage device.
  • the conductor 240 may be electrically connected to the sense amplifier.
  • at least part of the capacitor 250 overlaps with the conductor 242b included in the transistor 200 . Therefore, since the capacitive element 250 can be provided without greatly increasing the occupied area in plan view, the semiconductor device can be miniaturized or highly integrated.
  • the semiconductor device has a symmetrical configuration with the dashed-dotted line A7-A8 shown in FIG. 7A as an axis of symmetry.
  • the conductor 242a serves also as one of the source electrode and the drain electrode of each of the transistor 200a and the transistor 200b.
  • FIG. 8 shows a circuit diagram when a semiconductor device is used as a memory device.
  • a structure including one transistor 200 and one capacitor 250 can be used as a memory cell of a memory device.
  • the semiconductor device shown in FIGS. 7A to 7D can be rephrased as a memory device including two memory cells.
  • a transistor Tra, a transistor Trb, a capacitor Ca, and a capacitor Cb in FIG. 8 correspond to the transistor 200a, the transistor 200b, the capacitor 250a, and the capacitor 250b in FIG. 7A and the like, respectively.
  • one of the source and the drain of the transistor Tra is connected to the wiring BL, and the other is connected to one electrode of the capacitive element Ca.
  • the other electrode of the capacitive element Ca is connected to the wiring PL. The same applies to the transistor Trb and the capacitive element Cb.
  • the transistor 200 includes an insulator 216 over the insulator 214, conductors 205 (a conductor 205a and a conductor 205b) embedded in the insulator 216, and conductors 205a and 205b.
  • a conductor 260 (a conductor 260a and a conductor 260b) that overlaps with a portion of the insulator 222, the insulator 224, the oxide 230a, the oxide 230b, the conductor 242a, and the conductor 242b. and an insulator 275 that is
  • the oxide 230a and the oxide 230b are collectively referred to as the oxide 230 in some cases.
  • the conductor 242a and the conductor 242b are collectively referred to as the conductor 242 in some cases.
  • the insulator 280 and the insulator 275 are provided with openings 258 reaching the oxide 230b.
  • An insulator 253 , an insulator 254 , and a conductor 260 are also arranged in the opening 258 .
  • a conductor 260 , an insulator 253 , and an insulator 254 are provided between the conductor 242 a and the conductor 242 b in the channel length direction of the transistor 200 .
  • the insulator 254 has a region in contact with the side surface of the conductor 260 and a region in contact with the bottom surface of the conductor 260 .
  • the oxide 230 preferably has an oxide 230a over the insulator 224 and an oxide 230b over the oxide 230a.
  • the oxide 230a By providing the oxide 230a under the oxide 230b, diffusion of impurities from a structure formed below the oxide 230a to the oxide 230b can be suppressed.
  • the oxide 230 has a structure in which two layers of the oxide 230a and the oxide 230b are stacked; however, the present invention is not limited to this.
  • a single layer of the oxide 230b or a layered structure of three or more layers may be provided, or each of the oxides 230a and 230b may have a layered structure.
  • FIG. 9A shows an enlarged view of the vicinity of the channel forming region in FIG. 7B.
  • the opening 258 has the insulator 222 on the bottom and the insulator 280 and the insulator 275 on the sides. It can also be regarded as a shape in which a part protrudes.
  • an insulator 253 is provided in contact with the bottom and inner walls (also referred to as sidewalls) of the opening 258 . Therefore, the insulator 253 has a top surface of the insulator 222, a side surface of the insulator 224, a side surface of the oxide 230a, a top surface and side surfaces of the oxide 230b, side surfaces of the conductors 242a and 242b, side surfaces of the insulator 275, and insulation. It contacts at least a portion of each of the side surfaces of body 280 and the bottom surface of insulator 254 .
  • the width of the opening 258 in the channel length direction approximately matches the distance between the conductors 242a and 242b. Therefore, a channel forming region is formed in a region of the oxide 230b that overlaps with the width of the opening 258 in the channel length direction.
  • the distance between the conductor 242a and the conductor 242b is, for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and can be 1 nm or more or 5 nm or more. preferable.
  • the channel formation region of the transistor 200 has a very fine structure in this manner, the on-state current of the transistor 200 is increased and the frequency characteristics can be improved.
  • the area can be reduced and the density can be increased.
  • the distance between the conductors 242a and 242b is not limited to the above, and the distance between the conductors 242a and 242b can be 60 nm or more.
  • miniaturization of the transistor 200 can improve high-frequency characteristics. Specifically, the cutoff frequency can be improved.
  • the cutoff frequency of the transistor can be, for example, 50 GHz or higher, or 100 GHz or higher in a room temperature environment.
  • FIG. 9A shows a configuration in which the side walls of the opening 258 are substantially perpendicular to the upper surface of the insulator 222
  • the present invention is not limited to this.
  • the sidewalls of opening 258 may be tapered. By tapering the side wall of the opening 258, coverage with the insulator 253 or the like is improved in subsequent steps, and defects such as voids can be reduced.
  • a tapered shape refers to a shape in which at least part of the side surface of the structure is inclined with respect to the substrate surface. For example, it is preferable to have a region where the angle formed by the inclined side surface and the substrate surface (hereinafter sometimes referred to as taper angle) is less than 90°. Note that the side surfaces of the structure and the substrate surface are not necessarily completely flat, and may be substantially planar with a fine curvature or substantially planar with fine unevenness.
  • the distance L2 between the conductors 242a and 242b may be smaller than the width of the opening 258.
  • the width of the opening 258 is equal to the distance L1 between the interface of the insulator 280 and the insulator 253 on the conductor 242a side and the interface of the insulator 280 and the insulator 253 on the conductor 242b side shown in FIG. 9C. handle.
  • the distance L2 between the conductor 242a and the conductor 242b can be reduced to a very fine structure (for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less). 1 nm or more, or 5 nm or more).
  • the conductor 260 since the conductor 260 has a region with a distance L1 that is longer than the distance L2, it is possible to suppress a decrease in the conductivity of the conductor 260 located in the region with the distance L1 and allow the conductor 260 to function as a wiring. can.
  • the width of the insulator 280 in the opening 258 is equal to the distance L1
  • the width of the insulator 275 in the opening 258 is equal to the distance L2.
  • the insulator 224, the oxide 230, the conductor 242, and the insulator 275 are placed in the opening with the insulator 222 as the bottom and the insulator 280 as the side. It can also be regarded as a shape in which a part of the structure protrudes. Further, in the structure including the insulator 224, the oxide 230, the conductor 242, and the insulator 275, it can be considered that the region of the oxide 230 between the conductors 242a and 242b is exposed.
  • an insulator 253 is provided in contact with the bottom and inner walls (also referred to as sidewalls) of the opening 258 . Therefore, the insulator 253 has a top surface of the insulator 222, side surfaces of the insulator 224, side surfaces of the oxide 230a, top surface and side surfaces of the oxide 230b, side surfaces of the conductors 242a and 242b, side surfaces of the insulator 275, and insulating material. It contacts at least a portion of each of the side surfaces of body 280 and the bottom surface of insulator 254 .
  • An insulator 254 and a conductor 260 are stacked over the insulator 253 . Therefore, an insulator 253 , an insulator 254 , and a conductor 260 are provided to cover the conductor 242 and the insulator 275 that partially protrude into the opening 258 .
  • a channel forming region is formed in the region of distance L2 in oxide 230b. Therefore, the channel formation region of the transistor 200 has a very fine structure. As a result, the ON current of the transistor 200 is increased, and the frequency characteristics can be improved.
  • the oxide 230b includes a region 230bc functioning as a channel formation region of the transistor 200, and regions 230ba and 230bb functioning as a source region or a drain region and provided to sandwich the region 230bc. have. At least a portion of the region 230bc overlaps the conductor 260 .
  • the region 230ba is provided so as to overlap with the conductor 242a, and the region 230bb is provided so as to overlap with the conductor 242b.
  • region 230bc has less oxygen vacancies or a lower impurity concentration than the regions 230ba and 230bb, and is therefore a high resistance region with a low carrier concentration.
  • region 230bc can be said to be i-type (intrinsic) or substantially i-type.
  • the regions 230ba and 230bb are n-type regions with higher carrier concentration and lower resistance than the region 230bc.
  • the regions 230ba and 230bb have a large amount of oxygen vacancies or a high concentration of impurities such as hydrogen, nitrogen, and metal elements, so that the carrier concentration is increased and the resistance is lowered.
  • the opposing sides of the conductors 242a and 242b are preferably substantially perpendicular to the top surface of the oxide 230b. This can reduce the formation of offset regions (so-called Loff regions) between the regions 230ba and 230bc and between the regions 230bb and 230bc.
  • the frequency characteristics of the transistor 200 can be improved, and the operation speed of the semiconductor device according to one embodiment of the present invention can be improved.
  • the semiconductor device according to one embodiment of the present invention is used as a memory cell of a memory device, the writing speed and the reading speed can be improved.
  • the carrier concentration of the region 230bc functioning as a channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably less than 1 ⁇ 10 17 cm ⁇ 3 , and 1 ⁇ 10 16 cm ⁇ 3 . It is more preferably less than 3 , more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , even more preferably less than 1 ⁇ 10 12 cm ⁇ 3 . Also, the lower limit of the carrier concentration of the region 230bc functioning as a channel formation region is not particularly limited, but can be set to 1 ⁇ 10 ⁇ 9 cm ⁇ 3 , for example.
  • a region having a carrier concentration equal to or lower than that of the regions 230ba and 230bb and equal to or higher than that of the region 230bc may be formed between the region 230bc and the region 230ba or the region 230bb. That is, the region functions as a junction region between the region 230bc and the region 230ba or the region 230bb.
  • the bonding region may have a hydrogen concentration equal to or lower than that of regions 230ba and 230bb and equal to or higher than region 230bc.
  • the bonding region may have oxygen vacancies equal to or less than those of the regions 230ba and 230bb and equal to or greater than that of the region 230bc.
  • FIG. 9A shows an example in which the regions 230ba, 230bb, and 230bc are formed in the oxide 230b
  • the present invention is not limited to this.
  • each of the above regions may be formed up to oxide 230a as well as oxide 230b.
  • the concentrations of metal elements and impurity elements such as hydrogen and nitrogen detected in each region are not limited to stepwise changes for each region, and may change continuously within each region. In other words, the closer the region is to the channel formation region, the lower the concentrations of the metal elements and the impurity elements such as hydrogen and nitrogen.
  • metal oxides functioning as semiconductors are preferably used for the oxides 230 (the oxides 230a and 230b) including a channel formation region.
  • the bandgap of the metal oxide that functions as a semiconductor is preferably 2 eV or more, more preferably 2.5 eV or more.
  • the off-state current of the transistor can be reduced by using a metal oxide with a large bandgap.
  • oxide 230 it is preferable to use, for example, metal oxides such as indium oxide, gallium oxide, and zinc oxide. Moreover, as the oxide 230, it is preferable to use, for example, a metal oxide containing two or three elements selected from indium, the element M, and zinc.
  • Element M includes gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • a metal oxide containing indium, the element M, and zinc is sometimes referred to as an In-M-Zn oxide.
  • the oxide 230 preferably has a laminated structure of multiple oxide layers with different chemical compositions.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b. With this structure, diffusion of impurities and oxygen from structures formed below the oxide 230a to the oxide 230b can be suppressed.
  • the atomic ratio of In to the element M is preferably higher than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the transistor 200 can have high on-state current and high frequency characteristics.
  • the oxides 230a and 230b have a common element other than oxygen as a main component, the defect level density at the interface between the oxides 230a and 230b can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 200 can obtain a large on-current and high frequency characteristics.
  • the neighboring composition includes a range of ⁇ 30% of the desired atomic number ratio.
  • the element M it is preferable to use gallium.
  • a metal oxide that can be used for the oxide 230a may be used as the oxide 230b.
  • a metal oxide in which the atomic ratio of In to the element M is higher than that of the oxide 230b may be used as the oxide 230a, and the atomic ratio of the element M to In is higher than that of the oxide 230a.
  • Metal oxides may also be used. With such a configuration, reliability can be enhanced.
  • the above atomic ratio is not limited to the atomic ratio of the deposited metal oxide, and the atomic ratio of the sputtering target used for the deposition of the metal oxide. may be
  • the oxide 230b preferably has crystallinity.
  • CAAC-OS c-axis aligned crystal oxide semiconductor
  • CAAC-OS is a metal oxide that has a dense structure with high crystallinity and few impurities and defects (such as oxygen vacancies).
  • heat treatment is performed at a temperature at which the metal oxide is not polycrystallized (for example, 400° C. or more and 600° C. or less), so that the CAAC-OS has a dense structure with higher crystallinity.
  • a temperature at which the metal oxide is not polycrystallized for example, 400° C. or more and 600° C. or less
  • the oxide 230b by using a crystalline oxide such as CAAC-OS as the oxide 230b, extraction of oxygen from the oxide 230b by the source electrode or the drain electrode can be suppressed. Accordingly, extraction of oxygen from the oxide 230b can be reduced even if heat treatment is performed, so that the transistor 200 is stable against high temperatures (so-called thermal budget) in the manufacturing process.
  • a crystalline oxide such as CAAC-OS
  • a transistor including an oxide semiconductor if impurities and oxygen vacancies are present in a region where a channel is formed in the oxide semiconductor, electrical characteristics are likely to vary, and reliability may be degraded.
  • hydrogen in the vicinity of oxygen vacancies may form defects in which hydrogen enters oxygen vacancies (hereinafter sometimes referred to as V OH ) to generate electrons serving as carriers. Therefore, if oxygen vacancies are included in the region where the channel is formed in the oxide semiconductor, the transistor has normally-on characteristics (a channel exists even if no voltage is applied to the gate electrode, and current flows through the transistor). flow characteristics). Therefore, impurities, oxygen vacancies, and VOH are preferably reduced as much as possible in a region where a channel is formed in the oxide semiconductor. In other words, the region in which the channel is formed in the oxide semiconductor preferably has a reduced carrier concentration and is i-type (intrinsic) or substantially i-type.
  • an insulator containing oxygen that is released by heating (hereinafter sometimes referred to as excess oxygen) is provided in the vicinity of the oxide semiconductor, and heat treatment is performed so that the oxide semiconductor is converted from the insulator.
  • Oxygen can be supplied and oxygen vacancies and VOH can be reduced.
  • the on-state current or the field-effect mobility of the transistor 200 might decrease.
  • variations in the amount of oxygen supplied to the source region or the drain region within the substrate surface cause variations in the characteristics of the semiconductor device having transistors.
  • oxygen supplied from the insulator to the oxide semiconductor diffuses into a conductor such as a gate electrode, a source electrode, or a drain electrode, the conductor is oxidized and the conductivity is impaired. It may adversely affect the electrical characteristics and reliability of the transistor.
  • the region 230bc functioning as a channel formation region preferably has a reduced carrier concentration and is i-type or substantially i-type.
  • Region 230bb has a high carrier concentration and is preferably n-type.
  • oxygen vacancies and V OH in the oxide semiconductor region 230bc are preferably reduced.
  • the insulator 253 preferably has a function of trapping hydrogen and fixing hydrogen. As shown in FIG. 9A and elsewhere, insulator 253 has a region that contacts region 230bc of oxide 230b. With this structure, the concentration of hydrogen in the region 230bc of the oxide 230b can be reduced. Therefore, the VOH in the region 230bc can be reduced and the region 230bc can be i-type or substantially i-type.
  • Metal oxides with an amorphous structure are examples of insulators that have the function of capturing or fixing hydrogen.
  • metal oxides such as magnesium oxide or oxides containing one or both of aluminum and hafnium. Oxygen atoms in metal oxides having such an amorphous structure have dangling bonds, and the dangling bonds sometimes have the property of capturing or fixing hydrogen. That is, it can be said that a metal oxide having an amorphous structure has a high ability to capture or fix hydrogen.
  • the insulator 253 an oxide containing one or both of aluminum and hafnium is preferably used, and an oxide having an amorphous structure and containing one or both of aluminum and hafnium is more preferably used. It is further preferred to use hafnium oxide having In this embodiment, hafnium oxide is used as the insulator 253 .
  • the insulator 253 is an insulator containing at least oxygen and hafnium.
  • the hafnium oxide has an amorphous structure. In this case, insulator 253 has an amorphous structure.
  • the insulator that can be used for the insulator 253 is not limited to the barrier insulator against hydrogen described above. It is also possible to use an insulator with a thermally stable structure, such as silicon oxide or silicon oxynitride.
  • a thermally stable structure such as silicon oxide or silicon oxynitride.
  • a stacked film including an aluminum oxide film and a silicon oxide film or a silicon oxynitride film over the aluminum oxide film may be used.
  • a stacked film including an aluminum oxide film, a silicon oxide film or a silicon oxynitride film over the aluminum oxide film, and a hafnium oxide film over the silicon oxide film or the silicon oxynitride film may be used as the insulator 253 . good.
  • barrier insulators against oxygen are preferably provided near the conductors 242a, 242b, and 260, respectively.
  • the insulators are the insulators 253, 254, and 275, for example.
  • a barrier insulator refers to an insulator having a barrier property.
  • the term "barrier property” refers to a function of suppressing diffusion of a corresponding substance (also referred to as low permeability).
  • the corresponding substance has a function of capturing or fixing (also called gettering).
  • Barrier insulators against oxygen include oxides containing one or both of aluminum and hafnium, magnesium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, and silicon nitride oxide.
  • oxides containing one or both of aluminum and hafnium include aluminum oxide, hafnium oxide, oxides containing aluminum and hafnium (hafnium aluminate), and oxides containing hafnium and silicon (hafnium silicate).
  • each of the insulator 253, the insulator 254, and the insulator 275 may be a single layer or a stacked layer of the barrier insulators against oxygen.
  • the insulator 253 it is preferable to use a film that is less permeable to oxygen than at least the insulator 280. Since the insulator 253 has regions in contact with the side surface of the conductor 242a and the side surface of the conductor 242b, formation of an oxide film on these side surfaces can be suppressed. Accordingly, a decrease in on-state current or a decrease in field-effect mobility of the transistor 200 can be suppressed.
  • the region 230bc of the oxide 230b is not affected by heat treatment or the like. desorption of oxygen from the region 230bc can be reduced. Further, even if the insulator 280 contains an excessive amount of oxygen, the oxygen is excessively supplied to the oxides 230a and 230b, which causes a decrease in on-state current or a decrease in field-effect mobility of the transistor 200. You can prevent it from happening.
  • the insulator 254 it is preferable to use a film that is less permeable to oxygen than at least the insulator 280.
  • the insulator 254 is provided between the region 230bc of the oxide 230 and the conductor 260 and between the insulator 280 and the conductor 260 so that oxygen contained in the region 230bc of the oxide 230 diffuses into the conductor 260. , the formation of oxygen vacancies in the region 230bc of the oxide 230 can be suppressed.
  • the insulator 254 is provided between the insulator 280 and the conductor 260 so that oxygen contained in the oxide 230 and the insulator 280 can be prevented from diffusing into the conductor 260 and oxidizing the conductor 260 .
  • silicon nitride is preferably used as the insulator 254 .
  • the insulator 275 it is preferable to use a film that is less permeable to oxygen than at least the insulator 280.
  • the insulator 275 is provided between the insulator 280 and the conductors 242a and 242b, and can suppress diffusion of oxygen contained in the insulator 280 to the conductors 242a and 242b. Therefore, it is possible to prevent the conductors 242a and 242b from being oxidized to increase the resistivity and reduce the on current of the transistor 200.
  • FIG. silicon nitride is preferably used as the insulator 275 .
  • a barrier insulator against hydrogen is used for the insulator 275 .
  • Barrier insulators to hydrogen include oxides such as aluminum oxide, hafnium oxide, tantalum oxide, and nitrides such as silicon nitride.
  • the insulator 275 may be a single layer or a stacked layer of the above barrier insulators against hydrogen.
  • the insulator 275 is arranged in contact with the side surface of the region 230ba and the side surface of the region 230bb.
  • the insulator 275 is arranged between the side surface of the region 230ba and the side surface of the region 230bb and the insulator 253 .
  • the region 230bc functioning as a channel forming region can be i-type or substantially i-type, and the regions 230ba and 230bb functioning as a source region or a drain region can be n-type.
  • a semiconductor device having electrical characteristics can be provided. Moreover, even if the semiconductor device is miniaturized or highly integrated, it can have good electrical characteristics.
  • the insulator 253 functions as part of the gate insulator. As shown in FIG. 7B, the insulator 253 is provided in contact with the side surface of the insulator 275 and the side surface of the insulator 280 .
  • the thickness of the insulator 253 is preferably thin.
  • the thickness of the insulator 253 is 0.1 nm or more and 5.0 nm or less, preferably 0.5 nm or more and 5.0 nm or less, more preferably 1.0 nm or more and less than 5.0 nm, further preferably 1.0 nm or more and 3.0 nm or less.
  • at least part of the insulator 253 may have a region with the thickness as described above.
  • the ALD method includes a thermal ALD (thermal ALD) method in which a precursor and a reactant react with only thermal energy, a PEALD (plasma enhanced ALD) method using a plasma-excited reactant, and the like.
  • thermal ALD thermal ALD
  • PEALD plasma enhanced ALD
  • film formation can be performed at a lower temperature by using plasma, which is preferable in some cases.
  • the ALD method can deposit atoms one layer at a time, it is possible to form extremely thin films, to form structures with a high aspect ratio, to form films with few defects such as pinholes, and to improve coverage. It has features such as excellent film formation and low temperature film formation. Therefore, the insulator 253 can be formed with a thin film thickness as described above with good coverage over the side surfaces of the opening formed in the insulator 280 and the like, the side ends of the conductor 242, and the like.
  • a film formed by the ALD method may contain more carbon as an impurity than a film formed by another film forming method.
  • quantification of impurities secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry), X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy), or Auger electron spectroscopy (AES: Auger Electron Spectroscopy) can be performed using
  • the film thickness of the insulator 253 is not limited to the above.
  • the thickness of the insulator 253 is 0.
  • the thickness may be appropriately set within a range of about 1 nm or more and 30 nm or less.
  • the insulator 254 functions as part of the gate insulator.
  • the insulator 254 preferably has a barrier property against hydrogen. Accordingly, impurities such as hydrogen contained in the conductor 260 can be prevented from diffusing into the oxide 230b.
  • the insulator 254 along with the insulator 253 and conductor 260, must be provided in an opening formed in the insulator 280 or the like.
  • the thickness of the insulator 254 is preferably thin.
  • the insulator 254 has a thickness of 0.1 nm to 5.0 nm, preferably 0.5 nm to 3.0 nm, more preferably 1.0 nm to 3.0 nm. In this case, at least part of the insulator 254 may have a region with the thickness as described above.
  • silicon nitride deposited by the PEALD method may be used as the insulator 254 .
  • the insulator 253 can also function as the insulator 254 .
  • the structure without the insulator 254 can simplify the manufacturing process of the semiconductor device and improve productivity.
  • the insulator 275 is provided so as to cover the insulator 222 , the insulator 224 , the oxides 230 a and 230 b , and the conductor 242 .
  • the insulator 275 has regions in contact with the top surface and side surfaces of the insulator 222, the side surfaces of the insulator 224, the side surfaces of the oxide 230a, the side surfaces of the oxide 230b, the top surface and side surfaces of the conductor 242a, and the top surface and side surfaces of the conductor 242b. can be configured to have
  • the conductors 242a, 242b, and 260 it is preferable to use a conductive material that is difficult to oxidize or a conductive material that makes it difficult for oxygen to diffuse.
  • a conductive material that is difficult to oxidize or a conductive material that makes it difficult for oxygen to diffuse.
  • Examples include conductive materials containing nitrogen and conductive materials containing oxygen. Accordingly, a decrease in the conductivity of the conductors 242a, 242b, and 260 can be suppressed.
  • One or both of the conductor 242 and the conductor 260 may have a laminated structure.
  • each of the conductors 242a and 242b may have a two-layer laminated structure.
  • a conductive material into which oxidation or oxygen is difficult to diffuse is preferably used for the layers (the conductors 242a1 and 242b1) in contact with the oxide 230b.
  • FIG. 7B when the conductor 260 has a laminated structure of a conductor 260a and a conductor 260b, it is preferable to use a conductive material in which oxidation or oxygen is difficult to diffuse as the conductor 260a.
  • microwave treatment is preferably performed in an atmosphere containing oxygen with the conductor 242a and the conductor 242b provided over the oxide 230b. Thereby, oxygen vacancies in the region 230bc and VOH can be reduced.
  • the microwave treatment refers to treatment using an apparatus having a power supply for generating high-density plasma using microwaves, for example.
  • V OH in the region 230bc can be divided into oxygen vacancies and hydrogen, the hydrogen can be removed from the region 230bc, and the oxygen vacancies can be compensated with oxygen. Therefore, the hydrogen concentration, oxygen vacancies, and VOH in the region 230bc can be reduced, and the carrier concentration can be lowered.
  • the action of the microwave treatment is shielded by the conductors 242a and 242b and does not extend to the regions 230ba and 230bb. Oxygen supply does not occur, and a decrease in carrier concentration can be prevented.
  • the microwave treatment is preferably performed after the insulating film to be the insulator 253 is formed.
  • oxygen can be efficiently injected into the region 230bc.
  • the insulator 253 so as to be in contact with the side surface of the conductor 242 and the surface of the region 230bc, oxidation of the side surface of the conductor 242 can be suppressed.
  • oxygen injected into the region 230bc has various forms such as oxygen atoms, oxygen molecules, oxygen ions, and oxygen radicals (also called O radicals, atoms, molecules, or ions having unpaired electrons). Oxygen radicals are particularly preferred.
  • oxygen radicals also called O radicals, atoms, molecules, or ions having unpaired electrons.
  • the oxide 230b may have a curved surface between the side surface and the top surface.
  • the radius of curvature of the curved surface is preferably larger than 0 nm and smaller than the film thickness of the oxide 230b in the region overlapping with the conductor 242, or smaller than half the length of the region without the curved surface.
  • the thickness is greater than 0 nm and 20 nm or less, preferably 1 nm or more and 15 nm or less, more preferably 2 nm or more and 10 nm or less.
  • the heat treatment may be performed at, for example, 100° C. to 600° C., more preferably 350° C. to 550° C.
  • the heat treatment is performed in a nitrogen gas atmosphere, an inert gas atmosphere, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • heat treatment is preferably performed in an oxygen atmosphere. Accordingly, oxygen can be supplied to the oxide 230 to reduce oxygen vacancies.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to compensate for desorbed oxygen after the heat treatment is performed in a nitrogen gas or inert gas atmosphere. good.
  • heat treatment may be continuously performed in a nitrogen gas or inert gas atmosphere.
  • Indium contained in the oxide 230 may be unevenly distributed at and near the interface between the oxide 230 and the insulator 253 .
  • the vicinity of the surface of the oxide 230 has an atomic ratio close to that of indium oxide or an atomic ratio close to that of In—Zn oxide.
  • the insulator 212 and the insulator 282 which have a function of suppressing diffusion of impurities such as water and hydrogen are preferably provided so as to surround the transistor 200 .
  • the insulator 212 can prevent hydrogen from diffusing into the transistor 200 from below the insulator 212 . Note that an insulator that can be used for the insulator 275 described above may be used as the insulator 212 .
  • At least one of the insulators 212, 214, and 282 is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2, etc.), a copper atom, or the like. It is preferable to use an insulating material having a function of suppressing the diffusion of impurities (that is, the impurities hardly permeate). Alternatively, it is preferable to use an insulating material that has a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) (through which oxygen hardly permeates).
  • the insulators 212, 214, and 282 for example, aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, or silicon nitride oxide can be used.
  • the insulator 212 is preferably made of silicon nitride or the like, which has a higher hydrogen barrier property.
  • the insulator 214 and the insulator 282 are preferably made of aluminum oxide, magnesium oxide, or the like, which has a high function of capturing hydrogen or fixing hydrogen.
  • the transistor 200 is preferably surrounded by the insulators 212, 214, and 282 which have a function of suppressing diffusion of water, impurities such as hydrogen, and oxygen.
  • oxides having an amorphous structure are preferably used for the insulators 212 , 214 , and 282 .
  • metal oxides such as AlO x (x is any number greater than 0) or MgO y (y is any number greater than 0).
  • oxygen atoms have dangling bonds, and the dangling bonds may capture or fix hydrogen.
  • Hydrogen, particularly hydrogen contained in the channel formation region of the transistor 200, can be trapped or fixed.
  • the insulators 212, 214, and 282 preferably have an amorphous structure, but may partially have a polycrystalline region. Alternatively, it may have a multilayer structure in which a layer of amorphous structure and a layer of polycrystalline structure are laminated. For example, a laminated structure in which a layer of polycrystalline structure is formed on a layer of amorphous structure may be used.
  • the insulators 212, 214, and 282 may be deposited by a sputtering method, for example. Since the sputtering method does not require molecules containing hydrogen in the deposition gas, the hydrogen concentrations of the insulators 212, 214, and 282 can be reduced.
  • the film formation method is not limited to the sputtering method, chemical vapor deposition (CVD) method, molecular beam epitaxy (MBE) method, pulsed laser deposition (PLD) method. ) method, ALD method, or the like may be used as appropriate.
  • the resistivity of the insulator 212 it may be preferable to lower the resistivity of the insulator 212 .
  • the insulator 212 by setting the resistivity of the insulator 212 to approximately 1 ⁇ 10 13 ⁇ cm, the insulator 212 can be used as the conductor 205, the conductor 242, the conductor 260, or the Charge-up of the conductor 240 can be alleviated in some cases.
  • the insulator 212 preferably has a resistivity of 1 ⁇ 10 10 ⁇ cm or more and 1 ⁇ 10 15 ⁇ cm or less.
  • the insulator 216, the insulator 280, and the insulator 285 preferably have a lower dielectric constant than the insulator 214.
  • the parasitic capacitance generated between wirings can be reduced.
  • the insulator 216, the insulator 280, and the insulator 285 include silicon oxide, silicon oxynitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and vacancies. Silicon oxide or the like may be used as appropriate.
  • the conductor 205 is arranged so as to overlap with the oxide 230 and the conductor 260 .
  • the conductor 205 is preferably embedded in an opening formed in the insulator 216 . Also, part of the conductor 205 is embedded in the insulator 214 in some cases.
  • the conductor 205 has a conductor 205a and a conductor 205b.
  • the conductor 205a is provided in contact with the bottom and side walls of the opening.
  • the conductor 205b is provided so as to be embedded in a recess formed in the conductor 205a.
  • the height of the top surface of the conductor 205b approximately matches the height of the top surface of the conductor 205a and the height of the top surface of the insulator 216 .
  • the conductor 205a is a conductive material into which impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (such as N 2 O, NO, and NO 2 ) and copper atoms are difficult to diffuse. is preferably used. Alternatively, it is preferable to use a conductive material in which oxygen (eg, at least one of oxygen atoms and oxygen molecules) is difficult to diffuse.
  • a conductive material into which hydrogen hardly diffuses for the conductor 205a By using a conductive material into which hydrogen hardly diffuses for the conductor 205a, impurities such as hydrogen contained in the conductor 205b are prevented from diffusing into the oxide 230 through the insulators 216, 224, and the like. can be prevented.
  • a conductive material into which oxygen hardly diffuses for the conductor 205a it is possible to prevent the conductor 205b from being oxidized and reducing its conductivity.
  • the conductive material into which oxygen hardly diffuses titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used, for example. Therefore, as the conductor 205a, a single layer or stacked layers of the above conductive material may be used. For example, titanium nitride may be used for the conductor 205a.
  • a conductive material containing tungsten, copper, or aluminum as its main component is preferably used for the conductor 205b.
  • tungsten may be used for the conductor 205b.
  • the potential applied to the conductor 205 is changed independently of the potential applied to the conductor 260, so that the threshold voltage of the transistor 200 is reduced.
  • Voltage (Vth) can be controlled. In particular, by applying a negative potential to the conductor 205, Vth of the transistor 200 can be increased and off-state current can be reduced.
  • the film thickness of the insulator 216 is almost the same as that of the conductor 205 .
  • the film thickness of the insulator 216 is preferably as thin as possible within the range allowed by the design (resistance value) of the conductor 205 .
  • a thinner insulator 216 is preferable because the absolute amount of impurities such as hydrogen contained in the film is reduced.
  • the conductor 205 extends also in regions outside the ends of the oxides 230a and 230b in the channel width direction, and the conductors 205 and 260 are insulators. It is preferable to superimpose via. Accordingly, the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode can electrically surround the channel formation region of the oxide 230 .
  • a transistor structure in which a channel formation region is electrically surrounded by an electric field of at least a first gate electrode is called a surrounded channel (S-channel) structure.
  • the S-channel structure disclosed in this specification and the like has a structure different from the Fin type structure and the planar type structure.
  • the S-channel structure disclosed in this specification etc. can also be regarded as a type of Fin structure.
  • a Fin structure indicates a structure in which a gate electrode is arranged so as to cover at least two sides (specifically, two sides, three sides, four sides, etc.) of a channel.
  • the S-channel structure is a structure that electrically surrounds the channel forming region, it can be said that the structure is substantially equivalent to the GAA (Gate All Around) structure or the LGAA (Lateral Gate All Around) structure. .
  • GAA Gate All Around
  • LGAA Layer Advanced Gate All Around
  • Such a structure allows the entire bulk of oxide 230 to be the channel forming region formed at or near the interface between oxide 230 and the gate insulator. Therefore, it can be expected that the on current of the transistor is improved or the field effect mobility of the transistor is increased.
  • a transistor structure that can be used in one embodiment of the present invention may be one or more selected from a planar structure, a Fin structure, and a GAA structure.
  • the conductor 205 is extended to function as wiring.
  • a structure in which a conductor functioning as a wiring is provided under the conductor 205 may be employed.
  • one conductor 205 does not necessarily have to be provided for each transistor.
  • the conductor 205 may be shared by a plurality of transistors.
  • the conductor 205 has a structure in which the conductor 205a and the conductor 205b are stacked in the transistor 200, the present invention is not limited to this.
  • the conductor 205 may be provided as a single layer or a laminated structure of three or more layers.
  • the insulator 222 is difficult for hydrogen (for example, at least one of hydrogen atoms and hydrogen molecules) to diffuse.
  • the insulator 222 preferably does not easily diffuse oxygen (eg, at least one of oxygen atoms and oxygen molecules).
  • the insulator 222 preferably has less diffusion of one or both of hydrogen and oxygen than the insulator 224 .
  • the insulator 222 preferably contains an oxide of one or both of aluminum and hafnium, which are insulating materials.
  • an oxide containing hafnium and zirconium (hafnium-zirconium oxide) is preferably used.
  • the insulator 222 functions as a layer that suppresses release of oxygen from the oxide 230 to the substrate side and diffusion of impurities such as hydrogen from the peripheral portion of the transistor 200 to the oxide 230. do.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to the insulator.
  • these insulators may be nitrided.
  • the insulator 222 may be formed by stacking silicon oxide, silicon oxynitride, or silicon nitride on the above insulator.
  • a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, or hafnium zirconium oxide may be used. This makes it possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a substance with a high dielectric constant such as lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), (Ba, Sr)TiO 3 (BST) may be used in some cases.
  • silicon oxide, silicon oxynitride, or the like may be used as appropriate.
  • the insulator 222 and the insulator 224 may have a laminated structure of two or more layers. In that case, it is not limited to a laminated structure made of the same material, and a laminated structure made of different materials may be used.
  • the insulator 224 may be formed in an island shape so as to overlap with the oxide 230a as shown in FIG. 7B and the like. In this case, the insulator 275 is in contact with the side surface of the insulator 224 and the top surface of the insulator 222 .
  • an island shape indicates a state in which two or more layers using the same material formed in the same step are physically separated.
  • tantalum nitride for example, tantalum nitride, titanium nitride, molybdenum nitride, tungsten nitride, a nitride containing tantalum and aluminum, a nitride containing titanium and aluminum, or the like is preferably used. .
  • tantalum nitride is particularly preferred.
  • ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, or the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even after absorbing oxygen.
  • a nitride containing tantalum particularly for the conductors 242a and 242b because hydrogen contained in the oxide 230b or the like is easily diffused to the conductors 242a or 242b.
  • the diffused hydrogen might bond with nitrogen in the conductor 242a or the conductor 242b. That is, hydrogen contained in the oxide 230b or the like might be absorbed by the conductor 242a or the conductor 242b.
  • the conductor 242 without the curved surface, the cross-sectional area of the conductor 242 in the cross section in the channel width direction can be increased as shown in FIG. 7D and the like. Accordingly, the conductivity of the conductor 242 can be increased, and the on current of the transistor 200 can be increased.
  • the conductor 242a has an opening in the region between the transistor 200a and the transistor 200b.
  • a conductor 240 is arranged so as to overlap with the opening. Note that the size of the opening is preferably smaller than the size of the conductor 240 when the transistor 200 is viewed from above. With this structure, a region where the conductor 242a and the conductor 240 are in contact can be provided. Thereby, the conductor 242a and the conductor 240 are electrically connected.
  • the present invention is not limited to this.
  • the conductor 242a of the transistor 200a and the conductor 242a of the transistor 200b may be separated.
  • the width of the conductor 242 in the Y direction can be set to the minimum line width, and high integration of the semiconductor device can be achieved.
  • part of the top surface and part of the side surface of the conductor 242a of the transistor 200a are in contact with the conductor 240, and part of the top surface and part of the side surface of the conductor 242a of the transistor 200b are in contact with the conductor 240. come into contact with
  • the conductor 240 functioning as a plug is electrically connected to the transistor 200a and the transistor 200b.
  • the carrier concentration of the oxide 230b in a region overlapping with the conductor 242a (the conductor 242b) is increased.
  • the sheet resistance may decrease. Therefore, the resistance of the oxide 230b in the region overlapping with the conductor 242a (the conductor 242b) can be reduced in a self-aligning manner.
  • the conductor 242 has a laminated structure of two layers. Specifically, the conductor 242a has a conductor 242a1 and a conductor 242a2 on the conductor 242a1. Similarly, conductor 242b has conductor 242b1 and conductor 242b2 above conductor 242b1. At this time, the conductor 242a1 and the conductor 242b1 are arranged on the side in contact with the oxide 230b.
  • the conductors 242a1 and 242a2 can be formed using the same material and in the same steps as the conductors 242b1 and 242b2, respectively.
  • the conductor 242a1 and the conductor 242b1 may be collectively referred to as the lower layer of the conductor 242. Further, the conductor 242a2 and the conductor 242b2 may be collectively referred to as an upper layer of the conductor 242 in some cases.
  • the lower layer of the conductor 242 is preferably composed of a conductive material that is difficult to oxidize. Thereby, it is possible to suppress the decrease in the conductivity of the conductor 242 .
  • the lower layer of the conductor 242 may have a property of easily absorbing (easily extracting) hydrogen. As a result, hydrogen contained in the oxide 230 diffuses to the lower layer of the conductor 242, so that the hydrogen concentration of the oxide 230 can be reduced. Therefore, the transistor 200 can have stable electrical characteristics.
  • the upper layer of the conductor 242 preferably has higher conductivity than the lower layer of the conductor 242 .
  • the thickness of the upper layer of the conductor 242 may be larger than the thickness of the lower layer of the conductor 242 .
  • at least part of the upper layer of the conductor 242 may have a region with higher conductivity than the lower layer of the conductor 242 .
  • the upper layer of the conductor 242 is preferably made of a conductive material with a lower resistivity than the lower layer of the conductor 242 . Thereby, a semiconductor device in which wiring delay is suppressed can be manufactured.
  • the upper layer of the conductor 242 may have the property of easily absorbing hydrogen. As a result, hydrogen absorbed in the lower layer of the conductor 242 diffuses into the upper layer of the conductor 242, so that the hydrogen concentration in the oxide 230 can be further reduced. Therefore, the transistor 200 can have stable electrical characteristics.
  • one or more selected from constituent elements, chemical compositions, and film formation conditions may be different for the lower layer and the upper layer of the conductor 242 .
  • tantalum nitride or titanium nitride can be used as the lower layer of the conductor 242 and tungsten can be used as the upper layer of the conductor 242 .
  • oxidation of the lower layer of the conductor 242 and reduction in conductivity of the conductor 242 can be suppressed.
  • the upper layer of the conductor 242 can be surrounded by the insulator 275 which has a barrier property against oxygen and the lower layer of the conductor 242 which is resistant to oxidation. Therefore, it is possible to manufacture a semiconductor device in which the upper layer of the conductor 242 is suppressed from being oxidized and wiring delay is suppressed.
  • the conductor 242 can function as a wiring.
  • tantalum nitride may be used as the lower layer of the conductor 242 and titanium nitride may be used as the upper layer of the conductor 242 . Since titanium nitride has higher conductivity than tantalum nitride, contact resistance with the conductor 240 provided in contact with the top surface of the conductor 242 can be reduced.
  • the lower layer and the upper layer of the conductor 242 may use conductive materials having the same constituent elements and different chemical compositions.
  • the lower layer and the upper layer of the conductor 242 are continuously formed without being exposed to the atmospheric environment, so that impurities or moisture from the atmospheric environment can be prevented from adhering to the surface of the lower layer of the conductor 242. It is possible to keep the vicinity of these interfaces clean.
  • tantalum nitride having a high atomic ratio of nitrogen to tantalum for the lower layer of the conductor 242 and tantalum nitride having a low atomic ratio of nitrogen to tantalum for the upper layer of the conductor 242 .
  • the lower layer of the conductor 242 nitride having an atomic ratio of nitrogen to tantalum of 1.0 to 2.0, preferably 1.1 to 1.8, more preferably 1.2 to 1.5
  • the upper layer of the conductor 242 has an atomic ratio of nitrogen to tantalum of 0.3 to 1.5, preferably 0.5 to 1.3, more preferably 0.6 to 1.0. of tantalum nitride is used.
  • tantalum nitride By increasing the atomic ratio of nitrogen to tantalum, it is possible to increase the oxidation resistance of tantalum nitride and suppress the diffusion of oxygen into tantalum nitride. It is preferable to use such a tantalum nitride for the lower layer of the conductor 242 . This can prevent the formation of an oxide layer between the lower layer of the conductor 242 and the oxide 230 or reduce the thickness of the oxide layer.
  • tantalum nitride which has a low atomic ratio of nitrogen to tantalum, is preferably used for the top layer of conductor 242 . Accordingly, a semiconductor device in which wiring delay is suppressed can be manufactured.
  • the conductor 242 if the upper layer and the lower layer are made of the same material with the same constituent elements, it may be difficult to clearly detect the boundary.
  • the transistor 200 shows a structure in which the conductor 242 has a two-layer stacked structure
  • the present invention is not limited to this.
  • the conductor 242 may be provided as a single layer or a laminated structure of three or more layers.
  • an ordinal number may be assigned in order of formation for distinction.
  • the conductor 260 is arranged such that its upper surface is substantially level with the top of the insulator 254 , the top of the insulator 253 , and the top of the insulator 280 .
  • a conductor 260 functioning as a first gate electrode has a conductor 260a and a conductor 260b on the conductor 260a.
  • Conductor 260a is arranged to wrap the bottom and side surfaces of conductor 260b.
  • the conductor 260 has a two-layer structure of conductors 260a and 260b, but may have a single-layer structure or a laminated structure of three or more layers.
  • the conductor 260a preferably uses a conductive material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms.
  • a conductive material having a function of suppressing diffusion of oxygen eg, at least one of oxygen atoms and oxygen molecules is preferably used.
  • the conductor 260a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 260b from being oxidized by oxygen contained in the insulator 280 or the like, thereby reducing the conductivity.
  • the conductive material having a function of suppressing diffusion of oxygen titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used, for example.
  • the conductor 260 is formed so as to fill the opening 258 provided extending in the channel width direction, and the conductor 260 is also provided extending in the channel width direction. Accordingly, when a plurality of transistors 200 are provided, the conductor 260 can also function as a wiring. In this case, the insulators 253 and 254 are also provided to extend along with the conductor 260 .
  • the conductor 260 since the conductor 260 also functions as wiring, it is preferable to use a conductor with high conductivity.
  • the conductor 260b can use a conductive material whose main component is tungsten, copper, or aluminum. Further, the conductor 260b may have a layered structure, for example, a layered structure of titanium or titanium nitride and any of the above conductive materials.
  • the conductor 260 is formed in a self-aligned manner so as to fill the opening 258 formed in the insulator 280 or the like. By forming the conductor 260 in this manner, the conductor 260 can be reliably placed in the region between the conductors 242a and 242b without being aligned.
  • the height is preferably less than the height of the bottom surface of oxide 230b.
  • the conductor 260 functioning as a gate electrode covers the side surface and top surface of the channel formation region of the oxide 230b with the insulator 253 or the like interposed therebetween. Easier to work on the whole. Therefore, the on current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • the height of the bottom surface of the conductor 260 and the height of the bottom surface of the oxide 230b in a region where the oxides 230a and 230b do not overlap with the conductor 260 is 0 nm or more and 100 nm or less, preferably 3 nm or more and 50 nm or less, more preferably 5 nm or more and 20 nm or less.
  • the insulator 280 is provided on the insulator 275, and an opening 258 is formed in the region where the insulator 253, the insulator 254, and the conductor 260 are provided. Also, the upper surface of the insulator 280 may be flattened.
  • the insulator 280 functioning as an interlayer film preferably has a low dielectric constant. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance generated between wirings can be reduced.
  • the insulator 280 is preferably provided using a material similar to that of the insulator 216, for example.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • a material such as silicon oxide, silicon oxynitride, or silicon oxide having vacancies is preferable because a region containing oxygen released by heating can be easily formed.
  • the concentration of impurities such as water and hydrogen in the insulator 280 is reduced.
  • an oxide containing silicon such as silicon oxide or silicon oxynitride may be used as appropriate for the insulator 280 .
  • the insulator 282 is arranged so as to be in contact with at least part of the top surface of each of the conductor 260 , the insulator 253 , the insulator 254 and the insulator 280 .
  • the insulator 282 functions as a barrier insulating film that suppresses diffusion of impurities such as water and hydrogen into the insulator 280 from above.
  • the insulator 282 When aluminum oxide is used as the insulator 282, it is preferably formed by a sputtering method. In particular, it is more preferable to form an aluminum oxide film by a pulse DC sputtering method using an aluminum target in an atmosphere containing oxygen gas. Thereby, the film thickness distribution can be made more uniform, and the sputtering rate and film quality can be improved.
  • RF Radio Frequency
  • the amount of oxygen injected into layers below the insulator 282 can be controlled by the amount of RF power applied to the substrate.
  • the smaller the RF power the smaller the amount of oxygen injected into a layer below the insulator 282, and the oxygen amount is likely to be saturated even if the thickness of the insulator 282 is thin. Also, the amount of oxygen injected into the layer below the insulator 282 increases as the RF power increases.
  • FIGS. 7A to 7D and the like show a structure in which the insulator 282 is a single layer, the present invention is not limited to this, and a laminated structure of two or more layers may be used.
  • the insulator 282 may have a laminated structure of two layers.
  • Capacitor 250 10A shows an enlarged view of the capacitor 250 and its vicinity in FIG. 7B, and FIG. 10B shows an enlarged view of the capacitor 250 and its vicinity in FIG. 7D.
  • the capacitive element 250 has a conductor 156, an insulator 153, and a conductor 160 (a conductor 160a and a conductor 160b).
  • the conductor 156 functions as one of a pair of electrodes (also referred to as a lower electrode) of the capacitor 250
  • the conductor 160 functions as the other of the pair of electrodes (also referred to as an upper electrode) of the capacitor 250
  • the insulator 153 It functions as a dielectric of the capacitive element 250 .
  • At least part of the conductor 156 , the insulator 153 , the conductor 160 a and the conductor 160 b are arranged in the openings 158 provided in the insulators 275 , 280 and 282 .
  • the conductor 156 is provided over the conductor 242b
  • the insulator 153 is provided over the conductor 156
  • the conductor 160a is provided over the insulator 153
  • the conductor 160b is provided over the conductor 160a.
  • Conductors 156 are arranged along openings 158 formed in insulators 275 , 280 and 282 .
  • the height of a portion of the upper surface of conductor 156 is preferably higher than the height of the upper surface of insulator 282 .
  • the lower surface of the conductor 156 is in contact with the upper surface of the conductor 242b.
  • the conductor 156 is preferably formed by a deposition method with good coverage, such as an ALD method or a CVD method. You can use it.
  • the contact resistance between the conductor 156 and the conductor 242b can be reduced.
  • titanium nitride or tantalum nitride deposited by an ALD method can be used as the conductor 156.
  • the insulator 153 is arranged so as to partially cover the conductor 156 and the insulator 282 .
  • a high dielectric constant (high-k) material (a material with a high relative dielectric constant) is preferably used for the insulator 153 .
  • the insulator 153 is preferably formed by a film formation method with good coverage, such as an ALD method or a CVD method.
  • oxides, oxynitrides, nitrided oxides, or nitrides containing one or more metal elements selected from aluminum, hafnium, zirconium, gallium, and the like can be used.
  • silicon may be contained in the above materials.
  • a laminated insulating film made of the above materials it is preferable to use. It is preferable to use for example, an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are stacked in this order, an insulating film in which zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are stacked in this order, or hafnium zirconium oxide, aluminum oxide, and hafnium zirconium An insulating film in which oxide and aluminum oxide are stacked in this order can be used. By stacking and using insulators with high dielectric strength, electrostatic breakdown of the capacitor 250 can be suppressed.
  • the conductor 160 is arranged to fill the openings 158 formed in the insulators 275 , 280 and 282 .
  • the conductor 160 is preferably formed by an ALD method, a CVD method, or the like, and a conductor that can be used for the conductor 205 or the conductor 260 may be used.
  • a conductor that can be used for the conductor 205 or the conductor 260 may be used.
  • titanium nitride deposited by ALD can be used as the conductor 160a
  • tungsten deposited by CVD can be used as the conductor 160b. Note that when the adhesion of tungsten to the insulator 153 is sufficiently high, a single-layer tungsten film formed by a CVD method may be used as the conductor 160 .
  • the opening 158 is provided to reach the conductor 242b. That is, it can be said that the opening 158 has a region overlapping with the conductor 242b.
  • the conductor 242 b is the other of the source electrode and the drain electrode of the transistor 200 and can electrically connect the transistor 200 and the capacitor 250 by being in contact with the lower surface of the conductor 156 provided in the opening 158 .
  • the distance between the opening 158 and the oxide 230 is short. With such a structure, the area occupied by the memory cell including the capacitor 250 and the transistor 200 can be reduced.
  • the shape of the opening 158 may be a quadrangle, a polygonal shape other than a quadrangle, a polygonal shape with curved corners, or a circular shape including an ellipse. good.
  • conductors 156 are provided in contact with the bottom and inner walls of opening 158 . Therefore, the conductor 156 is in contact with the side surfaces of the insulator 275 , the insulator 280 , and the insulator 282 , the side surface of the conductor 242 b 1 , the side surface and top surface of the conductor 242 b 2 , and the top surface of the insulator 222 .
  • An insulator 153 is provided in contact with the top surface of the conductor 156, a conductor 160a is provided in contact with the top surface of the insulator 153, and a conductor 160b is provided in contact with the top surface of the conductor 160a.
  • the conductor 156 and the conductor 160 face each other with the insulator 153 interposed therebetween at the bottom and side surfaces of the opening 158.
  • An arranged capacitive element 250 can be formed. Therefore, by increasing the depth of the opening 158 (which can also be referred to as the film thickness of the insulator 280), the capacitance of the capacitor 250 can be increased. By increasing the capacitance per unit area of the capacitor 250 in this manner, the read operation of the memory device can be stabilized.
  • part of the conductor 156, part of the insulator 153, and part of the conductor 160 are exposed from the opening 158 and provided.
  • a portion of conductor 156 , a portion of insulator 153 , and a portion of conductor 160 are formed above the top surface of conductor 260 or above the top surface of insulator 282 .
  • a portion of the conductor 156 and a portion of the insulator 153 are in contact with the top surface of the insulator 282 . That is, the side ends of the conductor 156 are covered with the insulator 153 . Furthermore, the conductor 160 preferably has a region that overlaps with the insulator 282 with the insulator 153 interposed therebetween. Here, as shown in FIG. 10A, the side ends of the conductor 160 and the side ends of the insulator 153 are substantially aligned. With such a structure, the conductor 160 and the conductor 156 can be separated by the insulator 153, so short-circuiting between the conductor 160 and the conductor 156 can be suppressed.
  • the portion of the conductor 160 above the insulator 282 may be routed to form a wiring.
  • the conductor 160 can be provided extending in the channel width direction of the transistor 200 as shown in FIG. 7D. Accordingly, when a plurality of transistors 200 and capacitors 250 are provided, the conductor 160 can also function as a wiring. Further, in this case, the insulator 153 can be extended along with the conductor 160 .
  • the capacitive element 250 may have a structure as shown in FIGS. 11A and 11B.
  • FIG. 11A is an enlarged view corresponding to the capacitive element 250 in FIG. 7B
  • FIG. 11B is an enlarged view corresponding to the capacitive element 250 in FIG. 7D.
  • the capacitive element 250 may be configured such that the top of the conductor 156 substantially coincides with the upper surface of the insulator 282, as shown in FIGS. 11A and 11B.
  • the capacitive element 250 may be configured such that a portion of the insulator 153 is exposed from the conductor 160 as shown in FIGS. 11A and 11B.
  • the capacitive element 250 may have a configuration in which a part of the conductor 242b is exposed from the conductor 156 in a cross-sectional view in the channel width direction.
  • the capacitive element 250 may have a structure as shown in FIGS. 12A and 12B.
  • FIG. 12A is an enlarged view corresponding to the capacitive element 250 in FIG. 7B
  • FIG. 12B is an enlarged view corresponding to the capacitive element 250 in FIG. 7D.
  • the capacitive element 250 may have an insulator 224, an oxide 230a, and an oxide 230b formed under the conductor 242b within the opening 158, as shown in FIG. 12A.
  • the conductor 156 is preferably provided in contact with the side surface of the insulator 224, the side surface of the oxide 230a, the side surface of the oxide 230b, and the side surface of the conductor 242, as shown in FIG. 12B. Accordingly, the capacitive element 250 is formed along the sides of the insulator 224, the oxide 230a, the oxide 230b, and the conductor 242, increasing the capacitance of the capacitive element 250. be able to.
  • the capacitive element 250 may have, for example, the shape shown in FIG. 12C. Specifically, a portion of the opening 158 overlaps the conductor 242b, similar to the structure shown in FIG. 11A, and another portion overlaps the conductor 242b, oxide 230b, Overlies oxide 230 a and insulator 224 .
  • FIGS. 10A to 12C show a structure in which the side walls of the opening 158 are substantially perpendicular to the top surface of the insulator 222, the present invention is not limited to this.
  • the sidewalls of opening 158 may be tapered. By tapering the side wall of the opening 158, coverage with the insulator 153 or the like is improved in the subsequent steps, and defects such as voids can be reduced.
  • the conductor 240 is provided in contact with the insulator 285 , the insulator 280 , the insulator 275 , the conductor 242 a , the insulator 216 , and the inner wall of the opening 206 formed in the insulator 212 .
  • the conductor 240 has a region in contact with the top surface of the conductor 209 .
  • the conductor 242a can also be regarded as being arranged in the opening 206 with a part thereof protruding.
  • the conductor 240 functions as a plug or wiring for electrically connecting the transistor 200 with circuit elements such as switches, transistors, capacitive elements, inductors, resistive elements, and diodes, wiring, electrodes, or terminals.
  • the conductor 240 can be called a through electrode.
  • the conductor 240 preferably has a laminated structure (two-layer structure) of conductors 240a and 240b.
  • the conductor 240 can have a structure in which a conductor 240a is provided in contact with the inner wall of the opening, and a conductor 240b is provided inside. That is, the conductor 240 a is arranged near the insulator 285 , the insulator 280 , the insulator 275 , the conductor 242 a , the insulator 216 , and the insulator 212 .
  • the conductor 240a is preferably formed by a film formation method with good coverage, such as ALD. By forming the film in this manner, the general shape of the conductor 240a substantially matches the shape formed by the inner wall of the opening 206 . Note that although the conductor 240a is shown to have a uniform thickness in FIG. 7B and the like, there may be a thin portion or a non-film-formed portion in the shadow of the conductor 242a.
  • a conductive material having a function of suppressing permeation of impurities such as water and hydrogen it is preferable to use a conductive material having a function of suppressing permeation of impurities such as water and hydrogen.
  • impurities such as water and hydrogen.
  • a single layer or stacked layers of tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide, or the like may be used.
  • impurities such as water and hydrogen contained in layers above the insulator 282 can be prevented from entering the oxide 230 through the conductor 240 .
  • the conductor 240 since the conductor 240 also functions as wiring, it is preferable to use a conductor with high conductivity.
  • the conductor 240b can use a conductive material containing tungsten, copper, or aluminum as its main component.
  • the conductor 240a is a conductor containing titanium and nitrogen
  • the conductor 240b is a conductor containing tungsten.
  • the transistor 200 has a two-layer structure of the conductor 240a and the conductor 240b as the conductor 240, the present invention is not limited to this.
  • the conductor 240 may have a single layer structure or a multi-layer structure of three or more layers. In the case of a multi-layered structure, an ordinal number may be given in order of formation for distinction.
  • the height of the top surface of the conductor 240 may be higher than the height of the top surface of the insulator 285 .
  • FIG. 13A shows an enlarged view of a region in contact with the conductor 240 and its vicinity.
  • Conductor 240 is disposed within insulator 285, insulator 280, insulator 275, conductor 242a, insulator 216, and opening 206 formed in insulator 212, as shown in FIG. 13A.
  • Insulator 214 provided between insulator 212 and insulator 216 has opening 206a.
  • Insulator 222 provided between insulator 216 and insulator 275 has opening 206b.
  • Insulator 282 provided between insulator 280 and insulator 285 has opening 206c. 13A, the width of the opening 206 is W1, the width of the opening 206a is W3a, the width of the opening 206b is W3b, and the width of the opening 206c is W3c.
  • FIG. 13B shows a plan view corresponding to FIG. 13A.
  • opening 206 preferably overlaps at least a portion of opening 206a, at least a portion of opening 206b, and at least a portion of opening 206c in plan view.
  • openings 206 are preferably arranged inside openings 206a, inside openings 206b, and inside openings 206c in plan view.
  • width W1 is smaller than width W3a, width W3b, and width W3c. Therefore, the side surfaces of the insulators 212, 216, 275, 280, and 285 protrude toward the conductor 240 more than the side surfaces of the insulators 214, 222, and 282. will be established.
  • the opening 206 can be formed without etching the insulator 214, the insulator 222, and the insulator 282.
  • the insulator 214, the insulator 222, and the insulator 282 are insulating layers made of a so-called hard-to-etch material such as aluminum oxide or hafnium oxide. If such an insulating layer made of a difficult-to-etch material is sandwiched between the regions where the opening 206 is formed, the etching rate of the insulating layer made of a difficult-to-etch material differs greatly from that of the other insulating layers. Abnormal shapes may be formed.
  • the opening 206 a is formed in the insulator 214
  • the opening 206 b is formed in the insulator 222
  • the opening 206 c is formed in the insulator 282 so as to overlap with the region where the opening 206 is formed.
  • the sidewalls of the opening 206 can be provided substantially perpendicular to the substrate surface, the upper surface of the conductor 209, or the like. As a result, the area occupied by the opening 206 can be reduced, and the area occupied by each memory cell can be reduced, so that the memory capacity per unit area of the memory device can be increased.
  • a recess may be formed in the upper surface of the insulator 280 so as to overlap the opening 206c of the insulator 282.
  • an insulator 285 may be formed to fill the opening 206c and the recess. In this case, an insulator 285 is formed between the insulator 282 and the conductor 240 .
  • the conductor 240 has a region with a width W1 and a region with a width W2 in the A1-A2 direction.
  • Width W1 corresponds to the width of conductor 240 that contacts the sidewalls of opening 206 .
  • the width W2 corresponds to the width of the opening of the conductor 242a. Note that when the conductor 242a is separately provided on the transistor 200a side and the transistor 200b side as described above, the width W2 is the distance between the conductor 242a on the transistor 200a side and the conductor 242a on the transistor 200b side. handle.
  • width W1 is preferably larger than width W2.
  • the conductor 240 is in contact with at least part of the top surface and part of the side surface of the conductor 242a. Therefore, the area of the region where the conductor 240 and the conductor 242a are in contact can be increased.
  • the side surface of the conductor 242 a protrudes from the side surfaces of the insulators 280 and 275 in the opening 206 . Note that in this specification and the like, the contact between the conductor 240 and the conductor 242a is sometimes called a topside contact.
  • the conductor 240 may be in contact with part of the lower surface of the conductor 242a.
  • the area of the region where the conductor 240 and the conductor 242a are in contact can be further increased.
  • the side surface of the conductor 242 a protrudes from the side surface of the insulator 216 in the opening 206 .
  • the contact resistance can be reduced by increasing the contact area between the conductor 240 and the conductor 242a.
  • the operating speed of the storage device according to the present invention can be improved and power consumption can be reduced.
  • the conductors 242a1 and 242a2 are formed so as to fill the recess.
  • the conductor 242a1 is in contact with the top and side surfaces of the oxide 230b, the side surfaces of the oxide 230a, the side surfaces of the insulator 224, the side surfaces of the insulator 222, and the top and side surfaces of the recess of the insulator 216.
  • the conductor 209 functions as part of circuit elements such as switches, transistors, capacitive elements, inductors, resistive elements, and diodes, wiring, electrodes, or terminals.
  • the insulator 210 functions as an interlayer film.
  • an insulator that can be used for the insulators 214, 216, or the like may be used.
  • an insulator substrate, a semiconductor substrate, or a conductor substrate may be used, for example.
  • insulator substrates include glass substrates, quartz substrates, sapphire substrates, stabilized zirconia substrates (yttria stabilized zirconia substrates, etc.), and resin substrates.
  • Semiconductor substrates include, for example, semiconductor substrates made of silicon or germanium, or compound semiconductor substrates made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide. Further, there is a semiconductor substrate having an insulator region inside the semiconductor substrate, such as an SOI (Silicon On Insulator) substrate.
  • SOI Silicon On Insulator
  • Examples of conductive substrates include graphite substrates, metal substrates, alloy substrates, and conductive resin substrates. Alternatively, there are a substrate having a metal nitride, a substrate having a metal oxide, and the like. Furthermore, there are substrates in which an insulator substrate is provided with a conductor or a semiconductor, a substrate in which a semiconductor substrate is provided with a conductor or an insulator, a substrate in which a conductor substrate is provided with a semiconductor or an insulator, and the like. Alternatively, these substrates provided with elements may be used. Elements provided on the substrate include a capacitor element, a resistance element, a switch element, a light emitting element, a memory element, and the like.
  • Insulators with a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, and silicon and hafnium. oxynitrides with silicon, or nitrides with silicon and hafnium.
  • Insulators with a low relative dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and an empty silicon oxide. There are silicon oxide with pores, resin, and the like.
  • insulators having a function of suppressing permeation of impurities such as hydrogen and oxygen include aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide.
  • Metal oxides such as aluminum nitride, silicon nitride oxide, and metal nitrides such as silicon nitride can be used.
  • An insulator that functions as a gate insulator preferably has a region containing oxygen that is released by heating. For example, by forming a structure in which silicon oxide or silicon oxynitride having a region containing oxygen released by heating is in contact with the oxide 230, oxygen vacancies in the oxide 230 can be compensated.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from among the above, an alloy containing the above-described metal elements as a component, or an alloy or the like in which the above-described metal elements are combined.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, and the like are used. is preferred. Also, tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a conductive material or a material that maintains conductivity even after absorbing oxygen.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a conductor functioning as a gate electrode it is preferable to use a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed.
  • a conductive material containing the metal element and nitrogen described above may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may also be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • a metal oxide (oxide semiconductor) that functions as a semiconductor is preferably used as the oxide 230 .
  • Metal oxides applicable to the oxide 230 according to the present invention are described below.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, and the like are contained. Further, one or more selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt, etc. may be contained.
  • the metal oxide is an In-M-Zn oxide having indium, the element M and zinc.
  • the element M is aluminum, gallium, yttrium, or tin.
  • Other elements applicable to element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and cobalt.
  • the element M there are cases where a plurality of the above elements may be combined.
  • the element M is preferably one or more selected from gallium, aluminum, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) is preferably used for a semiconductor layer of a transistor.
  • an oxide containing indium (In), aluminum (Al), and zinc (Zn) also referred to as IAZO
  • IAZO indium (In), aluminum (Al), gallium (Ga), and zinc
  • IAGZO or IGAZO oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn) may be used for the semiconductor layer.
  • nitrogen-containing metal oxides may also be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may also be referred to as a metal oxynitride.
  • oxides containing indium (In), gallium (Ga), and zinc (Zn) will be described as examples of metal oxides. Note that an oxide containing indium (In), gallium (Ga), and zinc (Zn) is sometimes called an In--Ga--Zn oxide.
  • Crystal structures of oxide semiconductors include amorphous (including completely amorphous), CAAC (c-axis-aligned crystalline), nc (nanocrystalline), single crystal, and polycrystalline. .
  • oxide semiconductors may be classified differently from the above when their structures are focused. For example, oxide semiconductors are classified into single-crystal oxide semiconductors and non-single-crystal oxide semiconductors. Examples of non-single-crystal oxide semiconductors include the above CAAC-OS and nc-OS. Non-single-crystal oxide semiconductors include polycrystalline oxide semiconductors, amorphous-like oxide semiconductors (a-like OS), amorphous oxide semiconductors, and the like.
  • CAAC-OS is an oxide semiconductor that includes a plurality of crystal regions, and the c-axes of the plurality of crystal regions are oriented in a specific direction. Note that the specific direction is the thickness direction of the CAAC-OS film, the normal direction to the formation surface of the CAAC-OS film, or the normal direction to the surface of the CAAC-OS film.
  • a crystalline region is a region having periodicity in atomic arrangement. If the atomic arrangement is regarded as a lattice arrangement, the crystalline region is also a region with a uniform lattice arrangement.
  • CAAC-OS has a region where a plurality of crystal regions are connected in the a-b plane direction, and the region may have strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region with a uniform lattice arrangement and another region with a uniform lattice arrangement in a region where a plurality of crystal regions are connected. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and has no obvious orientation in the ab plane direction.
  • nc-OS has periodic atomic arrangement in a minute region (eg, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has minute crystals.
  • the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also called a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals.
  • An a-like OS is an oxide semiconductor having a structure between an nc-OS and an amorphous oxide semiconductor.
  • An a-like OS has void or low density regions. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS. In addition, the a-like OS has a higher hydrogen concentration in the film than the nc-OS and the CAAC-OS.
  • an oxide semiconductor with low carrier concentration is preferably used for a transistor.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm ⁇ 3 or less, preferably 1 ⁇ 10 15 cm ⁇ 3 or less, more preferably 1 ⁇ 10 13 cm ⁇ 3 or less, more preferably 1 ⁇ 10 11 cm ⁇ 3 or less . 3 or less, more preferably less than 1 ⁇ 10 10 cm ⁇ 3 and 1 ⁇ 10 ⁇ 9 cm ⁇ 3 or more. Note that in the case of lowering the carrier concentration of the oxide semiconductor film, the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • Semiconductor materials that can be used for oxide 230 are not limited to the metal oxides described above.
  • a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) may be used as the oxide 230 .
  • a layered substance that functions as a semiconductor as the semiconductor material it is preferable to use a layered substance that functions as a semiconductor as the semiconductor material.
  • a layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent or ionic bonds are stacked via bonds such as van der Waals forces that are weaker than covalent or ionic bonds.
  • a layered material has high electrical conductivity within a unit layer, that is, high two-dimensional electrical conductivity.
  • Layered substances include graphene, silicene, and chalcogenides.
  • Chalcogenides are compounds that contain chalcogens.
  • Chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium.
  • Chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
  • the oxide 230 it is preferable to use, for example, a transition metal chalcogenide that functions as a semiconductor.
  • a transition metal chalcogenide that functions as a semiconductor.
  • Specific examples of transition metal chalcogenides applicable as the oxide 230 include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), and molybdenum tellurium (typically MoTe 2 ).
  • tungsten sulfide typically WS 2
  • tungsten selenide typically WSe 2
  • tungsten tellurium typically WTe 2
  • hafnium sulfide typically HfS 2
  • hafnium selenide typically typically HfSe 2
  • zirconium sulfide typically ZrS 2
  • zirconium selenide typically ZrSe 2
  • the transition metal chalcogenide described above By applying the transition metal chalcogenide described above to the oxide 230, a semiconductor device with a large on-current can be provided.
  • the semiconductor device shown in FIGS. 14A to 14D is a modification of the semiconductor device shown in FIGS. 7A to 7D.
  • the semiconductor devices shown in FIGS. 14A to 14D are different from the semiconductor devices shown in FIGS. 7A to 7D in that insulators 283 and 221 are provided.
  • the insulator 283 is provided between the insulator 282 and the insulator 285 . In this case, part of the conductor 156 and part of the insulator 153 are in contact with the top surface of the insulator 283 . As the insulator 283, it is preferable to use the above-described insulator into which hydrogen hardly diffuses.
  • An insulator 282 having a function of capturing impurities such as hydrogen is provided in contact with the insulator 280 in a region sandwiched between the insulator 212 and the insulator 283 . Accordingly, impurities such as hydrogen contained in the insulator 280 or the like can be captured, and the amount of hydrogen in the region can be kept constant. In particular, it is preferable to use aluminum oxide having an amorphous structure as the insulator 282 .
  • the insulator 283 is preferably formed with the opening 206c together with the insulator 282 .
  • the transistor 200 illustrated in FIGS. 14A to 14D shows a structure in which the insulator 283 is provided as a single layer, the present invention is not limited to this.
  • the insulator 283 may be provided as a stacked structure of two or more layers.
  • the insulator 221 is provided between the insulator 216 and the conductor 205 and the insulator 222 . It is preferable that the insulator 221 is difficult for hydrogen to diffuse. Accordingly, diffusion of hydrogen into the transistor 200 from below the insulator 221 can be suppressed. Note that the insulator 221 may also function as the insulator 212 and the insulator 212 may not be provided. Note that an insulator that can be used for the above insulator 275 may be used as the insulator 221 .
  • an opening may be formed in the insulator 221 so as to overlap with the opening 206 b formed in the insulator 222 . Further, when the thickness of the insulator 221 is large, a depression may be formed so as to overlap with the opening 206b formed in the insulator 222 in some cases.
  • the conductor 205 may have a three-layer laminated structure of a conductor 205a, a conductor 205b, and a conductor 205c.
  • the conductor 205c is preferably difficult to diffuse hydrogen. Accordingly, since the conductor 205b can be wrapped with the conductors 205a and 205c, impurities such as hydrogen contained in the conductor 205b diffuse into the oxide 230 through the insulators 216, 224, and the like. can prevent you from doing it. In addition, oxidation of the conductor 205b can be suppressed.
  • the semiconductor device shown in FIGS. 15A to 15D is a modification of the semiconductor device shown in FIGS. 7A to 7D.
  • 16A shows an enlarged cross-sectional view of the vicinity of the conductor 240 shown in FIG. 15B
  • FIG. 16B shows a plan view corresponding to FIG. 16A.
  • the semiconductor devices shown in FIGS. 15 and 16 are different from the semiconductor devices shown in FIGS. different in that it has 16A, the width of the opening 206d is W3d, the width of the opening 206e is W3e, and the width of the opening 206f is W3f.
  • the openings 206d, 206e, and 206f are preferably arranged inside the opening 206 in plan view.
  • width W3d, width W3e, and width W3f are smaller than width W1. Therefore, the side surfaces of the insulators 214, 222, and 282 protrude toward the conductor 240 from the side surfaces of the insulators 212, 216, 275, 280, and 285. will be established.
  • a novel transistor can be provided according to one embodiment of the present invention.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device with favorable frequency characteristics can be provided.
  • a semiconductor device with high operating speed can be provided.
  • a semiconductor device with little variation in transistor characteristics can be provided.
  • a semiconductor device with favorable electrical characteristics can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with large on-current can be provided.
  • a semiconductor device with high field effect mobility can be provided.
  • a semiconductor device with low power consumption can be provided.
  • a semiconductor device including the transistor 200 and the capacitor 250 described in this embodiment can be used as a memory cell of a memory device.
  • the transistor 200 is a transistor whose channel is formed in a semiconductor layer including an oxide semiconductor (hereinafter also referred to as an OS transistor). Since the transistor 200 has a low off-state current, when it is used for a memory device, stored data can be retained for a long time. That is, since the refresh operation is not required or the frequency of the refresh operation is extremely low, the power consumption of the memory device can be sufficiently reduced. Further, since the transistor 200 has high frequency characteristics, reading and writing of the memory device can be performed at high speed.
  • a memory cell array can be formed by arranging semiconductor devices each having the transistor 200 and the capacitor 250, which can be used as memory cells, in a matrix.
  • FIG. 17A shows an example in which a plurality of memory cells are arranged in the A1-A2 direction.
  • FIG. 17A shows a configuration in which the conductor 160 of the adjacent capacitive element 250a and the conductor 160 of the capacitative element 250b are separated
  • the present invention is not limited to this.
  • the conductor 160 of the adjacent capacitive element 250a and the conductor 160 of the capacitive element 250b may be integrated.
  • the insulator 153 of the adjacent capacitive element 250a and the insulator 153 of the capacitative element 250b may be integrated.
  • FIG. 18 shows a cross-sectional view of a structure in which a plurality of layers having the above memory cells are stacked.
  • the memory device has a structure in which a plurality of layers including memory cells each including the transistor 200 and the capacitor 250 are included, and the plurality of layers are stacked.
  • the memory device has a structure in which a plurality of layers each having at least two memory cells are included and the layers are stacked.
  • a memory cell including the transistor 200a and the capacitor 250a is sometimes referred to as a first memory cell
  • a memory cell including the transistor 200b and the capacitor 250b is sometimes referred to as a second memory cell.
  • the insulator 212 is provided in the layer including the memory cell, which is in contact with the insulator 210 and the conductor 209, but the insulator 212 is not provided in the layers above it. .
  • the structure is not limited to this, and a structure in which the insulator 212 is provided in a layer including all memory cells may be employed.
  • FIG. 18 shows a structure in which a plurality of layers having memory cells are stacked
  • the structure is not limited to this.
  • a plurality of layers including the memory cell arrays shown in FIG. 17A or 17B may be stacked.
  • the memory device has a plurality of layers each including a memory cell array in which memory cells each having the transistor 200 and the capacitor 250 are provided, and the plurality of layers are stacked.
  • each of the multiple layers of the storage device has openings 206 .
  • each of the multiple layers of the memory device has an opening 206 between the first memory cell and the second memory cell. More specifically, each of the multiple layers of the memory device has an opening 206 between transistor 200a and transistor 200b.
  • the openings 206 included in each of the multiple layers have overlapping regions. Note that since the openings 206 of the plurality of layers each have an overlapping region, the openings 206 of the plurality of layers can be formed collectively. Therefore, manufacturing steps of the memory device can be simplified and productivity can be improved.
  • the insulator 153, the conductor 160a, and the conductor 160b are provided in common between the capacitor 250a and the capacitor 250b.
  • the insulator 153, the conductor 160a, and the conductor 160b each have a region that overlaps with the transistor 200a, the transistor 200b, the capacitor 250a, and the capacitor 250b located below them.
  • an insulator 214 is provided between the insulator 285 in the lower layer including the memory cells and the insulator 216 in the upper layer including the memory cells.
  • the present invention is not limited to this.
  • the insulator 214 is not provided between the insulator 285 of the layer including the lower memory cells and the insulator 216 of the layer including the upper memory cells, and the insulator 214 is not provided.
  • a structure in which the insulator 285 in the layer including the cell is in contact with the insulator 216 in the upper layer including the memory cell may be employed. With such a structure, it is not necessary to form the insulator 214 and the opening 206a in the manufacturing process of the layer including each memory cell. Therefore, the manufacturing process of the memory device can be simplified, and productivity can be improved.
  • the insulator 285 in the lower layer including the memory cell and the insulator 216 in the upper layer including the memory cell are separate insulators.
  • the present invention is not limited to this.
  • the insulator 285 in the layer including the lower memory cell and the insulator 216 in the layer including the upper memory cell may be integrated.
  • the insulator 214 and the insulator 212 are not provided in the layer including the memory cell, which is in contact with the insulator 210 and the conductor 209, but the present invention is limited to this. It is not something that can be done.
  • the insulator 214 and the insulator 212 may be provided only in the layer including the memory cell, which is in contact with the insulator 210 and the conductor 209, as in FIG. With such a structure, diffusion of impurities or the like from below the layer including the insulator 210 and the conductor 209 to the layer including the memory cell can be reduced.
  • the cells By stacking a plurality of memory cells as shown in FIGS. 18 and 19, the cells can be integrated and arranged without increasing the area occupied by the memory cell array. That is, a 3D memory cell array can be constructed.
  • FIG. 20 is a block diagram illustrating a configuration example of a storage device 300 according to one embodiment of the present invention.
  • a memory device 300 shown in FIG. 20 has a drive circuit 21 and a memory array 20 .
  • Memory array 20 has a functional layer 50 having a plurality of memory cells 10 and a plurality of functional circuits 51 .
  • FIG. 20 shows an example in which the memory array 20 has a plurality of memory cells 10 arranged in a matrix of m rows and n columns (m and n are integers equal to or greater than 2). Further, the functional circuit 51 is provided for each wiring BL functioning as a bit line, for example. FIG. 20 shows an example having a plurality of functional circuits 51 provided corresponding to n wirings BL.
  • the memory cell 10 on the 1st row and 1st column is indicated as memory cell 10[1,1] and the memory cell 10 on the mth row and nth column is indicated as memory cell 10[m,n].
  • an arbitrary row may be referred to as i row.
  • j column when indicating an arbitrary column, it may be described as j column. Therefore, i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less.
  • the memory cell 10 in the i-th row and the j-th column is indicated as the memory cell 10[i, j].
  • the memory array 20 also includes m wirings WL extending in the row direction, m wirings PL extending in the row direction, and n wirings BL extending in the column direction.
  • the wiring WL provided in the first line (first row) is indicated as the wiring WL[1]
  • the wiring WL provided in the m-th line (m-th row) is indicated as the wiring WL[m].
  • the wiring PL provided in the first line (first row) is indicated as a wiring PL[1]
  • the wiring PL provided in the m-th line (m-th row) is indicated as a wiring PL[m].
  • the wiring BL provided in the first line (first column) is referred to as the wiring BL[1]
  • the wiring BL provided in the nth line (nth column) is referred to as the wiring BL[n].
  • a plurality of memory cells 10 provided in the i-th row are electrically connected to the i-th wiring WL (wiring WL[i]) and the i-th wiring PL (wiring PL[i]).
  • a plurality of memory cells 10 provided in the j-th column are electrically connected to a wiring BL in the j-th column (wiring BL[j]).
  • DOSRAM (registered trademark) (Dynamic Oxide Semiconductor Random Access Memory) can be applied to the memory array 20 .
  • a DOSRAM is a RAM having 1T (transistor) and 1C (capacitor) type memory cells, and is a memory in which an access transistor is an OS transistor. The current flowing between the source and the drain of the OS transistor in the off state, that is, the leak current is extremely small.
  • a DOSRAM can hold electric charge corresponding to data held in a capacitive element (capacitor) for a long time by turning off (non-conducting) an access transistor. Therefore, a DOSRAM can reduce the frequency of refresh operations compared to a DRAM composed of transistors having silicon in the channel formation region (hereinafter also referred to as "Si transistors"). As a result, low power consumption can be achieved.
  • the memory cells 10 can be stacked by arranging the OS transistors in a stacked manner as described in Embodiment 1 and the like.
  • a plurality of memory arrays 20[1] to 20[m] can be stacked.
  • the memory array 20[1] to 20[m] included in the memory array 20 in the direction perpendicular to the surface of the substrate on which the driver circuit 21 is provided, the memory density of the memory cells 10 can be improved.
  • the memory array 20 can be fabricated using the same manufacturing process repeatedly in the vertical direction.
  • the storage device 300 can reduce the manufacturing cost of the memory array 20 .
  • the wiring BL functions as a bit line for writing and reading data.
  • the wiring WL functions as a word line for controlling on/off (conducting state or non-conducting state) of an access transistor functioning as a switch.
  • the wiring PL has a function of transmitting a backgate potential to the backgate of the OS transistor, which is an access transistor, in addition to functioning as a constant potential line connected to the capacitor. Note that a wiring CL (not shown) can be separately provided as a wiring for transmitting the back gate potential.
  • the memory cells 10 included in each of the memory arrays 20[1] to 20[m] are connected to the functional circuit 51 via the wiring BL.
  • the wiring BL can be arranged in a direction perpendicular to the surface of the substrate on which the drive circuit 21 is provided.
  • the functional circuit 51 has a function of amplifying the data potential held in the memory cell 10 and outputting it to the sense amplifier 46 of the driving circuit 21 via the wiring GBL (not shown) described later. With this structure, a slight potential difference of the wiring BL can be amplified when data is read.
  • the wiring GBL can be arranged in the direction perpendicular to the surface of the substrate on which the driver circuit 21 is provided, like the wiring BL.
  • the wiring BL is provided in contact with the semiconductor layer of the transistor included in the memory cell 10 .
  • the wiring BL is provided in contact with a region functioning as a source or a drain of the semiconductor layer of the transistor included in the memory cell 10 .
  • the wiring BL is provided in contact with a conductor provided in contact with a region functioning as a source or a drain of the semiconductor layer of the transistor included in the memory cell 10 . That is, the wiring BL can be said to be a wiring for electrically connecting one of the source or the drain of the transistor of the memory cell 10 in each layer of the memory array 20 and the functional circuit 51 in the vertical direction.
  • the memory array 20 can be provided over the driving circuit 21 .
  • the signal propagation distance between the drive circuit 21 and the memory array 20 can be shortened. Therefore, the resistance and parasitic capacitance between the drive circuit 21 and the memory array 20 are reduced, and power consumption and signal delay can be reduced.
  • miniaturization of the storage device 300 can be realized.
  • the functional circuit 51 is composed of OS transistors in the same way as the transistors of the memory cells 10 of the DOSRAM, so that it can be freely placed on circuits using Si transistors like the memory arrays 20[1] to 20[m]. Since they can be arranged, they can be easily integrated. Since the function circuit 51 is configured to amplify the signal, circuits such as the sense amplifier 46 in the subsequent stage can be miniaturized, so that the memory device 300 can be miniaturized.
  • the drive circuit 21 has a PSW 22 (power switch), a PSW 23, and a peripheral circuit 31.
  • the peripheral circuit 31 has a peripheral circuit 41 , a control circuit 32 and a voltage generation circuit 33 .
  • each circuit, each signal and each voltage can be appropriately discarded as needed. Alternatively, other circuits or other signals may be added.
  • Signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • the signal BW, the signal CE, and the signal GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • the signal WDA is write data and the signal RDA is read data.
  • a signal PON1 and a signal PON2 are power gating control signals. The signal PON1 and the signal PON2 may be generated by the control circuit 32.
  • the control circuit 32 is a logic circuit having a function of controlling the overall operation of the storage device 300.
  • the control circuit logically operates the signal CE, the signal GW and the signal BW to determine the operation mode (for example, write operation, read operation) of the memory device 300 .
  • control circuit 32 generates a control signal for peripheral circuit 41 so that this operation mode is executed.
  • the voltage generation circuit 33 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling the input of the signal CLK to the voltage generation circuit 33 . For example, when an H level signal is applied to signal WAKE, signal CLK is input to voltage generation circuit 33, and voltage generation circuit 33 generates a negative voltage.
  • the peripheral circuit 41 is a circuit for writing data to and reading data from the memory cell 10 .
  • the peripheral circuit 41 is a circuit that outputs various signals for controlling the functional circuit 51 .
  • the peripheral circuit 41 includes a row decoder 42 (Row Decoder), a column decoder 44 (Column Decoder), a row driver 43 (Row Driver), a column driver 45 (Column Driver), an input circuit 47 (Input Circuit), an output circuit 48 ( Output Circuit) and a sense amplifier 46 (Sense Amplifier).
  • the row decoder 42 and column decoder 44 have the function of decoding the signal ADDR.
  • Row decoder 42 is a circuit for specifying a row to be accessed
  • column decoder 44 is a circuit for specifying a column to be accessed.
  • Row driver 43 has a function of selecting line WL designated by row decoder 42 .
  • the column driver 45 has a function of writing data to the memory cells 10, a function of reading data from the memory cells 10, a function of holding the read data, and the like.
  • the input circuit 47 has a function of holding the signal WDA. Data held by the input circuit 47 is output to the column driver 45 . Output data of the input circuit 47 is data (Din) to be written to the memory cell 10 . Data (Dout) read from the memory cells 10 by the column driver 45 is output to the output circuit 48 .
  • the output circuit 48 has a function of holding Dout. The output circuit 48 also has a function of outputting Dout to the outside of the storage device 300 . Data output from the output circuit 48 is the signal RDA.
  • the PSW 22 has the function of controlling the supply of VDD to the peripheral circuit 31.
  • PSW 23 has the function of controlling the supply of VHM to row driver 43 .
  • the high power supply voltage of the memory device 300 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to drive word lines to a high level and is higher than VDD.
  • the signal PON1 controls ON/OFF of the PSW22
  • the signal PON2 controls ON/OFF of the PSW23.
  • the number of power supply domains to which VDD is supplied is set to one, but may be set to a plurality. In this case, a power switch may be provided for each power domain.
  • a memory array 20 having memory arrays 20[1] to 20[m] (m is an integer equal to or greater than 2) and a functional layer 50 can be provided by stacking a plurality of layers of memory arrays 20 on the drive circuit 21 . By stacking multiple layers of memory arrays 20, the memory density of the memory cells 10 can be increased.
  • FIG. 21A the memory array 20 provided in the first layer is indicated as memory array 20[1], the memory array 20 provided in the second layer is indicated as memory array 20[2], and the memory array 20 provided in the fifth layer is indicated as memory array 20[2].
  • the memory array 20 is shown as memory array 20[5].
  • FIG. 21A also shows the wiring WL, the wiring PL, and the wiring CL provided extending in the X direction, and the wiring BL provided extending in the Z direction (the direction perpendicular to the substrate surface on which the driver circuit is provided). there is Note that the wiring WL and the wiring PL included in each memory array 20 are partially omitted in order to make the drawing easier to see.
  • FIG. 21B is a schematic diagram illustrating a configuration example of the functional circuit 51 connected to the wiring BL illustrated in FIG. 21A and the memory cells 10 included in the memory arrays 20[1] to 20[5] connected to the wiring BL. indicates FIG. 21B also illustrates the wiring GBL provided between the functional circuit 51 and the driver circuit 21 . Note that a structure in which a plurality of memory cells (memory cells 10) are electrically connected to one wiring BL is also called a “memory string”. Note that in the drawings, the wiring GBL may be illustrated with a thick line in order to improve visibility.
  • FIG. 21B illustrates an example of the circuit configuration of the memory cell 10 connected to the wiring BL.
  • a memory cell 10 has a transistor 11 and a capacitor 12 .
  • the transistor 11, the capacitor 12, and each wiring (BL, WL, and the like) the wiring BL[1] and the wiring WL[1] may also be referred to as the wiring BL and the wiring WL, for example.
  • one of the source and the drain of the transistor 11 is connected to the wiring BL.
  • the other of the source and drain of the transistor 11 is connected to one electrode of the capacitor 12 .
  • the other electrode of the capacitive element 12 is connected to the wiring PL.
  • a gate of the transistor 11 is connected to the wiring WL.
  • a back gate of the transistor 11 is connected to the wiring CL.
  • the wiring PL is a wiring that gives a constant potential for holding the potential of the capacitive element 12 .
  • a wiring CL is a wiring for applying a constant potential for controlling the threshold voltage of the transistor 11 .
  • the wiring PL and the wiring CL may have the same potential. In this case, by connecting two wirings, the number of wirings connected to the memory cell 10 can be reduced.
  • FIG. 21B The wiring GBL illustrated in FIG. 21B is provided to electrically connect between the drive circuit 21 and the functional layer 50 .
  • FIG. 22A shows a schematic diagram of the memory device 300 in which the functional circuit 51 and the memory arrays 20[1] to 20[m] are the repeating units 70.
  • FIG. 22A the wiring GBL may be provided as appropriate according to the number of functional circuits 51 provided in the functional layer 50 .
  • the wiring GBL is provided in contact with the semiconductor layer of the transistor included in the functional circuit 51 .
  • the wiring GBL is provided in contact with a region functioning as a source or a drain of the semiconductor layer of the transistor included in the functional circuit 51 .
  • the wiring GBL is provided in contact with a conductor provided in contact with a region functioning as a source or a drain of the semiconductor layer of the transistor included in the functional circuit 51 .
  • the wiring GBL can be said to be a wiring for electrically connecting one of the source or drain of the transistor included in the functional circuit 51 in the functional layer 50 and the driving circuit 21 in the vertical direction.
  • repeating unit 70 having the functional circuit 51 and the memory arrays 20[1] to 20[m] may be stacked.
  • a storage device 300A of one embodiment of the present invention can have repeating units 70[1] to 70[p] (p is an integer of 2 or more) as illustrated in FIG. 22B.
  • the wiring GBL is connected to the functional layer 50 included in the repeating unit 70 .
  • the wiring GBL may be provided as appropriate according to the number of functional circuits 51 .
  • the OS transistors are stacked and the wirings that function as bit lines are arranged in the direction perpendicular to the surface of the substrate on which the driver circuit 21 is provided.
  • the length of the wiring between the memory array 20 and the drive circuit 21 can be shortened. Therefore, the parasitic capacitance of the bit line can be greatly reduced.
  • the layer provided with the memory array 20 includes a functional layer 50 having a functional circuit 51 having a function of amplifying and outputting the data potential held in the memory cell 10 .
  • the sense amplifier 46 included in the driver circuit 21 can be driven by amplifying a slight potential difference of the wiring BL functioning as a bit line when data is read. Since a circuit such as a sense amplifier can be miniaturized, miniaturization of the memory device 300 can be achieved. In addition, the memory cell 10 can be operated even if the capacitance of the capacitor 12 included in the memory cell 10 is reduced.
  • FIGS. 20 to 22 A configuration example of the functional circuit 51 described in FIGS. 20 to 22 and a configuration example of the sense amplifier 46 included in the memory array 20 and the drive circuit 21 will be described with reference to FIG.
  • a drive circuit 21 is shown.
  • a precharge circuit 71_A, a precharge circuit 71_B, a switch circuit 72_A, a switch circuit 72_B, and a write/read circuit 73 are shown.
  • Transistors 52_a, 52_b, 53_a, 53_b, 54_a, 54_b, 55_a and 55_b are illustrated as functional circuits 51_A and 51_B.
  • Transistors 52_a, 52_b, 53_a, 53_b, 54_a, 54_b, 55_a, and 55_b illustrated in FIG. 23 are OS transistors like the transistor 11 included in the memory cell 10 .
  • the functional layer 50 having the functional circuit 51 can be stacked in the same manner as the memory arrays 20[1] to 20[m].
  • the wirings BL_A and BL_B are connected to the gates of the transistors 52_a and 52_b.
  • the wirings GBL_A and GBL_B are connected to either the sources or the drains of the transistors 53_a, 53_b, 54_a, and 54_b.
  • the wirings GBL_A and GBL_B are provided in the vertical direction similarly to the wirings BL_A and BL_B, and are connected to transistors included in the driver circuit 21 .
  • Control signals WE, RE and MUX are applied to the gates of transistors 53_a, 53_b, 54_a, 54_b, 55_a and 55_b as shown in FIG.
  • the transistors 81_1 to 81_6 and 82_1 to 82_4 that constitute the sense amplifier 46, the precharge circuit 71_A, and the precharge circuit 71_B shown in FIG. 23 are composed of Si transistors.
  • the switches 83_A to 83_D that constitute the switch circuit 72_A and the switch circuit 72_B can also be composed of Si transistors.
  • One of the source or the drain of the transistors 53_a, 53_b, 54_a, and 54_b is connected to transistors or switches forming the precharge circuit 71_A, the precharge circuit 71_B, the sense amplifier 46, and the switch circuit 72_A.
  • the precharge circuit 71_A includes n-channel transistors 81_1 to 81_3.
  • the precharge circuit 71_A is a circuit for precharging the lines BL_A and BL_B to an intermediate potential VPC corresponding to a potential VDD/2 between VDD and VSS in accordance with a precharge signal applied to the precharge line PCL1. .
  • the precharge circuit 71_B includes n-channel transistors 81_4 to 81_6.
  • the precharge circuit 71_B is a circuit for precharging the wiring GBL_A and the wiring GBL_B to the intermediate potential VPC corresponding to the potential VDD/2 between VDD and VSS in accordance with the precharge signal applied to the precharge line PCL2. be.
  • the sense amplifier 46 has p-channel transistors 82_1 and 82_2 and n-channel transistors 82_3 and 82_4 connected to the wiring VHH or the wiring VLL.
  • the wiring VHH or the wiring VLL is a wiring having a function of supplying VDD or VSS.
  • the transistors 82_1 to 82_4 are transistors forming an inverter loop.
  • the potentials of the wirings GBL_A and GBL_B can be output to the outside through the switches 83_C and 83_D and the writing/reading circuit 73 .
  • a wiring BL_A and a wiring BL_B, and a wiring GBL_A and a wiring GBL_B correspond to a bit line pair.
  • the write/read circuit 73 is controlled to write the data signal according to the signal EN_data.
  • the switch circuit 72_A is a circuit for controlling the conduction state between the sense amplifier 46 and the wirings GBL_A and GBL_B.
  • the switch circuit 72_A is switched on or off by control of the switching signal CSEL1.
  • the switches 83_A and 83_B are n-channel transistors, the switching signal CSEL1 is turned on when it is at a high level and turned off when it is at a low level.
  • the switch circuit 72_B is a circuit for controlling the conduction state between the write/read circuit 73 and the bit line pair connected to the sense amplifier 46 .
  • the switch circuit 72_B is switched on or off by control of the switching signal CSEL2.
  • Switches 83_C and 83_D may be similar to switches 83_A and 83_B.
  • the memory device 300 has a configuration in which the memory cell 10, the functional circuit 51, and the sense amplifier 46 are connected via the wiring BL and the wiring GBL provided in the vertical direction which is the shortest distance. be able to. Although the number of functional layers 50 including transistors forming the functional circuit 51 is increased, the load on the wiring BL is reduced, so that the write time can be shortened and the data can be read easily.
  • each transistor included in the functional circuits 51_A and 51_B is controlled according to the control signals WE, RE and the control signal MUX.
  • Each transistor can output the potential of the wiring BL to the driver circuit 21 through the wiring GBL in accordance with the control signal and the selection signal.
  • the functional circuits 51_A and 51_B can function as sense amplifiers including OS transistors. With this structure, a slight potential difference in the wiring BL can be amplified during reading to drive the sense amplifier 46 using a Si transistor.
  • FIG. 24 shows a timing chart for explaining the operation of the circuit diagram shown in FIG.
  • a period T11 is a write operation
  • a period T12 is a precharge operation of the wiring BL
  • a period T13 is a precharge operation of the wiring GBL
  • a period T14 is a charge sharing operation
  • a period T15 is a read standby operation.
  • the operation, period T16 corresponds to the period for explaining the read operation.
  • the potential of the wiring WL connected to the gate of the transistor 11 included in the memory cell 10 to which the data signal is to be written is set to a high level.
  • the control signal WE and the signal EN_data are set to high level, and the data signal is written to the memory cell through the wiring GBL and the wiring BL.
  • the precharge line PCL1 is set to high level while the control signal WE is set to high level.
  • the wiring BL is precharged to the precharge potential.
  • both the wiring VHH and the wiring VLL that supply the power supply voltage to the sense amplifier 46 are set to VDD/2 to suppress the power consumption due to the through current.
  • the precharge line PCL2 is set to high level in order to precharge the wiring GBL.
  • the wiring GBL is precharged to the precharge potential.
  • the potentials of the wiring VHH and the wiring VLL are both set to VDD, so that the wiring GBL with a large load can be precharged in a short time.
  • the potential of the wiring WL is set to a high level for charge sharing to balance the charge held in the memory cell 10 and the charge precharged in the wiring BL.
  • the potentials of the wiring VHH and the wiring VLL that supply the power supply voltage to the sense amplifier 46 are both preferably set to VDD/2 to suppress power consumption due to through current.
  • the control signal RE and the control signal MUX are at high level. Current flows through the transistor 52 according to the potential of the wiring BL, and the potential of the wiring GBL changes according to the amount of current.
  • the switching signal CSEL1 is set to low level to prevent the potential fluctuation of the wiring GBL from being affected by the sense amplifier 46.
  • FIG. The wiring VHH or the wiring VLL is the same as in the period T14.
  • the switching signal CSEL1 is set to a high level, and the data signal written in the memory cell is read by amplifying the potential fluctuation of the wiring GBL with the bit line pair connected to the sense amplifier 46 .
  • FIG. 25A is a layout diagram for explaining an arrangement example of wirings and semiconductor layers in the memory cell 10 described above.
  • wiring WL and wiring PL provided extending in the X direction
  • semiconductor layers 11a and 11b conductive layers 13, conductive layers 14a and 14b, conductive layers 15a and 15b, and a wiring BL provided extending in the Z direction.
  • Each of the semiconductor layers 11a and 11b shown in FIG. 25A is provided to cross one wiring WL, and each of the conductive layers 14a and 14b is provided to overlap with one wiring PL.
  • the semiconductor layer 11a and the semiconductor layer 11b are connected to one wiring BL through the conductive layer 13, so that two memory cells 10 are arranged.
  • the semiconductor layer 11a is electrically connected to the conductive layer 14a through the conductive layer 15a.
  • the semiconductor layer 11b is electrically connected to the conductive layer 14b through the conductive layer 15b.
  • the memory cell 10 having the semiconductor layer 11a is denoted as the memory cell 10a
  • the memory cell 10 having the semiconductor layer 11b is denoted as the memory cell 10b. can be distinguished.
  • the wiring WL and the conductive layer 13 are provided to overlap on the semiconductor layer 11a, and the wiring PL is provided to overlap on the conductive layer 14a electrically connected to the semiconductor layer 11a.
  • a transistor Tra is provided in a region where the wiring WL and the semiconductor layer 11a overlap.
  • a capacitive element Ca is provided in a region where the wiring PL and the conductive layer 14a overlap.
  • the conductive layer 13 is a conductive layer for connecting the transistor Tra to the wiring BL.
  • wiring WL and conductive layer 13 are provided to overlap semiconductor layer 11b, and wiring PL is provided to overlap conductive layer 14b electrically connected to semiconductor layer 11b. .
  • a transistor Trb is provided in a region where the wiring WL and the semiconductor layer 11b overlap.
  • a capacitive element Cb is provided in a region where the wiring PL and the conductive layer 14b overlap.
  • the conductive layer 13 is a conductive layer for connecting the transistor Trb to the wiring BL.
  • the transistor Tra, the transistor Trb, the capacitor Ca, and the capacitor Cb correspond to the transistor 200a, the transistor 200b, the capacitor 250a, and the capacitor 250b described in Embodiment 1, respectively.
  • Semiconductor layers 11a and 11b correspond to oxide 230 described in the first embodiment.
  • the conductive layer 13 corresponds to the conductor 242a described in the first embodiment.
  • Conductive layers 15a and 15b correspond to conductor 242b described in the first embodiment.
  • Conductive layers 14a and 14b correspond to conductor 156 described in the first embodiment.
  • the wiring WL and the wiring PL correspond to the conductor 260 and the conductor 160 described in Embodiment 1, respectively. Therefore, in memory cell 10, since the detailed description of the cross-sectional view is the same as that in the first embodiment, the above description is referred to.
  • an upper layer wiring PL and a lower layer wiring PL are provided so as to overlap each other, and an upper layer wiring WL and a lower layer wiring WL are provided so as to overlap each other. configuration.
  • the layout diagrams of the two layers of memory arrays 20 provided to overlap each other have an overlapping configuration.
  • the semiconductor layers 11a and 11b, the conductive layer 13, and the conductive layers 15a and 15b extending in the Y direction are provided so as to intersect the wiring WL and the wiring PL at right angles.
  • the present invention is not limited to this.
  • one end of the semiconductor layer 11a and one end of the semiconductor layer 11b extending in the Y direction are arranged with an inclination in the X direction, and the semiconductor layer 11a and the semiconductor layer 11b, the conductive layer 13, and the conductive layers 15a and 15b may be provided so as to cross the wiring WL and the wiring PL.
  • the memory density of the memory cell 10 can be further increased.
  • 25A is extended to the memory arrays 20[1] to 20[5], and the transistor 200 and the capacitor described in the above embodiment are added to each memory cell array.
  • a cross-sectional view with element 250 is shown in FIG.
  • the combination of the transistor 200a and the capacitor 250a corresponds to the memory cell 10a
  • the combination of the transistor 200b and the capacitor 250b corresponds to the memory cell 10b
  • the conductor 260 corresponds to the wiring WL
  • the conductor 160 corresponds to the wiring PL
  • the oxide 230 corresponds to the semiconductor layers 11a and 11b.
  • the conductor 160 of the upper capacitor element 250a is provided so as to overlap the conductor 160 of the lower layer capacitor 250a, and the conductor 160 of the lower layer transistor 200a is overlapped with the conductor 160 of the upper layer.
  • a conductor 260 of transistor 200a is provided.
  • the insulator 153, the conductor 160a, and the conductor 160b are provided in common between the capacitor 250a and the capacitor 250b.
  • the insulator 153, the conductor 160a, and the conductor 160b each have a region that overlaps with the transistor 200a, the transistor 200b, the capacitor 250a, and the capacitor 250b located below them.
  • a transistor 310 can be provided in the driver circuit 21 provided under the memory array 20[1].
  • Transistor 310 is provided on substrate 311 and includes a conductor 316 functioning as a gate, an insulator 315 functioning as a gate insulator, a semiconductor region 313 consisting of part of substrate 311, and a low region functioning as a source or drain region. It has a resistance region 314a and a low resistance region 314b. Transistor 310 can be either p-channel or n-channel.
  • the semiconductor region 313 (part of the substrate 311) in which the channel is formed has a convex shape.
  • a conductor 316 is provided to cover the side and top surfaces of the semiconductor region 313 with an insulator 315 interposed therebetween.
  • the conductor 316 may be made of a material that adjusts the work function.
  • Such a transistor 310 is also called a FIN transistor because it utilizes the projections of the semiconductor substrate.
  • an insulator that functions as a mask for forming the protrusion may be provided in contact with the upper portion of the protrusion.
  • a semiconductor film having a convex shape may be formed by processing an SOI substrate.
  • a wiring layer provided with an interlayer film, a wiring, a plug, etc. may be provided between each structure. Also, the wiring layer can be provided in a plurality of layers depending on the design.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are stacked in this order over the transistor 310 as interlayer films.
  • conductors 328, 330, and the like electrically connected to the capacitor 250, the transistor 200, or the conductor 240 are embedded in the insulators 320, 322, 324, and 326.
  • the conductors 328 and 330 function as plugs or wirings.
  • a functional layer 50 is provided under the plurality of memory arrays 20.
  • FIG. 27 a functional layer 50 is provided between the memory array 20[1] and the drive circuit 21.
  • FIG. 27 shows transistors 200c, 200d, and 200e that are provided in the functional layer 50 and constitute a plurality of functional circuits 51.
  • transistors 200c, 200d, and 200e have a structure similar to that of transistor 200 described in the above embodiment.
  • the insulator 208 is provided on the insulator 280 of the functional layer 50, and the conductor 207 is provided in the opening formed in the insulator 208.
  • the insulator 208 can be provided with an insulator similar to the insulator 210 , and the conductor 207 can be provided with a conductor similar to the conductor 209 .
  • the lower surface of the conductor 207 is provided in contact with the upper surface of the conductor 160 of the transistor 200c. Also, the upper surface of the conductor 207 is provided in contact with the lower surface of the conductor 209 . With such a structure, the conductor 240 corresponding to the wiring BL functioning as a bit line and the gate of the transistor 200c corresponding to the transistor 52 can be electrically connected.
  • FIG. 28 shows an example of a layout in which memory cells 10 are arranged in a matrix to form a memory array 20. As shown in FIG. The symbols in FIG. 28 correspond to the symbols shown in FIG. 7B and the like. If the minimum feature size is 20 nm, the size of the memory cell 10 in FIG. 28 can be 45 nm ⁇ 125 nm. Since the area occupied by the memory cells 10 is 0.0054 ⁇ m 2 , the density of the memory cells 10 of the memory device according to this embodiment can be 185 cells/ ⁇ m 2 .
  • FIGS. 29A and 29B An example of a chip 1200 on which the semiconductor device of the invention is mounted is shown with reference to FIGS. 29A and 29B.
  • a plurality of circuits (systems) are mounted on the chip 1200 .
  • SoC System on Chip
  • the chip 1200 has a CPU 1211, a GPU 1212, one or more analog operation units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, and the like.
  • the chip 1200 is provided with bumps (not shown) to connect with the first surface of the package substrate 1201 as shown in FIG. 29B.
  • a plurality of bumps 1202 are provided on the rear surface of the first surface of the package substrate 1201 and connected to the motherboard 1203 .
  • the mother board 1203 may be provided with storage devices such as a DRAM 1221 and a flash memory 1222 .
  • storage devices such as a DRAM 1221 and a flash memory 1222 .
  • the DOSRAM shown in the previous embodiment can be used for the DRAM 1221 .
  • the DRAM 1221 can be reduced in power consumption, increased in speed, and increased in capacity.
  • the CPU 1211 preferably has multiple CPU cores.
  • the GPU 1212 preferably has multiple GPU cores.
  • the CPU 1211 and GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200 .
  • the aforementioned DOSRAM can be used for the memory.
  • the GPU 1212 is suitable for parallel computation of a large amount of data, and can be used for image processing or sum-of-products operations. By providing the image processing circuit or the product-sum operation circuit using the oxide semiconductor of the present invention in the GPU 1212, image processing and product-sum operation can be performed with low power consumption.
  • the CPU 1211 and the GPU 1212 are provided on the same chip, the wiring between the CPU 1211 and the GPU 1212 can be shortened. And, after the calculation by the GPU 1212, transfer of the calculation result from the GPU 1212 to the CPU 1211 can be performed at high speed.
  • the analog computation unit 1213 has one or both of an A/D (analog/digital) conversion circuit and a D/A (digital/analog) conversion circuit. Further, the analog calculation unit 1213 may be provided with the sum-of-products calculation circuit.
  • the memory controller 1214 has a circuit functioning as a controller for the DRAM 1221 and a circuit functioning as an interface for the flash memory 1222 .
  • the interface 1215 has an interface circuit with externally connected devices such as display devices, speakers, microphones, cameras, and controllers. Controllers include mice, keyboards, game controllers, and the like. USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface), etc. can be used as such an interface.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • the network circuit 1216 has a network circuit such as a LAN (Local Area Network). It may also have circuitry for network security.
  • LAN Local Area Network
  • the above circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, there is no need to increase the number of manufacturing processes, and the chip 1200 can be manufactured at low cost.
  • a package substrate 1201 provided with a chip 1200 having a GPU 1212 , a motherboard 1203 provided with a DRAM 1221 and a flash memory 1222 can be called a GPU module 1204 .
  • the GPU module 1204 Since the GPU module 1204 has a chip 1200 using SoC technology, its size can be reduced. In addition, since it excels in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (portable) game machines.
  • a product-sum operation circuit using the GPU 1212 enables a deep neural network (DNN), a convolutional neural network (CNN), a recurrent neural network (RNN), an autoencoder, a deep Boltzmann machine (DBM), a deep belief network ( DBN), the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module.
  • DNN deep neural network
  • CNN convolutional neural network
  • RNN recurrent neural network
  • DBM deep Boltzmann machine
  • DBN deep belief network
  • This embodiment mode shows an example of an electronic component and an electronic device in which the storage device or the like described in the above embodiment mode is incorporated.
  • the electronic components and electronic devices can be reduced in power consumption and increased in speed.
  • FIG. 30A shows a perspective view of an electronic component 700 and a board (mounting board 704) on which the electronic component 700 is mounted.
  • Electronic component 700 shown in FIG. 30A has storage device 720 in mold 711 .
  • FIG. 30A is partially omitted to show the inside of electronic component 700 .
  • Electronic component 700 has lands 712 outside mold 711 . Land 712 is electrically connected to electrode pad 713 , and electrode pad 713 is electrically connected to storage device 720 by wire 714 .
  • the electronic component 700 is mounted on a printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed board 702 .
  • the memory device 720 has a drive circuit layer 721 and a memory circuit layer 722 .
  • FIG. 30B A perspective view of the electronic component 730 is shown in FIG. 30B.
  • Electronic component 730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • An electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of storage devices 720 provided on the interposer 731 .
  • the electronic component 730 shows an example of using the storage device 720 as a high bandwidth memory (HBM).
  • HBM high bandwidth memory
  • an integrated circuit semiconductor device
  • a CPU, GPU, or FPGA can be used.
  • a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used for the package substrate 732 .
  • a silicon interposer, a resin interposer, or the like can be used as the interposer 731 .
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches. A plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 731 also has a function of electrically connecting the integrated circuit provided over the interposer 731 to electrodes provided over the package substrate 732 . For these reasons, the interposer is sometimes called a "rewiring board" or an "intermediate board".
  • through electrodes are provided in the interposer 731 and the integrated circuit and the package substrate 732 are electrically connected using the through electrodes.
  • a TSV Through Silicon Via
  • a silicon interposer is preferably used as the interposer 731 . Since silicon interposers do not require active elements, they can be manufactured at a lower cost than integrated circuits. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with the resin interposer.
  • HBM In HBM, it is necessary to connect many wires in order to achieve a wide memory bandwidth. Therefore, an interposer for mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer that mounts the HBM.
  • the reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer.
  • the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur.
  • a 2.5D package 2.5-dimensional packaging in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided overlapping the electronic component 730 .
  • a heat sink it is preferable that the heights of the integrated circuits provided over the interposer 731 be uniform.
  • the memory device 720 and the semiconductor device 735 have the same height.
  • An electrode 733 may be provided on the bottom of the package substrate 732 in order to mount the electronic component 730 on another substrate.
  • FIG. 30B shows an example of forming the electrodes 733 with solder balls.
  • BGA All Grid Array
  • the electrodes 733 may be formed of conductive pins.
  • PGA Peripheral Component Interconnect
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA.
  • SPGA Sttaggered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN Quad Flat Non-leaded package
  • the storage devices described in the above embodiments are, for example, storage devices of various electronic devices (for example, information terminals, computers, smartphones, electronic book terminals, digital cameras (including video cameras), recording/playback devices, navigation systems, etc.) can be applied to By using the memory device described in any of the above embodiments as the memory device of the electronic device, the electronic device consumes less power and operates faster.
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the storage devices described in the previous embodiments are applied to various removable storage devices such as memory cards (for example, SD cards), USB memories, and SSDs (solid state drives).
  • 31A to 31E schematically show some configuration examples of the removable storage device.
  • the storage devices described in the previous embodiments are processed into packaged memory chips and used for various storage devices and removable memories.
  • FIG. 31A is a schematic diagram of a USB memory.
  • USB memory 1100 has housing 1101 , cap 1102 , USB connector 1103 and substrate 1104 .
  • a substrate 1104 is housed in a housing 1101 .
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104 .
  • the memory device described in any of the above embodiments can be incorporated in the memory chip 1105 or the like.
  • FIG. 31B is a schematic diagram of the appearance of the SD card
  • FIG. 31C is a schematic diagram of the internal structure of the SD card.
  • SD card 1110 has housing 1111 , connector 1112 and substrate 1113 .
  • a substrate 1113 is housed in a housing 1111 .
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113 .
  • a wireless chip having a wireless communication function may be provided on the substrate 1113 .
  • data can be read from and written to the memory chip 1114 by wireless communication between the host device and the SD card 1110 .
  • the memory device described in any of the above embodiments can be incorporated in the memory chip 1114 or the like.
  • FIG. 31D is a schematic diagram of the appearance of the SSD
  • FIG. 31E is a schematic diagram of the internal structure of the SSD.
  • SSD 1150 has housing 1151 , connector 1152 and substrate 1153 .
  • a substrate 1153 is housed in a housing 1151 .
  • substrate 1153 has memory chip 1154 , memory chip 1155 and controller chip 1156 attached thereto.
  • a memory chip 1155 is a work memory for the controller chip 1156, and may be a DOSRAM chip, for example.
  • the capacity of the SSD 1150 can be increased.
  • the memory device described in any of the above embodiments can be incorporated in the memory chip 1154 or the like.
  • a storage device can be used for processors such as CPUs and GPUs, or chips.
  • processors such as CPUs and GPUs, or chips.
  • the electronic device can be made to have low power consumption and high speed.
  • 32A to 32H show specific examples of electronic devices including processors such as CPUs and GPUs using the storage device, or chips.
  • a GPU or chip according to one aspect of the present invention can be mounted on various electronic devices.
  • electronic devices include relatively large screens such as televisions, monitors for desktop or notebook information terminals, digital signage (digital signage), large game machines such as pachinko machines, etc. , digital cameras, digital video cameras, digital photo frames, electronic book readers, mobile phones, portable game machines, personal digital assistants, sound reproduction devices, and the like.
  • the electronic device can be equipped with artificial intelligence.
  • the electronic device of one embodiment of the present invention may have an antenna.
  • An image, information, or the like can be displayed on the display portion by receiving a signal with the antenna.
  • the antenna may be used for contactless power transmission.
  • the electronic device of one embodiment of the present invention includes sensors (force, displacement, position, speed, acceleration, angular velocity, number of rotations, distance, light, liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared).
  • An electronic device of one embodiment of the present invention can have various functions. For example, functions to display various information (still images, moving images, text images, etc.) on the display unit, touch panel functions, calendars, functions to display the date or time, functions to execute various software (programs), wireless communication function, a function of reading a program or data recorded on a recording medium, and the like.
  • functions to display various information still images, moving images, text images, etc.
  • touch panel functions calendars
  • functions to display the date or time functions to execute various software (programs), wireless communication function, a function of reading a program or data recorded on a recording medium, and the like.
  • 32A to 32H show examples of electronic devices.
  • FIG. 32A shows a mobile phone (smartphone), which is a type of information terminal.
  • the information terminal 5100 has a housing 5101 and a display unit 5102.
  • the display unit 5102 is provided with a touch panel
  • the housing 5101 is provided with buttons.
  • the information terminal 5100 can execute an application using artificial intelligence.
  • Applications using artificial intelligence include, for example, an application that recognizes a conversation and displays the content of the conversation on the display unit 5102.
  • An application displayed on the display portion 5102, an application for performing biometric authentication such as a fingerprint or a voiceprint, and the like can be given.
  • a notebook information terminal 5200 is illustrated in FIG. 32B.
  • the notebook information terminal 5200 has an information terminal main body 5201 , a display section 5202 , and a keyboard 5203 .
  • the notebook information terminal 5200 can execute an application using artificial intelligence by applying the chip of one embodiment of the present invention.
  • applications using artificial intelligence include design support software, text correction software, and automatic menu generation software. Also, by using the notebook information terminal 5200, it is possible to develop new artificial intelligence.
  • a smartphone and a notebook information terminal are shown as examples of electronic devices in FIGS. 32A and 32B, respectively, but information terminals other than smartphones and notebook information terminals can be applied.
  • Examples of information terminals other than smartphones and notebook information terminals include PDAs (Personal Digital Assistants), desktop information terminals, and workstations.
  • FIG. 32C shows a portable game machine 5300, which is an example of a game machine.
  • a portable game machine 5300 includes a housing 5301, a housing 5302, a housing 5303, a display portion 5304, a connection portion 5305, operation keys 5306, and the like.
  • Housing 5302 and housing 5303 can be removed from housing 5301 .
  • the connection portion 5305 provided in the housing 5301 to another housing (not shown)
  • the video output to the display portion 5304 can be output to another video device (not shown). can.
  • the housing 5302 and the housing 5303 can each function as an operation unit. This allows multiple players to play the game at the same time.
  • the chips described in the above embodiments can be incorporated into the chips or the like provided in the substrates of the housings 5301, 5302, and 5303.
  • FIG. 32D shows a stationary game machine 5400, which is an example of a game machine.
  • a controller 5402 is wirelessly or wiredly connected to the stationary game machine 5400 .
  • a low power consumption game machine By applying the GPU or chip of one embodiment of the present invention to a game machine such as the portable game machine 5300 and the stationary game machine 5400, a low power consumption game machine can be realized.
  • the low power consumption can reduce the heat generated from the circuit, thereby reducing the influence of the heat on the circuit itself, the peripheral circuits, and the module.
  • the portable game machine 5300 having artificial intelligence can be realized.
  • the progress of the game, the speech and behavior of creatures appearing in the game, and the expressions that occur in the game are determined by the program of the game. , which enables expressions not limited to game programs. For example, it is possible to express changes in the content of questions asked by the player, the progress of the game, the time, and the speech and behavior of characters appearing in the game.
  • the game players can be anthropomorphically configured by artificial intelligence. can play games.
  • FIGS. 32C and 32D illustrate a portable game machine and a stationary game machine as examples of game machines
  • game machines to which the GPU or chip of one embodiment of the present invention is applied are not limited to these.
  • Examples of game machines to which the GPU or chip of one embodiment of the present invention is applied include arcade game machines installed in amusement facilities (game arcades, amusement parks, etc.), pitching machines for batting practice installed in sports facilities, and the like. is mentioned.
  • a GPU or chip of one aspect of the present invention can be applied to large-scale computers.
  • FIG. 32E is a diagram showing a supercomputer 5500, which is an example of a large computer.
  • FIG. 32F is a diagram showing a rack-mounted computer 5502 that the supercomputer 5500 has.
  • a supercomputer 5500 has a rack 5501 and a plurality of rack-mount computers 5502 .
  • a plurality of computers 5502 are stored in the rack 5501 .
  • the computer 5502 is provided with a plurality of substrates 5504, and the GPUs or chips described in the above embodiments can be mounted over the substrates.
  • the supercomputer 5500 is a large computer mainly used for scientific and technical calculations. Scientific and technical calculations require high-speed processing of enormous amounts of computation, resulting in high power consumption and high chip heat generation.
  • a low power consumption supercomputer can be realized.
  • the low power consumption can reduce the heat generated from the circuit, thereby reducing the influence of the heat on the circuit itself, the peripheral circuits, and the module.
  • FIGS. 32E and 32F illustrate a supercomputer as an example of a large computer
  • the large computer to which the GPU or chip of one aspect of the present invention is applied is not limited to this.
  • Large computers to which the GPU or chip of one aspect of the present invention is applied include, for example, computers that provide services (servers), large general-purpose computers (mainframes), and the like.
  • a GPU or chip of one embodiment of the present invention can be applied to automobiles, which are mobile objects, and to the vicinity of the driver's seat of automobiles.
  • FIG. 32G is a diagram showing the vicinity of the windshield in the interior of an automobile, which is an example of a mobile object.
  • FIG. 32G shows display panel 5701, display panel 5702, and display panel 5703 attached to the dashboard, as well as display panel 5704 attached to the pillar.
  • the display panels 5701 to 5703 can provide various information by displaying the speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner settings, and the like. In addition, the display items and layout displayed on the display panel can be appropriately changed according to the user's preference, and the design can be improved.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the display panel 5704 can complement the field of view (blind spot) blocked by the pillars by displaying an image from an imaging device (not shown) provided in the automobile. That is, by displaying an image from an imaging device provided outside the automobile, blind spots can be compensated for and safety can be enhanced. In addition, by projecting an image that supplements the invisible part, safety confirmation can be performed more naturally and without discomfort.
  • the display panel 5704 can also be used as a lighting device.
  • the GPU or chip of one aspect of the present invention can be applied as a component of artificial intelligence
  • the chip can be used, for example, in an automatic driving system for automobiles.
  • the chip can be used in a system for road guidance, danger prediction, and the like.
  • the display panels 5701 to 5704 may be configured to display information such as road guidance and danger prediction.
  • moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), and the like, and the chip of one embodiment of the present invention can be applied to these moving objects. It is possible to give a system using artificial intelligence.
  • FIG. 32H shows an electric refrigerator-freezer 5800, which is an example of an appliance.
  • the electric freezer-refrigerator 5800 has a housing 5801, a refrigerator compartment door 5802, a freezer compartment door 5803, and the like.
  • the electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric freezer-refrigerator 5800 has a function of automatically generating a menu based on the ingredients stored in the electric freezer-refrigerator 5800, the expiration date of the ingredients, etc. It can have a function of automatically adjusting the temperature according to the temperature.
  • Electric refrigerators and freezers have been described as an example of electrical appliances, but other electrical appliances include, for example, vacuum cleaners, microwave ovens, electric ovens, rice cookers, water heaters, IH cookers, water servers, and air conditioners. Examples include washing machines, dryers, and audiovisual equipment.
  • the electronic devices, the functions of the electronic devices, the application examples of artificial intelligence, the effects thereof, and the like described in the present embodiment can be appropriately combined with the descriptions of other electronic devices.
  • a semiconductor device of one embodiment of the present invention includes an OS transistor.
  • the OS transistor has little change in electrical characteristics due to irradiation with radiation. In other words, since it has high resistance to radiation, it can be suitably used in an environment where radiation may be incident. For example, OS transistors can be suitably used when used in outer space.
  • FIGS. 1-10 A specific example of applying a semiconductor device of one embodiment of the present invention to space equipment will be described with reference to FIGS.
  • FIG. 33 shows a satellite 6800 as an example of space equipment.
  • Artificial satellite 6800 has fuselage 6801 , solar panel 6802 , antenna 6803 , secondary battery 6805 , and controller 6807 .
  • FIG. 33 illustrates a planet 6804 in outer space.
  • Outer space refers to, for example, an altitude of 100 km or more, but outer space described in this specification may include the thermosphere, the mesosphere, and the stratosphere.
  • outer space is an environment with a high radiation dose, more than 100 times higher than on the ground.
  • radiation include electromagnetic radiation (electromagnetic radiation) typified by X-rays and gamma rays, and particle radiation typified by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays. be done.
  • the power required for the satellite 6800 to operate is generated. However, less power is generated, for example, in situations where the solar panel is not illuminated by sunlight, or where the amount of sunlight illuminated by the solar panel is low. Thus, the power required for satellite 6800 to operate may not be generated.
  • a secondary battery 6805 may be provided in the satellite 6800 so that the satellite 6800 can operate even when the generated power is low. Note that the solar panel is sometimes called a solar cell module.
  • the artificial satellite 6800 can generate a signal.
  • the signal is transmitted via antenna 6803 and can be received by, for example, a receiver located on the ground or other satellite. By receiving the signal transmitted by satellite 6800, the position of the receiver that received the signal can be determined.
  • artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using, for example, one or more selected from a CPU, a GPU, and a storage device.
  • a semiconductor device including an OS transistor that is one embodiment of the present invention is preferably used for the control device 6807 .
  • An OS transistor has less variation in electrical characteristics due to radiation irradiation than a Si transistor. In other words, it has high reliability and can be suitably used even in an environment where radiation may be incident.
  • the artificial satellite 6800 can be configured to have a sensor.
  • artificial satellite 6800 can have a function of detecting sunlight that hits and is reflected by an object provided on the ground.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface by adopting a configuration having a thermal infrared sensor.
  • artificial satellite 6800 can function as an earth observation satellite, for example.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • a semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as a spacecraft, a space capsule, and a space probe.

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Abstract

微細化または高集積化が可能な半導体装置を提供する。 記憶装置は、第１のトランジスタ、第２のトランジスタ、第１の容量、及び第２の容量を有する。 第１の容量は、第１の電極と、第２の電極と、を有する。第２の容量は、第１の電極と、第３の電 極と、を有する。第１のトランジスタは、ソース及びドレインの一方が第２の電極と電気的に接続 され、第２のトランジスタは、ソース及びドレインの一方が第３の電極と電気的に接続され、第１ の電極は、第２の電極、第３の電極、第１のトランジスタ、及び第２のトランジスタとそれぞれ重 なる部分を有し、且つ、固定電位または接地電位が与えられる。

Description

記憶装置
　本発明の一態様は、トランジスタ、半導体装置、記憶装置、および電子機器に関する。または、本発明の一態様は、半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、およびモジュールに関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
　近年、半導体装置の開発が進められ、ＬＳＩ、ＣＰＵ、メモリなどが主に半導体装置に用いられている。ＣＰＵは、半導体ウエハを加工し、チップ化された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
　ＬＳＩ、ＣＰＵ、メモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。
　また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）、画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、特許文献１には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている。また、例えば、特許文献２には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置などが、開示されている。
　また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３及び非特許文献１では、酸化物半導体膜を用いる第１のトランジスタと、酸化物半導体膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。
特開２０１２−２５７１８７号公報 特開２０１１−１５１３８３号公報 国際公開第２０２１／０５３４７３号
Ｍ．Ｏｏｔａ　ｅｔ　ａｌ，"３Ｄ−Ｓｔａｃｋｅｄ　ＣＡＡＣ−Ｉｎ−Ｇａ−Ｚｎ　Ｏｘｉｄｅ　ＦＥＴｓ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　７２ｎｍ"，ＩＥＤＭＴｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０−５３
　本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。または、動作速度が速い半導体装置を提供することを課題の一つとする。または、良好な電気特性を有する半導体装置を提供することを課題の一つとする。または、トランジスタの電気特性のばらつきが少ない半導体装置を提供することを課題の一つとする。または、信頼性が良好な半導体装置を提供することを課題の一つとする。または、オン電流が大きい半導体装置を提供することを課題の一つとする。または、低消費電力の半導体装置を提供することを課題の一つとする。または、新規の半導体装置を提供することを課題の一つとする。または、工程数が低減された半導体装置の作製方法を提供することを課題の一つとする。または、新規の半導体装置を有する記憶装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
　本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第１の容量、及び第２の容量を有する記憶装置である。第１の容量は、第１の電極と、第２の電極と、を有する。第２の容量は、第１の電極と、第３の電極と、を有する。第１のトランジスタは、ソース及びドレインの一方が第２の電極と電気的に接続され、第２のトランジスタは、ソース及びドレインの一方が第３の電極と電気的に接続され、第１の電極は、第２の電極、第３の電極、第１のトランジスタ、及び第２のトランジスタとそれぞれ重なる部分を有し、且つ、固定電位または接地電位が与えられる。
　また、上記において、第１の電極は、第１のトランジスタの上方に位置する部分と、第１のトランジスタの側方に位置する部分と、を有することが好ましい。
　また、上記いずれかにおいて、さらに接続電極を有することが好ましい。このとき、第１のトランジスタは、ソース及びドレインの他方が接続電極と電気的に接続され、第２のトランジスタは、ソース及びドレインの他方が接続電極と電気的に接続されることが好ましい。
　また、上記において、第１のトランジスタのソース及びドレインの他方は、第１の導電層を有することが好ましい。第２のトランジスタのソース及びドレインの他方は、第２の導電層を有することが好ましい。このとき、接続電極は、第１の導電層の上面と接する部分、第１の導電層の側面と接する部分、第２の導電層の上面と接する部分、及び第２の導電層の側面と接する部分を有することが好ましい。
　また、上記において、さらに第３のトランジスタと、第３の容量を有することが好ましい。このとき第３のトランジスタ及び第３の容量は、第１のトランジスタの下方に位置する。また第３の容量は、第４の電極と、第５の電極と、を有し、第４の電極は、接地電位または固定電位が与えられる。第３のトランジスタは、ソース及びドレインの一方が第５の電極と電気的に接続され、ソース及びドレインの他方が接続電極と電気的に接続されることが好ましい。
　また、上記において、第３のトランジスタのソース及びドレインの他方は、第３の導電層を有することが好ましい。このとき接続電極は、第３の導電層の上面と接する部分、及び第３の導電層の側面と接する部分を有することが好ましい。
　また、上記において、第１の電極は、第３のトランジスタの側方に位置する部分を有することが好ましい。
　また、上記において、第４の電極は、第１の電極と電気的に接続されることが好ましい。
　また、上記において、第１のトランジスタは、半導体層と、ゲート電極と、を有することが好ましい。このとき、第４の電極は、第１のトランジスタの下方に位置する部分を有する。さらにゲート電極は、半導体層を介して第４の電極と重なる部分を有することが好ましい。
　また、上記において、第１の電極及び第２の電極は、それぞれ平板状の形状を有することが好ましい。
　または、上記において、第２の電極は上面が凹状の部分を有し、第１の電極は第２の電極の上面と係合する凸状の部分を有することが好ましい。
　本発明の一態様により、微細化または高集積化が可能な半導体装置を提供できる。または、動作速度が速い半導体装置を提供できる。または、信頼性が良好な半導体装置を提供できる。または、トランジスタの電気特性のばらつきが少ない半導体装置を提供できる。または、良好な電気特性を有する半導体装置を提供できる。または、オン電流が大きい半導体装置を提供できる。または、低消費電力の半導体装置を提供できる。または、新規の半導体装置を提供できる。または、工程数が低減された半導体装置の作製方法を提供できる。または、新規の半導体装置を有する記憶装置を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
図１Ａ及び図１Ｂは、記憶装置の構成例を示す図である。
図２Ａ及び図２Ｂは、記憶装置の構成例を示す図である。
図３は、記憶装置の構成例を示す図である。
図４は、記憶装置の構成例を示す図である。
図５は、記憶装置の構成例を示す図である。
図６Ａ乃至図６Ｄは、記憶装置の構成例を示す回路図である。
図７Ａは本発明の一態様である半導体装置の上面図である。図７Ｂ乃至図７Ｄは本発明の一態様である半導体装置の断面図である。
図８は本発明の一態様に係る記憶装置の構成を説明するための回路図である。
図９Ａ乃至図９Ｃは本発明の一態様である半導体装置の断面図である。
図１０Ａおよび図１０Ｂは本発明の一態様である半導体装置の断面図である。
図１１Ａおよび図１１Ｂは本発明の一態様である半導体装置の断面図である。
図１２Ａ乃至図１２Ｃは本発明の一態様である半導体装置の断面図である。
図１３Ａは本発明の一態様である半導体装置の断面図である。図１３Ｂは本発明の一態様である半導体装置の上面図である。
図１４Ａは本発明の一態様である半導体装置の上面図である。図１４Ｂ乃至図１４Ｄは本発明の一態様である半導体装置の断面図である。
図１５Ａは本発明の一態様である半導体装置の上面図である。図１５Ｂ乃至図１５Ｄは本発明の一態様である半導体装置の断面図である。
図１６Ａは本発明の一態様である半導体装置の断面図である。図１６Ｂは本発明の一態様である半導体装置の上面図である。
図１７Ａおよび図１７Ｂは本発明の一態様に係る半導体装置の断面図である。
図１８は本発明の一態様に係る半導体装置の断面図である。
図１９は本発明の一態様に係る半導体装置の断面図である。
図２０は、記憶装置の構成例を説明するブロック図である。
図２１Ａおよび図２１Ｂは、記憶装置の構成例を説明する模式図および回路図である。
図２２Ａおよび図２２Ｂは、記憶装置の構成例を説明する模式図である。
図２３は、記憶装置の構成例を説明する回路図である。
図２４は、記憶装置の構成例を説明するタイミングチャートである。
図２５Ａおよび図２５Ｂは本発明の一態様に係る記憶装置の構成を説明するためのレイアウト図である。
図２６は本発明の一態様に係る記憶装置の構成を示す断面図である。
図２７は本発明の一態様に係る記憶装置の構成を示す断面図である。
図２８は本発明の一態様に係る記憶装置の構成を説明するためのレイアウト図である。
図２９Ａおよび図２９Ｂは本発明の一態様に係る半導体装置の模式図である。
図３０Ａおよび図３０Ｂは電子部品の一例を説明する図である。
図３１Ａ乃至図３１Ｅは本発明の一態様に係る記憶装置の模式図である。
図３２Ａ乃至図３２Ｈは本発明の一態様に係る電子機器を示す図である。
図３３は、宇宙用機器の一例を示す図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層、またはレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　また、本明細書等において、「膜」という用語と、「層」という用語と、「体」という用語は、相互に入れ替えることが可能である。例えば、「導電層」もしくは「絶縁層」という用語は、「導電膜」もしくは「絶縁膜」、または「導電体」もしくは「絶縁体」という用語に相互に交換することが可能な場合がある。
（実施の形態１）
　本実施の形態では、本発明の一態様の記憶装置について説明する。本発明の一態様は、トランジスタと、容量と、を有するメモリセルを複数有する記憶装置に関する。
　図１Ａに、本発明の一態様の記憶装置１１０の斜視概略図を示す。
　記憶装置１１０は、基板１３０上に、複数のメモリセル１１１を有する。メモリセル１１１は、横方向、奥行方向、及び高さ方向に、３次元的に周期的に配列されている。各メモリセル１１１は、少なくともトランジスタ１１２と、容量１１３を有する。
　基板１３０は、メモリセル１１１を駆動するために必要な駆動回路、読出し回路（センスアンプを含む）、及び電源回路の他、制御回路、論理回路、及び記憶回路などの各種回路、または外部接続端子を有していてもよい。基板１３０としては、例えばシリコン基板などの単結晶半導体基板、またはＳＯＩ基板を用いることが好ましい。
　図１Ａにおいて、同じ階層にある複数のメモリセル１１１を、まとめてメモリセルアレイ１２０と呼ぶことができる。図１Ａでは、メモリセルアレイ１２０を５層以上積層した場合の例を示しているが、単層でもよいし、２層以上４層以下であってもよい。メモリセルアレイ１２０が積層された構成、すなわち、３次元的に配列された全メモリセルを含む構成を、３次元メモリセルアレイまたは積層メモリセルアレイと呼ぶ場合がある。
　ここで、最も上方に位置するメモリセル１１１ｔは、それぞれ容量１１３ｔを有する。容量１１３ｔの一方の端子は、電極１２２ｔと電気的に接続されている。電極１２２ｔは、複数のメモリセル１１１ｔのそれぞれの容量１１３ｔと電気的に接続されている。
　電極１２２ｔは、記憶装置１１０が有する複数のメモリセル１１１を覆って設けられている。言い換えると、電極１２２ｔは３次元メモリセルアレイの上面を覆って設けられている。また、電極１２２ｔには、固定電位または接地電位が与えられていることが好ましい。これにより、電極１２２ｔは、外部から入力される電気的なノイズを遮断し、当該ノイズから記憶装置１１０を保護することのできる保護膜（静電遮蔽膜ともいう）として機能する。このような電極１２２ｔを有することで、信頼性の高い記憶装置１１０を実現できる。
　ここで、電極１２２ｔは、容量１１３ｔの一部を構成していることが好ましい。図１Ｂには、記憶装置１１０の一部を抜き出した概略図を示している。
　メモリセル１１１が有する容量１１３は電極１２１と電極１２２を有する。電極１２１はトランジスタ１１２のソース及びドレインの一方と電気的に接続されている。電極１２２には固定電位または接地電位（ここでは接地電位）が与えられている。トランジスタ１１２のゲートは、選択信号線（ワード線ともいう）として機能する配線ＷＬが電気的に接続され、トランジスタ１１２のソース及びドレインの他方は、データ線（ビット線ともいう）として機能する配線ＢＬと電気的に接続されている。
　同じ階層（メモリセルアレイ１２０）において、一つの配線ＢＬには左右対称に配置された一対のメモリセル１１１が接続されている。そのため、メモリセルアレイ１２０の積層数の２倍の数のメモリセル１１１が、１つの配線ＢＬに接続されている。
　最も上方に位置するメモリセル１１１ｔにおいて、容量１１３ｔは、電極１２１と電極１２２ｔとを有する。電極１２２ｔは、少なくとも２つの容量１１３ｔの一方の電極を兼ねている。また電極１２２ｔは、各トランジスタ１１２、配線ＷＬ、および配線ＢＬを覆って設けられている。
　また、電極１２２ｔは、３次元メモリセルアレイの上方だけでなく、側方にも設けられていることが好ましい。図２Ａ及び図２Ｂには、電極１２２ｔの形状が異なる例を示している。
　図２Ａでは、メモリセルアレイ１２０が複数積層された３次元メモリセルアレイの上面だけでなく側面も覆うように、電極１２２ｔが設けられている。ここで、メモリセルアレイ１２０の積層数が多いほど３次元メモリセルアレイのアスペクト比（横方向または奥行方向の長さに対する高さの比）が大きくなるため、上面だけでなく側面からも外部からの電気的ノイズの影響を受けやすくなる。そのため、３次元メモリセルアレイの側面を覆うように電極１２２ｔを設けることが好ましい。
　なお、図２Ａ及び図２Ｂでは、説明を容易にするため、電極１２２ｔの一部を切り欠いて示したが、電極１２２ｔは、３次元メモリセルアレイの底面以外の全ての面を覆うように設けることが好ましい。すなわち、電極１２２ｔは、３次元メモリセルアレイの全側面及び上面を覆って設けられることが好ましい。
　さらに電極１２２ｔは、側部が基板１３０に達していることが好ましい。このとき、電極１２２ｔの一部が基板１３０に設けられた配線と電気的に接続されていることが好ましい。これにより、基板１３０から電極１２２ｔに固定電位または接地電位を直接供給することができる。
　また、図２Ｂに示すように、各メモリセルの容量１１３の電極１２２は、電極１２２ｔと電気的に接続され、電極１２２ｔを介して固定電位または接地電位（ここでは接地電位）が与えられることが好ましい。これにより、基板１３０から電極１２２に電位を与えるための接続電極（ビアともいう）が不要になるため、作製工程を簡略化でき、チップ面積を縮小することができる。
　続いて、本発明の一態様の記憶装置のより具体的な例について説明する。
　図３に、記憶装置の断面概略図を示す。図３には、一例としてメモリセルアレイ１２０を５つ積層した場合の断面を示している。
　トランジスタ１１２は、半導体層１３１、ゲート絶縁層１３２、ゲート電極１３３、及び一対の電極（電極１３４ａ、電極１３４ｂ）を有する。記憶装置に用いることのできるトランジスタについては、後の実施の形態で詳細に説明する。
　また、積層される各トランジスタ１１２と電気的に接続する複数の導電層１３６が高さ方向に積層されて設けられている。導電層１３６の積層体は、貫通電極、接続電極、プラグなどと呼ぶことができる。導電層１３６は、各トランジスタの電極１３４ａと電気的に接続されている。また最も下に位置する導電層１３６は基板１３０に設けられた配線１３８と電気的に接続されている。図３では、高さ方向に隣接する２つの導電層１３６の間に、電極１２１と同一の導電膜を加工して得られた導電層１３７が設けられている。すなわち、導電層１３６と導電層１３７とが交互に接続されている。
　トランジスタ１１２の電極１３４ｂは、容量１１３または容量１１３ｔの電極１２１と電気的に接続されている。
　容量１１３は、電極１２１と、電極１２２と、これらの間に位置し、誘電体として機能する絶縁層１２３を有する。また、容量１１３ｔは、電極１２１と、電極１２２ｔと、絶縁層１２３ｔとを有する。絶縁層１２３ｔ及び電極１２２ｔは、各メモリセル１１１ｔの容量１１３ｔに共通に設けられている。容量１１３及び容量１１３ｔは、いわゆる平行平板型の容量を構成している。絶縁層１２３ｔ及び電極１２２ｔは、それぞれ電極１２１と重なる部分、トランジスタ１１２と重なる部分、導電層１３６と重なる部分を有する。
　ここで、電極１２２は、その上部に位置するメモリセルのトランジスタ１１２の半導体層１３１と重なるように設けることで、当該トランジスタ１１２の第２のゲート電極（バックゲート電極）を兼ねてもよい。電極１２２には固定電位または接地電位が与えられるため、このような電極をトランジスタ１１２のバックゲートに用いることで、トランジスタ１１２のしきい値電圧などの電気特性の安定化を図ることができる。
　また、図３の右側には、３次元メモリセルアレイの側面を電極１２２ｔが覆う様子を示している。電極１２２ｔは、基板１３０に設けられた配線１３９と電気的に接続されている。配線１３９は、例えば接地電位または固定電位が与えられる配線である。
　図４には、図３とは容量１１３及び容量１１３ｔの構成が異なる例を示している。
　トランジスタ１１２の電極１３４ｂに達するように、層間絶縁膜に開口部が設けられ、当該開口部の側壁及び電極１３４ｂの上面に沿って電極１２１及び絶縁層１２３（または絶縁層１２３ｔ）が積層して設けられている。また、当該開口部を埋めるように、絶縁層１２３（または絶縁層１２３ｔ）上に電極１２２（または電極１２２ｔ）が設けられている。言い換えると、電極１２１は上面が凹状の部分を有しており、電極１２２は、電極１２１の上面と係合する凸状の部分を有するといえる。このような構成を有する容量１１３及び容量１１３ｔは、トレンチ型容量またはトレンチ容量と呼ぶことができる。トレンチ容量は平行平板型の容量と比較して面積当たりの容量値を大きくできるため、省面積化、高集積化に適している。
　また、図４では、縦方向（高さ方向）に隣接する導電層１３６同士が直接的に接続されている例を示している。
　図５には、電極１２２がトランジスタ１１２のバックゲートを兼ねる場合の構成を示している。電極１２２は、その上部のトランジスタ１１２が有する半導体層１３１と重なる部分を有している。また図５では、最も下に位置するメモリセルアレイ１２０のトランジスタ１１２に、バックゲートとして機能する導電層１３５が設けられている例を示している。導電層１３５は、電極１２２と同様に固定電位または接地電位が与えられる。
　また、図５では、貫通電極が一つの導電層１３６で形成されている例を示している。すなわち、メモリセルアレイの積層体を貫くように、配線１３８に達する開口が設けられ、当該開口の内部に導電層１３６が埋め込まれた構成を有している。このような構成とすることで、貫通電極の形成工程を削減できるため好ましい。
　続いて、本発明の一態様の記憶装置に用いることのできるメモリセルの構成について説明する。
　図６Ａ、図６Ｂ、及び図６Ｃには、それぞれ左右対称に２つのメモリセルが接続された回路図を示している。
　図６Ａは、一つのメモリセルに一つのトランジスタ１１２と、一つの容量１１３を有する場合の例である。メモリセルには、配線ＢＬ、配線ＷＬ、及び配線ＣＬが接続されている。配線ＢＬはビット線として機能し、配線ＷＬはワード線として機能する。配線ＣＬには、固定電位または接地電位が与えられる。
　図６Ａにおいて、トランジスタ１１２は、ゲートが配線ＷＬと電気的に接続され、ソース及びドレインの一方が配線ＢＬと電気的に接続され、他方が容量１１３の一方の電極と電気的に接続されている。また容量１１３は、他方の電極が配線ＣＬと電気的に接続されている。
　図６Ｂは、図６Ａの各メモリセルに、それぞれ２つのトランジスタ（トランジスタ１１４、トランジスタ１１５）を加えた構成を有する。図６Ｂに示すメモリセルには、配線ＢＬ、配線ＷＷＬ、配線ＰＬ、配線ＳＬ、配線ＲＷＬ、及び配線ＲＬが接続されている。配線ＷＷＬ及び配線ＲＷＬはワード線として機能する。配線ＲＬ及び配線ＳＬの一方は読出し回路と電気的に接続され、他方には固定電位または信号が与えられる。配線ＰＬには、固定電位または接地電位が与えられる。
　トランジスタ１１２は、ゲートが配線ＷＷＬと、ソース及びドレインの一方が配線ＢＬと、他方が容量１１３の一方の電極及びトランジスタ１１４のゲートと、それぞれ電気的に接続されている。容量１１３は、他方の電極が配線ＰＬと電気的に接続されている。トランジスタ１１４は、ソース及びドレインの一方が配線ＳＬと、他方がトランジスタ１１５のソース及びドレインの一方と、それぞれ電気的に接続されている。トランジスタ１１５は、ゲートが配線ＲＷＬと、ソース及びドレインの他方が配線ＲＬとそれぞれ電気的に接続されている。
　なお、図６Ｂに示す構成の場合、トランジスタ１１５は不要であれば設けなくてもよい。このとき、トランジスタ１１４のソース及びドレインの他方が配線ＲＬと電気的に接続される構成とすることができる。トランジスタ１１５を設けない場合、読出しを行わないメモリセルでは、トランジスタ１１４が導通状態にならないように、配線ＰＬに与える電位を制御すればよい。
　図６Ｃは図６Ｂの変形例である。図６Ｃでは、配線ＢＬが配線ＲＬを兼ねる構成となっている。すなわち、トランジスタ１１５のソース及びドレインの他方が配線ＢＬと電気的に接続されている。このような構成とすることで、配線数を削減することができるため、高集積化を図ることができる。
　ここで、図６Ａ乃至図６Ｃに示す各トランジスタには、それぞれバックゲートを有するトランジスタを適用することができる。図６Ｄに、バックゲートを有するトランジスタを示す。バックゲートには、固定電位または接地電位が与えられてもよいし、トランジスタのしきい値電圧を制御するための信号が与えられてもよいし、ゲートと同じ信号が与えられてもよい。
　本発明の一態様の記憶装置は、メモリセルアレイを覆って固定電位が与えられた導電膜が設けられるため、外部からの電気的なノイズの影響によりデータが変わることなどが抑制され、信頼性の高い記憶装置を実現できる。またメモリセルが有する容量素子の電極が当該導電膜を兼ねる構成とすることで、コストの上昇を抑えつつ信頼性の高い記憶装置を実現できる。また、複数のメモリセルアレイを積層することで面積当たりのセル数の増大を図る際、積層構造のアスペクト比が高い場合であってもその側面を当該導電膜で覆うことができるため、高い集積度と高い信頼性を兼ね備えた記憶装置を実現できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、図７Ａ乃至図１３を用いて、本発明の一態様である半導体装置の一例について説明する。本発明の一態様である半導体装置は、トランジスタ及び容量素子を有し、記憶装置として機能する。
＜半導体装置の構成例＞
　図７を用いて、トランジスタ及び容量素子を有する半導体装置の構成を説明する。図７Ａ乃至図７Ｄに示す半導体層は、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子２５０ａ、及び容量素子２５０ｂを有する。図７Ａは、当該半導体装置の上面図であり、図７Ｂ乃至図７Ｄは断面図である。図７Ｂは、図７ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図７Ｃは、図７ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図である。また、図７Ｄは、図７ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図７Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　また、図７Ａ等に示すＸ方向は、トランジスタ２００ａ及びトランジスタ２００ｂのチャネル長方向に平行であり、Ｙ方向はチャネル幅方向に平行である。Ｘ方向、Ｙ方向、及びＺ方向は、それぞれ互いに垂直である。
　本発明の一態様の半導体装置は、基板（図示せず）上の絶縁体２１４と、絶縁体２１４上のトランジスタ２００ａ、トランジスタ２００ｂ、容量素子２５０ａ、及び容量素子２５０ｂと、トランジスタ２００ａ及びトランジスタ２００ｂに設けられた絶縁体２７５上の絶縁体２８０と、絶縁体２８０上の絶縁体２８２と、容量素子２５０ａ上、容量素子２５０ｂ上、及び絶縁体２８２上の絶縁体２８５と、導電体２４０（導電体２４０ａ及び導電体２４０ｂ）を有する。絶縁体２１４、絶縁体２８０、絶縁体２８２、及び絶縁体２８５は層間膜として機能する。図７Ｂに示すように、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子２５０ａ、及び容量素子２５０ｂのそれぞれは、少なくとも一部が、絶縁体２８０に埋め込まれて配置される。
　ここで、トランジスタ２００ａ及びトランジスタ２００ｂはそれぞれ、半導体層として機能する酸化物２３０と、第１のゲート（トップゲートともいう）電極として機能する導電体２６０と、第２のゲート（バックゲートともいう）電極として機能する導電体２０５と、ソース電極またはドレイン電極の一方として機能する導電体２４２ａと、ソース電極またはドレイン電極の他方として機能する導電体２４２ｂと、を有する。また、第１のゲート絶縁体として機能する、絶縁体２５３及び絶縁体２５４を有する。また、第２のゲート絶縁体として機能する、絶縁体２２２及び絶縁体２２４を有する。なお、ゲート絶縁体は、ゲート絶縁層、またはゲート絶縁膜と呼ぶ場合もある。
　なお、トランジスタ２００ａとトランジスタ２００ｂとは同じ構成を有するため、以下では、トランジスタ２００ａ及びトランジスタ２００ｂに共通の事項を説明する場合には、符号に付加する記号を省略し、トランジスタ２００と表記して説明する場合がある。容量素子２５０ａ及び容量素子２５０ｂも同様に、容量素子２５０と表記して説明する場合がある。
　第１のゲート電極及び第１のゲート絶縁膜は、絶縁体２８０及び絶縁体２７５に形成された開口２５８内に配置される。すなわち、導電体２６０、絶縁体２５４、及び絶縁体２５３は、開口２５８内に配置される。
　容量素子２５０は、下部電極として機能する導電体１５６と、誘電体として機能する絶縁体１５３と、上部電極として機能する導電体１６０と、を有する。すなわち、容量素子２５０は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
　容量素子２５０の上部電極、誘電体、及び下部電極の一部は、絶縁体２８２、絶縁体２８０、及び絶縁体２７５に形成された開口１５８内に配置される。すなわち、導電体１６０、絶縁体１５３、及び導電体１５６は、開口１５８内に配置される。
　半導体装置は、トランジスタ２００と電気的に接続してプラグ（接続電極とよぶこともできる。）として機能する、導電体２４０（導電体２４０ａ及び導電体２４０ｂ）を有する。導電体２４０は、絶縁体２８０などに形成された開口２０６内に配置される。導電体２４０は、導電体２４２ａの上面の一部、及び側面の一部と接する領域を有する。
　また半導体装置は、基板（図示せず）と絶縁体２１４の間に、絶縁体２１０と、導電体２０９とを有する。導電体２０９は、絶縁体２１０に埋め込まれるように配置される。導電体２０９は、導電体２４０と接する領域を有する。
　また半導体装置は、絶縁体２１０及び導電体２０９と絶縁体２１４の間に、絶縁体２１２を有してもよい。
　図７Ａ等に示す半導体装置は、記憶装置のメモリセルとして用いることができる。このとき、導電体２４０はセンスアンプに電気的に接続される場合がある。ここで、容量素子２５０は、少なくともその一部が、トランジスタ２００が有する導電体２４２ｂと重なるように設けられる。よって、平面視において、占有面積を大きく増加させることなく容量素子２５０を設けることができるため、半導体装置を微細化または高集積化させることができる。
　また半導体装置は、図７Ａに示すＡ７−Ａ８の一点鎖線を対称軸とした線対称の構成となっている。ここで、トランジスタ２００ａとトランジスタ２００ｂのそれぞれのソース電極またはドレイン電極の一方は、導電体２４２ａが兼ねる構成となっている。このように、２つのトランジスタと、２つの容量素子と、プラグとの接続を上述の構成とすることで、微細化または高集積化が可能な半導体装置を提供できる。
　半導体装置を記憶装置に用いる場合の回路図を図８に示す。トランジスタ２００及び容量素子２５０を一つずつ有する構成を記憶装置のメモリセルとして用いることができる。
　図８に示すように、図７Ａ乃至図７Ｄに示す半導体装置は、２つのメモリセルで構成されている記憶装置と言い換えることができる。図８におけるトランジスタＴｒａ、トランジスタＴｒｂ、容量素子Ｃａ、及び容量素子Ｃｂはそれぞれ、図７Ａ等におけるトランジスタ２００ａ、トランジスタ２００ｂ、容量素子２５０ａ、及び容量素子２５０ｂに対応する。
　図８において、トランジスタＴｒａのソースまたはドレインの一方は配線ＢＬに接続され、他方は容量素子Ｃａの一方の電極に接続される。容量素子Ｃａの他方の電極は、配線ＰＬに接続される。トランジスタＴｒｂ及び容量素子Ｃｂも同様である。
［トランジスタ２００］
　トランジスタ２００は、絶縁体２１４上の絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、絶縁体２１６上および導電体２０５上の絶縁体２２２と、絶縁体２２２上の絶縁体２２４と、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の導電体２４２ａ（導電体２４２ａ１及び導電体２４２ａ２）および導電体２４２ｂ（導電体２４２ｂ１及び導電体２４２ｂ２）と、酸化物２３０ｂ上の絶縁体２５３と、絶縁体２５３上の絶縁体２５４と、絶縁体２５４上に位置し、酸化物２３０ｂの一部と重なる導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、絶縁体２２２上、絶縁体２２４上、酸化物２３０ａ上、酸化物２３０ｂ上、導電体２４２ａ上、及び導電体２４２ｂ上に配置される絶縁体２７５と、を有する。
　なお、本明細書等において、酸化物２３０ａと酸化物２３０ｂをまとめて酸化物２３０と呼ぶ場合がある。また、導電体２４２ａと導電体２４２ｂをまとめて導電体２４２と呼ぶ場合がある。
　絶縁体２８０及び絶縁体２７５には、酸化物２３０ｂに達する開口２５８が設けられる。また開口２５８内に、絶縁体２５３、絶縁体２５４、および導電体２６０が配置されている。また、トランジスタ２００のチャネル長方向において、導電体２４２ａと導電体２４２ｂの間に導電体２６０、絶縁体２５３、および絶縁体２５４が設けられている。絶縁体２５４は、導電体２６０の側面と接する領域と、導電体２６０の底面と接する領域と、を有する。
　酸化物２３０は、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、を有することが好ましい。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタ２００では、酸化物２３０が、酸化物２３０ａ、および酸化物２３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、または３層以上の積層構造を設ける構成にしてもよいし、酸化物２３０ａ、および酸化物２３０ｂのそれぞれが積層構造を有していてもよい。
　酸化物２３０の導電体２６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。図７Ｂにおけるチャネル形成領域近傍の拡大図を図９Ａに示す。開口２５８は、図９Ａ及び図７Ｃに示すように、絶縁体２２２を底面とし、絶縁体２８０及び絶縁体２７５を側面とする開口の中に、絶縁体２２４、及び酸化物２３０からなる構造体の一部が突出している形状とみなすこともできる。
　図９Ａ及び図７Ｃに示すように、開口２５８の底面及び内壁（側壁ともいう）に接して、絶縁体２５３が設けられる。よって、絶縁体２５３は、絶縁体２２２の上面、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの上面及び側面、導電体２４２ａ及び導電体２４２ｂの側面、絶縁体２７５の側面、絶縁体２８０の側面、ならびに絶縁体２５４の下面のそれぞれの少なくとも一部と接する。
　図９Ａに示すように、開口２５８のチャネル長方向の幅は、導電体２４２ａと導電体２４２ｂの間の距離と概略一致する。よって、酸化物２３０ｂの、開口２５８のチャネル長方向の幅と重なる領域にチャネル形成領域が形成される。ここで、導電体２４２ａと導電体２４２ｂの間の距離は、例えば、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、または１０ｎｍ以下であって、１ｎｍ以上、または５ｎｍ以上にすることが好ましい。このように、トランジスタ２００のチャネル形成領域を、非常に微細な構造にすることで、トランジスタ２００のオン電流が大きくなり、周波数特性の向上を図ることができる。また、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。ただし、上記に限られず、導電体２４２ａと導電体２４２ｂの間の距離を６０ｎｍ以上にすることもできる。
　また、トランジスタ２００を微細化することで高周波特性を向上することができる。具体的には、遮断周波数を向上することができる。ゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、または１００ＧＨｚ以上とすることができる。
　なお、図９Ａには、開口２５８の側壁が絶縁体２２２の上面に対し、概略垂直になる構成を示しているが、本発明はこれに限られない。図９Ｂに示すように、開口２５８の側壁はテーパー形状になっていてもよい。開口２５８の側壁をテーパー形状にすることで、これより後の工程において、絶縁体２５３などの被覆性が向上し、鬆などの欠陥を低減できる。
　なお、本明細書等において、テーパー形状とは、構造の側面の少なくとも一部が、基板面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面とがなす角（以下、テーパー角と呼ぶ場合がある）が９０°未満である領域を有すると好ましい。なお、構造の側面及び基板面は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、または微細な凹凸を有する略平面状であってもよい。
　また、図９Ｃに示すように、トランジスタ２００のチャネル長方向の断面視において、導電体２４２ａと導電体２４２ｂの間の距離Ｌ２が、開口２５８の幅より、小さくなる構成にしてもよい。ここで、開口２５８の幅は、図９Ｃに示す、絶縁体２８０と絶縁体２５３の導電体２４２ａ側の界面と、絶縁体２８０と絶縁体２５３の導電体２４２ｂ側の界面の間の距離Ｌ１に対応する。このような構成にすることで、導電体２４２ａと導電体２４２ｂの間の距離Ｌ２を、非常に微細な構造（例えば、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、または１０ｎｍ以下であって、１ｎｍ以上、または５ｎｍ以上）にすることができる。また、導電体２６０は距離Ｌ２よりも大きい距離Ｌ１の領域を有するため、距離Ｌ１の領域に位置する導電体２６０の導電性が低下することを抑制し、導電体２６０を配線として機能させることができる。
　また、図９Ｃに示すように、トランジスタ２００のチャネル長方向の断面視において、開口２５８における絶縁体２８０が有する開口の幅は、距離Ｌ１と等しく、開口２５８における絶縁体２７５が有する開口の幅は距離Ｌ２と等しい。
　開口２５８は、図９Ｃ及び図７Ｃに示すように、絶縁体２２２を底面とし、絶縁体２８０を側面とする開口の中に、絶縁体２２４、酸化物２３０、導電体２４２、及び絶縁体２７５からなる構造体の一部が突出している形状とみなすこともできる。さらに、絶縁体２２４、酸化物２３０、導電体２４２、及び絶縁体２７５からなる構造体において、導電体２４２ａと導電体２４２ｂに挟まれる酸化物２３０の領域が露出しているとみなすことができる。
　図９Ｃ及び図７Ｃに示すように、開口２５８の底面及び内壁（側壁ともいう）に接して、絶縁体２５３が設けられる。よって、絶縁体２５３は、絶縁体２２２の上面、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの上面及び側面、導電体２４２ａ及び導電体２４２ｂの側面、絶縁体２７５の側面、絶縁体２８０の側面、ならびに絶縁体２５４の下面のそれぞれの少なくとも一部と接する。また、絶縁体２５３上には、絶縁体２５４及び導電体２６０が積層されている。このため、開口２５８中に一部突出した導電体２４２及び絶縁体２７５を覆って、絶縁体２５３、絶縁体２５４、及び導電体２６０が設けられている。
　酸化物２３０ｂの、距離Ｌ２の領域にチャネル形成領域が形成される。よって、トランジスタ２００のチャネル形成領域は、非常に微細な構造になる。これにより、トランジスタ２００のオン電流が大きくなり、周波数特性の向上を図ることができる。
　図９Ａに示すように、酸化物２３０ｂは、トランジスタ２００のチャネル形成領域として機能する領域２３０ｂｃと、領域２３０ｂｃを挟むように設けられ、ソース領域またはドレイン領域として機能する領域２３０ｂａおよび領域２３０ｂｂと、を有する。領域２３０ｂｃは、少なくとも一部が導電体２６０と重畳している。領域２３０ｂａは、導電体２４２ａに重畳して設けられており、領域２３０ｂｂは、導電体２４２ｂに重畳して設けられている。
　領域２３０ｂｃは、領域２３０ｂａおよび領域２３０ｂｂよりも、酸素欠損が少なく、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域２３０ｂｃは、ｉ型（真性）または実質的にｉ型であるということができる。
　また、領域２３０ｂａおよび領域２３０ｂｂは、領域２３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。例えば領域２３０ｂａおよび領域２３０ｂｂは、酸素欠損が多く、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。
　ここで、図９Ａに示すように、導電体２４２ａ及び導電体２４２ｂの互いに対向する側面は、酸化物２３０ｂの上面に対して概略垂直であることが好ましい。これにより、領域２３０ｂａと領域２３０ｂｃの間、及び領域２３０ｂｂと領域２３０ｂｃの間にオフセット領域（所謂Ｌｏｆｆ領域）が形成されることを低減することができる。
　以上により、トランジスタ２００の周波数特性を向上させ、本発明の一態様に係る半導体装置の動作速度の向上を図ることができる。例えば、本発明の一態様に係る半導体装置を、記憶装置のメモリセルとして用いる場合、書き込み速度、及び読み出し速度の向上を図ることができる。
　なお、チャネル形成領域として機能する領域２３０ｂｃのキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。また、チャネル形成領域として機能する領域２３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、領域２３０ｂｃと領域２３０ｂａまたは領域２３０ｂｂとの間に、キャリア濃度が、領域２３０ｂａおよび領域２３０ｂｂのキャリア濃度と同等、またはそれよりも低く、領域２３０ｂｃのキャリア濃度と同等、またはそれよりも高い領域が形成されていてもよい。つまり、当該領域は、領域２３０ｂｃと領域２３０ｂａまたは領域２３０ｂｂとの接合領域として機能する。当該接合領域は、水素濃度が、領域２３０ｂａおよび領域２３０ｂｂと同等、またはそれよりも低く、領域２３０ｂｃと同等、またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域２３０ｂａおよび領域２３０ｂｂと同等、またはそれよりも少なく、領域２３０ｂｃと同等、またはそれよりも多くなる場合がある。
　なお、図９Ａでは、領域２３０ｂａ、領域２３０ｂｂ、および領域２３０ｂｃが酸化物２３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物２３０ｂだけでなく、酸化物２３０ａまで形成されてもよい。
　また、酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素などの不純物元素の濃度が減少していればよい。
　トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、および酸化物２３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
　また、半導体として機能する金属酸化物のバンドギャップは、２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。
　酸化物２３０として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物などの金属酸化物を用いることが好ましい。また、酸化物２３０として、例えば、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有する金属酸化物を用いることが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種または複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種または複数種であることが好ましい。なお、インジウム、元素Ｍおよび亜鉛を有する金属酸化物を、Ｉｎ−Ｍ−Ｚｎ酸化物と表記することがある。
　酸化物２３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。例えば、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。当該構成にすることで、酸化物２３０ａよりも下方に形成された構造物からの、酸化物２３０ｂに対する、不純物および酸素の拡散を抑制できる。
　また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。当該構成することで、トランジスタ２００は大きいオン電流、および高い周波数特性を得ることができる。
　また、酸化物２３０ａおよび酸化物２３０ｂが、酸素以外に共通の元素を主成分として有することで、酸化物２３０ａおよび酸化物２３０ｂの界面における欠陥準位密度を低減できる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は大きいオン電流、および高い周波数特性を得ることができる。
　具体的には、酸化物２３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。また、酸化物２３０として酸化物２３０ｂの単層を設ける場合、酸化物２３０ｂとして、酸化物２３０ａに用いることができる金属酸化物を適用してもよい。
　なお、酸化物２３０ａに、元素Ｍに対するＩｎの原子数比が酸化物２３０ｂより大きい金属酸化物を用いてもよく、酸化物２３０ｂに、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ａより大きい金属酸化物を用いてもよい。このような構成とすることで、信頼性を高めることができる。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　酸化物２３０ｂは、結晶性を有することが好ましい。特に、酸化物２３０ｂとして、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物および欠陥（例えば、酸素欠損など）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
　また、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　また、酸化物２３０ｂとしてＣＡＡＣ−ＯＳなどの結晶性を有する酸化物を用いることで、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるため、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
　これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、およびＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素の量が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。また、当該絶縁体から酸化物半導体に供給する酸素が、ゲート電極、ソース電極、及びドレイン電極などの導電体に拡散すると、当該導電体が酸化してしまい、導電性が損なわれることなどにより、トランジスタの電気特性および信頼性に悪影響を及ぼす場合がある。
　よって、酸化物半導体中において、チャネル形成領域として機能する領域２３０ｂｃは、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域またはドレイン領域として機能する領域２３０ｂａおよび領域２３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域２３０ｂｃの酸素欠損、およびＶＯＨを低減することが好ましい。また、領域２３０ｂａおよび領域２３０ｂｂには過剰な量の酸素が供給されないようにすること、及び領域２３０ｂａ及び領域２３０ｂｂのＶＯＨの量が過剰に低減しないようにすることが好ましい。また、導電体２６０、導電体２４２ａ、及び導電体２４２ｂなどの導電率が低下するのを抑制する構成にすることが好ましい。例えば、導電体２６０、導電体２４２ａ、及び導電体２４２ｂなどの酸化を抑制する構成にすることが好ましい。なお、酸化物半導体中の水素はＶＯＨを形成しうるため、ＶＯＨの量を低減するには、水素濃度を低減する必要がある。
　領域２３０ｂｃの水素濃度を低減するために、絶縁体２５３として、水素を捕獲またはび水素を固着する機能を有することが好ましい。図９Ａなどに示すように、絶縁体２５３は、酸化物２３０ｂの領域２３０ｂｃと接する領域を有する。当該構成とすることで、酸化物２３０ｂの領域２３０ｂｃ中の水素濃度を低減できる。よって、領域２３０ｂｃ中のＶＯＨを低減し、領域２３０ｂｃをｉ型または実質的にｉ型とすることができる。
　水素を捕獲または水素を固着する機能を有する絶縁体として、アモルファス構造を有する金属酸化物が挙げられる。例えば、酸化マグネシウム、またはアルミニウム及びハフニウムの一方又は双方を含む酸化物などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。つまり、アモルファス構造を有する金属酸化物は、水素を捕獲または固着する能力が高いと言える。
　特に、絶縁体２５３として、アルミニウム及びハフニウムの一方又は双方を含む酸化物を用いることが好ましく、アモルファス構造を有し、アルミニウム及びハフニウムの一方又は双方を含む酸化物を用いることがより好ましく、アモルファス構造を有する酸化ハフニウムを用いることがさらに好ましい。本実施の形態では、絶縁体２５３として、酸化ハフニウムを用いる。この場合、絶縁体２５３は、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、当該酸化ハフニウムは、アモルファス構造を有する。この場合、絶縁体２５３は、アモルファス構造を有する。
　ただし、絶縁体２５３に用いることができる絶縁体は、上述の水素に対するバリア絶縁体に限られるものではない。酸化シリコンまたは酸化窒化シリコンなどの、熱に対し安定な構造の絶縁体を用いる構成にすることもできる。例えば、絶縁体２５３として、酸化アルミニウム膜と、酸化アルミニウム膜上の酸化シリコン膜または酸化窒化シリコン膜を有する積層膜を用いてもよい。また、例えば、絶縁体２５３として、酸化アルミニウム膜と、酸化アルミニウム膜上の酸化シリコン膜または酸化窒化シリコン膜と、酸化シリコン膜または酸化窒化シリコン膜上の酸化ハフニウム膜を有する積層膜を用いてもよい。
　導電体２４２ａ、導電体２４２ｂ、および導電体２６０の酸化を抑制するために、導電体２４２ａ、導電体２４２ｂ、および導電体２６０それぞれの近傍に酸素に対するバリア絶縁体を設けることが好ましい。本実施の形態で説明する半導体装置において、当該絶縁体は、例えば、絶縁体２５３、絶縁体２５４、および絶縁体２７５である。
　なお、本明細書等において、バリア絶縁体とは、バリア性を有する絶縁体のことを指す。本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、または固着する（ゲッタリングともいう）機能とする。
　酸素に対するバリア絶縁体として、アルミニウムおよびハフニウムの一方または双方を含む酸化物、酸化マグネシウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、及び窒化酸化シリコンなどが挙げられる。また、アルミニウムおよびハフニウムの一方または双方を含む酸化物として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などが挙げられる。例えば、絶縁体２５３、絶縁体２５４、及び絶縁体２７５はそれぞれ、上記酸素に対するバリア絶縁体を単層で、または積層して用いればよい。
　絶縁体２５３として、少なくとも絶縁体２８０よりも酸素を透過しにくい膜を用いることが好ましい。絶縁体２５３は、導電体２４２ａの側面、及び導電体２４２ｂの側面と接する領域を有するため、これらの側面に酸化膜が形成されるのを抑制できる。これにより、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を抑制できる。
　また、絶縁体２５３は、酸化物２３０ｂの上面および側面、酸化物２３０ａの側面、絶縁体２２４の側面、および絶縁体２２２の上面に接して設けられるため、熱処理などでの酸化物２３０ｂの領域２３０ｂｃからの酸素の脱離を抑制し、領域２３０ｂｃ中の酸素欠損を低減できる。また、絶縁体２８０に過剰な量の酸素が含まれていても、当該酸素が酸化物２３０ａおよび酸化物２３０ｂに過剰に供給され、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を起こすことを抑制できる。
　絶縁体２５４として、少なくとも絶縁体２８０よりも酸素を透過しにくい膜を用いることが好ましい。絶縁体２５４は酸化物２３０の領域２３０ｂｃと導電体２６０との間、及び絶縁体２８０と導電体２６０との間に設けられ、酸化物２３０の領域２３０ｂｃに含まれる酸素が導電体２６０へ拡散し、酸化物２３０の領域２３０ｂｃに酸素欠損が形成されることを抑制できる。また、絶縁体２５４は絶縁体２８０と導電体２６０との間に設けられ、酸化物２３０及び絶縁体２８０に含まれる酸素が導電体２６０へ拡散し、導電体２６０が酸化することを抑制できる。例えば、絶縁体２５４として、窒化シリコンを用いることが好ましい。
　絶縁体２７５として、少なくとも絶縁体２８０よりも酸素を透過しにくい膜を用いることが好ましい。絶縁体２７５は、絶縁体２８０と、導電体２４２ａ及び導電体２４２ｂとの間に設けられ、絶縁体２８０に含まれる酸素が導電体２４２ａおよび導電体２４２ｂに拡散することを抑制できる。したがって、導電体２４２ａおよび導電体２４２ｂが酸化されて抵抗率が増大し、トランジスタ２００のオン電流が低減することを抑制できる。例えば、絶縁体２７５として、窒化シリコンを用いることが好ましい。
　領域２３０ｂａ及び領域２３０ｂｂ中の水素濃度が低減するのを抑制するために、領域２３０ｂａ及び領域２３０ｂｂそれぞれの近傍に水素に対するバリア絶縁体を設けることが好ましい。例えば、絶縁体２７５に水素に対するバリア絶縁体を用いる。水素に対するバリア絶縁体として、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの酸化物、及び窒化シリコンなどの窒化物が挙げられる。例えば、絶縁体２７５は、上記水素に対するバリア絶縁体を単層で、または積層して用いればよい。
　絶縁体２７５は、領域２３０ｂａの側面及び領域２３０ｂｂの側面のそれぞれに接して配置されている。また、絶縁体２７５は、領域２３０ｂａの側面及び領域２３０ｂｂの側面と、絶縁体２５３との間に配置されている。これにより、領域２３０ｂａ及び領域２３０ｂｂの水素の外部への拡散を抑制でき、領域２３０ｂａ及び領域２３０ｂｂの水素濃度の低下を抑制することができる。そのため、領域２３０ｂａ及び領域２３０ｂｂをｎ型とすることができる。
　上記構成にすることで、チャネル形成領域として機能する領域２３０ｂｃをｉ型または実質的にｉ型とし、ソース領域またはドレイン領域として機能する領域２３０ｂａおよび領域２３０ｂｂをｎ型とすることができ、良好な電気特性を有する半導体装置を提供できる。また、半導体装置を微細化または高集積化しても良好な電気特性を有することができる。
　絶縁体２５３は、ゲート絶縁体の一部として機能する。図７Ｂに示すように、絶縁体２５３は、絶縁体２７５の側面、及び絶縁体２８０の側面に接して設けられる。
　絶縁体２５３は、絶縁体２５４及び導電体２６０と、ともに、絶縁体２８０などに形成された開口に設けられる。トランジスタ２００の微細化を図るにあたって、絶縁体２５３の膜厚は薄いことが好ましい。絶縁体２５３の膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上５．０ｎｍ以下、より好ましくは１．０ｎｍ以上５．０ｎｍ未満、さらに好ましくは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、絶縁体２５３は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　絶縁体２５３の膜厚を上記のように薄くするには、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
　ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの特徴がある。よって、絶縁体２５３を、絶縁体２８０などに形成された開口の側面、及び導電体２４２の側端部などに被覆性良く、上記のような薄い膜厚で成膜することができる。
　なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素を不純物として多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）、またはオージェ電子分光法（ＡＥＳ：Ａｕｇｅｒ　Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　ただし、絶縁体２５３の膜厚は、上記に限られるものではない。例えば、絶縁体２５３を、酸化アルミニウム膜と、酸化アルミニウム膜上の酸化シリコン膜と、酸化シリコン膜上の酸化ハフニウム膜の積層構造にする場合なども含めると、絶縁体２５３の膜厚は、０．１ｎｍ以上３０ｎｍ以下程度の範囲で適宜設定すればよい。
　絶縁体２５４は、ゲート絶縁体の一部として機能する。絶縁体２５４としては、水素に対するバリア性を有することが好ましい。これにより、導電体２６０に含まれる水素などの不純物が、酸化物２３０ｂに拡散するのを防ぐことができる。
　また、絶縁体２５４は、絶縁体２５３および導電体２６０と、ともに、絶縁体２８０などに形成された開口に設ける必要がある。トランジスタ２００の微細化を図るにあたって、絶縁体２５４の膜厚は薄いことが好ましい。絶縁体２５４の膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好ましくは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、絶縁体２５４は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　例えば、絶縁体２５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。
　なお、絶縁体２５３として、酸化ハフニウムなどの水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いることで、絶縁体２５３は、絶縁体２５４が有する機能を兼ねることができる。このような場合、絶縁体２５４を設けない構成にすることで、半導体装置の作製工程を簡略化し、生産性の向上を図ることができる。
　絶縁体２７５は、絶縁体２２２、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、及び導電体２４２を覆うように設けられる。絶縁体２７５は、絶縁体２２２の上面、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの側面、導電体２４２ａの上面及び側面、導電体２４２ｂの上面及び側面のそれぞれと接する領域を有する構成にすることができる。
　導電体２４２ａ、導電体２４２ｂ、及び導電体２６０として、酸化しにくい導電性材料、または、酸素が拡散しにくい導電性材料を用いることが好ましい。例えば、窒素を含む導電性材料、および酸素を含む導電性材料などが挙げられる。これにより、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０の導電率が低下することを抑制できる。
　導電体２４２及び導電体２６０の一方または双方は積層構造を有してもよい。例えば、図７Ｂに示すように、導電体２４２ａ及び導電体２４２ｂのそれぞれを２層の積層構造としてもよい。この場合、酸化物２３０ｂに接する層（導電体２４２ａ１及び導電体２４２ｂ１）として、酸化または酸素が拡散しにくい導電性材料を用いるとよい。また、例えば、図７Ｂに示すように、導電体２６０を導電体２６０ａと導電体２６０ｂの積層構造とする場合、導電体２６０ａとして、酸化または酸素が拡散しにくい導電性材料を用いるとよい。
　また、酸化物２３０ｂ上に導電体２４２ａおよび導電体２４２ｂを設けた状態で、酸素を含む雰囲気でマイクロ波処理を行うことが好ましい。これにより、領域２３０ｂｃの酸素欠損、およびＶＯＨの低減を図ることができる。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
　プラズマ及びマイクロ波などの作用により、領域２３０ｂｃのＶＯＨを酸素欠損と水素とに分断し、当該水素を領域２３０ｂｃから除去し、当該酸素欠損を酸素で補償することができる。よって、領域２３０ｂｃ中の水素濃度、酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。
　このとき、マイクロ波処理の作用は、導電体２４２ａおよび導電体２４２ｂに遮蔽され、領域２３０ｂａおよび領域２３０ｂｂには及ばないため、領域２３０ｂａおよび領域２３０ｂｂで、ＶＯＨの低減、および過剰な量の酸素供給が発生せず、キャリア濃度の低下を防ぐことができる。
　また、当該マイクロ波処理は絶縁体２５３となる絶縁膜の成膜後に行うことが好ましい。このように絶縁体２５３を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効率よく領域２３０ｂｃ中へ酸素を注入できる。また、絶縁体２５３を導電体２４２の側面、および領域２３０ｂｃの表面と接するように配置することで、導電体２４２の側面の酸化を抑制できる。
　また、領域２３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、酸素イオン、及び酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子、分子、またはイオン）など様々な形態がある。特に酸素ラジカルであると好適である。また、絶縁体２５３の膜質を向上させることができるため、トランジスタ２００の信頼性が向上する。
　図７Ｃに示すように、トランジスタ２００のチャネル幅方向の断面視において、酸化物２３０ｂは側面と上面との間に湾曲面を有してもよい。
　上記湾曲面での曲率半径は、０ｎｍより大きく、導電体２４２と重なる領域の酸化物２３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。例えば、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体２５３、絶縁体２５４、および導電体２６０の、酸化物２３０ｂへの被覆性を高めることができる。
　また、トランジスタ２００の作製工程中において、酸化物２３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０に酸素を供給して、酸素欠損の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　また、酸化物２３０と絶縁体２５３の界面およびその近傍に、酸化物２３０に含まれるインジウムが偏在する場合がある。これにより、酸化物２３０の表面近傍が、インジウム酸化物に近い原子数比、またはＩｎ−Ｚｎ酸化物に近い原子数比になる。このように酸化物２３０、特に酸化物２３０ｂの表面近傍のインジウムの原子数比が大きくなることで、トランジスタ２００の電界効果移動度を向上させることができる。
　また、水素がトランジスタ２００に混入することを抑制する構成とすることが好ましい。例えば、水、水素などの不純物の拡散を抑制する機能を有する絶縁体２１２、及び絶縁体２８２を、トランジスタ２００を包むように設けることが好ましい。
　絶縁体２１２により、絶縁体２１２の下方からトランジスタ２００に水素が拡散することを抑制できる。なお、絶縁体２１２としては、上述の絶縁体２７５に用いることができる絶縁体を用いればよい。
　絶縁体２１２、絶縁体２１４、及び絶縁体２８２の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、および酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　絶縁体２１２、絶縁体２１４、及び絶縁体２８２としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体２１２として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体２１４、及び絶縁体２８２として、水素を捕獲または水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウムなどを用いることが好ましい。このように、トランジスタ２００を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体２１２、絶縁体２１４、及び絶縁体２８２で取り囲む構造とすることが好ましい。
　ここで、絶縁体２１２、絶縁体２１４、及び絶縁体２８２として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、またはＭｇＯｙ（ｙは０より大きい任意数）などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合があるため、トランジスタ２００の周囲に存在する水素、特にトランジスタ２００のチャネル形成領域に含まれる水素を捕獲または固着することができる。
　また、絶縁体２１２、絶縁体２１４、及び絶縁体２８２は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。または、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
　絶縁体２１２、絶縁体２１４、及び絶縁体２８２の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいため、絶縁体２１２、絶縁体２１４、及び絶縁体２８２の水素濃度を低減できる。なお、成膜方法は、スパッタリング法に限られるものではなく、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法などを適宜用いてもよい。
　また、絶縁体２１２の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体２１２の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体２１２が、導電体２０５、導電体２４２、導電体２６０、または導電体２４０のチャージアップを緩和することができる場合がある。絶縁体２１２の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
　また、絶縁体２１６、絶縁体２８０、および絶縁体２８５は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。例えば、絶縁体２１６、絶縁体２８０、および絶縁体２８５として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
　導電体２０５は、酸化物２３０および導電体２６０と重なるように配置する。ここで、導電体２０５は、絶縁体２１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体２０５の一部が絶縁体２１４に埋め込まれる場合がある。
　導電体２０５は、導電体２０５ａおよび導電体２０５ｂを有する。導電体２０５ａは、当該開口の底面および側壁に接して設けられる。導電体２０５ｂは、導電体２０５ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体２０５ｂの上面の高さは、導電体２０５ａの上面の高さおよび絶縁体２１６の上面の高さと概略一致する。
　ここで、導電体２０５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物が拡散しにくい導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、および酸素分子などの少なくとも一）が拡散しにくい導電性材料を用いることが好ましい。
　導電体２０５ａに、水素が拡散しにくい導電性材料を用いることにより、導電体２０５ｂに含まれる水素などの不純物が、絶縁体２１６および絶縁体２２４等を介して、酸化物２３０に拡散することを防ぐことができる。また、導電体２０５ａに、酸素が拡散しにくい導電性材料を用いることにより、導電体２０５ｂが酸化して導電率が低下することを抑制できる。酸素が拡散しにくい導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５ａとしては、上記導電性材料を単層で、または積層して用いればよい。例えば、導電体２０５ａには、窒化チタンを用いればよい。
　また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体２０５ｂは、タングステンを用いればよい。
　導電体２０５を、第２のゲート電極として用いる場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。
　ここで、絶縁体２１６の膜厚は、導電体２０５とほぼ同じになる。絶縁体２１６の膜厚は、導電体２０５の設計（抵抗値）が許す範囲でできるだけ薄くすることが好ましい。絶縁体２１６が薄いほど膜中に含まれる水素などの不純物の絶対量が減少するため好ましい。
　なお、導電体２０５は、図７Ａに示すように酸化物２３０ａおよび酸化物２３０ｂのチャネル幅方向の端部よりも外側の領域においても延在し、導電体２０５と、導電体２６０とが絶縁体を介して重畳していることが好ましい。これにより、第１のゲート電極として機能する導電体２６０の電界と、第２のゲート電極として機能する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。
　本明細書等において、少なくとも第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる構造を有する。一方で、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、２面、３面、または４面等）を包むように配置される構造を示す。Ｆｉｎ型構造、およびＳ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　Ｓ−ｃｈａｎｎｅｌ構造は、チャネル形成領域を電気的に取り囲んでいる構造であるため、実質的にＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ　Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造と、同等の構造であるともいえる。このような構造は、酸化物２３０とゲート絶縁体との界面又は界面近傍に形成されるチャネル形成領域を、酸化物２３０のバルク全体とすることができる。したがって、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度を高めることが期待できる。
　なお、本発明の一態様の半導体装置はこれに限定されない。例えば、本発明の一態様に用いることができるトランジスタ構造としては、プレーナ型構造、Ｆｉｎ型構造、およびＧＡＡ構造の中から選ばれるいずれか一または複数としてもよい。
　また、図７Ｃに示すように、導電体２０５は延在させて、配線としても機能させている。ただし、これに限られることなく、導電体２０５の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体２０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体２０５を複数のトランジスタで共有する構成にしてもよい。
　なお、トランジスタ２００では、導電体２０５は、導電体２０５ａおよび導電体２０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
　絶縁体２２２は、水素（例えば、水素原子、および水素分子などの少なくとも一）が拡散しにくいことが好ましい。また、絶縁体２２２は、酸素（例えば、酸素原子、および酸素分子などの少なくとも一）が拡散しにくいことが好ましい。例えば、絶縁体２２２は、絶縁体２２４よりも水素および酸素の一方または双方が拡散しにくいことが好ましい。
　絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含むことが好ましい。例えば、酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネートなどを用いることが好ましい。または、ハフニウムおよびジルコニウムを含む酸化物（ハフニウムジルコニウム酸化物）を用いることが好ましい。このような材料を用いた場合、絶縁体２２２は、酸化物２３０から基板側への酸素の放出および、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。
　または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、または酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体２２２は、上記絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物などの、いわゆるｈｉｇｈ−ｋ材料を用いてもよい。これにより物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体２２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
　酸化物２３０と接する絶縁体２２４は、例えば、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。
　なお、絶縁体２２２および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体２２４は、図７Ｂなどに示すように、酸化物２３０ａと重畳して島状に形成してもよい。この場合、絶縁体２７５が、絶縁体２２４の側面および絶縁体２２２の上面に接する構成になる。なお、本明細書等において、島状とは、同一工程で形成された同一材料を用いた２以上の層が、物理的に分離されている状態であることを示す。
　導電体２４２（導電体２４２ａおよび導電体２４２ｂ）としては、例えば、窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、窒化タンタルが特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　なお、特に導電体２４２ａおよび導電体２４２ｂに、タンタルを含む窒化物を用いることで、酸化物２３０ｂなどに含まれる水素が、導電体２４２ａまたは導電体２４２ｂに拡散しやすくなるため好ましい。拡散した水素は、導電体２４２ａまたは導電体２４２ｂが有する窒素と結合することがある。つまり、酸化物２３０ｂなどに含まれる水素は、導電体２４２ａまたは導電体２４２ｂに吸い取られる場合がある。
　また、導電体２４２の側面と導電体２４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体２４２とすることで、図７Ｄなどに示すように、チャネル幅方向の断面における、導電体２４２の断面積を大きくすることができる。これにより、導電体２４２の導電率を大きくし、トランジスタ２００のオン電流を大きくすることができる。
　また、図７Ａに示すように、導電体２４２ａは、トランジスタ２００ａとトランジスタ２００ｂの間の領域において、開口を有する。また、当該開口と重なるように導電体２４０が配置されている。なお、トランジスタ２００の上面視において、当該開口の大きさは、導電体２４０の大きさよりも小さいことが好ましい。当該構成にすることで、導電体２４２ａと導電体２４０とが接する領域を有することができる。これにより、導電体２４２ａと導電体２４０とが電気的に接続される。
　なお、図７Ａに示すメモリセルでは、トランジスタ２００ａとトランジスタ２００ｂの導電体２４２ａが一体になっている構成について示したが、本発明はこれに限られるものではない。例えば、トランジスタ２００ａの導電体２４２ａと、トランジスタ２００ｂの導電体２４２ａが分離されている構成にしてもよい。このような構成にすることで、導電体２４２のＹ方向の幅を、最小線幅に設定することができ、半導体装置の高集積化を図ることができる。上記の場合、トランジスタ２００ａの導電体２４２ａの上面の一部、及び側面の一部が導電体２４０に接し、且つトランジスタ２００ｂの導電体２４２ａの上面の一部、及び側面の一部が導電体２４０に接する。このような構造にすることで、プラグとして機能する導電体２４０と、トランジスタ２００ａ、及びトランジスタ２００ｂが電気的に接続される。
　また、導電体２４２ａ（導電体２４２ｂ）と、酸化物２３０ｂとが接した状態で加熱処理を行う場合、導電体２４２ａ（導電体２４２ｂ）と重畳する領域の酸化物２３０ｂは、キャリア濃度が増加し、シート抵抗が低下することがある。したがって、導電体２４２ａ（導電体２４２ｂ）と重畳する領域の酸化物２３０ｂを、自己整合的に低抵抗化することができる。
　図７Ａ乃至図７Ｄに示す半導体装置では、導電体２４２は２層の積層構造を有する。具体的には、導電体２４２ａは、導電体２４２ａ１と、導電体２４２ａ１上の導電体２４２ａ２とを有する。同様に、導電体２４２ｂは、導電体２４２ｂ１と、導電体２４２ｂ１上の導電体２４２ｂ２とを有する。このとき、導電体２４２ａ１、および導電体２４２ｂ１は、酸化物２３０ｂと接する側に配置される。
　詳細は後述するが、導電体２４２ａ１、及び導電体２４２ａ２はそれぞれ、導電体２４２ｂ１、及び導電体２４２ｂ２と同じ材料、及び同じ工程で形成することができる。
　なお、以下において、導電体２４２ａ１と導電体２４２ｂ１をまとめて導電体２４２の下層と呼ぶ場合がある。また、導電体２４２ａ２と導電体２４２ｂ２をまとめて導電体２４２の上層と呼ぶ場合がある。
　導電体２４２の下層は、酸化しにくい導電性材料で構成されることが好ましい。これにより、導電体２４２の導電率が低下することを抑制できる。また、導電体２４２の下層は、水素を吸い取りやすい（抜き取りやすい）特性を有してもよい。これにより、酸化物２３０に含まれる水素が導電体２４２の下層へ拡散し、酸化物２３０の水素濃度を低減できる。よって、トランジスタ２００に安定した電気特性を付与することができる。
　また、導電体２４２の上層は、導電体２４２の下層よりも、導電性が高いことが好ましい。例えば、導電体２４２の上層の膜厚を、導電体２４２の下層の膜厚より大きくすればよい。なお、導電体２４２の上層は、少なくとも一部において、導電体２４２の下層よりも導電性が高い領域を有していればよい。または、導電体２４２の上層は、導電体２４２の下層よりも、抵抗率が低い導電性材料で構成されることが好ましい。これにより、配線遅延を抑制した半導体装置を作製できる。
　なお、導電体２４２の上層は、水素を吸い取りやすい特性を有してもよい。これにより、導電体２４２の下層に吸い取られた水素が、導電体２４２の上層にも拡散し、酸化物２３０中の水素濃度をより低減できる。よって、トランジスタ２００に安定した電気特性を付与することができる。
　導電体２４２を２層の積層構造とする場合、導電体２４２の下層及び上層の、構成元素、化学組成、および成膜条件の中から選ばれる一または複数を異ならせてもよい。
　例えば、導電体２４２の下層として、窒化タンタル又は窒化チタンを用い、導電体２４２の上層として、タングステンを用いることができる。当該構成にすることで、導電体２４２の下層が酸化し、導電体２４２の導電率が低下することを抑制できる。また、当該構成にすることで、導電体２４２の上層を酸素に対するバリア性を有する絶縁体２７５と、酸化しにくい特性を有する導電体２４２の下層とで取り囲むことができる。したがって、導電体２４２の上層が酸化することを抑制し、配線遅延を抑制した半導体装置を作製できる。また、導電体２４２の上層にタングステンを用いることで、導電体２４２は配線として機能することができる。
　または、例えば、導電体２４２の下層として窒化タンタルを用い、導電体２４２の上層として窒化チタンを用いてもよい。窒化チタンは、窒化タンタルより導電性が高いため、導電体２４２の上面に接して設けられる導電体２４０とのコンタクト抵抗の低減を図ることができる。
　導電体２４２の下層と、及び導電体２４２の上層が、異なる導電性材料を用いる例について示したが、本発明はこれに限られない。導電体２４２の下層、及び上層は、構成する元素が同じで、かつ、化学組成の異なる導電性材料を用いてもよい。このとき、導電体２４２の下層と上層とを、大気環境にさらさずに連続して成膜することで、導電体２４２の下層表面に大気環境からの不純物または水分が付着することを防ぐことができ、これらの界面近傍を清浄に保つことができる。
　また、導電体２４２の下層に、タンタルに対する窒素の原子数比が高い、窒化タンタルを用い、導電体２４２の上層に、タンタルに対する窒素の原子数比が低い、窒化タンタルを用いることが好ましい。例えば、導電体２４２の下層として、タンタルに対する窒素の原子数比が１．０以上２．０以下、好ましくは１．１以上１．８以下、より好ましくは１．２以上１．５以下の窒化タンタルを用いる。また、例えば、導電体２４２の上層として、タンタルに対する窒素の原子数比が０．３以上１．５以下、好ましくは０．５以上１．３以下、より好ましくは０．６以上１．０以下の窒化タンタルを用いる。
　タンタルに対する窒素の原子数比を高くすることで、窒化タンタルの耐酸化性を高めること、窒化タンタル中への酸素の拡散を抑制することができる。このような窒化タンタルを導電体２４２の下層に用いることが好ましい。これにより、導電体２４２の下層と酸化物２３０との間に酸化層が形成されるのを防ぐ、または酸化層の膜厚を薄くすることができる。
　また、タンタルに対する窒素の原子数比を低くすることで、窒化タンタルの抵抗率を下げることができる。よって、タンタルに対する窒素の原子数比が低い、窒化タンタルを導電体２４２の上層に用いることが好ましい。これにより、配線遅延を抑制した半導体装置を作製することができる。
　なお、導電体２４２において、上層と下層に構成元素の同じ材料を用いた場合、境界を明確に検出することが困難な場合がある。
　なお、トランジスタ２００では、導電体２４２を、２層の積層構造にする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４２を単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
　導電体２６０は、その上面が、絶縁体２５４の最上部、絶縁体２５３の最上部、および絶縁体２８０の上面と高さが概略一致するように配置される。
　第１のゲート電極として機能する導電体２６０は、導電体２６０ａと、導電体２６０ａの上の導電体２６０ｂと、を有する。導電体２６０ａは、導電体２６０ｂの底面および側面を包むように配置される。なお、図７Ｂおよび図７Ｃでは、導電体２６０は、導電体２６０ａと導電体２６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、および酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を有することにより、絶縁体２８０などに含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０は、チャネル幅方向に延在して設けられた開口２５８を埋めるように形成されており、導電体２６０もチャネル幅方向に延在して設けられている。これにより、複数のトランジスタ２００を設ける場合、導電体２６０を配線として機能させることもできる。また、この場合、導電体２６０とともに、絶縁体２５３及び絶縁体２５４も延在して設けられる。
　また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層構造としてもよい。
　また、導電体２６０は、絶縁体２８０などに形成されている開口２５８を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
　また、図７Ｃに示すように、トランジスタ２００のチャネル幅方向において、絶縁体２２２の底面を基準としたときの、導電体２６０の、導電体２６０と酸化物２３０ｂとが重ならない領域の底面の高さは、酸化物２３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体２６０が、絶縁体２５３などを介して、酸化物２３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体２６０の電界を酸化物２３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体２２２の底面を基準としたときの、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
　絶縁体２８０は、絶縁体２７５上に設けられ、絶縁体２５３、絶縁体２５４、および導電体２６０が設けられる領域に開口２５８が形成されている。また、絶縁体２８０の上面は、平坦化されていてもよい。
　層間膜として機能する絶縁体２８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体２８０は、例えば、絶縁体２１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体２８０中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体２８０は、酸化シリコン、酸化窒化シリコンなどのシリコンを含む酸化物を適宜用いればよい。
　絶縁体２８２は、導電体２６０、絶縁体２５３、絶縁体２５４、および絶縁体２８０のそれぞれの上面の少なくとも一部と接するように配置される。絶縁体２８２は、水、水素などの不純物が、上方から絶縁体２８０に拡散することを抑制するバリア絶縁膜として機能する。
　絶縁体２８２として、酸化アルミニウムを用いる場合、スパッタリング法で成膜することが好ましい。特に酸素ガスを含む雰囲気でアルミニウムターゲットを用いて、パルスＤＣスパッタリング法で酸化アルミニウムを成膜することがより好ましい。これにより、膜厚分布をより均一にし、スパッタレート、および膜質を向上することができる。ここで、基板にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）電力を印加してもよい。基板に印加するＲＦ電力の大きさによって、絶縁体２８２より下層へ注入する酸素量を制御することができる。例えば、ＲＦ電力が小さいほど絶縁体２８２より下層へ注入する酸素量が減り、絶縁体２８２の膜厚が薄くても当該酸素量は飽和しやすくなる。また、ＲＦ電力が大きいほど絶縁体２８２より下層へ注入する酸素量が増える。
　図７Ａ乃至図７Ｄなどでは、絶縁体２８２を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば、絶縁体２８２を、２層の積層構造にしてもよい。
　以上が、トランジスタ２００についての説明である。
［容量素子２５０］
　図１０Ａに、図７Ｂにおける容量素子２５０及びその近傍の拡大図を示し、図１０Ｂに、図７Ｄにおける容量素子２５０及びその近傍の拡大図を示す。
　容量素子２５０は、導電体１５６と、絶縁体１５３と、導電体１６０（導電体１６０ａ及び導電体１６０ｂ）と、を有する。導電体１５６は容量素子２５０の一対の電極の一方（下部電極ともいう）として機能し、導電体１６０は容量素子２５０の一対の電極の他方（上部電極ともいう）として機能し、絶縁体１５３は容量素子２５０の誘電体として機能する。
　導電体１５６、絶縁体１５３、導電体１６０ａ、及び導電体１６０ｂの少なくとも一部は、絶縁体２７５、絶縁体２８０、及び絶縁体２８２に設けられた開口１５８内に配置されている。導電体１５６は導電体２４２ｂ上に設けられ、絶縁体１５３は導電体１５６上に設けられ、導電体１６０ａは絶縁体１５３上に設けられ、導電体１６０ｂは導電体１６０ａ上に設けられる。
　導電体１５６は、絶縁体２７５、絶縁体２８０、及び絶縁体２８２に形成された開口１５８に沿って配置される。導電体１５６の上面の一部の高さは、絶縁体２８２の上面の高さより高いことが好ましい。また、導電体１５６の下面には、導電体２４２ｂの上面が接する。導電体１５６は、ＡＬＤ法またはＣＶＤ法などの被覆性の良好な成膜法を用いて成膜することが好ましく、導電体２０５、導電体２６０、または導電体２４２に用いることができる導電体を用いればよい。例えば、導電体１５６として、導電体２４２ｂと同じ導電性材料を用いることで、導電体１５６と導電体２４２ｂの接触抵抗を低減することができる。例えば、導電体１５６として、ＡＬＤ法を用いて成膜した窒化チタンまたは窒化タンタルを用いることができる。
　絶縁体１５３は、導電体１５６、および絶縁体２８２の一部を覆うように配置される。絶縁体１５３には、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）を用いることが好ましい。絶縁体１５３は、ＡＬＤ法またはＣＶＤ法などの被覆性の良好な成膜法を用いて成膜することが好ましい。例えば、アルミニウム、ハフニウム、ジルコニウム、及びガリウムなどから選ばれた金属元素を一種以上含む、酸化物、酸化窒化物、窒化酸化物、または窒化物を用いることができる。また、上記にシリコンを含有させてもよい。
　例えば、高誘電率（ｈｉｇｈ−ｋ）材料の絶縁体として、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびジルコニウムを有する酸化物、シリコンおよびジルコニウムを有する酸化窒化物、ハフニウムおよびジルコニウムを有する酸化物、ハフニウムおよびジルコニウムを有する酸化窒化物、などを用いることができる。
　また、上記の材料からなる絶縁膜を積層して用いることが好ましく、高誘電率（ｈｉｇｈ−ｋ）材料と、当該高誘電率（ｈｉｇｈ−ｋ）材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜、またはハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。絶縁耐力が大きい絶縁体を積層して用いることで、容量素子２５０の静電破壊を抑制することができる。
　導電体１６０は、絶縁体２７５、絶縁体２８０、及び絶縁体２８２に形成された開口１５８を埋めるように配置される。導電体１６０は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、導電体２０５、または導電体２６０に用いることができる導電体を用いればよい。例えば、導電体１６０ａとして、ＡＬＤ法を用いて成膜した窒化チタンを用い、導電体１６０ｂとして、ＣＶＤ法を用いて成膜したタングステンを用いることができる。なお、絶縁体１５３に対するタングステンの密着性が十分高い場合は、導電体１６０として、ＣＶＤ法を用いて成膜したタングステンの単層膜を用いてもよい。
　開口１５８は、導電体２４２ｂに達するように設けられている。つまり、開口１５８は、導電体２４２ｂと重畳する領域を有するといえる。導電体２４２ｂは、トランジスタ２００のソース電極及びドレイン電極の他方であり、開口１５８に設けられた導電体１５６の下面に接することで、トランジスタ２００と容量素子２５０を電気的に接続することができる。
　平面視において、開口１５８と酸化物２３０の距離が近いことが好ましい。このような構造にすることにより、容量素子２５０とトランジスタ２００を有するメモリセルの占有面積を低減することができる。なお、平面視において、開口１５８の形状は、四角形としてもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよいし、楕円を含む円形状としてもよい。
　図１０Ａ及び図１０Ｂに示すように、開口１５８の底面及び内壁に接して、導電体１５６が設けられる。よって、導電体１５６は、絶縁体２７５、絶縁体２８０、及び絶縁体２８２の側面、導電体２４２ｂ１の側面、導電体２４２ｂ２の側面及び上面、並びに絶縁体２２２の上面に接する。また、導電体１５６の上面に接して絶縁体１５３が設けられ、絶縁体１５３の上面に接して導電体１６０ａが設けられ、導電体１６０ａの上面に接して導電体１６０ｂが設けられている。
　容量素子２５０が上記のような構造をとることで、図１０Ａ及び図１０Ｂに示すように、開口１５８の底面、及び側面において、絶縁体１５３を介して導電体１５６と導電体１６０が対向して配置される容量素子２５０を形成することができる。よって、開口１５８の深さ（絶縁体２８０の膜厚ということもできる。）を深くすることで、容量素子２５０の静電容量を大きくすることができる。このように、容量素子２５０の単位面積当たりの静電容量を大きくすることにより、記憶装置の読み出し動作を安定にすることができる。
　また、図１０Ａに示すように、導電体１５６の一部、絶縁体１５３の一部、及び導電体１６０の一部は、開口１５８から露出して設けられる。言い換えると、導電体１５６の一部、絶縁体１５３の一部、及び導電体１６０の一部は、導電体２６０の上面より上、または絶縁体２８２の上面より上に形成される。
　導電体１５６の一部、及び絶縁体１５３の一部は、絶縁体２８２の上面に接する。つまり、導電体１５６の側端部は、絶縁体１５３に覆われている。さらに、導電体１６０は、絶縁体１５３を介して絶縁体２８２と重なる領域を有することが好ましい。ここで、図１０Ａに示すように、導電体１６０の側端部と、絶縁体１５３の側端部が概略一致する。このような構成にすることで、導電体１６０と導電体１５６を絶縁体１５３で分離させることができるため、導電体１６０と導電体１５６のショートを抑制することができる。
　また、導電体１６０の絶縁体２８２より上の部分は、引き回して配線状に形成してもよい。例えば、図７Ｄに示すように、導電体１６０を、トランジスタ２００のチャネル幅方向に延在して設けることができる。これにより、複数のトランジスタ２００及び容量素子２５０を設ける場合、導電体１６０を配線として機能させることもできる。また、この場合、導電体１６０とともに、絶縁体１５３も延在して設けることができる。
　また、容量素子２５０は、図１１Ａ及び図１１Ｂに示すような構造にしてもよい。ここで、図１１Ａは、図７Ｂにおける容量素子２５０に対応する拡大図であり、図１１Ｂは、図７Ｄにおける容量素子２５０に対応する拡大図である。
　容量素子２５０は、図１１Ａ及び図１１Ｂに示すように、導電体１５６の最上部が絶縁体２８２の上面と概略一致する構成にしてもよい。
　また、容量素子２５０は、図１１Ａ及び図１１Ｂに示すように、絶縁体１５３の一部が導電体１６０から露出する構成にしてもよい。
　また、容量素子２５０は、図１１Ｂに示すように、チャネル幅方向の断面視において、導電体２４２ｂの一部が、導電体１５６から露出する構成にしてもよい。
　また、容量素子２５０は、図１２Ａ及び図１２Ｂに示すような構造にしてもよい。ここで、図１２Ａは、図７Ｂにおける容量素子２５０に対応する拡大図であり、図１２Ｂは、図７Ｄにおける容量素子２５０に対応する拡大図である。
　容量素子２５０は、図１２Ａに示すように、開口１５８内において、導電体２４２ｂの下に、絶縁体２２４、酸化物２３０ａ、及び酸化物２３０ｂが形成されていてもよい。この場合、図１２Ｂに示すように、導電体１５６が、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの側面、及び導電体２４２の側面に接して設けられることが好ましい。これにより、容量素子２５０が、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの側面、及び導電体２４２の側面に沿って形成されるため、容量素子２５０の静電容量を大きくすることができる。
　または、容量素子２５０は、例えば、図１２Ｃに示す形状を有してもよい。具体的には、開口１５８の一部は、図１１Ａに示す構造と同様に、導電体２４２ｂと重なり、他の一部は、図１２Ａに示す構造と同様に、導電体２４２ｂ、酸化物２３０ｂ、酸化物２３０ａ、及び絶縁体２２４と重なる。
　なお、図１０Ａ乃至図１２Ｃには、開口１５８の側壁が絶縁体２２２の上面に対し、概略垂直になる構成を示しているが、本発明はこれに限られない。開口１５８の側壁はテーパー形状になっていてもよい。開口１５８の側壁をテーパー形状にすることで、後の工程において、絶縁体１５３などの被覆性が向上し、鬆などの欠陥を低減できる。
　以上が、容量素子２５０についての説明である。
［貫通電極の構成例］
　導電体２４０は、絶縁体２８５、絶縁体２８０、絶縁体２７５、導電体２４２ａ、絶縁体２１６、及び絶縁体２１２に形成された開口２０６の内壁に接して設けられている。また、導電体２４０は、導電体２０９の上面と接する領域を有する。なお、導電体２４２ａは、開口２０６内に、その一部が突出して配置されているとみなすこともできる。
　導電体２４０は、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、およびダイオードなどの回路素子、配線、電極、または、端子と、トランジスタ２００を電気的に接続するためのプラグまたは配線として機能する。導電体２４０は、貫通電極と呼ぶことができる。
　導電体２４０は、導電体２４０ａと導電体２４０ｂの積層構造（２層構造）とすることが好ましい。例えば、図７Ｂに示すように、導電体２４０は、導電体２４０ａが上記開口の内壁に接して設けられ、さらに内側に導電体２４０ｂが設けられる構造にすることができる。つまり、導電体２４０ａは、絶縁体２８５、絶縁体２８０、絶縁体２７５、導電体２４２ａ、絶縁体２１６、及び絶縁体２１２の近傍に配置される。
　ここで、導電体２４０ａは、ＡＬＤ法などの被覆性の良好な成膜法で成膜されることが好ましい。このように成膜されることで、導電体２４０ａの概形は、開口２０６の内壁がなす形状と概ね一致する。なお、図７Ｂ等では導電体２４０ａが均一な厚さで示されているが、導電体２４２ａの陰になる部分などでは、厚さの薄い部分、または成膜されない部分を有する場合もある。
　導電体２４０ａとしては、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを単層で、または積層して用いてもよい。また、絶縁体２８２より上層に含まれる水、水素などの不純物が、導電体２４０を通じて酸化物２３０に混入することを抑制できる。
　また、導電体２４０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。
　例えば、導電体２４０ａとして窒化チタンを用い、導電体２４０ｂとしてタングステンを用いることが好ましい。この場合、導電体２４０ａは、チタンと、窒素とを有する導電体となり、導電体２４０ｂは、タングステンを有する導電体となる。
　なお、トランジスタ２００では、導電体２４０として導電体２４０ａおよび導電体２４０ｂの２層構造とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、または３層以上の多層構造としてもよい。多層構造の場合、形成順に序数を付与し、区別する場合がある。また、図７Ｂでは、図示していないが、導電体２４０の上面の高さが、絶縁体２８５の上面の高さより高くなる場合がある。
　図１３Ａに、導電体２４０が接する領域及びその近傍の拡大図を示す。図１３Ａに示すように、導電体２４０は、絶縁体２８５、絶縁体２８０、絶縁体２７５、導電体２４２ａ、絶縁体２１６、及び絶縁体２１２に形成された開口２０６内に配置される。また、絶縁体２１２と絶縁体２１６の間に設けられた、絶縁体２１４は開口２０６ａを有する。また、絶縁体２１６と絶縁体２７５の間に設けられた、絶縁体２２２は開口２０６ｂを有する。また、絶縁体２８０と絶縁体２８５の間に設けられた、絶縁体２８２は開口２０６ｃを有する。また、図１３Ａに示す断面図において、開口２０６の幅を幅Ｗ１とし、開口２０６ａの幅を幅Ｗ３ａとし、開口２０６ｂの幅を幅Ｗ３ｂとし、開口２０６ｃの幅を幅Ｗ３ｃとする。
　ここで、図１３Ｂに、図１３Ａに対応する平面図を示す。図１３Ｂに示すように、開口２０６は、平面視において、開口２０６ａの少なくとも一部、開口２０６ｂの少なくとも一部、及び開口２０６ｃの少なくとも一部、と重畳することが好ましい。さらに、図１３Ｂに示すように、開口２０６は、平面視において、開口２０６ａの内側、開口２０６ｂの内側、及び開口２０６ｃの内側、に配置されることが好ましい。この場合、図１３Ａに示すように、幅Ｗ１は、幅Ｗ３ａ、幅Ｗ３ｂ、及び幅Ｗ３ｃより小さくなる。よって、絶縁体２１２、絶縁体２１６、絶縁体２７５、絶縁体２８０、及び絶縁体２８５の側面は、絶縁体２１４、絶縁体２２２、及び絶縁体２８２の側面よりも、導電体２４０側に突出して設けられることになる。
　開口２０６を上記のような構造にすることで、絶縁体２１４、絶縁体２２２、及び絶縁体２８２をエッチングすることなく、開口２０６を形成することができる。上述のように、絶縁体２１４、絶縁体２２２、及び絶縁体２８２は、例えば、酸化アルミニウム、または酸化ハフニウムなどの、いわゆる難エッチング材からなる絶縁層である。このような、難エッチング材からなる絶縁層が、開口２０６を形成する領域に挟まれていると、難エッチング材からなる絶縁層と、他の絶縁層でエッチングレートが大きく異なるため、開口２０６に異常形状が形成される恐れがある。
　本実施の形態では、開口２０６を形成する領域に重畳して、絶縁体２１４に開口２０６ａを形成し、絶縁体２２２に開口２０６ｂを形成し、絶縁体２８２に開口２０６ｃを形成する。これにより、開口２０６を形成する際に、難エッチング材からなる絶縁層をエッチングする必要がなくなるため、開口２０６を歩留まりよく作製し、記憶装置の生産性を向上させることができる。また、好ましくは、開口２０６の側壁を基板面、または導電体２０９の上面などに概略垂直に設けることができる。これにより、開口２０６の占有面積を低減し、メモリセル１個当たりの占有面積を低減することができるため、記憶装置の面積当たりの記憶容量を増大させることができる。
　また、図１３Ａに示すように、絶縁体２８２の開口２０６ｃに重畳して、絶縁体２８０の上面に凹部が形成される場合がある。さらに、開口２０６ｃ、及び当該凹部を埋め込むように、絶縁体２８５が形成される場合がある。この場合、絶縁体２８２と導電体２４０の間に絶縁体２８５が形成されることになる。
　また、図１３Ａに示すように、Ａ１−Ａ２方向において、導電体２４０は、幅Ｗ１を有する領域と、幅Ｗ２を有する領域とを有する。幅Ｗ１は、開口２０６の側壁に接する導電体２４０の幅に対応する。また、幅Ｗ２は、導電体２４２ａが有する開口の幅に対応する。なお、上述のように、導電体２４２ａを、トランジスタ２００ａ側とトランジスタ２００ｂ側で分離して設ける場合は、幅Ｗ２は、トランジスタ２００ａ側の導電体２４２ａと、トランジスタ２００ｂ側の導電体２４２ａの距離に対応する。
　図１３Ａに示すように、幅Ｗ１は、幅Ｗ２より大きいことが好ましい。当該構成において、導電体２４０は、導電体２４２ａの上面の一部及び側面の一部と少なくとも接する。したがって、導電体２４０と導電体２４２ａが接する領域の面積を大きくすることができる。ここで、図１３Ａに示すように、開口２０６において、導電体２４２ａの側面は、絶縁体２８０及び絶縁体２７５の側面より突出している。なお、本明細書等では、導電体２４０と導電体２４２ａとのコンタクトを、トップサイドコンタクトと呼ぶことがある。
　また、図１３Ａに示すように、導電体２４０は、導電体２４２ａの下面の一部と接してもよい。当該構成にすることで、導電体２４０と導電体２４２ａが接する領域の面積をさらに大きくすることができる。ここで、図１３Ａに示すように、開口２０６において、導電体２４２ａの側面は、絶縁体２１６の側面より突出している。
　上記のように、導電体２４０と導電体２４２ａの接触面積を大きくすることで、接触抵抗を低減することができる。これにより、本発明に係る記憶装置の動作速度の向上、消費電力の低減を図ることができる。
　また、上記のように、絶縁体２１６の上面に、開口２０６ｂと重畳する凹部が形成される場合、当該凹部を埋め込むように、導電体２４２ａ１及び導電体２４２ａ２が形成される。このとき、導電体２４２ａ１は、酸化物２３０ｂの上面及び側面、酸化物２３０ａの側面、絶縁体２２４の側面、絶縁体２２２の側面、ならびに絶縁体２１６の凹部の上面及び側面に接する。
　導電体２０９は、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、およびダイオードなどの回路素子の一部、配線、電極、または、端子として機能する。
　また、絶縁体２１０は、層間膜として機能する。絶縁体２１０としては、上述の絶縁体２１４、絶縁体２１６などに用いることができる絶縁体を用いればよい。
　以上が貫通電極についての説明である。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、金属酸化物を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
　酸化物２３０として、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。特に、元素Ｍは、ガリウム、アルミニウム、イットリウム、及びスズから選ばれた一種または複数種であることが好ましい。
　特に、トランジスタの半導体層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。又は、トランジスタの半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いてもよい。又は、半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯまたはＩＧＡＺＯ）を用いてもよい。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　以降では、金属酸化物の一例として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物について説明する。なお、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物を、Ｉｎ−Ｇａ−Ｚｎ酸化物と呼ぶ場合がある。
＜結晶構造の分類＞
　酸化物半導体の結晶構造としては、アモルファス（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓを含む）、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、単結晶（ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ）、および多結晶（ｐｏｌｙ　ｃｒｙｓｔａｌ）等が挙げられる。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、構造に着目した場合、上記とは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。
＜＜その他の半導体材料＞＞
　酸化物２３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物２３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
　ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス力のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
　層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
　酸化物２３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物２３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。上述の遷移金属カルコゲナイドを、酸化物２３０に適用することで、オン電流が大きい半導体装置を提供することができる。
＜半導体装置の変形例＞
　以下では、図１４Ａ乃至図１６Ｂを用いて、本発明の一態様である半導体装置の一例について説明する。
　図１４Ａ乃至図１４Ｄに示す半導体装置は、図７Ａ乃至図７Ｄに示した半導体装置の変形例である。図１４Ａ乃至図１４Ｄに示す半導体装置は、図７Ａ乃至図７Ｄに示した半導体装置とは、絶縁体２８３、及び絶縁体２２１を有する点で異なる。
　絶縁体２８３は、絶縁体２８２と絶縁体２８５との間に設けられている。この場合、導電体１５６の一部、及び絶縁体１５３の一部が、絶縁体２８３の上面に接する。絶縁体２８３として、上述した水素が拡散しにくい絶縁体を用いることが好ましい。
　絶縁体２１２と絶縁体２８３に挟まれた領域内で、絶縁体２８０に接して、水素などの不純物を捕獲する機能を有する絶縁体２８２を設ける。これにより絶縁体２８０などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体２８２として、アモルファス構造を有する酸化アルミニウムを用いることが好ましい。
　ここで、絶縁体２８３は、絶縁体２８２とともに開口２０６ｃが形成されることが好ましい。
　図１４Ａ乃至図１４Ｄに示すトランジスタ２００では、絶縁体２８３を単層として設ける構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２８３を２層以上の積層構造として設ける構成にしてもよい。
　絶縁体２２１は、絶縁体２１６及び導電体２０５と絶縁体２２２との間に設けられている。絶縁体２２１は、水素が拡散しにくいことが好ましい。これにより、絶縁体２２１の下方からトランジスタ２００に水素が拡散することを抑制できる。なお、絶縁体２２１が絶縁体２１２の機能を兼ね、絶縁体２１２を設けない構成にしてもよい。なお、絶縁体２２１としては、上述の絶縁体２７５に用いることができる絶縁体を用いればよい。
　ここで、絶縁体２２１に、絶縁体２２２に形成される開口２０６ｂと重畳して開口が形成される場合がある。また、絶縁体２２１の膜厚が厚い場合には、絶縁体２２２に形成される開口２０６ｂと重畳して凹部が形成される場合がある。
　また、図１４Ｂおよび図１４Ｃに示すように、導電体２０５を、導電体２０５ａ、導電体２０５ｂ、および導電体２０５ｃの３層積層構造にしてもよい。
　導電体２０５ｃは、導電体２０５ａと同様に、水素が拡散しにくいことが好ましい。これにより、導電体２０５ｂを導電体２０５ａおよび導電体２０５ｃで包み込むことができるため、導電体２０５ｂに含まれる水素などの不純物が、絶縁体２１６および絶縁体２２４等を介して、酸化物２３０に拡散することを防ぐことができる。また、導電体２０５ｂの酸化を抑制することができる。
　図１５Ａ乃至図１５Ｄに示す半導体装置は、図７Ａ乃至図７Ｄに示した半導体装置の変形例である。また、図１６Ａに、図１５Ｂに示す導電体２４０近傍の拡大断面図を示し、図１６Ｂに図１６Ａに対応する平面図を示す。図１５及び図１６に示す半導体装置は、図７Ａ乃至図７Ｄに示した半導体装置とは、絶縁体２１４に開口２０６ｄを有し、絶縁体２２２に開口２０６ｅを有し、絶縁体２８２に開口２０６ｆを有する点で異なる。また、図１６Ａに示す断面図において、開口２０６ｄの幅を幅Ｗ３ｄとし、開口２０６ｅの幅を幅Ｗ３ｅとし、開口２０６ｆの幅を幅Ｗ３ｆとする。
　図１６Ｂに示すように、開口２０６ｄ、開口２０６ｅ、及び開口２０６ｆは、平面視において、開口２０６の内側、に配置されることが好ましい。この場合、図１６Ａに示すように、幅Ｗ３ｄ、幅Ｗ３ｅ、及び幅Ｗ３ｆは、幅Ｗ１より小さくなる。よって、絶縁体２１４、絶縁体２２２、及び絶縁体２８２の側面は、絶縁体２１２、絶縁体２１６、絶縁体２７５、絶縁体２８０、及び絶縁体２８５の側面よりも、導電体２４０側に突出して設けられることになる。
　本発明の一態様により、新規のトランジスタを提供できる。または、微細化または高集積化が可能な半導体装置を提供できる。または、周波数特性が良好な半導体装置を提供できる。または、動作速度が速い半導体装置を提供できる。または、トランジスタ特性のばらつきが少ない半導体装置を提供できる。または、良好な電気特性を有する半導体装置を提供できる。または、信頼性が良好な半導体装置を提供できる。または、オン電流が大きい半導体装置を提供できる。または、電界効果移動度が大きい半導体装置を提供できる。または、低消費電力の半導体装置を提供できる。
　本実施の形態に示す、トランジスタ２００及び容量素子２５０を有する半導体装置は、記憶装置のメモリセルとして用いることができる。トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある）である。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。また、トランジスタ２００の周波数特性が高いため、記憶装置の読み出し、および書き込みを高速に行うことができる。
　また、メモリセルとして用いることができる、トランジスタ２００及び容量素子２５０を有する半導体装置をマトリクス状に配置することで、メモリセルアレイを構成することができる。メモリセルアレイの一例として、図１７Ａに、Ａ１−Ａ２方向に上記メモリセルを複数配置した例を示す。
　なお、図１７Ａでは、隣接する容量素子２５０ａの導電体１６０と、容量素子２５０ｂの導電体１６０が分離されている構成について示しているが、本発明はこれに限られるものではない。例えば、図１７Ｂに示すように、隣接する容量素子２５０ａの導電体１６０と、容量素子２５０ｂの導電体１６０が一体になる構成にしてもよい。このとき、隣接する容量素子２５０ａの絶縁体１５３と、容量素子２５０ｂの絶縁体１５３が一体になってもよい。
　また、上記メモリセルを平面のみでなく積層する構成としてもよい。図１８に上記メモリセルを有する層を複数積層する構成の断面図を示す。このとき、記憶装置は、トランジスタ２００及び容量素子２５０を有するメモリセルを含む層を複数有し、複数の当該層が積層される構成を有する、といえる。または、記憶装置は、少なくとも２つのメモリセルを有する層を複数有し、複数の当該層が積層される構成を有する、といえる。ここで、トランジスタ２００ａ及び容量素子２５０ａを有するメモリセルを第１のメモリセルと呼び、トランジスタ２００ｂ及び容量素子２５０ｂを有するメモリセルを第２のメモリセルと呼ぶことがある。
　なお、図１８では、絶縁体２１０及び導電体２０９と接する、メモリセルを含む層には、絶縁体２１２が設けられるが、それよりも上の層では、絶縁体２１２が設けられない構成としている。ただし、これに限られず、全てのメモリセルを含む層において、絶縁体２１２を設ける構成にしてもよい。
　なお、図１８では、メモリセルを有する層を複数積層する構成を示しているが、これに限られない。例えば、図１７Ａまたは図１７Ｂに示すメモリセルアレイを含む層を複数積層してもよい。このとき、記憶装置は、トランジスタ２００及び容量素子２５０を有するメモリセルが設けられたメモリセルアレイを含む層を複数有し、複数の当該層は積層されている、といえる。
　図１８に示すように、記憶装置が有する複数の層のそれぞれは開口２０６を有する。具体的には、記憶装置が有する複数の層のそれぞれは、第１のメモリセルと第２のメモリセルとの間に開口２０６を有する。より具体的には、記憶装置が有する複数の層のそれぞれは、トランジスタ２００ａとトランジスタ２００ｂとの間に開口２０６を有する。また、複数の層のそれぞれが有する開口２０６は、重なる領域を有する。なお、複数の層のそれぞれが有する開口２０６は重なる領域を有するため、複数の層のそれぞれが有する開口２０６は、一括形成することができる。したがって、記憶装置の作製工程を簡略化し、生産性の向上を図ることができる。
　また、最も上部に位置するメモリセルアレイでは、容量素子２５０ａ及び容量素子２５０ｂの間で、絶縁体１５３、導電体１６０ａ、及び導電体１６０ｂが共通に設けられている。また、絶縁体１５３、導電体１６０ａ、及び導電体１６０ｂは、それぞれこれらよりも下に位置するトランジスタ２００ａ、トランジスタ２００ｂ、容量素子２５０ａ、及び容量素子２５０ｂと重なる領域を有する。
　また、図１８に示す記憶装置においては、下側のメモリセルを含む層の絶縁体２８５と、上側のメモリセルを含む層の絶縁体２１６の間に、絶縁体２１４を設ける構成となっているが、本発明はこれに限られるものではない。例えば、図１９に示すように、下側のメモリセルを含む層の絶縁体２８５と、上側のメモリセルを含む層の絶縁体２１６の間に、絶縁体２１４を設けずに、下側のメモリセルを含む層の絶縁体２８５と、上側のメモリセルを含む層の絶縁体２１６が接する構成にしてもよい。このような構成にすることで、各メモリセルを含む層の作製工程において、絶縁体２１４の成膜、及び開口２０６ａの形成を行わなくてよい。よって、記憶装置の作製工程を簡略化し、生産性の向上を図ることができる。
　なお、図１９に示す記憶装置では、下側のメモリセルを含む層の絶縁体２８５と、上側のメモリセルを含む層の絶縁体２１６を、それぞれ個別の絶縁体にする構成にしているが、本発明はこれに限られるものではない。例えば、下側のメモリセルを含む層の絶縁体２８５と、上側のメモリセルを含む層の絶縁体２１６が一体にする構成にしてもよい。
　また、図１９に示す記憶装置では、絶縁体２１０及び導電体２０９と接する、メモリセルを含む層にも、絶縁体２１４及び絶縁体２１２を設けない構成にしているが、本発明はこれに限られるものではない。例えば、図１９に示す記憶装置で、絶縁体２１０及び導電体２０９と接する、メモリセルを含む層にだけ、図１８と同様に、絶縁体２１４及び絶縁体２１２を設ける構成にしてもよい。このような構成にすることで、絶縁体２１０及び導電体２０９を含む層より下から、メモリセルを含む層に不純物などが拡散するのを低減することができる。
　図１８及び図１９に示すように、複数のメモリセルを積層することにより、メモリセルアレイの占有面積を増やすことなく、セルを集積して配置することができる。つまり、３Ｄメモリセルアレイを構成することができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した半導体装置をメモリセルとして用いた記憶装置の構成例について説明する。本実施の形態では、積層されたメモリセルを有する層の間に、メモリセルに保持したデータ電位を増幅して出力する機能を有する機能回路を有する層が設けられた、記憶装置の構成例について説明する。
［記憶装置の構成例］
　図２０に、本発明の一態様に係る記憶装置３００の構成例を示すブロック図を示す。図２０に示す記憶装置３００は、駆動回路２１と、メモリアレイ２０と、を有する。メモリアレイ２０は、複数のメモリセル１０および複数の機能回路５１を有する機能層５０を有する。
　図２０では、メモリアレイ２０がｍ行ｎ列（ｍおよびｎは２以上の整数。）のマトリクス状に配置された複数のメモリセル１０を有する例を示している。また機能回路５１は、一例としてビット線として機能する配線ＢＬごとに設けられる。図２０では、ｎ本の配線ＢＬに対応して設けられた複数の機能回路５１を有する例を示している。
　図２０では、１行１列目のメモリセル１０をメモリセル１０［１，１］と示し、ｍ行ｎ列目のメモリセル１０をメモリセル１０［ｍ，ｎ］と示している。また、本実施の形態などでは、任意の行を示す場合にｉ行と記す場合がある。また、任意の列を示す場合にｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態などでは、ｉ行ｊ列目のメモリセル１０をメモリセル１０［ｉ，ｊ］と示している。なお、本実施の形態などにおいて、「ｉ＋α」（αは正または負の整数）と示す場合は、「ｉ＋α」は１を下回らず、ｍを超えない。同様に、「ｊ＋α」と示す場合は、「ｊ＋α」は１を下回らず、ｎを超えない。
　また、メモリアレイ２０は、行方向に延在するｍ本の配線ＷＬと、行方向に延在するｍ本の配線ＰＬと、列方向に延在するｎ本の配線ＢＬと、を備える。本実施の形態などでは、１本目（１行目）に設けられた配線ＷＬを配線ＷＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＷＬを配線ＷＬ［ｍ］と示す。同様に、１本目（１行目）に設けられた配線ＰＬを配線ＰＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＰＬを配線ＰＬ［ｍ］と示す。同様に、１本目（１列目）に設けられた配線ＢＬを配線ＢＬ［１］と示し、ｎ本目（ｎ列目）に設けられた配線ＢＬを配線ＢＬ［ｎ］と示す。
　ｉ行目に設けられた複数のメモリセル１０は、ｉ行目の配線ＷＬ（配線ＷＬ［ｉ］）とｉ行目の配線ＰＬ（配線ＰＬ［ｉ］）に電気的に接続される。ｊ列目に設けられた複数のメモリセル１０は、ｊ列目の配線ＢＬ（配線ＢＬ［ｊ］）と電気的に接続される。
　メモリアレイ２０は、ＤＯＳＲＡＭ（登録商標）（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を適用することができる。ＤＯＳＲＡＭは、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭであり、アクセストランジスタがＯＳトランジスタであるメモリのことをいう。ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＤＯＳＲＡＭは、アクセストランジスタをオフ（非導通状態）にすることで、容量素子（キャパシタ）に保持しているデータに応じた電荷を長時間保持することが可能である。そのためＤＯＳＲＡＭは、チャネル形成領域にシリコンを有するトランジスタ（以下、「Ｓｉトランジスタ」とも呼ぶ。）で構成されるＤＲＡＭと比較して、リフレッシュ動作の頻度を低減できる。その結果、低消費電力化を図ることができる。
　また、メモリセル１０は、実施の形態１等で説明したようにＯＳトランジスタを積層して配置することで、メモリセル１０を積層して設けることができる。例えば図２０に示すメモリアレイ２０では、複数のメモリアレイ２０［１］乃至２０［ｍ］を積層して設けることができる。メモリアレイ２０が有するメモリアレイ２０［１］乃至２０［ｍ］は、駆動回路２１が設けられる基板表面の垂直方向に配置することで、メモリセル１０のメモリ密度の向上を図ることができる。またメモリアレイ２０は、垂直方向に繰り返し同じ製造工程を用いて作製することができる。記憶装置３００は、メモリアレイ２０の製造コストの低減を図ることができる。
　配線ＢＬは、データの書き込みおよび読み出しを行うためのビット線として機能する。配線ＷＬは、スイッチとして機能するアクセストランジスタのオンまたはオフ（導通状態または非導通状態）を制御するためのワード線として機能する。配線ＰＬは、容量素子に接続される定電位線としての機能の他、アクセストランジスタであるＯＳトランジスタのバックゲートにバックゲート電位を伝える機能を有する。なおバックゲート電位を伝える配線としては、配線ＣＬ（図示せず）が別途設けることができる。
　メモリアレイ２０［１］乃至２０［ｍ］がそれぞれ有するメモリセル１０は、配線ＢＬを介して機能回路５１に接続される。配線ＢＬは、駆動回路２１が設けられる基板表面の垂直方向に配置することができる。メモリアレイ２０［１］乃至２０［ｍ］が有するメモリセル１０から延びて設けられる配線ＢＬを基板表面の垂直方向に設けることで、メモリアレイ２０と機能回路５１との間の配線の長さを短くできる。そのため、ビット線に接続される２つの回路の間の信号伝搬距離を短くでき、ビット線の抵抗および寄生容量が大幅に削減されるため、消費電力および信号遅延の低減が実現できる。またメモリセル１０が有する容量素子の容量を小さくしても動作させることが可能となる。
　機能回路５１は、メモリセル１０に保持したデータ電位を増幅し、後述する配線ＧＢＬ（図示せず）を介して駆動回路２１が有するセンスアンプ４６に出力する機能を有する。当該構成にすることで、データ読み出し時に配線ＢＬのわずかな電位差を増幅することができる。配線ＧＢＬは、配線ＢＬと同様に駆動回路２１が設けられる基板表面の垂直方向に配置することができる。メモリアレイ２０［１］乃至２０［ｍ］が有するメモリセル１０から延びて設けられる配線ＢＬおよび配線ＧＢＬを基板表面の垂直方向に設けることで、機能回路５１とセンスアンプ４６との間の配線の長さを短くできる。そのため、配線ＧＢＬに接続される２つの回路の間の信号伝搬距離を短くでき、配線ＧＢＬの抵抗および寄生容量が大幅に削減されるため、消費電力および信号遅延の低減が実現できる。
　なお配線ＢＬは、メモリセル１０が有するトランジスタの半導体層に接して設けられる。あるいは配線ＢＬは、メモリセル１０が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいは配線ＢＬは、メモリセル１０が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり配線ＢＬは、メモリアレイ２０の各層におけるメモリセル１０が有するトランジスタのソースまたはドレインの一方のそれぞれと、機能回路５１と、を垂直方向で電気的に接続するための配線であるといえる。
　メモリアレイ２０は、駆動回路２１上に重ねて設けることができる。駆動回路２１とメモリアレイ２０を重ねて設けることで、駆動回路２１とメモリアレイ２０の間の信号伝搬距離を短くすることができる。よって、駆動回路２１とメモリアレイ２０の間の抵抗および寄生容量が低減され、消費電力および信号遅延の低減が実現できる。また、記憶装置３００の小型化が実現できる。
　機能回路５１は、ＤＯＳＲＡＭのメモリセル１０が有するトランジスタと同様にＯＳトランジスタで構成することで、メモリアレイ２０［１］乃至２０［ｍ］と同様にしてＳｉトランジスタを用いた回路上などに自由に配置可能であるため、集積化を容易に行うことができる。機能回路５１で信号を増幅する構成とすることで後段の回路であるセンスアンプ４６等の回路を小型化できるため、記憶装置３００の小型化を図ることができる。
　駆動回路２１は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３、および周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、および電圧生成回路３３を有する。
　記憶装置３００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、信号ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路３２で生成してもよい。
　コントロール回路３２は、記憶装置３００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、記憶装置３００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
　電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
　周辺回路４１は、メモリセル１０に対するデータの書き込みおよび読み出しをするための回路である。また周辺回路４１は、機能回路５１を制御するための各種信号を出力する回路である。周辺回路４１は、行デコーダ４２（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ４４（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ４３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ４５（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路４７（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路４８（Ｏｕｔｐｕｔ　Ｃｉｒ．）、センスアンプ４６（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。
　行デコーダ４２および列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。行ドライバ４３は、行デコーダ４２が指定する配線ＷＬを選択する機能を有する。列ドライバ４５は、データをメモリセル１０に書き込む機能、メモリセル１０からデータを読み出す機能、読み出したデータを保持する機能等を有する。
　入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータは、列ドライバ４５に出力される。入力回路４７の出力データが、メモリセル１０に書き込むデータ（Ｄｉｎ）である。列ドライバ４５がメモリセル１０から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを記憶装置３００の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
　ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置３００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２２のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２３のオン・オフが制御される。図２０では、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　メモリアレイ２０［１］乃至２０［ｍ］（ｍは２以上の整数）および機能層５０を有するメモリアレイ２０は、駆動回路２１上に複数層のメモリアレイ２０を重ねて設けることができる。複数層のメモリアレイ２０を重ねて設けることで、メモリセル１０のメモリ密度を高めることができる。図２１Ａに、駆動回路２１上に５層（ｍ＝５）のメモリアレイ２０［１］乃至２０［５］および機能層５０を重ねて設けられる様子を示す記憶装置３００の斜視図を示している。
　図２１Ａでは、１層目に設けられたメモリアレイ２０をメモリアレイ２０［１］と示し、２層目に設けられたメモリアレイ２０をメモリアレイ２０［２］と示し、５層目に設けられたメモリアレイ２０をメモリアレイ２０［５］と示している。また図２１Ａにおいて、Ｘ方向に延びて設けられる配線ＷＬ、配線ＰＬおよび配線ＣＬと、Ｚ方向（駆動回路が設けられる基板表面に垂直な方向）に延びて設けられる配線ＢＬと、を図示している。なお、図面を見やすくするため、メモリアレイ２０それぞれが有する配線ＷＬおよび配線ＰＬの記載を一部省略している。
　図２１Ｂに、図２１Ａで図示した配線ＢＬに接続された機能回路５１、および配線ＢＬに接続されたメモリアレイ２０［１］乃至２０［５］が有するメモリセル１０の構成例を説明する模式図を示す。また図２１Ｂでは、機能回路５１と駆動回路２１との間に設けられる配線ＧＢＬを図示している。なお、１つの配線ＢＬに複数のメモリセル（メモリセル１０）が電気的に接続される構成を「メモリストリング」ともいう。なお図面において、配線ＧＢＬは、視認性を高めるため、太線で図示する場合がある。
　図２１Ｂでは、配線ＢＬに接続されるメモリセル１０の回路構成の一例を図示している。メモリセル１０は、トランジスタ１１および容量素子１２を有する。トランジスタ１１、容量素子１２、および各配線（ＢＬ、およびＷＬなど）についても、例えば配線ＢＬ［１］および配線ＷＬ［１］を配線ＢＬおよび配線ＷＬなどのようにいう場合がある。
　メモリセル１０において、トランジスタ１１のソースまたはドレインの一方は配線ＢＬに接続される。トランジスタ１１のソースまたはドレインの他方は容量素子１２の一方の電極に接続される。容量素子１２の他方の電極は、配線ＰＬに接続される。トランジスタ１１のゲートは配線ＷＬに接続される。トランジスタ１１のバックゲートは配線ＣＬに接続される。
　配線ＰＬは、容量素子１２の電位を保持するための定電位を与える配線である。配線ＣＬは、トランジスタ１１のしきい値電圧を制御するための定電位を与える配線である。配線ＰＬと配線ＣＬは、同じ電位でもよい。この場合、２つの配線を接続することで、メモリセル１０に接続される配線数を削減することができる。
　図２１Ｂに図示する配線ＧＢＬは、駆動回路２１と機能層５０との間を電気的に接続するように設けられる。図２２Ａでは、機能回路５１、およびメモリアレイ２０［１］乃至２０［ｍ］を繰り返し単位７０とする記憶装置３００の模式図を図示している。なお図２２Ａでは、配線ＧＢＬを１本図示しているが、配線ＧＢＬは機能層５０に設けられる機能回路５１の数に応じて適宜設ければよい。
　なお配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層に接して設けられる。あるいは配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいは配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり配線ＧＢＬは、機能層５０における機能回路５１が有するトランジスタのソースまたはドレインの一方と、駆動回路２１と、を垂直方向で電気的に接続するための配線であるといえる。
　また機能回路５１、およびメモリアレイ２０［１］乃至２０［ｍ］を有する繰り返し単位７０は、さらに積層する構成としてもよい。本発明の一態様の記憶装置３００Ａは、図２２Ｂに図示するように繰り返し単位７０［１］乃至７０［ｐ］（ｐは２以上の整数）とすることができる。配線ＧＢＬは繰り返し単位７０が有する機能層５０に接続される。配線ＧＢＬは、機能回路５１の数に応じて適宜設ければよい。
　本発明の一態様では、ＯＳトランジスタは積層して設けるとともに、ビット線として機能する配線を、駆動回路２１が設けられる基板表面の垂直方向に配置される。メモリアレイ２０から延びて設けられるビット線として機能する配線を基板表面の垂直方向に設けることで、メモリアレイ２０と駆動回路２１との間の配線の長さを短くできる。そのため、ビット線の寄生容量を大幅に削減できる。
　また本発明の一態様は、メモリアレイ２０が設けられる層において、メモリセル１０に保持したデータ電位を増幅して出力する機能を有する機能回路５１を有する機能層５０を備えている。当該構成にすることで、データ読み出し時にビット線として機能する配線ＢＬのわずかな電位差を増幅して、駆動回路２１が有するセンスアンプ４６を駆動することができる。センスアンプ等の回路を小型化できるため、記憶装置３００の小型化を図ることができる。またメモリセル１０が有する容量素子１２の容量を小さくしても動作させることが可能となる。
［メモリアレイ２０および機能回路５１の構成例］
　図２３を用いて、図２０乃至図２２で説明した機能回路５１の構成例、およびメモリアレイ２０および駆動回路２１が有するセンスアンプ４６の構成例、について説明する。図２３では、異なる配線ＢＬ（ＢＬ＿Ａ、ＢＬ＿Ｂ）に接続されたメモリセル１０（１０＿Ａ、１０＿Ｂ）に接続された機能回路５１（５１＿Ａ、５１＿Ｂ）に接続される配線ＧＢＬ（ＧＢＬ＿Ａ、ＧＢＬ＿Ｂ）に接続された駆動回路２１を図示している。図２３に図示する駆動回路２１として、センスアンプ４６の他、プリチャージ回路７１＿Ａ、プリチャージ回路７１＿Ｂ、スイッチ回路７２＿Ａ、スイッチ回路７２＿Ｂおよび書き込み読み出し回路７３を図示している。
　機能回路５１＿Ａ、５１＿Ｂとして、トランジスタ５２＿ａ、５２＿ｂ、５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂ、５５＿ａ、５５＿ｂを図示している。図２３に図示するトランジスタ５２＿ａ、５２＿ｂ、５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂ、５５＿ａ、５５＿ｂは、メモリセル１０が有するトランジスタ１１と同様にＯＳトランジスタである。機能回路５１を有する機能層５０は、メモリアレイ２０［１］乃至２０［ｍ］と同様に積層して設けることができる。
　配線ＢＬ＿ＡおよびＢＬ＿Ｂは、トランジスタ５２＿ａ、５２＿ｂのゲートに接続される。配線ＧＢＬ＿ＡおよびＧＢＬ＿Ｂは、トランジスタ５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂのソースまたはドレインの一方が接続される。配線ＧＢＬ＿ＡおよびＧＢＬ＿Ｂは、配線ＢＬ＿ＡおよびＢＬ＿Ｂと同様に垂直方向に設けられ、駆動回路２１が有するトランジスタに接続される。トランジスタ５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂ、５５＿ａ、５５＿ｂのゲートには、図２３に図示するように、制御信号ＷＥ、ＲＥ、ＭＵＸが与えられる。
　図２３に示すセンスアンプ４６、プリチャージ回路７１＿Ａ、およびプリチャージ回路７１＿Ｂを構成するトランジスタ８１＿１乃至８１＿６、および８２＿１乃至８２＿４は、Ｓｉトランジスタで構成される。スイッチ回路７２＿Ａおよびスイッチ回路７２＿Ｂを構成するスイッチ８３＿Ａ乃至８３＿ＤもＳｉトランジスタで構成することができる。トランジスタ５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂのソースまたはドレインの一方は、プリチャージ回路７１＿Ａ、プリチャージ回路７１＿Ｂ、センスアンプ４６、スイッチ回路７２＿Ａを構成するトランジスタまたはスイッチに接続される。
　プリチャージ回路７１＿Ａは、ｎチャネル型のトランジスタ８１＿１乃至８１＿３を有する。プリチャージ回路７１＿Ａは、プリチャージ線ＰＣＬ１に与えられるプリチャージ信号に応じて、配線ＢＬ＿ＡおよびＢＬ＿ＢをＶＤＤとＶＳＳの間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
　プリチャージ回路７１＿Ｂは、ｎチャネル型のトランジスタ８１＿４乃至８１＿６を有する。プリチャージ回路７１＿Ｂは、プリチャージ線ＰＣＬ２に与えられるプリチャージ信号に応じて、配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿ＢをＶＤＤとＶＳＳの間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
　センスアンプ４６は、配線ＶＨＨまたは配線ＶＬＬに接続された、ｐチャネル型のトランジスタ８２＿１、８２＿２およびｎチャネル型のトランジスタ８２＿３、８２＿４を有する。配線ＶＨＨまたは配線ＶＬＬは、ＶＤＤまたはＶＳＳを与える機能を有する配線である。トランジスタ８２＿１乃至８２＿４は、インバータループを構成するトランジスタである。メモリセル１０＿Ａ、１０＿Ｂを選択することでプリチャージされた配線ＢＬ＿Ａおよび配線ＢＬ＿Ｂの電位が変化し、当該変化に応じて配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂの電位を高電源電位ＶＤＤまたは低電源電位ＶＳＳとする。配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂの電位は、スイッチ８３＿Ｃおよびスイッチ８３＿Ｄ、および書き込み読み出し回路７３を介して外部に出力することができる。配線ＢＬ＿Ａおよび配線ＢＬ＿Ｂ、ならびに配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂは、ビット線対に相当する。書き込み読み出し回路７３は、信号ＥＮ＿ｄａｔａに応じて、データ信号の書き込みが制御される。
　スイッチ回路７２＿Ａは、センスアンプ４６と配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂとの間の導通状態を制御するための回路である。スイッチ回路７２＿Ａは、切り替え信号ＣＳＥＬ１の制御によってオンまたはオフが切り替えられる。スイッチ８３＿Ａおよび８３＿Ｂが、ｎチャネルトランジスタの場合、切り替え信号ＣＳＥＬ１がハイレベルでオン、ローレベルでオフとなる。スイッチ回路７２＿Ｂは、書き込み読み出し回路７３と、センスアンプ４６に接続されるビット線対との間の導通状態を制御するための回路である。スイッチ回路７２＿Ｂは、切り替え信号ＣＳＥＬ２の制御によってオンまたはオフが切り替えられる。スイッチ８３＿Ｃおよび８３＿Ｄは、スイッチ８３＿Ａおよび８３＿Ｂと同様にすればよい。
　図２３に図示するように記憶装置３００は、メモリセル１０と、機能回路５１と、センスアンプ４６と、を最短距離である垂直方向に設けられる配線ＢＬおよび配線ＧＢＬを介して接続する構成とすることができる。機能回路５１を構成するトランジスタを有する機能層５０が増えるものの、配線ＢＬの負荷が低減されることで、書き込み時間の短縮、おおびデータを読み出しやすくすること、ができる。
　また図２３に図示するように機能回路５１＿Ａ、５１＿Ｂが有する各トランジスタは、制御信号ＷＥ、ＲＥ、および制御信号ＭＵＸに応じて制御される。各トランジスタは、制御信号および選択信号に応じて、配線ＧＢＬを介して配線ＢＬの電位を駆動回路２１に出力することができる。機能回路５１＿Ａ、５１＿Ｂは、ＯＳトランジスタで構成されるセンスアンプとして機能させることができる。当該構成にすることで、読み出し時に配線ＢＬのわずかな電位差を増幅して、Ｓｉトランジスタを用いたセンスアンプ４６を駆動することができる。
［メモリセル２０、機能回路５１およびセンスアンプ４６の動作例］
　図２４では、図２３に示す回路図の動作を説明するためのタイミングチャートを示す。図２４に示すタイミングチャートにおいて、期間Ｔ１１は書き込みの動作、期間Ｔ１２は配線ＢＬのプリチャージ動作、期間Ｔ１３は配線ＧＢＬのプリチャージ動作、期間Ｔ１４はチャージシェアリングの動作、期間Ｔ１５は読み出し待機の動作、期間Ｔ１６は読み出しの動作、を説明する期間に対応する。
　期間Ｔ１１は、データ信号を書き込みたいメモリセル１０が有するトランジスタ１１のゲートに接続された配線ＷＬの電位をハイレベルとする。このとき、制御信号ＷＥおよび信号ＥＮ＿ｄａｔａをハイレベルとし、データ信号を配線ＧＢＬおよび配線ＢＬを介してメモリセルに書き込む。
　期間Ｔ１２は、配線ＢＬをプリチャージするため、制御信号ＷＥをハイレベルとした状態で、プリチャージ線ＰＣＬ１をハイレベルとする。配線ＢＬは、プリチャージ電位にプリチャージされる。期間Ｔ１２において、センスアンプ４６に電源電圧を供給する配線ＶＨＨまたは配線ＶＬＬは、共にＶＤＤ／２として貫通電流による消費電力を抑制することが好ましい。
　期間Ｔ１３は、配線ＧＢＬをプリチャージするため、プリチャージ線ＰＣＬ２をハイレベルとする。配線ＧＢＬは、プリチャージ電位にプリチャージされる。期間Ｔ１３において、配線ＶＨＨおよび配線ＶＬＬの電位は、共にＶＤＤとすることで、負荷の大きい配線ＧＢＬを短時間でプリチャージすることができる。
　期間Ｔ１４は、メモリセル１０に保持された電荷及び配線ＢＬにプリチャージされた電荷を平衡化するためのチャージシェアリングのため、配線ＷＬの電位をハイレベルとする。期間Ｔ１４において、センスアンプ４６に電源電圧を供給する配線ＶＨＨまたは配線ＶＬＬの電位は、共にＶＤＤ／２として貫通電流による消費電力を抑制することが好ましい。
　期間Ｔ１５は、制御信号ＲＥ及び制御信号ＭＵＸをハイレベルとする。配線ＢＬの電位に応じて、トランジスタ５２に電流が流れ、当該電流量に応じて配線ＧＢＬの電位が変動する。切り替え信号ＣＳＥＬ１をローレベルとして、配線ＧＢＬの電位の変動がセンスアンプ４６の影響を受けないようにする。配線ＶＨＨまたは配線ＶＬＬは、期間Ｔ１４と同様である。
　期間Ｔ１６は、切り替え信号ＣＳＥＬ１をハイレベルとして、配線ＧＢＬの電位の変動をセンスアンプ４６に接続されたビット線対で増幅することでメモリセルに書き込まれたデータ信号を読み出す。
［メモリセルアレイの配置例］
　図２５Ａは、上記説明したメモリセル１０における各配線および半導体層の配置例を説明するためのレイアウト図である。図２５Ａにおいて、Ｘ方向に延びて設けられる配線ＷＬおよび配線ＰＬと、半導体層１１ａおよび半導体層１１ｂと、導電層１３と、導電層１４ａおよび導電層１４ｂと、導電層１５ａおよび導電層１５ｂと、Ｚ方向に延びて設けられる配線ＢＬと、を図示している。図２５Ａに示す半導体層１１ａおよび半導体層１１ｂのそれぞれは、１本の配線ＷＬと交差するように設けられ、導電層１４ａおよび導電層１４ｂのそれぞれは、一本の配線ＰＬと重なるように設けられ、半導体層１１ａおよび半導体層１１ｂが導電層１３を介して１本の配線ＢＬに接続されることで、２つのメモリセル１０が配置される様子を図示している。なお、半導体層１１ａは、導電層１５ａを介して、導電層１４ａに電気的に接続される。また、半導体層１１ｂは、導電層１５ｂを介して、導電層１４ｂに電気的に接続される。
　なお、発明の理解を容易にするため、半導体層１１ａを有するメモリセル１０をメモリセル１０ａと表記し、半導体層１１ｂを有するメモリセル１０をメモリセル１０ｂと表記することで、２つのメモリセル１０を区別することがある。
　メモリセル１０ａにおいて、半導体層１１ａ上に配線ＷＬ、および導電層１３が重なるように設けられ、半導体層１１ａと電気的に接続された導電層１４ａ上に配線ＰＬが重なるように設けられる。配線ＷＬと半導体層１１ａとが重なる領域にトランジスタＴｒａが設けられる。配線ＰＬと導電層１４ａとが重なる領域に容量素子Ｃａが設けられる。導電層１３は、トランジスタＴｒａを配線ＢＬに接続するための導電層である。同様に、メモリセル１０ｂにおいて、半導体層１１ｂ上に配線ＷＬ、および導電層１３が重なるように設けられ、半導体層１１ｂと電気的に接続された導電層１４ｂ上に配線ＰＬが重なるように設けられる。配線ＷＬと半導体層１１ｂとが重なる領域にトランジスタＴｒｂが設けられる。配線ＰＬと導電層１４ｂとが重なる領域に容量素子Ｃｂが設けられる。導電層１３は、トランジスタＴｒｂを配線ＢＬに接続するための導電層である。
　なお、トランジスタＴｒａ、トランジスタＴｒｂ、容量素子Ｃａ、および容量素子Ｃｂはそれぞれ、実施の形態１で説明したトランジスタ２００ａ、トランジスタ２００ｂ、容量素子２５０ａ、および容量素子２５０ｂに対応する。また、半導体層１１ａおよび半導体層１１ｂは、実施の形態１で説明した酸化物２３０に対応する。また、導電層１３は、実施の形態１で説明した導電体２４２ａに対応する。また、導電層１５ａおよび導電層１５ｂは、実施の形態１で説明した導電体２４２ｂに対応する。また、導電層１４ａおよび導電層１４ｂは、実施の形態１で説明した導電体１５６に対応する。また、配線ＷＬ、および配線ＰＬはそれぞれ、実施の形態１で説明した導電体２６０、及び導電体１６０に対応する。よって、メモリセル１０において、詳細な断面図の説明は実施の形態１での説明と同様であるため、上述の説明を参照するものとする。
　図２５Ａに示すメモリセル１０を有するメモリアレイ２０を積層する場合、上層の配線ＰＬおよび下層の配線ＰＬが重なるように設けられる構成、ならびに上層の配線ＷＬおよび下層の配線ＷＬが重なるように設けられる構成、とすることが好ましい。つまり重ねて設けられる２層のメモリアレイ２０のレイアウト図は、重なる構成とすることが好ましい。当該構成とすることで、記憶装置の作製工程を簡略化し、生産性の向上を図ることができる。
　なお図２５Ａでは、Ｙ方向に延びて設けられる半導体層１１ａおよび半導体層１１ｂ、導電層１３、並びに、導電層１５ａおよび導電層１５ｂが、配線ＷＬおよび配線ＰＬに直角に交わるように設けられる構成を図示しているが、これに限らない。例えば図２５Ｂに図示するように、Ｙ方向に延びて設けられる、半導体層１１ａの一方の端部、および半導体層１１ｂの一方の端部をＸ方向に傾けて配置し、半導体層１１ａおよび半導体層１１ｂ、導電層１３、並びに、導電層１５ａおよび導電層１５ｂが、配線ＷＬおよび配線ＰＬと交わるよう設ける構成としてもよい。当該構成とすることで、メモリセル１０のメモリ密度をより高めることができる。
　ここで、図２５Ａに示す一点鎖線Ａ１−Ａ２を含む切断面を、メモリアレイ２０［１］乃至メモリアレイ２０［５］に拡張し、各メモリセルアレイに先の実施の形態に示すトランジスタ２００および容量素子２５０を設けた断面図を、図２６に示す。
　図２６において、トランジスタ２００ａと容量素子２５０ａの組み合わせがメモリセル１０ａに対応し、トランジスタ２００ｂと容量素子２５０ｂの組み合わせがメモリセル１０ｂに対応する。また、導電体２６０が配線ＷＬに対応し、導電体１６０が配線ＰＬに対応する。また、酸化物２３０が半導体層１１ａおよび半導体層１１ｂに対応する。
　図２６に示すように、下層の容量素子２５０ａの導電体１６０上に重畳して、上層の容量素子２５０ａの導電体１６０が設けられ、下層のトランジスタ２００ａの導電体２６０上に重畳して、上層のトランジスタ２００ａの導電体２６０が設けられている。
　また、メモリセルアレイ２０［５］では、容量素子２５０ａ及び容量素子２５０ｂの間で、絶縁体１５３、導電体１６０ａ、及び導電体１６０ｂが共通に設けられている。また、絶縁体１５３、導電体１６０ａ、及び導電体１６０ｂは、それぞれこれらよりも下に位置するトランジスタ２００ａ、トランジスタ２００ｂ、容量素子２５０ａ、及び容量素子２５０ｂと重なる領域を有する。
　また、図２７に示すように、メモリアレイ２０［１］の下に設けられる、駆動回路２１には、トランジスタ３１０を設けることができる。
　トランジスタ３１０は、基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３１０は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　ここで、図２７に示すトランジスタ３１０はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３１０は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。
　例えば、トランジスタ３１０上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子２５０、トランジスタ２００、または導電体２４０と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
　また、図２２Ａ及び図２２Ｂなどで示したように、複数のメモリアレイ２０の下に機能層５０が設けられる。図２７では、メモリアレイ２０［１］と駆動回路２１の間に、機能層５０が設けられる。
　図２７に、機能層５０に設けられる、複数の機能回路５１を構成するトランジスタ２００ｃ、２００ｄ、２００ｅを示す。ここで、トランジスタ２００ｃ、２００ｄ、２００ｅは、先の実施の形態に示すトランジスタ２００と同様の構成を有する。
　機能層５０の絶縁体２８０上に、絶縁体２０８が設けられ、絶縁体２０８に形成された開口に導電体２０７が設けられる。絶縁体２０８は絶縁体２１０と同様の絶縁体を設けることができ、導電体２０７は導電体２０９と同様の導電体を設けることができる。
　導電体２０７の下面は、トランジスタ２００ｃの導電体１６０の上面に接して設けられる。また、導電体２０７の上面は、導電体２０９の下面に接して設けられる。このような構成にすることで、ビット線として機能する配線ＢＬに相当する導電体２４０と、トランジスタ５２に相当するトランジスタ２００ｃのゲートを電気的に接続することができる。
　また、メモリセル１０をマトリクス状に配列し、メモリアレイ２０を形成したレイアウトの一例を図２８に示す。図２８中の符号は、図７Ｂなどに示す符号と対応している。最小加工寸法を２０ｎｍとした場合、図２８中のメモリセル１０の寸法は、４５ｎｍ×１２５ｎｍにすることができる。メモリセル１０の占有面積は、０．００５４μｍ２となるため、本実施の形態に係る記憶装置のメモリセル１０の密度を１８５ｃｅｌｌ／μｍ２とすることができる。
　以上のように、複数のメモリセルアレイ、および駆動回路を積層して設けることで、記憶装置の高集積化、および記憶容量の大容量化を図ることができる。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、図２９Ａおよび図２９Ｂを用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図２９Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図２９Ｂに示すように、パッケージ基板１２０１の第１の面と接続する。また、パッケージ基板１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。これにより、ＤＲＡＭ１２２１を、低消費電力化、高速化、および大容量化させることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理または積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路または、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたパッケージ基板１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態、他の実施例などと適宜組み合わせて実施することができる。
（実施の形態５）
　本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。上記実施の形態に示す記憶装置を、以下の電子部品および電子機器に用いることで、電子部品および電子機器を、低消費電力化、および高速化させることができる。
＜電子部品＞
　まず、記憶装置７２０が組み込まれた電子部品の例を、図３０Ａおよび図３０Ｂを用いて説明を行う。
　図３０Ａに電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図３０Ａに示す電子部品７００は、モールド７１１内に記憶装置７２０を有している。図３０Ａは、電子部品７００の内部を示すために、一部を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置７２０とワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　記憶装置７２０は、駆動回路層７２１と、記憶回路層７２２と、を有する。
　図３０Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置７２０が設けられている。
　電子部品７３０では、記憶装置７２０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
　パッケージ基板７３２は、セラミック基板、プラスチック基板、ガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置７２０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図３０Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　以上、本実施の形態に示す構成、方法などは、本実施の形態に示す他の構成、方法、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、先の実施の形態に示す記憶装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す記憶装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。上記実施の形態に示す記憶装置を、上記の電子機器の記憶装置に用いることで、電子機器を、低消費電力化、および高速化させることができる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図３１Ａ乃至図３１Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す記憶装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図３１ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す記憶装置を組み込むことができる。
　図３１ＢはＳＤカードの外観の模式図であり、図３１Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す記憶装置を組み込むことができる。
　図３１ＤはＳＳＤの外観の模式図であり、図３１Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す記憶装置を組み込むことができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態、他の実施例などと適宜組み合わせて実施することができる。
（実施の形態７）
　本発明の一態様に係る記憶装置は、ＣＰＵ、ＧＰＵなどのプロセッサ、またはチップに用いることができる。このような、ＣＰＵ、ＧＰＵなどのプロセッサ、またはチップを電子機器に用いることで、電子機器を、低消費電力化、および高速化させることができる。図３２Ａ乃至図３２Ｈに、当該記憶装置を用いたＣＰＵ、ＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像、情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図３２Ａ乃至図３２Ｈに、電子機器の例を示す。
［情報端末］
　図３２Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
　情報端末５１００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５１０２に表示するアプリケーション、表示部５１０２に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５１０２に表示するアプリケーション、指紋、声紋などの生体認証を行うアプリケーションなどが挙げられる。
　図３２Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
　ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、ノート型情報端末５２００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図３２Ａ、図３２Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
　図３２Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
　また、図３２Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
　携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵまたはチップを適用することによって、人工知能を有する携帯ゲーム機５３００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５３００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５３００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図３２Ｃ、図３２Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
　本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
　図３２Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図３２Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
　スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実施の形態で説明したＧＰＵまたはチップを搭載することができる。
　スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ５５００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　図３２Ｅ、図３２Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［移動体］
　本発明の一態様のＧＰＵまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図３２Ｇは、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図３２Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目、レイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［電化製品］
　図３２Ｈは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態、他の実施例などと適宜組み合わせて実施することができる。
（実施の形態８）
　本発明の一態様の半導体装置は、ＯＳトランジスタを含む。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。本実施の形態においては、本発明の一態様の半導体装置を宇宙用機器に適用する場合の具体例について、図３３を用いて説明する。
　図３３には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図３３においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含んでもよい。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む半導体装置用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
１０：メモリセル、１１ａ：半導体層、１１ｂ：半導体層、１１：トランジスタ、１２：容量素子、１３：導電層、１４ａ：導電層、１４ｂ：導電層、１５ａ：導電層、１５ｂ：導電層、２０：メモリアレイ、２１：駆動回路、２２：ＰＳＷ、２３：ＰＳＷ、３１：周辺回路、３２：コントロール回路、３３：電圧生成回路、４１：周辺回路、４２：行デコーダ、４３：行ドライバ、４４：列デコーダ、４５：列ドライバ、４６：センスアンプ、４７：入力回路、４８：出力回路、５０：機能層、５１＿Ａ：機能回路、５１＿Ｂ：機能回路、５１：機能回路、５２＿ａ：トランジスタ、５２＿ｂ：トランジスタ、５２：トランジスタ、５３＿ａ：トランジスタ、５３＿ｂ：トランジスタ、５４＿ａ：トランジスタ、５４＿ｂ：トランジスタ、５５＿ａ：トランジスタ、５５＿ｂ：トランジスタ、７０：繰り返し単位、７１＿Ａ：プリチャージ回路、７１＿Ｂ：プリチャージ回路、７２＿Ａ：スイッチ回路、７２＿Ｂ：スイッチ回路、７３：書き込み読み出し回路、８１＿１：トランジスタ、８１＿３：トランジスタ、８１＿４：トランジスタ、８１＿６：トランジスタ、８２＿１：トランジスタ、８２＿２：トランジスタ、８２＿３：トランジスタ、８２＿４：トランジスタ、８３＿Ａ：スイッチ、８３＿Ｂ：スイッチ、８３＿Ｃ：スイッチ、８３＿Ｄ：スイッチ、１１０：記憶装置、１１１ｔ：メモリセル、１１１：メモリセル、１１２：トランジスタ、１１３ｔ：容量、１１３：容量、１１４：トランジスタ、１１５：トランジスタ、１２０：メモリセルアレイ、１２１：電極、１２２ｔ：電極、１２２：電極、１２３ｔ：絶縁層、１２３：絶縁層、１３０：基板、１３１：半導体層、１３２：ゲート絶縁層、１３３：ゲート電極、１３４ａ：電極、１３４ｂ：電極、１３５：導電層、１３６：導電層、１３７：導電層、１３８：配線、１３９：配線、１５３：絶縁体、１５６：導電体、１５８：開口、１６０ａ：導電体、１６０ｂ：導電体、１６０：導電体、２００ａ：トランジスタ、２００ｂ：トランジスタ、２００ｃ：トランジスタ、２００ｄ：トランジスタ、２００ｅ：トランジスタ、２００：トランジスタ、２０５ａ：導電体、２０５ｂ：導電体、２０５ｃ：導電体、２０５：導電体、２０６ａ：開口、２０６ｂ：開口、２０６ｃ：開口、２０６ｄ：開口、２０６ｅ：開口、２０６ｆ：開口、２０６：開口、２０７：導電体、２０８：絶縁体、２０９：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２２１：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｂａ：領域、２３０ｂｂ：領域、２３０ｂｃ：領域、２３０：酸化物、２４０ａ：導電体、２４０ｂ：導電体、２４０：導電体、２４２ａ：導電体、２４２ｂ：導電体、２４２：導電体、２５０ａ：容量素子、２５０ｂ：容量素子、２５０：容量素子、２５３：絶縁体、２５４：絶縁体、２５８：開口、２６０ａ：導電体、２６０ｂ：導電体、２６０：導電体、２７５：絶縁体、２８０：絶縁体、２８２：絶縁体、２８３：絶縁体、２８５：絶縁体、３００Ａ：記憶装置、３００：記憶装置、３１０：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７２０：記憶装置、７２１：駆動回路層、７２２：記憶回路層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、１２００：チップ、１２０１：パッケージ基板、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、５１００：情報端末、５１０１：筐体、５１０２：表示部、５２００：ノート型情報端末、５２０１：本体、５２０２：表示部、５２０３：キーボード、５３００：携帯ゲーム機、５３０１：筐体、５３０２：筐体、５３０３：筐体、５３０４：表示部、５３０５：接続部、５３０６：操作キー、５４００：据え置き型ゲーム機、５４０２：コントローラ、５５００：スーパーコンピュータ、５５０１：ラック、５５０２：計算機、５５０４：基板、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置

Claims (11)

  1. 　第１のトランジスタ、第２のトランジスタ、第１の容量、及び第２の容量を有し、
    　前記第１の容量は、第１の電極と、第２の電極と、を有し、
    　前記第２の容量は、前記第１の電極と、第３の電極と、を有し、
    　前記第１のトランジスタは、ソース及びドレインの一方が前記第２の電極と電気的に接続され、
    　前記第２のトランジスタは、ソース及びドレインの一方が前記第３の電極と電気的に接続され、
    　前記第１の電極は、前記第２の電極、前記第３の電極、前記第１のトランジスタ、及び前記第２のトランジスタとそれぞれ重なる部分を有し、且つ、固定電位または接地電位が与えられる、
    　記憶装置。
  2. 　請求項１において、
    　前記第１の電極は、前記第１のトランジスタの上方に位置する部分と、前記第１のトランジスタの側方に位置する部分と、を有する、
    　記憶装置。
  3. 　請求項１または請求項２において、
    　接続電極を有し、
    　前記第１のトランジスタは、ソース及びドレインの他方が前記接続電極と電気的に接続され、
    　前記第２のトランジスタは、ソース及びドレインの他方が前記接続電極と電気的に接続される、
    　記憶装置。
  4. 　請求項３において、
    　前記第１のトランジスタの前記ソース及びドレインの他方は、第１の導電層を有し、
    　前記第２のトランジスタの前記ソース及びドレインの他方は、第２の導電層を有し、
    　前記接続電極は、前記第１の導電層の上面と接する部分、前記第１の導電層の側面と接する部分、前記第２の導電層の上面と接する部分、及び前記第２の導電層の側面と接する部分を有する、
    　記憶装置。
  5. 　請求項３において、
    　第３のトランジスタと、第３の容量を有し、
    　前記第３のトランジスタ及び前記第３の容量は、前記第１のトランジスタの下方に位置し、
    　前記第３の容量は、第４の電極と、第５の電極と、を有し、
    　前記第４の電極は、接地電位または固定電位が与えられ、
    　前記第３のトランジスタは、ソース及びドレインの一方が前記第５の電極と電気的に接続され、ソース及びドレインの他方が前記接続電極と電気的に接続される、
    　記憶装置。
  6. 　請求項５において、
    　前記第３のトランジスタの前記ソース及びドレインの他方は、第３の導電層を有し、
    　前記接続電極は、前記第３の導電層の上面と接する部分、及び前記第３の導電層の側面と接する部分を有する、
    　記憶装置。
  7. 　請求項５において、
    　前記第１の電極は、前記第３のトランジスタの側方に位置する部分を有する、
    　記憶装置。
  8. 　請求項７において、
    　前記第４の電極は、前記第１の電極と電気的に接続される、
    　記憶装置。
  9. 　請求項５において、
    　前記第１のトランジスタは、半導体層と、ゲート電極と、を有し、
    　前記第４の電極は、前記第１のトランジスタの下方に位置する部分を有し、
    　前記ゲート電極は、前記半導体層を介して前記第４の電極と重なる部分を有する、
    　記憶装置。
  10. 　請求項１または請求項２において、
    　前記第１の電極及び前記第２の電極は、それぞれ平板状の形状を有する、
    　記憶装置。
  11. 　請求項１または請求項２において、
    　前記第２の電極は、上面が凹状の部分を有し、
    　前記第１の電極は、前記第２の電極の上面と係合する凸状の部分を有する、
    　記憶装置。
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