WO2024042419A1 - 記憶装置 - Google Patents

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WO2024042419A1
WO2024042419A1 PCT/IB2023/058080 IB2023058080W WO2024042419A1 WO 2024042419 A1 WO2024042419 A1 WO 2024042419A1 IB 2023058080 W IB2023058080 W IB 2023058080W WO 2024042419 A1 WO2024042419 A1 WO 2024042419A1
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insulator
oxide
oxide semiconductor
transistor
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國武寛司
松嵜隆徳
山崎舜平
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株式会社半導体エネルギー研究所
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Definitions

  • One embodiment of the present invention relates to a transistor, a semiconductor device, a memory device, and an electronic device. Alternatively, one embodiment of the present invention relates to a method for manufacturing a memory device or a semiconductor device. Alternatively, one embodiment of the present invention relates to a semiconductor wafer and a module.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • Semiconductor elements such as transistors, semiconductor circuits, arithmetic devices, and storage devices are examples of semiconductor devices.
  • Display devices liquid crystal display devices, light emitting display devices, etc.
  • projection devices lighting devices
  • electro-optical devices power storage devices
  • storage devices semiconductor circuits, imaging devices, electronic devices, and the like can be said to include semiconductor devices.
  • one embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to a product, a method, or a manufacturing method. Further, one aspect of the present invention relates to a process, machine, manufacture, or composition of matter.
  • a CPU is an assembly of semiconductor elements, including a semiconductor integrated circuit (including at least a transistor and a memory) formed into a chip by processing a semiconductor wafer, and on which electrodes serving as connection terminals are formed.
  • IC chips Semiconductor circuits (IC chips) such as LSIs, CPUs, and memories are mounted on circuit boards, such as printed wiring boards, and are used as one of the components of various electronic devices.
  • a technology that constructs a transistor using a semiconductor thin film formed on a substrate having an insulating surface is attracting attention.
  • the transistor is widely applied to electronic devices such as integrated circuits (ICs) and image display devices (also simply referred to as display devices).
  • ICs integrated circuits
  • image display devices also simply referred to as display devices.
  • silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, oxide semiconductors are attracting attention as other materials.
  • Patent Document 1 discloses a CPU with low power consumption that takes advantage of the low leakage current of a transistor using an oxide semiconductor.
  • Patent Document 2 discloses a memory device that can retain stored contents for a long period of time by applying the characteristic that a transistor using an oxide semiconductor has a small leakage current.
  • Patent Document 3 and Non-Patent Document 1 a plurality of memory cells are provided in an overlapping manner by stacking a first transistor using an oxide semiconductor film and a second transistor using an oxide semiconductor film. discloses a technique for increasing the density of integrated circuits.
  • An object of one embodiment of the present invention is to provide a memory device that can be miniaturized or highly integrated.
  • one of the challenges is to provide a storage device with high operating speed.
  • one of the challenges is to provide a storage device having good electrical characteristics.
  • one of the challenges is to provide a storage device with good reliability.
  • one of the challenges is to provide a storage device with a large on-state current.
  • one of the challenges is to provide a storage device with low power consumption.
  • one of the challenges is to provide a new storage device.
  • one of the objectives is to provide a method for manufacturing a new storage device.
  • One embodiment of the present invention is a memory device that includes a memory cell and a first insulator.
  • the memory cell includes a capacitor and a transistor on the capacitor.
  • the capacitive element includes a first conductor, a second insulator on the first conductor, and a second conductor on the second insulator.
  • a first insulator is disposed over the first conductor, the second insulator, and the second conductor.
  • the transistor includes a second conductor, a third conductor on a first insulator, an oxide semiconductor, a third insulator, and a fourth conductor.
  • the first insulator and the third conductor are provided with openings that reach the second conductor. At least a portion of the oxide semiconductor is disposed in the opening.
  • the oxide semiconductor has a region in contact with the top surface of the second conductor at the opening, a region in contact with the side surface of the third conductor in the opening, and a region in contact with at least a portion of the top surface of the third conductor. , has.
  • the third insulator is disposed on the oxide semiconductor so that at least a portion thereof is located in the opening.
  • the fourth conductor is disposed on the third insulator such that at least a portion thereof is located in the opening.
  • the angle between the side surface of the first insulator and the top surface of the first conductor in the opening is 45 degrees or more and less than 90 degrees.
  • one embodiment of the present invention is a memory device including a memory cell and a first insulator.
  • the memory cell includes a capacitor and a transistor on the capacitor.
  • the capacitive element includes a first conductor, a second insulator on the first conductor, and a second conductor on the second insulator.
  • a first insulator is disposed over the first conductor, the second insulator, and the second conductor.
  • the transistor includes a second conductor, a third conductor on a first insulator, an oxide semiconductor, a third insulator, and a fourth conductor.
  • the first insulator and the third conductor are provided with openings that reach the second conductor. At least a portion of the oxide semiconductor is disposed in the opening.
  • the oxide semiconductor has a region in contact with the top surface of the second conductor at the opening, a region in contact with the side surface of the third conductor in the opening, and a region in contact with at least a portion of the top surface of the third conductor. , has.
  • the third insulator is disposed on the oxide semiconductor so that at least a portion thereof is located in the opening.
  • the fourth conductor is disposed on the third insulator such that at least a portion thereof is located in the opening.
  • the shape of the bottom of the fourth conductor located in the opening is needle-like.
  • the channel length of the transistor is preferably at least smaller than the channel width of the transistor.
  • the second insulator preferably includes a material that can have ferroelectricity.
  • the second insulator preferably includes first zirconium oxide, aluminum oxide on the first zirconium oxide, and second zirconium oxide on the aluminum oxide.
  • the oxide semiconductor preferably contains one or more selected from In, Ga, and Zn.
  • the first insulator has a laminate, and the laminate includes a first layer, a second layer on the first layer, and a third layer on the second layer.
  • the first layer has silicon and nitrogen
  • the second layer has silicon and oxygen
  • the third layer has silicon and nitrogen. It is preferable to have the following.
  • the fourth conductor is provided to extend in the first direction
  • the third conductor is provided to extend in the second direction orthogonal to the first direction. It is preferable that the
  • the memory device has a plurality of layers including memory cells, and the plurality of layers are stacked.
  • a memory device that can be miniaturized or highly integrated can be provided.
  • a storage device with high operating speed can be provided.
  • a highly reliable storage device can be provided.
  • a memory device with less variation in the electrical characteristics of transistors can be provided.
  • a storage device with good electrical characteristics can be provided.
  • a storage device with a large on-state current can be provided.
  • a storage device with low power consumption can be provided.
  • new storage devices can be provided.
  • a method for manufacturing a new storage device can be provided.
  • FIG. 1A is a plan view showing an example of a storage device.
  • FIGS. 1B to 1D are cross-sectional views showing an example of a storage device.
  • FIG. 1E is a circuit diagram for explaining an example of the configuration of a storage device.
  • 2A and 2B are cross-sectional views showing an example of a storage device.
  • 3A and 3B are cross-sectional views showing an example of a storage device.
  • FIG. 4 is a cross-sectional view showing an example of a storage device.
  • 5A and 5B are cross-sectional views showing an example of a storage device.
  • FIG. 5C is a plan view showing an example of a storage device.
  • 6A and 6B are cross-sectional views showing an example of a storage device.
  • FIG. 6C is a plan view showing an example of a storage device.
  • 7A to 7C are cross-sectional views showing an example of a storage device.
  • 8A and 8B are cross-sectional views showing an example of a storage device.
  • FIG. 9A is a plan view showing an example of a storage device.
  • 9B and 9C are cross-sectional views showing an example of a storage device.
  • 10A to 10C are cross-sectional views showing an example of a storage device.
  • 11A to 11C are cross-sectional views showing an example of a storage device.
  • 12A to 12C are cross-sectional views showing an example of a storage device.
  • 13A to 13C are cross-sectional views showing an example of a storage device.
  • FIG. 14A is a plan view showing an example of a storage device.
  • FIG. 14B to 14D are cross-sectional views showing an example of a storage device.
  • 15A and 15B are cross-sectional views showing an example of a storage device.
  • 16A and 16B are cross-sectional views showing an example of a storage device.
  • FIG. 17A is a plan view showing an example of a storage device.
  • 17B to 17D are cross-sectional views showing an example of a storage device.
  • FIG. 18A is a plan view illustrating an example of a method for manufacturing a storage device.
  • 18B and 18C are cross-sectional views illustrating an example of a method for manufacturing a memory device.
  • FIG. 19A is a plan view illustrating an example of a method for manufacturing a storage device.
  • FIG. 19B and 19C are cross-sectional views illustrating an example of a method for manufacturing a memory device.
  • FIG. 20A is a plan view showing an example of a method for manufacturing a storage device.
  • 20B and 20C are cross-sectional views illustrating an example of a method for manufacturing a memory device.
  • FIG. 21A is a plan view showing an example of a method for manufacturing a storage device.
  • 21B and 21C are cross-sectional views illustrating an example of a method for manufacturing a memory device.
  • FIG. 22A is a plan view illustrating an example of a method for manufacturing a storage device.
  • 22B and 22C are cross-sectional views illustrating an example of a method for manufacturing a memory device.
  • 23A is a plan view illustrating an example of a method for manufacturing a storage device.
  • 23B and 23C are cross-sectional views illustrating an example of a method for manufacturing a memory device.
  • FIG. 24A is a plan view illustrating an example of a method for manufacturing a storage device.
  • 24B and 24C are cross-sectional views illustrating an example of a method for manufacturing a memory device.
  • FIG. 25A is a plan view showing an example of a storage device.
  • FIG. 25B is a cross-sectional view showing an example of a storage device.
  • FIG. 26A is a plan view showing an example of a storage device.
  • FIG. 26B is a cross-sectional view showing an example of a storage device.
  • FIG. 26A is a plan view showing an example of a storage device.
  • FIG. 26B is a cross-sectional view showing an example of a storage device.
  • FIG. 26A is a plan view showing an example of a storage device.
  • FIG. 27A is a plan view showing an example of a storage device.
  • FIG. 27B is a cross-sectional view showing an example of a storage device.
  • 28A and 28B are plan views showing an example of a storage device.
  • 29A to 29E are cross-sectional views illustrating a method for forming a metal oxide film according to one embodiment of the present invention.
  • 30A to 30D are cross-sectional views of metal oxides according to one embodiment of the present invention.
  • 31A to 31D are cross-sectional views illustrating a method for forming a metal oxide film according to one embodiment of the present invention.
  • 32A to 32C are cross-sectional views illustrating a method for forming a metal oxide film according to one embodiment of the present invention.
  • FIG. 33 is a block diagram illustrating a configuration example of a storage device.
  • FIG. 34A is a schematic perspective view illustrating a configuration example of a storage device.
  • FIG. 34B is a circuit diagram illustrating a configuration example of a storage device.
  • 35A and 35B are schematic diagrams illustrating a configuration example of a storage device.
  • FIG. 36 is a circuit diagram illustrating a configuration example of a storage device.
  • 37A and 37B are schematic diagrams of a semiconductor device according to one embodiment of the present invention.
  • FIGS. 38A and 38B are diagrams illustrating an example of an electronic component.
  • 39A to 39E are schematic diagrams of a storage device according to one embodiment of the present invention.
  • 40A to 40H are diagrams illustrating an electronic device according to one embodiment of the present invention.
  • FIG. 41 is a diagram showing an example of space equipment.
  • the size, layer thickness, or region may be exaggerated for clarity. Therefore, it is not necessarily limited to that scale.
  • the drawings schematically show ideal examples and are not limited to the shapes or values shown in the drawings.
  • a layer or a resist mask may be unintentionally reduced due to a process such as etching, but this may not be reflected in the diagram for ease of understanding.
  • the same reference numerals are used for the same parts or parts having similar functions in different drawings, and repeated explanations thereof may be omitted.
  • the hatching pattern may be the same and no particular reference numeral may be attached.
  • ordinal numbers such as first, second, etc. are used for convenience and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by replacing “first” with “second” or “third” as appropriate. Furthermore, the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one aspect of the present invention.
  • X and Y are connected means that X and Y are electrically connected.
  • X and Y are electrically connected refers to an object (a switch, a transistor element, an element such as a diode, or a circuit including the element and wiring) between X and Y.
  • X and Y are electrically connected refers to an object (a switch, a transistor element, an element such as a diode, or a circuit including the element and wiring) between X and Y.
  • X and Y are electrically connected refers to an object (a switch, a transistor element, an element such as a diode, or a circuit including the element and wiring) between X and Y.
  • X and Y are electrically connected refers to an object (a switch, a transistor element, an element such as a diode, or a circuit including the element and wiring) between X and Y.
  • X and Y are directly connected means that electrical signals are transmitted between X and Y via wiring (or electrode
  • a transistor is an element having at least three terminals including a gate, a drain, and a source. It has a region where a channel is formed (hereinafter also referred to as a channel formation region) between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode). A current can be passed between the source and the drain through the formation region.
  • a channel formation region refers to a region through which current mainly flows.
  • the function of the source or drain may be swapped if transistors with different polarities are used, or if the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain may be used interchangeably.
  • impurity of a semiconductor refers to, for example, something other than the main components constituting the semiconductor.
  • an element having a concentration of less than 0.1 atomic % can be considered an impurity.
  • the inclusion of impurities may cause, for example, an increase in the defect level density of the semiconductor, a decrease in crystallinity, and the like.
  • impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, and the oxide semiconductor.
  • transition metals other than the main components such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen.
  • water may also function as an impurity.
  • oxygen vacancies also referred to as V O
  • V O oxygen vacancies
  • oxynitride refers to a composition containing more oxygen than nitrogen.
  • examples of the oxynitride include silicon oxynitride, aluminum oxynitride, and hafnium oxynitride.
  • the nitrided oxide has a composition containing more nitrogen than oxygen.
  • examples of the nitride oxide include silicon nitride oxide, aluminum nitride oxide, and hafnium nitride oxide.
  • the term “insulator” can be translated as an insulating film or an insulating layer. Further, the term “conductor” can be translated as a conductive film or a conductive layer. Further, the term “semiconductor” can be translated as a semiconductor film or a semiconductor layer.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10 degrees or more and 10 degrees or less. Therefore, the case where the temperature is greater than or equal to -5 degrees and less than or equal to 5 degrees is also included.
  • substantially parallel refers to a state in which two straight lines are arranged at an angle of -30 degrees or more and 30 degrees or less.
  • perpendicular refers to a state in which two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, cases where the angle is greater than or equal to 85 degrees and less than or equal to 95 degrees are also included.
  • substantially perpendicular refers to a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • Voltage refers to a potential difference from a reference potential.
  • the reference potential is a ground potential (earth potential)
  • “voltage” can be translated into “potential.” Note that the ground potential does not necessarily mean 0V.
  • potential is relative, and as the reference potential changes, the potential applied to wiring, the potential applied to circuits, etc., the potential output from circuits, etc. also change.
  • the code when the same code is used for multiple elements, especially when it is necessary to distinguish between them, the code may include an identification such as "_1", “[n]", or "[m,n]". In some cases, a special code may be added to the description.
  • the heights match refers to a configuration in which the heights from a reference surface (for example, a flat surface such as a substrate surface) are equal in cross-sectional view.
  • a reference surface for example, a flat surface such as a substrate surface
  • the surface of a single layer or a plurality of layers may be exposed by performing a planarization process (typically a CMP process).
  • the surfaces to be subjected to CMP processing have the same height from the reference surface.
  • the heights of the plurality of layers may differ depending on the processing apparatus, processing method, or material of the surface to be processed during CMP processing.
  • the heights match In this specification, this case is also treated as "the heights match.”
  • the height of the top surface of the first layer and the height of the second layer are Even if the difference from the height of the top surface of the layer is 20 nm or less, it is also said that the heights match.
  • the ends coincide means that at least a portion of the outlines of the stacked layers overlap in plan view. For example, this includes a case where the upper layer and the lower layer are processed using the same mask pattern or partially the same mask pattern. However, strictly speaking, the contours do not overlap, and the contour of the upper layer may be located inside the contour of the lower layer, or the contour of the upper layer may be located outside the contour of the lower layer. "Concordance”.
  • match includes both a complete match and a general match.
  • the normally-on characteristic refers to a state in which a channel exists and current flows through the transistor even when no voltage is applied to the gate.
  • the normally-off characteristic refers to a state in which no current flows through the transistor when no potential is applied to the gate or when a ground potential is applied to the gate.
  • off-state current may refer to, for example, a current flowing between a source and a drain when a transistor is in an off state.
  • a memory device that is one embodiment of the present invention includes a transistor and a capacitor.
  • FIGS. 1A to 1D are a plan view and a cross-sectional view of a memory device including a transistor 200 and a capacitor 100.
  • FIG. 1A is a plan view of the storage device.
  • FIGS. 1B to 1D are cross-sectional views of the storage device.
  • FIG. 1B is a sectional view of a portion indicated by a dashed line A1-A2 in FIG. 1A.
  • FIG. 1C is a cross-sectional view of a portion indicated by a dashed line A3-A4 in FIG. 1A.
  • FIG. 1D is a cross-sectional view of a portion of the transistor 200. Note that in the plan view of FIG. 1A, some elements are omitted for clarity.
  • arrows indicating the X direction, Y direction, and Z direction may be attached.
  • the "X direction” refers to the direction along the X axis, and the forward direction and reverse direction may not be distinguished unless explicitly stated.
  • the X direction, the Y direction, and the Z direction are directions that intersect with each other.
  • the X direction, the Y direction, and the Z direction are directions that are orthogonal to each other.
  • one of the X direction, the Y direction, or the Z direction may be referred to as a "first direction” or a “first direction.”
  • the other one may be called a "second direction” or a “second direction”.
  • the remaining one may be referred to as a "third direction” or "third direction.”
  • the memory device shown in FIGS. 1A to 1D includes an insulator 140 on a substrate (not shown), a memory cell 150 on the insulator 140, an insulator 280, and an insulator 283 on the memory cell 150.
  • Insulator 140, insulator 280, and insulator 283 function as interlayer films.
  • the memory cell 150 includes a capacitive element 100 on an insulator 140 and a transistor 200 on the capacitive element 100.
  • the capacitive element 100 includes a conductor 110 on an insulator 140, an insulator 130 on the conductor 110, and a conductor 120 on the insulator 130.
  • the conductor 120 functions as one of a pair of electrodes (sometimes referred to as an upper electrode)
  • the conductor 110 functions as the other of a pair of electrodes (sometimes referred to as a lower electrode).
  • Body 130 functions as a dielectric.
  • the capacitive element 100 constitutes an MIM (Metal-Insulator-Metal) capacitor.
  • An insulator 280 is placed on the capacitive element 100. That is, the insulator 280 is placed on the conductor 110, the insulator 130, and the conductor 120. In other words, the conductor 120 is placed under the insulator 280.
  • the transistor 200 includes a conductor 120, a conductor 240 over an insulator 280, an oxide semiconductor 230, an insulator 250 over the oxide semiconductor 230, and a conductor 260 over the insulator 250.
  • the oxide semiconductor 230 functions as a semiconductor layer
  • the conductor 260 functions as a gate electrode
  • the insulator 250 functions as a gate insulator
  • the conductor 120 functions as one of a source electrode and a drain electrode.
  • the conductor 240 functions as the other of the source electrode and the drain electrode.
  • the insulator 280 and the conductor 240 are provided with an opening 290 that reaches the conductor 120. At least a portion of the oxide semiconductor 230 is arranged in the opening 290. Note that the oxide semiconductor 230 has a region in contact with the top surface of the conductor 120 at the opening 290, a region in contact with the side surface of the conductor 240 in the opening 290, and a region in contact with at least a part of the top surface of the conductor 240. has. Insulator 250 is arranged such that at least a portion thereof is located in opening 290 . The conductor 260 is arranged so that at least a portion thereof is located in the opening 290. Note that the conductor 260 is preferably provided so as to fill the opening 290, as shown in FIGS. 1B and 1C.
  • the oxide semiconductor 230 has a region in contact with the side surface of the conductor 240 in the opening 290 and a region in contact with a part of the upper surface of the conductor 240. In this way, since the oxide semiconductor 230 is in contact with not only the side surface but also the top surface of the conductor 240, the area in which the oxide semiconductor 230 and the conductor 240 are in contact can be increased.
  • the transistor 200 is provided so as to overlap the capacitive element 100.
  • the conductor 120 has a function as one of the source electrode and drain electrode of the transistor 200 and a function as an upper electrode of the capacitor 100
  • the transistor 200 and the capacitor 100 share a part of the structure. I will do it.
  • the transistor 200 and the capacitor 100 can be provided without significantly increasing the occupied area in plan view.
  • the area occupied by the memory cells 150 can be reduced, so the memory cells 150 can be arranged with high density and the storage capacity of the memory device can be increased. In other words, the storage device can be highly integrated.
  • FIG. 1E A circuit diagram of the memory device shown in this embodiment is shown in FIG. 1E.
  • the configuration shown in FIGS. 1A to 1D functions as a memory cell of a storage device.
  • the memory cell includes a transistor Tr and a capacitive element C.
  • the transistor Tr corresponds to the transistor 200
  • the capacitive element C corresponds to the capacitive element 100.
  • One of the source and drain of the transistor Tr is connected to one of the pair of electrodes of the capacitive element C.
  • the other of the source and drain of the transistor Tr is connected to the wiring BL.
  • the gate of the transistor Tr is connected to the wiring WL.
  • the other of the pair of electrodes of the capacitive element C is connected to the wiring PL.
  • the wiring BL corresponds to the conductor 240
  • the wiring WL corresponds to the conductor 260
  • the wiring PL corresponds to the conductor 110.
  • the conductor 260 is preferably provided to extend in the Y direction
  • the conductor 240 is preferably provided to extend in the X direction.
  • the wiring BL and the wiring WL are provided to intersect with each other.
  • the wiring PL (conductor 110) is provided in a planar shape, but the present invention is not limited to this.
  • the wiring PL may be provided parallel to the wiring WL (conductor 260) or may be provided parallel to the wiring BL (conductor 240).
  • Capacitive element 100 includes a conductor 110, an insulator 130, and a conductor 120.
  • the conductor 110 is provided on the insulator 140.
  • the conductor 110 functions as a wiring PL, and can be provided in a planar shape, for example.
  • the conductor 110 the conductors described in the section [Conductor] described below can be used in a single layer or a laminated structure.
  • a highly conductive material such as tungsten can be used as the conductor 110. By using such a conductive material with high conductivity, the conductivity of the conductor 110 can be improved and the conductor 110 can sufficiently function as the wiring PL.
  • the conductor 110 be made of a conductive material that is not easily oxidized, or a conductive material that has a function of suppressing oxygen diffusion, and the like.
  • a structure in which titanium nitride is laminated on tungsten may be used.
  • a structure may be used in which tungsten is laminated on a first titanium nitride, and a second titanium nitride is laminated on the tungsten.
  • the insulator 130 is provided on the conductor 110.
  • the insulator 130 it is preferable to use a material with a high dielectric constant, a so-called high-k material, described in the section [Insulator] described later.
  • a high-k material as the insulator 130, the insulator 130 can be made thick enough to suppress leakage current, and the capacitance of the capacitive element 100 can be sufficiently secured.
  • the insulator 130 is used by laminating insulating layers made of a high-k material, and is made of a material having a high dielectric constant (high-k) and a material having a dielectric strength higher than that of the high-k material.
  • a laminated structure is used.
  • the insulator 130 an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are laminated in this order can be used.
  • an insulating film in which zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulating film in which hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulator having a relatively high dielectric strength, such as aluminum oxide the dielectric strength is improved and electrostatic breakdown of the capacitive element 100 can be suppressed.
  • a material that can have ferroelectricity may be used as the insulator 130.
  • materials that can have ferroelectricity include metal oxides such as hafnium oxide, zirconium oxide, and HfZrO x (X is a real number greater than 0).
  • element J1 here, element J1 is one or more selected from zirconium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium, etc.
  • hafnium oxide examples include added materials.
  • the ratio of the number of atoms of hafnium to the number of atoms of element J1 can be set as appropriate.
  • the ratio of the number of atoms of hafnium to the number of atoms of element J1 may be set to 1:1 or around 1:1.
  • element J2 (here, element J2 is one or more selected from hafnium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium, etc.) is added to zirconium oxide. Added materials, etc.
  • the ratio of the number of atoms of zirconium to the number of atoms of element J2 can be set as appropriate.
  • the ratio of the number of atoms of zirconium to the number of atoms of element J2 may be set to 1:1 or around 1:1.
  • lead titanate PbTiO x
  • barium strontium titanate BST
  • strontium titanate PZT
  • strontium bismuthate tantalate SBT
  • Piezoelectric ceramics having a perovskite structure such as bismuth ferrite (BFO) and barium titanate, may also be used.
  • examples of materials that can have ferroelectricity include metal nitrides containing element M1, element M2, and nitrogen.
  • the element M1 is one or more selected from aluminum, gallium, indium, and the like.
  • the element M2 is one or more selected from boron, scandium, yttrium, lanthanum, cerium, neodymium, europium, titanium, zirconium, hafnium, vanadium, niobium, tantalum, chromium, and the like. Note that the ratio between the number of atoms of element M1 and the number of atoms of element M2 can be set as appropriate.
  • a metal oxide containing element M1 and nitrogen may have ferroelectricity even if it does not contain element M2.
  • materials that can have ferroelectricity include materials in which element M3 is added to the metal nitride described above.
  • the element M3 is one or more selected from magnesium, calcium, strontium, zinc, cadmium, and the like.
  • the ratio of the number of atoms of element M1, the number of atoms of element M2, and the number of atoms of element M3 can be set as appropriate.
  • examples of materials that can have ferroelectricity include perovskite oxynitrides such as SrTaO 2 N and BaTaO 2 N, and GaFeO 3 having a ⁇ alumina structure.
  • metal oxides and metal nitrides are exemplified, but the present invention is not limited thereto.
  • a metal oxynitride obtained by adding nitrogen to the above-mentioned metal oxide, or a metal nitride obtained by adding oxygen to the above-mentioned metal nitride, etc. may be used.
  • the material that can have ferroelectricity for example, a mixture or compound consisting of a plurality of materials selected from the materials listed above can be used.
  • the insulator 130 can have a laminated structure made of a plurality of materials selected from the materials listed above.
  • the crystal structure (characteristics) of the materials listed above may change not only due to film formation conditions but also due to various processes, so in this specification, only materials that exhibit ferroelectricity will be referred to. It is not only called a ferroelectric material, but also a material that can have ferroelectric properties.
  • a metal oxide containing one or both of hafnium and zirconium is preferable because it can have ferroelectricity even when processed into a thin film of several nanometers.
  • the film thickness of the insulator 130 can be set to 100 nm or less, preferably 50 nm or less, more preferably 20 nm or less, and even more preferably 10 nm or less (typically, 2 nm or more and 9 nm or less).
  • the film thickness is preferably 8 nm or more and 12 nm or less.
  • a layered material that can have ferroelectric properties is sometimes referred to as a ferroelectric layer, a metal oxide film, or a metal nitride film.
  • a device having such a ferroelectric layer, metal oxide film, or metal nitride film may be referred to as a ferroelectric device in this specification and the like.
  • a metal oxide containing one or both of hafnium and zirconium is preferable because it can have ferroelectricity even in a minute area.
  • the area (occupied area) of the ferroelectric layer when viewed from above is 100 ⁇ m 2 or less, 10 ⁇ m 2 or less, 1 ⁇ m 2 or less, or 0.1 ⁇ m 2 or less, it can have ferroelectricity.
  • the thickness is 10000 nm 2 or less, or 1000 nm 2 or less, it may have ferroelectricity.
  • a ferroelectric material is an insulator, and has the property that polarization occurs internally when an electric field is applied from the outside, and the polarization remains even when the electric field is reduced to zero. Therefore, a nonvolatile memory element can be formed using a capacitive element using this material as a dielectric (hereinafter sometimes referred to as a ferroelectric capacitor).
  • a nonvolatile memory element using a ferroelectric capacitor is sometimes called a Ferroelectric Random Access Memory (FeRAM), a ferroelectric memory, or the like.
  • a ferroelectric memory includes a transistor and a ferroelectric capacitor, and one of the source and drain of the transistor is electrically connected to one terminal of the ferroelectric capacitor. Therefore, when a ferroelectric capacitor is used as the capacitive element 100, the storage device described in this embodiment functions as a ferroelectric memory.
  • ferroelectricity is said to be developed when oxygen or nitrogen in the crystals contained in the ferroelectric layer is displaced by an external electric field. Furthermore, the expression of ferroelectricity is presumed to depend on the crystal structure of the crystals contained in the ferroelectric layer. Therefore, in order for the insulator 130 to exhibit ferroelectricity, the insulator 130 needs to contain crystals. In particular, it is preferable for the insulator 130 to include a crystal having a rectangular crystal structure because ferroelectricity is exhibited. Note that the crystal structure of the crystal contained in the insulator 130 may be one or more selected from cubic, tetragonal, rectangular, monoclinic, and hexagonal. good. Further, the insulator 130 may have an amorphous structure. At this time, the insulator 130 may have a composite structure having an amorphous structure and a crystal structure.
  • a structure may be adopted in which the side end portion of the insulator 130 and the side end portion of the conductor 110 coincide.
  • the insulator 130 and the conductor 110 can be formed using the same mask, and the manufacturing process of the memory device can be simplified.
  • the structure may be such that the insulator 130 covers the side end portions of the conductor 110. This can prevent short-circuiting between the conductor 110 and the conductor 120.
  • the conductor 120 is provided in contact with a part of the upper surface of the insulator 130.
  • the area of the island-shaped conductor 120 may be appropriately set according to the design value of the capacitive element 100. For example, by increasing the area of the island-shaped conductor 120, the capacitance of the capacitive element 100 can be increased. In this way, by increasing the capacitance per unit area of the capacitive element 100, the read operation of the storage device can be stabilized.
  • island-like refers to a state in which two or more layers formed in the same process and using the same material are physically separated.
  • the side end portion of the conductor 120 is located inside the side end portion of the conductor 110 in both the X direction and the Y direction. Note that in a structure in which the insulator 130 covers the side end portion of the conductor 110, the side end portion of the conductor 120 may be located outside the side end portion of the conductor 110.
  • the conductors described in the section [Conductor] described below can be used in a single layer or in a laminated manner.
  • a conductive material that is difficult to oxidize a conductive material that has a function of suppressing oxygen diffusion, or the like.
  • titanium nitride or tantalum nitride can be used.
  • a structure in which tantalum nitride is laminated on titanium nitride may be used. In this case, titanium nitride is in contact with the insulator 130 and tantalum nitride is in contact with the oxide semiconductor 230.
  • the conductor 120 may have a structure in which tungsten is laminated on titanium nitride, for example.
  • the transistor 200 includes a conductor 120, a conductor 240 on an insulator 280, an upper surface of the conductor 120 exposed in an opening 290, and an insulator 280 in the opening 290. , the side surface of the conductor 240 in the opening 290, and the oxide semiconductor 230 provided in contact with at least a portion of the top surface of the conductor 240; and the insulator 250 provided in contact with the top surface of the oxide semiconductor 230. and a conductor 260 provided in contact with the upper surface of the insulator 250.
  • the bottom of the opening 290 is the top surface of the conductor 120
  • the sidewalls of the opening 290 are the side surfaces of the insulator 280 and the conductor 240.
  • the side wall of the opening 290 has a tapered shape.
  • the angle between the side surface of the insulator 280 in the opening 290 and the top surface of the conductor 120 is preferably 45 degrees or more and less than 90 degrees.
  • it is preferably 45 degrees or more and 75 degrees or less.
  • it is preferably 45 degrees or more and 65 degrees or less.
  • a tapered shape refers to a shape in which at least a part of the side surface of the structure is inclined with respect to the substrate surface or the surface to be formed. For example, there is a region where the angle between the inclined side surface and the substrate surface (hereinafter sometimes referred to as a taper angle) is less than 90 degrees.
  • the side surfaces of the structure and the substrate surface do not necessarily have to be completely flat, and may be substantially planar with minute curvatures or substantially planar with minute irregularities.
  • the shape of the opening 290 shown in FIGS. 1B and 1C is a truncated cone shape.
  • the opening 290 is circular in plan view, and trapezoidal in cross-section.
  • the area of the truncated cone-shaped upper base (for example, the opening provided in the conductor 240) is larger than the area of the truncated conical lower base (the upper surface of the conductor 120 exposed in the opening 290). big.
  • the maximum diameter of the opening 290 may be calculated based on the upper base surface of the truncated cone shape.
  • FIG. 1D is a cross-sectional view in the XY plane including the conductor 240.
  • the opening 290 is circular in plan view, but the present invention is not limited to this.
  • the opening 290 may have a substantially circular shape such as an ellipse, a polygonal shape such as a quadrilateral, or a polygonal shape such as a quadrilateral with rounded corners.
  • the maximum width of the opening 290 may be calculated as appropriate depending on the shape of the top of the opening 290.
  • the maximum width of the opening 290 may be the length of the diagonal line at the top of the opening 290.
  • the portions of the oxide semiconductor 230, the insulator 250, and the conductor 260 that are arranged in the opening 290 are provided to reflect the shape of the opening 290. Therefore, the oxide semiconductor 230 is provided to cover the bottom and sidewalls of the opening 290, the insulator 250 is provided to cover the oxide semiconductor 230, and a recessed portion of the insulator 250 that reflects the shape of the opening 290 is formed. A conductor 260 is provided so as to be buried therein.
  • the bottom of the conductor 260 located in the opening 290 has a flat area.
  • the maximum width of the opening 290 (the maximum diameter when the opening 290 is circular in plan view), the thickness of the insulator 280, the thickness of the oxide semiconductor 230, and the thickness of the insulator 250
  • the bottom of the conductor 260 located in the opening 290 may not have a flat area.
  • the bottom of the conductor 260 located in the opening 290 may have a needle-like shape. Note that for a plan view of the memory device shown in FIGS. 2A and 2B, refer to FIG. 1A, and for a cross-sectional view of the memory device in the XY plane including the conductor 240, refer to FIG. 1D.
  • the term acicular refers to a shape that becomes thinner toward the tip (closer to the bottom of the conductor 260 located in the opening 290).
  • the needle-like tip may have an acute angle or may have a downwardly convex curved shape.
  • a shape having an acute angle at the tip may be referred to as a V-shape.
  • a region of the conductor 260 located in the opening 290 that faces the oxide semiconductor 230 with the insulator 250 in between functions as a gate electrode. Therefore, the conductor 260 that fills the opening 290 and has a needle-like bottom shape may be referred to as a needle-shaped gate. Further, as shown in FIGS. 1B and 1C, even if the conductor 260 has a flat bottom region, it may be called a needle-shaped gate.
  • FIGS. 1B and 1C show a configuration in which the side surface of the conductor 240 in the opening 290 and the side surface of the insulator 280 in the opening 290 match
  • the present invention is not limited to this.
  • the side surface of the conductor 240 at the opening 290 and the side surface of the insulator 280 at the opening 290 may be discontinuous.
  • the slope of the side surface of the conductor 240 at the opening 290 and the slope of the side surface of the insulator 280 at the opening 290 may be different from each other. Note that for a plan view of the memory device shown in FIGS. 3A and 3B, refer to FIG. 1A, and for a cross-sectional view of the memory device in the XY plane including the conductor 240, refer to FIG. 1D.
  • the angle between the side surface of the conductor 240 in the opening 290 and the top surface of the conductor 120 is defined as an angle ⁇ 2.
  • the angle ⁇ 2 is smaller than the angle ⁇ .
  • FIG. 4 shows an enlarged view of the oxide semiconductor 230 and its vicinity in FIG. 1B.
  • the oxide semiconductor 230 includes a region 230i, and a region 230na and a region 230nb that are provided to sandwich the region 230i.
  • the region 230na is a region of the oxide semiconductor 230 that is in contact with the conductor 120. At least a portion of the region 230na functions as one of a source region and a drain region of the transistor 200.
  • the region 230nb is a region of the oxide semiconductor 230 that is in contact with the conductor 240. At least a portion of the region 230nb functions as the other of the source region and the drain region of the transistor 200.
  • the conductor 240 is in contact with the entire outer periphery of the oxide semiconductor 230. Therefore, the other of the source region and the drain region of the transistor 200 can be formed over the entire outer periphery of a portion of the oxide semiconductor 230 that is formed in the same layer as the conductor 240.
  • the region 230i is a region of the oxide semiconductor 230 between the region 230na and the region 230nb. At least a portion of the region 230i functions as a channel formation region of the transistor 200. That is, the channel formation region of the transistor 200 is located in a region of the oxide semiconductor 230 between the conductor 120 and the conductor 240. It can also be said that the channel formation region of the transistor 200 is located in a region of the oxide semiconductor 230 that is in contact with the insulator 280 or a region near the region.
  • the channel length of the transistor 200 is the distance between the source region and the drain region. In other words, it can be said that the channel length of the transistor 200 is determined by the thickness of the insulator 280 on the conductor 120.
  • FIG. 4 shows the channel length L of the transistor 200 with a dashed double-headed arrow.
  • the channel length L is the distance between the end of the region where the oxide semiconductor 230 and the conductor 120 are in contact with each other and the end of the region where the oxide semiconductor 230 and the conductor 240 are in contact in a cross-sectional view.
  • the channel length L corresponds to the length of the side surface of the insulator 280 on the opening 290 side in cross-sectional view.
  • the channel length is set by the exposure limit of photolithography, but in the present invention, the thickness of the insulator 280 and the side surface of the insulator 280 in the opening 290 and the top surface of the conductor 110 are The channel length can be set by the angle ⁇ . Therefore, the channel length of the transistor 200 is set to a very fine structure below the exposure limit of photolithography (for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, but 1 nm or more, or 5 nm or more). As a result, the on-state current of the transistor 200 increases, and the frequency characteristics can be improved. Therefore, the read speed and write speed of the memory cell 150 can be improved, so that a memory device with high operating speed can be provided.
  • the exposure limit of photolithography for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm
  • a channel formation region, a source region, and a drain region can be formed in the opening 290.
  • the area occupied by the transistor 200 can be reduced compared to a conventional transistor in which a channel formation region, a source region, and a drain region are provided separately on the XY plane. This allows the storage device to be highly integrated, thereby increasing the storage capacity per unit area.
  • the oxide semiconductor 230, the insulator 250, and the conductor 260 are provided concentrically, as in FIG. 1D. Therefore, the side surface of the conductor 260 provided at the center faces the side surface of the oxide semiconductor 230 with the insulator 250 interposed therebetween. That is, in plan view, the entire circumference of the oxide semiconductor 230 becomes a channel formation region.
  • the channel width of the transistor 200 is determined by the length of the outer circumference of the oxide semiconductor 230.
  • the channel width of the transistor 200 can be said to be determined by the maximum width of the opening 290 (the maximum diameter when the opening 290 is circular in plan view).
  • the maximum width D of the opening 290 is indicated by a two-dot chain double-headed arrow.
  • the length of the outer periphery of the oxide semiconductor 230 may be determined, for example, at a region facing the conductor 240 or at a position half the thickness of the insulator 280.
  • the length of the circumference at any position of the opening 290 may be used as the channel width of the transistor 200, if necessary.
  • the length of the circumference at the bottom of the opening 290 may be set as the channel width, or the length of the circumference at the top of the opening 290 may be set as the channel width.
  • the maximum width D of the opening 290 is set by the exposure limit of the photolithography. Further, the maximum width D of the opening 290 is set by the respective film thicknesses of the oxide semiconductor 230, the insulator 250, and the conductor 260 provided in the opening 290.
  • the maximum width D of the opening 290 is, for example, 5 nm or more, 10 nm or more, or 20 nm or more, and preferably 100 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, or 30 nm or less. Note that when the opening 290 is circular in plan view, the maximum width D of the opening 290 corresponds to the diameter of the opening 290, and the channel width can be calculated as "D ⁇ ".
  • the channel length of the transistor 200 is preferably smaller than at least the channel width of the transistor 200.
  • the channel length of the transistor 200 according to one embodiment of the present invention is 0.1 times or more and 0.99 times or less, preferably 0.5 times or more and 0.8 times or less, with respect to the channel width of the transistor 200. With such a configuration, a transistor having good electrical characteristics and high reliability can be realized.
  • the oxide semiconductor 230, the insulator 250, and the conductor 260 are provided concentrically. Accordingly, the distance between the conductor 260 and the oxide semiconductor 230 becomes approximately uniform, so that a gate electric field can be applied to the oxide semiconductor 230 approximately uniformly.
  • a channel formation region of a transistor using an oxide semiconductor for a semiconductor layer preferably has fewer oxygen vacancies or a lower concentration of impurities such as hydrogen, nitrogen, or a metal element than the source and drain regions.
  • hydrogen near oxygen vacancies may form defects in which hydrogen is present in oxygen vacancies (hereinafter sometimes referred to as V O H), and generate electrons that become carriers.
  • V O H oxygen vacancies
  • V OH are also preferably reduced.
  • the channel formation region of the transistor is a high resistance region with low carrier concentration. Therefore, the channel formation region of the transistor can be said to be i-type (intrinsic) or substantially i-type.
  • the source region and drain region of a transistor using an oxide semiconductor for the semiconductor layer have more oxygen vacancies, more V O H, or a higher concentration of impurities such as hydrogen, nitrogen, and metal elements than the channel formation region.
  • FIGS. 1B and 1C a portion of the oxide semiconductor 230 is located outside the opening 290, that is, on the conductor 240.
  • FIG. 1B shows a configuration in which the oxide semiconductor 230 is divided in the X direction
  • the present invention is not limited to this.
  • the oxide semiconductor 230 may be provided extending in the X direction.
  • the oxide semiconductor 230 is divided in the Y direction (see FIG. 5B).
  • a plan view of the storage device shown in FIGS. 5A and 5B is shown in FIG. 5C.
  • FIG. 1D can be referred to for a cross-sectional view of the storage device in the XY plane including the conductor 240.
  • FIG. 1C shows a configuration in which the side end portion of the oxide semiconductor 230 is located inside the side end portion of the conductor 240.
  • the present invention is not limited to this.
  • a structure may be adopted in which the side edges of the oxide semiconductor 230 and the side edges of the conductor 240 match.
  • a structure may be adopted in which the side end portion of the oxide semiconductor 230 is located outside the side end portion of the conductor 240.
  • the oxide semiconductor 230 may be divided in the X direction as shown in FIG. 6A, or may be provided extending in the X direction as in FIG. 5A.
  • a plan view of the storage device shown in FIGS. 6A and 6B is shown in FIG. 6C.
  • FIG. 1D can be referred to for a cross-sectional view of the storage device in the XY plane including the conductor 240.
  • the band gap of the metal oxide used as the oxide semiconductor 230 is preferably 2 eV or more, more preferably 2.5 eV or more.
  • a metal oxide with a large band gap as the oxide semiconductor 230 off-state current of the transistor can be reduced.
  • a transistor with a small off-state current in a memory cell it is possible to retain stored contents for a long period of time. In other words, since no refresh operation is required or the frequency of refresh operations is extremely low, power consumption of the storage device can be sufficiently reduced.
  • the refresh operation frequency needs to be approximately 1 time/60 msec, but in the storage device of one embodiment of the present invention, the refresh operation frequency is approximately 1 time/10 sec, and 10 msec.
  • the refresh operation frequency can be set to be twice or more or 100 times or more. Note that with the storage device of one embodiment of the present invention, the refresh operation can be performed once every 1 sec or more and 100 sec or less, preferably once every 5 sec or more and 50 sec or less.
  • oxide semiconductor 230 a metal oxide described in the section [Metal oxide] described below can be used in a single layer or in a stacked layer.
  • the nearby composition includes a range of ⁇ 30% of the desired atomic ratio.
  • the element M it is preferable to use gallium.
  • the above atomic ratio is not limited to the atomic ratio of the formed metal oxide, but also the atomic ratio of the sputtering target used for forming the metal oxide film. It may be.
  • EDX energy dispersive X-ray spectroscopy
  • XPS X-ray photoelectron spectroscopy
  • ICP-MS Inductively Coupled Plasma-Mass Spectrometry
  • ICP-AES Inductively Coupled Plasma-Atomi c Emission Spectrometry
  • analysis may be performed by combining two or more of these methods. Note that for elements with low content rates, the actual content rate and the content rate obtained by analysis may differ due to the influence of analysis accuracy. For example, when the content of element M is low, the content of element M obtained by analysis may be lower than the actual content.
  • a sputtering method or an atomic layer deposition (ALD) method can be suitably used to form the metal oxide.
  • the composition of the formed metal oxide may be different from the composition of the sputtering target.
  • the content of zinc in the metal oxide after formation may be reduced to about 50% compared to the sputtering target.
  • the oxide semiconductor 230 preferably has crystallinity.
  • the CAAC-OS has a plurality of layered crystal regions, and the c-axis is oriented in the normal direction of the surface on which it is formed.
  • the oxide semiconductor 230 preferably has a layered crystal that is approximately parallel to the sidewall of the opening 290, particularly the sidewall of the insulator 280. With this structure, the layered crystal of the oxide semiconductor 230 is formed approximately parallel to the channel length direction of the transistor 200, so that the on-state current of the transistor can be increased.
  • CAAC-OS is a metal oxide that has a highly crystalline, dense structure and has few impurities and defects (for example, oxygen vacancies).
  • heat treatment at a temperature that does not polycrystallize the metal oxide (e.g., 400°C or higher and 600°C or lower) allows CAAC-OS to have a more highly crystalline and dense structure. It can be done. In this way, by further increasing the density of the CAAC-OS, it is possible to further reduce diffusion of impurities or oxygen in the CAAC-OS.
  • CAAC-OS it is difficult to confirm clear grain boundaries, so it can be said that reduction in electron mobility due to grain boundaries is less likely to occur. Therefore, the metal oxide with CAAC-OS has stable physical properties. Therefore, metal oxides with CAAC-OS are resistant to heat and have high reliability.
  • the oxide semiconductor 230 Furthermore, by using a crystalline oxide such as CAAC-OS as the oxide semiconductor 230, extraction of oxygen from the oxide semiconductor 230 by the source electrode or the drain electrode can be suppressed. As a result, even if heat treatment is performed, oxygen can be suppressed from being extracted from the oxide semiconductor 230, so that the transistor 200 is stable against high temperatures (so-called thermal budget) during the manufacturing process.
  • a crystalline oxide such as CAAC-OS
  • the crystallinity of the oxide semiconductor 230 can be determined by, for example, X-ray diffraction (XRD), transmission electron microscope (TEM), or electron diffraction (ED). ) can be analyzed. Alternatively, analysis may be performed by combining two or more of these methods.
  • XRD X-ray diffraction
  • TEM transmission electron microscope
  • ED electron diffraction
  • the oxide semiconductor 230 may have a stacked structure of a plurality of oxide layers having different chemical compositions. For example, a structure may be adopted in which a plurality of metal oxides selected from the above metal oxides are laminated as appropriate.
  • the oxide semiconductor 230 may have a stacked structure of an oxide semiconductor 230a and an oxide semiconductor 230b over the oxide semiconductor 230a.
  • the conductivity of the material used for the oxide semiconductor 230a is preferably different from the conductivity of the material used for the oxide semiconductor 230b.
  • a material with higher conductivity than the oxide semiconductor 230b can be used for the oxide semiconductor 230a.
  • a material with high conductivity for the oxide semiconductor 230a that is in contact with the conductor 120 and the conductor 240 that function as a source electrode or a drain electrode the contact resistance between the oxide semiconductor 230 and the conductor 120 and the oxide semiconductor 230 can be reduced.
  • the contact resistance between the conductor 240 and the conductor 240 can be reduced, and a transistor with a large on-state current can be obtained.
  • the threshold voltage of the transistor shifts, and the drain current (hereinafter referred to as (also referred to as cut-off current) may become large.
  • the threshold voltage may become low. Therefore, it is preferable to use a material with lower conductivity than the oxide semiconductor 230a for the oxide semiconductor 230b.
  • the threshold voltage can be increased, and the transistor can have a small cutoff current. Note that a small cutoff current is sometimes referred to as normally off.
  • the oxide semiconductor 230 in a stacked structure and using a material with higher conductivity than the oxide semiconductor 230b for the oxide semiconductor 230a, a transistor that is normally off and has a large on-state current can be obtained. Therefore, it is possible to provide a semiconductor device that achieves both low power consumption and high performance.
  • the carrier concentration of the oxide semiconductor 230a is preferably higher than the carrier concentration of the oxide semiconductor 230b.
  • the conductivity increases, and the contact resistance between the oxide semiconductor 230 and the conductor 120 and the contact resistance between the oxide semiconductor 230 and the conductor 240 can be reduced.
  • the transistor can have a large on-current.
  • the carrier concentration of the oxide semiconductor 230b By lowering the carrier concentration of the oxide semiconductor 230b, the conductivity is lowered, and a normally-off transistor can be obtained.
  • a material having higher conductivity than the oxide semiconductor 230b is used for the oxide semiconductor 230a; however, one embodiment of the present invention is not limited to this.
  • a material having lower conductivity than the oxide semiconductor 230b may be used for the oxide semiconductor 230a.
  • the carrier concentration of the oxide semiconductor 230a can be lower than the carrier concentration of the oxide semiconductor 230b.
  • the band gap of the first metal oxide used for the oxide semiconductor 230a is preferably different from the band gap of the second metal oxide used for the oxide semiconductor 230b.
  • the difference between the band gap of the first metal oxide and the band gap of the second metal oxide is preferably 0.1 eV or more, more preferably 0.2 eV or more, and even more preferably 0.3 eV or more.
  • the bandgap of the first metal oxide used for the oxide semiconductor 230a can be smaller than the bandgap of the second metal oxide used for the oxide semiconductor 230b. Accordingly, the contact resistance between the oxide semiconductor 230 and the conductor 120 and the contact resistance between the oxide semiconductor 230 and the conductor 240 can be reduced, and a transistor with high on-state current can be obtained. Further, when the transistor 200 is an n-channel transistor, the threshold voltage can be increased, and the transistor 200 can be a normally-off transistor.
  • the band gap of the first metal oxide is smaller than the band gap of the second metal oxide
  • one embodiment of the present invention is not limited to this.
  • the first metal oxide may have a larger band gap than the second metal oxide.
  • the bandgap of the first metal oxide used for the oxide semiconductor 230a can be smaller than the bandgap of the second metal oxide used for the oxide semiconductor 230b.
  • the composition of the first metal oxide is different from the composition of the second metal oxide.
  • the band gap can be controlled.
  • the content of element M in the first metal oxide is preferably lower than the content of element M in the second metal oxide.
  • the first metal oxide and the second metal oxide are In-M-Zn oxide
  • the first metal oxide used for the oxide semiconductor 230a can be an In-Zn oxide
  • the second metal oxide used for the oxide semiconductor 230b can be an In-M-Zn oxide
  • the first metal oxide can be an In-Zn oxide
  • the second metal oxide can be an In-Ga-Zn oxide.
  • the content of element M in the first metal oxide is lower than the content of element M in the second metal oxide, but one embodiment of the present invention is not limited to this.
  • the content of element M in the first metal oxide may be higher than the content of element M in the second metal oxide. Note that it is sufficient that the first metal oxide and the second metal oxide have different compositions, and the content rates of elements other than element M may be different.
  • the film thickness of the oxide semiconductor 230 is preferably 1 nm or more, 3 nm or more, or 5 nm or more, and 20 nm or less, 15 nm or less, 12 nm or less, or 10 nm or less.
  • each layer constituting the oxide semiconductor 230 may be determined so that the thickness of the oxide semiconductor 230 falls within the above range.
  • the thickness of the oxide semiconductor 230a can be determined so that the contact resistance between the oxide semiconductor 230a and the conductor 120 and the contact resistance between the oxide semiconductor 230a and the conductor 240 are within required ranges.
  • the thickness of the oxide semiconductor 230b can be determined so that the threshold voltage of the transistor is within a required range. Note that the thickness of the oxide semiconductor 230a may be the same as or different from the thickness of the oxide semiconductor 230b.
  • FIGS. 7A to 7C show a structure in which the oxide semiconductor 230 has a two-layer stacked structure of an oxide semiconductor 230a and an oxide semiconductor 230b, the present invention is not limited to this.
  • the oxide semiconductor 230 may have a stacked structure of three or more layers.
  • the insulators described in the section [Insulator] described below can be used in a single layer or in a laminated manner.
  • silicon oxide or silicon oxynitride can be used as the insulator 250. Silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 250 a material with a high dielectric constant described in the section [Insulator] described below, a so-called high-k material, may be used.
  • hafnium oxide or aluminum oxide may be used.
  • the film thickness of the insulator 250 is preferably 0.5 nm or more and 15 nm or less, more preferably 0.5 nm or more and 12 nm or less, and even more preferably 0.5 nm or more and 10 nm or less.
  • the insulator 250 only needs to have a region with the thickness described above at least in part.
  • the concentration of impurities such as water and hydrogen in the insulator 250 is reduced. This can suppress impurities such as water and hydrogen from entering the channel formation region of the oxide semiconductor 230.
  • a portion of the insulator 250 is located outside the opening 290, that is, above the conductor 240 and the insulator 280. At this time, it is preferable that the insulator 250 cover the side edges of the oxide semiconductor 230. Thereby, short circuit between the conductor 260 and the oxide semiconductor 230 can be prevented. Further, it is preferable that the insulator 250 covers the side end portions of the conductor 240. This can prevent short-circuiting between the conductor 260 and the conductor 240.
  • the insulator 250 is shown as a single layer in FIGS. 1B to 1D, the present invention is not limited to this.
  • the insulator 250 may have a laminated structure.
  • the insulator 250 may have a laminated structure of an insulator 250a, an insulator 250b on the insulator 250a, and an insulator 250c on the insulator 250b. .
  • the insulator 250b it is preferable to use a material with a low dielectric constant described in the section [Insulator] described below.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 250b includes at least oxygen and silicon. With such a configuration, the parasitic capacitance generated between the conductor 260 and the conductor 240 can be reduced. Further, it is preferable that the concentration of impurities such as water and hydrogen in the insulator 250b is reduced.
  • the insulator 250a it is preferable to use an insulator having barrier properties against oxygen as described in the section [Insulator] described below.
  • the insulator 250a has a region in contact with the oxide semiconductor 230. Since the insulator 250a has barrier properties against oxygen, desorption of oxygen from the oxide semiconductor 230 can be suppressed when heat treatment or the like is performed. Therefore, formation of oxygen vacancies in the oxide semiconductor 230 can be suppressed. Thereby, the electrical characteristics of the transistor 200 can be improved and reliability can be improved.
  • aluminum oxide may be used as the insulator 250a. In this case, the insulator 250a contains at least oxygen and aluminum.
  • the insulator 250c it is preferable to use an insulator having barrier properties against hydrogen as described in the section [Insulator] described below. Thereby, diffusion of impurities contained in the conductor 260 into the oxide semiconductor 230 can be suppressed. Silicon nitride has high hydrogen barrier properties and is therefore suitable as the insulator 250c. In this case, the insulator 250c includes at least nitrogen and silicon.
  • the insulator 250c may further have barrier properties against oxygen. Insulator 250c is provided between insulator 250b and conductor 260. Therefore, oxygen contained in the insulator 250b can be prevented from diffusing into the conductor 260, and oxidation of the conductor 260 can be suppressed. Further, a decrease in the amount of oxygen supplied to the region 230i can be suppressed.
  • an insulator may be provided between the insulator 250b and the insulator 250c.
  • the insulator it is preferable to use an insulator having a function of capturing or fixing hydrogen as described in the section [Insulator] described below.
  • the insulator hydrogen contained in the oxide semiconductor 230 can be more effectively captured or fixed. Therefore, the hydrogen concentration in the oxide semiconductor 230 can be reduced.
  • hafnium oxide may be used as the insulator.
  • the insulator contains at least oxygen and hafnium.
  • the insulator may have an amorphous structure.
  • the film thicknesses of the insulators 250a to 250c are preferably thin, and preferably within the above-mentioned range.
  • the film thicknesses of the insulator 250a, the insulator 250b, the insulator having a function of capturing or fixing hydrogen, and the insulator 250c are 1 nm, 2 nm, 2 nm, and 1 nm, respectively.
  • FIGS. 7A to 7C show a structure in which the insulator 250 has a three-layer stacked structure of insulators 250a to 250c, the present invention is not limited to this.
  • the insulator 250 may have a laminated structure of two layers, or four or more layers. At this time, each layer included in the insulator 250 may be appropriately selected from the insulators 250a to 250c and an insulator having a function of capturing or fixing hydrogen.
  • the conductor 260 the conductors described in the section [Conductor] described below can be used in a single layer or in a laminated manner.
  • a highly conductive material such as tungsten can be used as the conductor 260.
  • the conductor 260 it is preferable to use a conductive material that is difficult to oxidize, a conductive material that has a function of suppressing oxygen diffusion, or the like.
  • the conductive material include a conductive material containing nitrogen (eg, titanium nitride or tantalum nitride), a conductive material containing oxygen (eg, ruthenium oxide, etc.), and the like. Thereby, it is possible to suppress the conductivity of the conductor 260 from decreasing.
  • the conductor 260 may have a laminated structure.
  • the conductor 260 may have a stacked structure of a conductor 260a and a conductor 260b on the conductor 260a.
  • titanium nitride may be used as the conductor 260a
  • tungsten may be used as the conductor 260b.
  • FIGS. 7A to 7C show a configuration in which the conductor 260 has a two-layer stacked structure of a conductor 260a and a conductor 260b, the present invention is not limited to this.
  • the conductor 260 may have a laminated structure of three or more layers.
  • the conductor 260 is provided to fill the opening 290, but the present invention is not limited to this.
  • a recess reflecting the shape of the opening 290 may be formed in the center of the conductor 260, and a portion of the recess may be located in the opening 290.
  • the recess may be filled with an inorganic insulating material or the like.
  • a portion of the conductor 260 is located outside the opening 290, that is, above the conductor 240 and the insulator 280.
  • the side end portion of the conductor 260 is preferably located inside the side end portion of the oxide semiconductor 230. Thereby, short circuit between the conductor 260 and the oxide semiconductor 230 can be prevented.
  • the side end portion of the conductor 260 may coincide with the side end portion of the oxide semiconductor 230, or may be located outside the side end portion of the oxide semiconductor 230.
  • the conductor 120 may be provided as described in the section of [Capacitive element 100].
  • FIGS. 1B and 1C show a configuration in which the top surface of the conductor 120 is flattened
  • the present invention is not limited to this.
  • a configuration may be adopted in which a recessed portion overlapping the opening 290 is formed on the upper surface of the conductor 120.
  • the conductors described in the section [Conductor] described below can be used in a single layer or in a laminated manner.
  • a highly conductive material such as tungsten can be used as the conductor 240.
  • the conductor 240 is also preferably made of a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing oxygen diffusion.
  • a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing oxygen diffusion.
  • titanium nitride or tantalum nitride can be used. With such a structure, excessive oxidation of the conductor 240 by the oxide semiconductor 230 can be suppressed.
  • a structure in which tungsten is laminated on titanium nitride may be used. By layering tungsten in this way, the conductivity of the conductor 240 can be improved and it can function sufficiently as the wiring BL.
  • the oxide semiconductor 230 and the conductor 120 come into contact, a metal compound or an oxygen vacancy is formed, and the resistance of the region 230na of the oxide semiconductor 230 is reduced.
  • the contact resistance between the oxide semiconductor 230 and the conductor 120 can be reduced.
  • the oxide semiconductor 230 and the conductor 240 are in contact with each other, the resistance of the region 230nb of the oxide semiconductor 230 is reduced. Therefore, contact resistance between the oxide semiconductor 230 and the conductor 240 can be reduced.
  • the region 230na may function as the upper electrode of the capacitive element 100.
  • FIGS. 9A to 9C a configuration may be adopted in which the conductor 120 is not provided. By not providing the conductor 120, the manufacturing process of the memory device can be simplified.
  • FIG. 1D can be referred to for a cross-sectional view of the memory device shown in FIGS. 9A to 9C in the XY plane including the conductor 240.
  • the dielectric constant is low. By using a material with a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • an insulator containing a material with a low relative dielectric constant which is described in the section [Insulator] described later, can be used in a single layer or a stacked layer. Silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the concentration of impurities such as water and hydrogen in the insulator 140 and the insulator 280 is reduced. This can suppress impurities such as water and hydrogen from entering the channel formation region of the oxide semiconductor 230.
  • the insulator 280 disposed near the channel formation region it is preferable to use an insulator containing oxygen that is released by heating (hereinafter sometimes referred to as excess oxygen).
  • excess oxygen an insulator containing oxygen that is released by heating
  • the insulator 280 is shown as a single layer in FIGS. 1B and 1C, the present invention is not limited to this.
  • the insulator 280 may have a laminated structure.
  • the insulator 280 may have a laminated structure of an insulator 280a, an insulator 280b on the insulator 280a, and an insulator 280c on the insulator 280b.
  • FIG. 10C is a cross-sectional view of the storage device shown in FIGS. 10A and 10B in the XY plane including the conductor 240.
  • the insulator 280b preferably has a region containing more oxygen than at least one of the insulators 280a and 280c. In particular, it is preferable that the insulator 280b has a region with a higher oxygen content than each of the insulators 280a and 280c. By increasing the oxygen content of the insulator 280b, an i-type region can be easily formed in a region of the oxide semiconductor 230 that is in contact with the insulator 280b and in the vicinity thereof.
  • the insulator 280b releases oxygen due to heat applied during the manufacturing process of the transistor 200, so that oxygen can be supplied to the oxide semiconductor 230.
  • oxygen vacancies and V O H in the oxide semiconductor 230 can be reduced, and good electrical characteristics can be achieved. A highly reliable transistor can be obtained.
  • oxygen can be supplied to the insulator 280b by performing heat treatment in an atmosphere containing oxygen or plasma treatment in an atmosphere containing oxygen.
  • oxygen may be supplied by forming an oxide film on the upper surface of the insulator 280b in an oxygen atmosphere by a sputtering method. After that, the oxide film may be removed.
  • the insulator 280b is preferably formed by a film forming method such as a sputtering method or a plasma enhanced chemical vapor deposition (PECVD) method.
  • a film forming method such as a sputtering method or a plasma enhanced chemical vapor deposition (PECVD) method.
  • PECVD plasma enhanced chemical vapor deposition
  • oxygen vacancies in the channel formation region and V OH have a particularly large influence on the electrical characteristics and reliability.
  • oxygen vacancies in the channel formation region and V OH have a particularly large influence on the electrical characteristics and reliability.
  • insulator having barrier properties against oxygen as described in the section [Insulator] described later for each of the insulator 280a and the insulator 280c.
  • oxygen contained in the insulator 280b can be prevented from diffusing to the substrate side via the insulator 280a and to the insulator 250 side via the insulator 280c due to heating.
  • oxygen contained in the insulator 280b can be confined. Thereby, oxygen can be effectively supplied to the oxide semiconductor 230.
  • the conductor 120 and the conductor 240 may be oxidized by the oxygen contained in the insulator 280b, resulting in increased resistance.
  • the insulator 280a between the insulator 280b and the conductor 120 it is possible to prevent the conductor 120 from being oxidized and increasing its resistance.
  • the insulator 280c between the insulator 280b and the conductor 240 it is possible to suppress the conductor 240 from being oxidized and increasing its resistance.
  • the amount of oxygen supplied from the insulator 280b to the oxide semiconductor 230 increases, and oxygen vacancies in the oxide semiconductor 230 can be reduced.
  • the amount of oxygen supplied to the region of the oxide semiconductor 230 in contact with the insulator 280a and the region in contact with the insulator 280c is smaller than that in the region in contact with the insulator 280b. Therefore, a region of the oxide semiconductor 230 in contact with the insulator 280a and a region in contact with the insulator 280c may have low resistance. That is, by adjusting the film thickness of the insulator 280a, the range of the region 230na that functions as one of the source region and the drain region can be controlled. Similarly, by adjusting the thickness of the insulator 280c, the range of the region 230nb functioning as the other of the source region and the drain region can be controlled.
  • the source region and the drain region can be controlled by the film thicknesses of the insulator 280a and the insulator 280c, so the film thicknesses of the insulator 280a and the insulator 280c can be adjusted according to the characteristics required for the transistor 200. You can set it as appropriate.
  • the film thickness of the insulator 280c and the film thickness of the insulator 280a may be approximately the same.
  • the thickness of the insulator 280c may be smaller than the thickness of the insulator 280a.
  • FIGS. 11A and 11B show a configuration in which an insulator 280c is provided on a flattened insulator 280b
  • the present invention is not limited to this.
  • an insulator 280c may be formed without performing planarization treatment on the insulator 280b. By not performing planarization treatment, manufacturing costs can be lowered and production yields can be increased. Further, the insulator 280a, the insulator 280b, and the insulator 280c can be continuously formed without being exposed to the atmospheric environment.
  • FIG. 12C is a cross-sectional view of the storage device shown in FIGS. 12A and 12B in the XY plane including the conductor 240.
  • an insulator having barrier properties against hydrogen as described in the section [Insulator] described later for each of the insulator 280a and the insulator 280c.
  • hydrogen can be suppressed from diffusing into the oxide semiconductor 230 from outside the transistor through the insulator 280a or the insulator 280c.
  • a silicon nitride film and a silicon nitride oxide film are suitable for the insulator 280a and the insulator 280c because they release little impurity (for example, water and hydrogen) from themselves and are difficult for oxygen and hydrogen to pass through. It can be used for.
  • the insulator 280a and the insulator 280c may be made of the same material or different materials.
  • the film thickness of the insulator 280a is preferably smaller than the film thickness of the insulator 280b. Further, the thickness of the insulator 280c is preferably smaller than the thickness of the insulator 280b.
  • the thickness of the insulator 280a and the insulator 280c is preferably 1 nm or more and 15 nm or less, more preferably 2 nm or more and 10 nm or less, more preferably 3 nm or more and 7 nm or less, and even more preferably 3 nm or more and 5 nm or less.
  • the thickness of the insulator 280b is preferably 3 nm or more and 30 nm or less, more preferably 5 nm or more and 20 nm or less, and more preferably 7 nm or more and 15 nm or less.
  • each of the insulator 280a and the insulator 280c includes at least silicon and nitrogen.
  • the insulator 280b includes at least silicon and oxygen.
  • FIGS. 10A and 10B show a structure in which the insulator 280 has a three-layer stacked structure, one embodiment of the present invention is not limited to this.
  • the insulator 280 may have a laminated structure of two layers or four or more layers.
  • the insulator 283 it is preferable to use an insulator that has barrier properties against hydrogen and is described in the section [Insulator] described below. Thereby, hydrogen can be suppressed from diffusing into the oxide semiconductor 230 from outside the transistor through the insulator 250.
  • a silicon nitride film and a silicon nitride oxide film are suitable for use as the insulator 283 because they release little impurity (for example, water and hydrogen) from themselves and are difficult for oxygen and hydrogen to pass through. can.
  • FIG. 1B and the like show a structure in which the insulator 250 is provided so as to be in contact with the top surface and side surfaces of the oxide semiconductor 230. Note that the present invention is not limited to this. A structure may be provided between the oxide semiconductor 230 and the insulator 250.
  • an insulator 252 may be provided between the oxide semiconductor 230 and the insulator 250.
  • Insulator 252 functions as part of the gate insulator of transistor 200.
  • insulator 252 and insulator 250 function as a gate insulator of transistor 200.
  • the insulator 252 and the oxide semiconductor 230 be formed together. At this time, the side edges of the insulator 252 coincide with the side edges of the oxide semiconductor 230.
  • an insulating film that will become the insulator 252 is formed in contact with the oxide semiconductor film without performing an etching process. The upper surface of the film can be protected by the insulating film. Accordingly, diffusion of impurities into the oxide semiconductor 230 included in the transistor can be suppressed, so that the electrical characteristics and reliability of the transistor can be improved.
  • FIG. 1C and the like show a configuration in which the conductor 240 is provided on an insulator 280. Further, a configuration is shown in which a region of the insulator 250 that does not overlap with the conductor 240 has a region in contact with the upper surface of the insulator 280. Note that the present invention is not limited to this.
  • the conductor 240 may be embedded in an insulator 281.
  • the height of the top surface of the conductor 240 preferably matches the height of the top surface of the insulator 281.
  • FIG. 14A is a plan view of the storage device shown in FIGS. 14B to 14D.
  • the insulator 281 functions as an interlayer film, it is preferable to use a material with a low dielectric constant. By using a material with a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • an insulator containing a material with a low dielectric constant described in the section [Insulator] described later can be used in a single layer or a laminated form.
  • an insulating substrate for example, an insulating substrate, a semiconductor substrate, or a conductive substrate may be used.
  • the insulating substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as an yttria-stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • a semiconductor substrate having an insulator region inside the semiconductor substrate described above such as an SOI (Silicon On Insulator) substrate.
  • the conductive substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • substrates containing metal nitrides, substrates containing metal oxides, and the like there are substrates in which an insulator substrate is provided with a conductor or a semiconductor, a semiconductor substrate in which a conductor or an insulator is provided, and a conductor substrate in which a semiconductor or an insulator is provided.
  • these substrates provided with elements may be used.
  • Elements provided on the substrate include capacitive elements, resistive elements, switch elements, light emitting elements, and memory elements.
  • Insulator examples include oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides having insulating properties.
  • high-k materials include aluminum oxide, gallium oxide, hafnium oxide, tantalum oxide, zirconium oxide, hafnium zirconium oxide, oxides containing aluminum and hafnium, and oxides containing aluminum and hafnium.
  • examples include nitride, oxide containing silicon and hafnium, oxynitride containing silicon and hafnium, and nitride containing silicon and hafnium.
  • materials with a low dielectric constant include inorganic insulating materials such as silicon oxide, silicon oxynitride, and silicon nitride oxide, polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, and resins such as acrylic. Can be mentioned.
  • inorganic insulating materials having a low dielectric constant include, for example, silicon oxide added with fluorine, silicon oxide added with carbon, and silicon oxide added with carbon and nitrogen. Further, for example, silicon oxide having pores may be used. Note that these silicon oxides may contain nitrogen.
  • insulators having the function of suppressing permeation of impurities and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, Insulators including neodymium, hafnium, or tantalum can be used in single layers or in stacks.
  • insulators that have the function of suppressing the permeation of impurities and oxygen include aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, tantalum oxide, etc.
  • Metal nitrides such as aluminum nitride, silicon nitride oxide, and silicon nitride can be used.
  • an insulator such as a gate insulator that is in contact with the semiconductor layer or an insulator provided near the semiconductor layer is an insulator that has a region containing excess oxygen.
  • oxygen vacancies in the semiconductor layer can be reduced by providing a structure in which an insulator having a region containing excess oxygen is in contact with the semiconductor layer or in the vicinity of the semiconductor layer.
  • insulators that can easily form a region containing excess oxygen include silicon oxide, silicon oxynitride, and silicon oxide having vacancies.
  • Insulators with barrier properties against oxygen include oxides containing one or both of aluminum and hafnium, oxides containing hafnium and silicon (hafnium silicate), magnesium oxide, gallium oxide, gallium zinc oxide, and indium gallium. Examples include zinc oxide, silicon nitride, and silicon nitride oxide. Examples of oxides containing one or both of aluminum and hafnium include aluminum oxide, hafnium oxide, and oxides containing aluminum and hafnium (hafnium aluminate).
  • Examples of insulators having barrier properties against hydrogen include aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, and silicon nitride oxide.
  • An insulator that has a barrier property against oxygen and an insulator that has a barrier property against hydrogen can be said to be an insulator that has a barrier property against one or both of oxygen and hydrogen.
  • examples of the insulator having the function of capturing or fixing hydrogen include an oxide containing magnesium, or an oxide containing one or both of aluminum and hafnium. Moreover, it is more preferable that these oxides have an amorphous structure. In an oxide having an amorphous structure, oxygen atoms have dangling bonds, and the dangling bonds may capture or fix hydrogen. Note that these metal oxides preferably have an amorphous structure, but a crystalline region may be formed in part.
  • barrier insulating film refers to an insulating film having barrier properties.
  • barrier property refers to the property that the corresponding substance is difficult to diffuse (also referred to as the property that the corresponding substance is difficult to permeate, the property that the corresponding substance has low permeability, or the ability to suppress the diffusion of the corresponding substance). do.
  • the function of capturing or fixing a corresponding substance can be referred to as barrier property.
  • hydrogen when described as a corresponding substance refers to at least one of, for example, a hydrogen atom, a hydrogen molecule, and a substance bonded to hydrogen such as a water molecule and OH ⁇ .
  • impurities described as corresponding substances refer to impurities in the channel forming region or semiconductor layer, such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, oxidation Refers to at least one of nitrogen molecules ( N2O , NO, NO2, etc.), copper atoms, etc.
  • oxygen refers to at least one of, for example, an oxygen atom or an oxygen molecule.
  • the barrier property against oxygen refers to the property that at least one of oxygen atoms, oxygen molecules, etc. is difficult to diffuse.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above-mentioned metal elements as a component, an alloy containing a combination of the above-mentioned metal elements, or the like. As the alloy containing the aforementioned metal element as a component, a nitride of the alloy or an oxide of the alloy may be used.
  • tantalum nitride titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, etc. It is preferable. Further, a semiconductor having high electrical conductivity, typified by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • nitrides containing tantalum In addition, nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, nitrides containing ruthenium, nitrides containing tantalum and aluminum, or nitrides containing titanium and aluminum, etc.
  • a conductive material that is difficult to oxidize, a conductive material that has a function of suppressing oxygen diffusion, or a material that maintains conductivity even after absorbing oxygen is preferable.
  • conductive materials mainly composed of tungsten, copper, or aluminum are preferred because they have high conductivity.
  • a plurality of conductive layers formed of the above materials may be stacked and used.
  • a layered structure may be used in which a material containing the metal element described above and a conductive material containing oxygen are combined.
  • a laminated structure may be used in which a material containing the aforementioned metal element and a conductive material containing nitrogen are combined.
  • a laminated structure may be used in which a material containing the aforementioned metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
  • the conductor that functions as the gate electrode has a stacked structure that combines a material containing the aforementioned metal element and a conductive material containing oxygen. It is preferable. In this case, it is preferable to provide a conductive material containing oxygen on the channel forming region side. By providing a conductive material containing oxygen on the side of the channel formation region, oxygen released from the conductive material is easily supplied to the channel formation region.
  • a conductive material containing oxygen and a metal element contained in the metal oxide in which the channel is formed as the conductor functioning as the gate electrode.
  • a conductive material containing the aforementioned metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • one or more of the added indium tin oxides may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • Metal oxides may have lattice defects.
  • Lattice defects include atomic vacancies, point defects such as foreign atoms, line defects such as dislocations, planar defects such as crystal grain boundaries, and volume defects such as voids.
  • factors for the generation of lattice defects include a deviation in the ratio of the number of atoms of constituent elements (excess or deficiency of constituent atoms), impurities, and the like.
  • the metal oxide used for the semiconductor layer of the transistor preferably has few lattice defects.
  • the channel formation region in the metal oxide contains oxygen vacancies, the transistor tends to exhibit normally-on characteristics. Therefore, it is preferable that oxygen vacancies and impurities be reduced as much as possible in the channel forming region in the metal oxide. In other words, it is preferable that the channel forming region in the metal oxide has a reduced carrier concentration and is made i-type (intrinsic) or substantially i-type.
  • the type of lattice defects that are likely to exist in a metal oxide and the amount of lattice defects that exist vary depending on the structure of the metal oxide, the method of forming a metal oxide film, etc.
  • the structure of metal oxides is divided into single crystal structure and other structures (non-single crystal structure).
  • non-single crystal structures include a CAAC structure, a polycrystalline structure, a nc structure, an amorphous-like (a-like) structure, and an amorphous structure.
  • the a-like structure has a structure between an nc structure and an amorphous structure. Note that the classification of crystal structures will be described later.
  • metal oxides having an a-like structure and metal oxides having an amorphous structure have cavities or low-density regions. That is, metal oxides having an a-like structure and metal oxides having an amorphous structure have lower crystallinity than metal oxides having an nc structure and metal oxides having a CAAC structure. Further, a metal oxide having an a-like structure has a higher hydrogen concentration than a metal oxide having an nc structure and a metal oxide having a CAAC structure. Therefore, lattice defects are likely to be generated in metal oxides having an a-like structure and metal oxides having an amorphous structure.
  • a highly crystalline metal oxide for the semiconductor layer of the transistor.
  • a metal oxide having a CAAC structure or a metal oxide having a single crystal structure By using the metal oxide in a transistor, a transistor with good electrical characteristics can be realized. Furthermore, a highly reliable transistor can be realized.
  • a metal oxide that increases the on-state current of the transistor for the channel formation region of the transistor.
  • the crystal has a crystal structure in which a plurality of layers (for example, a first layer, a second layer, and a third layer) are stacked. That is, the crystal has a layered crystal structure (also referred to as a layered crystal or layered structure). At this time, the c-axis of the crystal is oriented in the direction in which a plurality of layers are stacked.
  • metal oxides having such crystals include single crystal oxide semiconductors, CAAC-OS (c-axis aligned crystalline oxide semiconductors), and the like.
  • the c-axis of the crystal is oriented in the normal direction to the surface on which the metal oxide is formed or the film surface.
  • the plurality of layers are arranged parallel or approximately parallel to the surface on which the metal oxide is formed or the film surface. That is, the multiple layers extend in the channel length direction.
  • the three-layered crystal structure described above has the following structure.
  • the first layer has an octahedral atomic coordination structure of oxygen in which the metal of the first layer is located at the center.
  • the second layer has a trigonal bipyramidal or tetrahedral atomic coordination structure of oxygen in which the metal of the second layer exists at the center.
  • the third layer has a trigonal bipyramidal or tetrahedral atomic coordination structure of oxygen in which the metal of the third layer exists at the center.
  • Examples of the crystal structure of the above crystal include a YbFe 2 O 4 type structure, a Yb 2 Fe 3 O 7 type structure, and modified structures thereof.
  • each of the first to third layers is preferably composed of one metal element or a plurality of metal elements having the same valence and oxygen.
  • the valence of one or more metal elements forming the first layer is the same as the valence of one or more metal elements forming the second layer.
  • the first layer and the second layer may have the same metal element.
  • the valence of one or more metal elements forming the first layer is different from the valence of one or more metal elements forming the third layer.
  • the crystallinity of the metal oxide can be improved and the mobility of the metal oxide can be increased. Therefore, by using the metal oxide in a channel formation region of a transistor, the on-state current of the transistor increases, and the electrical characteristics of the transistor can be improved.
  • Examples of the metal oxide of one embodiment of the present invention include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide of one embodiment of the present invention preferably contains at least indium (In) or zinc (Zn). Moreover, it is preferable that the metal oxide has two or three selected from indium, element M, and zinc.
  • the element M is a metal element or a metalloid element that has a high bonding energy with oxygen, for example, a metal element or a metalloid element that has a higher bonding energy with oxygen than indium.
  • the element M includes aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, and calcium. , strontium, barium, boron, silicon, germanium, and antimony.
  • the element M included in the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, and further gallium. preferable. Note that in this specification and the like, metal elements and metalloid elements may be collectively referred to as "metal elements," and the "metal elements" described in this specification and the like may include semimetal elements.
  • Examples of the metal oxide semiconductor of one embodiment of the present invention include indium zinc oxide (In-Zn oxide), indium tin oxide (In-Sn oxide), indium titanium oxide (In-Ti oxide), Indium gallium oxide (In-Ga oxide), indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide), gallium zinc oxide (Ga-Zn oxide, also written as GZO), aluminum zinc oxide (also written as Al-Zn oxide, AZO), indium aluminum zinc oxide (also written as In-Al-Zn oxide, IAZO), indium tin zinc oxide (In -Sn-Zn oxide), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium zinc oxide (In-Ga-Zn oxide, also written as IGZO), indium gallium tin zinc oxide (In -Ga-Sn-Zn oxide (also referred to as IGZTO), indium gallium aluminum zinc oxide (In-G
  • the field effect mobility of the transistor can be increased.
  • the metal oxide may contain one or more metal elements having a large periodic number in the periodic table of elements.
  • the metal oxide may contain one or more metal elements having a large periodic number in the periodic table of elements. The greater the overlap between the orbits of the metal elements, the greater the carrier conduction in the metal oxide tends to be. Therefore, by including a metal element having a large periodic number in the periodic table of elements, it may be possible to increase the field effect mobility of the transistor. Examples of metal elements with large period numbers in the periodic table of elements include metal elements belonging to the fifth period and metal elements belonging to the sixth period.
  • the metal element examples include yttrium, zirconium, silver, cadmium, tin, antimony, barium, lead, bismuth, lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium. Note that lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium are called light rare earth elements.
  • the metal oxide may contain one or more types of nonmetallic elements.
  • the metal oxide contains a nonmetal element, the field effect mobility of the transistor can be increased in some cases.
  • nonmetallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.
  • the metal oxide becomes highly crystalline, and the diffusion of impurities in the metal oxide can be suppressed. . Therefore, fluctuations in the electrical characteristics of the transistor are suppressed, and reliability can be improved.
  • the transistor can obtain a large on-current and high frequency characteristics.
  • an In-Ga-Zn oxide may be used as an example of the metal oxide.
  • the method for forming a metal oxide film of one embodiment of the present invention uses an ALD method, it is easy to form a metal oxide having the above-described layered crystal structure.
  • Examples of the ALD method include a thermal ALD method in which a reaction between a precursor and a reactant is performed using only thermal energy, and a plasma enhanced ALD (PEALD) method in which a plasma-excited reactant is used.
  • a thermal ALD method in which a reaction between a precursor and a reactant is performed using only thermal energy
  • PEALD plasma enhanced ALD
  • the ALD method can deposit atoms one layer at a time, it is possible to form extremely thin films, to form structures with high aspect ratios, to form films with few defects such as pinholes, and to improve coverage. It has advantages such as being able to form an excellent film and being able to form a film at a low temperature. Further, the PEALD method may be preferable because it can form a film at a lower temperature by using plasma. Note that some precursors used in the ALD method include elements such as carbon or chlorine. For this reason, a film formed by the ALD method may contain more elements such as carbon or chlorine than films formed by other film formation methods. Note that these elements can be quantified using XPS or secondary ion mass spectrometry (SIMS).
  • the method for forming a metal oxide film of one embodiment of the present invention uses an ALD method
  • one or both of the conditions of high substrate temperature during film formation and the implementation of impurity removal treatment may be applied.
  • the amount of carbon and chlorine contained in the film may be smaller than when ALD is used without applying these.
  • the ALD method is a film-forming method in which a film is formed by a reaction on the surface of an object, unlike a film-forming method in which particles emitted from a target or the like are deposited. Therefore, this is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and is therefore suitable for coating the surface of an opening with a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film formation rate, it may be preferable to use it in combination with other film formation methods such as the CVD method, which has a fast film formation rate.
  • the composition of the resulting film can be controlled by the amount of raw material gas introduced.
  • the amount of raw material gas introduced it is possible to form a film of any composition by adjusting the amount of raw material gas introduced, the number of times it is introduced (also called the number of pulses), the time required for one pulse (also called pulse time), etc. can.
  • the ALD method by changing the raw material gas during film formation, it is possible to form a film whose composition changes continuously.
  • a transistor with high field-effect mobility can be achieved. Furthermore, a highly reliable transistor can be realized. Further, it is possible to realize miniaturized or highly integrated transistors. For example, a transistor with a channel length of 2 nm or more and 30 nm or less can be manufactured.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably 1 ⁇ 10 17 cm ⁇ 3 or less, more preferably 1 ⁇ 10 15 cm ⁇ 3 or less, more preferably 1 ⁇ It is 1013 cm -3 or less, more preferably 1x1011 cm -3 or less, even more preferably less than 1x1010 cm- 3 , and 1x10-9 cm- 3 or more. Note that in the case of lowering the carrier concentration of the oxide semiconductor film, the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • low impurity concentration and low defect level density are referred to as high purity intrinsic or substantially high purity intrinsic.
  • an oxide semiconductor with a low carrier concentration is sometimes referred to as a high-purity intrinsic oxide semiconductor or a substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • charges captured in trap levels of an oxide semiconductor may take a long time to disappear, and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap level density may have unstable electrical characteristics.
  • the impurity in the oxide semiconductor refers to, for example, a substance other than the main component that constitutes the oxide semiconductor.
  • an element having a concentration of less than 0.1 atomic% can be considered an impurity.
  • the band gap of the oxide semiconductor is preferably larger than the band gap of silicon (typically 1.1 eV), preferably 2 eV or more, more preferably 2.5 eV or more, and even more preferably 3.0 eV or more. It is.
  • the off-state current (also referred to as Ioff) of the transistor can be reduced.
  • Si transistors As transistors become smaller, a short channel effect (also referred to as SCE) occurs. Therefore, it is difficult to miniaturize Si transistors.
  • SCE short channel effect
  • silicon has a small band gap.
  • an OS transistor uses an oxide semiconductor, which is a semiconductor material with a large band gap, short channel effects can be suppressed. In other words, an OS transistor is a transistor that has no short channel effect or has very little short channel effect.
  • the short channel effect is a deterioration in electrical characteristics that becomes apparent as transistors become smaller (reduction in channel length).
  • Specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value (sometimes referred to as S value), and an increase in leakage current.
  • the S value refers to the amount of change in gate voltage in a subthreshold region that causes a drain current to change by one order of magnitude with a constant drain voltage.
  • characteristic length is widely used as an index of resistance to short channel effects.
  • the characteristic length is an index of the bendability of the potential in the channel forming region. The smaller the characteristic length, the more steeply the potential rises, so it can be said to be resistant to short channel effects.
  • the OS transistor is an accumulation type transistor, and the Si transistor is an inversion type transistor. Therefore, compared to a Si transistor, an OS transistor has a smaller characteristic length between the source region and the channel forming region and a smaller characteristic length between the drain region and the channel forming region. Therefore, OS transistors are more resistant to short channel effects than Si transistors. That is, when it is desired to manufacture a transistor with a short channel length, an OS transistor is more suitable than a Si transistor.
  • the carrier concentration of the oxide semiconductor is lowered until the channel formation region becomes i-type or substantially i-type, conduction in the channel formation region decreases due to the conduction-band-lowering (CBL) effect in short-channel transistors. Since the lower end of the conduction band is lowered, the energy difference at the lower end of the conduction band between the source region or the drain region and the channel formation region may be reduced to 0.1 eV or more and 0.2 eV or less.
  • the OS transistor has an n + /n- / n + accumulation type junction-less transistor structure, in which the channel forming region becomes an n - type region and the source and drain regions become n + -type regions, or , n + /n ⁇ /n + storage type non-junction transistor structure.
  • the OS transistor By making the OS transistor have the above structure, it can have good electrical characteristics even if the OS transistor is miniaturized or highly integrated. For example, even if the channel length or gate length of an OS transistor is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less, and it is 1 nm or more, 3 nm or more, or 5 nm or more, good electrical characteristics can be obtained. Obtainable. On the other hand, since a short channel effect occurs in a Si transistor, it may be difficult to set the gate length to 20 nm or less or 15 nm or less. Therefore, the OS transistor can be suitably used as a transistor having a shorter channel length than a Si transistor. Note that the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region during transistor operation.
  • the high frequency characteristics of the transistor can be improved.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to 50 GHz or more, preferably 100 GHz or more, more preferably 150 GHz or more, for example in a room temperature environment.
  • OS transistors have superior effects compared to Si transistors, such as lower off-state current and the ability to manufacture transistors with shorter channel lengths.
  • the carbon concentration in the channel formation region of the oxide semiconductor obtained by SIMS is 1 ⁇ 10 20 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 19 atoms /cm 3 or less, more preferably 1 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 18 atoms/cm 3 or less, even more preferably 1 ⁇ 10 18 atoms/cm 3 or less.
  • the silicon concentration in the channel formation region of the oxide semiconductor obtained by SIMS is 1 ⁇ 10 20 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or less, and more preferably 3 ⁇ 10 19 atoms/cm 3 or less. cm 3 or less, more preferably 1 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 18 atoms/cm 3 or less, even more preferably 1 ⁇ 10 18 atoms/cm 3 or less.
  • the nitrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is 1 ⁇ 10 20 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or less, and more preferably 1 ⁇ 10 19 atoms/cm 3 or less. cm 3 or less, more preferably 5 ⁇ 10 18 atoms/cm 3 or less, more preferably 1 ⁇ 10 18 atoms/cm 3 or less, still more preferably 5 ⁇ 10 17 atoms/cm 3 or less.
  • hydrogen contained in the oxide semiconductor reacts with oxygen bonded to metal atoms to become water, which may result in the formation of oxygen vacancies.
  • oxygen vacancies When hydrogen enters the oxygen vacancies, electrons, which are carriers, may be generated. Further, a portion of hydrogen may combine with oxygen that is bonded to a metal atom to generate electrons, which are carriers. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have normally-on characteristics. Therefore, it is preferable that hydrogen in the channel formation region of the oxide semiconductor be reduced as much as possible.
  • the hydrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is less than 1 ⁇ 10 20 atoms/cm 3 , preferably less than 5 ⁇ 10 19 atoms/cm 3 , more preferably 1 ⁇ 10 19 atoms/cm 3 , more preferably less than 5 ⁇ 10 18 atoms/cm 3 , even more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • the concentration of alkali metal or alkaline earth metal in the channel formation region of the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 16 atoms/cm 3 or less.
  • the oxide semiconductor 230 can be referred to as a semiconductor layer including a channel formation region of a transistor.
  • Semiconductor materials that can be used for the semiconductor layer are not limited to the metal oxides mentioned above.
  • a semiconductor material having a band gap semiconductor material that is not a zero-gap semiconductor may be used as the semiconductor layer.
  • a layered material is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are laminated via bonds that are weaker than covalent bonds or ionic bonds, such as van der Waals forces.
  • a layered material has high electrical conductivity within a unit layer, that is, high two-dimensional electrical conductivity.
  • Examples of single element semiconductors that can be used as semiconductor materials include silicon and germanium.
  • Examples of silicon that can be used for the semiconductor layer include single crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon.
  • Examples of polycrystalline silicon include low temperature polysilicon (LTPS).
  • Compound semiconductors that can be used as semiconductor materials include silicon carbide, silicon germanium, gallium arsenide, indium phosphide, boron nitride, and boron arsenide.
  • Boron nitride that can be used for the semiconductor layer preferably includes an amorphous structure.
  • Boron arsenide that can be used in the semiconductor layer preferably contains crystals with a cubic crystal structure.
  • Examples of layered materials include graphene, silicene, boron carbonitride, and chalcogenides.
  • boron carbonitride as a layered material, carbon atoms, nitrogen atoms, and boron atoms are arranged in a hexagonal lattice structure on a plane.
  • a chalcogenide is a compound containing chalcogen.
  • chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium.
  • examples of the chalcogenide include transition metal chalcogenides, group 13 chalcogenides, and the like.
  • transition metal chalcogenide that functions as a semiconductor.
  • transition metal chalcogenides that can be used as a semiconductor layer include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ), Tungsten sulfide (typically WS 2 ), tungsten selenide (typically WSe 2 ), tungsten tellurium (typically WTe 2 ), hafnium sulfide (typically HfS 2 ), hafnium selenide (typically Examples include HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenide (typically ZrSe 2 ).
  • the opening 290 is provided so that the side wall of the opening 290 has a tapered shape, but the present invention is not limited to this.
  • the side wall of the opening 290 may be perpendicular to the upper surface of the conductor 110, or may have a reverse tapered shape.
  • the storage device shown in FIGS. 15A and 15B has a configuration in which the side wall of the opening 290 is perpendicular to the top surface of the conductor 110. At this time, the opening 290 has a cylindrical shape. With such a configuration, it is possible to miniaturize or highly integrate the memory device. Note that for a plan view of the memory device shown in FIGS. 15A and 15B, refer to FIG. 1A, and for a cross-sectional view of the memory device in the XY plane including the conductor 240, refer to FIG. 1D.
  • the storage device shown in FIGS. 16A and 16B has a configuration in which the side wall of the opening 290 has an inverted tapered shape. Note that for a plan view of the memory device shown in FIGS. 16A and 16B, refer to FIG. 1A, and for a cross-sectional view of the memory device in the XY plane including the conductor 240, refer to FIG. 1D.
  • the inverted tapered shape is a shape that has a side portion or an upper portion that protrudes from the bottom portion in a direction parallel to the substrate.
  • the shape of the opening 290 is a truncated cone shape.
  • the opening 290 is circular in plan view, and trapezoidal in cross sectional view.
  • the area of the truncated cone-shaped upper base (for example, the opening provided in the conductor 240) is larger than the area of the truncated conical lower base (the upper surface of the conductor 120 exposed in the opening 290). big. With such a structure, the area in which the oxide semiconductor 230 and the conductor 120 are in contact can be increased.
  • FIGS. 13A and 13B show a configuration in which the insulator 250 is placed on the insulator 252, the present invention is not limited to this.
  • a configuration may be adopted in which the insulator 250 is not provided.
  • the insulator 252 functions as a gate insulator of the transistor 200.
  • the conductor 260 is preferably provided so as to be embedded in the insulator 287. At this time, it is preferable that the height of the top surface of the conductor 260 and the height of the top surface of the insulator 287 match. Further, it is preferable to provide a conductor 265 on the conductor 260. With such a configuration, short circuit between the conductor 260 and the conductor 240 can be prevented.
  • the conductor 265 functions as a wiring WL that is electrically connected to the gate of the transistor 200.
  • the conductor described in the above-mentioned [Conductor] item can be used in a single layer or a laminated form.
  • a highly conductive material such as tungsten can be used as the conductor 265.
  • the conductor 265 is preferably provided so as to be embedded in the insulator 289. At this time, it is preferable that the height of the top surface of the conductor 265 and the height of the top surface of the insulator 289 match.
  • the insulator 287 and the insulator 289 function as interlayer films, it is preferable to use a material with a low dielectric constant. By using a material with a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • an insulator containing a material with a low dielectric constant which is described in the above-mentioned [Insulator] section, can be used in a single layer or in a stacked layer.
  • the side end of the conductor 265 coincides with the side end of the conductor 260, but the present invention is not limited thereto.
  • the side end portion of the conductor 265 may be located outside the side end portion of the conductor 260, or may be located inside the side end portion of the conductor 260.
  • Example 1 of manufacturing method of storage device a method for manufacturing the storage device shown in FIGS. 1A to 1D, which is one embodiment of the present invention, will be described with reference to FIGS. 18A to 24C.
  • a in each figure indicates a plan view.
  • B in each figure is a sectional view corresponding to the portion indicated by the dashed line A1-A2 in A in each figure.
  • C in each figure is a sectional view corresponding to the portion indicated by the dashed line A3-A4 in A in each figure.
  • some elements are omitted for clarity of the figure.
  • an insulating material for forming an insulator, a conductive material for forming a conductor, or a semiconductor material for forming a semiconductor is used by a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the film can be formed using a method such as the following.
  • sputtering methods include an RF sputtering method that uses a high frequency power source as a sputtering power source, a DC sputtering method that uses a DC power source, and a pulsed DC sputtering method that changes the voltage applied to the electrode in a pulsed manner.
  • the RF sputtering method is mainly used when forming an insulating film
  • the DC sputtering method is mainly used when forming a metal conductive film.
  • the pulsed DC sputtering method is mainly used when forming a film of a compound such as an oxide, nitride, or carbide by a reactive sputtering method.
  • the CVD method can be classified into a plasma CVD (PECVD) method that uses plasma, a thermal CVD (TCVD) method that uses heat, a photo CVD (Photo CVD) method that uses light, etc. Furthermore, depending on the raw material gas used, it can be divided into a metal CVD (MCVD) method and a metal organic CVD (MOCVD) method.
  • PECVD plasma CVD
  • TCVD thermal CVD
  • Photo CVD Photo CVD
  • MCVD metal CVD
  • MOCVD metal organic CVD
  • the plasma CVD method can obtain high-quality films at relatively low temperatures. Further, since the thermal CVD method does not use plasma, it is a film forming method that can reduce plasma damage to the object to be processed. For example, wiring, electrodes, elements (transistors, capacitors, etc.) included in a memory device may be charged up by receiving charges from plasma. At this time, the accumulated charges may destroy wiring, electrodes, elements, etc. included in the memory device. On the other hand, in the case of a thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of memory devices can be increased. Further, in the thermal CVD method, since plasma damage does not occur during film formation, a film with fewer defects can be obtained.
  • the ALD method a thermal ALD method in which a reaction between a precursor and a reactant is performed using only thermal energy, a PEALD method in which a plasma-excited reactant is used, etc. can be used.
  • the CVD method and the ALD method are different from the sputtering method in which particles emitted from a target or the like are deposited. Therefore, this is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and is therefore suitable for coating the surface of an opening with a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film formation rate, it may be preferable to use it in combination with other film formation methods such as the CVD method, which has a fast film formation rate.
  • a film of any composition can be formed by changing the flow rate ratio of source gases.
  • the flow rate ratio of source gases by changing the flow rate ratio of source gases during film formation, it is possible to form a film whose composition changes continuously.
  • the time required for film formation is reduced because it does not require time for transport or pressure adjustment. can do. Therefore, it may be possible to increase the productivity of the storage device.
  • a film of any composition can be formed by simultaneously introducing a plurality of different types of precursors.
  • a film of any composition can be formed by controlling the number of cycles for each precursor.
  • a substrate (not shown) is prepared, and an insulator 140 is formed on the substrate (see FIGS. 18A to 18C).
  • an insulator 140 any of the above-mentioned insulating materials may be used as appropriate.
  • the insulator 140 may be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • the conductor 110 is formed on the insulator 140.
  • the above-mentioned conductive material may be used as appropriate.
  • the conductor 110 may be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • a stacked film of tungsten and titanium nitride may be formed in this order using a CVD method.
  • the conductor 110 may be processed into a shape that extends in the X direction or the Y direction.
  • the conductor 110 may be processed using a lithography method.
  • a dry etching method or a wet etching method can be used. Processing by dry etching is suitable for microfabrication. By performing this processing, the side end portions of the conductor 110 are covered with an insulator 130 that will be formed later.
  • a resist mask is formed by removing or leaving the exposed area using a developer.
  • a conductor, semiconductor, insulator, or the like can be processed into a desired shape.
  • a resist mask may be formed by exposing a resist to light using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • a liquid immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used instead of the light described above.
  • the resist mask can be removed by performing dry etching treatment such as ashing, wet etching treatment, wet etching treatment after dry etching treatment, or dry etching treatment after wet etching treatment.
  • a capacitively coupled plasma (CCP) etching device having parallel plate electrodes can be used as the dry etching device.
  • a capacitively coupled plasma etching apparatus having parallel plate electrodes may have a configuration in which a high frequency voltage is applied to one electrode of the parallel plate electrodes.
  • a configuration may be adopted in which a plurality of different high frequency voltages are applied to one electrode of a parallel plate type electrode.
  • a configuration may be adopted in which a high frequency voltage of the same frequency is applied to each of the parallel plate type electrodes.
  • a configuration may be adopted in which high frequency voltages having different frequencies are applied to each of the parallel plate type electrodes.
  • a dry etching apparatus having a high-density plasma source can be used.
  • the dry etching device having a high-density plasma source for example, an inductively coupled plasma (ICP) etching device or the like can be used.
  • ICP inductively coupled plasma
  • an insulator 130 is formed on the conductor 110.
  • the above-mentioned high-k material or a material capable of having ferroelectricity may be used as appropriate.
  • the insulator 130 may be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • a laminated film of zirconium oxide, aluminum oxide, and zirconium oxide may be formed in this order using an ALD method.
  • the conductor 110 and the insulator 130 may be processed to have a shape that extends in the X direction or the Y direction.
  • the conductor 110 and the insulator 130 may be processed using a lithography method.
  • a dry etching method or a wet etching method can be used. Processing by dry etching is suitable for microfabrication. By performing this processing, the side edges of the conductor 110 and the side edges of the insulator 130 are aligned.
  • a conductive film that will become the conductor 120 is formed on the insulator 130.
  • the above-mentioned conductive material may be appropriately used for the conductive film.
  • the conductive film may be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • a stacked film in which titanium nitride and tantalum nitride are deposited in this order may be formed using a CVD method.
  • a stacked film in which titanium nitride and tungsten are deposited in this order may be formed using a CVD method.
  • the conductive film that will become the conductor 120 is processed to form the conductor 120 (see FIGS. 18A to 18C).
  • the conductor 120 may be formed using a lithography method. A dry etching method or a wet etching method can be used to process the conductive film. Processing by dry etching is suitable for microfabrication.
  • the conductor 120 may be formed into an island shape. Since the capacitance of the capacitive element 100 depends on the area of the conductor 120, the area of the island-shaped conductor 120 may be appropriately set according to the design value of the capacitive element 100.
  • the capacitive element 100 including the conductor 110, the insulator 130, and the conductor 120 can be formed.
  • an insulator 280 is formed on the insulator 130 and the conductor 120 (see FIGS. 19A to 19C).
  • the insulating material described above may be used as appropriate for the insulator 280.
  • the insulator 280 may be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • a silicon oxide film may be formed using a sputtering method.
  • the insulator 280 is preferably subjected to CMP (Chemical Mechanical Polishing) treatment after film formation to flatten the upper surface.
  • CMP Chemical Mechanical Polishing
  • the conductor 240 functioning as a wiring can be suitably formed. Note that there are cases where it is not necessary to perform CMP processing.
  • the upper surface of the insulator 280 has an upwardly convex curved shape, as shown in FIGS. 12A and 12B.
  • the film thickness of the insulator 280 on the conductor 120 corresponds to the channel length of the transistor 200
  • the film thickness of the insulator 280 may be appropriately set according to the design value of the channel length of the transistor 200. .
  • the insulator 280 by sputtering in an atmosphere containing oxygen, the insulator 280 containing excess oxygen can be formed. Furthermore, by using a sputtering method that does not require the use of hydrogen-containing molecules in the film-forming gas, the hydrogen concentration in the insulator 280 can be reduced. By forming the insulator 280 in this manner, oxygen can be supplied from the insulator 280 to the channel formation region of the oxide semiconductor 230, and oxygen vacancies and VoH can be reduced.
  • a conductive film 240A is formed on the insulator 280.
  • the conductive material described above may be used as appropriate for the conductive film 240A.
  • the conductive film 240A may be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • the opening 290 may be formed using a lithography method.
  • the shape of the opening 290 shown in FIG. 20A is circular in plan view, the shape is not limited to this.
  • the shape of the opening 290 may be a substantially circular shape such as an ellipse, a polygonal shape such as a quadrilateral, or a polygonal shape such as a quadrilateral with rounded corners when viewed from above.
  • the side wall of the opening 290 preferably has a tapered shape.
  • tapering the sidewall of the opening 290 coverage of an oxide semiconductor film or the like that becomes the oxide semiconductor 230 (described later) can be improved, and defects such as holes can be reduced.
  • the maximum width (maximum diameter when the opening 290 is circular in plan view) of the opening 290 is minute.
  • the maximum width of the opening 290 is preferably 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, or 20 nm or less, and preferably 1 nm or more, or 5 nm or more.
  • the opening 290 has a large aspect ratio, it is preferable to process a part of the conductive film 240A and a part of the insulator 280 using anisotropic etching. In particular, processing by dry etching is preferable because it is suitable for fine processing. Further, the processing may be performed under different conditions. Note that depending on the conditions for processing a part of the conductive film 240A and a part of the insulator 280, as shown in FIGS. 3A and 3B, the slope of the side surface of the conductor 240 at the opening 290 and the slope of the opening 290 may change. The inclinations of the side surfaces of the insulator 280 may be different from each other.
  • heat treatment may be performed.
  • the heat treatment may be performed at a temperature of 250°C or higher and 650°C or lower, preferably 300°C or higher and 500°C or lower, and more preferably 320°C or higher and 450°C or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas.
  • the oxygen gas content may be about 20%.
  • the heat treatment may be performed under reduced pressure.
  • heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to compensate for the desorbed oxygen.
  • impurities such as water contained in the insulator 280 and the like can be reduced before forming an oxide semiconductor film that will become the oxide semiconductor 230 described later.
  • the gas used in the heat treatment is preferably highly purified.
  • the amount of water contained in the gas used in the heat treatment may be 1 ppb or less, preferably 0.1 ppb or less, and more preferably 0.05 ppb or less.
  • an oxide semiconductor film that will become the oxide semiconductor 230 is formed in contact with the bottom and sidewalls of the opening 290 and at least a portion of the top surface of the conductive film 240A.
  • a metal oxide that can be used for the oxide semiconductor 230 described above may be used as appropriate.
  • the oxide semiconductor film may be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • the oxide semiconductor film is preferably formed in contact with the bottom and sidewalls of the opening 290 having a large aspect ratio.
  • the oxide semiconductor film it is preferable to use a film forming method with good coverage, and it is more preferable to use a CVD method, an ALD method, or the like.
  • a CVD method an ALD method, or the like.
  • an In-Ga-Zn oxide may be formed using an ALD method. Note that the details of the method for forming a metal oxide film using the ALD method will be described in the embodiment described later.
  • the oxide semiconductor film that becomes the oxide semiconductor 230 is not limited to the case where the CVD method or the ALD method is used.
  • a sputtering method may be used.
  • the deposition methods for each layer included in the oxide semiconductor 230 may be the same or different.
  • the lower layer of the oxide semiconductor film may be formed by a sputtering method
  • the upper layer of the oxide semiconductor film may be formed by an ALD method.
  • An oxide semiconductor film formed using a sputtering method tends to have crystallinity. Therefore, by providing an oxide semiconductor film having crystallinity as a lower layer of the oxide semiconductor film, the crystallinity of the upper layer of the oxide semiconductor film can be improved.
  • the oxide semiconductor film formed by the ALD method which has good coverage, can cover the overlapping portions. It can be closed with the upper layer of
  • the oxide semiconductor film serving as the oxide semiconductor 230 covers the top surface of the conductor 120 in the opening 290, the side surface of the insulator 280 in the opening 290, the side surface of the conductor 240 in the opening 290, and the side surface of the conductor 240 in the opening 290. Preferably, it is formed in contact with the upper surface.
  • the oxide semiconductor film in contact with the conductor 120 the conductor 120 functions as one of a source electrode and a drain electrode of the transistor 200.
  • the conductor 240 functions as the other of the source electrode and the drain electrode of the transistor 200.
  • the heat treatment may be performed at a temperature range in which the oxide semiconductor film does not become polycrystalline, and may be performed at a temperature of 250° C. or more and 650° C. or less, preferably 400° C. or more and 600° C. or less.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas.
  • the oxygen gas content may be about 20%.
  • the heat treatment may be performed under reduced pressure.
  • heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to compensate for the desorbed oxygen.
  • the gas used in the heat treatment is preferably highly purified.
  • the amount of water contained in the gas used in the heat treatment may be 1 ppb or less, preferably 0.1 ppb or less, and more preferably 0.05 ppb or less.
  • the heat treatment is preferably performed with the insulator 280 containing excess oxygen provided in contact with the oxide semiconductor film.
  • oxygen can be supplied from the insulator 280 to the channel formation region of the oxide semiconductor 230, and oxygen vacancies and VoH can be reduced.
  • heat treatment was performed after the oxide semiconductor film was formed, but the present invention is not limited to this.
  • a configuration may also be adopted in which heat treatment is performed in a later step.
  • the oxide semiconductor film that will become the oxide semiconductor 230 is processed using a lithography method to form the oxide semiconductor 230 (see FIGS. 21A to 21C). As a result, part of the oxide semiconductor 230 is formed in the opening 290. Further, the oxide semiconductor 230 is in contact with a part of the side surface and the top surface of the conductor 240. Therefore, the area of the region where the oxide semiconductor 230 and the conductor 240 are in contact can be increased.
  • the conductive film 240A is processed to form the conductor 240 (see FIGS. 22A to 22C).
  • the conductor 240 may be formed using a lithography method.
  • a dry etching method or a wet etching method can be used to process the conductive film 240A. Processing by dry etching is suitable for microfabrication.
  • the method is the same as described above until the conductive film 240A shown in FIGS. 20A to 20C is formed.
  • the conductive film 240A is processed to form the conductor 240.
  • the above description can be referred to.
  • a part of the conductor 240 and a part of the insulator 280 are processed to form an opening 290 that reaches the conductor 120.
  • the above description can be referred to.
  • heat treatment may be performed.
  • the conditions of the heat treatment, etc. the above explanation can be referred to.
  • an oxide semiconductor film that will become the oxide semiconductor 230 is formed in contact with the bottom and sidewalls of the opening 290 and at least a portion of the top surface of the conductor 240. At this time, the oxide semiconductor film has a region in contact with the upper surface of the insulator 280.
  • the above description can be referred to.
  • the oxide semiconductor film that will become the oxide semiconductor 230 is processed using a lithography method to form the oxide semiconductor 230 (see FIGS. 22A to 22C).
  • an insulator 250 is formed over the oxide semiconductor 230, the conductor 240, and the insulator 280 (see FIGS. 23A to 23C).
  • the insulator 250 any of the above-mentioned insulating materials may be used as appropriate.
  • the insulator 250 may be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • the insulator 250 is preferably formed in contact with the oxide semiconductor 230 provided in the opening 290 with a large aspect ratio.
  • the insulator 250 it is preferable to use a film forming method that provides good coverage, and it is more preferable to use a CVD method, an ALD method, or the like.
  • silicon oxide may be formed as the insulator 250 using an ALD method.
  • the film formation of the insulator 250 is not limited to the case where the CVD method or the ALD method is used.
  • a sputtering method may be used.
  • the side edges of the oxide semiconductor 230 are covered with the insulator 250. Therefore, short circuit between the oxide semiconductor 230 and the conductor 260 can be prevented. Furthermore, with the above configuration, the side end portions of the conductor 240 are covered with the insulator 250. Therefore, short circuit between the conductor 240 and the conductor 260 can be prevented.
  • the oxide semiconductor 230 and the insulator are formed. It is preferable to form the body 252 all at once. By forming the oxide semiconductor 230 and the insulator 252 at once in this way, as shown in FIGS. 17B and 17C, the side edges of the oxide semiconductor 230 and the side edges of the insulator 252 are aligned in plan view. Match. With this structure, the oxide semiconductor 230 and the insulator 252 can be formed using the same mask, and the manufacturing process of the memory device can be simplified.
  • the formation of the insulating film is performed in the atmosphere from the formation of the oxide semiconductor film. It is preferable to carry out continuously without exposure.
  • a multi-chamber type film forming apparatus may be used. Thereby, it is possible to suppress impurities such as hydrogen from being mixed into the oxide semiconductor film and the insulating film between the film formation steps.
  • a conductive film that will become the conductor 260 is formed so as to fill the recesses of the insulator 250 (see FIGS. 23A to 23C).
  • the conductive film serving as the conductor 260 is designated by the reference numeral 260A.
  • the above-mentioned conductive material may be appropriately used for the conductive film.
  • the conductive film may be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • the conductive film is preferably formed in contact with the insulator 250 provided in the opening 290 having a large aspect ratio.
  • the conductive film it is preferable to use a film forming method that provides good coverage or embeddability, and it is more preferable to use a CVD method, an ALD method, or the like.
  • a CVD method an ALD method, or the like.
  • titanium nitride may be formed as the conductive film using a CVD method or an ALD method.
  • the conductive film that becomes the conductor 260 is formed using the CVD method, the average surface roughness of the upper surface of the conductive film may become large. In this case, it is preferable to planarize the conductive film using a CMP method. At this time, before performing the CMP treatment, a silicon oxide film or a silicon oxynitride film may be formed over the conductive film, and the CMP treatment may be performed until the silicon oxide film or silicon oxynitride film is removed.
  • the conductive film serving as the conductor 260 is provided so as to fill the opening 290, but the present invention is not limited to this.
  • a recess reflecting the shape of the opening 290 may be formed in the center of the conductive film.
  • the recess may be filled with an inorganic insulating material or the like.
  • the conductor 260 may be formed using a lithography method.
  • a dry etching method or a wet etching method can be used for the above processing. Processing by dry etching is suitable for microfabrication.
  • the side end portion of the conductor 260 is located inside the side end portion of the oxide semiconductor 230 in plan view. Thereby, short circuit between the conductor 260 and the oxide semiconductor 230 can be prevented.
  • the transistor 200 including the conductor 120, the conductor 240, the oxide semiconductor 230, the insulator 250, and the conductor 260 can be formed.
  • an insulator 283 is formed to cover the conductor 260 and the insulator 250.
  • the above-mentioned insulating material may be used as appropriate.
  • the insulator 283 may be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • a memory device having the memory cell 150 shown in FIGS. 1A to 1D can be manufactured. Further, a memory device including the transistor 200 and the capacitor 100 illustrated in FIGS. 1A to 1D can be manufactured.
  • Example 2 of manufacturing method of storage device> Next, a method for manufacturing a memory device shown in FIGS. 14A to 14D, which is one embodiment of the present invention, will be described. Note that for the steps up to forming the insulator 280, the description in ⁇ Example 1 of manufacturing method of memory device> described above can be referred to.
  • An insulator 281 is formed on the insulator 280.
  • the above-mentioned insulating material may be used as appropriate.
  • the insulator 281 may be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • a silicon oxide film may be formed using a sputtering method.
  • the insulator 281 is preferably subjected to CMP treatment after film formation to flatten the upper surface.
  • an opening reaching the insulator 280 is formed in the insulator 281. Since the conductor 240 functioning as a wiring is formed inside the opening, the opening may be provided extending in the X direction.
  • the opening may be formed using a lithography method. Further, a dry etching method or a wet etching method can be used for etching the opening. Processing by dry etching is suitable for microfabrication.
  • the insulator 280 may have a laminated structure, and an insulator functioning as an etching stopper film may be provided on the uppermost surface of the insulator 280.
  • the insulator corresponds to the insulator 280c in the configurations shown in FIGS. 10B and 10C.
  • silicon oxide or silicon oxynitride is used for the insulator 281 forming the opening
  • silicon nitride, aluminum oxide, hafnium oxide, or the like may be used as the etching stopper film.
  • a conductive film that will become the conductor 240 is formed so as to fill the opening formed in the insulator 281.
  • the above-mentioned conductive material may be appropriately used for the conductive film.
  • the conductive film may be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • a laminated film in which tantalum nitride and tungsten are deposited in this order may be formed using a sputtering method.
  • the conductor 240 may be formed by performing CMP treatment on the conductive film until the upper surface of the insulator 281 is exposed.
  • a memory device having the memory cell 150 shown in FIGS. 14A to 14D can be manufactured. Further, a memory device including the transistor 200 and the capacitor 100 shown in FIGS. 14A to 14D can be manufactured.
  • a new transistor, a new semiconductor device, and a new memory device can be provided.
  • a memory device that can be miniaturized or highly integrated can be provided.
  • a storage device with good frequency characteristics can be provided.
  • a storage device with high operating speed can be provided.
  • a highly reliable storage device can be provided.
  • a storage device with low power consumption can be provided.
  • a memory device including a transistor with a large on-state current can be provided.
  • a memory device with less variation in transistor characteristics can be provided.
  • a storage device with good electrical characteristics can be provided.
  • the memory cell 150 including the transistor 200 and the capacitor 100 described in this embodiment can be used as a memory cell of a memory device.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the transistor 200 has a small off-state current, it is possible to retain stored contents for a long period of time by using the transistor 200 in a memory device. In other words, since no refresh operation is required or the frequency of refresh operations is extremely low, power consumption of the storage device can be sufficiently reduced. Further, since the transistor 200 has high frequency characteristics, reading and writing to the memory device can be performed at high speed.
  • FIG. 25A is a plan view of the storage device.
  • FIG. 25B is a cross-sectional view of a portion shown by a dashed line A1-A2 in FIG. 25A. Note that in the plan view of FIG. 25A, some elements are omitted for clarity.
  • each of the memory cell 150a and the memory cell 150b shown in FIGS. 25A and 25B has the same configuration as the memory cell 150.
  • the memory cell 150a includes a capacitor 100a and a transistor 200a
  • the memory cell 150b includes a capacitor 100b and a transistor 200b. Therefore, in the storage devices shown in FIGS. 25A and 25B, structures having the same functions as the structures configuring the storage devices shown in FIGS. 1A to 1D are given the same reference numerals. Note that also in this item, the materials described in detail in ⁇ Example of configuration of storage device> can be used as the constituent materials of the storage device.
  • the conductor 260 functioning as the wiring WL is provided in the memory cell 150a and the memory cell 150b, respectively. Further, a conductor 240 that functions as a part of the wiring BL is provided in common to the memory cell 150a and the memory cell 150b. In other words, the conductor 240 is in contact with the oxide semiconductor 230 of the memory cell 150a and the oxide semiconductor 230 of the memory cell 150b.
  • the memory device shown in FIGS. 25A and 25B includes a conductor 245 and a conductor 246 that are electrically connected to the memory cell 150a and the memory cell 150b and function as a plug (also referred to as a connection electrode).
  • the conductor 245 is disposed within the opening formed in the insulator 280 and the insulator 140, and is in contact with the lower surface of the conductor 240.
  • the conductor 246 is disposed within the openings formed in the insulator 287, the insulator 283, and the insulator 250, and is in contact with the upper surface of the conductor 240. Note that for the conductor 245 and the conductor 246, a conductive material that can be used for the conductor 240 can be used.
  • the dielectric constant is low.
  • an insulator containing a material with a low dielectric constant described in the above-mentioned [Insulator] item can be used in a single layer or a laminated form.
  • the concentration of impurities such as water and hydrogen in the insulator 287 is reduced. Thereby, impurities such as water and hydrogen can be suppressed from entering the channel formation region of the oxide semiconductor 230.
  • the conductor 245 and the conductor 246 electrically connect the memory cell 150a and the memory cell 150b to circuit elements, wiring, electrodes, or terminals such as switches, transistors, capacitors, inductors, resistance elements, and diodes. Acts as a plug or wiring for.
  • the conductor 245 is electrically connected to a sense amplifier (not shown) provided below the storage device shown in FIGS. 25A and 25B, and the conductor 246 is connected to the storage device shown in FIGS. 25A and 25B. It can be configured to be electrically connected to a similar storage device (not shown) provided above. In this case, the conductor 245 and the conductor 246 function as part of the wiring BL. In this way, by providing a storage device or the like above or below the storage device shown in FIGS. 25A and 25B, the storage capacity per unit area can be increased.
  • the memory cell 150a and the memory cell 150b have a line-symmetric configuration with the perpendicular bisector of the dashed-dotted line A1-A2 as the axis of symmetry. Therefore, the transistor 200a and the transistor 200b are also arranged in line-symmetrical positions with the conductor 245 and the conductor 246 in between.
  • the conductor 240 has a function as the other of the source electrode and the drain electrode of the transistor 200a, and a function as the other of the source electrode and the drain electrode of the transistor 200b.
  • the transistor 200a and the transistor 200b share a conductor 245 and a conductor 246 that function as a plug. In this way, by connecting the two transistors and the plug to the above-described configuration, it is possible to provide a memory device that can be miniaturized or highly integrated.
  • the conductor 110 functioning as the wiring PL may be provided in each of the memory cell 150a and the memory cell 150b, or may be provided in common in the memory cell 150a and the memory cell 150b. However, as shown in FIG. 25B, the conductor 110 is provided apart from the conductor 245 to prevent short circuit between the conductor 110 and the conductor 245.
  • a memory cell array can be configured by arranging the memory cells 150 three-dimensionally in a matrix.
  • FIGS. 26A and 26B show an example of a memory device in which 4 ⁇ 2 ⁇ 4 memory cells 150 are arranged in the X direction, Y direction, and Z direction.
  • FIG. 26A is a plan view of the storage device.
  • FIG. 26B is a cross-sectional view of a portion indicated by a dashed line A1-A2 in FIG. 26A. Note that in the plan view of FIG. 26A, some elements are omitted for clarity.
  • each of the memory cells 150a to 150d shown in FIGS. 26A and 26B has the same configuration as the memory cell 150.
  • the memory cell 150a includes a capacitor 100a and a transistor 200a
  • the memory cell 150b includes a capacitor 100b and a transistor 200b
  • the memory cell 150c includes a capacitor 100c and a transistor 200c
  • the memory cell 150d includes: It has a capacitive element 100d and a transistor 200d. Therefore, in the storage devices shown in FIGS. 26A and 26B, structures having the same functions as the structures configuring the storage devices shown in FIGS. 1A to 1D are given the same reference numerals. Note that also in this item, the materials described in detail in ⁇ Example of configuration of storage device> can be used as the constituent materials of the storage device.
  • FIGS. 26A and 26B includes memory units 160[1,1] to 160[2,4].
  • the memory units 160[1,1] to 160[2,4] may be collectively referred to as the memory unit 160.
  • Memory unit 160[1,2] is provided on memory unit 160[1,1]
  • memory unit 160[1,3] is provided on memory unit 160[1,2]
  • memory unit 160[1,3] is provided on memory unit 160[1,2].
  • 1,4] are provided on the memory unit 160[1,3].
  • Memory unit 160[2,1] is provided adjacent to memory unit 160[1,1] in the Y direction.
  • Memory unit 160[2,2] is provided on memory unit 160[2,1]
  • memory unit 160[2,3] is provided on memory unit 160[2,2]
  • memory unit 160[2,2] is provided on memory unit 160[2,2].
  • 160[2,4] is provided above memory unit 160[2,3].
  • a memory cell 150c is arranged outside the memory cell 150a, and a memory cell 150d is arranged outside the memory cell 150b, with the conductor 245 at the center.
  • the memory device shown in FIGS. 25A and 25B can be said to be a memory device in which the memory cell 150c is provided adjacent to the memory cell 150a, and the memory cell 150d is provided adjacent to the memory cell 150b.
  • the conductor 260 functioning as the wiring WL is shared by memory cells 150 adjacent to each other in the Y direction. Furthermore, the conductor 240 that functions as part of the wiring BL is shared within the same memory unit. In other words, the conductor 240 is in contact with the oxide semiconductor 230 of each of the memory cells 150a to 150d.
  • a conductor 245 is provided between conductors 240 of memory units adjacent in the Z direction.
  • the conductor 245 is provided in contact with the upper surface of the conductor 240 of the memory unit 160[1,1] and the lower surface of the conductor 240 of the memory unit 160[1,2].
  • the wiring BL is formed by the conductor 240 and the conductor 245 provided in each memory unit 160.
  • the conductor 245 is electrically connected to a sense amplifier (not shown) provided below the memory device shown in FIGS. 26A and 26B. In this way, in the storage device shown in FIGS. 26A and 26B, by stacking a plurality of memory units, the storage capacity per unit area can be increased.
  • the memory cell 150a and the memory cell 150c, and the memory cell 150b and the memory cell 150d have a line-symmetric configuration with the perpendicular bisector of the dashed-dotted line A1-A2 as the axis of symmetry. Therefore, the transistor 200a and the transistor 200c, and the transistor 200b and the transistor 200d are also arranged in line-symmetrical positions with the conductor 245 in between.
  • the conductor 240 functions as the other of the source electrode and drain electrode of each of the transistors 200a to 200d.
  • the transistors 200a to 200d share a conductor 245 that functions as a plug. In this way, by connecting the four transistors and the plugs in the above-described configuration, it is possible to provide a memory device that can be miniaturized or highly integrated.
  • FIGS. 26A and 26B by stacking a plurality of memory cells, cells can be arranged in an integrated manner without increasing the area occupied by the memory cell array. In other words, a 3D memory cell array can be constructed. Note that although FIGS. 26A and 26B illustrate a configuration in which four layers each having two memory units are stacked, the present invention is not limited to this.
  • the memory device may have one layer having at least one memory cell 150, or may have two or more layers stacked.
  • FIG. 26B shows a configuration in which a conductor 245 functioning as a plug is arranged between memory cells 150.
  • a configuration is shown in which the conductor 245 functioning as a plug is arranged inside the memory unit 160.
  • Electrical conductor 245 may be placed outside the memory unit.
  • FIGS. 27A and 27B show an example of a memory device in which 3 ⁇ 3 ⁇ 4 memory cells 150 are arranged in the X direction, Y direction, and Z direction.
  • FIG. 27A is a plan view of the storage device.
  • FIG. 27B is a cross-sectional view of the portion shown by the dashed line A1-A2 in FIG. 27A. Note that in the plan view of FIG. 27A, some elements are omitted for clarity.
  • the memory device shown in FIGS. 27A and 27B has a structure in which m (m is an integer of 2 or more) layers including the memory cell 150 are laminated.
  • m is an integer of 2 or more
  • the above layer provided as the first layer (bottom) is referred to as layer 170[1]
  • the above layer provided as the second layer is referred to as layer 170[2]
  • the (m-1) layer is referred to as layer 170[1].
  • FIG. 27B shows the provided layer as a layer 170 [m-1], and the m-th (top) layer as a layer 170 [m].
  • the memory device of one embodiment of the present invention may have a plurality of layers including the memory cell 150, and may have a structure in which the plurality of layers are stacked.
  • the conductor 245 may be provided outside the memory unit. Further, the conductor 245 may be electrically connected to a wiring provided in an upper layer of the layer including the conductor 245. For example, the conductor 245 provided in layer 170[1] is electrically connected to the wiring provided in layer 170[2]. Note that the wiring provided in layer 170[2] is provided in the same layer as the lower electrode (conductor 110) of memory cell 150 included in layer 170[2]. In other words, the wiring can be formed in the same process as the conductor 110.
  • FIG. 28A shows a plan view in which some of the elements shown in FIG. 27A are omitted. Specifically, the plan view of FIG. 28A shows a conductor 260 functioning as a wiring WL, a conductor 240 functioning as a wiring BL, a conductor 245, and an opening 290.
  • FIG. 27A and 28A show a configuration in which memory cells 150 are arranged in a matrix. Further, a configuration is shown in which the openings 290 are arranged in a matrix. Note that the present invention is not limited to this.
  • FIG. 28B shows a configuration in which the arrangement of memory cells 150 and openings 290 is different from that in FIG. 28A.
  • FIG. 28B is a plan view of the storage device.
  • the conductor 260, the conductor 240, the conductor 245, and the opening 290 are illustrated.
  • the memory cells 150 may be arranged in a zigzag pattern in the X direction. Furthermore, the openings 290 may be provided in a zigzag pattern in the X direction.
  • memory cell 150p and memory cell 150q are adjacent in the Y direction
  • memory cell 150r is a memory cell adjacent to memory cell 150p and memory cell 150q in the X direction.
  • the center of the memory cell 150r may be located on a straight line passing between the memory cell 150p and the memory cell 150q and perpendicular to the Y direction. At this time, it can be said that the memory cell 150r is located at a position shifted by half in the Y direction from the memory cell 150p and the memory cell 150q.
  • the extending direction of the conductor 240 is arranged at an angle with respect to the X direction. That is, depending on the arrangement of the memory cells 150 and the arrangement of the openings 290, the direction in which the conductor 240 extends may not be perpendicular to the direction in which the conductor 260 extends.
  • one or both of the distance between the conductors 260 and the distance between the conductors 240 can be reduced, and the memory device can be miniaturized and highly integrated.
  • a memory device having a 3D memory cell array will be described in detail in a later embodiment.
  • the crystal has a crystal structure in which a plurality of layers (for example, a first layer, a second layer, and a third layer) are stacked. That is, the crystal has a layered crystal structure (also referred to as a layered crystal or layered structure). At this time, the c-axis of the crystal is oriented in the direction in which a plurality of layers are stacked.
  • a metal oxide having the above layered crystal structure it is preferable to deposit atoms one layer at a time.
  • an ALD method can be used as a method for forming the metal oxide.
  • the ALD method can deposit atoms one layer at a time, it is possible to form extremely thin films, to form structures with high aspect ratios, to form films with few defects such as pinholes, and to improve coverage. It has the advantage of being able to form an excellent film and being able to form a film at low temperatures.
  • the ALD method also includes a thermal ALD method, which is a film forming method that uses heat, and a plasma ALD method, which is a film forming method that uses plasma. By using plasma, it is possible to form a film at a lower temperature, which may be preferable.
  • some precursors used in the ALD method include elements such as carbon or chlorine. For this reason, a film formed by the ALD method may contain more elements such as carbon or chlorine than films formed by other film formation methods. Note that these elements can be quantified using XPS or SIMS.
  • the ALD method is a film-forming method in which a film is formed by a reaction on the surface of an object, unlike a film-forming method in which particles emitted from a target or the like are deposited. Therefore, this is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and is therefore suitable for coating the surface of an opening with a high aspect ratio.
  • the precursor 611a is introduced into a chamber, and the precursor 611a is adsorbed onto the surface of the substrate 610 (see FIG. 29A.
  • this process may be referred to as a first step).
  • a self-stopping mechanism of the surface chemical reaction acts, and the precursor 611a is further adsorbed onto the layer of the precursor 611a on the substrate 610. There's nothing to do.
  • the ALD window is determined by the temperature characteristics, vapor pressure, decomposition temperature, etc. of the precursor, and may be, for example, 100°C or more and 600°C or less, preferably 200°C or more and 400°C or less.
  • an inert gas such as argon, helium, or nitrogen
  • the second step is also called purge.
  • a reactant 612a for example, an oxidizing agent (ozone (O 3 ), oxygen (O 2 ), water (H 2 O), and their plasmas, radicals, ions, etc.
  • a reactant 612a for example, an oxidizing agent (ozone (O 3 ), oxygen (O 2 ), water (H 2 O), and their plasmas, radicals, ions, etc.
  • a precursor 611b having a metal element different from that of the precursor 611a is introduced, and the same process as the first step is performed to adsorb the precursor 611b on the surface of the oxide 613a layer (see FIG. 29C).
  • FIG. 29C when the precursor 611b is adsorbed to the layer of the oxide 613a, a self-stopping mechanism of the surface chemical reaction acts, and the precursor 611b is further formed on the layer of the precursor 611b on the substrate 610. It will not be absorbed.
  • the reactant 612b is introduced into the chamber.
  • the reactant 612b may be the same as the reactant 612a, or may be different (see FIG. 29D).
  • a layer of oxide 613b which is formed by oxidizing a portion of precursor 611b, is formed on the layer of oxide 613a.
  • a layer of oxide 613c can be formed on the layer of oxide 613b by performing the first to fourth steps in the same manner.
  • a metal oxide with a layered crystal structure in which the stacked structure of the oxides 613a to 613c is repeated (See Figure 29E).
  • an oxide layer can be formed by setting the first to fourth steps as one set, and by repeating the set, a layered crystal structure in which multiple oxide layers are stacked can be formed. I can do it.
  • the thickness of the metal oxide having a layered crystal structure may be 1 nm or more and less than 100 nm, preferably 3 nm or more and less than 20 nm.
  • the substrate temperature may be set to 200° C. or more and 600° C. or less, preferably 300° C. or more and below the decomposition temperature of the precursor.
  • the substrate temperature is preferably lower than the decomposition temperature of the lowest precursor among the plurality of precursors.
  • impurities such as hydrogen or carbon contained in the precursor and reactant are removed from the metal oxide in each process from Step 1 to Step 4.
  • impurities such as hydrogen or carbon contained in the precursor and reactant
  • carbon in a metal oxide can be released as CO2 and CO
  • hydrogen in a metal oxide can be released as H2O .
  • the metal atoms and oxygen atoms are rearranged, and each oxide layer can be arranged with high orderliness. Therefore, a highly crystalline metal oxide having a layered crystal structure can be formed.
  • the precursor used for the film formation has a high decomposition temperature.
  • the decomposition temperature of the precursor is preferably 200°C or more and 700°C or less, more preferably 300°C or more and 600°C or less.
  • an inorganic precursor a precursor formed of an inorganic substance (hereinafter referred to as an inorganic precursor). Since inorganic precursors generally tend to have a higher decomposition temperature than precursors formed from organic substances (hereinafter referred to as organic precursors), some precursors have an ALD window in the above temperature range. Furthermore, since the inorganic precursor does not contain impurities such as hydrogen or carbon, it is possible to prevent the concentration of impurities such as hydrogen or carbon from increasing in the metal oxide to be formed.
  • heat treatment after forming the metal oxide film.
  • the heat treatment is performed at a temperature of 100°C or more and 1200°C or less, preferably 200°C or more and 1000°C or less, more preferably 250°C or more and 650°C or less, even more preferably 300°C or more and 600°C or less, and even more preferably 400°C or more and 550°C or less. More preferably, the temperature may be 420°C or higher and 480°C or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas. Further, the heat treatment may be performed under reduced pressure. Alternatively, after heat treatment in a nitrogen gas or inert gas atmosphere, heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to compensate for the desorbed oxygen.
  • impurities such as hydrogen and carbon contained in the metal oxide can be removed.
  • carbon in a metal oxide can be released as CO2 and CO
  • hydrogen in a metal oxide can be released as H2O .
  • metal atoms and oxygen atoms are rearranged, and crystallinity can be improved. Therefore, a highly crystalline metal oxide having a layered crystal structure can be formed.
  • microwave processing refers to processing using, for example, a device having a power source that generates high-density plasma using microwaves.
  • oxygen gas By performing microwave treatment in an atmosphere containing oxygen, oxygen gas can be turned into plasma using microwaves or high frequency waves such as RF, and the oxygen plasma can be activated.
  • oxygen that acts on metal oxides has various forms such as oxygen atoms, oxygen molecules, oxygen ions, and oxygen radicals (also referred to as O radicals, atoms, molecules, or ions having unpaired electrons). Note that the oxygen acting on the metal oxide may be any one or more of the above-mentioned forms, and oxygen radicals are particularly preferred.
  • the temperature at which the above-mentioned substrate is heated may be 100°C or more and 650°C or less, preferably 200°C or more and 600°C or less, and more preferably 300°C or more and 450°C or less.
  • the carbon concentration in the metal oxide obtained by SIMS can be reduced to less than 1 ⁇ 10 20 atoms/cm 3 , preferably 1 ⁇ 10 19 It can be less than 1 ⁇ 10 18 atoms/cm 3 , more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • microwave treatment may be performed on an insulating film, more specifically a silicon oxide film, located near a metal oxide in an atmosphere containing oxygen.
  • microwave treatment may be performed after the insulator 250 is formed.
  • FIGS. 29A to 29E a structure in which a stacked structure of oxides 613a to 613c is repeated is described, but the present invention is not limited to this.
  • it may be a metal oxide in which a single layer, two layers, or four or more oxide layers are repeatedly formed.
  • ozone, oxygen, or water when used as a reactant or oxidizing agent, it is not limited to a gas or molecular state, but is in a plasma state, a radical state, It also includes those in ionic state.
  • a radical ALD device or a plasma ALD device when forming a film using an oxidizing agent in a plasma state, a radical state, or an ion state, a radical ALD device or a plasma ALD device, which will be described later, may be used.
  • the precursor In order to remove impurities such as carbon or hydrogen contained in the precursor, it is preferable to cause the precursor to sufficiently react with an oxidizing agent.
  • the pulse time for introducing the oxidizing agent may be increased.
  • the oxidizing agent may be introduced multiple times.
  • the same type of oxidizing agent or different types of oxidizing agent may be introduced.
  • water may be introduced into the chamber as the first oxidizing agent, and then evacuation may be performed, and ozone or oxygen that does not contain hydrogen may be introduced into the chamber as the second oxidizing agent, and evacuation may be performed.
  • the ALD method is a film forming method in which a precursor and a reactant are reacted using thermal energy.
  • the temperature required for the reaction of the precursor and reactant is determined by their temperature characteristics, vapor pressure, decomposition temperature, etc., but is 100°C or more and 600°C or less, preferably 200°C or more and 600°C or less, and more preferably 300°C or more.
  • the temperature is 600°C or less.
  • an ALD method in which a plasma-excited reactant is introduced into a chamber as a third raw material gas to perform processing is sometimes referred to as a plasma ALD method.
  • a plasma generation device is provided in the third raw material gas introduction section.
  • Inductively coupled plasma can be used to generate plasma.
  • an ALD method in which a reaction between a precursor and a reactant is performed using thermal energy is sometimes referred to as a thermal ALD method.
  • a plasma-excited reactant is introduced to form a film.
  • film formation is performed by repeatedly performing the first to fourth steps and simultaneously introducing a plasma-excited reactant (second reactant).
  • the reactant introduced in the third step is called the first reactant.
  • the second reactant used for the third source gas can be made of the same material as the oxidizing agent. That is, plasma-excited ozone, oxygen, and water can be used as the second reactant.
  • a nitriding agent may be used in addition to the oxidizing agent.
  • nitrogen (N 2 ) or ammonia (NH 3 ) can be used.
  • a mixed gas of nitrogen (N 2 ) and hydrogen (H 2 ) can be used as the nitriding agent.
  • a mixed gas of 5% nitrogen (N 2 ) and 95% hydrogen (H 2 ) can be used as the nitriding agent.
  • argon (Ar), helium (He), or nitrogen (N 2 ) may be used as the carrier gas for the second reactant. It is preferable to use a carrier gas such as argon, helium, or nitrogen because it facilitates plasma discharge and easily generates a plasma-excited second reactant. Note that when forming an oxide film such as a metal oxide film using the plasma ALD method, if nitrogen is used as a carrier gas, nitrogen may be mixed into the film, and the desired film quality may not be obtained. In this case, it is preferable to use argon or helium as the carrier gas.
  • the ALD method can form an extremely thin film with a uniform thickness. Moreover, the surface coverage rate is high even on surfaces having irregularities.
  • FIGS. 30A to 30D when the metal oxide with a layered crystal structure is an In-M-Zn oxide, the atomic arrangement in the crystal will be explained using FIGS. 30A to 30D.
  • atoms are represented by spheres (circles), and bonds between metal atoms and oxygen atoms are represented by lines.
  • the c-axis direction in the crystal structure of In-M-Zn oxide is represented by an arrow in the figure.
  • the a-b plane direction in the crystal structure of the In-M-Zn oxide is perpendicular to the c-axis direction indicated by the arrow in FIGS. 30B and 30D.
  • FIG. 30A is a diagram showing an oxide 660 having an In-M-Zn oxide formed on the structure 650.
  • the structure refers to an element that constitutes a semiconductor device such as a transistor.
  • the structure 650 includes a substrate, a conductor such as a gate electrode, a source electrode, and a drain electrode, an insulator such as a gate insulating film, an interlayer insulating film, and a base insulating film, a metal oxide, and a semiconductor such as silicon. It will be done.
  • FIG. 30A shows a case where the film-forming surface of the structure 650 is arranged parallel to the substrate (or base body, not shown).
  • FIG. 30B is an enlarged view showing the atomic arrangement in the crystal in region 653, which is a part of oxide 660 in FIG. 30A.
  • the element M is a +3-valent metal element.
  • the crystal of the oxide 660 includes a layer 621 containing indium (In) and oxygen, a layer 631 containing element M and oxygen, and a layer 641 containing zinc (Zn) and oxygen in this order. , are repeatedly laminated.
  • the layer 621, the layer 631, and the layer 641 are arranged approximately parallel to the film-forming surface of the structure 650. That is, the a-b plane of the oxide 660 is approximately parallel to the deposition surface of the structure 650, and the c-axis of the oxide 660 is approximately parallel to the normal direction of the deposition surface of the structure 650. parallel.
  • each of the layers 621, 631, and 641 of the crystal is composed of one metal element and oxygen, so that they are arranged with good crystallinity, and the metal oxide The mobility of objects can be increased.
  • the stacking order of the layers 621, 631, and 641 may be changed.
  • the layers 621, 641, and 631 may be repeatedly stacked in this order.
  • the layers 621, 631, 641, 621, 641, and 631 may be repeatedly stacked in this order.
  • part of the element M in the layer 631 may be replaced with zinc
  • part of the zinc in the layer 641 may be replaced with the element M.
  • the crystalline In-M-Zn oxide, represented by ⁇ ) O 3 (ZnO) m ( ⁇ is a real number greater than 0 and less than 1, and m is a positive number) similarly has a layered crystal structure. be able to.
  • FIG. 30C shows an oxide 662 having an In-M-Zn oxide formed on the structure 650.
  • FIG. 30D is an enlarged view showing the atomic arrangement in the crystal in region 654, which is part of oxide 662 in FIG. 30C.
  • the crystal of the oxide 662 includes a layer 622 containing indium (In), the element M, and oxygen, a layer 641 containing zinc (Zn) and oxygen, and a layer 641 containing the element M and oxygen. It has a layer 631.
  • a plurality of layers are repeatedly stacked in the order of layer 622, layer 641, layer 631, and layer 641.
  • the layer 622, the layer 631, and the layer 641 are arranged approximately parallel to the film-forming surface of the structure 650. That is, the a-b plane of the oxide 662 is approximately parallel to the deposition surface of the structure 650, and the c-axis of the oxide 662 is approximately parallel to the normal direction of the deposition surface of the structure 650. parallel.
  • the structure may change within the range according to 4 [atomic ratio].
  • the stacking order of layer 622, layer 631, and layer 641 may be changed.
  • part of the element M in the layer 631 may be replaced with zinc
  • part of the zinc in the layer 641 may be replaced with the element M.
  • the layer 621 or the layer 631 may be formed instead of the layer 622.
  • a source gas containing a precursor containing indium is introduced into the chamber, and the precursor is adsorbed onto the surface of the structure 650 (see FIG. 31A).
  • the source gas includes a carrier gas such as argon, helium, or nitrogen in addition to the precursor.
  • precursors containing indium include trimethylindium, triethylindium, tris(2,2,6,6-tetramethyl-3,5-heptanedioic acid)indium, cyclopentadienylindium, indium (III) acetylacetonate, ( 3-(dimethylamino)propyl)dimethylindium and the like can be used.
  • an inorganic precursor that does not contain hydrocarbons may be used.
  • the inorganic precursor containing indium halogen-based indium compounds such as indium trichloride, indium tribromide, and indium triiodide can be used.
  • Indium trichloride has a decomposition temperature of approximately 500°C or higher and 700°C or lower. Therefore, by using indium trichloride, film formation can be performed by the ALD method while heating the substrate at about 400° C. or more and 600° C. or less, for example, 500° C.
  • an oxidizing agent is introduced into the chamber as a reactant and reacts with the adsorbed precursor to release components other than indium while adsorbing indium to the substrate, thereby forming a layer 621 in which indium and oxygen are combined.
  • Ozone, oxygen, water, etc. can be used as the oxidizing agent.
  • the introduction of the oxidizing agent is stopped, the inside of the chamber is purged, and excess reactant, reaction products, etc. are discharged from the chamber.
  • a source gas containing a precursor having element M is introduced into the chamber, and the precursor is adsorbed onto the layer 621 (see FIG. 31C).
  • the source gas includes a carrier gas such as argon, helium, or nitrogen.
  • gallium trimethylgallium, triethylgallium, tris(dimethylamide)gallium, gallium(III) acetylacetonate, tris(2,2,6,6-tetramethyl-3, Gallium (5-heptanedioate), dimethylchlorogallium, diethylchlorogallium, dimethylgallium isopropoxide, etc. can be used.
  • an inorganic precursor containing no hydrocarbon may be used.
  • the inorganic precursor containing gallium halogen-based gallium compounds such as gallium trichloride, gallium tribromide, and gallium triiodide can be used.
  • Gallium trichloride has a decomposition temperature of approximately 550°C or higher and 700°C or lower. Therefore, by using gallium trichloride, film formation can be performed by the ALD method while heating the substrate at about 450° C. or more and 650° C. or less, for example, 550° C.
  • an oxidizing agent was introduced into the chamber as a reactant, and reacted with the adsorbed precursor to release components other than element M while adsorbing element M to the substrate, thereby combining element M and oxygen.
  • Form layer 631 (see FIG. 31D).
  • part of the oxygen constituting the layer 641 may be adsorbed onto the layer 631.
  • the introduction of the oxidizing agent is stopped, the inside of the chamber is purged, and excess reactant, reaction products, etc. are discharged from the chamber.
  • a source gas containing a zinc-containing precursor is introduced into the chamber, and the precursor is adsorbed onto the layer 631 (see FIG. 32A). At this time, a part of the layer 641 in which zinc and oxygen are combined may be formed.
  • the source gas includes a carrier gas such as argon, helium, or nitrogen.
  • a carrier gas such as argon, helium, or nitrogen.
  • the precursor containing zinc dimethylzinc, diethylzinc, bis(2,2,6,6-tetramethyl-3,5-heptanedioic acid)zinc, zinc acetate, etc. can be used.
  • an inorganic precursor without hydrocarbons may be used.
  • the inorganic precursor containing zinc halogen-based zinc compounds such as zinc dichloride, zinc dibromide, and zinc diiodide can be used.
  • Zinc dichloride has a decomposition temperature of approximately 450°C or higher and 700°C or lower. Therefore, by using zinc dichloride, film formation can be performed by the ALD method while heating the substrate at about 350° C. or more and 550° C. or less, for example, 450° C.
  • an oxidizing agent is introduced into the chamber as a reactant and reacts with the adsorbed precursor to release components other than zinc while adsorbing zinc to the substrate, forming a layer 641 in which zinc and oxygen are combined.
  • an oxidizing agent is introduced into the chamber as a reactant and reacts with the adsorbed precursor to release components other than zinc while adsorbing zinc to the substrate, forming a layer 641 in which zinc and oxygen are combined.
  • the introduction of the oxidizing agent is stopped, the inside of the chamber is purged, and excess reactant, reaction products, etc. are discharged from the chamber.
  • the layer 621 is formed again on the layer 641 by the method described above (see FIG. 32C).
  • the oxide 660 can be formed on the substrate or the structure.
  • precursors include one or both of carbon and chlorine in addition to metal elements.
  • a film formed using a precursor containing carbon may contain carbon.
  • a film formed using a precursor containing halogen such as chlorine may contain halogen such as chlorine.
  • the oxide 660 by forming the oxide 660 using the ALD method, it is possible to form a metal oxide whose c-axis is oriented approximately parallel to the normal direction of the surface on which the film is to be formed.
  • a metal oxide whose c-axis is oriented approximately parallel to the normal direction of the surface on which the film is to be formed.
  • a layered crystal that is approximately parallel to the side wall of the opening 290, particularly the side surface of the insulator 280, can be formed.
  • the layered crystal of the oxide semiconductor 230 is formed approximately parallel to the channel length direction of the transistor 200, so that the on-state current of the transistor can be increased.
  • the substrate temperature may be set to 200° C. or more and 600° C. or less, preferably 300° C. or more and below the decomposition temperature of the precursor.
  • the precursor used for the film formation has a high decomposition temperature.
  • the decomposition temperature of the precursor is preferably 200°C or more and 700°C or less, more preferably 300°C or more and 600°C or less.
  • an inorganic precursor As such a precursor having a high decomposition temperature, it is preferable to use an inorganic precursor. Inorganic precursors generally tend to have a higher decomposition temperature than organic precursors, so even if film formation is performed while heating the substrate as described above, the precursors are difficult to decompose.
  • the inorganic precursor for example, the above-mentioned indium trichloride, gallium trichloride, and zinc dichloride can be used.
  • the decomposition temperature of these precursors is about 350° C. or higher and 700° C. or lower, which is considerably higher than the decomposition temperature of general organic precursors.
  • the decomposition temperatures of indium trichloride, gallium trichloride, and zinc dichloride are different from each other. In this way, when forming a film by the ALD method using a plurality of different types of precursors, it is preferable that the substrate temperature be lower than or equal to the decomposition temperature of the lowest precursor among the plurality of precursors.
  • the substrate temperature may be set within a range where the precursor decomposition temperature is the lowest and zinc dichloride does not decompose.
  • other indium trichloride and gallium trichloride can also be adsorbed onto a target object (for example, a substrate) without being decomposed.
  • a layer 621 is formed as a layer containing indium
  • a layer 631 is formed as a layer containing element M thereon
  • a layer 641 is further formed as a layer containing zinc thereon.
  • the present embodiment is not limited to this.
  • One of the layers 631 and 641 may be formed, the layer 621 may be formed thereon, and the other of the layers 631 and 641 may be formed thereon.
  • one of the layers 631 and 641 may be formed, the other of the layers 631 and 641 may be formed thereon, and the layer 621 may be further formed thereon.
  • the layers 621, 631, and 641 are adjusted according to the atomic ratio. , may be formed as appropriate. For example, by repeating the formation of the layer 641 multiple times before and after the formation of the layer 631 shown in FIG. It is sufficient to form a stack with layer 641.
  • This embodiment mode describes a configuration example of a memory device in which a layer having a functional circuit having a function of amplifying and outputting a data potential held in a memory cell is provided between layers having stacked memory cells. explain.
  • FIG. 33 shows a block diagram illustrating a configuration example of a storage device 300 according to one aspect of the present invention.
  • the storage device 300 shown in FIG. 33 includes a drive circuit 21 and a memory array 20.
  • Memory array 20 has a functional layer 50 having a plurality of memory cells 10 and a plurality of functional circuits 51.
  • FIG. 33 shows an example in which the memory array 20 has a plurality of memory cells 10 arranged in a matrix of m rows and n columns (m and n are each independently an integer of 2 or more). Further, the functional circuit 51 is provided for each wiring BL functioning as a bit line, for example. FIG. 33 shows an example in which a plurality of functional circuits 51 are provided corresponding to n wires BL.
  • the memory cell 10 in the first row and first column is shown as a memory cell 10[1,1] and the memory cell 10 in the mth row and nth column is shown as a memory cell 10[m,n].
  • the memory cell 10 in the mth row and nth column is shown as a memory cell 10[m,n].
  • i line when indicating an arbitrary line, it may be written as i line.
  • column j when indicating an arbitrary column, it may be written as column j. Therefore, i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less.
  • the memory cell 10 in the i-th row and j-th column is referred to as a memory cell 10[i,j].
  • the memory array 20 includes m wires WL extending in the row direction, m wires PL extending in the row direction, and n wires BL extending in the column direction.
  • the wiring WL provided in the first (first row) is referred to as wiring WL[1]
  • the wiring WL provided in m-th (m-th row) is referred to as wiring WL[m].
  • the first wiring PL (first row) is designated as wiring PL[1]
  • the mth wiring PL (mth row) is designated as wiring PL[m].
  • the wiring BL provided in the first (first column) is referred to as wiring BL[1]
  • the wiring BL provided in the nth (nth column) is referred to as wiring BL[n].
  • the plurality of memory cells 10 provided in the i-th row are electrically connected to the i-th wiring WL (wiring WL[i]) and the i-th wiring PL (wiring PL[i]).
  • the plurality of memory cells 10 provided in the j-th column are electrically connected to the j-th column wiring BL (wiring BL[j]).
  • DOSRAM Dynamic Oxide Semiconductor Random Access Memory
  • 1T transistor
  • 1C capactance
  • DOSRAM can hold charge corresponding to data held in a capacitive element (capacitor) for a long time by turning off the access transistor (making it non-conductive). Therefore, DOSRAM can reduce the frequency of refresh operations compared to DRAM configured with a transistor having silicon in a channel formation region (hereinafter also referred to as "Si transistor"). As a result, it is possible to reduce power consumption.
  • the memory cells 10 can be provided in a stacked manner by stacking and arranging OS transistors as described in Embodiment Mode 1 and the like.
  • a plurality of memory arrays 20[1] to 20[m] can be stacked.
  • the memory array 20[1] to 20[m] of the memory array 20 in a direction perpendicular to the surface of the substrate on which the drive circuit 21 is provided, it is possible to improve the memory density of the memory cell 10.
  • the memory array 20 can be fabricated using the same manufacturing process repeatedly in the vertical direction.
  • the storage device 300 can reduce the manufacturing cost of the memory array 20.
  • the wiring BL functions as a bit line for writing and reading data.
  • the wiring WL functions as a word line for controlling on or off (conductive state or non-conductive state) of an access transistor functioning as a switch.
  • the wiring PL has a function as a constant potential line connected to the capacitive element.
  • the memory cells 10 included in each of the memory arrays 20[1] to 20[m] are connected to the functional circuit 51 via the wiring BL.
  • the wiring BL can be arranged in a direction perpendicular to the surface of the substrate on which the drive circuit 21 is provided.
  • the functional circuit 51 has a function of amplifying the data potential held in the memory cell 10 and outputting it to the sense amplifier 46 included in the drive circuit 21 via a wiring GBL (not shown) to be described later. With this configuration, a slight potential difference in the wiring BL can be amplified when reading data.
  • the wiring GBL can be arranged in a direction perpendicular to the surface of the substrate on which the drive circuit 21 is provided. By providing the wiring BL and the wiring GBL extending from the memory cells 10 of the memory arrays 20[1] to 20[m] in the vertical direction of the substrate surface, the connection between the functional circuit 51 and the sense amplifier 46 is reduced. Wiring length can be shortened. Therefore, the signal propagation distance between the two circuits connected to the wiring GBL can be shortened, and the resistance and parasitic capacitance of the wiring GBL can be significantly reduced, so that power consumption and signal delay can be reduced.
  • the wiring BL is provided in contact with the semiconductor layer of the transistor included in the memory cell 10.
  • the wiring BL is provided in contact with a region functioning as a source or drain of a semiconductor layer of a transistor included in the memory cell 10.
  • the wiring BL is provided in contact with a conductor provided in contact with a region functioning as a source or drain of a semiconductor layer of a transistor included in the memory cell 10.
  • the wiring BL can be said to be a wiring for electrically connecting each of the sources and drains of the transistors included in the memory cells 10 in each layer of the memory array 20 and the functional circuit 51 in the vertical direction.
  • the memory array 20 can be provided over the drive circuit 21. By overlapping the drive circuit 21 and the memory array 20, the signal propagation distance between the drive circuit 21 and the memory array 20 can be shortened. Therefore, resistance and parasitic capacitance between drive circuit 21 and memory array 20 are reduced, and power consumption and signal delay can be reduced. Furthermore, the storage device 300 can be made smaller.
  • the functional circuit 51 is configured with an OS transistor like the transistor included in the memory cell 10 of a DOSRAM, so that it can be mounted on a circuit using Si transistors in the same way as the memory arrays 20[1] to 20[m]. Since they can be freely arranged, they can be easily integrated. By configuring the functional circuit 51 to amplify the signal, it is possible to reduce the size of circuits such as the sense amplifier 46, which is a subsequent circuit, so that the storage device 300 can be made smaller.
  • the drive circuit 21 includes a PSW 22 (power switch), a PSW 23, and a peripheral circuit 31.
  • the peripheral circuit 31 includes a peripheral circuit 41, a control circuit 32, and a voltage generation circuit 33.
  • each circuit, each signal, and each voltage can be removed or discarded as necessary. Alternatively, other circuits or other signals may be added.
  • Signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • the signal BW, the signal CE, and the signal GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is write data
  • signal RDA is read data.
  • Signal PON1 and signal PON2 are power gating control signals. Note that the signal PON1 and the signal PON2 may be generated by the control circuit 32.
  • the control circuit 32 is a logic circuit that has a function of controlling the overall operation of the storage device 300. For example, the control circuit performs a logical operation on the signal CE, the signal GW, and the signal BW to determine the operation mode (eg, write operation, read operation) of the storage device 300. Alternatively, the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the control circuit performs a logical operation on the signal CE, the signal GW, and the signal BW to determine the operation mode (eg, write operation, read operation) of the storage device 300.
  • the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the voltage generation circuit 33 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling input of the signal CLK to the voltage generation circuit 33. For example, when an H level signal is applied to the signal WAKE, the signal CLK is input to the voltage generation circuit 33, and the voltage generation circuit 33 generates a negative voltage.
  • the peripheral circuit 41 is a circuit for writing and reading data to and from the memory cell 10. Further, the peripheral circuit 41 is a circuit that outputs various signals for controlling the functional circuit 51.
  • the peripheral circuit 41 includes a row decoder 42, a column decoder 44, a row driver 43, a column driver 45, an input circuit 47, and an output circuit 48 ( Output Cir.) It has a sense amplifier 46 (Sense Amplifier).
  • the row decoder 42 and column decoder 44 have a function of decoding the signal ADDR.
  • the row decoder 42 is a circuit for specifying a row to be accessed
  • the column decoder 44 is a circuit for specifying a column to be accessed.
  • the row driver 43 has a function of selecting the wiring WL specified by the row decoder 42.
  • the column driver 45 has a function of writing data into the memory cell 10, a function of reading data from the memory cell 10, a function of holding the read data, and the like.
  • the input circuit 47 has a function of holding the signal WDA.
  • the data held by the input circuit 47 is output to the column driver 45.
  • the output data of the input circuit 47 is the data (Din) to be written into the memory cell 10.
  • the data (Dout) read from the memory cell 10 by the column driver 45 is output to the output circuit 48.
  • the output circuit 48 has a function of holding Dout. Further, the output circuit 48 has a function of outputting Dout to the outside of the storage device 300.
  • the data output from the output circuit 48 is the signal RDA.
  • the PSW 22 has a function of controlling the supply of VDD to the peripheral circuit 31.
  • the PSW 23 has a function of controlling the supply of VHM to the row driver 43.
  • the high power supply voltage of the storage device 300 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to bring the word line to a high level, and is higher than VDD.
  • the signal PON1 controls the on/off of the PSW22
  • the signal PON2 controls the on/off of the PSW23.
  • the number of power domains to which VDD is supplied is one, but the number may be plural. In this case, a power switch may be provided for each power domain.
  • the memory array 20 having the memory arrays 20[1] to 20[m] (m is an integer of 2 or more) and the functional layer 50 can be provided with multiple layers of the memory array 20 stacked on the drive circuit 21. .
  • the memory density of the memory cells 10 can be increased.
  • FIG. 34A the memory array 20 provided in the first layer is indicated as memory array 20[1], the memory array 20 provided in the second layer is indicated as memory array 20[2], and the memory array 20 provided in the fifth layer is indicated as memory array 20[2].
  • the memory array 20 that has been constructed is shown as a memory array 20[5].
  • FIG. 34A shows a wiring WL and a wiring PL extending in the X direction, and a wiring BL extending in the Z direction (direction perpendicular to the surface of the substrate on which the drive circuit is provided). Note that in order to make the drawing easier to read, some of the wiring WL and wiring PL included in each of the memory arrays 20 are omitted. Note that although FIG.
  • the wiring PL may be provided extending in the X direction, the present invention is not limited to this.
  • the wiring PL may be provided extending in the Y direction, or the wiring PL may be provided extending in the X direction and the Y direction, for example, the wiring PL may be provided in a planar shape.
  • FIG. 34B shows a configuration example of the functional circuit 51 connected to the wiring BL illustrated in FIG. 34A and the memory cells 10 included in the memory arrays 20[1] to 20[5] connected to the wiring BL.
  • a schematic diagram is shown.
  • FIG. 34B illustrates a wiring GBL provided between the functional circuit 51 and the drive circuit 21.
  • a configuration in which a plurality of memory cells (memory cells 10) are electrically connected to one wiring BL is also referred to as a "memory string.”
  • the wiring GBL may be illustrated with thick lines to improve visibility.
  • FIG. 34B illustrates an example of the circuit configuration of the memory cell 10 connected to the wiring BL.
  • Memory cell 10 includes a transistor 11 and a capacitor 12. Regarding the transistor 11, the capacitive element 12, and each wiring (BL, WL, etc.), for example, the wiring BL[1] and the wiring WL[1] may be referred to as the wiring BL and the wiring WL.
  • one of the source and drain of the transistor 11 is connected to the wiring BL.
  • the other of the source and drain of the transistor 11 is connected to one electrode of the capacitive element 12.
  • the other electrode of the capacitive element 12 is connected to the wiring PL.
  • the gate of the transistor 11 is connected to the wiring WL.
  • two memory cells 10 connected to a common wiring BL in the same layer can have the structure shown in FIGS. 25A and 25B according to the first embodiment.
  • FIG. 34B and the like show a configuration in which two memory cells 10 are connected to a common wiring BL in the same layer
  • the present invention is not limited to this.
  • four memory cells 10 may be connected to a common wiring BL in the same layer, or eight memory cells 10 may be connected to a common wiring BL in the same layer.
  • the structure shown in FIGS. 26A and 26B according to the first embodiment can be used.
  • the wiring PL is a wiring that provides a constant potential to maintain the potential of the capacitive element 12.
  • FIG. 35A shows a schematic diagram of a storage device 300 in which the functional layer 50 and the memory arrays 20[1] to 20[m] are the repeating units 70. Note that although one wiring GBL is shown in FIG. 35A, the wiring GBL may be provided as appropriate depending on the number of functional circuits 51 provided in the functional layer 50.
  • the wiring GBL is provided in contact with the semiconductor layer of the transistor included in the functional circuit 51.
  • the wiring GBL is provided in contact with a region functioning as a source or drain of a semiconductor layer of a transistor included in the functional circuit 51.
  • the wiring GBL is provided in contact with a conductor provided in contact with a region functioning as a source or drain of a semiconductor layer of a transistor included in the functional circuit 51.
  • the wiring GBL can be said to be a wiring for electrically connecting one of the source or drain of the transistor included in the functional circuit 51 in the functional layer 50 and the drive circuit 21 in the vertical direction.
  • the repeating unit 70 having the functional circuit 51 and the memory arrays 20[1] to 20[m] may be further stacked.
  • the storage device 300A according to one embodiment of the present invention can have repeating units 70[1] to 70[p] (p is an integer of 2 or more) as illustrated in FIG. 35B.
  • the wiring GBL is connected to the functional layer 50 that the repeating unit 70 has.
  • the wiring GBL may be provided as appropriate depending on the number of functional circuits 51.
  • the OS transistors are provided in a stacked manner, and the wiring functioning as the bit line is arranged in a direction perpendicular to the surface of the substrate on which the drive circuit 21 is provided.
  • the wiring extending from the memory array 20 and functioning as a bit line in a direction perpendicular to the substrate surface the length of the wiring between the memory array 20 and the drive circuit 21 can be shortened. Therefore, the parasitic capacitance of the bit line can be significantly reduced.
  • the layer in which the memory array 20 is provided includes a functional layer 50 having a functional circuit 51 having a function of amplifying and outputting the data potential held in the memory cell 10.
  • FIG. 36 A configuration example of the functional circuit 51 described in FIGS. 33 to 35B and a configuration example of the sense amplifier 46 included in the memory array 20 and the drive circuit 21 will be described using FIG. 36.
  • wires GBL GBL (GBL_A, GBL_B) are connected to functional circuits 51 (51_A, 51_B) connected to memory cells 10 (10_A, 10_B) connected to different wires BL (BL_A, BL_B).
  • a precharge circuit 71_A, a precharge circuit 71_B, a switch circuit 72_A, a switch circuit 72_B, and a write/read circuit 73 are illustrated.
  • a transistor 52_a, a transistor 52_b, a transistor 53_a, a transistor 53_b, a transistor 54_a, a transistor 54_b, a transistor 55_a, and a transistor 55_b are illustrated as the functional circuit 51_A and the functional circuit 51_B.
  • Transistors 52_a, 52_b, 53_a, 53_b, 54_a, 54_b, 55_a, and 55_b illustrated in FIG. 36 are OS transistors like the transistor 11 included in the memory cell 10.
  • the functional layer 50 having the functional circuit 51 can be provided in a stacked manner similar to the memory arrays 20[1] to 20[m].
  • Wirings BL_A and BL_B are connected to the gates of transistors 52_a and 52_b.
  • Wirings GBL_A and GBL_B are connected to one of the sources or drains of transistors 53_a, 53_b, 54_a, and 54_b.
  • the wirings GBL_A and GBL_B are provided in the vertical direction similarly to the wirings BL_A and BL_B, and are connected to the transistors included in the drive circuit 21.
  • control signals WE, RE, and MUX are applied to the gates of the transistors 53_a, 53_b, 54_a, 54_b, 55_a, and 55_b.
  • Transistors 81_1 to 81_6 and transistors 82_1 to 82_4, which constitute the sense amplifier 46, precharge circuit 71_A, and precharge circuit 71_B shown in FIG. 36, are composed of Si transistors.
  • the switches 83_A to 83_D making up the switch circuit 72_A and the switch circuit 72_B can also be made of Si transistors.
  • One of the sources or drains of the transistors 53_a, 53_b, 54_a, and 54_b is connected to a transistor or a switch forming the precharge circuit 71_A, the precharge circuit 71_B, the sense amplifier 46, and the switch circuit 72_A.
  • the precharge circuit 71_A includes n-channel transistors 81_1 to 81_3.
  • the precharge circuit 71_A is a circuit for precharging the wirings BL_A and BL_B to an intermediate potential VPC corresponding to the potential VDD/2 between VDD and VSS in accordance with a precharge signal applied to the precharge line PCL1. .
  • the precharge circuit 71_B has n-channel transistors 81_4 to 81_6.
  • the precharge circuit 71_B is a circuit for precharging the wiring GBL_A and the wiring GBL_B to an intermediate potential VPC corresponding to the potential VDD/2 between VDD and VSS in accordance with a precharge signal applied to the precharge line PCL2. be.
  • the sense amplifier 46 includes a p-channel transistor 82_1, a p-channel transistor 82_2, an n-channel transistor 82_3, and an n-channel transistor 82_4, which are connected to the wiring VHH or the wiring VLL.
  • the wiring VHH or the wiring VLL is a wiring that has a function of providing VDD or VSS.
  • the transistors 82_1 to 82_4 are transistors forming an inverter loop.
  • the potentials of the wiring GBL_A and the wiring GBL_B can be output to the outside via the switch 83_C, the switch 83_D, and the write/read circuit 73.
  • the wiring BL_A and the wiring BL_B, and the wiring GBL_A and the wiring GBL_B correspond to a bit line pair.
  • writing of a data signal is controlled according to the signal EN_data.
  • the switch circuit 72_A is a circuit for controlling the conduction state between the sense amplifier 46 and the wiring GBL_A and the wiring GBL_B.
  • the switch circuit 72_A is turned on or off under the control of the switching signal CSEL1.
  • the switch 83_A and the switch 83_B are n-channel transistors, they are turned on when the switching signal CSEL1 is at a high level, and turned off when the switching signal CSEL1 is at a low level.
  • the switch circuit 72_B is a circuit for controlling the conduction state between the write/read circuit 73 and the bit line pair connected to the sense amplifier 46.
  • the switch circuit 72_B is turned on or off under the control of the switching signal CSEL2.
  • the switches 83_C and 83_D may be configured in the same manner as the switches 83_A and 83_B.
  • the memory device 300 has a configuration in which the memory cell 10, the functional circuit 51, and the sense amplifier 46 are connected via a wiring BL and a wiring GBL provided in the vertical direction, which are the shortest distances. be able to.
  • the number of functional layers 50 having transistors forming the functional circuit 51 increases, the load on the wiring BL is reduced, so that writing time can be shortened and data can be read easily.
  • each transistor included in functional circuits 51_A and 51_B is controlled according to control signals WE, RE, and selection signal MUX.
  • Each transistor can output the potential of the wiring BL to the drive circuit 21 via the wiring GBL in accordance with the control signal and the selection signal.
  • the functional circuits 51_A and 51_B can function as sense amplifiers made up of OS transistors. With this configuration, it is possible to amplify a slight potential difference in the wiring BL during reading and drive the sense amplifier 46 using a Si transistor.
  • FIGS. 37A and 37B An example of a chip 1200 on which a storage device of the present invention is mounted is shown using FIGS. 37A and 37B.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • SoC system on chip
  • the chip 1200 includes a CPU 1211, a GPU 1212, one or more analog calculation units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, and the like.
  • the chip 1200 is provided with bumps (not shown) and is connected to the first surface of the package substrate 1201, as shown in FIG. 37B. Furthermore, a plurality of bumps 1202 are provided on the back surface of the first surface of the package substrate 1201 and are connected to a motherboard 1203.
  • the motherboard 1203 may be provided with storage devices such as a DRAM 1221 and a flash memory 1222.
  • storage devices such as a DRAM 1221 and a flash memory 1222.
  • the DOSRAM described in the previous embodiment can be used as the DRAM 1221. This allows the DRAM 1221 to have lower power consumption, higher speed, and larger capacity.
  • the CPU 1211 has multiple CPU cores. Further, it is preferable that the GPU 1212 has a plurality of GPU cores. Further, the CPU 1211 and the GPU 1212 may each have a memory that temporarily stores data. Alternatively, a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200. The above-mentioned DOSRAM can be used as the memory. Further, the GPU 1212 is suitable for parallel calculation of a large amount of data, and can be used for image processing or product-sum calculation. By providing the GPU 1212 with an image processing circuit or a product-sum calculation circuit using the oxide semiconductor of the present invention, image processing and product-sum calculation can be performed with low power consumption.
  • the wiring between the CPU 1211 and the GPU 1212 can be shortened, and data transfer from the CPU 1211 to the GPU 1212, data transfer between the memories of the CPU 1211 and the GPU 1212, After the calculation in the GPU 1212, the calculation result can be transferred from the GPU 1212 to the CPU 1211 at high speed.
  • the analog calculation unit 1213 has one or both of an A/D (analog/digital) conversion circuit and a D/A (digital/analog) conversion circuit. Further, the analog calculation section 1213 may be provided with the above product-sum calculation circuit.
  • the memory controller 1214 has a circuit that functions as a controller for the DRAM 1221 and a circuit that functions as an interface for the flash memory 1222.
  • the interface 1215 has an interface circuit with external connection devices such as a display device, speaker, microphone, camera, and controller. Controllers include mice, keyboards, game controllers, and the like. As such an interface, USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface), etc. can be used.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface High-Definition Multimedia Interface
  • the network circuit 1216 includes a network circuit such as a LAN (Local Area Network). It may also include a circuit for network security.
  • LAN Local Area Network
  • the above circuit (system) can be formed on the chip 1200 using the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, there is no need to increase the manufacturing process, and the chip 1200 can be manufactured at low cost.
  • a package substrate 1201 provided with a chip 1200 having a GPU 1212, a motherboard 1203 provided with a DRAM 1221, and a flash memory 1222 can be called a GPU module 1204.
  • the GPU module 1204 Since the GPU module 1204 has a chip 1200 using SoC technology, its size can be reduced. Furthermore, since it is excellent in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (portable) game machines.
  • a product-sum calculation circuit using the GPU 1212 can be used to create deep neural networks (DNNs), convolutional neural networks (CNNs), recurrent neural networks (RNNs), autoencoders, deep Boltzmann machines (DBMs), and deep belief networks ( DBN), etc.
  • the chip 1200 can be used as an AI chip or the GPU module 1204 can be used as an AI system module.
  • This embodiment shows an example of an electronic component and an electronic device in which the storage device and the like shown in the above embodiments are incorporated.
  • the electronic components and electronic devices can have lower power consumption and higher speed.
  • FIG. 38A shows a perspective view of the electronic component 700 and a board (mounted board 704) on which the electronic component 700 is mounted.
  • An electronic component 700 shown in FIG. 38A has a storage device 720 within a mold 711. In FIG. 38A, a part is omitted to show the inside of the electronic component 700.
  • the electronic component 700 has a land 712 on the outside of the mold 711. Land 712 is electrically connected to electrode pad 713, and electrode pad 713 is electrically connected to memory device 720 by wire 714.
  • the electronic component 700 is mounted on a printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed circuit board 702.
  • the memory device 720 includes a drive circuit layer 721 and a memory circuit layer 722.
  • FIG. 38B shows a perspective view of the electronic component 730.
  • the electronic component 730 is an example of a SiP (System in package) or an MCM (Multi Chip Module).
  • an interposer 731 is provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of storage devices 720 are provided on the interposer 731.
  • the storage device described in the above embodiment as the storage device 720, power consumption can be reduced and speed can be increased.
  • the semiconductor device 735 can be an integrated circuit (semiconductor device) such as a CPU, GPU, or FPGA.
  • the package substrate 732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, etc. can be used.
  • the interposer 731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches.
  • the plurality of wirings are provided in a single layer or in multiple layers.
  • the interposer 731 has a function of electrically connecting the integrated circuit provided on the interposer 731 to the electrodes provided on the package substrate 732.
  • interposers are sometimes called "rewiring boards” or “intermediate boards.”
  • a through electrode is provided in the interposer 731, and the integrated circuit and the package substrate 732 are electrically connected using the through electrode.
  • TSV Thinough Silicon Via
  • interposer 731 It is preferable to use a silicon interposer as the interposer 731. Since silicon interposers do not require active elements, they can be manufactured at lower cost than integrated circuits. On the other hand, since wiring formation in a silicon interposer can be performed by a semiconductor process, it is easy to form fine wiring, which is difficult to do with a resin interposer.
  • a silicon interposer in SiP, MCM, etc. using a silicon interposer, reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer. Furthermore, since the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur. In particular, it is preferable to use a silicon interposer in a 2.5D package (2.5-dimensional packaging) in which a plurality of integrated circuits are arranged side by side on an interposer.
  • 2.5D package 2.5-dimensional packaging
  • a heat sink may be provided overlapping the electronic component 730.
  • a heat sink it is preferable that the heights of the integrated circuits provided on the interposer 731 are the same.
  • the storage device 720 and the semiconductor device 735 have the same height.
  • an electrode 733 may be provided on the bottom of the package board 732.
  • FIG. 38B shows an example in which the electrode 733 is formed with a solder ball. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be realized.
  • the electrode 733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA.
  • SPGA Sttaggered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded pack
  • age or QFN (Quad Flat Non-leaded package).
  • the storage devices described in the above embodiments are, for example, storage devices of various electronic devices (for example, information terminals, computers, smartphones, electronic book terminals, digital cameras (including video cameras), recording/playback devices, navigation systems, etc.). Applicable to By using the storage device described in the above embodiment as the storage device of the electronic device described above, the electronic device can have lower power consumption and higher speed.
  • the term "computer” as used herein includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the storage device shown in the previous embodiment is applied to various removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • FIGS. 39A to 39E schematically show several configuration examples of removable storage devices.
  • the storage device shown in the previous embodiment is processed into a packaged memory chip and used in various storage devices and removable memories.
  • FIG. 39A is a schematic diagram of a USB memory.
  • USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a board 1104.
  • the board 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the storage device described in the previous embodiment can be incorporated into the memory chip 1105 or the like.
  • FIG. 39B is a schematic diagram of the external appearance of the SD card
  • FIG. 39C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the board 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • a wireless chip having a wireless communication function may be provided on the substrate 1113. Thereby, data can be read from and written to the memory chip 1114 through wireless communication between the host device and the SD card 1110.
  • the memory device described in the previous embodiment can be incorporated into the memory chip 1114 or the like.
  • FIG. 39D is a schematic diagram of the external appearance of the SSD
  • FIG. 39E is a schematic diagram of the internal structure of the SSD.
  • SSD 1150 has a housing 1151, a connector 1152, and a board 1153.
  • the board 1153 is housed in a housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and may be a DOSRAM chip, for example.
  • the capacity of the SSD 1150 can be increased.
  • the memory device described in the previous embodiment can be incorporated into the memory chip 1154 or the like.
  • a storage device can be used for a processor such as a CPU or a GPU, or a chip.
  • processors or chips such as CPUs and GPUs in electronic devices, it is possible to reduce power consumption and speed up the electronic devices.
  • 40A to 40H show specific examples of electronic devices equipped with processors, such as CPUs and GPUs, or chips using the storage device.
  • a GPU or a chip according to one embodiment of the present invention can be installed in various electronic devices.
  • electronic devices include relatively large screens such as television devices, monitors for desktop or notebook information terminals, digital signage, large game machines such as pachinko machines, etc.
  • examples include digital cameras, digital video cameras, digital photo frames, e-book readers, mobile phones, portable game consoles, personal digital assistants, sound playback devices, and the like.
  • the electronic device can be equipped with artificial intelligence.
  • An electronic device may include an antenna. By receiving signals with the antenna, images, information, etc. can be displayed on the display unit. Furthermore, when the electronic device includes an antenna and a secondary battery, the antenna may be used for contactless power transmission.
  • An electronic device includes sensors (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, (including the ability to sense, detect, or measure voltage, power, radiation, flow rate, humidity, tilt, vibration, odor, or infrared radiation).
  • sensors force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, (including the ability to sense, detect, or measure voltage, power, radiation, flow rate, humidity, tilt, vibration, odor, or infrared radiation).
  • An electronic device can have various functions. For example, functions that display various information (still images, videos, text images, etc.) on the display, touch panel functions, calendars, functions that display date or time, etc., functions that execute various software (programs), wireless communication. It can have a function, a function of reading a program or data recorded on a recording medium, etc. Examples of electronic devices are shown in FIGS. 40A to 40H.
  • FIG. 40A illustrates a mobile phone (smartphone), which is a type of information terminal.
  • the information terminal 5100 has a casing 5101 and a display section 5102.
  • the display section 5102 is equipped with a touch panel
  • the casing 5101 is equipped with buttons.
  • the information terminal 5100 can have lower power consumption and higher speed.
  • a notebook information terminal 5200 is illustrated in FIG. 40B.
  • the notebook information terminal 5200 includes an information terminal main body 5201, a display section 5202, and a keyboard 5203.
  • the notebook information terminal 5200 can have lower power consumption and higher speed by applying the chip of one embodiment of the present invention.
  • a smartphone and a notebook information terminal are used as examples of electronic devices and are illustrated in FIGS. 40A and 40B, respectively, but information terminals other than smartphones and notebook information terminals can be applied.
  • Examples of information terminals other than smartphones and notebook information terminals include PDAs (Personal Digital Assistants), desktop information terminals, and workstations.
  • FIG. 40C shows a portable game machine 5300 that is an example of a game machine.
  • the portable game machine 5300 includes a housing 5301, a housing 5302, a housing 5303, a display portion 5304, a connection portion 5305, operation keys 5306, and the like.
  • the housing 5302 and the housing 5303 can be removed from the housing 5301.
  • the connection portion 5305 provided in the casing 5301 to another casing (not shown)
  • the video output to the display portion 5304 can be output to another video device (not shown). can.
  • the housing 5302 and the housing 5303 can each function as an operation unit. This allows multiple players to play the game at the same time.
  • the chips described in the previous embodiments can be incorporated into chips provided on the substrates of the housings 5301, 5302, and 5303.
  • FIG. 40D shows a stationary game machine 5400, which is an example of a game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or by wire.
  • a game machine with low power consumption can be realized. Furthermore, low power consumption makes it possible to reduce heat generation from the circuit, thereby reducing the effect of heat generation on the circuit itself, peripheral circuits, and modules.
  • FIGS. 40C and 40D illustrate a portable game machine and a stationary game machine as examples of game machines
  • the game machine to which the GPU or chip of one embodiment of the present invention is applied is not limited thereto.
  • Examples of game machines to which the GPU or chip of one embodiment of the present invention is applied include arcade game machines installed in entertainment facilities (game centers, amusement parks, etc.), pitching machines for batting practice installed in sports facilities, and the like. can be mentioned.
  • a GPU or a chip according to one embodiment of the present invention can be applied to large-scale computers.
  • FIG. 40E is a diagram showing a supercomputer 5500, which is an example of a large computer.
  • FIG. 40F is a diagram showing a rack-mount computer 5502 included in the supercomputer 5500.
  • the supercomputer 5500 includes a rack 5501 and a plurality of rack-mounted computers 5502. Note that the plurality of computers 5502 are stored in a rack 5501. Further, the computer 5502 is provided with a plurality of boards 5504, on which the GPU or chip described in the above embodiment can be mounted.
  • the supercomputer 5500 is a large computer mainly used for scientific and technical calculations. Scientific and technical calculations require high-speed processing of huge amounts of calculations, which consumes a lot of power and generates a lot of heat from the chip. For example, in a data center having multiple supercomputers 5500, the amount of digital data used becomes extremely large. Specifically, the amount of digital data in the world is expected to exceed 10 24 (yota) bytes or 10 30 (quetta) bytes.
  • a supercomputer with low power consumption can be realized. Furthermore, low power consumption makes it possible to reduce heat generation from the circuit, thereby reducing the effect of heat generation on the circuit itself, peripheral circuits, and modules.
  • a supercomputer with low power consumption can be realized. This is expected to reduce the amount of digital data in the world and make a major contribution to global warming countermeasures.
  • FIGS. 40E and 40F Although a supercomputer is illustrated as an example of a large-sized computer in FIGS. 40E and 40F, the large-sized computer to which the GPU or chip of one embodiment of the present invention is applied is not limited to this. Examples of large-scale computers to which the GPU or chip of one embodiment of the present invention is applied include computers that provide services (servers), large-scale general-purpose computers (mainframes), and the like.
  • a GPU or a chip according to one embodiment of the present invention can be applied to an automobile, which is a moving object, and around the driver's seat of the automobile.
  • FIG. 40G is a diagram showing the area around the windshield in the interior of an automobile, which is an example of a moving object.
  • FIG. 40G illustrates a display panel 5701, a display panel 5702, and a display panel 5703 attached to a dashboard, as well as a display panel 5704 attached to a pillar.
  • the display panels 5701 to 5703 can provide various information by displaying the speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner settings, etc. Furthermore, the display items, layout, etc. displayed on the display panel can be changed as appropriate to suit the user's preferences, making it possible to improve the design.
  • the display panels 5701 to 5703 can also be used as a lighting device.
  • the display panel 5704 By displaying an image from an imaging device (not shown) installed in the vehicle on the display panel 5704, it is possible to supplement the field of view (blind spot) blocked by the pillar. That is, by displaying images from an imaging device installed outside the vehicle, blind spots can be compensated for and safety can be improved. In addition, by displaying images that complement the invisible parts, safety confirmation can be performed more naturally and without any discomfort.
  • the display panel 5704 can also be used as a lighting device.
  • the GPU or chip of one embodiment of the present invention can be applied as a component of artificial intelligence, for example, the chip can be used in an automatic driving system for a car. Furthermore, the chip can be used in systems that perform road guidance, danger prediction, etc.
  • the display panels 5701 to 5704 may be configured to display information such as road guidance and danger prediction.
  • a car is described above as an example of a moving body, the moving body is not limited to a car.
  • moving objects include trains, monorails, ships, and flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, and rockets), and the chip of one embodiment of the present invention can be applied to these moving objects. It is possible to provide a system using artificial intelligence.
  • FIG. 40H shows an electric refrigerator-freezer 5800 that is an example of an electrical appliance.
  • the electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric refrigerator-freezer 5800 has a function that automatically generates a menu based on the ingredients stored in the electric refrigerator-freezer 5800, the expiration date of the ingredients, etc. It can have a function to automatically adjust the temperature according to the temperature.
  • an electric refrigerator-freezer has been described as an example of an electric appliance
  • other electric appliances include vacuum cleaners, microwave ovens, electric ovens, rice cookers, water heaters, IH cookers, water servers, air conditioning appliances including air conditioners, Examples include washing machines, dryers, and audio-visual equipment.
  • the electronic device the functions of the electronic device, the application examples of artificial intelligence, the effects thereof, etc. described in this embodiment can be combined as appropriate with the descriptions of other electronic devices.
  • a memory device includes an OS transistor.
  • the OS transistor has small variations in electrical characteristics due to radiation irradiation. In other words, since it has high resistance to radiation, it can be suitably used in environments where radiation may be incident. For example, OS transistors can be suitably used when used in outer space.
  • OS transistors can be suitably used when used in outer space.
  • FIG. 41 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 includes a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • a planet 6804 is illustrated in outer space.
  • outer space refers to, for example, an altitude of 100 km or more, but outer space described in this specification may include the thermosphere, mesosphere, and stratosphere.
  • outer space is an environment with more than 100 times higher radiation levels than on the ground.
  • radiation include electromagnetic waves (electromagnetic radiation) represented by X-rays and gamma rays, and particle radiation represented by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, meson rays, etc. It will be done.
  • the electric power necessary for the operation of the artificial satellite 6800 is generated.
  • the power necessary for satellite 6800 to operate may not be generated.
  • the solar panel is sometimes called a solar cell module.
  • the satellite 6800 can generate signals.
  • the signal is transmitted via antenna 6803 and can be received by, for example, a ground-based receiver or other satellite.
  • the position of the receiver that received the signal can be measured.
  • the artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using one or more selected from, for example, a CPU, a GPU, and a storage device.
  • a memory device including an OS transistor which is one embodiment of the present invention, is preferably used for the control device 6807.
  • OS transistors Compared to Si transistors, OS transistors have smaller fluctuations in electrical characteristics due to radiation irradiation. In other words, it is highly reliable and can be suitably used even in environments where radiation may be incident.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight reflected by hitting an object provided on the ground.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the storage device of one embodiment of the present invention can be suitably used for space equipment such as a spacecraft, a space capsule, and a space probe.
  • BL wiring, PL: wiring, Tr: transistor, WL: wiring, 10: memory cell, 11: transistor, 12: capacitive element, 20: memory array, 21: drive circuit, 22: PSW, 23: PSW, 31: Peripheral circuit, 32: Control circuit, 33: Voltage generation circuit, 41: Peripheral circuit, 42: Row decoder, 43: Row driver, 44: Column decoder, 45: Column driver, 46: Sense amplifier, 47: Input circuit, 48 : output circuit, 50: functional layer, 51_A: functional circuit, 51_B: functional circuit, 51: functional circuit, 52_a: transistor, 52_b: transistor, 53_a: transistor, 53_b: transistor, 54_a: transistor, 54_b: transistor, 55_a: Transistor, 55_b: Transistor, 70: Repeat unit, 71_A: Precharge circuit, 71_B: Precharge circuit, 72_A: Switch circuit, 72_B: Switch circuit, 73: Write/read circuit, 81_1: Transistor,

Landscapes

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Abstract

微細化または高集積化が可能な記憶装置を提供する。記憶装置は、メモリセルと、第１絶縁体と、を有する。メモリセルは、容量素子と、容量素子上のトランジスタと、を有する。容量素子は、第１導電体と、第１導電体上の第２絶縁体と、第２絶縁体上の第２導電体と、を有する。第１絶縁体は、第２導電体上に配置される。トランジスタは、第２導電体と、第１絶縁体上の第３導電体と、酸化物半導体と、酸化物半導体上の第３絶縁体と、第 ３絶縁体上の第４導電体と、を有する。第１絶縁体及び第３導電体には、第２導電体に達する開口部が設けられる。酸化物半導体の一部は、開口部に配置される。酸化物半導体は、第２導電体の上面に接する領域と、第３導電体の側面に接する領域と、第３導電体の上面の一部に接する領域と、を有する。開口部における第１絶縁体の側面と、第１導電体の上面とがなす角度は、４５度以上９０度未満である。

Description

記憶装置
　本発明の一態様は、トランジスタ、半導体装置、記憶装置、および電子機器に関する。または、本発明の一態様は、記憶装置、または半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、およびモジュールに関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　近年、半導体装置の開発が進められ、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、メモリなどが主に半導体装置に用いられている。ＣＰＵは、半導体ウエハを加工し、チップ化された半導体集積回路（少なくともトランジスタ及びメモリを含む）を有し、接続端子である電極が形成された半導体素子の集合体である。
　ＬＳＩ、ＣＰＵ、メモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。
　また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）、画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、特許文献１には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている。また、例えば、特許文献２には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置などが、開示されている。
　また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３及び非特許文献１では、酸化物半導体膜を用いる第１のトランジスタと、酸化物半導体膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。
特開２０１２−２５７１８７号公報 特開２０１１−１５１３８３号公報 国際公開第２０２１／０５３４７３号
Ｍ．Ｏｏｔａ　ｅｔ　ａｌ．，"３Ｄ−Ｓｔａｃｋｅｄ　ＣＡＡＣ−Ｉｎ−Ｇａ−Ｚｎ　Ｏｘｉｄｅ　ＦＥＴｓ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　７２ｎｍ"，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０−５３
　本発明の一態様は、微細化または高集積化が可能な記憶装置を提供することを課題の一つとする。または、動作速度が速い記憶装置を提供することを課題の一つとする。または、良好な電気特性を有する記憶装置を提供することを課題の一つとする。または、トランジスタの電気特性のばらつきが少ない記憶装置を提供することを課題の一つとする。または、信頼性が良好な記憶装置を提供することを課題の一つとする。または、オン電流が大きい記憶装置を提供することを課題の一つとする。または、低消費電力の記憶装置を提供することを課題の一つとする。または、新規の記憶装置を提供することを課題の一つとする。または、新規の記憶装置の作製方法を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、メモリセルと、第１の絶縁体と、を有する記憶装置である。メモリセルは、容量素子と、容量素子上のトランジスタと、を有する。容量素子は、第１の導電体と、第１の導電体上の第２の絶縁体と、第２の絶縁体上の第２の導電体と、を有する。第１の導電体、第２の絶縁体、及び第２の導電体の上に、第１の絶縁体が配置される。トランジスタは、第２の導電体と、第１の絶縁体上の第３の導電体と、酸化物半導体と、第３の絶縁体と、第４の導電体と、を有する。第１の絶縁体及び第３の導電体には、第２の導電体に達する開口部が設けられる。酸化物半導体の少なくとも一部は、開口部に配置される。酸化物半導体は、開口部において第２の導電体の上面に接する領域と、開口部において第３の導電体の側面に接する領域と、第３の導電体の上面の少なくとも一部に接する領域と、を有する。第３の絶縁体は、少なくとも一部が開口部に位置するように、酸化物半導体上に配置される。第４の導電体は、少なくとも一部が開口部に位置するように、第３の絶縁体上に配置される。開口部における第１の絶縁体の側面と、第１の導電体の上面とがなす角度は、４５度以上であって、９０度未満である。
　また、本発明の一態様は、メモリセルと、第１の絶縁体と、を有する記憶装置である。メモリセルは、容量素子と、容量素子上のトランジスタと、を有する。容量素子は、第１の導電体と、第１の導電体上の第２の絶縁体と、第２の絶縁体上の第２の導電体と、を有する。第１の導電体、第２の絶縁体、及び第２の導電体の上に、第１の絶縁体が配置される。トランジスタは、第２の導電体と、第１の絶縁体上の第３の導電体と、酸化物半導体と、第３の絶縁体と、第４の導電体と、を有する。第１の絶縁体及び第３の導電体には、第２の導電体に達する開口部が設けられる。酸化物半導体の少なくとも一部は、開口部に配置される。酸化物半導体は、開口部において第２の導電体の上面に接する領域と、開口部において第３の導電体の側面に接する領域と、第３の導電体の上面の少なくとも一部に接する領域と、を有する。第３の絶縁体は、少なくとも一部が開口部に位置するように、酸化物半導体上に配置される。第４の導電体は、少なくとも一部が開口部に位置するように、第３の絶縁体上に配置される。開口部に位置する第４の導電体の底部の形状は、針状である。
　上記記憶装置において、トランジスタのチャネル長は、少なくともトランジスタのチャネル幅よりも小さいことが好ましい。
　上記記憶装置において、第２の絶縁体は、強誘電性を有しうる材料を含むことが好ましい。
　上記記憶装置において、第２の絶縁体は、第１の酸化ジルコニウムと、第１の酸化ジルコニウム上の酸化アルミニウムと、酸化アルミニウム上の第２の酸化ジルコニウムと、を有することが好ましい。
　上記記憶装置において、酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎの中から選ばれるいずれか一または複数を有することが好ましい。
　また、上記記憶装置において、第１の絶縁体は、積層体を有し、積層体は、第１の層と、第１の層上の第２の層と、第２の層上の第３の層と、を有し、第１の層は、シリコンと、窒素と、を有し、第２の層は、シリコンと、酸素と、を有し、第３の層は、シリコンと、窒素と、を有する、ことが好ましい。
　また、上記記憶装置において、第４の導電体は、第１の方向に延在して設けられ、第３の導電体は、第１の方向に直交する第２の方向に延在して設けられる、ことが好ましい。
　また、上記記憶装置において、メモリセルを含む層を複数有し、複数の層は、積層されている、ことが好ましい。
　本発明の一態様により、微細化または高集積化が可能な記憶装置を提供できる。または、動作速度が速い記憶装置を提供できる。または、信頼性が良好な記憶装置を提供できる。または、トランジスタの電気特性のばらつきが少ない記憶装置を提供できる。または、良好な電気特性を有する記憶装置を提供できる。または、オン電流が大きい記憶装置を提供できる。または、低消費電力の記憶装置を提供できる。または、新規の記憶装置を提供できる。または、新規の記憶装置の作製方法を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａは、記憶装置の一例を示す平面図である。図１Ｂ乃至図１Ｄは、記憶装置の一例を示す断面図である。図１Ｅは、記憶装置の構成の一例を説明するための回路図である。
図２Ａ及び図２Ｂは、記憶装置の一例を示す断面図である。
図３Ａ及び図３Ｂは、記憶装置の一例を示す断面図である。
図４は、記憶装置の一例を示す断面図である。
図５Ａ及び図５Ｂは、記憶装置の一例を示す断面図である。図５Ｃは、記憶装置の一例を示す平面図である。
図６Ａ及び図６Ｂは、記憶装置の一例を示す断面図である。図６Ｃは、記憶装置の一例を示す平面図である。
図７Ａ乃至図７Ｃは、記憶装置の一例を示す断面図である。
図８Ａ及び図８Ｂは、記憶装置の一例を示す断面図である。
図９Ａは、記憶装置の一例を示す平面図である。図９Ｂ及び図９Ｃは、記憶装置の一例を示す断面図である。
図１０Ａ乃至図１０Ｃは、記憶装置の一例を示す断面図である。
図１１Ａ乃至図１１Ｃは、記憶装置の一例を示す断面図である。
図１２Ａ乃至図１２Ｃは、記憶装置の一例を示す断面図である。
図１３Ａ乃至図１３Ｃは、記憶装置の一例を示す断面図である。
図１４Ａは、記憶装置の一例を示す平面図である。図１４Ｂ乃至図１４Ｄは、記憶装置の一例を示す断面図である。
図１５Ａ及び図１５Ｂは、記憶装置の一例を示す断面図である。
図１６Ａ及び図１６Ｂは、記憶装置の一例を示す断面図である。
図１７Ａは、記憶装置の一例を示す平面図である。図１７Ｂ乃至図１７Ｄは、記憶装置の一例を示す断面図である。
図１８Ａは、記憶装置の作製方法の一例を示す平面図である。図１８Ｂ及び図１８Ｃは、記憶装置の作製方法の一例を示す断面図である。
図１９Ａは、記憶装置の作製方法の一例を示す平面図である。図１９Ｂ及び図１９Ｃは、記憶装置の作製方法の一例を示す断面図である。
図２０Ａは、記憶装置の作製方法の一例を示す平面図である。図２０Ｂ及び図２０Ｃは、記憶装置の作製方法の一例を示す断面図である。
図２１Ａは、記憶装置の作製方法の一例を示す平面図である。図２１Ｂ及び図２１Ｃは、記憶装置の作製方法の一例を示す断面図である。
図２２Ａは、記憶装置の作製方法の一例を示す平面図である。図２２Ｂ及び図２２Ｃは、記憶装置の作製方法の一例を示す断面図である。
図２３Ａは、記憶装置の作製方法の一例を示す平面図である。図２３Ｂ及び図２３Ｃは、記憶装置の作製方法の一例を示す断面図である。
図２４Ａは、記憶装置の作製方法の一例を示す平面図である。図２４Ｂ及び図２４Ｃは、記憶装置の作製方法の一例を示す断面図である。
図２５Ａは、記憶装置の一例を示す平面図である。図２５Ｂは、記憶装置の一例を示す断面図である。
図２６Ａは、記憶装置の一例を示す平面図である。図２６Ｂは、記憶装置の一例を示す断面図である。
図２７Ａは、記憶装置の一例を示す平面図である。図２７Ｂは、記憶装置の一例を示す断面図である。
図２８Ａ及び図２８Ｂは、記憶装置の一例を示す平面図である。
図２９Ａ乃至図２９Ｅは、本発明の一態様に係る金属酸化物の成膜方法を説明する断面図である。
図３０Ａ乃至図３０Ｄは、本発明の一態様に係る金属酸化物の断面図である。
図３１Ａ乃至図３１Ｄは、本発明の一態様に係る金属酸化物の成膜方法を説明する断面図である。
図３２Ａ乃至図３２Ｃは、本発明の一態様に係る金属酸化物の成膜方法を説明する断面図である。
図３３は、記憶装置の構成例を説明するブロック図である。
図３４Ａは、記憶装置の構成例を説明する斜視模式図である。図３４Ｂは、記憶装置の構成例を説明する回路図である。
図３５Ａ及び図３５Ｂは、記憶装置の構成例を説明する模式図である。
図３６は、記憶装置の構成例を説明する回路図である。
図３７Ａ及び図３７Ｂは本発明の一態様に係る半導体装置の模式図である。
図３８Ａ及び図３８Ｂは電子部品の一例を説明する図である。
図３９Ａ乃至図３９Ｅは本発明の一態様に係る記憶装置の模式図である。
図４０Ａ乃至図４０Ｈは本発明の一態様に係る電子機器を示す図である。
図４１は、宇宙用機器の一例を示す図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層、またはレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
　また、特に平面図（「上面図」ともいう）、または斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線の記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成要素同士の位置関係は、各構成要素を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、とは、ＸとＹとが電気的に接続されているものをいう。ここで、ＸとＹとが電気的に接続されているとは、ＸとＹとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＸとＹとの電気信号の伝達が可能である接続をいう。なおＸとＹとが電気的に接続されている場合には、ＸとＹとが直接接続されている場合を含む。ここで、ＸとＹとが直接接続されているとは、上記対象物を介することなく、ＸとＹとの間で配線（または電極）等を介してＸとＹとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソース、またはドレインの機能は、異なる極性のトランジスタを採用する場合、または回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソース、またはドレインの用語は、入れ替えて用いることができる場合がある。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）が形成される場合がある。
　なお、本明細書等において、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多いものである。酸化窒化物としては、酸化窒化シリコン、酸化窒化アルミニウム、及び、酸化窒化ハフニウムなどが挙げられる。また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多いものである。窒化酸化物としては、窒化酸化シリコン、窒化酸化アルミニウム、及び、窒化酸化ハフニウムなどが挙げられる。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、または“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
　なお、本明細書等において、「高さが一致」とは、断面視において、基準となる面（例えば、基板表面などの平坦な面）からの高さが等しい構成を示す。例えば、記憶装置の製造プロセスにおいて、平坦化処理（代表的にはＣＭＰ処理）を行うことで、単層または複数の層の表面を露出する場合がある。この場合、ＣＭＰ処理の被処理面は、基準となる面からの高さが等しい構成となる。ただし、ＣＭＰ処理の際の処理装置、処理方法、または被処理面の材料によって、複数の層の高さが異なる場合がある。本明細書等においては、この場合も「高さが一致」として扱う。例えば、基準面に対して、２つの高さを有する層（ここでは第１の層と、第２の層とする）を有する場合であって、第１の層の上面の高さと、第２の層の上面の高さとの差が、２０ｎｍ以下である場合も、「高さが一致」という。
　なお、本明細書等において、「端部が一致」とは、平面視において、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重ならず、上層の輪郭が下層の輪郭より内側に位置すること、または、上層の輪郭が下層の輪郭より外側に位置することもあり、この場合も「端部が一致」という。
　なお、一般に、「完全一致」と「概略一致」の差を明確に区分けするのは困難である。このため、本明細書等において「一致」とは、完全に一致している場合と、概略一致している場合のいずれも含むものとする。
　なお、本明細書等において、ノーマリーオン特性とは、ゲートに電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れてしまう状態のことをいう。また、ノーマリーオフ特性とは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに電流が流れない状態のことをいう。
　また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
（実施の形態１）
　本実施の形態では、図１Ａ乃至図２８Ｂを用いて、本発明の一態様である記憶装置の一例、およびその作製方法について説明する。本発明の一態様である記憶装置は、トランジスタ及び容量素子を有する。
＜記憶装置の構成例＞
　図１Ａ乃至図１Ｄを用いて、トランジスタ及び容量素子を有する記憶装置の構成を説明する。図１Ａ乃至図１Ｄは、トランジスタ２００及び容量素子１００を有する記憶装置の平面図および断面図である。図１Ａは、当該記憶装置の平面図である。また、図１Ｂ乃至図１Ｄは、当該記憶装置の断面図である。ここで、図１Ｂは、図１ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図１Ｃは、図１ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図である。また、図１Ｄは、トランジスタ２００の一部の断面図である。なお、図１Ａの平面図では、図の明瞭化のために一部の要素を省いている。
　なお、本明細書に係る図面等において、Ｘ方向、Ｙ方向、及びＺ方向を示す矢印を付す場合がある。なお、本明細書等において、「Ｘ方向」とはＸ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」及び「Ｚ方向」についても同様である。また、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに交差する方向である。例えば、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに直交する方向である。本明細書等では、Ｘ方向、Ｙ方向、又はＺ方向の１つを「第１方向」又は「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」又は「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」又は「第３の方向」と呼ぶ場合がある。
　図１Ａ乃至図１Ｄに示す記憶装置は、基板（図示せず）上の絶縁体１４０と、絶縁体１４０上のメモリセル１５０と、絶縁体２８０と、メモリセル１５０上の絶縁体２８３と、を有する。絶縁体１４０、絶縁体２８０、及び絶縁体２８３は、層間膜として機能する。
　メモリセル１５０は、絶縁体１４０上の容量素子１００と、容量素子１００上のトランジスタ２００と、を有する。
　容量素子１００は、絶縁体１４０上の導電体１１０と、導電体１１０上の絶縁体１３０と、絶縁体１３０上の導電体１２０と、を有する。容量素子１００において、導電体１２０は一対の電極の一方（上部電極と呼ぶ場合がある）として機能し、導電体１１０は一対の電極の他方（下部電極と呼ぶ場合がある）として機能し、絶縁体１３０は誘電体として機能する。つまり、容量素子１００は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
　容量素子１００上に、絶縁体２８０が配置されている。つまり、導電体１１０、絶縁体１３０、及び導電体１２０の上に、絶縁体２８０が配置されている。別言すると、絶縁体２８０の下に、導電体１２０が配置されている。
　トランジスタ２００は、導電体１２０と、絶縁体２８０上の導電体２４０と、酸化物半導体２３０と、酸化物半導体２３０上の絶縁体２５０と、絶縁体２５０上の導電体２６０と、を有する。トランジスタ２００において、酸化物半導体２３０は半導体層として機能し、導電体２６０はゲート電極として機能し、絶縁体２５０はゲート絶縁体として機能し、導電体１２０はソース電極及びドレイン電極の一方として機能し、導電体２４０はソース電極及びドレイン電極の他方として機能する。
　図１Ｂ及び図１Ｃに示すように、絶縁体２８０及び導電体２４０には、導電体１２０に達する開口部２９０が設けられている。酸化物半導体２３０の少なくとも一部は、開口部２９０に配置されている。なお、酸化物半導体２３０は、開口部２９０において導電体１２０の上面に接する領域と、開口部２９０において導電体２４０の側面に接する領域と、導電体２４０の上面の少なくとも一部に接する領域と、を有する。絶縁体２５０は、少なくとも一部が開口部２９０に位置するように配置されている。導電体２６０は、少なくとも一部が開口部２９０に位置するように配置されている。なお、導電体２６０は、図１Ｂ及び図１Ｃに示すように、開口部２９０を埋め込むように設けることが好ましい。
　酸化物半導体２３０は、開口部２９０における導電体２４０の側面と接する領域と、導電体２４０の上面の一部と接する領域と、有する。このように、酸化物半導体２３０が導電体２４０の側面だけでなく上面にも接することで、酸化物半導体２３０と導電体２４０とが接する面積を大きくすることができる。
　図１Ａ乃至図１Ｃに示すように、トランジスタ２００は、容量素子１００と重なるように設けられる。特に、導電体１２０は、トランジスタ２００のソース電極及びドレイン電極の一方としての機能と、容量素子１００の上部電極としての機能とを有するため、トランジスタ２００と容量素子１００は、構造の一部を共有することになる。このような構成にすることで、平面視において、占有面積を大きく増加させることなく、トランジスタ２００及び容量素子１００を設けることができる。これにより、メモリセル１５０の占有面積を低減できるため、メモリセル１５０を高密度に配置し、記憶装置の記憶容量を大きくすることができる。言い換えると、記憶装置を高集積化することができる。
　本実施の形態に示す記憶装置の回路図を図１Ｅに示す。図１Ｅに示すように、図１Ａ乃至図１Ｄに示す構成は、記憶装置のメモリセルとして機能する。メモリセルは、トランジスタＴｒと容量素子Ｃとを有する。ここで、トランジスタＴｒはトランジスタ２００に対応し、容量素子Ｃは容量素子１００に対応する。
　トランジスタＴｒのソース及びドレインの一方は、容量素子Ｃの一対の電極の一方に接続される。トランジスタＴｒのソース及びドレインの他方は、配線ＢＬに接続される。トランジスタＴｒのゲートは、配線ＷＬに接続される。容量素子Ｃの一対の電極の他方は、配線ＰＬに接続される。
　ここで、配線ＢＬは導電体２４０に対応し、配線ＷＬは導電体２６０に対応し、配線ＰＬは導電体１１０に対応する。図１Ａ乃至図１Ｃに示すように、導電体２６０はＹ方向に延在して設けられ、導電体２４０はＸ方向に延在して設けられることが好ましい。このような構成にすることで、配線ＢＬと、配線ＷＬは互いに交差して設けられる。また、図１Ａでは、配線ＰＬ（導電体１１０）が平面状に設けられているが、本発明はこれに限られるものではない。例えば、配線ＰＬは、配線ＷＬ（導電体２６０）に平行に設けられてもよいし、配線ＢＬ（導電体２４０）に平行に設けられてもよい。
　なお、メモリセルについては、後の実施の形態で詳細に説明する。
［容量素子１００］
　容量素子１００は、導電体１１０と、絶縁体１３０と、導電体１２０と、を有する。
　導電体１１０は、絶縁体１４０上に設けられる。導電体１１０は、配線ＰＬとして機能し、例えば、平面状に設けることができる。導電体１１０としては、後述する［導電体］の項目に記載の導電体を、単層または積層で用いることができる。例えば、導電体１１０として、タングステンなどの、導電性が高い導電性材料を用いることができる。このように導電性が高い導電性材料を用いることで、導電体１１０の導電性を向上させ、配線ＰＬとして十分に機能させることができる。
　また、導電体１１０は、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを積層して用いることが好ましい。例えば、タングステンの上に窒化チタンを積層した構造にしてもよい。又は、例えば、第１の窒化チタンの上にタングステンを積層し、当該タングステンの上に第２の窒化チタンを積層した構造にしてもよい。このような構造にすることで、絶縁体１３０に酸化物絶縁体を用いる場合、絶縁体１３０によって導電体１１０が過剰に酸化されるのを抑制できる。
　絶縁体１３０は、導電体１１０上に設けられる。絶縁体１３０として、後述する［絶縁体］の項目に記載の比誘電率が高い材料、所謂ｈｉｇｈ−ｋ材料を用いることが好ましい。絶縁体１３０としてｈｉｇｈ−ｋ材料を用いることで、リーク電流を抑制できる程度に絶縁体１３０を厚くし、且つ容量素子１００の静電容量を十分確保することができる。
　また、絶縁体１３０は、ｈｉｇｈ−ｋ材料からなる絶縁層を積層して用いることが好ましく、比誘電率が高い（ｈｉｇｈ−ｋ）材料と、当該ｈｉｇｈ−ｋ材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁体１３０として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制できる。
　また、絶縁体１３０として、強誘電性を有しうる材料を用いてもよい。強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）などの金属酸化物が挙げられる。また、強誘電性を有しうる材料としては、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、ストロンチウムなどから選ばれた一つまたは複数）を添加した材料が挙げられる。ここで、ハフニウムの原子数と元素Ｊ１の原子数の比は適宜設定することができ、例えば、ハフニウムの原子数と元素Ｊ１の原子数の比を１：１またはその近傍にすればよい。また、強誘電性を有しうる材料としては、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、ストロンチウムなどから選ばれた一つまたは複数）を添加した材料、などが挙げられる。また、ジルコニウムの原子数と元素Ｊ２の原子数の比は適宜設定することができ、例えば、ジルコニウムの原子数と元素Ｊ２の原子数の比を１：１またはその近傍にすればよい。また、強誘電性を有しうる材料として、チタン酸鉛（ＰｂＴｉＯＸ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックスを用いてもよい。
　また、強誘電性を有しうる材料としては、元素Ｍ１と、元素Ｍ２と、窒素と、を有する金属窒化物が挙げられる。ここで、元素Ｍ１は、アルミニウム、ガリウム、インジウムなどから選ばれた一つまたは複数である。また、元素Ｍ２は、ホウ素、スカンジウム、イットリウム、ランタン、セリウム、ネオジム、ユーロピウム、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロムなどから選ばれた一つまたは複数である。なお、元素Ｍ１の原子数と元素Ｍ２の原子数の比は適宜設定することができる。また、元素Ｍ１と、窒素と、を有する金属酸化物は、元素Ｍ２を含まなくても、強誘電性を有する場合がある。また、強誘電性を有しうる材料としては、上記金属窒化物に元素Ｍ３が添加された材料が挙げられる。なお、元素Ｍ３は、マグネシウム、カルシウム、ストロンチウム、亜鉛、カドミウムなどから選ばれた一つまたは複数である。ここで、元素Ｍ１の原子数、元素Ｍ２の原子数、および元素Ｍ３の原子数の比は適宜設定することができる。
　また、強誘電性を有しうる材料としては、ＳｒＴａＯ２Ｎ、ＢａＴａＯ２Ｎなどのペロブスカイト型酸窒化物、κアルミナ型構造のＧａＦｅＯ３などが挙げられる。
　なお、上記の説明においては、金属酸化物、及び金属窒化物について例示したがこれに限定されない。例えば、上述の金属酸化物に窒素が添加された金属酸窒化物、または上述の金属窒化物に酸素が添加された金属窒酸化物などを用いてもよい。
　また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物または化合物を用いることができる。または、絶縁体１３０を、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、上記に列挙した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料のみを強誘電体と呼ぶだけでなく、強誘電性を有しうる材料とも呼んでいる。
　ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物は、数ｎｍといった薄膜に加工しても強誘電性を有しうることができるため、好ましい。ここで、絶縁体１３０の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下（代表的には、２ｎｍ以上９ｎｍ以下）にすることができる。例えば、膜厚を、８ｎｍ以上１２ｎｍ以下にすることが好ましい。薄膜化することができる強誘電体層とすることで、容量素子１００を、微細化されたトランジスタなどの半導体素子に組み合わせて半導体装置を形成することができる。なお、本明細書等において、強誘電性を有しうる材料を層状にしたものを指して、強誘電体層、金属酸化物膜、または金属窒化物膜と呼ぶ場合がある。また、このような、強誘電体層、金属酸化物膜、または金属窒化物膜を有する装置を、本明細書等において、強誘電体デバイスと呼ぶ場合がある。
　また、ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物は、微小な面積でも強誘電性を有しうることができるため、好ましい。例えば、強誘電体層の上面視における面積（占有面積）が、１００μｍ２以下、１０μｍ２以下、１μｍ２以下、又は０．１μｍ２以下であっても、強誘電性を有することができる。また、１００００ｎｍ２以下、又は１０００ｎｍ２以下であっても、強誘電性を有する場合がある。面積が小さい強誘電体層とすることで、容量素子１００の占有面積を小さくすることができる。
　強誘電体は、絶縁体であって、外部から電場を与えることによって内部に分極が生じ、かつ当該電場をゼロにしても分極が残る性質を有する。このため、当該材料を誘電体として用いた容量素子（以下、強誘電体キャパシタと呼ぶ場合がある）を用いて、不揮発性の記憶素子を形成することができる。強誘電体キャパシタを用いた、不揮発性の記憶素子は、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、強誘電体メモリなどと呼ばれることがある。例えば、強誘電体メモリは、トランジスタと、強誘電体キャパシタを有し、トランジスタのソースおよびドレインの一方が、強誘電体キャパシタの一方の端子に電気的に接続された構成を有する。よって、容量素子１００として強誘電体キャパシタを用いる場合、本実施の形態で示す記憶装置は、強誘電体メモリとして機能する。
　なお、強誘電性は、外部電場により強誘電体層に含まれる結晶の酸素又は窒素が変位することで、発現するとされている。また、強誘電性の発現は、強誘電体層に含まれる結晶の結晶構造に依存すると推定される。よって、絶縁体１３０が強誘電性を発現するには、絶縁体１３０は結晶を含む必要がある。特に絶縁体１３０は、直方晶系の結晶構造を有する結晶を含むと、強誘電性が発現するため好ましい。なお、絶縁体１３０に含まれる結晶の結晶構造としては、立方晶系、正方晶系、直方晶系、単斜晶系、及び六方晶系の中から選ばれるいずれか一または複数であってもよい。また、絶縁体１３０は、アモルファス構造を有していてもよい。このとき、絶縁体１３０は、アモルファス構造と、結晶構造とを有する複合構造としてもよい。
　また、絶縁体１３０の側端部と導電体１１０の側端部が一致する構造にしてもよい。このような構造にすることで、絶縁体１３０と導電体１１０を同一のマスクを用いて形成することができ、記憶装置の作製工程を簡略化することができる。
　または、絶縁体１３０が、導電体１１０の側端部を覆う構造にしてもよい。これにより、導電体１１０と導電体１２０がショートするのを防ぐことができる。
　導電体１２０は、絶縁体１３０の上面の一部に接して設けられる。ここで、容量素子１００の静電容量は、導電体１２０の面積に依存するため、容量素子１００の設計値に合わせて、島状の導電体１２０の面積を適宜設定すればよい。例えば、島状の導電体１２０の面積を大きくすることで、容量素子１００の静電容量を大きくすることができる。このように、容量素子１００の単位面積当たりの静電容量を大きくすることにより、記憶装置の読み出し動作を安定にすることができる。
　なお、本明細書等において、島状とは、同一工程で形成され、同一材料を用いた２以上の層が、物理的に分離されている状態であることを示す。
　導電体１２０の側端部は、Ｘ方向及びＹ方向のいずれにおいても、導電体１１０の側端部よりも内側に位置する。なお、絶縁体１３０が導電体１１０の側端部を覆う構造においては、導電体１２０の側端部は、導電体１１０の側端部よりも外側に位置してもよい。
　導電体１２０としては、後述する［導電体］の項目に記載の導電体を、単層または積層で用いることができる。導電体１２０として、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。例えば、窒化チタンまたは窒化タンタルなどを用いることができる。また、例えば、窒化チタンの上に窒化タンタルを積層した構造にしてもよい。この場合、窒化チタンが絶縁体１３０に接し、窒化タンタルが酸化物半導体２３０に接する。このような構造にすることで、酸化物半導体２３０によって導電体１２０が過剰に酸化されるのを抑制できる。また、絶縁体１３０に酸化物絶縁体を用いる場合、絶縁体１３０によって導電体１２０が過剰に酸化されるのを抑制できる。又は、導電体１２０として、例えば、窒化チタンの上にタングステンを積層した構造にしてもよい。
［トランジスタ２００］
　図１Ａ乃至図１Ｃに示すように、トランジスタ２００は、導電体１２０と、絶縁体２８０上の導電体２４０と、開口部２９０において露出している導電体１２０の上面、開口部２９０における絶縁体２８０の側面、開口部２９０における導電体２４０の側面、及び導電体２４０の上面の少なくとも一部に接して設けられた酸化物半導体２３０と、酸化物半導体２３０の上面に接して設けられた絶縁体２５０と、絶縁体２５０の上面に接して設けられた導電体２６０と、を有する構成にすることができる。
　トランジスタ２００の構成要素の少なくとも一部は、開口部２９０に配置される。ここで、開口部２９０の底部は、導電体１２０の上面であり、開口部２９０の側壁は、絶縁体２８０の側面、及び導電体２４０の側面である。
　開口部２９０の側壁は、テーパー形状であることが好ましい。開口部２９０の側壁をテーパー形状にすることで、酸化物半導体２３０、又は絶縁体２５０などの被覆性が向上し、鬆などの欠陥を低減できる。例えば、開口部２９０における絶縁体２８０の側面と、導電体１２０の上面とがなす角度（図１Ｂに示す角度θ）は、４５度以上であって、９０度未満であることが好ましい。または、４５度以上であって、７５度以下であることが好ましい。または、４５度以上であって、６５度以下であることが好ましい。
　なお、本明細書等において、テーパー形状とは、構造の側面の少なくとも一部が、基板面または被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面とがなす角（以下、テーパー角と呼ぶ場合がある）が９０度未満である領域を有する。なお、構造の側面及び基板面は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、または微細な凹凸を有する略平面状であってもよい。
　図１Ｂ及び図１Ｃに示す開口部２９０の形状は、円錐台形状である。この場合、平面視において開口部２９０は円形であり、断面視において開口部２９０は台形になる。また、円錐台形状の上底面（例えば、導電体２４０に設けられた開口部）の面積は、円錐台形状の下底面（開口部２９０において露出している導電体１２０の上面）の面積よりも大きい。このとき、開口部２９０の最大径は、円錐台形状の上底面をもとに算出するとよい。なお、図１Ｄは、導電体２４０を含む、ＸＹ平面における断面図である。
　また、本実施の形態では、平面視において開口部２９０が円形である例について示したが、本発明はこれに限られるものではない。例えば、平面視において開口部２９０が、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。このとき、開口部２９０の最大幅は、開口部２９０の最上部の形状に合わせて適宜算出するとよい。例えば、平面視において開口部が四角形である場合、開口部２９０の最大幅は、開口部２９０の最上部の対角線の長さとするとよい。
　酸化物半導体２３０、絶縁体２５０、及び導電体２６０の開口部２９０に配置される部分は、開口部２９０の形状を反映して設けられる。よって、開口部２９０の底部及び側壁を覆うように酸化物半導体２３０が設けられ、酸化物半導体２３０を覆うように絶縁体２５０が設けられ、開口部２９０の形状を反映した絶縁体２５０の凹部を埋め込むように導電体２６０が設けられる。
　図１Ｂ及び図１Ｃに示すように、開口部２９０に位置する導電体２６０の底部は、平坦な領域を有する。なお、開口部２９０の最大幅（平面視において開口部２９０が円形である場合は最大径）の大きさ、絶縁体２８０の膜厚、酸化物半導体２３０の膜厚、及び絶縁体２５０の膜厚などによっては、開口部２９０に位置する導電体２６０の底部は平坦な領域を有さない場合がある。例えば、図２Ａ及び図２Ｂに示すように、開口部２９０に位置する導電体２６０の底部の形状は、針状となることがある。なお、図２Ａ及び図２Ｂに示す記憶装置の平面図は、図１Ａを参照でき、当該記憶装置の、導電体２４０を含むＸＹ平面における断面図は、図１Ｄを参照できる。
　ここで、針状とは、先端になる（開口部２９０に位置する導電体２６０の底部に近づく）ほど細くなる形状を指す。なお、針状の先端は、鋭角であってもよいし、下に凸の曲面形状であってもよい。なお、針状のうち、先端が鋭角である形状を、Ｖ字形状と呼んでもよい。
　開口部２９０に位置する導電体２６０のうち、絶縁体２５０を介して酸化物半導体２３０と対向する領域はゲート電極として機能する。よって、開口部２９０を埋め込み、底部の形状が針状である導電体２６０を、針状ゲートと呼称してもよい。また、図１Ｂ及び図１Ｃに示すように、導電体２６０の底部が平坦な領域を有する形状であっても、針状ゲートと呼称してもよい場合がある。
　図１Ｂ及び図１Ｃでは、開口部２９０における導電体２４０の側面と、開口部２９０における絶縁体２８０の側面とが一致する構成を示しているが、本発明はこれに限られない。例えば、図３Ａ及び図３Ｂに示すように、開口部２９０における導電体２４０の側面と、開口部２９０における絶縁体２８０の側面とが不連続になってもよい。また、開口部２９０における導電体２４０の側面の傾きと、開口部２９０における絶縁体２８０の側面の傾きとが互いに異なってもよい。なお、図３Ａ及び図３Ｂに示す記憶装置の平面図は、図１Ａを参照でき、当該記憶装置の、導電体２４０を含むＸＹ平面における断面図は、図１Ｄを参照できる。
　ここで、図３Ａに示すように、開口部２９０における導電体２４０の側面と、導電体１２０の上面とがなす角度を、角度θ２とする。このとき、角度θ２は、角度θよりも小さいことが好ましい。このような構成にすることで、開口部２９０における導電体２４０の側面への、酸化物半導体２３０の被覆性が向上し、鬆などの欠陥を低減できる。
　ここで、図１Ｂにおける酸化物半導体２３０及びその近傍の拡大図を図４に示す。図４に示すように、酸化物半導体２３０は、領域２３０ｉと、領域２３０ｉを挟むように設けられる領域２３０ｎａ及び領域２３０ｎｂと、を有する。
　領域２３０ｎａは、酸化物半導体２３０の導電体１２０と接する領域である。領域２３０ｎａの少なくとも一部は、トランジスタ２００のソース領域及びドレイン領域の一方として機能する。領域２３０ｎｂは、酸化物半導体２３０の導電体２４０と接する領域である。領域２３０ｎｂの少なくとも一部は、トランジスタ２００のソース領域及びドレイン領域の他方として機能する。図１Ｄに示すように、導電体２４０は酸化物半導体２３０の外周全体に接する。よって、トランジスタ２００のソース領域及びドレイン領域の他方は、酸化物半導体２３０の、導電体２４０と同じ層に形成される部分の外周全体に形成されうる。
　領域２３０ｉは、酸化物半導体２３０の、領域２３０ｎａと領域２３０ｎｂの間の領域である。領域２３０ｉの少なくとも一部が、トランジスタ２００のチャネル形成領域として機能する。つまり、トランジスタ２００のチャネル形成領域は、酸化物半導体２３０の、導電体１２０と導電体２４０の間の領域に位置する。また、トランジスタ２００のチャネル形成領域は、酸化物半導体２３０の、絶縁体２８０と接する領域またはその近傍の領域に位置する、ということもできる。
　トランジスタ２００のチャネル長は、ソース領域とドレイン領域の間の距離となる。つまり、トランジスタ２００のチャネル長は、導電体１２０上の絶縁体２８０の厚さによって決定される、ということができる。図４は、トランジスタ２００のチャネル長Ｌを破線の両矢印で示している。チャネル長Ｌは、断面視において、酸化物半導体２３０と導電体１２０が接する領域の端部と、酸化物半導体２３０と導電体２４０が接する領域の端部との距離となる。つまり、チャネル長Ｌは、断面視における絶縁体２８０の開口部２９０側の側面の長さに相当する。
　従来のトランジスタでは、チャネル長がフォトリソグラフィの露光限界で設定されていたが、本発明においては、絶縁体２８０の膜厚と、開口部２９０における絶縁体２８０の側面と導電体１１０の上面とがなす角度θでチャネル長を設定することができる。よって、トランジスタ２００のチャネル長を、フォトリソグラフィの露光限界以下の非常に微細な構造（例えば、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、または１０ｎｍ以下であって、１ｎｍ以上、または５ｎｍ以上）にすることができる。これにより、トランジスタ２００のオン電流が大きくなり、周波数特性の向上を図ることができる。よって、メモリセル１５０の読み出し速度及び書き込み速度を向上させることができるため、動作速度が速い記憶装置を提供できる。
　さらに、上記のように、開口部２９０に、チャネル形成領域、ソース領域、及びドレイン領域を形成することができる。これにより、チャネル形成領域、ソース領域、及びドレイン領域が、ＸＹ平面上に別々に設けられていた、従来のトランジスタと比較して、トランジスタ２００の占有面積を低減できる。これにより、記憶装置を高集積化することができるため、単位面積当たりの記憶容量を大きくすることができる。
　また、酸化物半導体２３０のチャネル形成領域を含むＸＹ平面においても、図１Ｄと同様に、酸化物半導体２３０、絶縁体２５０、及び導電体２６０は、同心円状に設けられる。よって、中心に設けられた導電体２６０の側面は、絶縁体２５０を介して、酸化物半導体２３０の側面と対向する。つまり、平面視において、酸化物半導体２３０の周全体がチャネル形成領域になる。このとき、例えば、酸化物半導体２３０の外周の長さによって、トランジスタ２００のチャネル幅が決まる。つまり、トランジスタ２００のチャネル幅は、開口部２９０の最大幅（平面視において開口部２９０が円形である場合は最大径）の大きさによって決定される、ということができる。図４は、開口部２９０の最大幅Ｄを二点鎖線の両矢印で示している。開口部２９０の最大幅Ｄの大きさを大きくすることで、単位面積当たりのチャネル幅を大きくし、オン電流を大きくすることができる。
　なお、酸化物半導体２３０の外周の長さは、例えば、導電体２４０と対向する領域、又は絶縁体２８０の膜厚の半分の位置で求めればよい。なお、必要に応じて、開口部２９０の任意の位置の周の長さを、トランジスタ２００のチャネル幅としてもよい。例えば、開口部２９０の最下部の周の長さをチャネル幅としてもよいし、開口部２９０の最上部の周の長さをチャネル幅としてもよい。
　フォトリソグラフィ法を用いて開口部２９０を形成する場合、開口部２９０の最大幅Ｄはフォトリソグラフィの露光限界で設定される。また、開口部２９０の最大幅Ｄは、開口部２９０に設ける、酸化物半導体２３０、絶縁体２５０、及び導電体２６０それぞれの膜厚によって設定される。開口部２９０の最大幅Ｄは、例えば、５ｎｍ以上、１０ｎｍ以上、又は２０ｎｍ以上であって、１００ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、又は３０ｎｍ以下が好ましい。なお、平面視において開口部２９０が円形である場合、開口部２９０の最大幅Ｄは開口部２９０の直径に相当し、チャネル幅は“Ｄ×π”と算出することができる。
　また、本発明の一態様の記憶装置においては、トランジスタ２００のチャネル長は、少なくともトランジスタ２００のチャネル幅よりも小さいことが好ましい。本発明の一態様に係るトランジスタ２００のチャネル長は、トランジスタ２００のチャネル幅に対し、０．１倍以上０．９９倍以下、好ましくは０．５倍以上０．８倍以下である。このような構成にすることで、良好な電気特性及び高い信頼性を有するトランジスタを実現できる。
　また、平面視で円形になるように開口部２９０を形成することで、酸化物半導体２３０、絶縁体２５０、及び導電体２６０は、同心円状に設けられる。これにより、導電体２６０と酸化物半導体２３０の距離が概略均一になるため、酸化物半導体２３０にゲート電界を概略均一に印加することができる。
　半導体層に酸化物半導体を用いるトランジスタのチャネル形成領域は、ソース領域及びドレイン領域よりも、酸素欠損が少ない、または水素、窒素、金属元素などの不純物濃度が低いことが好ましい。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合があるため、チャネル形成領域においては、ＶＯＨも低減されていることが好ましい。このように、トランジスタのチャネル形成領域は、キャリア濃度が低い高抵抗領域である。よってトランジスタのチャネル形成領域は、ｉ型（真性）または実質的にｉ型であるということができる。
　また、半導体層に酸化物半導体を用いるトランジスタのソース領域及びドレイン領域は、チャネル形成領域よりも、酸素欠損が多い、ＶＯＨが多い、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、トランジスタのソース領域及びドレイン領域は、チャネル形成領域と比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
　図１Ｂ及び図１Ｃに示すように、酸化物半導体２３０の一部は、開口部２９０の外、つまり、導電体２４０の上に位置する。なお、図１Ｂでは、酸化物半導体２３０が、Ｘ方向において分断される構成を示しているが、本発明はこれに限られない。例えば、図５Ａに示すように、酸化物半導体２３０は、Ｘ方向に延在して設けられてもよい。なお、図５Ａに示す構成においても、酸化物半導体２３０は、Ｙ方向において分断される（図５Ｂ参照）。ここで、図５Ａ及び図５Ｂに示す記憶装置の平面図を、図５Ｃに示す。また、当該記憶装置の、導電体２４０を含むＸＹ平面における断面図は、図１Ｄを参照できる。
　また、図１Ｃでは、酸化物半導体２３０の側端部が、導電体２４０の側端部より内側に位置する構成を示している。なお、本発明はこれに限られるものではない。例えば、図６Ｂに示すように、酸化物半導体２３０の側端部と導電体２４０の側端部が一致する構造にしてもよい。又は、酸化物半導体２３０の側端部が、導電体２４０の側端部より外側に位置する構造にしてもよい。
　なお、図６Ｂに示す構成において、酸化物半導体２３０は、図６Ａに示すようにＸ方向において分断されてもよいし、図５Ａと同様にＸ方向に延在して設けられてもよい。ここで、図６Ａ及び図６Ｂに示す記憶装置の平面図を、図６Ｃに示す。また、当該記憶装置の、導電体２４０を含むＸＹ平面における断面図は、図１Ｄを参照できる。
　酸化物半導体２３０として用いる金属酸化物のバンドギャップは、２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。酸化物半導体２３０としてバンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。オフ電流が小さいトランジスタをメモリセルに用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。なお、一般的なＤＲＡＭにおいては、リフレッシュ動作の頻度を約１回／６０ｍｓｅｃとする必要があるが、本発明の一態様の記憶装置においては、リフレッシュ動作の頻度を約１回／１０ｓｅｃと、１０倍以上または１００倍以上のリフレッシュ動作の頻度とすることができる。なお、本発明の一態様の記憶装置とすることで、リフレッシュ動作は、１ｓｅｃ以上１００ｓｅｃ以下、好ましくは、５ｓｅｃ以上５０ｓｅｃ以下に１回の頻度とすることができる。
　なお、酸化物半導体２３０としては、後述する［金属酸化物］の項目に記載の金属酸化物を、単層または積層で用いることができる。
　酸化物半導体２３０として、具体的には、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　酸化物半導体２３０に用いる金属酸化物の組成の分析には、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、または誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ａｔｏｍｉｃ　Ｅｍｉｓｓｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。または、これらの手法を複数組み合わせて分析を行ってもよい。なお、含有率が低い元素は、分析精度の影響により、実際の含有率と分析によって得られた含有率が異なる場合がある。例えば、元素Ｍの含有率が低い場合、分析によって得られた元素Ｍの含有率が、実際の含有率より低くなる場合がある。
　金属酸化物の形成には、スパッタリング法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を好適に用いることができる。なお、金属酸化物をスパッタリング法で形成する場合、形成後の金属酸化物の組成はスパッタリングターゲットの組成と異なる場合がある。特に、亜鉛は、形成後の金属酸化物における含有率が、スパッタリングターゲットと比較して５０％程度にまで減少する場合がある。
　酸化物半導体２３０は、結晶性を有することが好ましい。特に、酸化物半導体２３０として、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
　ＣＡＡＣ−ＯＳは、複数の層状の結晶領域を有し、ｃ軸が被形成面の法線方向に配向していることが好ましい。例えば、酸化物半導体２３０は、開口部２９０の側壁、特に絶縁体２８０の側面に対して、概略平行な層状の結晶を有することが好ましい。このような構成にすることで、トランジスタ２００のチャネル長方向に対して、酸化物半導体２３０の層状の結晶が概略平行に形成されるため、トランジスタのオン電流を大きくすることができる。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物および欠陥（例えば、酸素欠損など）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
　また、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　また、酸化物半導体２３０としてＣＡＡＣ−ＯＳなどの結晶性を有する酸化物を用いることで、ソース電極またはドレイン電極による、酸化物半導体２３０からの酸素の引き抜きを抑制できる。これにより、熱処理を行なっても、酸化物半導体２３０から酸素が引き抜かれることを抑制できるため、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　酸化物半導体２３０の結晶性は、例えば、Ｘ線回折（ＸＲＤ：ＸＲａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）、または電子線回折（ＥＤ：Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）により解析できる。または、これらの手法を複数組み合わせて分析を行ってもよい。
　なお、図１Ｂ乃至図１Ｄでは、酸化物半導体２３０を単層で示したが、本発明はこれに限られるものではない。酸化物半導体２３０は、化学組成が異なる複数の酸化物層の積層構造を有してもよい。例えば、上記金属酸化物から選ばれる複数種を適宜積層する構造にしてもよい。
　例えば、図７Ａ乃至図７Ｃに示すように、酸化物半導体２３０は、酸化物半導体２３０ａと、酸化物半導体２３０ａ上の酸化物半導体２３０ｂとの積層構造を有してもよい。
　酸化物半導体２３０ａに用いる材料の導電率は、酸化物半導体２３０ｂに用いる材料の導電率と異なることが好ましい。
　例えば、酸化物半導体２３０ａには、酸化物半導体２３０ｂより導電率の高い材料を用いることができる。ソース電極又はドレイン電極として機能する導電体１２０及び導電体２４０と接する酸化物半導体２３０ａに導電率の高い材料を用いることにより、酸化物半導体２３０と導電体１２０との接触抵抗、及び酸化物半導体２３０と導電体２４０との接触抵抗を低くすることができ、オン電流が大きいトランジスタとすることができる。
　ここで、ゲート電極として機能する導電体２６０側に設けられる酸化物半導体２３０ｂに導電率の高い材料を用いる場合、トランジスタのしきい値電圧がシフトし、ゲート電圧が０Ｖ時に流れるドレイン電流（以下、カットオフ電流とも記す）が大きくなってしまう場合がある。具体的には、トランジスタ２００がｎチャネル型のトランジスタである場合、しきい値電圧が低くなってしまう場合がある。したがって、酸化物半導体２３０ｂには、酸化物半導体２３０ａより導電率の低い材料を用いることが好ましい。これにより、トランジスタ２００がｎチャネル型のトランジスタである場合はしきい値電圧を高くすることができ、カットオフ電流が小さいトランジスタとすることができる。なお、カットオフ電流が小さいことをノーマリオフと記す場合がある。
　前述したように酸化物半導体２３０を積層構造とし、酸化物半導体２３０ａには、酸化物半導体２３０ｂより導電率の高い材料を用いることにより、ノーマリオフ、かつオン電流が大きいトランジスタとすることができる。したがって、低い消費電力と高い性能を両立した半導体装置とすることができる。
　なお、酸化物半導体２３０ａのキャリア濃度は、酸化物半導体２３０ｂのキャリア濃度より高いことが好ましい。酸化物半導体２３０ａのキャリア濃度を高くすることにより導電率が高くなり、酸化物半導体２３０と導電体１２０との接触抵抗、及び酸化物半導体２３０と導電体２４０との接触抵抗を低くすることができ、オン電流が大きいトランジスタとすることができる。酸化物半導体２３０ｂのキャリア濃度を低くすることにより導電率が低くなり、ノーマリオフのトランジスタとすることができる。
　ここでは、酸化物半導体２３０ａに酸化物半導体２３０ｂより導電率の高い材料を用いる例を示したが、本発明の一態様はこれに限られない。酸化物半導体２３０ａに、酸化物半導体２３０ｂより導電率の低い材料を用いてもよい。酸化物半導体２３０ａのキャリア濃度が、酸化物半導体２３０ｂのキャリア濃度より低い構成とすることができる。
　酸化物半導体２３０ａに用いる第１の金属酸化物のバンドギャップは、酸化物半導体２３０ｂに用いる第２の金属酸化物のバンドギャップと異なることが好ましい。例えば、第１の金属酸化物のバンドギャップと第２の金属酸化物のバンドギャップの差は、０．１ｅＶ以上が好ましく、さらには０．２ｅＶ以上が好ましく、さらには０．３ｅＶ以上が好ましい。
　酸化物半導体２３０ａに用いる第１の金属酸化物のバンドギャップは、酸化物半導体２３０ｂに用いる第２の金属酸化物のバンドギャップより小さい構成とすることができる。これにより、酸化物半導体２３０と導電体１２０との接触抵抗、及び酸化物半導体２３０と導電体２４０との接触抵抗を低くすることができ、オン電流が大きいトランジスタとすることができる。また、トランジスタ２００がｎチャネル型のトランジスタである場合はしきい値電圧を高くすることができ、ノーマリオフのトランジスタとすることができる。
　ここでは、第１の金属酸化物のバンドギャップが、第２の金属酸化物のバンドギャップより小さい例を示したが、本発明の一態様はこれに限られない。第１の金属酸化物のバンドギャップが、第２の金属酸化物のバンドギャップより大きい構成とすることができる。
　前述したように、酸化物半導体２３０ａに用いる第１の金属酸化物のバンドギャップは、酸化物半導体２３０ｂに用いる第２の金属酸化物のバンドギャップより小さい構成とすることができる。第１の金属酸化物の組成は、第２の金属酸化物の組成と異なることが好ましい。第１の金属酸化物と第２の金属酸化物の組成を異ならせることで、バンドギャップを制御できる。例えば、第１の金属酸化物の元素Ｍの含有率は、第２の金属酸化物の元素Ｍの含有率より低いことが好ましい。具体的には、第１の金属酸化物及び第２の金属酸化物をＩｎ−Ｍ−Ｚｎ酸化物とする場合、第１の金属酸化物はＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］またはその近傍とすることができる。元素Ｍとして、ガリウム、アルミニウム、及びスズの一または複数を用いることが特に好ましい。
　第１の金属酸化物が元素Ｍを含まない構成としてもよい。例えば、酸化物半導体２３０ａに用いる第１の金属酸化物をＩｎ−Ｚｎ酸化物とし、酸化物半導体２３０ｂに用いる第２の金属酸化物をＩｎ−Ｍ−Ｚｎ酸化物とすることができる。具体的には、第１の金属酸化物をＩｎ−Ｚｎ酸化物とし、第２の金属酸化物をＩｎ−Ｇａ−Ｚｎ酸化物とすることができる。さらに具体的には、第１の金属酸化物はＩｎ：Ｚｎ＝１：１［原子数比］またはその近傍の組成、もしくはＩｎ：Ｚｎ＝４：１［原子数比］またはその近傍の組成とし、第２の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成とすることができる。
　ここでは、第１の金属酸化物の元素Ｍの含有率は、第２の金属酸化物の元素Ｍの含有率より低い例を示したが、本発明の一態様はこれに限られない。第１の金属酸化物の元素Ｍの含有率は、第２の金属酸化物の元素Ｍの含有率より高い構成としてもよい。なお、第１の金属酸化物と第２の金属酸化物で組成が異なればよく、元素Ｍ以外の元素の含有率が異なってもよい。
　酸化物半導体２３０の膜厚は、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であって、２０ｎｍ以下、１５ｎｍ以下、１２ｎｍ以下、または１０ｎｍ以下であることが好ましい。
　酸化物半導体２３０を構成する各層（ここでは、酸化物半導体２３０ａ及び酸化物半導体２３０ｂ）の膜厚は、酸化物半導体２３０の膜厚が前述の範囲となるように決めればよい。酸化物半導体２３０ａと導電体１２０との接触抵抗、及び酸化物半導体２３０ａと導電体２４０との接触抵抗が求められる範囲になるように、酸化物半導体２３０ａの膜厚を決めることができる。また、トランジスタのしきい値電圧が求められる範囲になるように、酸化物半導体２３０ｂの膜厚を決めることができる。なお、酸化物半導体２３０ａの膜厚は、酸化物半導体２３０ｂの膜厚と同じであってもよく、異なってもよい。
　図７Ａ乃至図７Ｃには、酸化物半導体２３０が、酸化物半導体２３０ａと酸化物半導体２３０ｂの２層の積層構造である構成を示しているが、本発明はこれに限られるものではない。酸化物半導体２３０は、３層以上の積層構造としてもよい。
　絶縁体２５０としては、後述する［絶縁体］の項目に記載の絶縁体を、単層または積層で用いることができる。例えば、絶縁体２５０として、酸化シリコン又は酸化窒化シリコンを用いることができる。酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
　また、絶縁体２５０として、後述する［絶縁体］の項目に記載の比誘電率が高い材料、所謂ｈｉｇｈ−ｋ材料を用いてもよい。例えば、酸化ハフニウムまたは酸化アルミニウムなどを用いてもよい。
　絶縁体２５０の膜厚は、０．５ｎｍ以上１５ｎｍ以下とすることが好ましく、０．５ｎｍ以上１２ｎｍ以下とすることがより好ましく、０．５ｎｍ以上１０ｎｍ以下とすることがさらに好ましい。絶縁体２５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　絶縁体２５０中の水、水素などの不純物濃度は低減されていることが好ましい。これにより、酸化物半導体２３０のチャネル形成領域への、水、水素などの不純物の混入を抑制できる。
　図１Ｂ及び図１Ｃに示すように、絶縁体２５０の一部は、開口部２９０の外、つまり、導電体２４０及び絶縁体２８０の上に位置する。このとき、絶縁体２５０は、酸化物半導体２３０の側端部を覆うことが好ましい。これにより、導電体２６０と酸化物半導体２３０がショートするのを防ぐことができる。また、絶縁体２５０は、導電体２４０の側端部を覆うことが好ましい。これにより、導電体２６０と導電体２４０がショートするのを防ぐことができる。
　なお、図１Ｂ乃至図１Ｄでは、絶縁体２５０を単層で示したが、本発明はこれに限られるものではない。絶縁体２５０は、積層構造であってもよい。
　例えば、図７Ａ乃至図７Ｃに示すように、絶縁体２５０は、絶縁体２５０ａと、絶縁体２５０ａ上の絶縁体２５０ｂと、絶縁体２５０ｂ上の絶縁体２５０ｃとの積層構造を有してもよい。
　絶縁体２５０ｂは、後述する［絶縁体］の項目に記載の比誘電率が低い材料を用いることが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体２５０ｂは、少なくとも酸素と、シリコンと、を有する。このような構成にすることで、導電体２６０と導電体２４０の間に生じる寄生容量を低減できる。また、絶縁体２５０ｂ中の、水、水素などの不純物の濃度は低減されていることが好ましい。
　絶縁体２５０ａは、後述する［絶縁体］の項目に記載の酸素に対するバリア性を有する絶縁体を用いることが好ましい。絶縁体２５０ａは、酸化物半導体２３０と接する領域を有する。絶縁体２５０ａが酸素に対するバリア性を有することで、熱処理などを行った際に、酸化物半導体２３０から酸素が脱離することを抑制できる。よって、酸化物半導体２３０に酸素欠損が形成されることを抑制できる。これにより、トランジスタ２００の電気特性を良好にし、信頼性を向上させることができる。絶縁体２５０ａとして、例えば、酸化アルミニウムを用いるとよい。この場合、絶縁体２５０ａは、少なくとも酸素と、アルミニウムと、を有する。
　絶縁体２５０ｃは、後述する［絶縁体］の項目に記載の水素に対するバリア性を有する絶縁体を用いることが好ましい。これにより、導電体２６０に含まれる不純物の、酸化物半導体２３０への拡散を抑制できる。窒化シリコンは水素バリア性が高いため、絶縁体２５０ｃとして好適である。この場合、絶縁体２５０ｃは、少なくとも窒素と、シリコンと、を有する。
　絶縁体２５０ｃは、さらに酸素に対するバリア性を有してもよい。絶縁体２５０ｃは、絶縁体２５０ｂと導電体２６０の間に設けられている。したがって、絶縁体２５０ｂに含まれる酸素の導電体２６０への拡散を防ぎ、導電体２６０の酸化を抑制できる。また、領域２３０ｉへ供給する酸素量の減少を抑制できる。
　また、絶縁体２５０ｂと絶縁体２５０ｃの間に絶縁体を設けてもよい。当該絶縁体は、後述する［絶縁体］の項目に記載の水素を捕獲する又は固着する機能を有する絶縁体を用いることが好ましい。当該絶縁体を設けることで、酸化物半導体２３０に含まれる水素を、より効果的に捕獲させる又は固着させることができる。よって、酸化物半導体２３０中の水素濃度を低減できる。当該絶縁体として、例えば、酸化ハフニウムを用いるとよい。この場合、当該絶縁体は、少なくとも酸素と、ハフニウムと、を有する。また、当該絶縁体は、アモルファス構造を有してもよい。
　トランジスタ２００の微細化を図るにあたって、絶縁体２５０ａ乃至絶縁体２５０ｃの膜厚は薄いことが好ましく、前述の範囲内にすることが好ましい。代表的には、絶縁体２５０ａ、絶縁体２５０ｂ、水素を捕獲する又は固着する機能を有する絶縁体、及び絶縁体２５０ｃの膜厚をそれぞれ、１ｎｍ、２ｎｍ、２ｎｍ、及び１ｎｍとする。このような構成にすることで、トランジスタ２００を微細化または高集積化しても良好な電気特性を有することができる。
　図７Ａ乃至図７Ｃには、絶縁体２５０が、絶縁体２５０ａ乃至絶縁体２５０ｃの３層の積層構造である構成を示しているが、本発明はこれに限られるものではない。絶縁体２５０は、２層、又は４層以上の積層構造としてもよい。このとき、絶縁体２５０に含まれる各層は、絶縁体２５０ａ乃至絶縁体２５０ｃ及び水素を捕獲する又は固着する機能を有する絶縁体から適宜選択するとよい。
　導電体２６０としては、後述する［導電体］の項目に記載の導電体を、単層または積層で用いることができる。例えば、導電体２６０として、タングステンなどの導電性が高い導電性材料を用いることができる。
　また、導電体２６０として、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。当該導電性材料として、窒素を含む導電性材料（例えば、窒化チタンまたは窒化タンタルなど）、および酸素を含む導電性材料（例えば、酸化ルテニウムなど）などが挙げられる。これにより、導電体２６０の導電率が低下するのを抑制できる。
　また、導電体２６０を積層構造にしてもよい。例えば、図７Ａ乃至図７Ｃに示すように、導電体２６０は、導電体２６０ａと、導電体２６０ａ上の導電体２６０ｂとの積層構造を有してもよい。このとき、例えば、導電体２６０ａとして窒化チタンを用い、導電体２６０ｂとしてタングステンを用いてもよい。このようにタングステンを積層して設けることで、導電体２６０の導電性を向上させ、配線ＷＬとして十分に機能させることができる。
　図７Ａ乃至図７Ｃには、導電体２６０が、導電体２６０ａと導電体２６０ｂの２層の積層構造である構成を示しているが、本発明はこれに限られるものではない。導電体２６０は、３層以上の積層構造としてもよい。
　図１Ｂ及び図１Ｃでは、導電体２６０が開口部２９０を埋め込むように設けられているが、本発明はこれに限られるものではない。例えば、導電体２６０の中央部に、開口部２９０の形状を反映した凹部が形成され、当該凹部の一部が開口部２９０に位置する場合がある。このとき、当該凹部を無機絶縁材料などで充填する構成にしてもよい。
　また、図１Ｂ及び図１Ｃに示すように、導電体２６０の一部は、開口部２９０の外、つまり、導電体２４０及び絶縁体２８０の上に位置する。このとき、図１Ｂに示すように、導電体２６０の側端部は、酸化物半導体２３０の側端部より内側に位置することが好ましい。これにより、導電体２６０と酸化物半導体２３０がショートするのを防ぐことができる。なお、導電体２６０の側端部は、酸化物半導体２３０の側端部と一致してもよいし、酸化物半導体２３０の側端部より外側に位置してもよい。
　導電体１２０は、［容量素子１００］の項目で説明した通りに設ければよい。
　また、図１Ｂ及び図１Ｃでは、導電体１２０の上面が平坦化された構成を示しているが、本発明はこれに限られるものではない。例えば、図８Ａ及び図８Ｂに示すように、導電体１２０の上面に、開口部２９０と重なる凹部が形成される構成にしてもよい。当該凹部を埋め込むように、酸化物半導体２３０、絶縁体２５０、及び導電体２６０の少なくとも一部が形成される構成にすることで、酸化物半導体２３０の導電体１２０近傍まで、導電体２６０のゲート電界を印加しやすくすることができる。
　導電体２４０としては、後述する［導電体］の項目に記載の導電体を、単層または積層で用いることができる。例えば、導電体２４０として、タングステンなどの、導電性が高い導電性材料を用いることができる。
　導電体２４０も導電体２６０と同様に、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。例えば、窒化チタンまたは窒化タンタルなどを用いることができる。このような構成にすることで、酸化物半導体２３０によって導電体２４０が過剰に酸化されるのを抑制できる。
　また、例えば、窒化チタンの上にタングステンを積層した構造にしてもよい。このようにタングステンを積層して設けることで、導電体２４０の導電性を向上させ、配線ＢＬとして十分に機能させることができる。
　酸化物半導体２３０と導電体１２０とが接することで、金属化合物、または酸素欠損が形成され、酸化物半導体２３０の領域２３０ｎａが低抵抗化する。導電体１２０と接する酸化物半導体２３０が低抵抗化することで、酸化物半導体２３０と導電体１２０との接触抵抗を低減できる。同様に、酸化物半導体２３０と導電体２４０とが接することで、酸化物半導体２３０の領域２３０ｎｂが低抵抗化する。したがって、酸化物半導体２３０と導電体２４０との接触抵抗を低減できる。
　なお、領域２３０ｎａが低抵抗化し、導電率が高い場合、領域２３０ｎａは容量素子１００の上部電極として機能できる場合がある。このとき、図９Ａ乃至図９Ｃに示すように、導電体１２０を設けない構成としてもよい。導電体１２０を設けないことで、記憶装置の作製工程を簡略化することができる。ここで、図９Ａ乃至図９Ｃに示す記憶装置の、導電体２４０を含むＸＹ平面における断面図は、図１Ｄを参照できる。
　絶縁体１４０及び絶縁体２８０は層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。絶縁体１４０及び絶縁体２８０としては、後述する［絶縁体］の項目に記載の、比誘電率が低い材料を含む絶縁体を、単層または積層で用いることができる。酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。
　また、絶縁体１４０及び絶縁体２８０中の水、水素などの不純物濃度は低減されていることが好ましい。これにより、酸化物半導体２３０のチャネル形成領域への、水、水素などの不純物の混入を抑制できる。
　また、チャネル形成領域近傍に配置される絶縁体２８０は、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある）を含む絶縁体を用いることが好ましい。過剰酸素を含む絶縁体２８０に熱処理を行うことで、絶縁体２８０から酸化物半導体２３０のチャネル形成領域に酸素を供給し、酸素欠損及びＶＯＨの低減を図ることができる。これにより、トランジスタ２００の電気特性を安定にし、信頼性の向上を図ることができる。
　なお、図１Ｂ及び図１Ｃでは、絶縁体２８０を単層で示したが、本発明はこれに限られるものではない。絶縁体２８０は、積層構造であってもよい。
　例えば、図１０Ａ及び図１０Ｂに示すように、絶縁体２８０は、絶縁体２８０ａと、絶縁体２８０ａ上の絶縁体２８０ｂと、絶縁体２８０ｂ上の絶縁体２８０ｃとの積層構造を有してもよい。なお、図１０Ｃは、図１０Ａ及び図１０Ｂに示す記憶装置の、導電体２４０を含むＸＹ平面における断面図である。
　絶縁体２８０ｂには、酸素を含む絶縁体を用いることが好ましい。絶縁体２８０ｂは、絶縁体２８０ａ及び絶縁体２８０ｃの少なくとも一つと比べて、酸素の含有量が多い領域を有することが好ましい。特に、絶縁体２８０ｂは、絶縁体２８０ａ及び絶縁体２８０ｃのそれぞれと比べて、酸素の含有量が多い領域を有することが好ましい。絶縁体２８０ｂの酸素の含有量を多くすることにより、酸化物半導体２３０における絶縁体２８０ｂと接する領域とその近傍に、ｉ型の領域を形成することが容易となる。
　絶縁体２８０ｂには、加熱により酸素を放出する膜を用いるとより好ましい。トランジスタ２００の作製工程中にかかる熱により、絶縁体２８０ｂが酸素を放出することで、酸化物半導体２３０に酸素を供給することができる。絶縁体２８０ｂから酸化物半導体２３０、特に酸化物半導体２３０のチャネル形成領域に酸素を供給することで、酸化物半導体２３０中の酸素欠損及びＶＯＨの低減を図ることができ、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　例えば、酸素を含む雰囲気下における加熱処理、または、酸素を含む雰囲気下におけるプラズマ処理を行うことで、絶縁体２８０ｂに酸素を供給することができる。また、絶縁体２８０ｂの上面に、スパッタリング法により、酸素雰囲気下で酸化物膜を成膜することで酸素を供給してもよい。その後、当該酸化物膜を除去してもよい。
　絶縁体２８０ｂは、スパッタリング法、またはプラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などの成膜方法で形成することが好ましい。特に、スパッタリング法を用い、成膜ガスに水素ガスを用いない成膜方法で成膜することで、水素の含有量の極めて少ない膜とすることができる。そのため、酸化物半導体２３０に水素が供給されることを抑制し、トランジスタ２００の電気特性の安定化を図ることができる。
　トランジスタ２００のチャネル長が小さい場合、チャネル形成領域の酸素欠損及びＶＯＨの電気特性及び信頼性への影響が特に大きくなる。絶縁体２８０ｂから酸化物半導体２３０に酸素を供給することにより、少なくとも酸化物半導体２３０の絶縁体２８０ｂと接する領域で酸素欠損及びＶＯＨが増加することを抑制できる。したがって、良好な電気特性及び高い信頼性を有するチャネル長の小さいトランジスタを実現できる。
　絶縁体２８０ａ及び絶縁体２８０ｃにはそれぞれ、後述する［絶縁体］の項目に記載の、酸素に対するバリア性を有する絶縁体を用いることが好ましい。これにより、絶縁体２８０ｂに含まれる酸素が、加熱により絶縁体２８０ａを介して基板側に拡散すること、及び、絶縁体２８０ｃを介して絶縁体２５０側に拡散することを抑制できる。言い換えると、酸素が拡散しにくい絶縁体２８０ａ及び絶縁体２８０ｃで絶縁体２８０ｂの上下を挟持することで、絶縁体２８０ｂに含まれる酸素を閉じ込めることができる。これにより、酸化物半導体２３０に効果的に酸素を供給することができる。
　また、絶縁体２８０ｂに含まれる酸素によって、導電体１２０、及び導電体２４０が酸化され、抵抗が高くなってしまう場合がある。絶縁体２８０ｂと導電体１２０との間に絶縁体２８０ａを設けることにより、導電体１２０が酸化され、抵抗が高くなることを抑制できる。また、絶縁体２８０ｂと導電体２４０との間に絶縁体２８０ｃを設けることにより、導電体２４０が酸化され、抵抗が高くなることを抑制できる。それとともに、絶縁体２８０ｂから酸化物半導体２３０へ供給される酸素の量が増え、酸化物半導体２３０中の酸素欠損を低減できる。
　また、酸化物半導体２３０の、絶縁体２８０ａに接する領域、及び絶縁体２８０ｃに接する領域は、絶縁体２８０ｂに接する領域と比較して、供給される酸素の量が少ない。よって、酸化物半導体２３０の、絶縁体２８０ａに接する領域、及び絶縁体２８０ｃに接する領域は、低抵抗化する場合がある。つまり、絶縁体２８０ａの膜厚を調整することで、ソース領域及びドレイン領域の一方として機能する領域２３０ｎａの範囲を制御できる。同様に、絶縁体２８０ｃの膜厚を調整することで、ソース領域及びドレイン領域の他方として機能する領域２３０ｎｂの範囲を制御できる。
　上述のように、ソース領域及びドレイン領域は、絶縁体２８０ａ及び絶縁体２８０ｃの膜厚で制御可能であるため、絶縁体２８０ａ及び絶縁体２８０ｃの膜厚は、トランジスタ２００に求める特性に合わせて、適宜設定すればよい。
　例えば、図１０Ａ及び図１０Ｂに示すように、絶縁体２８０ｃの膜厚と、絶縁体２８０ａの膜厚とは、概略同じであってもよい。又は、例えば、図１１Ａ及び図１１Ｂに示すように、絶縁体２８０ｃの膜厚が、絶縁体２８０ａの膜厚よりも小さくてもよい。図１１Ａ及び図１１Ｂに示す構成にすることで、領域２３０ｎａを、開口部２９０における導電体２６０の底部に近づけることができる。このとき、領域２３０ｉの範囲が狭まる構成ともいえる。これにより、トランジスタ２００のオン電流を向上させることができる。なお、図１１Ｃは、図１１Ａ及び図１１Ｂに示す記憶装置の、導電体２４０を含むＸＹ平面における断面図である。
　また、図１１Ａ及び図１１Ｂでは、平坦化された絶縁体２８０ｂ上に、絶縁体２８０ｃを設ける構成を示しているが、本発明はこれに限られるものではない。例えば、図１２Ａ及び図１２Ｂに示すように、絶縁体２８０ｂの平坦化処理を行うことなく、絶縁体２８０ｃを成膜してもよい。平坦化処理を行わないことにより、製造コストを低くできるとともに、生産歩留まりを高めることができる。また、絶縁体２８０ａ、絶縁体２８０ｂ、及び絶縁体２８０ｃを、大気環境に曝さずに連続して成膜することができる。大気開放せずに成膜することで、絶縁体２８０ａ乃至絶縁体２８０ｃ上に大気環境からの不純物または水分が付着することを防ぐことができ、絶縁体２８０ａと絶縁体２８０ｂとの界面近傍、及び絶縁体２８０ｂと絶縁体２８０ｃとの界面近傍を清浄に保つことができる。なお、図１２Ｃは、図１２Ａ及び図１２Ｂに示す記憶装置の、導電体２４０を含むＸＹ平面における断面図である。
　絶縁体２８０ａ及び絶縁体２８０ｃにはそれぞれ、後述する［絶縁体］の項目に記載の、水素に対するバリア性を有する絶縁体を用いることが好ましい。これにより、トランジスタの外から絶縁体２８０ａ又は絶縁体２８０ｃを介して、酸化物半導体２３０に水素が拡散することを抑制できる。窒化シリコン膜、及び窒化酸化シリコン膜は、それぞれ、自身からの不純物（例えば、水及び水素）の放出が少なく、酸素及び水素が透過しにくい特徴を有するため、絶縁体２８０ａ及び絶縁体２８０ｃに好適に用いることができる。なお、絶縁体２８０ａ及び絶縁体２８０ｃは、互いに同じ材料を用いてもよく、異なる材料を用いてもよい。
　絶縁体２８０ａの膜厚は、絶縁体２８０ｂの膜厚より小さいことが好ましい。また、絶縁体２８０ｃの膜厚は、絶縁体２８０ｂの膜厚より小さいことが好ましい。絶縁体２８０ａ及び絶縁体２８０ｃの膜厚はそれぞれ、１ｎｍ以上１５ｎｍ以下が好ましく、２ｎｍ以上１０ｎｍ以下がより好ましく、３ｎｍ以上７ｎｍ以下がより好ましく、さらには３ｎｍ以上５ｎｍ以下が好ましい。絶縁体２８０ｂの膜厚は、３ｎｍ以上３０ｎｍ以下が好ましく、５ｎｍ以上２０ｎｍ以下がより好ましく、７ｎｍ以上１５ｎｍ以下がより好ましい。絶縁体２８０ａ乃至絶縁体２８０ｃの膜厚を前述の範囲とすることで、酸化物半導体２３０中、特にチャネル形成領域の酸素欠損を低減できる。
　例えば、絶縁体２８０ａ及び絶縁体２８０ｃに窒化シリコンを用い、絶縁体２８０ｂに酸化シリコンを用いることが好ましい。このとき、絶縁体２８０ａ及び絶縁体２８０ｃのそれぞれは、少なくともシリコンと、窒素と、を有する。また、絶縁体２８０ｂは、少なくともシリコンと、酸素と、を有する。
　なお、図１０Ａ及び図１０Ｂでは絶縁体２８０が３層の積層構造である構成を示しているが、本発明の一態様はこれに限られない。絶縁体２８０は、２層、または４層以上の積層構造であってもよい。
　絶縁体２８３には、後述する［絶縁体］の項目に記載の、水素に対するバリア性を有する絶縁体を用いることが好ましい。これにより、トランジスタの外から絶縁体２５０を介して、酸化物半導体２３０に水素が拡散することを抑制できる。窒化シリコン膜、及び窒化酸化シリコン膜は、それぞれ、自身からの不純物（例えば、水及び水素）の放出が少なく、酸素及び水素が透過しにくい特徴を有するため、絶縁体２８３に好適に用いることができる。
　なお、図１Ｂなどでは、酸化物半導体２３０の上面及び側面と接するように絶縁体２５０が設けられる構成を示している。なお、本発明はこれに限られるものではない。酸化物半導体２３０と絶縁体２５０との間に構造体を設けてもよい。
　例えば、図１３Ａ乃至図１３Ｃに示すように、酸化物半導体２３０と絶縁体２５０との間に絶縁体２５２を設けてもよい。絶縁体２５２は、トランジスタ２００のゲート絶縁体の一部として機能する。別言すると、絶縁体２５２及び絶縁体２５０は、トランジスタ２００のゲート絶縁体として機能する。
　絶縁体２５２は、酸化物半導体２３０と一括形成されることが好ましい。このとき、絶縁体２５２の側端部は、酸化物半導体２３０の側端部と一致する。酸化物半導体２３０となる酸化物半導体膜の成膜後に、エッチング工程などを挟まずに、当該酸化物半導体膜上に接して絶縁体２５２となる絶縁膜を成膜することで、当該酸化物半導体膜の上面を当該絶縁膜で保護することができる。これにより、トランジスタを構成する酸化物半導体２３０に不純物が拡散するのを抑制できるため、トランジスタの電気特性及び信頼性の向上を図ることができる。
　図１Ｃなどでは、導電体２４０が、絶縁体２８０上に設けられる構成を示している。また、絶縁体２５０の導電体２４０と重ならない領域が、絶縁体２８０の上面と接する領域を有する構成を示している。なお、本発明はこれに限れられるものではない。
　例えば、図１４Ｂ乃至図１４Ｄに示すように、導電体２４０は、絶縁体２８１に埋め込まれるように設ける構成にしてもよい。このとき、導電体２４０の上面の高さは、絶縁体２８１の上面の高さと一致することが好ましい。このような構成にすることで、導電体２６０から導電体２４０（特に導電体２４０の側端部）までの物理距離を大きくでき、導電体２６０と導電体２４０のショートを防ぐことができる。なお、図１４Ａは、図１４Ｂ乃至図１４Ｄに示す記憶装置の平面図である。
　絶縁体２８１は、層間膜として機能するため、比誘電率が低い材料を用いることが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。絶縁体２８１としては、後述する［絶縁体］の項目に記載の、比誘電率が低い材料を含む絶縁体を、単層または積層で用いることができる。
＜記憶装置の構成材料＞
　以下では、記憶装置に用いることができる構成材料について説明する。
［基板］
　トランジスタ２００及び容量素子１００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
［絶縁体］
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減できる。したがって、絶縁体の機能に応じて、材料を選択するとよい。なお、比誘電率が低い材料は、絶縁耐力が大きい材料でもある。
　比誘電率が高い（ｈｉｇｈ−ｋ）材料としては、例えば、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、並びに、シリコン及びハフニウムを有する窒化物などが挙げられる。
　比誘電率が低い材料としては、例えば、酸化シリコン、酸化窒化シリコン、及び窒化酸化シリコンなどの無機絶縁材料、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、及びアクリルなどの樹脂が挙げられる。また、比誘電率が低い他の無機絶縁材料として、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、並びに、炭素及び窒素を添加した酸化シリコンなどが挙げられる。また、例えば、空孔を有する酸化シリコンが挙げられる。なお、これらの酸化シリコンは、窒素を含んでもよい。
　また、金属酸化物を用いたトランジスタは、不純物及び酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いることができる。具体的には、不純物及び酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体などの、半導体層と接する絶縁体、または半導体層の近傍に設ける絶縁体は、過剰酸素を含む領域を有する絶縁体であることが好ましい。例えば、過剰酸素を含む領域を有する絶縁体を半導体層と接する、または半導体層の近傍に設ける構造とすることで、半導体層が有する酸素欠損を低減することができる。過剰酸素を含む領域を形成しやすい絶縁体として、酸化シリコン、酸化窒化シリコン、または空孔を有する酸化シリコンなどが挙げられる。
　また、酸素に対するバリア性を有する絶縁体としては、アルミニウム及びハフニウムの一方または両方を含む酸化物、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）、酸化マグネシウム、酸化ガリウム、ガリウム亜鉛酸化物、インジウムガリウム亜鉛酸化物、窒化シリコン、並びに、窒化酸化シリコンなどが挙げられる。また、アルミニウム及びハフニウムの一方また両方を含む酸化物として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、などが挙げられる。
　また、水素に対するバリア性を有する絶縁体としては、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコンまたは窒化酸化シリコン等が挙げられる。
　酸素に対するバリア性を有する絶縁体、及び水素に対するバリア性を有する絶縁体は、酸素及び水素の一方または両方に対するバリア性を有する絶縁体といえる。
　また、水素を捕獲するまたは固着する機能を有する絶縁体として、マグネシウムを含む酸化物、またはアルミニウム及びハフニウムの一方または両方を含む酸化物が挙げられる。また、これらの酸化物は、アモルファス構造を有することがより好ましい。アモルファス構造を有する酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲するまたは固着する性質を有する場合がある。なお、これらの金属酸化物は、アモルファス構造であることが好ましいが、一部に結晶領域が形成されていてもよい。
　なお、本明細書等において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。また、バリア性とは、対応する物質が拡散し難い性質（対応する物質が透過し難い性質、対応する物質の透過性が低い性質、または、対応する物質の拡散を抑制する機能ともいう）とする。なお、対応する物質を捕獲するまたは固着する（ゲッタリングともいう）機能を、バリア性と言い換えることができる。なお、対応する物質として記載される場合の水素は、例えば、水素原子、水素分子、並びに、水分子及びＯＨ−などの水素と結合した物質などの少なくとも一を指す。また、対応する物質として記載される場合の不純物は、特段の明示が無い限り、チャネル形成領域または半導体層における不純物を指し、例えば、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの少なくとも一を指す。また、対応する物質として記載される場合の酸素は、例えば、酸素原子、酸素分子などの少なくとも一を指す。具体的には、酸素に対するバリア性とは、酸素原子、酸素分子等の少なくとも一が拡散し難い性質を指す。
［導電体］
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または前述した金属元素を成分とする合金か、前述した金属元素を組み合わせた合金等を用いることが好ましい。前述した金属元素を成分とする合金として、当該合金の窒化物、または当該合金の酸化物を用いてもよい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、ルテニウムを含む窒化物、タンタル及びアルミニウムを含む窒化物、またはチタン及びアルミニウムを含む窒化物などの窒素を含む導電性材料、酸化ルテニウム、ストロンチウム及びルテニウムを含む酸化物、またはランタン及びニッケルを含む酸化物などの酸素を含む導電性材料、チタン、タンタル、またはルテニウムなどの金属元素を含む材料は、酸化しにくい導電性材料、酸素の拡散を抑制する機能を有する導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　また、タングステン、銅、またはアルミニウムを主成分とする導電性材料は、導電性が高いため、好ましい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に金属酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から脱離した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウムスズ酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物、及び、シリコンを添加したインジウムスズ酸化物のうち一つまたは複数を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
［金属酸化物］
　金属酸化物は、格子欠陥を有する場合がある。格子欠陥とは、原子空孔、異種原子などの点欠陥、転位などの線欠陥、結晶粒界などの面欠陥、空隙などの体積欠陥がある。また、格子欠陥の生成の要因としては、構成元素の原子数の比率のずれ（構成原子の過不足）、及び不純物などがある。
　金属酸化物をトランジスタの半導体層に用いる場合、金属酸化物中の格子欠陥は、キャリアの生成または捕獲などを引き起こす要因となりうる。よって、格子欠陥が多い金属酸化物をトランジスタの半導体層に用いると、当該トランジスタの電気特性が不安定となる恐れがある。よって、トランジスタの半導体層に用いる金属酸化物は、格子欠陥が少ないことが好ましい。
　金属酸化物を用いたトランジスタは、特に、金属酸化物中のチャネル形成領域に酸素欠損（ＶＯ）及び不純物が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。このため、金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。したがって、金属酸化物中のチャネル形成領域では、酸素欠損及び不純物はできる限り低減されていることが好ましい。言い換えると、金属酸化物中のチャネル形成領域は、キャリア濃度が低減され、ｉ型化（真性化）または実質的にｉ型化されていることが好ましい。
　金属酸化物中に存在しやすい格子欠陥の種類、及び格子欠陥の存在量は、金属酸化物の構造または金属酸化物の成膜方法などによって異なる。
　金属酸化物の構造は、単結晶構造と、それ以外の構造（非単結晶の構造）と、に分けられる。非単結晶の構造としては、例えば、ＣＡＡＣ構造、多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）構造、ｎｃ構造、擬似非晶質（ａ−ｌｉｋｅ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ）構造、及び非晶質構造などがある。ａ−ｌｉｋｅ構造は、ｎｃ構造と非晶質構造との間の構造を有する。なお、結晶構造の分類については、後述する。
　また、ａ−ｌｉｋｅ構造を有する金属酸化物、及び非晶質構造を有する金属酸化物は、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ構造を有する金属酸化物、及び非晶質構造を有する金属酸化物は、ｎｃ構造を有する金属酸化物及びＣＡＡＣ構造を有する金属酸化物と比べて、結晶性が低い。また、ａ−ｌｉｋｅ構造を有する金属酸化物は、ｎｃ構造を有する金属酸化物及びＣＡＡＣ構造を有する金属酸化物と比べて、金属酸化物中の水素濃度が高い。よって、ａ−ｌｉｋｅ構造を有する金属酸化物、及び非晶質構造を有する金属酸化物では、格子欠陥が生成されやすい。
　よって、トランジスタの半導体層には、結晶性の高い金属酸化物を用いることが好ましい。例えば、ＣＡＡＣ構造を有する金属酸化物、または単結晶構造の金属酸化物を用いることが好ましい。当該金属酸化物をトランジスタに用いることで、良好な電気特性を有するトランジスタを実現できる。また、信頼性の高いトランジスタを実現できる。
　また、トランジスタのチャネル形成領域には、当該トランジスタのオン電流が大きくなる金属酸化物を用いることが好ましい。当該トランジスタのオン電流を大きくするには、当該トランジスタに用いる金属酸化物の移動度を高くするとよい。金属酸化物の移動度を高くするには、キャリア（ｎチャネル型トランジスタの場合は、電子）の伝送を向上させる、または、キャリアの伝送に寄与する散乱因子を低減する必要がある。なお、キャリアは、チャネル形成領域を介して、ソースからドレインに流れる。よって、キャリアがチャネル長方向に流れやすいチャネル形成領域を設けることで、トランジスタのオン電流を大きくすることができる。
　ここで、チャネル形成領域を含む金属酸化物に、結晶性の高い金属酸化物を用いることが好ましい。さらに、当該結晶は、複数の層（例えば、第１の層と、第２の層と、第３の層）が積層された結晶構造を有することが好ましい。つまり、当該結晶は、層状の結晶構造（層状結晶、層状構造ともいう）を有する。このとき、当該結晶のｃ軸の向きは、複数の層が積層される方向となる。当該結晶を有する金属酸化物には、例えば、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などが含まれる。
　また、上記結晶のｃ軸を、金属酸化物の被形成面または膜表面に対する法線方向に配向することが好ましい。これにより、複数の層は、金属酸化物の被形成面または膜表面に対して、平行または概略平行に配置される。つまり、複数の層は、チャネル長方向に広がる。
　例えば、上記のような３層の層状の結晶構造は、以下のような構造になる。第１の層は、当該第１の層が有する金属が中心に存在する酸素の八面体形の、原子の配位構造を有する。また、第２の層は、当該第２の層が有する金属が中心に存在する酸素の三方両錐形または四面体形の、原子の配位構造を有する。また、第３の層は、当該第３の層が有する金属が中心に存在する酸素の三方両錐形または四面体形の、原子の配位構造を有する。
　上記結晶の結晶構造として、例えば、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造、これらの変形型構造などがある。
　さらに、第１の層乃至第３の層のそれぞれは、一の金属元素、または、価数が同じである複数の金属元素と、酸素とで構成されることが好ましい。なお、第１の層を構成する一または複数の金属元素の価数と、第２の層を構成する一または複数の金属元素の価数と、は同じであることが好ましい。また、第１の層と、第２の層とは、同じ金属元素を有してもよい。また、第１の層を構成する一または複数の金属元素の価数と、第３の層を構成する一または複数の金属元素の価数と、は異なることが好ましい。
　上記構成にすることで、金属酸化物の結晶性を向上し、当該金属酸化物の移動度を高くすることができる。よって、当該金属酸化物をトランジスタのチャネル形成領域に用いることで、トランジスタのオン電流が大きくなり、当該トランジスタの電気特性を向上させることができる。
　本発明の一態様の金属酸化物として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。本発明の一態様の金属酸化物は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素又は半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、スズ、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、及びアンチモンなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、アルミニウム、ガリウム、スズ、及びイットリウムから選ばれた一種または複数種であることがより好ましく、ガリウムがさらに好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。
　本発明の一態様の金属酸化物半導体として、例えば、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウムスズ酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、ＡＺＯとも記す）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯまたはＩＡＧＺＯとも記す）などを用いることができる。または、シリコンを含むインジウムスズ酸化物、ガリウムスズ酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウムスズ酸化物（Ａｌ−Ｓｎ酸化物）などが挙げられる。
　金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、トランジスタの電界効果移動度を高めることができる。
　なお、金属酸化物は、インジウムに代えて、元素周期表における周期番号が大きい金属元素の一種または複数種を有してもよい。又は、金属酸化物は、インジウムに加えて、元素周期表における周期番号が大きい金属元素の一種または複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、元素周期表における周期番号が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。元素周期表における周期番号が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、スズ、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムなどが挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムは、軽希土類元素と呼ばれる。
　また、金属酸化物は、非金属元素の一種または複数種を有してもよい。金属酸化物が非金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素などが挙げられる。
　また、金属酸化物に含まれる全ての金属元素の原子数の和に対する亜鉛の原子数の割合を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　また、金属酸化物に含まれる全ての金属元素の原子数の和に対する元素Ｍの原子数の割合を高くすることにより、金属酸化物に酸素欠損が形成されるのを抑制できる。したがって、酸素欠損に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタとすることができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　また、金属酸化物に含まれる全ての金属元素の原子数の和に対するＩｎの原子数の割合を高くすることにより、トランジスタは大きいオン電流、及び高い周波数特性を得ることができる。
　本実施の形態では、金属酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物を例に挙げて説明する場合がある。
　上記の層状の結晶構造を有する金属酸化物を形成するためには、一層ずつ原子を堆積することが好ましい。本発明の一態様の金属酸化物の成膜方法では、ＡＬＤ法を用いるため、上記の層状の結晶構造を有する金属酸化物を形成することが容易である。
　ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、及び、プラズマ励起されたリアクタントを用いるプラズマＡＬＤ（ＰＥＡＬＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などが挙げられる。
　ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、及び低温での成膜が可能、などの効果がある。また、ＰＥＡＬＤ法は、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素または塩素などの元素を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素または塩素などの元素を多く含む場合がある。なお、これらの元素の定量は、ＸＰＳまたは二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて行うことができる。なお、本発明の一態様の金属酸化物の成膜方法では、ＡＬＤ法を用いるが、成膜時の基板温度が高い条件の採用、及び、不純物除去処理の実施の一方または双方を適用するため、これらを適用せずにＡＬＤ法を用いる場合に比べて、膜中に含まれる炭素及び塩素の量が少ないことがある。
　ＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＡＬＤ法は、原料ガスの導入量によって、得られる膜の組成を制御することができる。例えば、ＡＬＤ法では、原料ガスの導入量、導入回数（パルス回数ともいう）、１パルスに要する時間（パルス時間ともいう）などを調節することによって、任意の組成の膜を成膜することができる。また、例えば、ＡＬＤ法では、成膜しながら原料ガスを変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスを変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送及び圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
［［金属酸化物を有するトランジスタ］］
　続いて、金属酸化物（酸化物半導体）をトランジスタに用いる場合について説明する。以下では、半導体層に酸化物半導体を用いたトランジスタをＯＳトランジスタと記し、半導体層にシリコンを用いたトランジスタをＳｉトランジスタと記す場合がある。
　本発明の一態様の金属酸化物（酸化物半導体）をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現できる。また、信頼性の高いトランジスタを実現できる。また、微細化または高集積化されたトランジスタを実現できる。例えば、チャネル長が２ｎｍ以上３０ｎｍ以下のトランジスタを作製しうる。
　トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３以下、より好ましくは１×１０１５ｃｍ−３以下、より好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、炭素、窒素などが挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物といえる。
　また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（Ｉｏｆｆとも呼称する）を低減できる。
　また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、または短チャネル効果が極めて少ないトランジスタである。
　なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、漏れ電流の増大などがある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
　ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、Ｓｉトランジスタと比較して、ＯＳトランジスタは、ソース領域−チャネル形成領域間の特性長、及びドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
　チャネル形成領域がｉ型または実質的にｉ型となるまで、酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタではＣｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域との間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域及びドレイン領域がｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造と、捉えることもできる。
　ＯＳトランジスタを、上記の構造とすることで、ＯＳトランジスタを微細化または高集積化しても良好な電気特性を有することができる。例えば、ＯＳトランジスタのチャネル長又はゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、または６ｎｍ以下であって、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、または１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較してチャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さである。
　また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さいこと、チャネル長の短いトランジスタの作製が可能なこと、といった優れた効果を有する。
［［金属酸化物中の不純物］］
　ここで、金属酸化物（酸化物半導体）中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における炭素の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域におけるシリコンの濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における窒素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における水素はできる限り低減されていることが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における水素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
［その他の半導体材料］
　酸化物半導体２３０は、トランジスタのチャネル形成領域を含む半導体層と言い換えることができる。半導体層に用いることができる半導体材料は、上述の金属酸化物に限られない。半導体層として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、単体元素の半導体、化合物半導体、又は層状物質（原子層物質、２次元材料などともいう）などを半導体材料に用いることが好ましい。
　ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス力のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供できる。
　半導体材料に用いることができる単体元素の半導体として、シリコン、及びゲルマニウムなどが挙げられる。半導体層に用いることができるシリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、及び非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）が挙げられる。
　半導体材料に用いることができる化合物半導体として、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、窒化ホウ素、及びヒ化ホウ素などが挙げられる。半導体層に用いることができる窒化ホウ素は、アモルファス構造を含むことが好ましい。半導体層に用いることができるヒ化ホウ素は、立方晶構造の結晶を含むことが好ましい。
　層状物質として、グラフェン、シリセン、炭窒化ホウ素、カルコゲン化物などがある。層状物質としての炭窒化ホウ素は、炭素原子、窒素原子、及びホウ素原子が平面上に六角形格子構造で配列している。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
　半導体層として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。上述の遷移金属カルコゲナイドを、半導体層に適用することで、オン電流が大きい記憶装置を提供できる。
＜記憶装置の変形例１＞
　なお、図１Ｂなどでは、開口部２９０の側壁がテーパー形状になるように、開口部２９０を設けているが、本発明はこれに限られるものではない。例えば、開口部２９０の側壁が導電体１１０の上面に対して垂直になっていてもよいし、逆テーパー形状になっていてもよい。
　図１５Ａ及び図１５Ｂに示す記憶装置は、開口部２９０の側壁が、導電体１１０の上面に対して垂直である構成を有する。このとき、開口部２９０は円筒形状を有する。このような構成にすることで、記憶装置の微細化または高集積化を図ることができる。なお、図１５Ａ及び図１５Ｂに示す記憶装置の平面図は、図１Ａを参照でき、当該記憶装置の、導電体２４０を含むＸＹ平面における断面図は、図１Ｄを参照できる。
　図１６Ａ及び図１６Ｂに示す記憶装置は、開口部２９０の側壁が逆テーパー形状である構成を有する。なお、図１６Ａ及び図１６Ｂに示す記憶装置の平面図は、図１Ａを参照でき、当該記憶装置の、導電体２４０を含むＸＹ平面における断面図は、図１Ｄを参照できる。
　ここで、逆テーパー形状とは、底部よりも基板に平行な方向にせり出した側部、または上部を有した形状である。このとき、開口部２９０の形状は、円錐台形状である。この場合、平面視において開口部２９０は円形であり、断面視において開口部２９０は台形になる。また、円錐台形状の上底面（例えば、導電体２４０に設けられた開口部）の面積は、円錐台形状の下底面（開口部２９０において露出している導電体１２０の上面）の面積よりも大きい。このような構成にすることで、酸化物半導体２３０と導電体１２０とが接する面積を大きくすることができる。
＜記憶装置の変形例２＞
　図１３Ａ及び図１３Ｂでは、絶縁体２５２上に絶縁体２５０が配置される構成を示しているが、本発明はこれに限れられるものではない。例えば、図１７Ａ乃至図１７Ｄに示すように、絶縁体２５０を設けない構成としてもよい。このとき、絶縁体２５２は、トランジスタ２００のゲート絶縁体として機能する。
　なお、上記構成において、導電体２６０は、絶縁体２８７に埋め込まれるように設けられることが好ましい。このとき、導電体２６０の上面の高さと絶縁体２８７の上面の高さが一致することが好ましい。また、導電体２６０上に導電体２６５を設けることが好ましい。このような構成にすることで、導電体２６０と導電体２４０のショートを防ぐことができる。
　導電体２６５は、トランジスタ２００のゲートに電気的に接続される、配線ＷＬとして機能する。導電体２６５としては、前述した［導電体］の項目に記載の導電体を、単層または積層で用いることができる。例えば、導電体２６５として、タングステンなどの、導電性が高い導電性材料を用いることができる。
　導電体２６５は、絶縁体２８９に埋め込まれるように設けることが好ましい。このとき、導電体２６５の上面の高さと絶縁体２８９の上面の高さが一致することが好ましい。
　絶縁体２８７及び絶縁体２８９は、層間膜として機能するため、比誘電率が低い材料を用いることが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。絶縁体２８７及び絶縁体２８９としては、前述した［絶縁体］の項目に記載の、比誘電率が低い材料を含む絶縁体を、単層または積層で用いることができる。
　図１７Ｂにおいて、導電体２６５の側端部が導電体２６０の側端部と一致しているが、本発明はこれに限られるものではない。例えば、導電体２６５の側端部は、導電体２６０の側端部より外側に位置してもよいし、導電体２６０の側端部より内側に位置してもよい。
＜記憶装置の作製方法例１＞
　次に、図１Ａ乃至図１Ｄに示す、本発明の一態様である記憶装置の作製方法を、図１８Ａ乃至図２４Ｃを用いて説明する。
　各図のＡは、平面図を示す。また、各図のＢはそれぞれ、各図のＡにＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、各図のＣはそれぞれ、各図のＡにＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。なお、各図のＡの平面図では、図の明瞭化のために一部の要素を省いている。
　以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、または半導体を形成するための半導体材料は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いて成膜することができる。
　なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの化合物をリアクティブスパッタリング法で成膜する際に用いられる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、記憶装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、記憶装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、記憶装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などを用いることができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送または圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、記憶装置の生産性を高めることができる場合がある。
　また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。または、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。
　まず、基板（図示しない）を準備し、当該基板上に絶縁体１４０を形成する（図１８Ａ乃至図１８Ｃ参照）。絶縁体１４０には、上述の絶縁性材料を適宜用いればよい。絶縁体１４０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。
　次に、絶縁体１４０上に導電体１１０を形成する。導電体１１０には、上述の導電性材料を適宜用いればよい。導電体１１０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。例えば、導電体１１０として、ＣＶＤ法を用いて、タングステン、窒化チタンの順に成膜された積層膜を形成すればよい。
　なお、導電体１１０を加工して、Ｘ方向またはＹ方向に伸長する形状にしてもよい。導電体１１０の加工は、リソグラフィー法を用いて行えばよい。上記加工はドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。当該加工を行うことで、導電体１１０の側端部は、後に形成する絶縁体１３０によって覆われる。
　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームまたはイオンビームを用いてもよい。なお、電子ビームまたはイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
　また、ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　次に、導電体１１０上に絶縁体１３０を形成する。絶縁体１３０には、上述のＨｉｇｈ−ｋ材料又は強誘電性を有しうる材料を適宜用いればよい。絶縁体１３０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。例えば、絶縁体１３０として、ＡＬＤ法を用いて、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順に成膜された積層膜を形成すればよい。
　なお、上述した導電体１１０の加工を行わなかった場合、導電体１１０及び絶縁体１３０を加工して、Ｘ方向またはＹ方向に伸長する形状にしてもよい。導電体１１０及び絶縁体１３０の加工は、リソグラフィー法を用いて行えばよい。上記加工はドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。当該加工を行うことで、導電体１１０の側端部と絶縁体１３０の側端部が一致する。
　次に、絶縁体１３０上に導電体１２０となる導電膜を形成する。当該導電膜には、上述の導電性材料を適宜用いればよい。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。例えば、当該導電膜として、ＣＶＤ法を用いて、窒化チタン、窒化タンタルの順に成膜された積層膜を形成すればよい。又は、例えば、当該導電膜として、ＣＶＤ法を用いて、窒化チタン、タングステンの順に成膜された積層膜を形成すればよい。
　次に、導電体１２０となる導電膜を加工して、導電体１２０を形成する（図１８Ａ乃至図１８Ｃ参照）。導電体１２０の形成は、リソグラフィー法を用いて行えばよい。当該導電膜の加工はドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。ここで、導電体１２０は島状に形成すればよい。容量素子１００の静電容量は、導電体１２０の面積に依存するため、容量素子１００の設計値に合わせて、島状の導電体１２０の面積を適宜設定すればよい。
　以上のようにして、導電体１１０、絶縁体１３０、及び導電体１２０を有する容量素子１００を形成することができる。
　次に、絶縁体１３０及び導電体１２０上に絶縁体２８０を形成する（図１９Ａ乃至図１９Ｃ参照）。絶縁体２８０には、上述の絶縁性材料を適宜用いればよい。絶縁体２８０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。例えば、絶縁体２８０として、スパッタリング法を用いて酸化シリコン膜を成膜すればよい。なお、絶縁体２８０は、成膜後にＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行なって、上面を平坦化させることが好ましい。絶縁体２８０の平坦化処理を行うことで、配線として機能する導電体２４０を好適に形成することができる。なお、ＣＭＰ処理を行わなくてもよい場合がある。このとき、絶縁体２８０の上面は、図１２Ａ及び図１２Ｂに示すように、上に凸の曲面形状を有する。平坦化処理を行わないことにより、製造コストを低くできるとともに、生産歩留まりを高めることができる。
　ここで、導電体１２０上の絶縁体２８０の膜厚が、トランジスタ２００のチャネル長に対応するため、トランジスタ２００のチャネル長の設計値に合わせて、絶縁体２８０の膜厚を適宜設定すればよい。
　また、絶縁体２８０を、酸素を含む雰囲気で、スパッタリング法で成膜することで、過剰酸素を含む絶縁体２８０を形成することができる。また、成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２８０中の水素濃度を低減できる。このように、絶縁体２８０を成膜することで、絶縁体２８０から酸化物半導体２３０のチャネル形成領域に酸素を供給し、酸素欠損及びＶｏＨの低減を図ることができる。
　次に、絶縁体２８０上に導電膜２４０Ａを成膜する。導電膜２４０Ａには、上述の導電性材料を適宜用いればよい。導電膜２４０Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。
　次に、導電膜２４０Ａの一部、及び絶縁体２８０の一部を加工して、導電体１２０に達する開口部２９０を形成する。開口部２９０の形成は、リソグラフィー法を用いて行えばよい。なお、図２０Ａに示す開口部２９０の形状は、平面視において円形状にしているが、これに限られるものではない。例えば、開口部２９０の形状は、平面視において、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。
　前述したように、開口部２９０の側壁は、テーパー形状であることが好ましい。開口部２９０の側壁をテーパー形状にすることで、後述する酸化物半導体２３０となる酸化物半導体膜などの被覆性が向上し、鬆などの欠陥を低減できる。
　開口部２９０の最大幅（平面視において開口部２９０が円形である場合は最大径）の大きさは、微細であることが好ましい。例えば、開口部２９０の最大幅は、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、又は２０ｎｍ以下であって、１ｎｍ以上、又は５ｎｍ以上であることが好ましい。このように、開口部２９０を微細に加工するには、ＥＵＶ光などの短波長の光、または電子ビームを用いたリソグラフィー法を用いることが好ましい。
　開口部２９０はアスペクト比が大きいため、異方性エッチングを用いて、導電膜２４０Ａの一部、及び絶縁体２８０の一部を加工することが好ましい。特に、ドライエッチング法による加工は、微細加工に適しているため好ましい。また、当該加工は、それぞれ異なる条件で行なってもよい。なお、導電膜２４０Ａの一部、及び絶縁体２８０の一部の加工を行う条件によっては、図３Ａ及び図３Ｂに示すように、開口部２９０における導電体２４０の側面の傾きと、開口部２９０における絶縁体２８０の側面の傾きとが互いに異なることがある。
　続いて、加熱処理を行なってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱処理は減圧状態で行なってもよい。または、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行なってもよい。以上のような加熱処理を行うことで、後述する酸化物半導体２３０となる酸化物半導体膜の成膜前に、絶縁体２８０などに含まれる、水などの不純物を低減できる。
　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、絶縁体２８０などに水分等が取り込まれることを可能な限り防ぐことができる。
　次に、開口部２９０の底部及び側壁、並びに導電膜２４０Ａの上面の少なくとも一部に接して、酸化物半導体２３０となる酸化物半導体膜を成膜する。当該酸化物半導体膜には、上述の酸化物半導体２３０に適用可能な金属酸化物を適宜用いればよい。当該酸化物半導体膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。ここで、当該酸化物半導体膜は、アスペクト比の大きい開口部２９０の底部及び側壁に接して形成されることが好ましい。よって、当該酸化物半導体膜の成膜は、被覆性が良好な成膜方法を用いることが好ましく、ＣＶＤ法またはＡＬＤ法などを用いることがより好ましい。例えば、当該酸化物半導体膜として、ＡＬＤ法を用いて、Ｉｎ−Ｇａ−Ｚｎ酸化物を成膜すればよい。なお、ＡＬＤ法を用いた、金属酸化物の成膜方法の詳細については、後述の実施の形態で説明する。
　なお、開口部２９０の側壁がテーパー形状である場合、酸化物半導体２３０となる酸化物半導体膜の成膜は、ＣＶＤ法又はＡＬＤ法を用いる場合に限られない。例えば、スパッタリング法を用いてもよい。
　また、図７Ａ乃至図７Ｃに示すように、酸化物半導体２３０を積層構造とする場合、酸化物半導体２３０に含まれる各層の成膜方法は同じであってもよいし、異なってもよい。例えば、酸化物半導体２３０を２層の積層構造とする場合、酸化物半導体膜の下層をスパッタリング法で成膜し、酸化物半導体膜の上層をＡＬＤ法で成膜してもよい。スパッタリング法を用いて成膜された酸化物半導体膜は結晶性を有しやすい。そこで、結晶性を有する酸化物半導体膜を酸化物半導体膜の下層として設けることで、酸化物半導体膜の上層の結晶性を高めることができる。また、スパッタリング法で成膜した酸化物半導体膜の下層にピンホールまたは段切れなどが形成されたとしても、それらと重畳する部分を、被覆性の良好なＡＬＤ法で成膜した酸化物半導体膜の上層で塞ぐことができる。
　ここで、酸化物半導体２３０となる酸化物半導体膜は、開口部２９０における導電体１２０の上面、開口部２９０における絶縁体２８０の側面、開口部２９０における導電体２４０の側面、及び導電体２４０の上面に接して形成されることが好ましい。当該酸化物半導体膜を導電体１２０と接して形成することで、導電体１２０は、トランジスタ２００のソース電極及びドレイン電極の一方として機能する。また、当該酸化物半導体膜を導電体２４０と接して形成することで、導電体２４０は、トランジスタ２００のソース電極及びドレイン電極の他方として機能する。
　次に、加熱処理を行うことが好ましい。加熱処理は、上記酸化物半導体膜が多結晶化しない温度範囲で行えばよく、２５０℃以上６５０℃以下、好ましくは４００℃以上６００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱処理は減圧状態で行なってもよい。または、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行なってもよい。
　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、上記酸化物半導体膜などに水分等が取り込まれることを可能な限り防ぐことができる。
　ここで、上記酸化物半導体膜に、過剰酸素を含む絶縁体２８０を接して設けた状態で、上記加熱処理を行うことが好ましい。このように加熱処理を行うことで、絶縁体２８０から酸化物半導体２３０のチャネル形成領域に酸素を供給し、酸素欠損及びＶｏＨの低減を図ることができる。
　なお、上記においては、上記酸化物半導体膜の成膜後に加熱処理を行ったが、本発明はこれに限られるものではない。さらに後の工程で加熱処理を行う構成にしてもよい。
　次に、酸化物半導体２３０となる酸化物半導体膜を、リソグラフィー法を用いて加工し、酸化物半導体２３０を形成する（図２１Ａ乃至図２１Ｃ参照）。これにより、酸化物半導体２３０の一部が、開口部２９０に形成される。また、酸化物半導体２３０は、導電体２４０の側面及び上面の一部に接する。したがって、酸化物半導体２３０と導電体２４０が接する領域の面積を大きくすることができる。
　次に、導電膜２４０Ａを加工して、導電体２４０を形成する（図２２Ａ乃至図２２Ｃ参照）。導電体２４０の形成は、リソグラフィー法を用いて行えばよい。導電膜２４０Ａの加工はドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　ここでは、導電体２４０及び酸化物半導体２３０の形成が上述と異なる方法について説明する。
　図２０Ａ乃至図２０Ｃに示す導電膜２４０Ａを成膜するまでは、上述と同様の方法である。
　次に、導電膜２４０Ａを加工して、導電体２４０を形成する。導電体２４０の形成方法などは、前述した説明を参照できる。
　次に、導電体２４０の一部、及び絶縁体２８０の一部を加工して、導電体１２０に達する開口部２９０を形成する。開口部２９０の形成方法などは、前述した説明を参照できる。
　続いて、加熱処理を行なってもよい。加熱処理の条件などは、前述した説明を参照できる。
　次に、開口部２９０の底部及び側壁、並びに導電体２４０の上面の少なくとも一部に接して、酸化物半導体２３０となる酸化物半導体膜を成膜する。このとき、当該酸化物半導体膜は、絶縁体２８０の上面と接する領域を有する。当該酸化物半導体膜の成膜方法などは、前述した説明を参照できる。
　次に、加熱処理を行うことが好ましい。加熱処理の条件などは、前述した説明を参照できる。
　次に、酸化物半導体２３０となる酸化物半導体膜を、リソグラフィー法を用いて加工し、酸化物半導体２３０を形成する（図２２Ａ乃至図２２Ｃ参照）。
　これ以降の記憶装置の作製方法は、どちらも同様の方法で進めることができる。
　次に、酸化物半導体２３０、導電体２４０、及び絶縁体２８０の上に、絶縁体２５０を成膜する（図２３Ａ乃至図２３Ｃ参照）。絶縁体２５０には、上述の絶縁性材料を適宜用いればよい。絶縁体２５０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。ここで、絶縁体２５０は、アスペクト比の大きい開口部２９０に設けられた酸化物半導体２３０に接して形成されることが好ましい。よって、絶縁体２５０の成膜は、被覆性が良好な成膜方法を用いることが好ましく、ＣＶＤ法またはＡＬＤ法などを用いることがより好ましい。例えば、絶縁体２５０として、ＡＬＤ法を用いて、酸化シリコンを成膜すればよい。
　なお、開口部２９０の側壁がテーパー形状である場合、絶縁体２５０の成膜は、ＣＶＤ法又はＡＬＤ法を用いる場合に限られない。例えば、スパッタリング法を用いてもよい。
　酸化物半導体２３０を形成した後で、絶縁体２５０を成膜する構成にすることで、酸化物半導体２３０の側端部が絶縁体２５０で覆われる。したがって、酸化物半導体２３０と導電体２６０のショートを防ぐことができる。また、上記構成にすることで、導電体２４０の側端部が絶縁体２５０で覆われる。したがって、導電体２４０と導電体２６０のショートを防ぐことができる。
　なお、図１３Ａ乃至図１３Ｃに示す絶縁体２５２を設ける場合、例えば、酸化物半導体２３０となる酸化物半導体膜、及び絶縁体２５２となる絶縁膜を成膜した後で、酸化物半導体２３０及び絶縁体２５２を一括形成するとよい。このように、酸化物半導体２３０及び絶縁体２５２を一括形成することで、図１７Ｂ及び図１７Ｃに示すように、平面視において、酸化物半導体２３０の側端部と絶縁体２５２の側端部が一致する。このような構成にすることで、酸化物半導体２３０と絶縁体２５２を同一のマスクを用いて形成することができ、記憶装置の作製工程を簡略化することができる。
　また、酸化物半導体２３０となる酸化物半導体膜を加工する前に、絶縁体２５２となる絶縁膜を成膜する場合、当該絶縁膜の成膜は、当該酸化物半導体膜の成膜から、大気暴露することなく、連続して行うことが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。これにより、上記酸化物半導体膜及び上記絶縁膜について、各成膜工程の合間に膜中に水素などの不純物が混入するのを抑制できる。
　次に、絶縁体２５０の凹部を埋めるように、導電体２６０となる導電膜を成膜する（図２３Ａ乃至図２３Ｃ参照）。なお、図２３Ａ乃至図２３Ｃでは、導電体２６０となる導電膜に符号２６０Ａを付している。当該導電膜には、上述の導電性材料を適宜用いればよい。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。ここで、当該導電膜は、アスペクト比の大きい開口部２９０に設けられた絶縁体２５０に接して形成されることが好ましい。よって、当該導電膜の成膜は、被覆性または埋め込み性が良好な成膜方法を用いることが好ましく、ＣＶＤ法またはＡＬＤ法などを用いることがより好ましい。例えば、当該導電膜として、ＣＶＤ法またはＡＬＤ法を用いて、窒化チタンを成膜すればよい。
　なお、ＣＶＤ法を用いて導電体２６０となる導電膜を成膜した場合、当該導電膜の上面の平均面粗さが大きくなることがある。この場合、ＣＭＰ法を用いて、当該導電膜を平坦化することが好ましい。このとき、ＣＭＰ処理を行う前に、当該導電膜上に酸化シリコン膜または酸化窒化シリコン膜を成膜し、当該酸化シリコン膜または酸化窒化シリコン膜を除去するまで、ＣＭＰ処理を行なってもよい。
　また、上記においては、導電体２６０となる導電膜が開口部２９０を埋め込むように設けられているが、本発明はこれに限られるものではない。例えば、当該導電膜の中央部に、開口部２９０の形状を反映した凹部が形成される場合がある。また、当該凹部を無機絶縁材料などで充填する構成にしてもよい。
　次に、導電体２６０となる導電膜を加工して、導電体２６０を形成する（図２４Ａ乃至図２４Ｃ参照）。導電体２６０の形成は、リソグラフィー法を用いて行えばよい。上記加工はドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　ここで、図１Ａ及び図１Ｂに示すように、導電体２６０の側端部が、平面視において、酸化物半導体２３０の側端部より内側に位置することが好ましい。これにより、導電体２６０と酸化物半導体２３０がショートするのを防ぐことができる。
　以上のようにして、導電体１２０、導電体２４０、酸化物半導体２３０、絶縁体２５０、及び導電体２６０を有するトランジスタ２００を形成することができる。
　次に、導電体２６０及び絶縁体２５０を覆って、絶縁体２８３を成膜する。絶縁体２８３は、上述の絶縁性材料を適宜用いればよい。絶縁体２８３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。
　以上により、図１Ａ乃至図１Ｄに示すメモリセル１５０を有する記憶装置を作製できる。また、図１Ａ乃至図１Ｄに示すトランジスタ２００及び容量素子１００を有する記憶装置を作製できる。
＜記憶装置の作製方法例２＞
　次に、図１４Ａ乃至図１４Ｄに示す、本発明の一態様である記憶装置の作製方法を説明する。なお、絶縁体２８０を形成するまでの工程は、前述した＜記憶装置の作製方法例１＞の説明を参照できる。
　絶縁体２８０上に絶縁体２８１を形成する。絶縁体２８１は、上述の絶縁性材料を適宜用いればよい。絶縁体２８１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。例えば、絶縁体２８１として、スパッタリング法を用いて酸化シリコン膜を成膜すればよい。なお、絶縁体２８１は、成膜後にＣＭＰ処理を行なって、上面を平坦化させることが好ましい。
　次に、絶縁体２８１に、絶縁体２８０に達する開口を形成する。当該開口の内側に、配線として機能する導電体２４０が形成されるため、当該開口はＸ方向に伸長して設ければよい。当該開口の形成は、リソグラフィー法を用いて行えばよい。また、当該開口のエッチングにはドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　なお、絶縁体２８０を積層構造にし、絶縁体２８０の最上面にエッチングストッパ膜として機能する絶縁体を設ける構成にしてもよい。当該絶縁体は、図１０Ｂ及び図１０Ｃに示す構成においては、絶縁体２８０ｃに対応する。例えば、上記開口を形成する絶縁体２８１に酸化シリコンまたは酸化窒化シリコンを用いた場合は、エッチングストッパ膜として、窒化シリコン、酸化アルミニウム、または酸化ハフニウムなどを用いるとよい。
　次に、絶縁体２８１に形成された開口を埋め込むように、導電体２４０となる導電膜を成膜する。当該導電膜には、上述の導電性材料を適宜用いればよい。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。例えば、当該導電膜として、スパッタリング法を用いて、窒化タンタル、タングステンの順に成膜された積層膜を形成すればよい。
　次に、絶縁体２８１上の、導電体２４０となる導電膜の一部を除去して、絶縁体２８１の開口の内側に導電体２４０を形成する。導電体２４０の形成は、絶縁体２８１の上面が露出するまで、当該導電膜にＣＭＰ処理を行えばよい。
　なお、導電体２４０を形成した後の工程（開口部２９０の形成工程以降）は、前述した＜記憶装置の作製方法例１＞の説明を参照できる。
　以上により、図１４Ａ乃至図１４Ｄに示すメモリセル１５０を有する記憶装置を作製できる。また、図１４Ａ乃至図１４Ｄに示すトランジスタ２００及び容量素子１００を有する記憶装置を作製できる。
　本発明の一態様により、新規のトランジスタ、新規の半導体装置、及び新規の記憶装置を提供できる。または、微細化または高集積化が可能な記憶装置を提供できる。または、周波数特性が良好な記憶装置を提供できる。または、動作速度が速い記憶装置を提供できる。または、信頼性が良好な記憶装置を提供できる。または、低消費電力の記憶装置を提供できる。または、オン電流が大きいトランジスタを有する記憶装置を提供できる。または、トランジスタ特性のばらつきが少ない記憶装置を提供できる。または、良好な電気特性を有する記憶装置を提供できる。
　本実施の形態に示す、トランジスタ２００及び容量素子１００を有するメモリセル１５０は、記憶装置のメモリセルとして用いることができる。トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。また、トランジスタ２００の周波数特性が高いため、記憶装置の読み出し、および書き込みを高速に行うことができる。
　また、２個のメモリセル１５０（以下、メモリセル１５０ａ及びメモリセル１５０ｂと呼ぶ）を共通の配線に接続する記憶装置の例について、図２５Ａ及び図２５Ｂを用いて説明する。図２５Ａは、記憶装置の平面図である。また、図２５Ｂは、図２５ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。なお、図２５Ａの平面図では、図の明瞭化のために一部の要素を省いている。
　ここで、図２５Ａ及び図２５Ｂに示すメモリセル１５０ａ及びメモリセル１５０ｂのそれぞれは、メモリセル１５０と同様の構成を有する。メモリセル１５０ａは、容量素子１００ａ及びトランジスタ２００ａを有し、メモリセル１５０ｂは、容量素子１００ｂ及びトランジスタ２００ｂを有する。よって、図２５Ａ及び図２５Ｂに示す記憶装置において、図１Ａ乃至図１Ｄに示した記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、記憶装置の構成材料については＜記憶装置の構成例＞で詳細に説明した材料を用いることができる。
　図２５Ａ及び図２５Ｂに示すように、配線ＷＬとして機能する導電体２６０は、メモリセル１５０ａ及びメモリセル１５０ｂに、それぞれ設けられる。また、配線ＢＬの一部として機能する導電体２４０は、メモリセル１５０ａ及びメモリセル１５０ｂに、共通に設けられる。つまり、導電体２４０は、メモリセル１５０ａの酸化物半導体２３０と、メモリセル１５０ｂの酸化物半導体２３０に接する。
　ここで、図２５Ａ及び図２５Ｂに示す記憶装置は、メモリセル１５０ａ及びメモリセル１５０ｂと電気的に接続してプラグ（接続電極とよぶこともできる）として機能する、導電体２４５及び導電体２４６を有する。導電体２４５は、絶縁体２８０及び絶縁体１４０に形成された開口内に配置され、導電体２４０の下面に接する。また、導電体２４６は、絶縁体２８７、絶縁体２８３、及び絶縁体２５０に形成された開口内に配置され、導電体２４０の上面に接する。なお、導電体２４５及び導電体２４６は、導電体２４０に適用可能な導電性材料などを用いることができる。
　絶縁体２８７は、層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。絶縁体２８７としては、前述した［絶縁体］の項目に記載の、比誘電率が低い材料含む絶縁体を、単層または積層で用いることができる。
　また、絶縁体２８７中の水、水素などの不純物濃度は低減されていることが好ましい。これにより、酸化物半導体２３０のチャネル形成領域に、水、水素などの不純物が混入するのを抑制できる。
　導電体２４５及び導電体２４６は、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、およびダイオードなどの回路素子、配線、電極、または、端子と、メモリセル１５０ａ及びメモリセル１５０ｂを電気的に接続するためのプラグまたは配線として機能する。例えば、導電体２４５が、図２５Ａ及び図２５Ｂに示す記憶装置の下に設けられたセンスアンプ（図示せず）に電気的に接続され、導電体２４６が、図２５Ａ及び図２５Ｂに示す記憶装置の上に設けられた同様の記憶装置（図示せず）と電気的に接続される構成にすることができる。この場合、導電体２４５及び導電体２４６は、配線ＢＬの一部として機能する。このように、図２５Ａ及び図２５Ｂに示す記憶装置の上または下に記憶装置などを設けることで、単位面積当たりの記憶容量を大きくすることができる。
　また、メモリセル１５０ａとメモリセル１５０ｂは、一点鎖線Ａ１−Ａ２の垂直二等分線を対称軸とした線対称の構成となっている。よって、トランジスタ２００ａとトランジスタ２００ｂも、導電体２４５及び導電体２４６を挟んで、線対称の位置に配置される。ここで、導電体２４０は、トランジスタ２００ａのソース電極及びドレイン電極の他方としての機能と、トランジスタ２００ｂのソース電極及びドレイン電極の他方としての機能とを有する。また、トランジスタ２００ａ及びトランジスタ２００ｂは、プラグとして機能する導電体２４５及び導電体２４６を共有する。このように、２つのトランジスタと、プラグとの接続を上述の構成とすることで、微細化または高集積化が可能な記憶装置を提供できる。
　なお、配線ＰＬとして機能する導電体１１０は、メモリセル１５０ａ及びメモリセル１５０ｂに、それぞれ設けてもよいし、メモリセル１５０ａ及びメモリセル１５０ｂに、共通に設けてもよい。ただし、図２５Ｂに示すように、導電体１１０は、導電体２４５と離隔して設け、導電体１１０と導電体２４５がショートしないようにする。
　また、メモリセル１５０を３次元的にマトリクス状に配置することで、メモリセルアレイを構成することができる。メモリセルアレイの一例として、図２６Ａ及び図２６Ｂに、Ｘ方向、Ｙ方向、及びＺ方向に、４個×２個×４個のメモリセル１５０を配置した記憶装置の例を示す。図２６Ａは、記憶装置の平面図である。また、図２６Ｂは、図２６ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。なお、図２６Ａの平面図では、図の明瞭化のために一部の要素を省いている。
　ここで、図２６Ａ及び図２６Ｂに示すメモリセル１５０ａ乃至メモリセル１５０ｄのそれぞれは、メモリセル１５０と同様の構成を有する。メモリセル１５０ａは、容量素子１００ａ及びトランジスタ２００ａを有し、メモリセル１５０ｂは、容量素子１００ｂ及びトランジスタ２００ｂを有し、メモリセル１５０ｃは、容量素子１００ｃ及びトランジスタ２００ｃを有し、メモリセル１５０ｄは、容量素子１００ｄ及びトランジスタ２００ｄを有する。よって、図２６Ａ及び図２６Ｂに示す記憶装置において、図１Ａ乃至図１Ｄに示した記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、記憶装置の構成材料については＜記憶装置の構成例＞で詳細に説明した材料を用いることができる。
　以下において、メモリセル１５０ａ乃至メモリセル１５０ｄからなる記憶装置をメモリユニットと呼ぶ。図２６Ａ及び図２６Ｂに示す記憶装置は、メモリユニット１６０［１，１］乃至メモリユニット１６０［２，４］を有する。なお、以下において、メモリユニット１６０［１，１］乃至メモリユニット１６０［２，４］をまとめて、メモリユニット１６０と呼ぶ場合がある。メモリユニット１６０［１，２］は、メモリユニット１６０［１，１］上に設けられ、メモリユニット１６０［１，３］は、メモリユニット１６０［１，２］上に設けられ、メモリユニット１６０［１，４］は、メモリユニット１６０［１，３］上に設けられる。メモリユニット１６０［２，１］は、メモリユニット１６０［１，１］のＹ方向に隣接して設けられる。メモリユニット１６０［２，２］は、メモリユニット１６０［２，１］の上に設けられ、メモリユニット１６０［２，３］は、メモリユニット１６０［２，２］の上に設けられ、メモリユニット１６０［２，４］は、メモリユニット１６０［２，３］の上に設けられる。
　メモリユニット１６０は、図２６Ｂに示すように、導電体２４５を中心にして、メモリセル１５０ａの外側にメモリセル１５０ｃが配置され、メモリセル１５０ｂの外側にメモリセル１５０ｄが配置されている。つまり、図２５Ａ及び図２５Ｂに示す記憶装置において、メモリセル１５０ａに隣接してメモリセル１５０ｃを設け、メモリセル１５０ｂに隣接してメモリセル１５０ｄを設けた、記憶装置ともいえる。
　図２６Ａ及び図２６Ｂに示すように、配線ＷＬとして機能する導電体２６０は、Ｙ方向に隣接するメモリセル１５０同士で共有されている。また、配線ＢＬの一部として機能する導電体２４０は、同一メモリユニット内で共有されている。つまり、導電体２４０は、メモリセル１５０ａ乃至メモリセル１５０ｄの、それぞれの酸化物半導体２３０に接する。
　Ｚ方向に隣接するメモリユニットが有する導電体２４０の間に導電体２４５が設けられる。例えば、図２６Ｂに示すように、導電体２４５は、メモリユニット１６０［１，１］の導電体２４０の上面と、メモリユニット１６０［１，２］の導電体２４０の下面に接して設けられる。このように、各メモリユニット１６０に設けられた、導電体２４０と導電体２４５によって、配線ＢＬが形成される。導電体２４５は、図２６Ａ及び図２６Ｂに示す記憶装置の下に設けられたセンスアンプ（図示せず）に電気的に接続される。このように、図２６Ａ及び図２６Ｂに示す記憶装置において、複数のメモリユニットを積層することで、単位面積当たりの記憶容量を大きくすることができる。
　また、メモリセル１５０ａ及びメモリセル１５０ｃと、メモリセル１５０ｂ及びメモリセル１５０ｄとは、一点鎖線Ａ１−Ａ２の垂直二等分線を対称軸とした線対称の構成となっている。よって、トランジスタ２００ａ及びトランジスタ２００ｃと、トランジスタ２００ｂ及びトランジスタ２００ｄも、導電体２４５を挟んで、線対称の位置に配置される。ここで、導電体２４０は、トランジスタ２００ａ乃至トランジスタ２００ｄそれぞれのソース電極及びドレイン電極の他方としての機能を有する。また、トランジスタ２００ａ乃至トランジスタ２００ｄは、プラグとして機能する導電体２４５を共有する。このように、４つのトランジスタと、プラグとの接続を上述の構成とすることで、微細化または高集積化が可能な記憶装置を提供できる。
　図２６Ａ及び図２６Ｂに示すように、複数のメモリセルを積層することにより、メモリセルアレイの占有面積を増やすことなく、セルを集積して配置することができる。つまり、３Ｄメモリセルアレイを構成することができる。なお、図２６Ａ及び図２６Ｂでは、２つのメモリユニットを有する層を４層積層する構成を例示したが、本発明はこれに限られるものではない。記憶装置は、少なくとも一つのメモリセル１５０を有する層を１層有してもよいし、２層以上積層してもよい。
　図２６Ｂでは、プラグとして機能する導電体２４５がメモリセル１５０間に配置される構成を示している。別言すると、プラグとして機能する導電体２４５がメモリユニット１６０の内側に配置される構成を示している。なお、本発明はこれに限られるものではない。導電体２４５は、メモリユニットの外側に配置されてもよい。
　メモリセルアレイの一例として、図２７Ａ及び図２７Ｂに、Ｘ方向、Ｙ方向、及びＺ方向に、３個×３個×４個のメモリセル１５０を配置した記憶装置の例を示す。図２７Ａは、記憶装置の平面図である。また、図２７Ｂは、図２７ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。なお、図２７Ａの平面図では、図の明瞭化のために一部の要素を省いている。
　図２７Ａ及び図２７Ｂに示す記憶装置は、メモリセル１５０を含む層がｍ（ｍは２以上の整数である）層積層された構成を有する。ここで、１層目（一番下）に設けられた上記層を層１７０［１］とし、２層目に設けられた上記層を層１７０［２］とし、（ｍ−１）層目に設けられた上記層を層１７０［ｍ−１］とし、ｍ層目（一番上）に設けられた上記層を層１７０［ｍ］として、図２７Ｂに図示している。つまり、本発明の一態様の記憶装置は、メモリセル１５０を含む層を複数有し、複数の層が積層されている構成を有してもよい。
　図２７Ａ及び図２７Ｂに示すように、導電体２４５は、メモリユニットの外側に設けられてもよい。また、導電体２４５は、当該導電体２４５を含む層の上層に設けられた配線と電気的に接続されてもよい。例えば、層１７０［１］に設けられている導電体２４５は、層１７０［２］に設けられている配線と電気的に接続されている。なお、層１７０［２］に設けられている当該配線は、層１７０［２］に含まれるメモリセル１５０の下部電極（導電体１１０）と同じ層に設けられている。つまり、当該配線は、導電体１１０と同じ工程で形成することができる。
　ここで、図２７Ａに示す要素の一部を省いている平面図を図２８Ａに示す。具体的には、図２８Ａの平面図では、配線ＷＬとして機能する導電体２６０、配線ＢＬとして機能する導電体２４０、導電体２４５、及び開口部２９０を図示している。
　図２７Ａ及び図２８Ａでは、メモリセル１５０がマトリクス状に配置されている構成を示している。また、開口部２９０がマトリクス状に配置されている構成を示している。なお、本発明はこれに限られるものではない。図２８Ｂに、図２８Ａとはメモリセル１５０及び開口部２９０の配置が異なる構成を示す。
　図２８Ｂは、記憶装置の平面図である。図２８Ｂの平面図では、図２８Ａと同様に、導電体２６０、導電体２４０、導電体２４５、及び開口部２９０を図示している。
　図２８Ｂに示すように、メモリセル１５０は、Ｘ方向においてジグザグに配置されてもよい。また、開口部２９０は、Ｘ方向においてジグザグに設けられてもよい。図２８Ｂにおいて、メモリセル１５０ｐ及びメモリセル１５０ｑはＹ方向に隣接しており、メモリセル１５０ｒは、メモリセル１５０ｐ及びメモリセル１５０ｑとＸ方向に隣接するメモリセルとする。例えば、メモリセル１５０ｐとメモリセル１５０ｑの中間を通り、Ｙ方向に垂直な直線上に、メモリセル１５０ｒの中心が位置するとよい。このとき、メモリセル１５０ｒは、メモリセル１５０ｐ及びメモリセル１５０ｑとＹ方向に半分ずれた位置に位置するともいえる。
　なお、図２８Ｂでは、導電体２４０の延伸方向が、Ｘ方向に対して傾けて配置されている。つまり、メモリセル１５０の配置、及び開口部２９０の配置によっては、導電体２４０の延伸方向は、導電体２６０の延伸方向と直交しなくてもよい。
　上記の構成にすることで、導電体２６０間の距離、及び導電体２４０間の距離の一方又は両方を小さくし、記憶装置の微細化及び高集積化を図ることができる。
　３Ｄメモリセルアレイを有する記憶装置については、後の実施の形態で詳細に説明する。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、図２９Ａ乃至図３２Ｃを用いて、上記実施の形態に示す記憶装置のトランジスタの半導体層に適用可能な金属酸化物（以下、酸化物半導体、または酸化物と呼ぶ場合もある。）、およびその成膜方法について説明する。
　本発明の一態様の半導体装置においては、チャネル形成領域を含む金属酸化物に、結晶性の高い金属酸化物を用いることが好ましい。さらに、当該結晶は、複数の層（例えば、第１の層と、第２の層と、第３の層）が積層された結晶構造を有することが好ましい。つまり、当該結晶は、層状の結晶構造（層状結晶、層状構造ともいう。）を有する。このとき、当該結晶のｃ軸の向きは、複数の層が積層される方向となる。
　上記の層状の結晶構造を有する金属酸化物を形成するには、一層ずつ原子を堆積することが好ましい。例えば、金属酸化物の形成方法として、ＡＬＤ法を用いることができる。
　ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、および低温での成膜が可能、などの効果がある。また、ＡＬＤ法には、熱を利用した成膜方法である、熱ＡＬＤ法、及びプラズマを利用した成膜方法である、プラズマＡＬＤ法も含まれる。プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素または塩素などの元素を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素または塩素などの元素を多く含む場合がある。なお、これらの元素の定量は、ＸＰＳまたはＳＩＭＳを用いて行うことができる。
　ＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。
＜ＡＬＤ法を用いた金属酸化物の成膜方法＞
　ここで、本発明の一態様に用いることができる、ＡＬＤ法を用いた金属酸化物の成膜方法について説明する。
　ここでは、３層の層状の結晶構造の金属酸化物を、ＡＬＤ法を用いて成膜する方法の一例を、図２９Ａ乃至図２９Ｅを用いて説明する。まず、プリカーサ６１１ａをチャンバーに導入し、基板６１０の表面にプリカーサ６１１ａを吸着させる（図２９Ａ参照。以下、当該工程を第１ステップと呼ぶ場合がある。）。ここで、図２９Ａに示すように、プリカーサ６１１ａが基板６１０の表面に吸着することにより、表面化学反応の自己停止機構が作用し、基板６１０上のプリカーサ６１１ａの層の上にさらにプリカーサ６１１ａが吸着することはない。なお、表面化学反応の自己停止機構が作用する基板温度の適正範囲をＡＬＤ　Ｗｉｎｄｏｗとも呼ぶ。ＡＬＤ　Ｗｉｎｄｏｗは、プリカーサの温度特性、蒸気圧、分解温度などによって決まるが、例えば、１００℃以上６００℃以下、好ましくは、２００℃以上４００℃以下となる場合がある。
　次に、不活性ガス（アルゴン、ヘリウム、または窒素など）などをチャンバーに導入して、余剰なプリカーサ６１１ａ及び反応生成物などをチャンバーから排出する（以下、当該工程を第２ステップと呼ぶ場合がある。）。また、不活性ガスをチャンバーに導入する代わりに、真空排気によって、余剰なプリカーサ及び反応生成物などをチャンバーから排出してもよい。第２ステップは、パージとも呼ばれる。
　次に、リアクタント６１２ａ（例えば、酸化剤（オゾン（Ｏ３）、酸素（Ｏ２）、水（Ｈ２Ｏ）、およびこれらのプラズマ、ラジカル、イオンなど））をチャンバーに導入し、基板６１０の表面に吸着したプリカーサ６１１ａと反応させて、プリカーサ６１１ａの構成分子を基板６１０に吸着させたままプリカーサ６１１ａに含まれる成分の一部を離脱させる（図２９Ｂ参照。以下、当該工程を第３ステップと呼ぶ場合がある。）。これにより、プリカーサ６１１ａの一部が酸化されて形成された、酸化物６１３ａの層が基板６１０の表面に形成される。
　次に、不活性ガスの導入または真空排気によって、余剰なリアクタント６１２ａ、または反応生成物などをチャンバーから排出する（以下、当該工程を第４ステップと呼ぶ場合がある。）。
　次に、プリカーサ６１１ａとは異なる金属元素を有するプリカーサ６１１ｂを導入して、第１ステップと同様の工程を行い、酸化物６１３ａの層の表面にプリカーサ６１１ｂを吸着させる（図２９Ｃ参照。）。ここで、図２９Ｃに示すように、プリカーサ６１１ｂが酸化物６１３ａの層に吸着することにより、表面化学反応の自己停止機構が作用し、基板６１０上のプリカーサ６１１ｂの層の上にさらにプリカーサ６１１ｂが吸着することはない。
　次に、第２ステップと同様に、不活性ガスの導入または真空排気によって、余剰なプリカーサ６１１ｂ及び反応生成物などをチャンバーから排出する。
　次に、第３ステップと同様に、リアクタント６１２ｂをチャンバーに導入する。ここで、リアクタント６１２ｂは、リアクタント６１２ａと同じものを用いてもよいし、異なるものを用いてもよい（図２９Ｄ参照。）。これにより、プリカーサ６１１ｂの一部が酸化されて形成された、酸化物６１３ｂの層が酸化物６１３ａの層の上に形成される。
　次に、第４ステップと同様に、不活性ガスの導入または真空排気によって、余剰なリアクタント６１２ｂ及び反応生成物などをチャンバーから排出する。
　さらに、同様に第１乃至第４ステップを行い、酸化物６１３ｃの層を酸化物６１３ｂの層の上に形成することができる。このように、酸化物６１３ａ乃至酸化物６１３ｃを形成する工程を繰り返し行うことで、酸化物６１３ａ乃至酸化物６１３ｃの積層構造が繰り返される、層状の結晶構造の金属酸化物を形成することができる（図２９Ｅ参照。）。つまり、第１乃至第４ステップを１セットとして、酸化物の層を形成することができ、当該セットを繰り返すことで、複数の酸化物の層が積層された、層状の結晶構造を形成することができる。
　なお、層状の結晶構造の金属酸化物の厚さとしては、１ｎｍ以上１００ｎｍ未満、好ましくは３ｎｍ以上２０ｎｍ未満とすればよい。
　また、層状の結晶構造の金属酸化物を形成するにあたって、図２９Ａ乃至図２９Ｄに示す工程を基板加熱しながら行うことが好ましい。例えば、基板温度を２００℃以上６００℃以下、好ましくは３００℃以上プリカーサの分解温度以下にすればよい。なお、異なる種類の複数のプリカーサを用いてＡＬＤ法による成膜を行う場合は、基板温度を、複数のプリカーサのうち、最も低いプリカーサの分解温度以下にすることが好ましい。これにより、ＡＬＤ法による成膜中に、使用する複数のプリカーサを、それぞれ分解させずに、対象物（例えば、基板など）に吸着させることができる。
　このような温度範囲で基板加熱しながら上記の成膜を行うことで、ステップ１乃至ステップ４の各過程において、プリカーサ及びリアクタントなどに含まれる、水素、または炭素などの不純物を、金属酸化物中から除去することができる。例えば、金属酸化物中の炭素をＣＯ２およびＣＯとして放出させ、金属酸化物中の水素をＨ２Ｏとして放出させることができる。さらに、上記の不純物の除去と同時に、金属原子及び酸素原子の再配列が行われ、各酸化物の層を秩序性高く配列させることができる。よって、結晶性の高い、層状の結晶構造の金属酸化物を形成することができる。
　上記温度範囲で基板加熱しながら成膜を行うために、上記成膜に用いるプリカーサは分解温度が高いことが好ましい。例えば、プリカーサの分解温度が、２００℃以上７００℃以下であることが好ましく、３００℃以上６００℃以下であることがより好ましい。このような分解温度が高いプリカーサとしては、無機物で形成されるプリカーサ（以下、無機プリカーサと呼ぶ。）を用いることが好ましい。無機プリカーサは概して、有機物で形成されるプリカーサ（以下、有機プリカーサと呼ぶ。）より、分解温度が高い傾向があるため、上記のような温度範囲にＡＬＤ　Ｗｉｎｄｏｗを有するものがある。また、無機プリカーサには、水素、または炭素などの不純物が含まれないため、成膜される金属酸化物中の水素、または炭素などの不純物濃度が増加するのを防ぐことができる。
　さらに、上記金属酸化物の成膜後に、加熱処理を行うことが好ましい。特に、上記ＡＬＤ法による成膜後に、外気にさらさずに連続して加熱処理を行うことが好ましい。当該加熱処理は、１００℃以上１２００℃以下、好ましくは２００℃以上１０００℃以下、より好ましくは２５０℃以上６５０℃以下、さらに好ましくは３００℃以上６００℃以下、さらに好ましくは４００℃以上５５０℃以下、さらに好ましくは４２０℃以上４８０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で行なってもよい。または、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行なってもよい。
　このように加熱処理を行うことで、金属酸化物に含まれる水素、または炭素などの不純物を除去することができる。例えば、金属酸化物中の炭素をＣＯ２およびＣＯとして放出させ、金属酸化物中の水素をＨ２Ｏとして放出させることができる。さらに、上記の不純物の除去と同時に、金属原子及び酸素原子の再配列が行われ、結晶性の向上を図ることができる。よって、結晶性の高い、層状の結晶構造の金属酸化物を形成することができる。
　また、上記金属酸化物の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うことで、当該金属酸化物中の不純物濃度を低減させる処理を行うと好ましい。なお、不純物としては、特に、水素、及び炭素が挙げられる。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
　酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。また、金属酸化物に作用する酸素は、酸素原子、酸素分子、酸素イオン、及び酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子、分子、またはイオン）など様々な形態がある。なお、金属酸化物に作用する酸素は、上述の形態のいずれか一または複数であればよく、特に酸素ラジカルであると好適である。
　また、上述の酸素を含む雰囲気でマイクロ波処理を行う際に、基板を加熱することで、金属酸化物中の不純物濃度を、さらに低減させることができるため好適である。上述の基板を加熱する温度としては、１００℃以上６５０℃以下、好ましくは２００℃以上６００℃以下、さらに好ましくは３００℃以上４５０℃以下で行えばよい。
　上述の酸素を含む雰囲気でマイクロ波処理を行う際に基板を加熱することで、ＳＩＭＳにより得られる金属酸化物中の炭素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることができる。
　なお、上記においては、金属酸化物に対して、酸素を含む雰囲気でマイクロ波処理を行う構成について例示したが、これに限定されない。例えば、金属酸化物近傍に位置する、絶縁膜、より具体的には酸化シリコン膜に対して、酸素を含む雰囲気でマイクロ波処理を行なってもよい。例えば、上記実施の形態に係る図２３Ａ乃至図２３Ｃに示す工程において、絶縁体２５０を成膜した後で、マイクロ波処理を行なってもよい。酸化シリコン膜に対して、酸素を含む雰囲気でマイクロ波処理を行うことで、当該酸化シリコン膜中に含まれる水素をＨ２Ｏとして、外部に放出させることができる。金属酸化物近傍に位置する、酸化シリコン膜から水素を放出させることで、信頼性の高い半導体装置を提供することができる。
　なお、図２９Ａ乃至図２９Ｅにおいては、酸化物６１３ａ乃至酸化物６１３ｃの積層構造が繰り返される構造について説明したが、本発明はこれに限られるものではない。例えば、単層、２層、または４層以上の酸化物の層が繰り返し形成される金属酸化物としてもよい。
　また、本明細書等の記載において、特段の記載がない限り、リアクタント、または酸化剤としてオゾン、酸素、水を用いる場合、これらは、ガスまたは分子の状態に限らず、プラズマ状態、ラジカル状態、およびイオン状態のものも含むものとする。プラズマ状態、ラジカル状態、あるいはイオン状態の酸化剤を用いて成膜する場合、後述するラジカルＡＬＤ装置、またはプラズマＡＬＤ装置を用いればよい。
　プリカーサに含まれる炭素または水素などの不純物を除去するには、当該プリカーサに酸化剤を十分反応させることが好ましい。例えば、酸化剤を導入するパルス時間を長くすればよい。または、酸化剤を複数回導入すればよい。酸化剤を複数回導入する場合、同じ種類の酸化剤を導入してもよいし、異なる種類の酸化剤を導入してもよい。例えば、第１の酸化剤として、水をチャンバーに導入した後、真空排気を行い、第２の酸化剤として水素を含まないオゾンまたは酸素をチャンバーに導入し、真空排気を行なってもよい。
　このようにして、チャンバー内で酸化剤の導入と不活性ガスの導入（または真空排気）を短時間で複数回繰り返すことで、基板表面に吸着したプリカーサから、余分な水素原子、炭素原子、塩素原子などをより確実に取り除き、チャンバーの外に排除することができる。また、酸化剤の種類を２種類に増やすことにより、基板表面に吸着したプリカーサから、余分な水素原子などをより多く取り除くことができる。このように、成膜中に水素原子が膜中に取り込まれないようにすることにより形成した膜に含まれる水、水素などを低減することができる。
　ＡＬＤ法は、熱エネルギーを用いてプリカーサ、およびリアクタントを反応させて行う成膜方法である。プリカーサ、およびリアクタントの反応に必要な温度は、それらの温度特性、蒸気圧、分解温度などによって決まるが、１００℃以上６００℃以下、好ましくは、２００℃以上６００℃以下、より好ましくは３００℃以上６００℃以下である。
　さらに、上記のプリカーサ、およびリアクタントの反応に加え、第３の原料ガスとして、プラズマ励起されたリアクタントをチャンバーに導入することで処理を行うＡＬＤ法をプラズマＡＬＤ法と呼ぶことがある。この場合、第３の原料ガスの導入部には、プラズマ生成装置が設けられる。プラズマの生成には、誘導結合プラズマを用いることができる。またこれに対して、プリカーサ及びリアクタントの反応を熱エネルギーで行うＡＬＤ法を熱ＡＬＤ法と呼ぶことがある。
　プラズマＡＬＤ法では、第３ステップにおいてプラズマ励起されたリアクタントを導入して成膜を行う。あるいは、第１ステップ乃至第４ステップを繰り返し行うと同時に、プラズマ励起されたリアクタント（第２のリアクタント）を導入することで、成膜が行われる。この場合、第３ステップで導入されるリアクタントを第１のリアクタントと呼ぶ。プラズマＡＬＤ法において、第３の原料ガスに用いる第２のリアクタントは、上記酸化剤と同様の材料を用いることができる。すなわち、第２のリアクタントとして、プラズマ励起されたオゾン、酸素、および水を用いることができる。また、第２のリアクタントとして、酸化剤の他に、窒化剤を用いてもよい。窒化剤としては、窒素（Ｎ２）またはアンモニア（ＮＨ３）を用いることができる。また、窒素（Ｎ２）と水素（Ｈ２）の混合ガスを窒化剤として用いることができる。例えば、窒素（Ｎ２）５％、水素（Ｈ２）９５％の混合ガスを窒化剤として用いることができる。プラズマ励起された窒素またはアンモニアを導入しながら成膜を行うことで、金属窒化膜などの窒化膜を形成することができる。
　また、第２のリアクタントのキャリアガスとして、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）または窒素（Ｎ２）を用いてもよい。アルゴン、ヘリウム、または窒素などのキャリアガスを用いることで、プラズマの放電が容易になり、プラズマ励起された第２のリアクタントが容易に生成されるため、好ましい。なお、プラズマＡＬＤ法を用いて金属酸化膜などの酸化膜を形成する場合、キャリアガスに窒素を用いると、膜中に窒素が混入し、所望の膜質が得られない場合がある。この場合キャリアガスとして、アルゴンまたはヘリウムを用いることが好ましい。
　ＡＬＤ法は、極めて薄い膜を均一な膜厚で成膜することができる。また、凹凸を有する面に対しても、表面被覆率が高い。
　ここで、層状の結晶構造の金属酸化物が、Ｉｎ−Ｍ−Ｚｎ酸化物である場合の、結晶中の原子配列について、図３０Ａ乃至図３０Ｄを用いて説明する。なお、図３０Ｂ、および図３０Ｄでは、原子を球（丸）で表し、金属原子と酸素原子の結合を線で表している。図３０Ｂ、および図３０Ｄにおいて、Ｉｎ−Ｍ−Ｚｎ酸化物の結晶構造におけるｃ軸（ｃ−ａｘｉｓ）方向は、図中の矢印で表す。また、Ｉｎ−Ｍ−Ｚｎ酸化物の結晶構造におけるａ−ｂ面方向は、図３０Ｂ、および図３０Ｄ中の矢印で表すｃ軸方向と垂直の方向である。
　図３０Ａは、構造体６５０上に形成されたＩｎ−Ｍ−Ｚｎ酸化物を有する酸化物６６０を示す図である。ここで、構造体とは、トランジスタなどの半導体装置を構成する要素を指す。構造体６５０として、基板、ゲート電極、ソース電極、およびドレイン電極などの導電体、ゲート絶縁膜、層間絶縁膜、下地絶縁膜等の絶縁体、金属酸化物、及びシリコンなどの半導体、などが含まれる。図３０Ａでは、構造体６５０の被成膜面が基板（あるいは基体、図示しない。）に対して平行に配置される場合を示している。
　図３０Ｂは、図３０Ａにおける酸化物６６０の一部である領域６５３における、結晶中の原子配列を示す拡大図である。ここで、図３０Ａおよび図３０Ｂに示す酸化物６６０の、組成はＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］であり、結晶構造はＹｂＦｅ２Ｏ４型構造とする。また、元素Ｍは、＋３価の金属元素とする。
　図３０Ｂに示すように、酸化物６６０が有する結晶は、インジウム（Ｉｎ）と酸素とを有する層６２１、元素Ｍと酸素とを有する層６３１、亜鉛（Ｚｎ）と酸素とを有する層６４１が順に、繰り返し積層されている。層６２１、層６３１、および層６４１は、構造体６５０の被成膜面に概略平行に配置されている。すなわち、酸化物６６０のａ−ｂ面は、構造体６５０の被成膜面に対して概略平行であり、酸化物６６０のｃ軸は、構造体６５０の被成膜面の法線方向と概略平行である。
　図３０Ｂに示すように、上記結晶が有する、層６２１、層６３１、層６４１のそれぞれが、一の金属元素と、酸素とで構成されることで、良好な結晶性で配列され、当該金属酸化物の移動度を高くすることができる。
　なお、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｍ−Ｚｎ酸化物は、図３０Ｂに示す構造に限られるものではない。層６２１、層６３１、層６４１の積層順が変更されてもよい。例えば、層６２１、層６４１、層６３１の順に、繰り返し積層されてもよい。または、層６２１、層６３１、層６４１、層６２１、層６４１、層６３１の順に、繰り返し積層されてもよい。また、層６３１の元素Ｍの一部が亜鉛に置換され、層６４１の亜鉛の一部が元素Ｍに置換されてもよい。
　上記においては、組成がＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｍ−Ｚｎ酸化物を形成する例を示したが、組成式がＩｎ（１＋α）Ｍ（１−α）Ｏ３（ＺｎＯ）ｍ（αは０より大きく１より小さい実数、ｍは正の数）で表される、結晶性のＩｎ−Ｍ−Ｚｎ酸化物は、同様に層状の結晶構造をとることができる。例として、図３０Ｃおよび図３０Ｄを用いて、組成がＩｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｍ−Ｚｎ酸化物について示す。
　図３０Ｃは、構造体６５０上に形成されたＩｎ−Ｍ−Ｚｎ酸化物を有する酸化物６６２を示す図である。図３０Ｄは、図３０Ｃにおける酸化物６６２の一部である領域６５４における、結晶中の原子配列を示す拡大図である。
　図３０Ｄに示すように、酸化物６６２が有する結晶は、インジウム（Ｉｎ）と元素Ｍと酸素とを有する層６２２、亜鉛（Ｚｎ）と酸素とを有する層６４１、および元素Ｍと酸素とを有する層６３１を有する。酸化物６６２において、複数の層は、層６２２、層６４１、層６３１、層６４１、の順に、繰り返し積層されている。層６２２、層６３１、および層６４１は、構造体６５０の被成膜面に概略平行に配置されている。すなわち、酸化物６６２のａ−ｂ面は、構造体６５０の被成膜面に対して概略平行であり、酸化物６６２のｃ軸は、構造体６５０の被成膜面の法線方向と概略平行である。
　なお、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｍ−Ｚｎ酸化物は、図３０Ｄに示す構造に限られるものではなく、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］に従う範囲で、構造が変化してもよい。例えば、層６２２、層６３１、層６４１の積層順が変更されてもよい。また、層６３１の元素Ｍの一部が亜鉛に置換され、層６４１の亜鉛の一部が元素Ｍに置換されてもよい。また、層６２２に代わって、層６２１または層６３１が形成されてもよい。
　次に、図３０Ａおよび図３０Ｂに示すＩｎ−Ｍ−Ｚｎ酸化物を有する酸化物６６０の形成方法の詳細を、図３１Ａ乃至図３２Ｃを用いて示す。
　まず、インジウムを有するプリカーサを含む原料ガスをチャンバーに導入し、構造体６５０の表面に当該プリカーサを吸着させる（図３１Ａ参照。）。ここで、原料ガスには、プリカーサの他に、アルゴン、ヘリウム、または窒素などのキャリアガスが含まれる。インジウムを有するプリカーサとして、トリメチルインジウム、トリエチルインジウム、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）インジウム、シクロペンタジエニルインジウム、インジウム（ＩＩＩ）アセチルアセトナート、（３−（ジメチルアミノ）プロピル）ジメチルインジウムなどを用いることができる。
　また、インジウムを有するプリカーサとして、炭化水素を有しない、無機プリカーサを用いてもよい。インジウムを有する無機プリカーサとして、三塩化インジウム、三臭化インジウム、三ヨウ化インジウムなどのハロゲン系のインジウム化合物を用いることができる。三塩化インジウムは、分解温度が５００℃以上７００℃以下程度である。よって、三塩化インジウムを用いることで、４００℃以上６００℃以下程度、例えば５００℃で基板加熱を行いながら、ＡＬＤ法による成膜を行うことができる。
　次に、上記原料ガスの導入を止めて、チャンバー内をパージして、余剰なプリカーサ及び反応生成物などをチャンバーから排出する。
　次に、リアクタントとして、酸化剤をチャンバーに導入し、吸着したプリカーサと反応させて、インジウムを基板に吸着させたままインジウム以外の成分を離脱させることで、インジウムと酸素とが結合した層６２１を形成する（図３１Ｂ参照。）。酸化剤として、オゾン、酸素、水などを用いることができる。次に、上記酸化剤の導入を止めて、チャンバー内をパージして、余分なリアクタント及び反応生成物などをチャンバーから排出する。
　次に、元素Ｍを有するプリカーサを含む原料ガスをチャンバーに導入し、層６２１上に当該プリカーサを吸着させる（図３１Ｃ参照。）。原料ガスには、プリカーサの他に、アルゴン、ヘリウム、または窒素などのキャリアガスが含まれる。元素Ｍとしてガリウムを用いる場合、ガリウムを有するプリカーサとして、トリメチルガリウム、トリエチルガリウム、トリス（ジメチルアミド）ガリウム、ガリウム（ＩＩＩ）アセチルアセトナート、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）ガリウム、ジメチルクロロガリウム、ジエチルクロロガリウム、ジメチルガリウムイソプロポキシドなどを用いることができる。
　また、ガリウムを有するプリカーサとして、炭化水素を有しない、無機プリカーサを用いてもよい。ガリウムを有する無機プリカーサとして、三塩化ガリウム、三臭化ガリウム、三ヨウ化ガリウムなどのハロゲン系のガリウム化合物を用いることができる。三塩化ガリウムは、分解温度が５５０℃以上７００℃以下程度である。よって、三塩化ガリウムを用いることで、４５０℃以上６５０℃以下程度、例えば５５０℃で基板加熱を行いながら、ＡＬＤ法による成膜を行うことができる。
　次に、上記原料ガスの導入を止めて、チャンバー内をパージして、余剰なプリカーサ及び反応生成物などをチャンバーから排出する。
　次に、リアクタントとして、酸化剤をチャンバーに導入し、吸着したプリカーサと反応させて、元素Ｍを基板に吸着させたまま元素Ｍ以外の成分を離脱させることで、元素Ｍと酸素とが結合した層６３１を形成する（図３１Ｄ参照。）。このとき、層６４１を構成する酸素の一部が層６３１の上に吸着する場合がある。次に、上記酸化剤の導入を止めて、チャンバー内をパージして、余分なリアクタント及び反応生成物などをチャンバーから排出する。
　次に、亜鉛を有するプリカーサを含む原料ガスをチャンバーに導入し、層６３１上に当該プリカーサを吸着させる（図３２Ａ参照。）。このとき、亜鉛と酸素とが結合した層６４１の一部が形成される場合がある。原料ガスには、プリカーサの他に、アルゴン、ヘリウム、または窒素などのキャリアガスが含まれる。亜鉛を含むプリカーサとして、ジメチル亜鉛、ジエチル亜鉛、ビス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）亜鉛、酢酸亜鉛などを用いることができる。
　また、亜鉛を有するプリカーサとして、炭化水素を有しない、無機プリカーサを用いてもよい。亜鉛を有する無機プリカーサとして、二塩化亜鉛、二臭化亜鉛、二ヨウ化亜鉛などのハロゲン系の亜鉛化合物を用いることができる。二塩化亜鉛は、分解温度が４５０℃以上７００℃以下程度である。よって、二塩化亜鉛を用いることで、３５０℃以上５５０℃以下程度、例えば４５０℃で基板加熱を行いながら、ＡＬＤ法による成膜を行うことができる。
　次に、上記原料ガスの導入を止めて、チャンバー内をパージして、余剰なプリカーサ及び反応生成物などをチャンバーから排出する。
　次に、リアクタントとして、酸化剤をチャンバーに導入し、吸着したプリカーサと反応させて、亜鉛を基板に吸着させたまま亜鉛以外の成分を離脱させることで、亜鉛と酸素が結合した層６４１を形成する（図３２Ｂ参照。）。次に、上記酸化剤の導入を止めて、チャンバー内をパージして、余分なリアクタント及び反応生成物などをチャンバーから排出する。
　次に、層６４１上に再度、上述した方法で層６２１を形成する（図３２Ｃ参照。）。以上の方法を繰り返すことで、基板、あるいは構造体上に酸化物６６０を形成することができる。
　なお、上記プリカーサには、金属元素の他に、炭素および塩素の一方または両方を含むものがある。炭素を含むプリカーサを用いて形成された膜には炭素が含まれる場合がある。また、塩素などのハロゲンを含むプリカーサを用いて形成された膜には塩素などのハロゲンが含まれる場合がある。
　以上のように、ＡＬＤ法を用いて酸化物６６０を形成することで、被成膜面の法線方向と概略平行にｃ軸が配向した金属酸化物を形成することができる。例えば、上記実施の形態に係る図１Ｂ及び図１Ｃに示す酸化物半導体２３０において、開口部２９０の側壁、特に絶縁体２８０の側面に対して、概略平行な層状の結晶を形成することができる。このような構成にすることで、トランジスタ２００のチャネル長方向に対して、酸化物半導体２３０の層状の結晶が概略平行に形成されるため、トランジスタのオン電流を大きくすることができる。
　図３１Ａ乃至図３２Ｃに示す工程を基板加熱しながら行うことが好ましい。例えば、基板温度を２００℃以上６００℃以下、好ましくは３００℃以上プリカーサの分解温度以下にすればよい。
　上記温度範囲で基板加熱しながら成膜を行うために、上記成膜に用いるプリカーサは分解温度が高いことが好ましい。例えば、プリカーサの分解温度が、２００℃以上７００℃以下であることが好ましく、３００℃以上６００℃以下であることがより好ましい。このような分解温度が高いプリカーサとしては、無機プリカーサを用いることが好ましい。無機プリカーサは概して、有機プリカーサより、分解温度が高い傾向があるため、上記のように基板加熱をしながら成膜を行なっても、プリカーサが分解されにくい。
　無機プリカーサとしては、例えば、上述の三塩化インジウム、三塩化ガリウム、二塩化亜鉛を用いることができる。上述のように、これらのプリカーサは、分解温度が３５０℃以上７００℃以下程度であり、一般的な有機プリカーサの分解温度よりかなり高温である。ただし、上述のように、三塩化インジウム、三塩化ガリウム、二塩化亜鉛の分解温度は互いに異なっている。このように、異なる種類の複数のプリカーサを用いてＡＬＤ法による成膜を行う場合は、基板温度を、複数のプリカーサのうち、最も低いプリカーサの分解温度以下にすることが好ましい。上記の例では、最もプリカーサの分解温度が低い、二塩化亜鉛が分解しない範囲で基板温度を設定すればよい。これにより、他の三塩化インジウム、三塩化ガリウムも分解させずに、対象物（例えば、基板など）に吸着させることができる。
　なお、図３１Ａ乃至図３２Ｃでは、インジウムを含む層として層６２１を形成し、その上に元素Ｍを含む層として層６３１を形成し、さらにその上に亜鉛を含む層として層６４１を形成する例を示すが、本実施の形態はこれに限らない。層６３１および層６４１の一方を形成し、その上に層６２１を形成し、さらにその上に層６３１および層６４１の他方を形成してもよい。または、層６３１および層６４１の一方を形成し、その上に層６３１および層６４１の他方を形成し、さらにその上に層６２１を形成してもよい。
　また、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］とは異なる原子数比の金属酸化物を形成する場合は、原子数比に合わせて、上記層６２１、層６３１、層６４１、を適宜形成すればよい。例えば、図３２Ａに示す、層６３１の形成前後に、層６４１の形成を複数回繰り返すことで、２つの層６２１の間に、所望の原子数、層数、および厚さを有する、層６３１と層６４１との積層を形成すればよい。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明したメモリセルを用いた記憶装置の構成例について説明する。本実施の形態では、積層されたメモリセルを有する層の間に、メモリセルに保持したデータ電位を増幅して出力する機能を有する機能回路を有する層が設けられた、記憶装置の構成例について説明する。
［記憶装置の構成例］
　図３３に、本発明の一態様に係る記憶装置３００の構成例を示すブロック図を示す。図３３に示す記憶装置３００は、駆動回路２１と、メモリアレイ２０と、を有する。メモリアレイ２０は、複数のメモリセル１０および複数の機能回路５１を有する機能層５０を有する。
　図３３では、メモリアレイ２０がｍ行ｎ列（ｍおよびｎは各々独立に２以上の整数。）のマトリクス状に配置された複数のメモリセル１０を有する例を示している。また機能回路５１は、一例としてビット線として機能する配線ＢＬごとに設けられる。図３３では、ｎ本の配線ＢＬに対応して設けられた複数の機能回路５１を有する例を示している。
　図３３では、１行１列目のメモリセル１０をメモリセル１０［１，１］と示し、ｍ行ｎ列目のメモリセル１０をメモリセル１０［ｍ，ｎ］と示している。また、本実施の形態などでは、任意の行を示す場合にｉ行と記す場合がある。また、任意の列を示す場合にｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態などでは、ｉ行ｊ列目のメモリセル１０をメモリセル１０［ｉ，ｊ］と示している。なお、本実施の形態などにおいて、「ｉ＋α」（αは正または負の整数）と示す場合は、「ｉ＋α」は１を下回らず、ｍを超えない。同様に、「ｊ＋α」と示す場合は、「ｊ＋α」は１を下回らず、ｎを超えない。
　また、メモリアレイ２０は、行方向に延在するｍ本の配線ＷＬと、行方向に延在するｍ本の配線ＰＬと、列方向に延在するｎ本の配線ＢＬと、を備える。本実施の形態などでは、１本目（１行目）に設けられた配線ＷＬを配線ＷＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＷＬを配線ＷＬ［ｍ］と示す。同様に、１本目（１行目）に設けられた配線ＰＬを配線ＰＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＰＬを配線ＰＬ［ｍ］と示す。同様に、１本目（１列目）に設けられた配線ＢＬを配線ＢＬ［１］と示し、ｎ本目（ｎ列目）に設けられた配線ＢＬを配線ＢＬ［ｎ］と示す。
　ｉ行目に設けられた複数のメモリセル１０は、ｉ行目の配線ＷＬ（配線ＷＬ［ｉ］）とｉ行目の配線ＰＬ（配線ＰＬ［ｉ］）に電気的に接続される。ｊ列目に設けられた複数のメモリセル１０は、ｊ列目の配線ＢＬ（配線ＢＬ［ｊ］）と電気的に接続される。
　メモリアレイ２０は、ＤＯＳＲＡＭ（登録商標）（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を適用することができる。ＤＯＳＲＡＭは、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭであり、アクセストランジスタがＯＳトランジスタであるメモリのことをいう。ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＤＯＳＲＡＭは、アクセストランジスタをオフ（非導通状態）にすることで、容量素子（キャパシタ）に保持しているデータに応じた電荷を長時間保持することが可能である。そのためＤＯＳＲＡＭは、チャネル形成領域にシリコンを有するトランジスタ（以下、「Ｓｉトランジスタ」とも呼ぶ。）で構成されるＤＲＡＭと比較して、リフレッシュ動作の頻度を低減できる。その結果、低消費電力化を図ることができる。
　また、メモリセル１０は、実施の形態１等で説明したようにＯＳトランジスタを積層して配置することで、メモリセル１０を積層して設けることができる。例えば図３３に示すメモリアレイ２０では、複数のメモリアレイ２０［１］乃至メモリアレイ２０［ｍ］を積層して設けることができる。メモリアレイ２０が有するメモリアレイ２０［１］乃至メモリアレイ２０［ｍ］は、駆動回路２１が設けられる基板表面の垂直方向に配置することで、メモリセル１０のメモリ密度の向上を図ることができる。またメモリアレイ２０は、垂直方向に繰り返し同じ製造工程を用いて作製することができる。記憶装置３００は、メモリアレイ２０の製造コストの低減を図ることができる。
　配線ＢＬは、データの書き込みおよび読み出しを行うためのビット線として機能する。配線ＷＬは、スイッチとして機能するアクセストランジスタのオンまたはオフ（導通状態または非導通状態）を制御するためのワード線として機能する。配線ＰＬは、容量素子に接続される定電位線としての機能を有する。
　メモリアレイ２０［１］乃至メモリアレイ２０［ｍ］がそれぞれ有するメモリセル１０は、配線ＢＬを介して機能回路５１に接続される。配線ＢＬは、駆動回路２１が設けられる基板表面の垂直方向に配置することができる。メモリアレイ２０［１］乃至メモリアレイ２０［ｍ］が有するメモリセル１０から延びて設けられる配線ＢＬを基板表面の垂直方向に設けることで、メモリアレイ２０と機能回路５１との間の配線の長さを短くできる。そのため、ビット線に接続される２つの回路の間の信号伝搬距離を短くでき、ビット線の抵抗および寄生容量が大幅に削減されるため、消費電力および信号遅延の低減が実現できる。またメモリセル１０が有する容量素子の容量を小さくしても動作させることが可能となる。
　機能回路５１は、メモリセル１０に保持したデータ電位を増幅し、後述する配線ＧＢＬ（図示せず）を介して駆動回路２１が有するセンスアンプ４６に出力する機能を有する。当該構成にすることで、データ読み出し時に配線ＢＬのわずかな電位差を増幅することができる。配線ＧＢＬは、配線ＢＬと同様に駆動回路２１が設けられる基板表面の垂直方向に配置することができる。メモリアレイ２０［１］乃至メモリアレイ２０［ｍ］が有するメモリセル１０から延びて設けられる配線ＢＬおよび配線ＧＢＬを基板表面の垂直方向に設けることで、機能回路５１とセンスアンプ４６との間の配線の長さを短くできる。そのため、配線ＧＢＬに接続される２つの回路の間の信号伝搬距離を短くでき、配線ＧＢＬの抵抗および寄生容量が大幅に削減されるため、消費電力および信号遅延の低減が実現できる。
　なお配線ＢＬは、メモリセル１０が有するトランジスタの半導体層に接して設けられる。あるいは配線ＢＬは、メモリセル１０が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいは配線ＢＬは、メモリセル１０が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり配線ＢＬは、メモリアレイ２０の各層におけるメモリセル１０が有するトランジスタのソースまたはドレインの一方のそれぞれと、機能回路５１と、を垂直方向で電気的に接続するための配線であるといえる。
　メモリアレイ２０は、駆動回路２１上に重ねて設けることができる。駆動回路２１とメモリアレイ２０を重ねて設けることで、駆動回路２１とメモリアレイ２０の間の信号伝搬距離を短くすることができる。よって、駆動回路２１とメモリアレイ２０の間の抵抗および寄生容量が低減され、消費電力および信号遅延の低減が実現できる。また、記憶装置３００の小型化が実現できる。
　機能回路５１は、ＤＯＳＲＡＭのメモリセル１０が有するトランジスタと同様にＯＳトランジスタで構成することで、メモリアレイ２０［１］乃至メモリアレイ２０［ｍ］と同様にしてＳｉトランジスタを用いた回路上などに自由に配置可能であるため、集積化を容易に行うことができる。機能回路５１で信号を増幅する構成とすることで後段の回路であるセンスアンプ４６等の回路を小型化できるため、記憶装置３００の小型化を図ることができる。
　駆動回路２１は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３、および周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、および電圧生成回路３３を有する。
　記憶装置３００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、信号ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路３２で生成してもよい。
　コントロール回路３２は、記憶装置３００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、記憶装置３００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
　電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
　周辺回路４１は、メモリセル１０に対するデータの書き込みおよび読み出しをするための回路である。また周辺回路４１は、機能回路５１を制御するための各種信号を出力する回路である。周辺回路４１は、行デコーダ４２（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ４４（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ４３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ４５（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路４７（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路４８（Ｏｕｔｐｕｔ　Ｃｉｒ．）センスアンプ４６（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。
　行デコーダ４２および列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。行ドライバ４３は、行デコーダ４２が指定する配線ＷＬを選択する機能を有する。列ドライバ４５は、データをメモリセル１０に書き込む機能、メモリセル１０からデータを読み出す機能、読み出したデータを保持する機能等を有する。
　入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータは、列ドライバ４５に出力される。入力回路４７の出力データが、メモリセル１０に書き込むデータ（Ｄｉｎ）である。列ドライバ４５がメモリセル１０から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを記憶装置３００の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
　ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置３００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２２のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２３のオン・オフが制御される。図３３では、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　メモリアレイ２０［１］乃至メモリアレイ２０［ｍ］（ｍは２以上の整数）および機能層５０を有するメモリアレイ２０は、駆動回路２１上に複数層のメモリアレイ２０を重ねて設けることができる。複数層のメモリアレイ２０を重ねて設けることで、メモリセル１０のメモリ密度を高めることができる。図３４Ａに、駆動回路２１上に５層（ｍ＝５）のメモリアレイ２０［１］乃至メモリアレイ２０［５］および機能層５０を重ねて設けられる様子を示す記憶装置３００の斜視図を示している。
　図３４Ａでは、１層目に設けられたメモリアレイ２０をメモリアレイ２０［１］と示し、２層目に設けられたメモリアレイ２０をメモリアレイ２０［２］と示し、５層目に設けられたメモリアレイ２０をメモリアレイ２０［５］と示している。また図３４Ａにおいて、Ｘ方向に延びて設けられる配線ＷＬ、および配線ＰＬと、Ｚ方向（駆動回路が設けられる基板表面に垂直な方向）に延びて設けられる配線ＢＬと、を図示している。なお、図面を見やすくするため、メモリアレイ２０それぞれが有する配線ＷＬおよび配線ＰＬの記載を一部省略している。なお、図３４Ａでは、配線ＰＬをＸ方向に延ばして設ける構成について示したが、本発明はこれに限られるものではない。例えば、配線ＰＬをＹ方向に延ばして設ける構成にしてもよいし、配線ＰＬをＸ方向、及びＹ方向に伸ばして設ける構成、例えば配線ＰＬを平面状に設ける構成にしてもよい。
　図３４Ｂに、図３４Ａで図示した配線ＢＬに接続された機能回路５１、および配線ＢＬに接続されたメモリアレイ２０［１］乃至メモリアレイ２０［５］が有するメモリセル１０の構成例を説明する模式図を示す。また図３４Ｂでは、機能回路５１と駆動回路２１との間に設けられる配線ＧＢＬを図示している。なお、１つの配線ＢＬに複数のメモリセル（メモリセル１０）が電気的に接続される構成を「メモリストリング」ともいう。なお図面において、配線ＧＢＬは、視認性を高めるため、太線で図示する場合がある。
　図３４Ｂでは、配線ＢＬに接続されるメモリセル１０の回路構成の一例を図示している。メモリセル１０は、トランジスタ１１および容量素子１２を有する。トランジスタ１１、容量素子１２、および各配線（ＢＬ、およびＷＬなど）についても、例えば配線ＢＬ［１］および配線ＷＬ［１］を配線ＢＬおよび配線ＷＬなどのようにいう場合がある。
　メモリセル１０において、トランジスタ１１のソースまたはドレインの一方は配線ＢＬに接続される。トランジスタ１１のソースまたはドレインの他方は容量素子１２の一方の電極に接続される。容量素子１２の他方の電極は、配線ＰＬに接続される。トランジスタ１１のゲートは配線ＷＬに接続される。
　例えば、同じ層で共通の配線ＢＬに接続される、２個のメモリセル１０は、実施の形態１に係る図２５Ａ及び図２５Ｂに示す構造にすることができる。
　また、図３４Ｂなどでは、同じ層で共通の配線ＢＬに２個のメモリセル１０が接続される構成を示したが、本発明はこれに限られるものではない。例えば、同じ層で共通の配線ＢＬに４個のメモリセル１０が接続される構成にしてもよいし、同じ層で共通の配線ＢＬに８個のメモリセル１０が接続される構成にしてもよい。例えば、同じ層で共通の配線ＢＬに接続される、４個のメモリセル１０を設ける場合は、実施の形態１に係る図２６Ａ及び図２６Ｂに示す構造にすることができる。
　配線ＰＬは、容量素子１２の電位を保持するための定電位を与える配線である。
　図３４Ｂに図示する配線ＧＢＬは、駆動回路２１と機能層５０との間を電気的に接続するように設けられる。図３５Ａでは、機能層５０、およびメモリアレイ２０［１］乃至メモリアレイ２０［ｍ］を繰り返し単位７０とする記憶装置３００の模式図を図示している。なお図３５Ａでは、配線ＧＢＬを１本図示しているが、配線ＧＢＬは機能層５０に設けられる機能回路５１の数に応じて適宜設ければよい。
　なお配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層に接して設けられる。あるいは配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいは配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり配線ＧＢＬは、機能層５０における機能回路５１が有するトランジスタのソースまたはドレインの一方と、駆動回路２１と、を垂直方向で電気的に接続するための配線であるといえる。
　また機能回路５１、およびメモリアレイ２０［１］乃至メモリアレイ２０［ｍ］を有する繰り返し単位７０は、さらに積層する構成としてもよい。本発明の一態様の記憶装置３００Ａは、図３５Ｂに図示するように繰り返し単位７０［１］乃至繰り返し単位７０［ｐ］（ｐは２以上の整数）とすることができる。配線ＧＢＬは繰り返し単位７０が有する機能層５０に接続される。配線ＧＢＬは、機能回路５１の数に応じて適宜設ければよい。
　本発明の一形態では、ＯＳトランジスタは積層して設けるとともに、ビット線として機能する配線を、駆動回路２１が設けられる基板表面の垂直方向に配置する。メモリアレイ２０から延びて設けられるビット線として機能する配線を基板表面の垂直方向に設けることで、メモリアレイ２０と駆動回路２１との間の配線の長さを短くできる。そのため、ビット線の寄生容量を大幅に削減できる。
　また本発明の一形態は、メモリアレイ２０が設けられる層において、メモリセル１０に保持したデータ電位を増幅して出力する機能を有する機能回路５１を有する機能層５０を備えている。当該構成にすることで、データ読み出し時にビット線として機能する配線ＢＬのわずかな電位差を増幅して、駆動回路２１が有するセンスアンプ４６を駆動することができる。センスアンプ等の回路を小型化できるため、記憶装置３００の小型化を図ることができる。またメモリセル１０が有する容量素子１２の容量を小さくしても動作させることが可能となる。
［メモリアレイ２０および機能回路５１の構成例］
　図３６を用いて、図３３乃至図３５Ｂで説明した機能回路５１の構成例、およびメモリアレイ２０および駆動回路２１が有するセンスアンプ４６の構成例、について説明する。図３６では、異なる配線ＢＬ（ＢＬ＿Ａ、ＢＬ＿Ｂ）に接続されたメモリセル１０（１０＿Ａ、１０＿Ｂ）に接続された機能回路５１（５１＿Ａ、５１＿Ｂ）に接続される配線ＧＢＬ（ＧＢＬ＿Ａ、ＧＢＬ＿Ｂ）に接続された駆動回路２１を図示している。図３６に図示する駆動回路２１として、センスアンプ４６の他、プリチャージ回路７１＿Ａ、プリチャージ回路７１＿Ｂ、スイッチ回路７２＿Ａ、スイッチ回路７２＿Ｂおよび書き込み読み出し回路７３を図示している。
　機能回路５１＿Ａ、機能回路５１＿Ｂとして、トランジスタ５２＿ａ、トランジスタ５２＿ｂ、トランジスタ５３＿ａ、トランジスタ５３＿ｂ、トランジスタ５４＿ａ、トランジスタ５４＿ｂ、トランジスタ５５＿ａ、トランジスタ５５＿ｂを図示している。図３６に図示するトランジスタ５２＿ａ、５２＿ｂ、５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂ、５５＿ａ、５５＿ｂは、メモリセル１０が有するトランジスタ１１と同様にＯＳトランジスタである。機能回路５１を有する機能層５０は、メモリアレイ２０［１］乃至メモリアレイ２０［ｍ］と同様に積層して設けることができる。
　配線ＢＬ＿ＡおよびＢＬ＿Ｂは、トランジスタ５２＿ａ、５２＿ｂのゲートに接続される。配線ＧＢＬ＿ＡおよびＧＢＬ＿Ｂは、トランジスタ５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂのソースまたはドレインの一方が接続される。配線ＧＢＬ＿ＡおよびＧＢＬ＿Ｂは、配線ＢＬ＿ＡおよびＢＬ＿Ｂと同様に垂直方向に設けられ、駆動回路２１が有するトランジスタに接続される。トランジスタ５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂ、５５＿ａ、５５＿ｂのゲートには、図３６に図示するように、制御信号ＷＥ、ＲＥ、ＭＵＸが与えられる。
　図３６に示すセンスアンプ４６、プリチャージ回路７１＿Ａ、およびプリチャージ回路７１＿Ｂを構成するトランジスタ８１＿１乃至トランジスタ８１＿６、および８２＿１乃至８２＿４は、Ｓｉトランジスタで構成される。スイッチ回路７２＿Ａおよびスイッチ回路７２＿Ｂを構成するスイッチ８３＿Ａ乃至８３＿ＤもＳｉトランジスタで構成することができる。トランジスタ５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂのソースまたはドレインの一方は、プリチャージ回路７１＿Ａ、プリチャージ回路７１＿Ｂ、センスアンプ４６、スイッチ回路７２＿Ａを構成するトランジスタまたはスイッチに接続される。
　プリチャージ回路７１＿Ａは、ｎチャネル型のトランジスタ８１＿１乃至トランジスタ８１＿３を有する。プリチャージ回路７１＿Ａは、プリチャージ線ＰＣＬ１に与えられるプリチャージ信号に応じて、配線ＢＬ＿ＡおよびＢＬ＿ＢをＶＤＤとＶＳＳの間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
　プリチャージ回路７１＿Ｂは、ｎチャネル型のトランジスタ８１＿４乃至８１＿６を有する。プリチャージ回路７１＿Ｂは、プリチャージ線ＰＣＬ２に与えられるプリチャージ信号に応じて、配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿ＢをＶＤＤとＶＳＳの間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
　センスアンプ４６は、配線ＶＨＨまたは配線ＶＬＬに接続された、ｐチャネル型のトランジスタ８２＿１、ｐチャネル型のトランジスタ８２＿２およびｎチャネル型のトランジスタ８２＿３、ｎチャネル型のトランジスタ８２＿４を有する。配線ＶＨＨまたは配線ＶＬＬは、ＶＤＤまたはＶＳＳを与える機能を有する配線である。トランジスタ８２＿１乃至８２＿４は、インバータループを構成するトランジスタである。メモリセル１０＿Ａ、メモリセル１０＿Ｂを選択することでプリチャージされた配線ＢＬ＿Ａおよび配線ＢＬ＿Ｂの電位が変化し、当該変化に応じて配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂの電位を高電源電位ＶＤＤまたは低電源電位ＶＳＳとする。配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂの電位は、スイッチ８３＿Ｃおよびスイッチ８３＿Ｄ、および書き込み読み出し回路７３を介して外部に出力することができる。配線ＢＬ＿Ａおよび配線ＢＬ＿Ｂ、ならびに配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂは、ビット線対に相当する。書き込み読み出し回路７３は、信号ＥＮ＿ｄａｔａに応じて、データ信号の書き込みが制御される。
　スイッチ回路７２＿Ａは、センスアンプ４６と配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂとの間の導通状態を制御するための回路である。スイッチ回路７２＿Ａは、切り替え信号ＣＳＥＬ１の制御によってオンまたはオフが切り替えられる。スイッチ８３＿Ａおよびスイッチ８３＿Ｂが、ｎチャネルトランジスタの場合、切り替え信号ＣＳＥＬ１がハイレベルでオン、ローレベルでオフとなる。スイッチ回路７２＿Ｂは、書き込み読み出し回路７３と、センスアンプ４６に接続されるビット線対との間の導通状態を制御するための回路である。スイッチ回路７２＿Ｂは、切り替え信号ＣＳＥＬ２の制御によってオンまたはオフが切り替えられる。スイッチ８３＿Ｃおよび８３＿Ｄは、スイッチ８３＿Ａおよび８３＿Ｂと同様にすればよい。
　図３６に図示するように記憶装置３００は、メモリセル１０と、機能回路５１と、センスアンプ４６と、を最短距離である垂直方向に設けられる配線ＢＬおよび配線ＧＢＬを介して接続する構成とすることができる。機能回路５１を構成するトランジスタを有する機能層５０が増えるものの、配線ＢＬの負荷が低減されることで、書き込み時間の短縮、おおびデータを読み出しやすくすること、ができる。
　また図３６に図示するように機能回路５１＿Ａ、５１＿Ｂが有する各トランジスタは、制御信号ＷＥ、ＲＥ、および選択信号ＭＵＸに応じて制御される。各トランジスタは、制御信号および選択信号に応じて、配線ＧＢＬを介して配線ＢＬの電位を駆動回路２１に出力することができる。機能回路５１＿Ａ、５１＿Ｂは、ＯＳトランジスタで構成されるセンスアンプとして機能させることができる。当該構成にすることで、読み出し時に配線ＢＬのわずかな電位差を増幅して、Ｓｉトランジスタを用いたセンスアンプ４６を駆動することができる。
　以上のように、複数のメモリセルアレイ、および駆動回路を積層して設けることで、記憶装置の高集積化、および記憶容量の大容量化を図ることができる。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、図３７Ａおよび図３７Ｂを用いて、本発明の記憶装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図３７Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図３７Ｂに示すように、パッケージ基板１２０１の第１の面と接続する。また、パッケージ基板１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。これにより、ＤＲＡＭ１２２１を、低消費電力化、高速化、および大容量化させることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理または積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路または、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたパッケージ基板１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
（実施の形態５）
　本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。上記実施の形態に示す記憶装置を、以下の電子部品および電子機器に用いることで、電子部品および電子機器を、低消費電力化、および高速化させることができる。
＜電子部品＞
　まず、記憶装置７２０が組み込まれた電子部品の例を、図３８Ａおよび図３８Ｂを用いて説明を行う。
　図３８Ａに電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図３８Ａに示す電子部品７００は、モールド７１１内に記憶装置７２０を有している。図３８Ａは、電子部品７００の内部を示すために、一部を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置７２０とワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　記憶装置７２０は、駆動回路層７２１と、記憶回路層７２２と、を有する。
　図３８Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置７２０が設けられている。記憶装置７２０に、上記実施の形態に示す記憶装置を用いることで、低消費電力化、および高速化させることができる。
　半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
　パッケージ基板７３２は、セラミック基板、プラスチック基板、ガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることもできる。
　インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置７２０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図３８Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　以上、本実施の形態に示す構成、方法などは、本実施の形態に示す他の構成、方法、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、先の実施の形態に示す記憶装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す記憶装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。上記実施の形態に示す記憶装置を、上記の電子機器の記憶装置に用いることで、電子機器を、低消費電力化、および高速化させることができる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図３９Ａ乃至図３９Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す記憶装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図３９ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す記憶装置を組み込むことができる。
　図３９ＢはＳＤカードの外観の模式図であり、図３９Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す記憶装置を組み込むことができる。
　図３９ＤはＳＳＤの外観の模式図であり、図３９Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す記憶装置を組み込むことができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
（実施の形態７）
　本発明の一態様に係る記憶装置は、ＣＰＵ、ＧＰＵなどのプロセッサ、またはチップに用いることができる。このような、ＣＰＵ、ＧＰＵなどのプロセッサ、またはチップを電子機器に用いることで、電子機器を、低消費電力化、および高速化させることができる。図４０Ａ乃至図４０Ｈに、当該記憶装置を用いたＣＰＵ、ＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像、情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図４０Ａ乃至図４０Ｈに、電子機器の例を示す。
［情報端末］
　図４０Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
　情報端末５１００は、本発明の一態様のチップを適用することで、低消費電力化、および高速化させることができる。
　図４０Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
　ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様のチップを適用することで、低消費電力化、および高速化させることができる。
　なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図４０Ａ、図４０Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
　図４０Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
　また、図４０Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
　携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力化、および高速化させることができる。
　図４０Ｃ、図４０Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
　本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
　図４０Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図４０Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
　スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実施の形態で説明したＧＰＵまたはチップを搭載することができる。
　スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。例えば、スーパーコンピュータ５５００を複数有する、データセンターでは、使用されるデジタルデータ量が非常に膨大になる。具体的には、世界のデジタルデータ量は、１０２４（ｙｏｔａ（ヨタ））バイト、または１０３０（ｑｕｅｔｔａ（クエタ））バイトを超えると予想されている。
　スーパーコンピュータ５５００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。本発明の一態様の記憶装置を用いたＧＰＵまたはチップを用いることで、低消費電力のスーパーコンピュータの実現が可能となる。これにより、世界のデジタルデータ量を低減し、地球温暖化対策にも大きな貢献ができると期待される。
　図４０Ｅ、図４０Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［移動体］
　本発明の一態様のＧＰＵまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図４０Ｇは、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図４０Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目、レイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［電化製品］
　図４０Ｈは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
（実施の形態８）
　本発明の一態様の記憶装置は、ＯＳトランジスタを含む。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。本実施の形態においては、本発明の一態様の記憶装置を宇宙用機器に適用する場合の具体例について、図４１を用いて説明する。
　図４１には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図４１においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含んでもよい。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む記憶装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の記憶装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
ＢＬ：配線、ＰＬ：配線、Ｔｒ：トランジスタ、ＷＬ：配線、１０：メモリセル、１１：トランジスタ、１２：容量素子、２０：メモリアレイ、２１：駆動回路、２２：ＰＳＷ、２３：ＰＳＷ、３１：周辺回路、３２：コントロール回路、３３：電圧生成回路、４１：周辺回路、４２：行デコーダ、４３：行ドライバ、４４：列デコーダ、４５：列ドライバ、４６：センスアンプ、４７：入力回路、４８：出力回路、５０：機能層、５１＿Ａ：機能回路、５１＿Ｂ：機能回路、５１：機能回路、５２＿ａ：トランジスタ、５２＿ｂ：トランジスタ、５３＿ａ：トランジスタ、５３＿ｂ：トランジスタ、５４＿ａ：トランジスタ、５４＿ｂ：トランジスタ、５５＿ａ：トランジスタ、５５＿ｂ：トランジスタ、７０：繰り返し単位、７１＿Ａ：プリチャージ回路、７１＿Ｂ：プリチャージ回路、７２＿Ａ：スイッチ回路、７２＿Ｂ：スイッチ回路、７３：書き込み読み出し回路、８１＿１：トランジスタ、８１＿３：トランジスタ、８１＿４：トランジスタ、８１＿６：トランジスタ、８２＿１：トランジスタ、８２＿２：トランジスタ、８２＿３：トランジスタ、８２＿４：トランジスタ、８３＿Ａ：スイッチ、８３＿Ｂ：スイッチ、８３＿Ｃ：スイッチ、８３＿Ｄ：スイッチ、１００ａ：容量素子、１００ｂ：容量素子、１００ｃ：容量素子、１００ｄ：容量素子、１００：容量素子、１１０：導電体、１２０：導電体、１３０：絶縁体、１４０：絶縁体、１５０ａ：メモリセル、１５０ｂ：メモリセル、１５０ｃ：メモリセル、１５０ｄ：メモリセル、１５０ｐ：メモリセル、１５０ｑ：メモリセル、１５０ｒ：メモリセル、１５０：メモリセル、１６０［１，１］：メモリユニット、１６０［１，２］：メモリユニット、１６０［１，３］：メモリユニット、１６０［１，４］：メモリユニット、１６０［２，１］：メモリユニット、１６０［２，２］：メモリユニット、１６０［２，３］：メモリユニット、１６０［２，４］：メモリユニット、１６０：メモリユニット、１７０［１］：層、１７０［２］：層、１７０［ｍ−１］：層、１７０［ｍ］：層、２００ａ：トランジスタ、２００ｂ：トランジスタ、２００ｃ：トランジスタ、２００ｄ：トランジスタ、２００：トランジスタ、２３０ａ：酸化物半導体、２３０ｂ：酸化物半導体、２３０ｉ：領域、２３０ｎａ：領域、２３０ｎｂ：領域、２３０：酸化物半導体、２４０：導電体、２４０Ａ：導電膜、２４５：導電体、２４６：導電体、２５０ａ：絶縁体、２５０ｂ：絶縁体、２５０ｃ：絶縁体、２５０：絶縁体、２５２：絶縁体、２６０ａ：導電体、２６０ｂ：導電体、２６０：導電体、２６５：導電体、２８０ａ：絶縁体、２８０ｂ：絶縁体、２８０ｃ：絶縁体、２８０：絶縁体、２８１：絶縁体、２８３：絶縁体、２８７：絶縁体、２８９：絶縁体、２９０：開口部、３００Ａ：記憶装置、３００：記憶装置、６１０：基板、６１１ａ：プリカーサ、６１１ｂ：プリカーサ、６１２ａ：リアクタント、６１２ｂ：リアクタント、６１３ａ：酸化物、６１３ｂ：酸化物、６１３ｃ：酸化物、６２１：層、６２２：層、６３１：層、６４１：層、６５０：構造体、６５３：領域、６５４：領域、６６０：酸化物、６６２：酸化物、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７２０：記憶装置、７２１：駆動回路層、７２２：記憶回路層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、１２００：チップ、１２０１：パッケージ基板、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、５１００：情報端末、５１０１：筐体、５１０２：表示部、５２００：ノート型情報端末、５２０１：本体、５２０２：表示部、５２０３：キーボード、５３００：携帯ゲーム機、５３０１：筐体、５３０２：筐体、５３０３：筐体、５３０４：表示部、５３０５：接続部、５３０６：操作キー、５４００：据え置き型ゲーム機、５４０２：コントローラ、５５００：スーパーコンピュータ、５５０１：ラック、５５０２：計算機、５５０４：基板、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置

Claims (14)

  1. 　メモリセルと、第１の絶縁体と、を有し、
    　前記メモリセルは、容量素子と、前記容量素子上のトランジスタと、を有し、
    　前記容量素子は、第１の導電体と、前記第１の導電体上の第２の絶縁体と、前記第２の絶縁体上の第２の導電体と、を有し、
    　前記第１の導電体、前記第２の絶縁体、及び前記第２の導電体の上に、前記第１の絶縁体が配置され、
    　前記トランジスタは、前記第２の導電体と、前記第１の絶縁体上の第３の導電体と、酸化物半導体と、第３の絶縁体と、第４の導電体と、を有し、
    　前記第１の絶縁体及び前記第３の導電体には、前記第２の導電体に達する開口部が設けられ、
    　前記酸化物半導体の少なくとも一部は、前記開口部に配置され、
    　前記酸化物半導体は、前記開口部において前記第２の導電体の上面に接する領域と、前記開口部において前記第３の導電体の側面に接する領域と、前記第３の導電体の上面の少なくとも一部に接する領域と、を有し、
    　前記第３の絶縁体は、少なくとも一部が前記開口部に位置するように、前記酸化物半導体上に配置され、
    　前記第４の導電体は、少なくとも一部が前記開口部に位置するように、前記第３の絶縁体上に配置され、
    　前記開口部における前記第１の絶縁体の側面と、前記第１の導電体の上面とがなす角度は、４５度以上であって、９０度未満である、記憶装置。
  2. 　請求項１において、
    　前記トランジスタのチャネル長は、少なくとも前記トランジスタのチャネル幅よりも小さい、記憶装置。
  3. 　請求項１において、
    　前記第２の絶縁体は、強誘電性を有しうる材料を含む、記憶装置。
  4. 　請求項１において、
    　前記第２の絶縁体は、第１の酸化ジルコニウムと、前記第１の酸化ジルコニウム上の酸化アルミニウムと、前記酸化アルミニウム上の第２の酸化ジルコニウムと、を有する、記憶装置。
  5. 　請求項１において、
    　前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎの中から選ばれるいずれか一または複数を有する、記憶装置。
  6. 　請求項５において、
    　前記第１の絶縁体は、積層体を有し、
    　前記積層体は、第１の層と、前記第１の層上の第２の層と、前記第２の層上の第３の層と、を有し、
    　前記第１の層は、シリコンと、窒素と、を有し、
    　前記第２の層は、シリコンと、酸素と、を有し、
    　前記第３の層は、シリコンと、窒素と、を有する、記憶装置。
  7. 　メモリセルと、第１の絶縁体と、を有し、
    　前記メモリセルは、容量素子と、前記容量素子上のトランジスタと、を有し、
    　前記容量素子は、第１の導電体と、前記第１の導電体上の第２の絶縁体と、前記第２の絶縁体上の第２の導電体と、を有し、
    　前記第１の導電体、前記第２の絶縁体、及び前記第２の導電体の上に、前記第１の絶縁体が配置され、
    　前記トランジスタは、前記第２の導電体と、前記第１の絶縁体上の第３の導電体と、酸化物半導体と、第３の絶縁体と、第４の導電体と、を有し、
    　前記第１の絶縁体及び前記第３の導電体には、前記第２の導電体に達する開口部が設けられ、
    　前記酸化物半導体の少なくとも一部は、前記開口部に配置され、
    　前記酸化物半導体は、前記開口部において前記第２の導電体の上面に接する領域と、前記開口部において前記第３の導電体の側面に接する領域と、前記第３の導電体の上面の少なくとも一部に接する領域と、を有し、
    　前記第３の絶縁体は、少なくとも一部が前記開口部に位置するように、前記酸化物半導体上に配置され、
    　前記第４の導電体は、少なくとも一部が前記開口部に位置するように、前記第３の絶縁体上に配置され、
    　前記開口部に位置する前記第４の導電体の底部の形状は、針状である、記憶装置。
  8. 　請求項７において、
    　前記トランジスタのチャネル長は、少なくとも前記トランジスタのチャネル幅よりも小さい、記憶装置。
  9. 　請求項７において、
    　前記第２の絶縁体は、強誘電性を有しうる材料を含む、記憶装置。
  10. 　請求項７において、
    　前記第２の絶縁体は、第１の酸化ジルコニウムと、前記第１の酸化ジルコニウム上の酸化アルミニウムと、前記酸化アルミニウム上の第２の酸化ジルコニウムと、を有する、記憶装置。
  11. 　請求項７において、
    　前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎの中から選ばれるいずれか一または複数を有する、記憶装置。
  12. 　請求項１１において、
    　前記第１の絶縁体は、積層体を有し、
    　前記積層体は、第１の層と、前記第１の層上の第２の層と、前記第２の層上の第３の層と、を有し、
    　前記第１の層は、シリコンと、窒素と、を有し、
    　前記第２の層は、シリコンと、酸素と、を有し、
    　前記第３の層は、シリコンと、窒素と、を有する、記憶装置。
  13. 　請求項１乃至請求項１２のいずれか一項において、
    　前記第４の導電体は、第１の方向に延在して設けられ、
    　前記第３の導電体は、前記第１の方向に直交する第２の方向に延在して設けられる、記憶装置。
  14. 　請求項１３において、
    　前記メモリセルを含む層を複数有し、
    　複数の前記層は、積層されている、記憶装置。
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