WO2023166377A1 - 記憶装置 - Google Patents

記憶装置 Download PDF

Info

Publication number
WO2023166377A1
WO2023166377A1 PCT/IB2023/051516 IB2023051516W WO2023166377A1 WO 2023166377 A1 WO2023166377 A1 WO 2023166377A1 IB 2023051516 W IB2023051516 W IB 2023051516W WO 2023166377 A1 WO2023166377 A1 WO 2023166377A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulator
conductor
oxide semiconductor
oxide
transistor
Prior art date
Application number
PCT/IB2023/051516
Other languages
English (en)
French (fr)
Inventor
大貫達也
國武寛司
山崎舜平
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Publication of WO2023166377A1 publication Critical patent/WO2023166377A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Definitions

  • One embodiment of the present invention relates to transistors, semiconductor devices, memory devices, and electronic devices. Alternatively, one embodiment of the present invention relates to a method for manufacturing a memory device or a semiconductor device. Alternatively, one aspect of the present invention relates to semiconductor wafers and modules.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are examples of semiconductor devices.
  • a display device (such as a liquid crystal display device or a light-emitting display device), a projection device, a lighting device, an electro-optical device, a power storage device, a memory device, a semiconductor circuit, an imaging device, an electronic device, or the like can be said to include a semiconductor device in some cases.
  • One aspect of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to a product, a method, or a manufacturing method.
  • One aspect of the invention also relates to a process, machine, manufacture, or composition of matter.
  • a CPU is an assembly of semiconductor elements that are processed from a semiconductor wafer, have semiconductor integrated circuits (at least transistors and memories) that are chipped, and have electrodes that are connection terminals.
  • IC chips Semiconductor circuits (IC chips) such as LSIs, CPUs, and memories are mounted on circuit boards, such as printed wiring boards, and used as one of the components of various electronic devices.
  • transistor is widely applied to electronic devices such as integrated circuits (ICs) and image display devices (also simply referred to as display devices).
  • ICs integrated circuits
  • image display devices also simply referred to as display devices.
  • Silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are attracting attention as other materials.
  • Patent Document 1 discloses a low-power-consumption CPU and the like that utilize a characteristic that a transistor including an oxide semiconductor has a small leakage current.
  • Patent Document 2 discloses a memory device or the like that can retain stored data for a long period of time by utilizing the characteristic that a transistor including an oxide semiconductor has low leakage current.
  • Patent Document 3 discloses a technique for increasing the density of integrated circuits.
  • An object of one embodiment of the present invention is to provide a memory device that can be miniaturized or highly integrated. Another object is to provide a memory device with high operating speed. Another object is to provide a memory device with favorable electrical characteristics. Another object is to provide a memory device with little variation in electrical characteristics of transistors. Another object is to provide a highly reliable memory device. Another object is to provide a memory device with high on-state current. Another object is to provide a memory device with low power consumption. Another object is to provide a novel storage device. Another object is to provide a novel method for manufacturing a memory device.
  • One embodiment of the present invention includes a capacitor, a transistor over the capacitor, a first insulator over the capacitor, and a second insulator over the first insulator; a first conductor under the first insulator, an oxide semiconductor arranged in contact with the upper surface of the first conductor, and arranged between the first insulator and the second insulator, a first insulator having a second conductor in contact with the oxide semiconductor, a third insulator over the oxide semiconductor, and a third conductor over the third insulator; A first opening reaching the first conductor is formed in the second conductor and the second insulator, and at least part of the oxide semiconductor, at least part of the third insulator, and the third insulator are formed. at least a portion of the conductor is disposed within the first opening, and the capacitive element includes a fourth conductor, a fourth insulator on the fourth conductor, and a fourth insulator on the fourth insulator. and a first conductor.
  • Another embodiment of the present invention includes a capacitor, a transistor over the capacitor, a first insulator over the capacitor, and a second insulator over the first insulator.
  • the transistor has a first layer and a second layer, the second layer being stacked over the first layer, the transistor comprising a first conductor under the first insulator and a first conductor.
  • an oxide semiconductor provided in contact with a top surface of a conductor; a second conductor provided between a first insulator and a second insulator and in contact with the oxide semiconductor; a third insulator and a third conductor on the third insulator, the first conductor on the first insulator, the second conductor, and the second insulator; forming a first opening through the body, wherein at least a portion of the oxide semiconductor, at least a portion of the third insulator, and at least a portion of the third conductor are disposed within the first opening;
  • the capacitive element has a fourth conductor, a fourth insulator on the fourth conductor, a first conductor on the fourth insulator, and a second conductor on the first layer.
  • a storage device in contact with the top surface of the second conductor of the layer and in contact with the bottom surface of the second conductor of the second layer.
  • a sixth conductor is provided in contact with the upper surface of the third conductor, the second conductor is formed to extend in the first direction, and the sixth conductor comprises: Preferably formed to extend in a second direction, the first direction and the second direction intersect each other.
  • the first conductor functions as one of the source electrode and the drain electrode
  • the second conductor functions as the other of the source electrode and the drain electrode
  • the third conductor It preferably functions as a gate electrode.
  • part of the oxide semiconductor, part of the third insulator, and part of the third conductor are preferably located over the second insulator.
  • the side edge portion of the oxide semiconductor and the side edge portion of the third insulator approximately match each other in a plan view.
  • the side edge of the third conductor is located inside the side edge of the oxide semiconductor and the side edge of the third insulator in plan view.
  • a fifth insulator is provided between the third insulator and the third conductor. It is preferred to cover the side edges of the insulator. Further, in the above memory device, the fifth insulator is preferably silicon nitride.
  • the oxide semiconductor preferably contains one or more selected from In, Ga, and Zn. Further, in the above memory device, the oxide semiconductor preferably has layered crystals substantially parallel to the sidewall of the first opening. Further, in the above memory device, the oxide semiconductor preferably has a carbon concentration of less than 1 ⁇ 10 20 atoms/cm 3 .
  • a memory device that can be miniaturized or highly integrated can be provided.
  • a storage device with high operating speed can be provided.
  • a highly reliable storage device can be provided.
  • a memory device with little variation in electrical characteristics of transistors can be provided.
  • a memory device with good electrical characteristics can be provided.
  • a memory device with large on-current can be provided.
  • a memory device with low power consumption can be provided.
  • a new storage device can be provided.
  • a novel method for manufacturing a memory device can be provided.
  • FIG. 1A is a plan view of a memory device which is one embodiment of the present invention.
  • 1B to 1D are cross-sectional views of a memory device that is one embodiment of the present invention.
  • FIG. 1E is a circuit diagram illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 2A is a plan view showing a method for manufacturing a memory device which is one embodiment of the present invention.
  • 2B and 2C are cross-sectional views illustrating a method for manufacturing a memory device which is one embodiment of the present invention.
  • FIG. 3A is a plan view showing a method for manufacturing a memory device which is one embodiment of the present invention.
  • FIG. 3B and 3C are cross-sectional views illustrating a method for manufacturing a memory device which is one embodiment of the present invention.
  • FIG. 4A is a plan view showing a method for manufacturing a memory device which is one embodiment of the present invention.
  • 4B and 4C are cross-sectional views illustrating a method for manufacturing a memory device which is one embodiment of the present invention.
  • FIG. 5A is a plan view showing a method for manufacturing a memory device which is one embodiment of the present invention.
  • 5B and 5C are cross-sectional views illustrating a method for manufacturing a memory device which is one embodiment of the present invention.
  • FIG. 6A is a plan view showing a method for manufacturing a memory device which is one embodiment of the present invention.
  • FIG. 6B and 6C are cross-sectional views illustrating a method for manufacturing a memory device which is one embodiment of the present invention.
  • FIG. 7A is a plan view showing a method for manufacturing a memory device which is one embodiment of the present invention.
  • 7B and 7C are cross-sectional views illustrating a method for manufacturing a memory device which is one embodiment of the present invention.
  • FIG. 8A is a plan view showing a method for manufacturing a memory device which is one embodiment of the present invention.
  • 8B and 8C are cross-sectional views illustrating a method for manufacturing a memory device which is one embodiment of the present invention.
  • 9A to 9C are cross-sectional views of a memory device that is one embodiment of the present invention.
  • FIG. 10A is a plan view of a memory device which is one embodiment of the present invention.
  • FIG. 10B is a cross-sectional view of a memory device which is one embodiment of the present invention.
  • FIG. 11A is a plan view of a memory device which is one embodiment of the present invention.
  • FIG. 11B is a cross-sectional view of a memory device which is one embodiment of the present invention.
  • 12A to 12E are cross-sectional views illustrating a method for forming a metal oxide film according to one embodiment of the present invention.
  • 13A to 13D are cross-sectional views of metal oxides according to one embodiment of the present invention.
  • 14A to 14D are cross-sectional views illustrating a method for forming a metal oxide film according to one embodiment of the present invention.
  • FIG. 15A to 15C are cross-sectional views illustrating a method for forming a metal oxide according to one embodiment of the present invention.
  • FIG. 16 is a block diagram illustrating a configuration example of a storage device; 17A and 17B are a schematic diagram and a circuit diagram illustrating a configuration example of a memory device. 18A and 18B are schematic diagrams illustrating configuration examples of a storage device.
  • FIG. 19 is a circuit diagram illustrating a configuration example of a memory device.
  • 20A and 20B are schematic diagrams of a semiconductor device according to one embodiment of the present invention.
  • 21A and 21B are diagrams illustrating an example of an electronic component.
  • 22A to 22E are schematic diagrams of a memory device according to one embodiment of the present invention.
  • 23A to 23H are diagrams illustrating electronic devices according to one embodiment of the present invention.
  • FIG. 24 is a diagram showing an example of space equipment.
  • the ordinal numbers such as first and second are used for convenience and do not indicate the order of steps or the order of stacking. Therefore, for example, “first” can be appropriately replaced with “second” or “third”. Also, the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one aspect of the present invention.
  • X and Y are connected means that X and Y are electrically connected.
  • X and Y are electrically connected means an object (an element such as a switch, a transistor element, or a diode, or a circuit including the element and wiring) between X and Y. ) is present, the connection through which electrical signals can be transmitted between X and Y.
  • the case where X and Y are electrically connected includes the case where X and Y are directly connected.
  • the fact that X and Y are directly connected means that an electric signal is transmitted between X and Y via a wiring (or electrode) or the like between X and Y without passing through the object.
  • a direct connection means a connection that can be regarded as the same circuit diagram when represented by an equivalent circuit.
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a region in which a channel is formed (hereinafter also referred to as a channel formation region) is provided between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode).
  • a current can flow between the source and the drain through the formation region.
  • a channel formation region means a region where current mainly flows.
  • the function of the source or drain may be switched when using transistors of different polarities or when the direction of current changes in circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” can be used interchangeably in some cases.
  • impurities in a semiconductor refer to, for example, substances other than the main components that constitute the semiconductor.
  • an element whose concentration is less than 0.1 atomic percent can be said to be an impurity.
  • the inclusion of impurities may cause, for example, an increase in the defect level density of the semiconductor, a decrease in crystallinity, and the like.
  • impurities that change the characteristics of the semiconductor include, for example, group 1 elements, group 2 elements, group 13 elements, group 14 elements, group 15 elements, and oxide semiconductors.
  • transition metals other than the main component such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen.
  • water may also function as an impurity.
  • oxygen vacancies also referred to as V 2 O 3
  • silicon oxynitride contains more oxygen than nitrogen as its composition.
  • Silicon nitride oxide contains more nitrogen than oxygen in its composition.
  • aluminum oxynitride has a higher content of oxygen than nitrogen as its composition.
  • aluminum oxynitride has a composition in which the content of nitrogen is higher than that of oxygen.
  • hafnium oxynitride has a higher content of oxygen than nitrogen as its composition.
  • hafnium oxynitride has a composition in which the content of nitrogen is higher than that of oxygen.
  • insulator can be replaced with an insulating film or an insulating layer.
  • conductor can be replaced with a conductive film or a conductive layer.
  • semiconductor can be interchanged with a semiconductor film or a semiconductor layer.
  • parallel means a state in which two straight lines are arranged at an angle of -10 degrees or more and 10 degrees or less. Therefore, the case of ⁇ 5 degrees or more and 5 degrees or less is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of -30 degrees or more and 30 degrees or less.
  • Perfect means that two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, the case of 85 degrees or more and 95 degrees or less is also included.
  • substantially perpendicular means a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • Voltage is a potential difference from a reference potential.
  • the reference potential is ground potential
  • “voltage” can be replaced with “potential”. Note that the ground potential does not necessarily mean 0V.
  • the potential is relative, and when the reference potential changes, the potential applied to the wiring, the potential applied to the circuit, etc., and the potential output from the circuit etc. also change.
  • the heights are the same or approximately the same” refers to a configuration in which the heights from a reference surface (for example, a flat surface such as a substrate surface) are equal in cross-sectional view.
  • planarization processing typically CMP processing
  • CMP processing may expose the surface of a single layer or multiple layers.
  • the surfaces to be CMP-processed have the same height from the reference surface.
  • the heights of the layers may differ depending on the processing equipment, processing method, or material of the surface to be processed during the CMP processing. In this specification and the like, this case is also treated as "the height matches or roughly matches".
  • the height of the top surface of the first layer and the height of the second layer A case where the height difference from the upper surface is 20 nm or less is also referred to as "matching or substantially matching heights".
  • the ends match or roughly match means that at least a part of the outline overlaps between the laminated layers in plan view.
  • the upper layer and the lower layer may be processed with the same mask pattern, or partially with the same mask pattern.
  • the contours do not overlap, and the upper contour may be positioned inside the lower contour, or the upper contour may be positioned outside the lower contour. “match or approximate match”.
  • a memory device which is one embodiment of the present invention includes a transistor and a capacitor.
  • FIG. 1A to 1D are plan and cross-sectional views of a memory device having a transistor 200 and a capacitor 100.
  • FIG. FIG. 1A is a plan view of the storage device.
  • 1B to 1D are cross-sectional views of the storage device.
  • FIG. 1B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 1A.
  • FIG. 1C is sectional drawing of the site
  • 1D is a cross-sectional view of a portion of transistor 200.
  • the Z direction shown in FIG. 1A is parallel to the channel length direction of the transistor 200, the Y direction is perpendicular to the Z direction, and the X direction is perpendicular to the Z and Y directions. Note that the X direction, Y direction, and Z direction shown in FIG. 1A are also shown in FIGS. 1B to 1D.
  • a memory device of one embodiment of the present invention includes an insulator 140 over a substrate (not shown), a capacitor 100 over the insulator 140, a transistor 200 over the capacitor 100, and transistors over the insulator 140 and the capacitor 100.
  • the insulator 140, the insulator 280, the insulator 281, the insulator 285, the insulator 287, and the insulator 289 function as interlayer films.
  • the transistor 200 includes the conductor 120 under the insulator 280 , the oxide semiconductor 230 in contact with the top surface of the conductor 120 , the conductor 240 in contact with part of the oxide semiconductor, and the oxide semiconductor 230 . and a conductor 260 on the insulator 250 .
  • the oxide semiconductor 230 functions as a semiconductor layer
  • the conductor 260 functions as a gate electrode
  • the conductor 120 functions as one of a source electrode and a drain electrode
  • the conductor 240 functions as the other of the source electrode and the drain electrode.
  • insulator 250 acts as a gate insulator.
  • an opening 290 reaching the conductor 120 is formed in the insulator 280, the conductor 240, and the insulator 285. As shown in FIG. At least part of the oxide semiconductor 230 , at least part of the insulator 250 , and at least part of the conductor 260 are arranged in the opening 290 .
  • the capacitive element 100 has a conductor 110 over the insulator 140 , an insulator 130 over the conductor 110 , and a conductor 120 over the insulator 130 .
  • Conductor 110 functions as a bottom electrode
  • conductor 120 functions as a top electrode
  • insulator 130 functions as a dielectric. That is, the capacitive element 100 constitutes an MIM (Metal-Insulator-Metal) capacitor.
  • the transistor 200 and the capacitor 100 described in this embodiment can be used as memory cells of a memory device (hereinafter also referred to as memory cells 150).
  • the transistor 200 is provided so as to overlap with the capacitor 100 as illustrated in FIGS. 1B and 1C.
  • the conductor 120 functions as one of the source and drain electrodes of the transistor 200 and the upper electrode of the capacitor 100; therefore, the transistor 200 and the capacitor 100 share part of their structures.
  • the transistor 200 and the capacitor 100 can be provided without greatly increasing the area occupied in a plan view. Accordingly, the area of the memory cells 150 can be reduced, so that the memory cells 150 can be arranged at high density and the storage capacity of the memory device can be increased. In other words, the storage device can be highly integrated.
  • FIG. 1E A circuit diagram of the memory device described in this embodiment is shown in FIG. 1E.
  • the configuration shown in FIGS. 1A-1C functions as a memory cell of a storage device.
  • a memory cell has a transistor Tr and a capacitive element C.
  • the transistor Tr corresponds to the transistor 200 and the capacitor C corresponds to the capacitor 100 .
  • one of the source and drain of the transistor Tr is connected to one electrode of the capacitive element C.
  • the other of the source and drain of the transistor Tr is connected to the wiring BL.
  • a gate of the transistor Tr is connected to the wiring WL.
  • the other electrode of the capacitive element C is connected to the wiring PL.
  • the wiring BL corresponds to the conductor 240
  • the wiring WL corresponds to the conductor 265
  • the wiring PL corresponds to the conductor 110 .
  • the conductors 265 are formed to extend in the Y direction and the conductors 240 are formed to extend in the X direction, as shown in FIGS. 1A to 1C.
  • the wiring BL and the wiring WL are provided to cross each other.
  • the wiring PL is provided in parallel with the wiring WL in FIG. 1E, the present invention is not limited to this.
  • the wiring PL (the conductor 110) may be provided parallel to the wiring BL, or the wiring PL (the conductor 110) may be provided in a plane.
  • the transistor 200 includes the conductor 120 provided over and in contact with the insulator 130, the top surface of the conductor 120, the side surface of the insulator 280, the side surface of the conductor 240, and the insulator 285.
  • an oxide semiconductor 230 provided in contact with a side surface and a top surface of the oxide semiconductor 230, an insulator 250 provided in contact with the top surface of the oxide semiconductor 230, a conductor 240 provided to be embedded in the insulator 281, and an insulator
  • a conductor 260 provided in contact with the top surface of the conductor 250 and a conductor 265 provided in contact with the top surface of the conductor 260 and embedded in the insulator 289 can be provided.
  • Apertures 290 may be provided in a cylindrical shape, as shown in FIGS. 1A-1D.
  • the opening 290 is circular in plan view and rectangular in cross section.
  • the bottom surface of the opening 290 is the top surface of the conductor 120
  • the sidewalls of the opening 290 are side surfaces of the insulator 280 , the conductor 240 , and the insulator 285 .
  • the opening 290 is provided so that the side wall of the opening 290 is substantially perpendicular to the upper surface of the conductor 120, but the present invention is not limited to this.
  • the sidewalls of opening 290 may be tapered. By tapering the side wall of the opening 290, coverage with the oxide semiconductor 230, the insulator 250, or the like is improved, and defects such as voids can be reduced.
  • a tapered shape refers to a shape in which at least part of the side surface of the structure is inclined with respect to the substrate surface or the formation surface. For example, there is a region where the angle formed by the inclined side surface and the substrate surface (hereinafter sometimes referred to as taper angle) is less than 90°. Note that the side surfaces of the structure and the substrate surface are not necessarily completely flat, and may be substantially planar with a fine curvature or substantially planar with fine unevenness.
  • the opening 290 may have a substantially circular shape such as an ellipse, a polygonal shape such as a quadrangle, or a polygonal shape such as a quadrangle with rounded corners.
  • the portions of the oxide semiconductor 230 , the insulator 250 , and the conductor 260 that are arranged in the opening 290 are provided so as to reflect the shape of the opening 290 . Therefore, the oxide semiconductor 230 is provided so as to cover the bottom surface and sidewalls of the opening 290 , the insulator 250 is provided so as to cover the oxide semiconductor 230 , and the recessed portion of the insulator 250 that reflects the shape of the opening 290 is filled.
  • a conductor 260 is provided as shown.
  • the oxide semiconductor 230 is in contact with the top surface of the conductor 120 at the bottom of the opening 290 and is in contact with the side surface of the conductor 240 at the side walls of the opening 290 .
  • conductor 260 functions as the gate electrode of transistor 200
  • conductor 120 functions as one of the source and drain electrodes of transistor 200
  • conductor 240 functions as the other of the source and drain electrodes of transistor 200. Function. Therefore, at least part of the region of the oxide semiconductor 230 in contact with the conductor 120 and its vicinity functions as one of a source region and a drain region, and at least part of the region of the oxide semiconductor 230 in contact with the conductor 240 and its vicinity functions as one of a source region and a drain region. The portion functions as the other of the source and drain regions.
  • FIG. 1D is a cross-sectional view in the XY plane including the conductor 240. FIG. As shown in FIG.
  • the conductor 240 is in contact with the entire periphery of the oxide semiconductor 230 . Therefore, the other of the source region and the drain region of the transistor 200 can be formed around the entire periphery of a portion of the oxide semiconductor 230 which is formed in the same layer as the conductor 240 .
  • At least part of the region between the region functioning as one of the source region and the drain region and the region functioning as the other of the source region and the drain region in the oxide semiconductor 230 functions as a channel formation region.
  • the channel formation region of the transistor 200 is located between the conductor 120 and the conductor 240 in the oxide semiconductor 230 . It can also be said that the channel formation region of the transistor 200 is located in a region of the oxide semiconductor 230 which is in contact with the insulator 280 or a region in the vicinity thereof. In other words, it can be said that the channel length of the transistor 200 is determined by the thickness of the insulator 280 on the conductor 120 .
  • the channel length was set by the exposure limit of photolithography, but in the present invention, the channel length can be set by the thickness of the insulator 280 . Therefore, the channel length of the transistor 200 is set to a very fine structure equal to or less than the exposure limit of photolithography (for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less and 1 nm or more, or 5 nm or more). As a result, the ON current of the transistor 200 is increased, and the frequency characteristics can be improved. Therefore, since the read speed and write speed of the memory cell 150 can be improved, a memory device with high operating speed can be provided.
  • the exposure limit of photolithography for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less and 1 nm or more, or 5 nm or more.
  • channel forming regions, source regions, and drain regions may be formed within the openings 290, as described above. Accordingly, the area occupied by the transistor 200 can be reduced as compared with a conventional transistor in which a channel formation region, a source region, and a drain region are separately provided on the XY plane. As a result, the storage device can be highly integrated, and the storage capacity per unit area can be increased.
  • the oxide semiconductor 230, the insulator 250, and the conductor 260 are provided concentrically as in FIG. 1D. Therefore, the side surface of the conductor 260 provided in the center faces the side surface of the oxide semiconductor 230 with the insulator 250 interposed therebetween. That is, in plan view, the entire periphery of the oxide semiconductor 230 becomes a channel formation region. At this time, for example, the channel width of the transistor 200 is determined by the length of the periphery of the oxide semiconductor 230 .
  • the oxide semiconductor 230, the insulator 250, and the conductor 260 are provided concentrically by forming the opening 290 so as to be circular in plan view. Accordingly, the distance between the conductor 260 and the oxide semiconductor 230 is substantially uniform, so that the gate electric field can be applied to the oxide semiconductor 230 substantially uniformly.
  • the channel formation region of the transistor 200 preferably has fewer oxygen vacancies or a lower concentration of impurities such as hydrogen, nitrogen, and metal elements than the source and drain regions.
  • hydrogen in the vicinity of oxygen vacancies may form defects in which hydrogen is added to oxygen vacancies (hereinafter sometimes referred to as VOH ) to generate electrons that serve as carriers.
  • VOH oxygen vacancies
  • the channel formation region of the transistor 200 is a high resistance region with low carrier concentration. Therefore, the channel formation region of the transistor 200 can be said to be i-type (intrinsic) or substantially i-type.
  • the source region and the drain region of the transistor 200 have more oxygen vacancies, more VOH , or higher concentrations of impurities such as hydrogen, nitrogen, and metal elements than the channel formation region, so that the carrier concentration is increased.
  • the low-resistance region That is, the source and drain regions of the transistor 200 are n-type regions with higher carrier concentration and lower resistance than the channel formation region.
  • Part of the oxide semiconductor 230 , part of the insulator 250 , and part of the conductor 260 are located outside the opening 290 , that is, over the insulator 285 .
  • part of the oxide semiconductor 230 can be in contact with the top surface of the insulator 285 .
  • a structure may be employed in which the side edges of the oxide semiconductor 230 and the side edges of the insulator 250 are substantially aligned. With such a structure, the oxide semiconductor 230 and the insulator 250 can be formed using the same mask, so that manufacturing steps of the memory device can be simplified.
  • a structure in which the insulator 250 covers the side edge portion of the oxide semiconductor 230 may be employed. Accordingly, short-circuiting between the conductor 260 and the oxide semiconductor 230 can be prevented.
  • the side edges of the conductor 260 are preferably located inside the side edges of the oxide semiconductor 230 and the insulator 250 . Accordingly, short-circuiting between the conductor 260 and the oxide semiconductor 230 can be prevented.
  • the bandgap of the metal oxide used as the oxide semiconductor 230 is preferably 2 eV or more, more preferably 2.5 eV or more.
  • the off-state current of the transistor can be reduced by using a metal oxide with a large bandgap. Since the off-state current of the transistor 200 is low, memory contents can be retained for a long time by using the transistor 200 for a memory cell. That is, since the refresh operation is not required or the frequency of the refresh operation is extremely low, the power consumption of the memory device can be sufficiently reduced.
  • the oxide semiconductor 230 it is preferable to use, for example, metal oxides such as indium oxide, gallium oxide, and zinc oxide.
  • a metal oxide containing two or three elements selected from indium, the element M, and zinc is preferably used.
  • Element M includes gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and cobalt.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • a metal oxide containing indium, the element M, and zinc is sometimes referred to as an In-M-Zn oxide.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) (also referred to as IGZO) is preferably used for a semiconductor layer of a transistor.
  • an oxide containing indium (In), gallium (Ga), zinc (Zn), and tin (Sn) (IGZTO) may be used for the semiconductor layer of the transistor.
  • an oxide containing indium (In), aluminum (Al), and zinc (Zn) also referred to as IAZO
  • an oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn) IAGZO or IGAZO
  • IAGZO or IGAZO may be used for the semiconductor layer of the transistor.
  • the oxide semiconductor 230 may have a stacked structure of a plurality of oxide layers with different chemical compositions.
  • a structure in which a plurality of types selected from the above metal oxides are appropriately laminated may be employed.
  • the neighboring composition includes a range of ⁇ 30% of the desired atomic number ratio.
  • the element M it is preferable to use gallium.
  • the above atomic ratio is not limited to the atomic ratio of the deposited metal oxide, and the atomic ratio of the sputtering target used for the deposition of the metal oxide. may be
  • the oxide semiconductor 230 preferably has crystallinity.
  • a CAAC-OS c-axis aligned crystal oxide semiconductor
  • the CAAC-OS preferably has a plurality of layered crystal regions, and the c-axis is oriented in the normal direction of the forming surface.
  • the oxide semiconductor 230 preferably has layered crystals substantially parallel to the sidewalls of the opening 290 , especially the side surfaces of the insulator 280 . With such a structure, the layered crystal of the oxide semiconductor 230 is formed substantially parallel to the channel length direction of the transistor 200, so that the on-state current of the transistor can be increased.
  • CAAC-OS is a metal oxide that has a dense structure with high crystallinity and few impurities and defects (such as oxygen vacancies).
  • heat treatment is performed at a temperature at which the metal oxide is not polycrystallized (for example, 400° C. or more and 600° C. or less), so that the CAAC-OS has a dense structure with higher crystallinity.
  • a temperature at which the metal oxide is not polycrystallized for example, 400° C. or more and 600° C. or less
  • the oxide semiconductor 230 by using a crystalline oxide such as CAAC-OS as the oxide semiconductor 230, extraction of oxygen from the oxide semiconductor 230 by the source electrode or the drain electrode can be reduced. Accordingly, extraction of oxygen from the oxide semiconductor 230 can be reduced even when heat treatment is performed, so that the transistor 200 is stable against high temperatures (so-called thermal budget) in the manufacturing process.
  • a crystalline oxide such as CAAC-OS
  • the insulator 250 functions as a gate insulator.
  • an insulator described in the section ⁇ Insulator>> described later can be used as a single layer or a stacked layer.
  • the insulator 250 can be silicon oxide or silicon oxynitride. Silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • an insulator having a high dielectric constant which is described in the item ⁇ Insulator>> described later, that is, a so-called high-k material may be used.
  • hafnium oxide or aluminum oxide may be used.
  • the thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less, more preferably 0.5 nm or more and 15 nm or less, and even more preferably 0.5 nm or more and 10 nm or less. At least part of the insulator 250 may have a region having the thickness as described above.
  • the concentration of impurities such as water and hydrogen in the insulator 250 is reduced. Accordingly, entry of impurities such as water and hydrogen into the channel formation region of the oxide semiconductor 230 can be suppressed.
  • the conductor 260 functions as a gate electrode.
  • a single layer or a laminate of the conductors described in ⁇ Conductor>> can be used.
  • a highly conductive material such as tungsten can be used.
  • the conductor 260 it is preferable to use a conductive material that is difficult to oxidize, a conductive material that has a function of suppressing the diffusion of oxygen, or the like.
  • the conductive material include a conductive material containing nitrogen (such as titanium nitride or tantalum nitride) and a conductive material containing oxygen (such as ruthenium oxide).
  • the conductor 260 may have a stacked structure, for example, a structure in which tungsten is stacked over titanium nitride.
  • the conductor 260 is preferably provided so as to be embedded in the insulator 287 . At this time, it is preferable that the height of the top surface of the conductor 260 and the height of the top surface of the insulator 287 match or substantially match.
  • the conductor 260 is provided so as to fill the opening 290 in FIGS. 1B and 1C, the present invention is not limited to this.
  • a concave portion reflecting the shape of the opening 290 may be formed in the central portion of the conductor 260 .
  • the recess may be filled with an inorganic insulating material or the like.
  • the conductor 120 functions as one of the source electrode and the drain electrode and also as the upper electrode of the capacitive element 100 .
  • As the conductor 120 a single layer or a laminate of the conductors described in ⁇ Conductor>> can be used.
  • the conductor 120 is preferably made of a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen.
  • a conductive material that is difficult to oxidize titanium nitride or tantalum nitride can be used.
  • a structure in which tantalum nitride is laminated on titanium nitride may be used. In this case, titanium nitride is in contact with the insulator 130 and tantalum nitride is in contact with the oxide semiconductor 230 .
  • the conductor 120 By making the conductor 120 have the above structure, excessive oxidation of the conductor 120 by the oxide semiconductor 230 can be reduced. Further, when an oxide insulator is used for the insulator 130, excessive oxidation of the conductor 120 by the insulator 130 can be reduced.
  • FIGS. 1B and 1C show a configuration in which the upper surface of the conductor 120 is flattened, the present invention is not limited to this.
  • a configuration in which a recess overlapping the opening 290 is formed on the upper surface of the conductor 120 may be employed.
  • At least part of the oxide semiconductor 230, the insulator 250, and the conductor 260 are formed so as to fill the recess, so that the gate of the conductor 260 reaches the vicinity of the conductor 120 of the oxide semiconductor 230. It is possible to make it easier to apply an electric field.
  • the conductor 240 functions as the other of the source electrode and the drain electrode.
  • As the conductor 240 a single layer or a laminate of the conductors described in ⁇ Conductor>> can be used.
  • the conductor 240 can be a highly conductive material such as tungsten.
  • the conductor 240 is preferably made of a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen.
  • a conductive material that is difficult to oxidize titanium nitride or tantalum nitride can be used. With such a structure, excessive oxidation of the conductor 240 by the oxide semiconductor 230 can be reduced.
  • a structure in which tungsten is laminated on titanium nitride may be used. By stacking tungsten in this manner, the conductivity of the conductor 240 can be improved and the wiring BL can sufficiently function.
  • the conductor 240 is preferably provided so as to be embedded in the insulator 281 . At this time, it is preferable that the height of the upper surface of the conductor 240 and the height of the upper surface of the insulator 281 match or substantially match.
  • the conductor 265 functions as a wiring WL electrically connected to the gate of the transistor 200 .
  • a single layer or a laminate of the conductors described in ⁇ Conductor>> can be used.
  • the conductor 265 can be a highly conductive material such as tungsten.
  • the conductor 265 is preferably provided so as to be embedded in the insulator 289 . At this time, it is preferable that the height of the upper surface of the conductor 265 and the height of the upper surface of the insulator 289 match or substantially match.
  • the side edges of the conductor 265 are substantially aligned with the side edges of the conductor 260, but the present invention is not limited to this.
  • the side edges of the conductor 265 may be positioned outside the side edges of the conductor 260 or may be positioned inside the side edges of the conductor 260 .
  • the insulator 140, the insulator 280, the insulator 281, the insulator 285, the insulator 287, and the insulator 289 preferably have a low dielectric constant because they function as interlayer films. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance generated between wirings can be reduced.
  • insulator 140, the insulator 280, the insulator 281, the insulator 285, the insulator 287, and the insulator 289 insulators having a low relative dielectric constant, which are described in the section ⁇ Insulators>> to be described later, are used. Single layers or laminates can be used.
  • silicon oxide, silicon oxynitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having vacancies, or the like can be used.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the concentration of impurities such as water and hydrogen in the insulators 140, 280, 281, 285, 287, and 289 is preferably reduced. Accordingly, entry of impurities such as water and hydrogen into the channel formation region of the oxide semiconductor 230 can be suppressed.
  • the insulator 280 provided near the channel formation region it is preferable to use an insulator containing oxygen released by heating (hereinafter also referred to as excess oxygen).
  • excess oxygen an insulator containing oxygen released by heating
  • oxygen can be supplied from the insulator 280 to the channel formation region of the oxide semiconductor 230, and oxygen vacancies and V OH can be reduced. Accordingly, the electrical characteristics of the transistor 200 can be stabilized, and reliability can be improved.
  • the capacitor 100 has a conductor 110 , an insulator 130 , and a conductor 120 .
  • the conductor 110 functions as one of a pair of electrodes (also referred to as a lower electrode) of the capacitor 100
  • the conductor 120 functions as the other of the pair of electrodes (also referred to as an upper electrode) of the capacitor 100
  • the insulator 130 functions as It functions as a dielectric of the capacitive element 100 .
  • the conductor 110 is provided on the insulator 140 .
  • the conductor 110 functions as the wiring PL, and can be provided extending in the Y direction, for example.
  • As the conductor 110 a single layer or a laminate of the conductors described in ⁇ Conductor>> can be used.
  • the conductor 110 can be made of a highly conductive material such as tungsten. By using a conductive material having high conductivity in this manner, the conductivity of the conductor 110 can be improved and the wiring PL can sufficiently function.
  • the conductor 110 is preferably formed by stacking a conductive material that is difficult to oxidize, a conductive material that has a function of suppressing the diffusion of oxygen, or the like.
  • a structure in which titanium nitride is laminated on tungsten may be used. With such a structure, excessive oxidation of the conductor 110 by the insulator 130 can be reduced.
  • the insulator 130 is provided on the conductor 110 .
  • a high dielectric constant (high-k) material (a material with a high dielectric constant) is preferably used for the insulator 130 .
  • the insulator of a high dielectric constant (high-k) material includes oxides, oxynitrides, nitride oxides, or nitrides containing one or more metal elements selected from aluminum, hafnium, zirconium, gallium, and the like. can use objects.
  • the oxide, oxynitride, nitride oxide, or nitride may contain silicon.
  • an insulating layer made of the above materials may be laminated and used.
  • insulators of high-k materials aluminum oxide, hafnium oxide, zirconium oxide, oxides with aluminum and hafnium, oxynitrides with aluminum and hafnium, oxides with silicon and hafnium, Oxynitrides with silicon and hafnium, oxides with silicon and zirconium, oxynitrides with silicon and zirconium, oxides with hafnium and zirconium, oxynitrides with hafnium and zirconium, and the like can be used.
  • the insulator 130 can be thick enough to suppress leakage current and the capacitance of the capacitor 100 can be sufficiently secured.
  • a laminated insulating layer made of the above materials and a laminated structure of a high dielectric constant (high-k) material and a material having a higher dielectric strength than the high dielectric constant (high-k) material is used.
  • high-k high dielectric constant
  • high-k high dielectric constant
  • the insulator 130 an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are stacked in this order can be used.
  • an insulating film in which zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are stacked in this order can be used.
  • an insulating film in which hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide are stacked in this order can be used.
  • a stack of insulators having relatively high dielectric strength such as aluminum oxide dielectric strength is improved and electrostatic breakdown of the capacitor 100 can be suppressed.
  • a structure may be adopted in which the side ends of the conductor 110 and the side ends of the insulator 130 are substantially aligned.
  • the conductor 110 and the insulator 130 can be formed using the same mask, so that manufacturing steps of the memory device can be simplified.
  • the insulator 130 may cover the side ends of the conductor 110 . This can prevent the conductor 110 and the conductor 120 from being short-circuited.
  • the conductor 120 may be provided as described in the section [Transistor 200].
  • the area of the island-shaped conductor 120 may be appropriately set according to the design value of the capacitative element 100 . For example, by increasing the area of the island-shaped conductor 120, the capacitance of the capacitor 100 can be increased. By increasing the capacitance per unit area of the capacitor 100 in this way, the read operation of the memory device can be stabilized.
  • an insulator substrate, a semiconductor substrate, or a conductor substrate may be used, for example.
  • insulator substrates include glass substrates, quartz substrates, sapphire substrates, stabilized zirconia substrates (yttria stabilized zirconia substrates, etc.), and resin substrates.
  • Semiconductor substrates include, for example, semiconductor substrates made of silicon or germanium, or compound semiconductor substrates made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • a semiconductor substrate having an insulator region inside the semiconductor substrate such as an SOI (Silicon On Insulator) substrate.
  • conductive substrates include graphite substrates, metal substrates, alloy substrates, and conductive resin substrates.
  • a substrate having a metal nitride a substrate having a metal oxide, and the like.
  • substrates in which an insulator substrate is provided with a conductor or a semiconductor a substrate in which a semiconductor substrate is provided with a conductor or an insulator, a substrate in which a conductor substrate is provided with a semiconductor or an insulator, and the like.
  • these substrates provided with elements may be used.
  • Elements provided on the substrate include a capacitor element, a resistance element, a switch element, a light emitting element, a memory element, and the like.
  • Insulators with a high dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, and oxides containing silicon and hafnium. There are nitrides, or nitrides with silicon and hafnium.
  • Insulators with a low dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and vacancies. silicon oxide, resin, or the like.
  • An insulator that functions as a gate insulator preferably has a region containing oxygen that is released by heating. For example, when silicon oxide or silicon oxynitride including a region containing oxygen released by heating is in contact with the oxide semiconductor 230, oxygen vacancies in the oxide semiconductor 230 can be compensated.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from among the above, an alloy containing the above-described metal elements as a component, or an alloy or the like in which the above-described metal elements are combined.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, and the like are used. is preferred. Also, tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a conductive material or a material that maintains conductivity even after absorbing oxygen.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be laminated and used.
  • a laminated structure in which the material containing the metal element described above and the conductive material containing oxygen are combined may be used.
  • a laminated structure may be employed in which the material containing the metal element described above and the conductive material containing nitrogen are combined.
  • a laminated structure may be employed in which the material containing the metal element described above, the conductive material containing oxygen, and the conductive material containing nitrogen are combined.
  • a metal oxide (oxide semiconductor) that functions as a semiconductor is preferably used as the oxide semiconductor 230 .
  • the above description can be referred to below for the metal oxide that can be applied to the oxide semiconductor 230 according to the present invention.
  • nitrogen-containing metal oxides may also be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may also be referred to as a metal oxynitride.
  • oxides containing indium (In), gallium (Ga), and zinc (Zn) will be described as examples of metal oxides. Note that an oxide containing indium (In), gallium (Ga), and zinc (Zn) is sometimes called an In--Ga--Zn oxide.
  • Crystal structures of oxide semiconductors include amorphous (including completely amorphous), CAAC (c-axis-aligned crystalline), nc (nanocrystalline), single crystal, and polycrystalline. .
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD) spectrum.
  • XRD X-ray diffraction
  • it can be evaluated using an XRD spectrum obtained by GIXD (Grazing-Incidence XRD) measurement.
  • GIXD Gram-Incidence XRD
  • the GIXD method is also called a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement may be simply referred to as the XRD spectrum.
  • the shape of the peak of the XRD spectrum is almost bilaterally symmetrical.
  • the shape of the peak of the XRD spectrum is left-right asymmetric.
  • the asymmetric shape of the peaks in the XRD spectra demonstrates the presence of crystals in the film or substrate. In other words, the film or substrate cannot be said to be in an amorphous state unless the shape of the peaks in the XRD spectrum is symmetrical.
  • the crystal structure of the film or substrate can be evaluated by a diffraction pattern (also referred to as a nano beam electron diffraction pattern) observed by nano beam electron diffraction (NBED).
  • a diffraction pattern also referred to as a nano beam electron diffraction pattern
  • NBED nano beam electron diffraction
  • a halo is observed in the diffraction pattern of a quartz glass substrate, and it can be confirmed that the quartz glass is in an amorphous state.
  • a spot-like pattern is observed instead of a halo. For this reason, it is presumed that it cannot be concluded that the In-Ga-Zn oxide deposited at room temperature is in an intermediate state, neither single crystal nor polycrystal, nor amorphous state, and is in an amorphous state. be done.
  • oxide semiconductors may be classified differently from the above when their structures are focused. For example, oxide semiconductors are classified into single-crystal oxide semiconductors and non-single-crystal oxide semiconductors. Examples of non-single-crystal oxide semiconductors include the above CAAC-OS and nc-OS. Non-single-crystal oxide semiconductors include polycrystalline oxide semiconductors, amorphous-like oxide semiconductors (a-like OS), amorphous oxide semiconductors, and the like.
  • CAAC-OS is an oxide semiconductor that includes a plurality of crystal regions, and the c-axes of the plurality of crystal regions are oriented in a specific direction. Note that the specific direction is the thickness direction of the CAAC-OS film, the normal direction to the formation surface of the CAAC-OS film, or the normal direction to the surface of the CAAC-OS film.
  • a crystalline region is a region having periodicity in atomic arrangement. If the atomic arrangement is regarded as a lattice arrangement, the crystalline region is also a region with a uniform lattice arrangement.
  • CAAC-OS has a region where a plurality of crystal regions are connected in the a-b plane direction, and the region may have strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region with a uniform lattice arrangement and another region with a uniform lattice arrangement in a region where a plurality of crystal regions are connected. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and has no obvious orientation in the ab plane direction.
  • each of the plurality of crystal regions is composed of one or more minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystalline region is less than 10 nm.
  • the maximum diameter of the crystal region may be about several tens of nanometers.
  • the CAAC-OS includes a layer containing indium (In) and oxygen (hereinafter referred to as an In layer) and a layer containing gallium (Ga), zinc (Zn), and oxygen (
  • In layer a layer containing indium (In) and oxygen
  • Ga gallium
  • Zn zinc
  • oxygen oxygen
  • it tends to have a layered crystal structure (also referred to as a layered structure) in which (Ga, Zn) layers are laminated.
  • the (Ga, Zn) layer may contain indium.
  • the In layer may contain gallium.
  • the In layer may contain zinc.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM (Transmission Electron Microscope) image.
  • a plurality of bright points are observed in the electron beam diffraction pattern of the CAAC-OS film.
  • a certain spot and another spot are observed at point-symmetrical positions with respect to the spot of the incident electron beam that has passed through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is basically a hexagonal lattice, but the unit cell is not always a regular hexagon and may be a non-regular hexagon. Moreover, the distortion may have a lattice arrangement such as a pentagon or a heptagon. Note that in CAAC-OS, no clear crystal grain boundary can be observed even near the strain. That is, it can be seen that the distortion of the lattice arrangement suppresses the formation of grain boundaries. This is because the CAAC-OS can tolerate strain due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to the substitution of metal atoms. it is conceivable that.
  • a crystal structure in which clear grain boundaries are confirmed is called a polycrystal.
  • a grain boundary becomes a recombination center, traps carriers, and is highly likely to cause a decrease in on-current of a transistor, a decrease in field-effect mobility, and the like. Therefore, a CAAC-OS in which no clear grain boundaries are observed is one of crystalline oxides having a crystal structure suitable for a semiconductor layer of a transistor.
  • a structure containing Zn is preferable for forming a CAAC-OS.
  • In--Zn oxide and In--Ga--Zn oxide are preferable because they can suppress the generation of grain boundaries more than In oxide.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear crystal grain boundaries. Therefore, it can be said that the decrease in electron mobility due to grain boundaries is less likely to occur in CAAC-OS.
  • CAAC-OS since the crystallinity of an oxide semiconductor may be deteriorated due to contamination of impurities, generation of defects, or the like, CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, an oxide semiconductor including CAAC-OS has stable physical properties. Therefore, an oxide semiconductor including CAAC-OS is resistant to heat and has high reliability.
  • CAAC-OS is also stable against high temperatures (so-called thermal budget) in the manufacturing process. Therefore, when a CAAC-OS is used for a transistor including a metal oxide in a channel formation region (sometimes referred to as an OS transistor), the degree of freedom in the manufacturing process can be increased.
  • nc-OS has periodic atomic arrangement in a minute region (eg, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has minute crystals.
  • the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also called a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • an nc-OS may be indistinguishable from an a-like OS or an amorphous oxide semiconductor depending on the analysis method.
  • an nc-OS film is subjected to structural analysis using an XRD apparatus, out-of-plane XRD measurement using ⁇ /2 ⁇ scanning does not detect a peak indicating crystallinity.
  • an nc-OS film is subjected to electron beam diffraction (also referred to as selected area electron beam diffraction) using an electron beam with a probe diameter larger than that of nanocrystals (for example, 50 nm or more), a diffraction pattern like a halo pattern is obtained. Observed.
  • an electron beam diffraction pattern is obtained in which a plurality of spots are observed within a ring-shaped area centered on the spot.
  • An a-like OS is an oxide semiconductor having a structure between an nc-OS and an amorphous oxide semiconductor.
  • An a-like OS has void or low density regions. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS. In addition, the a-like OS has a higher hydrogen concentration in the film than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have a variety of structures, each with different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • Transistor including oxide semiconductor> By using the above oxide semiconductor for a transistor, a transistor with high field-effect mobility can be realized. Further, a highly reliable transistor can be realized.
  • an oxide semiconductor with a low carrier concentration is preferably used for a channel formation region of a transistor.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm ⁇ 3 or less, preferably 1 ⁇ 10 15 cm ⁇ 3 or less, more preferably 1 ⁇ 10 13 cm ⁇ 3 or less, more preferably 1 ⁇ 10 11 cm ⁇ 3 or less . 3 or less, more preferably less than 1 ⁇ 10 10 cm ⁇ 3 and 1 ⁇ 10 ⁇ 9 cm ⁇ 3 or more. Note that in the case of lowering the carrier concentration of the oxide semiconductor film, the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • the trap level density may also be low.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor whose channel formation region is formed in an oxide semiconductor with a high trap level density might have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon, and the like.
  • the impurities in the oxide semiconductor refer to, for example, substances other than the main components of the oxide semiconductor. For example, an element whose concentration is less than 0.1 atomic percent can be said to be an impurity.
  • the concentration of silicon or carbon in the oxide semiconductor is 2 ⁇ 10 atoms/cm or less, preferably 2 ⁇ 10 17 atoms/cm 3 or less.
  • the concentration of alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 16 atoms/cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms/cm 3 , preferably 5 ⁇ 10 18 atoms/cm 3 or less, more preferably 1 ⁇ 10 18 atoms/cm 3 or less. , more preferably 5 ⁇ 10 17 atoms/cm 3 or less.
  • the oxide semiconductor reacts with oxygen that bonds to a metal atom to form water, which may cause oxygen vacancies.
  • oxygen vacancies When hydrogen enters the oxygen vacancies, electrons, which are carriers, may be generated.
  • part of hydrogen may bond with oxygen that bonds with a metal atom to generate an electron, which is a carrier. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to have normally-on characteristics. Therefore, hydrogen in the oxide semiconductor is preferably reduced as much as possible.
  • the hydrogen concentration in the oxide semiconductor obtained by SIMS is less than 1 ⁇ 10 20 atoms/cm 3 , preferably less than 1 ⁇ 10 19 atoms/cm 3 , more preferably 5 ⁇ 10 18 atoms/cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • a semiconductor material that can be used for the oxide semiconductor 230 is not limited to the above metal oxides.
  • a semiconductor material having a bandgap semiconductor material that is not a zero-gap semiconductor
  • a layered substance that functions as a semiconductor as the semiconductor material it is preferable to use a layered substance that functions as a semiconductor as the semiconductor material.
  • a layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent or ionic bonds are stacked via bonds such as van der Waals forces that are weaker than covalent or ionic bonds.
  • a layered material has high electrical conductivity within a unit layer, that is, high two-dimensional electrical conductivity.
  • Layered substances include graphene, silicene, and chalcogenides.
  • Chalcogenides are compounds that contain chalcogens.
  • Chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium.
  • Chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
  • a transition metal chalcogenide that functions as a semiconductor, for example, is preferably used as the oxide semiconductor 230 .
  • Specific examples of transition metal chalcogenides applicable as the oxide semiconductor 230 include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ), tungsten sulfide (typically WS 2 ), tungsten selenide (typically WSe 2 ), tungsten tellurium (typically WTe 2 ), hafnium sulfide (typically HfS 2 ), hafnium selenide (typically HfSe 2 ), zirconium sulfide (typically ZrS 2 ), zirconium selenide (typically ZrSe 2 ), and the like.
  • a in each figure shows a plan view.
  • B in each figure is a cross-sectional view corresponding to a portion indicated by a dashed-dotted line A1-A2 in A in each figure.
  • C in each figure is a cross-sectional view corresponding to a portion indicated by a dashed line A3-A4 in A in each figure.
  • some elements are omitted for clarity of the drawing.
  • an insulating material for forming an insulator, a conductive material for forming a conductor, or a semiconductor material for forming a semiconductor is a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method. etc. can be used as appropriate for film formation.
  • Sputtering methods include an RF sputtering method using a high-frequency power source as a power source for sputtering, a DC sputtering method using a DC power source, and a pulse DC sputtering method in which the voltage applied to the electrodes is changed in pulses.
  • the RF sputtering method is mainly used for forming an insulating film
  • the DC sputtering method is mainly used for forming a metal conductive film.
  • the pulse DC sputtering method is mainly used when forming a film of a compound such as an oxide, a nitride, or a carbide by a reactive sputtering method.
  • the CVD method can be classified into a plasma CVD (PECVD) method using plasma, a thermal CVD (TCVD) method using heat, a photo CVD (Photo CVD) method using light, and the like. Furthermore, it can be divided into a metal CVD (MCVD) method and an organic metal CVD (MOCVD) method depending on the raw material gas used.
  • PECVD plasma CVD
  • TCVD thermal CVD
  • Photo CVD photo CVD
  • MCVD metal CVD
  • MOCVD organic metal CVD
  • the plasma CVD method can obtain high-quality films at relatively low temperatures.
  • the thermal CVD method since the thermal CVD method does not use plasma, it is a film formation method capable of reducing plasma damage to the object to be processed. For example, wirings, electrodes, elements (transistors, capacitive elements, etc.) included in a memory device may be charged up by receiving charges from plasma. At this time, the accumulated charges may destroy wiring, electrodes, elements, and the like included in the memory device.
  • thermal CVD which does not use plasma, such plasma damage does not occur, so the yield of memory devices can be increased.
  • the thermal CVD method does not cause plasma damage during film formation, a film with few defects can be obtained.
  • the ALD method a thermal ALD method in which the precursor and the reactant react with only thermal energy, a PEALD method using a plasma-excited reactant, or the like can be used.
  • the CVD method and ALD method are different from the sputtering method, in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method which is not easily affected by the shape of the object to be processed and which has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and is therefore suitable for coating the surface of an opening with a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film formation rate, it may be preferable to use it in combination with another film formation method, such as the CVD method, which has a high film formation rate.
  • a film of any composition can be deposited depending on the flow rate ratio of the raw material gases.
  • the CVD method it is possible to form a film whose composition is continuously changed by changing the flow rate ratio of source gases while forming a film.
  • the time required for film formation is reduced compared to film formation using a plurality of film formation chambers, as the time required for transportation or pressure adjustment is not required. can do. Therefore, it may be possible to increase the productivity of the storage device.
  • a film of any composition can be formed by simultaneously introducing different types of precursors.
  • a film of any composition can be formed by controlling the number of cycles for each precursor.
  • a substrate (not shown) is prepared and an insulator 140 is formed on the substrate (see FIGS. 2A to 2C). Any of the above insulating materials may be used for the insulator 140 as appropriate.
  • the insulator 140 may be deposited by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • the conductor 110 is formed on the insulator 140 .
  • Any of the above conductive materials may be used as appropriate for the conductor 110 .
  • a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like may be used as appropriate.
  • a stacked film in which tungsten and titanium nitride are deposited in this order may be formed by a CVD method.
  • the conductor 110 may be processed to have a shape extending in the X direction or the Y direction.
  • the processing of the conductor 110 may be performed using a lithography method.
  • a dry etching method or a wet etching method can be used for the above processing. Processing by the dry etching method is suitable for fine processing.
  • an insulator 130 is formed on the conductor 110 .
  • the above high-k material may be used as appropriate for the insulator 130 .
  • the insulator 130 may be deposited by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • a stacked film in which zirconium oxide, aluminum oxide, and zirconium oxide are deposited in this order may be formed by an ALD method.
  • a conductive film to be the conductor 120 is formed over the insulator 130 .
  • the conductive film to be the conductor 120 any of the above conductive materials may be used as appropriate.
  • a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like may be used as appropriate for forming the conductive film to be the conductor 120 .
  • a stacked film in which titanium nitride and tantalum nitride are deposited in this order may be formed by a CVD method.
  • the conductive film to be the conductor 120 is processed to form the conductor 120 (see FIGS. 2A to 2C).
  • the formation of the conductor 120 may be performed using a lithography method.
  • a dry etching method or a wet etching method can be used for the above processing. Processing by the dry etching method is suitable for fine processing.
  • the conductor 120 may be formed in an island shape. Since the capacitance of the capacitor 100 depends on the area of the conductor 120 , the area of the island-shaped conductor 120 may be appropriately set according to the design value of the capacitor 100 .
  • the capacitor 100 including the conductor 110, the insulator 130, and the conductor 120 can be formed.
  • the resist is first exposed through a mask.
  • the exposed regions are then removed or left behind using a developer to form a resist mask.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching treatment through the resist mask.
  • a resist mask may be formed by exposing a resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • a liquid immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used instead of the light described above.
  • the resist mask can be removed by dry etching treatment such as ashing, wet etching treatment, dry etching treatment followed by wet etching treatment, or wet etching treatment followed by dry etching treatment.
  • a capacitively coupled plasma (CCP) etching device having parallel plate electrodes can be used as a dry etching device.
  • a capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency voltage to one electrode of the parallel plate electrodes. Alternatively, a plurality of different high-frequency voltages may be applied to one of the parallel plate electrodes. Alternatively, a high-frequency voltage having the same frequency may be applied to each of the parallel plate electrodes. Alternatively, high-frequency voltages having different frequencies may be applied to parallel plate electrodes.
  • a dry etching apparatus having a high density plasma source can be used.
  • a dry etching apparatus having a high-density plasma source can be, for example, an inductively coupled plasma (ICP) etching apparatus.
  • ICP inductively coupled plasma
  • an insulator 280 is formed over the insulator 130 and the conductor 120 (see FIGS. 3A to 3C). Any of the above insulating materials may be used as appropriate for the insulator 280 .
  • the insulator 280 may be deposited by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • a silicon oxide film may be formed by a sputtering method.
  • the insulator 280 is preferably subjected to CMP (Chemical Mechanical Polishing) treatment after film formation to planarize the top surface.
  • CMP Chemical Mechanical Polishing
  • the thickness of the insulator 280 over the conductor 120 corresponds to the channel length of the transistor 200
  • the thickness of the insulator 280 may be set as appropriate according to the design value of the channel length of the transistor 200. .
  • the insulator 280 containing excess oxygen can be formed by sputtering in an atmosphere containing oxygen.
  • the hydrogen concentration in the insulator 280 can be reduced by using a sputtering method that does not require molecules containing hydrogen in the deposition gas.
  • an insulator 281 is formed on the insulator 280 .
  • the insulator 281 may be formed using any of the above insulating materials as appropriate.
  • the insulator 281 may be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • a silicon oxide film may be formed by a sputtering method.
  • the insulator 281 is preferably subjected to CMP treatment after film formation to planarize the top surface.
  • a groove-like opening is formed in the insulator 281 to reach the insulator 280 (see FIGS. 3A to 3C). Since the conductor 240 functioning as a wiring is formed in the opening, the opening may be extended in the X direction.
  • the formation of the opening may be performed using a lithography method. A dry etching method or a wet etching method can be used for etching the opening. Processing by the dry etching method is suitable for fine processing.
  • the insulator 280 may have a stacked structure and an insulator functioning as an etching stopper film may be provided on the uppermost surface of the insulator 280 .
  • an insulator functioning as an etching stopper film may be provided on the uppermost surface of the insulator 280 .
  • silicon oxide or silicon oxynitride is used for the insulator 281 forming the groove
  • silicon nitride, aluminum oxide, hafnium oxide, or the like may be used as the etching stopper film.
  • a conductive film to be the conductor 240 is formed so as to fill the opening of the insulator 281 .
  • the conductive film to be the conductor 240 any of the above conductive materials may be used as appropriate.
  • a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like may be used as appropriate for forming the conductive film to be the conductor 240 .
  • a stacked film in which tantalum nitride and tungsten are deposited in this order may be formed by a sputtering method.
  • the conductor 240 is formed in the opening of the insulator 281 by removing part of the conductive film that will become the conductor 240 over the insulator 281 (see FIGS. 3A to 3C).
  • the conductor 240 may be formed by performing CMP treatment on the conductive film to be the conductor 240 until the top surface of the insulator 281 is exposed.
  • an insulator 285 is formed over the conductor 240 and the insulator 281 .
  • the insulator 285 may be formed using any of the above insulating materials as appropriate.
  • the insulator 285 may be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • a silicon oxide film may be formed by a sputtering method.
  • the insulator 285 is preferably subjected to CMP treatment after film formation to planarize the top surface.
  • part of the insulator 285, part of the conductor 240, and part of the insulator 280 are processed to form an opening 290 reaching the conductor 120 (see FIGS. 4A to 4C).
  • the formation of the opening 290 may be performed using a lithographic method.
  • the shape of the opening 290 in FIG. 4A is circular in plan view, the shape is not limited to this.
  • the opening may have a substantially circular shape such as an ellipse, a polygonal shape such as a quadrangle, or a polygonal shape such as a quadrangle with rounded corners in plan view.
  • the width of the opening 290 is preferably fine.
  • the width of the opening 290 is 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, or 20 nm or less, preferably 1 nm or more, or 5 nm or more.
  • the opening 290 has a large aspect ratio, it is preferable to process part of the insulator 285, part of the conductor 240, and part of the insulator 280 using anisotropic etching.
  • processing by dry etching is preferable because it is suitable for fine processing. Further, the processing may be performed under different conditions.
  • heat treatment may be performed.
  • the heat treatment may be performed at 250° C. or higher and 650° C. or lower, preferably 300° C. or higher and 500° C. or lower, more preferably 320° C. or higher and 450° C. or lower.
  • the heat treatment is performed in a nitrogen gas atmosphere, an inert gas atmosphere, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • oxygen gas may be about 20%.
  • heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, and then heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to compensate for desorbed oxygen.
  • impurities such as water contained in the insulator 280 and the like can be reduced before the oxide semiconductor film 230A, which is described later, is formed.
  • the gas used in the heat treatment is preferably highly purified.
  • the amount of water contained in the gas used in the heat treatment may be 1 ppb or less, preferably 0.1 ppb or less, more preferably 0.05 ppb or less.
  • an oxide semiconductor film 230A is formed in contact with the bottom and inner walls of the opening 290 (see FIGS. 5A to 5C).
  • the above metal oxide that can be used for the oxide semiconductor 230 may be used as appropriate for the oxide semiconductor film 230A.
  • a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like may be used as appropriate for forming the oxide semiconductor film 230A.
  • the oxide semiconductor film 230A is preferably formed in contact with the bottom and inner walls of the opening 290 with a large aspect ratio. Therefore, the oxide semiconductor film 230A is preferably formed by a film formation method with good coverage, and more preferably by a CVD method, an ALD method, or the like.
  • an In--Ga--Zn oxide may be deposited by an ALD method. The details of the method for forming a metal oxide film using the ALD method will be described later in the embodiment.
  • the oxide semiconductor film 230A is preferably formed in contact with the top surface of the conductor 120, the side surface of the insulator 280, the side surface of the conductor 240, the side surface of the insulator 285, and the top surface of the insulator 285.
  • the conductor 120 functions as one of the source electrode and the drain electrode of the transistor 200 by forming the oxide semiconductor film 230A in contact with the conductor 120 .
  • the conductor 240 functions as the other of the source electrode and the drain electrode of the transistor 200 by forming the oxide semiconductor film 230A in contact with the conductor 240 .
  • an insulating film 250A is formed in contact with the top surface of the oxide semiconductor film 230A (see FIGS. 5A to 5C).
  • the insulating material described above may be used as appropriate for the insulating film 250A.
  • a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like may be used as appropriate for forming the insulating film 250A.
  • the insulating film 250A is preferably formed in contact with the oxide semiconductor film 230A provided inside the opening 290 having a large aspect ratio. Therefore, the insulating film 250A is preferably formed by a film formation method with good coverage, and more preferably by a CVD method, an ALD method, or the like.
  • silicon oxide may be deposited using the ALD method.
  • the formation of the insulating film 250A be performed continuously from the formation of the oxide semiconductor film 230A without exposure to the atmosphere.
  • a multi-chamber film deposition apparatus may be used. Accordingly, it is possible to reduce entry of impurities such as hydrogen into the oxide semiconductor film 230A and the insulating film 250A between film formation steps.
  • the heat treatment may be performed within a temperature range in which the oxide semiconductor film 230A is not polycrystallized, and may be performed at 250° C. or higher and 650° C. or lower, preferably 400° C. or higher and 600° C. or lower.
  • the heat treatment is performed in a nitrogen gas atmosphere, an inert gas atmosphere, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • oxygen gas may be about 20%.
  • heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, and then heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to compensate for desorbed oxygen.
  • the gas used in the heat treatment is preferably highly purified.
  • the amount of water contained in the gas used in the heat treatment may be 1 ppb or less, preferably 0.1 ppb or less, more preferably 0.05 ppb or less.
  • the above heat treatment is preferably performed while the insulator 280 containing excess oxygen is in contact with the oxide semiconductor film 230A.
  • oxygen can be supplied from the insulator 280 to the channel formation region of the oxide semiconductor 230, and oxygen vacancies and VoH can be reduced.
  • the present invention is not limited to this. Furthermore, a configuration in which heat treatment is performed in a later step may be employed.
  • the oxide semiconductor film 230A and the insulating film 250A are processed by lithography to form the oxide semiconductor 230 and the insulator 250 (see FIGS. 6A to 6C). Accordingly, part of the oxide semiconductor 230 is formed over the opening 290 and is in contact with part of the top surface of the insulator 285 . A portion of insulator 250 is also formed over opening 290 .
  • the oxide semiconductor 230 and the insulator 250 can be formed using the same mask, so that manufacturing steps of the memory device can be simplified.
  • the above description shows a structure in which the oxide semiconductor film 230A and the insulating film 250A are formed and then the oxide semiconductor film 230 and the insulator 250 are collectively formed; however, the present invention is not limited to this. do not have.
  • the insulating film 250A may be formed after the oxide semiconductor 230 is formed. In this case, since the side edge portion of the oxide semiconductor 230 is covered with the insulating film 250A, short-circuiting between the oxide semiconductor 230 and the conductor 260 can be prevented.
  • a conductive film to be the conductor 260 is formed so as to fill the concave portion of the insulator 250 .
  • Any of the above conductive materials may be used as appropriate for the conductive film that serves as the conductor 260 .
  • a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like may be used as appropriate for forming the conductive film to be the conductor 260 .
  • the conductive film to be the conductor 260 is preferably formed in contact with the insulator 250 provided inside the opening 290 with a large aspect ratio.
  • the conductive film to be the conductor 260 is preferably formed by a film formation method with good coverage or embedding, and more preferably by a CVD method, an ALD method, or the like.
  • a conductive film to be the conductor 260 a titanium nitride film may be formed by a CVD method or an ALD method.
  • the conductive film to be the conductor 260 is preferably planarized by a CMP method.
  • a silicon oxide film or a silicon oxynitride film is formed over the conductive film to be the conductor 260, and the CMP treatment is performed until the silicon oxide film or the silicon oxynitride film is removed.
  • the conductive film that becomes the conductor 260 is provided so as to fill the opening 290, but the present invention is not limited to this.
  • a concave portion reflecting the shape of the opening 290 may be formed in the central portion of the conductive film that becomes the conductor 260 .
  • the recess may be filled with an inorganic insulating material or the like.
  • the conductive film to be the conductor 260 is processed to form the conductor 260 (see FIGS. 7A to 7C).
  • the formation of the conductor 260 may be performed using a lithography method.
  • a dry etching method or a wet etching method can be used for the above processing. Processing by the dry etching method is suitable for fine processing.
  • the side edge of the conductor 260 is preferably located inside the side edges of the oxide semiconductor 230 and the insulator 250 in plan view. Accordingly, short-circuiting between the conductor 260 and the oxide semiconductor 230 can be prevented.
  • the transistor 200 including the conductor 120, the conductor 240, the oxide semiconductor 230, the insulator 250, and the conductor 260 can be formed.
  • the oxide semiconductor film 230A and the insulating film 250A are formed, the oxide semiconductor 230 and the insulator 250 are formed, and then the conductive film to be the conductor 260 is formed.
  • the invention is not so limited.
  • the oxide semiconductor film 230A, the insulating film 250A, and a conductive film to be the conductor 260 may be successively formed, and the oxide semiconductor 230, the insulator 250, and the conductor 260 may be patterned.
  • the side edges of the conductor 260 are positioned inside the oxide semiconductor 230 and the insulator 250 again. It is preferable to process the conductor 260 by performing a photolithography process.
  • an insulating film to be the insulator 287 is formed to cover the conductor 260 , the insulator 250 , the oxide semiconductor 230 , and the insulator 285 .
  • the above insulating material may be used as appropriate, similarly to the insulator 280.
  • FIG. An insulating film to be the insulator 287 may be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • a silicon oxide film may be formed by a sputtering method.
  • the insulating film to be the insulator 287 is subjected to CMP treatment to form the insulator 287 (see FIGS. 8A to 8C).
  • the CMP treatment may be performed until the top surface of the conductor 260 is exposed. At this time, it is preferable that the height of the top surface of the conductor 260 and the height of the top surface of the insulator 287 match or substantially match.
  • an insulator 289 is formed over the insulator 287 and the conductor 260 .
  • the insulator 289 may be formed using any of the above insulating materials as appropriate.
  • the insulator 289 may be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like as appropriate.
  • a silicon oxide film may be formed by a sputtering method.
  • the insulator 289 is preferably subjected to CMP treatment after film formation to planarize the top surface.
  • a trench-like opening is formed in the insulator 289 to reach the conductor 260 and the insulator 287 (see FIGS. 1A to 1C). Since the conductor 265 functioning as a wiring is formed in the opening, the opening may be extended in the Y direction.
  • the formation of the opening may be performed using a lithography method. A dry etching method or a wet etching method can be used for etching the opening. Processing by the dry etching method is suitable for fine processing.
  • a conductive film to be the conductor 265 is formed so as to fill the opening of the insulator 289 .
  • the conductive film to be the conductor 265 any of the above conductive materials may be used as appropriate.
  • a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like may be used as appropriate for forming the conductive film to be the conductor 265 .
  • a stacked film in which titanium nitride and tungsten are deposited in this order may be formed by a CVD method.
  • the conductor 265 may be formed by performing CMP treatment on the conductive film to be the conductor 265 until the top surface of the insulator 289 is exposed.
  • the memory device including the transistor 200 and the capacitor 100 illustrated in FIGS. 1A to 1D can be manufactured.
  • FIGS. 9A to 9C are modifications of the storage devices shown in FIGS. 1A to 1D.
  • 9A to 9C correspond to FIGS. 1B to 1D, and in the storage device shown in FIG. 9, structures having the same functions as the structures constituting the storage device shown in FIG. 1 are given the same reference numerals. do.
  • the materials described in detail in ⁇ Structure Example of Storage Device> can be used as the constituent materials of the storage device.
  • the memory device shown in FIGS. 9A to 9C differs from the memory device shown in FIGS. 1A to 1D in that it has an insulator 254 .
  • Insulator 254 functions with insulator 250 as a gate insulator.
  • the insulator 254 is provided between the insulator 250 and the conductor 260 . Further, the insulator 254 is preferably provided so as to cover the side edge portions of the oxide semiconductor 230 and the side edge portions of the insulator 250 . In this case, the insulator 254 is preferably in contact with the top and side surfaces of the insulator 250 , the side surfaces of the oxide semiconductor 230 , the top surface of the insulator 285 , the bottom surface of the conductor 260 , and the bottom surface of the insulator 287 .
  • the insulator 254 preferably has barrier properties against oxygen. Further, the insulator 254 preferably has a barrier property against hydrogen.
  • insulators include insulators containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorous, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum. may be used in single layers or in stacks.
  • the term “barrier property” refers to the function of suppressing the diffusion of the corresponding substance (also referred to as “low permeability”).
  • the corresponding substance has the function of capturing and fixing (also called gettering).
  • the insulator 254 Since the insulator 254 has a barrier property against oxygen, oxygen contained in the insulator 250 and the channel formation region of the oxide semiconductor 230 diffuses into the conductor 260, resulting in oxygen deficiency in the channel formation region of the oxide semiconductor 230. can suppress the formation of In addition, oxygen contained in the insulator 250 and the channel formation region of the oxide semiconductor 230 can be prevented from diffusing into the conductor 260 and oxidizing the conductor 260 .
  • the insulator 254 should be at least less permeable to oxygen than the insulator 280 .
  • silicon nitride deposited by a PEALD method is preferably used as the insulator 254.
  • the insulator 254 has a barrier property against hydrogen, diffusion of impurities such as hydrogen from a layer above the insulator 254 into the channel formation region of the oxide semiconductor 230 can be reduced. Accordingly, oxygen vacancies and V OH in the channel formation region of the oxide semiconductor 230 can be reduced. Accordingly, the electrical characteristics of the transistor 200 can be stabilized, and reliability can be improved.
  • the above insulator having a barrier property against at least one of oxygen and hydrogen functions as an interlayer film
  • the insulators 140 and 280 , the insulator 281, the insulator 285, the insulator 287, and the insulator 289, or a plurality of the insulators may be stacked.
  • it may be provided on the lower surface of the insulator 280 , in which case the barrier insulating film is provided in contact with the upper surface of the insulator 130 , the upper surface of the conductor 120 , and the side surfaces of the conductor 120 .
  • the barrier insulating film may be provided on the upper surface of the insulator 140 , in which case the barrier insulating film is provided in contact with the lower surface of the conductor 110 .
  • the barrier insulating film By providing the barrier insulating film in this manner, diffusion of impurities such as hydrogen from a layer below the insulator 140 into the channel formation region of the oxide semiconductor 230 can be reduced.
  • novel transistors, novel semiconductor devices, and novel memory devices can be provided.
  • a memory device that can be miniaturized or highly integrated can be provided.
  • a memory device with good frequency characteristics can be provided.
  • a storage device with high operating speed can be provided.
  • a highly reliable storage device can be provided.
  • a memory device with low power consumption can be provided.
  • a memory device including a transistor with large on-state current can be provided.
  • a memory device with little variation in transistor characteristics can be provided.
  • a memory device with good electrical characteristics can be provided.
  • the memory cell 150 including the transistor 200 and the capacitor 100 described in this embodiment can be used as a memory cell of a memory device.
  • the transistor 200 is a transistor whose channel is formed in a semiconductor layer including an oxide semiconductor. Since the transistor 200 has a low off-state current, when it is used for a memory device, stored data can be retained for a long time. That is, since the refresh operation is not required or the frequency of the refresh operation is extremely low, the power consumption of the memory device can be sufficiently reduced. Further, since the transistor 200 has high frequency characteristics, reading and writing of the memory device can be performed at high speed.
  • FIG. 10A is a plan view of the storage device.
  • FIG. 10B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 10A. Note that some elements are omitted in the plan view of FIG. 10A for clarity of illustration.
  • the memory cell 150a and the memory cell 150b illustrated in FIGS. 10A and 10B have the same structure as the memory cell 150.
  • FIG. The memory cell 150a has a capacitor 100a and a transistor 200a
  • the memory cell 150b has a capacitor 100b and a transistor 200b. Therefore, in the memory devices shown in FIGS. 10A and 10B, structures having the same functions as those constituting the memory device shown in FIG. 1 are given the same reference numerals. Note that in this item as well, the materials described in detail in ⁇ Structure Example of Storage Device> can be used as the constituent materials of the storage device.
  • conductors 265 functioning as wirings WL are provided in the memory cells 150a and 150b, respectively.
  • a conductor 240 functioning as part of the wiring BL is provided in common to the memory cells 150a and 150b. That is, the conductor 240 is in contact with the oxide semiconductor 230 of the memory cell 150a and the oxide semiconductor 230 of the memory cell 150b.
  • the conductors 245 and 246 are electrically connected to the memory cells 150a and 150b and function as plugs (which can also be referred to as connection electrodes).
  • have Conductor 245 is placed in openings formed in insulator 280 and insulator 140 and contacts the lower surface of conductor 240 .
  • the conductor 246 is placed in openings formed in the insulators 289 , 287 , and 285 and is in contact with the top surface of the conductor 240 .
  • a conductive material that can be used for the conductor 240, or the like can be used.
  • the conductors 245 and 246 electrically connect circuit elements such as switches, transistors, capacitors, inductors, resistors, and diodes, wirings, electrodes, or terminals, and the memory cells 150a and 150b. Acts as a plug or wire to connect
  • conductor 245 is electrically connected to a sense amplifier provided below the memory device shown in FIG. 10, and conductor 246 is connected to a similar memory device provided above the memory device shown in FIG. It can be configured to be electrically connected.
  • the conductors 245 and 246 function as part of the wiring BL.
  • the memory cell 150a and the memory cell 150b have a line-symmetrical configuration with the perpendicular bisector of the dashed-dotted line A1-A2 as the axis of symmetry. Therefore, the transistor 200a and the transistor 200b are also arranged line-symmetrically with the conductor 245 and the conductor 246 interposed therebetween.
  • the conductor 240 serves also as one of the source electrode and the drain electrode of the transistor 200a and one of the source electrode and the drain electrode of the transistor 200b.
  • the transistor 200a and the transistor 200b share a conductor 245 and a conductor 246 functioning as plugs. In this way, by connecting two transistors and plugs in the above configuration, a memory device that can be miniaturized or highly integrated can be provided.
  • the conductor 110 functioning as the wiring PL may be provided for each of the memory cells 150a and 150b, or may be provided commonly for the memory cells 150a and 150b. However, as shown in FIG. 10B, the conductor 110 is separated from the conductor 245 so that the conductor 110 and the conductor 245 are not short-circuited.
  • FIGS. 11A and 11B show an example of a memory device in which 4 ⁇ 2 ⁇ 2 memory cells 150 are arranged in the X, Y, and Z directions.
  • FIG. 11A is a plan view of a storage device;
  • FIG. 11B is a cross-sectional view of the portion indicated by the dashed-dotted line A1-A2 in FIG. 11A.
  • some elements are omitted for clarity of the drawing.
  • the memory cells 150 a to 150 d illustrated in FIGS. 11A and 11B have the same structure as the memory cell 150 .
  • the memory cell 150a has a capacitor 100a and a transistor 200a
  • the memory cell 150b has a capacitor 100b and a transistor 200b
  • the memory cell 150c has a capacitor 100c and a transistor 200c
  • the memory cell 150d has It has a capacitor 100d and a transistor 200d. Therefore, in the memory devices shown in FIGS. 11A and 11B, structures having the same functions as those constituting the memory device shown in FIG. 1 are given the same reference numerals. Note that in this item as well, the materials described in detail in ⁇ Structure Example of Storage Device> can be used as the constituent materials of the storage device.
  • a storage device composed of the memory cells 150a to 150d is called a memory unit.
  • the storage device shown in FIGS. 11A and 11B has memory units 160a to 160d. Note that the memory units 160 a to 160 d may be collectively referred to as the memory unit 160 hereinafter.
  • the memory unit 160b is provided on the memory unit 160a.
  • the memory unit 160c is provided adjacent to the memory unit 160a in the y-axis direction. Memory unit 160d is provided above memory unit 160c.
  • the memory cell 150c is arranged outside the memory cell 150a, and the memory cell 150d is arranged outside the memory cell 150b, with the conductor 245 at the center.
  • the memory device can also be said to be a memory device in which the memory cell 150c is provided adjacent to the memory cell 150a and the memory cell 150d is provided adjacent to the memory cell 150b.
  • the conductor 265 functioning as the wiring WL is shared by the memory cells 150 adjacent in the Y direction. Further, the conductor 240 functioning as part of the wiring BL is shared within the same memory unit. The conductor 240 is provided in common for the memory cells 150a to 150d. That is, the conductor 240 is in contact with the oxide semiconductors 230 of the memory cells 150a to 150d.
  • a conductor 245 is provided between the conductors 240 of memory units adjacent in the Z-axis direction.
  • the conductors 245 are provided in contact with the top surface of the conductors 240 of the memory unit 160a and the bottom surface of the conductors 240 of the memory unit 160b.
  • the conductor 240 and the conductor 245 provided in each memory unit 160 form the wiring BL.
  • Conductor 245 is electrically connected to a sense amplifier provided below the memory device shown in FIG. As described above, in the memory device shown in FIG. 11, by stacking a plurality of memory units, the memory capacity per unit area can be increased.
  • the memory cells 150a and 150c and the memory cells 150b and 150d have line symmetry about the vertical bisector of the dashed-dotted line A1-A2. Therefore, the transistors 200a and 200c and the transistors 200b and 200d are also arranged line-symmetrically with the conductor 245 interposed therebetween.
  • the conductor 240 serves also as one of the source and drain electrodes of the transistors 200a to 200d. Further, the transistors 200a to 200d share a conductor 245 functioning as a plug.
  • the cells can be integrated and arranged without increasing the area occupied by the memory cell array. That is, a 3D memory cell array can be configured.
  • a memory device having a 3D memory cell array will be described in detail in later embodiments.
  • a highly crystalline metal oxide is preferably used for the metal oxide including the channel formation region in the semiconductor device of one embodiment of the present invention.
  • the crystal preferably has a crystal structure in which a plurality of layers (for example, a first layer, a second layer, and a third layer) are laminated. That is, the crystal has a layered crystal structure (also referred to as a layered crystal or layered structure). At this time, the direction of the c-axis of the crystal is the direction in which the multiple layers are laminated.
  • an ALD (Atomic Layer Deposition) method can be used as a method for forming a metal oxide.
  • the ALD method utilizes the self-regulating properties of precursor molecules or atoms contained in precursors to deposit atoms one layer at a time. film formation with few defects such as pinholes, film formation with excellent coverage, and film formation at low temperatures.
  • the ALD method also includes a thermal ALD (thermal ALD) method, which is a film forming method using heat, and a plasma enhanced ALD (PEALD) method, which is a film forming method using plasma. By using plasma, film formation can be performed at a lower temperature, which is preferable in some cases.
  • Some precursors used in the ALD method contain an element such as carbon or chlorine. Therefore, a film formed by the ALD method may contain more elements such as carbon or chlorine than films formed by other film formation methods. Note that these elements can be quantified using X-ray photoelectron spectroscopy (XPS) or secondary ion mass spectrometry.
  • the ALD method is a film formation method in which a film is formed by a reaction on the surface of the object to be processed, unlike a film formation method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method which is not easily affected by the shape of the object to be processed and which has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and is therefore suitable for coating the surface of an opening with a high aspect ratio.
  • the precursor 611a is introduced into the chamber and adsorbed to the surface of the substrate 610 (see FIG. 12A; hereinafter, this step may be referred to as the first step).
  • the first step when the precursor 611a is adsorbed on the surface of the substrate 610, the surface chemical reaction self-terminating mechanism acts, and the precursor 611a is further adsorbed on the layer of the precursor 611a on the substrate 610. never do.
  • the proper range of substrate temperature in which the surface chemical reaction self-termination mechanism works is also called the ALD window.
  • the ALD window is determined by the temperature characteristics, vapor pressure, decomposition temperature, etc. of the precursor, and may be, for example, 100°C or higher and 600°C or lower, preferably 200°C or higher and 400°C or lower.
  • an inert gas such as argon, helium, or nitrogen
  • the chamber may be evacuated to exhaust excess precursors, reaction products, and the like.
  • the second step is also called purge.
  • a reactant 612a for example, an oxidizing agent (ozone (O 3 ), oxygen (O 2 ), water (H 2 O), and plasma, radicals, ions thereof, etc.
  • a reactant 612a for example, an oxidizing agent (ozone (O 3 ), oxygen (O 2 ), water (H 2 O), and plasma, radicals, ions thereof, etc.
  • the excess reactant 612a or reaction products are discharged from the chamber by introducing an inert gas or evacuating (hereinafter, this process may be referred to as the fourth step).
  • a precursor 611b having a metal element different from that of the precursor 611a is introduced, and the same process as in the first step is performed to adsorb the precursor 611b on the surface of the oxide 613a layer (see FIG. 12C).
  • the precursor 611b is adsorbed to the layer of the oxide 613a, whereby the surface chemical reaction self-termination mechanism acts, and the precursor 611b is further formed on the layer of the precursor 611b on the substrate 610. It does not absorb.
  • excess precursor 611b and reaction products are discharged from the chamber by introducing an inert gas or by evacuating.
  • the reactant 612b is introduced into the chamber.
  • the reactant 612b may be the same as or different from the reactant 612a (see FIG. 12D).
  • a layer of oxide 613b formed by partially oxidizing the precursor 611b is formed on the layer of oxide 613a.
  • the first to fourth steps can be similarly performed to form a layer of oxide 613c on the layer of oxide 613b.
  • a metal oxide having a layered crystal structure in which a layered structure of the oxides 613a to 613c is repeated can be formed ( See Figure 12E). That is, an oxide layer can be formed with the first to fourth steps as one set, and by repeating the set, a layered crystal structure in which a plurality of oxide layers are stacked can be formed. can be done.
  • the thickness of the metal oxide having a layered crystal structure should be 1 nm or more and less than 100 nm, preferably 3 nm or more and less than 20 nm.
  • the substrate temperature should be 200° C. or higher and 600° C. or lower, preferably 300° C. or higher and the precursor decomposition temperature or lower.
  • the substrate temperature is preferably set to the decomposition temperature of the lowest precursor among the plurality of precursors or lower.
  • impurities such as hydrogen or carbon contained in the precursor and the reactant are removed from the metal oxide.
  • impurities such as hydrogen or carbon contained in the precursor and the reactant
  • carbon in metal oxides can be released as CO2 and CO
  • hydrogen in metal oxides can be released as H2O .
  • the metal atoms and oxygen atoms are rearranged simultaneously with the removal of the impurities, so that each oxide layer can be highly ordered. Therefore, a metal oxide having a layered crystal structure with high crystallinity can be formed.
  • the precursor used for the above film formation preferably has a high decomposition temperature.
  • the decomposition temperature of the precursor is preferably 200° C. or higher and 700° C. or lower, and more preferably 300° C. or higher and 600° C. or lower.
  • an inorganic precursor a precursor made of an inorganic material (hereinafter referred to as an inorganic precursor). Since inorganic precursors generally tend to have a higher decomposition temperature than precursors formed from organic substances (hereinafter referred to as organic precursors), some have an ALD window within the above temperature range.
  • the inorganic precursor does not contain impurities such as hydrogen or carbon, it is possible to prevent an increase in the concentration of impurities such as hydrogen or carbon in the metal oxide to be formed.
  • the heat treatment is performed at 100° C. or higher and 1200° C. or lower, preferably 200° C. or higher and 1000° C. or lower, more preferably 250° C. or higher and 650° C. or lower, still more preferably 300° C. or higher and 600° C. or lower, further preferably 400° C. or higher and 550° C. or lower. and more preferably at 420° C. or higher and 480° C. or lower.
  • the heat treatment is performed in a nitrogen gas atmosphere, an inert gas atmosphere, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, and then heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to compensate for desorbed oxygen.
  • impurities such as hydrogen and carbon contained in the metal oxide can be removed.
  • carbon in metal oxides can be released as CO2 and CO
  • hydrogen in metal oxides can be released as H2O .
  • the rearrangement of the metal atoms and the oxygen atoms is performed, so that the crystallinity can be improved. Therefore, a metal oxide having a layered crystal structure with high crystallinity can be formed.
  • the microwave treatment refers to treatment using an apparatus having a power supply for generating high-density plasma using microwaves, for example.
  • oxygen gas By performing microwave treatment in an oxygen-containing atmosphere, oxygen gas can be plasmatized using microwaves or high frequencies such as RF, and the oxygen plasma can be activated.
  • Oxygen that acts on metal oxides has various forms such as oxygen atoms, oxygen molecules, oxygen ions, and oxygen radicals (also called O radicals, atoms, molecules, or ions having unpaired electrons). Note that the oxygen that acts on the metal oxide may be in one or more of the forms described above, and is particularly preferably an oxygen radical.
  • the impurity concentration in the metal oxide can be further reduced, which is preferable.
  • the temperature for heating the above substrate is 100° C. to 650° C., preferably 200° C. to 600° C., more preferably 300° C. to 450° C.
  • the carbon concentration in the metal oxide obtained by SIMS is reduced to less than 1 ⁇ 10 20 atoms/cm 3 , preferably 1 ⁇ 10 19 atoms/cm 3 . It can be less than atoms/cm 3 , more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • an insulating film, more specifically a silicon oxide film, located near the metal oxide may be subjected to microwave treatment in an oxygen-containing atmosphere.
  • the microwave treatment may be performed after forming the insulating film 250A.
  • FIG. 12 describes the structure in which the stacked structure of the oxides 613a to 613c is repeated, but the present invention is not limited to this.
  • it may be a metal oxide in which a single layer, two layers, or four or more oxide layers are repeatedly formed.
  • ozone, oxygen, or water when used as a reactant or an oxidizing agent, these are not limited to a gas or molecular state, but are in a plasma state, a radical state, and those in an ionic state are also included.
  • a radical ALD apparatus or a plasma ALD apparatus which will be described later, may be used.
  • the pulse time for introducing the oxidant may be lengthened.
  • the oxidant may be introduced multiple times.
  • the same kind of oxidizing agent may be introduced, or different kinds of oxidizing agents may be introduced.
  • the chamber may be evacuated after introducing water as the first oxidizing agent into the chamber, and then introducing ozone or oxygen containing no hydrogen into the chamber as the second oxidizing agent and evacuating the chamber.
  • the introduction of the oxidizing agent and the introduction of the inert gas (or evacuation) are repeated several times in a short period of time to remove excess hydrogen atoms, carbon atoms, and chlorine atoms from the precursors adsorbed on the substrate surface. Atoms and the like can be more reliably removed and eliminated from the chamber. Moreover, by increasing the number of types of oxidizing agents to two, it is possible to remove more excess hydrogen atoms and the like from the precursor adsorbed on the substrate surface. Thus, by preventing hydrogen atoms from being taken into the film during film formation, water, hydrogen, and the like contained in the formed film can be reduced.
  • the ALD method is a film formation method that uses thermal energy to react precursors and reactants.
  • the temperature required for the reaction of the precursor and reactant is determined by their temperature characteristics, vapor pressure, decomposition temperature, etc., but is 100° C. or higher and 600° C. or lower, preferably 200° C. or higher and 600° C. or lower, more preferably 300° C. or higher. 600° C. or less.
  • the ALD method in which processing is performed by introducing a plasma-excited reactant into the chamber as a third raw material gas is sometimes called a plasma ALD method.
  • a plasma generator is provided at the inlet for the third source gas. Inductively coupled plasma can be used to generate the plasma.
  • the ALD method in which the precursor and the reactant react with thermal energy is sometimes called the thermal ALD method.
  • a film is formed by introducing a plasma-excited reactant in the third step.
  • film formation is performed by repeatedly performing the first to fourth steps and simultaneously introducing a plasma-excited reactant (second reactant).
  • the reactant introduced in the third step is called the first reactant.
  • the same material as the oxidizing agent can be used for the second reactant used for the third source gas. That is, plasma-excited ozone, oxygen, and water can be used as the second reactant.
  • a nitriding agent may be used in addition to the oxidizing agent. Nitrogen (N 2 ) or ammonia (NH 3 ) can be used as the nitriding agent.
  • a mixed gas of nitrogen (N 2 ) and hydrogen (H 2 ) can be used as a nitriding agent.
  • a mixed gas of 5% nitrogen (N 2 ) and 95% hydrogen (H 2 ) can be used as the nitriding agent.
  • a nitride film such as a metal nitride film can be formed by performing film formation while introducing plasma-excited nitrogen or ammonia.
  • argon (Ar), helium (He), or nitrogen (N 2 ) may be used as the carrier gas for the second reactant.
  • a carrier gas such as argon, helium, or nitrogen is preferred as it facilitates plasma discharge and the formation of a plasma-excited second reactant.
  • nitrogen may enter the film and desired film quality may not be obtained.
  • Argon or helium is preferably used as carrier gas in this case.
  • the ALD method can deposit an extremely thin film with a uniform thickness. Moreover, the surface coverage is high even for a surface having unevenness.
  • FIGS. 13A to 13D the atomic arrangement in the crystal when the metal oxide having a layered crystal structure is an In-M-Zn oxide will be described with reference to FIGS. 13A to 13D.
  • atoms are represented by spheres (circles), and bonds between metal atoms and oxygen atoms are represented by lines.
  • 13B and 13D the c-axis direction in the crystal structure of the In-M-Zn oxide is indicated by arrows in the figures.
  • the ab plane direction in the crystal structure of the In-M-Zn oxide is perpendicular to the c-axis direction indicated by arrows in FIGS. 13B and 13D.
  • FIG. 13A shows oxide 660 with In-M-Zn oxide formed on structure 650 .
  • the structural body refers to an element constituting a semiconductor device such as a transistor.
  • the structure 650 includes a substrate, conductors such as a gate electrode, a source electrode, and a drain electrode, insulators such as a gate insulating film, an interlayer insulating film, and a base insulating film, metal oxides, and semiconductors such as silicon.
  • FIG. 13A shows the case where the film formation surface of the structure 650 is arranged parallel to the substrate (or base, not shown).
  • FIG. 13B is an enlarged view showing the atomic arrangement in the crystal in region 653, which is part of oxide 660 in FIG. 13A.
  • the element M is assumed to be a +3 valent metal element.
  • crystals included in the oxide 660 include, in order, a layer 621 containing indium (In) and oxygen, a layer 631 containing the element M and oxygen, and a layer 641 containing zinc (Zn) and oxygen. , are repeatedly stacked.
  • the layers 621 , 631 , and 641 are arranged substantially parallel to the deposition surface of the structure 650 . That is, the a-b plane of the oxide 660 is substantially parallel to the deposition surface of the structure 650, and the c-axis of the oxide 660 is substantially parallel to the normal direction of the deposition surface of the structure 650. parallel.
  • each of the layers 621, 631, and 641 of the crystal is composed of one metal element and oxygen, and is arranged with good crystallinity.
  • the mobility of objects can be increased.
  • the stacking order of the layers 621, 631, and 641 may be changed.
  • the layers 621, 641, and 631 may be repeatedly stacked in this order.
  • the layers 621, 631, 641, 621, 641, and 631 may be stacked repeatedly in this order.
  • part of the element M in the layer 631 may be replaced with zinc
  • part of zinc in the layer 641 may be replaced with the element M.
  • FIG. 13C shows oxide 662 with In-M-Zn oxide formed on structure 650 .
  • FIG. 13D is an enlarged view showing the atomic arrangement in the crystal at region 654, which is part of oxide 662 in FIG. 13C.
  • oxide 662 has crystals that include layer 622 with indium (In), element M, and oxygen, layer 641 with zinc (Zn) and oxygen, and element M and oxygen. It has layer 631 .
  • layers 622 , 641 , 631 , and 641 are repeatedly stacked in this order.
  • the layers 622 , 631 , and 641 are arranged substantially parallel to the deposition surface of the structure 650 . That is, the a-b plane of the oxide 662 is substantially parallel to the deposition surface of the structure 650, and the c-axis of the oxide 662 is substantially parallel to the normal direction of the deposition surface of the structure 650. parallel.
  • the stacking order of the layers 622, 631, and 641 may be changed.
  • part of the element M in the layer 631 may be replaced with zinc
  • part of zinc in the layer 641 may be replaced with the element M.
  • a layer 621 or a layer 631 may be formed instead of the layer 622 .
  • a raw material gas containing a precursor containing indium is introduced into the chamber, and the precursor is adsorbed on the surface of the structure 650 (see FIG. 14A).
  • the raw material gas includes a carrier gas such as argon, helium, or nitrogen in addition to the precursor.
  • Precursors containing indium include trimethylindium, triethylindium, tris(2,2,6,6-tetramethyl-3,5-heptanedionate)indium, cyclopentadienylindium, indium (III) acetylacetonate, ( 3-(dimethylamino)propyl)dimethylindium and the like can be used.
  • an inorganic precursor containing no hydrocarbons may be used as the precursor containing indium.
  • Halogen-based indium compounds such as indium trichloride, indium tribromide, and indium triiodide can be used as inorganic precursors containing indium.
  • Indium trichloride has a decomposition temperature of approximately 500° C. or higher and 700° C. or lower. Therefore, by using indium trichloride, film formation by the ALD method can be performed while the substrate is heated at about 400° C. to 600° C., for example, 500° C.
  • an oxidizing agent as a reactant is introduced into the chamber and reacted with the adsorbed precursor to desorb components other than indium while indium is adsorbed on the substrate, resulting in a layer 621 in which indium and oxygen are bonded.
  • Ozone, oxygen, water, or the like can be used as the oxidizing agent.
  • the introduction of the oxidizing agent is stopped, the inside of the chamber is purged, and excess reactants and reaction products are discharged from the chamber.
  • gallium-containing precursors include trimethylgallium, triethylgallium, tris(dimethylamido)gallium, gallium(III) acetylacetonate, tris(2,2,6,6-tetramethyl-3, Gallium 5-heptanedionate), dimethylchlorogallium, diethylchlorogallium, dimethylgallium isopropoxide, and the like can be used.
  • an inorganic precursor containing no hydrocarbons may be used as the precursor containing gallium.
  • Halogen-based gallium compounds such as gallium trichloride, gallium tribromide, and gallium triiodide can be used as inorganic precursors containing gallium.
  • Gallium trichloride has a decomposition temperature of approximately 550° C. or higher and 700° C. or lower. Therefore, by using gallium trichloride, film formation by the ALD method can be performed while the substrate is heated at about 450° C. to 650° C., for example, 550° C.
  • an oxidizing agent as a reactant is introduced into the chamber and reacted with the adsorbed precursor to desorb components other than the element M while the element M is adsorbed on the substrate, thereby bonding the element M and oxygen.
  • a layer 631 is formed (see FIG. 14D). At this time, part of oxygen forming the layer 641 may be adsorbed onto the layer 631 .
  • the introduction of the oxidizing agent is stopped, the inside of the chamber is purged, and excess reactants and reaction products are discharged from the chamber.
  • a raw material gas containing a zinc-containing precursor is introduced into the chamber, and the precursor is adsorbed onto the layer 631 (see FIG. 15A). At this time, part of the layer 641 in which zinc and oxygen are combined may be formed.
  • Source gases include carrier gases such as argon, helium, or nitrogen in addition to precursors.
  • Dimethylzinc, diethylzinc, bis(2,2,6,6-tetramethyl-3,5-heptanedionate)zinc, zinc acetate, and the like can be used as precursors containing zinc.
  • an inorganic precursor containing no hydrocarbons may be used.
  • inorganic precursors containing zinc halogen-based zinc compounds such as zinc dichloride, zinc dibromide, and zinc diiodide can be used.
  • Zinc dichloride has a decomposition temperature of approximately 450° C. or higher and 700° C. or lower. Therefore, by using zinc dichloride, film formation by the ALD method can be performed while the substrate is heated at about 350° C. to 550° C., for example, 450° C.
  • an oxidizing agent as a reactant is introduced into the chamber and reacted with the adsorbed precursor to desorb components other than zinc while zinc is adsorbed on the substrate, thereby forming a layer 641 in which zinc and oxygen are bonded. forming (see FIG. 15B).
  • the introduction of the oxidizing agent is stopped, the inside of the chamber is purged, and excess reactants and reaction products are discharged from the chamber.
  • the layer 621 is formed again on the layer 641 by the method described above (see FIG. 15C).
  • an oxide 660 can be formed over the substrate or the structure.
  • some of the above precursors contain one or both of carbon and chlorine.
  • a film formed using a carbon-containing precursor may contain carbon.
  • a film formed using a precursor containing halogen such as chlorine may contain halogen such as chlorine.
  • the oxide 660 by forming the oxide 660 using the ALD method, it is possible to form a metal oxide in which the c-axis is oriented substantially parallel to the normal direction of the film formation surface.
  • layered crystals can be formed substantially parallel to the sidewalls of the opening 290, especially the side surfaces of the insulator 280.
  • the layered crystal of the oxide semiconductor 230 is formed substantially parallel to the channel length direction of the transistor 200, so that the on-state current of the transistor can be increased.
  • the substrate temperature should be 200° C. or higher and 600° C. or lower, preferably 300° C. or higher and the precursor decomposition temperature or lower.
  • the precursor used for the above film formation preferably has a high decomposition temperature.
  • the decomposition temperature of the precursor is preferably 200° C. or higher and 700° C. or lower, and more preferably 300° C. or higher and 600° C. or lower.
  • an inorganic precursor it is preferable to use an inorganic precursor. Inorganic precursors generally tend to have a higher decomposition temperature than organic precursors, so even if film formation is performed while the substrate is heated as described above, the precursors are less likely to be decomposed.
  • inorganic precursors for example, the above-mentioned indium trichloride, gallium trichloride, and zinc dichloride can be used. As described above, these precursors have a decomposition temperature of about 350° C. or more and 700° C. or less, which is considerably higher than the decomposition temperature of general organic precursors. However, as described above, indium trichloride, gallium trichloride, and zinc dichloride have different decomposition temperatures. Thus, when film formation is performed by the ALD method using a plurality of precursors of different types, the substrate temperature is preferably set to the decomposition temperature of the lowest precursor among the plurality of precursors or lower.
  • the substrate temperature may be set within a range in which the decomposition temperature of the precursor is the lowest and zinc dichloride does not decompose.
  • other indium trichloride and gallium trichloride can also be adsorbed to the target (for example, a substrate) without being decomposed.
  • FIGS. 14A to 15C are examples in which the layer 621 is formed as a layer containing indium, the layer 631 is formed as a layer containing the element M thereover, and the layer 641 is formed as a layer containing zinc thereover.
  • the present embodiment is not limited to this.
  • One of the layers 631 and 641 may be formed, the layer 621 may be formed thereon, and the other of the layers 631 and 641 may be formed thereon.
  • one of the layers 631 and 641 may be formed, the other of the layers 631 and 641 may be formed thereon, and the layer 621 may be formed thereon.
  • the layers 621, 631, and 641 are formed according to the atomic ratio. , may be formed as appropriate. For example, by repeating the formation of layer 641 multiple times before and after forming layer 631 shown in FIG. A lamination with the layer 641 may be formed.
  • FIG. 16 is a block diagram illustrating a configuration example of a storage device 300 according to one embodiment of the present invention.
  • a memory device 300 shown in FIG. 16 has a drive circuit 21 and a memory array 20 .
  • Memory array 20 has a functional layer 50 having a plurality of memory cells 10 and a plurality of functional circuits 51 .
  • FIG. 16 shows an example in which the memory array 20 has a plurality of memory cells 10 arranged in a matrix of m rows and n columns (m and n are integers equal to or greater than 2). Further, the functional circuit 51 is provided for each wiring BL functioning as a bit line, for example. FIG. 16 shows an example having a plurality of functional circuits 51 provided corresponding to n wirings BL.
  • the memory cell 10 in row 1, column 1 is indicated as memory cell 10[1,1], and the memory cell 10 in row m, column n is indicated as memory cell 10[m,n].
  • an arbitrary row may be referred to as i row.
  • j column when indicating an arbitrary column, it may be described as j column. Therefore, i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less.
  • the memory cell 10 in the i-th row and the j-th column is indicated as the memory cell 10[i, j].
  • the memory array 20 also includes m wirings WL extending in the row direction, m wirings PL extending in the row direction, and n wirings BL extending in the column direction.
  • the wiring WL provided in the first line (first row) is indicated as the wiring WL[1]
  • the wiring WL provided in the m-th line (m-th row) is indicated as the wiring WL[m].
  • the wiring PL provided in the first line (first row) is indicated as a wiring PL[1]
  • the wiring PL provided in the m-th line (m-th row) is indicated as a wiring PL[m].
  • the wiring BL provided in the first line (first column) is referred to as the wiring BL[1]
  • the wiring BL provided in the nth line (nth column) is referred to as the wiring BL[n].
  • a plurality of memory cells 10 provided in the i-th row are electrically connected to the i-th wiring WL (wiring WL[i]) and the i-th wiring PL (wiring PL[i]).
  • a plurality of memory cells 10 provided in the j-th column are electrically connected to a wiring BL in the j-th column (wiring BL[j]).
  • DOSRAM (registered trademark) (Dynamic Oxide Semiconductor Random Access Memory) can be applied to the memory array 20 .
  • a DOSRAM is a RAM having 1T (transistor) and 1C (capacitor) type memory cells, and is a memory in which an access transistor is an OS transistor. The current flowing between the source and the drain of the OS transistor in the off state, that is, the leak current is extremely small.
  • a DOSRAM can hold electric charge corresponding to data held in a capacitive element (capacitor) for a long time by turning off (non-conducting) an access transistor. Therefore, a DOSRAM can reduce the frequency of refresh operations compared to a DRAM composed of transistors having silicon in the channel formation region (hereinafter also referred to as "Si transistors"). As a result, low power consumption can be achieved.
  • the memory cells 10 can be stacked by arranging the OS transistors in a stacked manner as described in Embodiment 1 and the like.
  • a plurality of memory arrays 20[1] to 20[m] can be stacked.
  • the memory array 20[1] to 20[m] included in the memory array 20 in the direction perpendicular to the surface of the substrate on which the driver circuit 21 is provided, the memory density of the memory cells 10 can be improved.
  • the memory array 20 can be fabricated using the same manufacturing process repeatedly in the vertical direction.
  • the storage device 300 can reduce the manufacturing cost of the memory array 20 .
  • the wiring BL functions as a bit line for writing and reading data.
  • the wiring WL functions as a word line for controlling on/off (conducting state or non-conducting state) of an access transistor functioning as a switch.
  • the wiring PL functions as a constant potential line connected to the capacitor.
  • the memory cells 10 included in each of the memory arrays 20[1] to 20[m] are connected to the functional circuit 51 via the wiring BL.
  • the wiring BL can be arranged in a direction perpendicular to the surface of the substrate on which the drive circuit 21 is provided.
  • the functional circuit 51 has a function of amplifying the data potential held in the memory cell 10 and outputting it to the sense amplifier 46 of the driving circuit 21 via the wiring GBL (not shown) described later. With this structure, a slight potential difference of the wiring BL can be amplified when data is read.
  • the wiring GBL can be arranged in the direction perpendicular to the surface of the substrate on which the driver circuit 21 is provided, like the wiring BL.
  • the wiring BL is provided in contact with the semiconductor layer of the transistor included in the memory cell 10 .
  • the wiring BL is provided in contact with a region functioning as a source or a drain of the semiconductor layer of the transistor included in the memory cell 10 .
  • the wiring BL is provided in contact with a conductor provided in contact with a region functioning as a source or a drain of the semiconductor layer of the transistor included in the memory cell 10 . That is, the wiring BL can be said to be a wiring for electrically connecting one of the source or the drain of the transistor of the memory cell 10 in each layer of the memory array 20 and the functional circuit 51 in the vertical direction.
  • the memory array 20 can be provided over the driving circuit 21 .
  • the signal propagation distance between the drive circuit 21 and the memory array 20 can be shortened. Therefore, the resistance and parasitic capacitance between the drive circuit 21 and the memory array 20 are reduced, and power consumption and signal delay can be reduced.
  • miniaturization of the storage device 300 can be realized.
  • the functional circuit 51 is composed of OS transistors in the same way as the transistors of the memory cells 10 of the DOSRAM, so that it can be freely placed on circuits using Si transistors like the memory arrays 20[1] to 20[m]. Since they can be arranged, they can be easily integrated. Since the function circuit 51 is configured to amplify the signal, circuits such as the sense amplifier 46 in the subsequent stage can be miniaturized, so that the memory device 300 can be miniaturized.
  • the drive circuit 21 has a PSW 22 (power switch), a PSW 23, and a peripheral circuit 31.
  • the peripheral circuit 31 has a peripheral circuit 41 , a control circuit 32 and a voltage generation circuit 33 .
  • each circuit, each signal and each voltage can be appropriately discarded as needed. Alternatively, other circuits or other signals may be added.
  • Signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • the signal BW, the signal CE, and the signal GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • the signal WDA is write data and the signal RDA is read data.
  • a signal PON1 and a signal PON2 are power gating control signals. The signal PON1 and the signal PON2 may be generated by the control circuit 32.
  • the control circuit 32 is a logic circuit having a function of controlling the overall operation of the storage device 300.
  • the control circuit logically operates the signal CE, the signal GW and the signal BW to determine the operation mode (for example, write operation, read operation) of the memory device 300 .
  • control circuit 32 generates a control signal for peripheral circuit 41 so that this operation mode is executed.
  • the voltage generation circuit 33 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling the input of the signal CLK to the voltage generation circuit 33 . For example, when an H level signal is applied to signal WAKE, signal CLK is input to voltage generation circuit 33, and voltage generation circuit 33 generates a negative voltage.
  • the peripheral circuit 41 is a circuit for writing data to and reading data from the memory cell 10 .
  • the peripheral circuit 41 is a circuit that outputs various signals for controlling the functional circuit 51 .
  • the peripheral circuit 41 includes a row decoder 42 (Row Decoder), a column decoder 44 (Column Decoder), a row driver 43 (Row Driver), a column driver 45 (Column Driver), an input circuit 47 (Input Circuit), an output circuit 48 ( Output Circuit) and a sense amplifier 46 (Sense Amplifier).
  • the row decoder 42 and column decoder 44 have the function of decoding the signal ADDR.
  • Row decoder 42 is a circuit for specifying a row to be accessed
  • column decoder 44 is a circuit for specifying a column to be accessed.
  • Row driver 43 has a function of selecting line WL designated by row decoder 42 .
  • the column driver 45 has a function of writing data to the memory cells 10, a function of reading data from the memory cells 10, a function of holding the read data, and the like.
  • the input circuit 47 has a function of holding the signal WDA. Data held by the input circuit 47 is output to the column driver 45 . Output data of the input circuit 47 is data (Din) to be written to the memory cell 10 . Data (Dout) read from the memory cells 10 by the column driver 45 is output to the output circuit 48 .
  • the output circuit 48 has a function of holding Dout. The output circuit 48 also has a function of outputting Dout to the outside of the storage device 300 . Data output from the output circuit 48 is the signal RDA.
  • the PSW 22 has the function of controlling the supply of VDD to the peripheral circuit 31.
  • PSW 23 has the function of controlling the supply of VHM to row driver 43 .
  • the high power supply voltage of the memory device 300 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to drive word lines to a high level and is higher than VDD.
  • the signal PON1 controls ON/OFF of the PSW22
  • the signal PON2 controls ON/OFF of the PSW23.
  • the number of power supply domains to which VDD is supplied is set to one, but may be set to a plurality. In this case, a power switch may be provided for each power domain.
  • a memory array 20 having memory arrays 20[1] to 20[m] (m is an integer equal to or greater than 2) and a functional layer 50 can be provided by stacking a plurality of layers of memory arrays 20 on the drive circuit 21 . By stacking multiple layers of memory arrays 20, the memory density of the memory cells 10 can be increased.
  • FIG. 17A the memory array 20 provided in the first layer is indicated as memory array 20[1], the memory array 20 provided in the second layer is indicated as memory array 20[2], and the memory array 20 provided in the fifth layer is indicated as memory array 20[2].
  • the memory array 20 is shown as memory array 20[5].
  • FIG. 17A also shows the wiring WL and the wiring PL extending in the X direction, and the wiring BL extending in the Z direction (the direction perpendicular to the surface of the substrate provided with the driver circuit). Note that the wiring WL and the wiring PL included in each memory array 20 are partially omitted in order to make the drawing easier to see. Note that FIG. 17A shows the configuration in which the wiring PL is extended in the X direction, but the present invention is not limited to this. For example, the wiring PL may be extended in the Y direction, the wiring PL may be extended in the X direction and the Y direction, for example, the wiring PL may be planar.
  • FIG. 17B is a schematic diagram illustrating a configuration example of the functional circuit 51 connected to the wiring BL illustrated in FIG. 17A and the memory cells 10 included in the memory arrays 20[1] to 20[5] connected to the wiring BL. indicates FIG. 17B also illustrates the wiring GBL provided between the functional circuit 51 and the driver circuit 21 . Note that a structure in which a plurality of memory cells (memory cells 10) are electrically connected to one wiring BL is also called a “memory string”. Note that in the drawings, the wiring GBL may be illustrated with a thick line in order to improve visibility.
  • FIG. 17B illustrates an example of the circuit configuration of the memory cell 10 connected to the wiring BL.
  • a memory cell 10 has a transistor 11 and a capacitor 12 .
  • the transistor 11, the capacitor 12, and each wiring (BL, WL, and the like) the wiring BL[1] and the wiring WL[1] may also be referred to as the wiring BL and the wiring WL, for example.
  • one of the source and the drain of the transistor 11 is connected to the wiring BL.
  • the other of the source and drain of the transistor 11 is connected to one electrode of the capacitor 12 .
  • the other electrode of the capacitive element 12 is connected to the wiring PL.
  • a gate of the transistor 11 is connected to the wiring WL.
  • two memory cells 10 connected to a common wiring BL in the same layer can have the structure shown in FIG. 10 according to the first embodiment.
  • FIG. 17B and the like show a configuration in which two memory cells 10 are connected to a common wiring BL in the same layer
  • the present invention is not limited to this.
  • four memory cells 10 may be connected to a common wiring BL in the same layer, or eight memory cells 10 may be connected to a common wiring BL in the same layer.
  • the structure shown in FIG. 11 according to the first embodiment can be used.
  • the wiring PL is a wiring that gives a constant potential for holding the potential of the capacitive element 12 .
  • FIG. 18A shows a schematic diagram of the memory device 300 in which the functional circuit 51 and the memory arrays 20[1] to 20[m] are the repeating units 70.
  • FIG. 18A shows one wiring GBL as illustrated in FIG. 18A, the wiring GBL may be provided as appropriate according to the number of functional circuits 51 provided in the functional layer 50 .
  • the wiring GBL is provided in contact with the semiconductor layer of the transistor included in the functional circuit 51 .
  • the wiring GBL is provided in contact with a region functioning as a source or a drain of the semiconductor layer of the transistor included in the functional circuit 51 .
  • the wiring GBL is provided in contact with a conductor provided in contact with a region functioning as a source or a drain of the semiconductor layer of the transistor included in the functional circuit 51 .
  • the wiring GBL can be said to be a wiring for electrically connecting one of the source or drain of the transistor included in the functional circuit 51 in the functional layer 50 and the driving circuit 21 in the vertical direction.
  • repeating unit 70 having the functional circuit 51 and the memory arrays 20[1] to 20[m] may be stacked.
  • a storage device 300A of one embodiment of the present invention can have repeating units 70[1] to 70[p] (p is an integer of 2 or more) as illustrated in FIG. 18B.
  • the wiring GBL is connected to the functional layer 50 included in the repeating unit 70 .
  • the wiring GBL may be provided as appropriate according to the number of functional circuits 51 .
  • the OS transistors are stacked, and the wiring that functions as the bit line is arranged in the direction perpendicular to the surface of the substrate on which the driver circuit 21 is provided.
  • the length of the wiring between the memory array 20 and the drive circuit 21 can be shortened. Therefore, the parasitic capacitance of the bit line can be greatly reduced.
  • the layer provided with the memory array 20 includes a functional layer 50 having a functional circuit 51 having a function of amplifying and outputting the data potential held in the memory cell 10 .
  • the sense amplifier 46 included in the driver circuit 21 can be driven by amplifying a slight potential difference of the wiring BL functioning as a bit line when data is read. Since a circuit such as a sense amplifier can be miniaturized, miniaturization of the memory device 300 can be achieved. In addition, the memory cell 10 can be operated even if the capacitance of the capacitor 12 included in the memory cell 10 is reduced.
  • FIGS. 16 to 18 A configuration example of the functional circuit 51 described in FIGS. 16 to 18 and a configuration example of the sense amplifier 46 included in the memory array 20 and the drive circuit 21 will be described with reference to FIG.
  • a drive circuit 21 is shown.
  • a precharge circuit 71_A, a precharge circuit 71_B, a switch circuit 72_A, a switch circuit 72_B, and a write/read circuit 73 are shown.
  • Transistors 52_a, 52_b, 53_a, 53_b, 54_a, 54_b, 55_a and 55_b are illustrated as functional circuits 51_A and 51_B.
  • Transistors 52_a, 52_b, 53_a, 53_b, 54_a, 54_b, 55_a, and 55_b illustrated in FIG. 19 are OS transistors like the transistor 11 included in the memory cell 10 .
  • the functional layer 50 having the functional circuit 51 can be stacked in the same manner as the memory arrays 20[1] to 20[m].
  • the wirings BL_A and BL_B are connected to the gates of the transistors 52_a and 52_b.
  • the wirings GBL_A and GBL_B are connected to either the sources or the drains of the transistors 53_a, 53_b, 54_a, and 54_b.
  • the wirings GBL_A and GBL_B are provided in the vertical direction similarly to the wirings BL_A and BL_B, and are connected to transistors included in the driver circuit 21 .
  • Control signals WE, RE and MUX are applied to the gates of transistors 53_a, 53_b, 54_a, 54_b, 55_a and 55_b as shown in FIG.
  • the transistors 81_1 to 81_6 and 82_1 to 82_4 that constitute the sense amplifier 46, the precharge circuit 71_A, and the precharge circuit 71_B shown in FIG. 19 are composed of Si transistors.
  • the switches 83_A to 83_D that constitute the switch circuit 72_A and the switch circuit 72_B can also be composed of Si transistors.
  • One of the source or the drain of the transistors 53_a, 53_b, 54_a, and 54_b is connected to transistors or switches forming the precharge circuit 71_A, the precharge circuit 71_B, the sense amplifier 46, and the switch circuit 72_A.
  • the precharge circuit 71_A includes n-channel transistors 81_1 to 81_3.
  • the precharge circuit 71_A is a circuit for precharging the lines BL_A and BL_B to an intermediate potential VPC corresponding to a potential VDD/2 between VDD and VSS in accordance with a precharge signal applied to the precharge line PCL1. .
  • the precharge circuit 71_B includes n-channel transistors 81_4 to 81_6.
  • the precharge circuit 71_B is a circuit for precharging the wiring GBL_A and the wiring GBL_B to the intermediate potential VPC corresponding to the potential VDD/2 between VDD and VSS in accordance with the precharge signal applied to the precharge line PCL2. be.
  • the sense amplifier 46 has p-channel transistors 82_1 and 82_2 and n-channel transistors 82_3 and 82_4 connected to the wiring VHH or the wiring VLL.
  • the wiring VHH or the wiring VLL is a wiring having a function of supplying VDD or VSS.
  • the transistors 82_1 to 82_4 are transistors forming an inverter loop.
  • the potentials of the wirings GBL_A and GBL_B can be output to the outside through the switches 83_C and 83_D and the writing/reading circuit 73 .
  • a wiring BL_A and a wiring BL_B, and a wiring GBL_A and a wiring GBL_B correspond to a bit line pair.
  • the write/read circuit 73 is controlled to write the data signal according to the signal EN_data.
  • the switch circuit 72_A is a circuit for controlling the conduction state between the sense amplifier 46 and the wirings GBL_A and GBL_B.
  • the switch circuit 72_A is switched on or off by control of the switching signal CSEL1.
  • the switches 83_A and 83_B are n-channel transistors, the switching signal CSEL1 is turned on when it is at a high level and turned off when it is at a low level.
  • the switch circuit 72_B is a circuit for controlling the conduction state between the write/read circuit 73 and the bit line pair connected to the sense amplifier 46 .
  • the switch circuit 72_B is switched on or off by control of the switching signal CSEL2.
  • Switches 83_C and 83_D may be similar to switches 83_A and 83_B.
  • the memory device 300 has a configuration in which the memory cell 10, the functional circuit 51, and the sense amplifier 46 are connected via the wiring BL and the wiring GBL provided in the vertical direction which is the shortest distance. be able to. Although the number of functional layers 50 including transistors forming the functional circuit 51 is increased, the load on the wiring BL is reduced, so that the write time can be shortened and the data can be read easily.
  • each transistor included in the functional circuits 51_A and 51_B is controlled according to the control signals WE and RE and the selection signal MUX.
  • Each transistor can output the potential of the wiring BL to the driver circuit 21 through the wiring GBL in accordance with the control signal and the selection signal.
  • the functional circuits 51_A and 51_B can function as sense amplifiers including OS transistors. With this structure, a slight potential difference in the wiring BL can be amplified during reading to drive the sense amplifier 46 using a Si transistor.
  • FIGS. 20A and 20B An example of a chip 1200 on which the memory device of the present invention is mounted is shown using FIGS. 20A and 20B.
  • a plurality of circuits (systems) are mounted on the chip 1200 .
  • SoC System on Chip
  • the chip 1200 has a CPU 1211, a GPU 1212, one or more analog operation units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, and the like.
  • the chip 1200 is provided with bumps (not shown) to connect with the first surface of the package substrate 1201 as shown in FIG. 20B.
  • a plurality of bumps 1202 are provided on the rear surface of the first surface of the package substrate 1201 and connected to the motherboard 1203 .
  • the mother board 1203 may be provided with storage devices such as a DRAM 1221 and a flash memory 1222 .
  • storage devices such as a DRAM 1221 and a flash memory 1222 .
  • the DOSRAM shown in the previous embodiment can be used for the DRAM 1221 .
  • the DRAM 1221 can be reduced in power consumption, increased in speed, and increased in capacity.
  • the CPU 1211 preferably has multiple CPU cores.
  • the GPU 1212 preferably has multiple GPU cores.
  • the CPU 1211 and GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200 .
  • the aforementioned DOSRAM can be used for the memory.
  • the GPU 1212 is suitable for parallel computation of a large amount of data, and can be used for image processing or sum-of-products operations. By providing the image processing circuit or the product-sum operation circuit using the oxide semiconductor of the present invention in the GPU 1212, image processing and product-sum operation can be performed with low power consumption.
  • the CPU 1211 and the GPU 1212 are provided on the same chip, the wiring between the CPU 1211 and the GPU 1212 can be shortened. And, after the calculation by the GPU 1212, transfer of the calculation result from the GPU 1212 to the CPU 1211 can be performed at high speed.
  • the analog computation unit 1213 has one or both of an A/D (analog/digital) conversion circuit and a D/A (digital/analog) conversion circuit. Further, the analog calculation unit 1213 may be provided with the sum-of-products calculation circuit.
  • the memory controller 1214 has a circuit functioning as a controller for the DRAM 1221 and a circuit functioning as an interface for the flash memory 1222 .
  • the interface 1215 has an interface circuit with externally connected devices such as display devices, speakers, microphones, cameras, and controllers. Controllers include mice, keyboards, game controllers, and the like. USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface), etc. can be used as such an interface.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • the network circuit 1216 has a network circuit such as a LAN (Local Area Network). It may also have circuitry for network security.
  • LAN Local Area Network
  • the above circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, there is no need to increase the number of manufacturing processes, and the chip 1200 can be manufactured at low cost.
  • a package substrate 1201 provided with a chip 1200 having a GPU 1212 , a motherboard 1203 provided with a DRAM 1221 and a flash memory 1222 can be called a GPU module 1204 .
  • the GPU module 1204 Since the GPU module 1204 has a chip 1200 using SoC technology, its size can be reduced. In addition, since it excels in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (portable) game machines.
  • a product-sum operation circuit using the GPU 1212 enables a deep neural network (DNN), a convolutional neural network (CNN), a recurrent neural network (RNN), an autoencoder, a deep Boltzmann machine (DBM), a deep belief network ( DBN), the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module.
  • DNN deep neural network
  • CNN convolutional neural network
  • RNN recurrent neural network
  • DBM deep Boltzmann machine
  • DBN deep belief network
  • This embodiment mode shows an example of an electronic component and an electronic device in which the storage device or the like described in the above embodiment mode is incorporated.
  • the electronic components and electronic devices can be reduced in power consumption and increased in speed.
  • FIG. 21A shows a perspective view of an electronic component 700 and a board (mounting board 704) on which the electronic component 700 is mounted.
  • Electronic component 700 shown in FIG. 21A has storage device 720 in mold 711 .
  • FIG. 21A is partially omitted to show the inside of electronic component 700 .
  • Electronic component 700 has lands 712 outside mold 711 . Land 712 is electrically connected to electrode pad 713 , and electrode pad 713 is electrically connected to storage device 720 by wire 714 .
  • the electronic component 700 is mounted on a printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed board 702 .
  • the memory device 720 has a drive circuit layer 721 and a memory circuit layer 722 .
  • FIG. 21B A perspective view of the electronic component 730 is shown in FIG. 21B.
  • Electronic component 730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • An electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of storage devices 720 provided on the interposer 731 .
  • the memory device described in the above embodiment as the memory device 720, low power consumption and high speed can be achieved.
  • an integrated circuit such as a CPU, GPU, or FPGA can be used.
  • a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used for the package substrate 732 .
  • a silicon interposer, a resin interposer, or the like can be used as the interposer 731 .
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches. A plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 731 also has a function of electrically connecting the integrated circuit provided over the interposer 731 to electrodes provided over the package substrate 732 . For these reasons, the interposer is sometimes called a "rewiring board" or an "intermediate board".
  • through electrodes are provided in the interposer 731 and the integrated circuit and the package substrate 732 are electrically connected using the through electrodes.
  • a TSV Through Silicon Via
  • a silicon interposer is preferably used as the interposer 731 . Since silicon interposers do not require active elements, they can be manufactured at a lower cost than integrated circuits. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with the resin interposer.
  • the reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer.
  • the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur.
  • a 2.5D package 2.5-dimensional packaging in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided overlapping the electronic component 730 .
  • a heat sink it is preferable that the heights of the integrated circuits provided over the interposer 731 be uniform.
  • the memory device 720 and the semiconductor device 735 have the same height.
  • An electrode 733 may be provided on the bottom of the package substrate 732 in order to mount the electronic component 730 on another substrate.
  • FIG. 21B shows an example in which the electrodes 733 are formed from solder balls.
  • BGA All Grid Array
  • the electrodes 733 may be formed of conductive pins.
  • PGA Peripheral Component Interconnect
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA.
  • SPGA Sttaggered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN Quad Flat Non-leaded package
  • the storage devices described in the above embodiments are, for example, storage devices of various electronic devices (for example, information terminals, computers, smartphones, electronic book terminals, digital cameras (including video cameras), recording/playback devices, navigation systems, etc.) can be applied to By using the memory device described in any of the above embodiments as the memory device of the electronic device, the electronic device consumes less power and operates faster.
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the storage devices described in the previous embodiments are applied to various removable storage devices such as memory cards (for example, SD cards), USB memories, and SSDs (solid state drives). 22A to 22E schematically show some configuration examples of the removable storage device.
  • the storage devices described in the previous embodiments are processed into packaged memory chips and used for various storage devices and removable memories.
  • FIG. 22A is a schematic diagram of a USB memory.
  • USB memory 1100 has housing 1101 , cap 1102 , USB connector 1103 and substrate 1104 .
  • a substrate 1104 is housed in a housing 1101 .
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104 .
  • the memory device described in any of the above embodiments can be incorporated in the memory chip 1105 or the like.
  • FIG. 22B is a schematic diagram of the appearance of the SD card
  • FIG. 22C is a schematic diagram of the internal structure of the SD card.
  • SD card 1110 has housing 1111 , connector 1112 and substrate 1113 .
  • a substrate 1113 is housed in a housing 1111 .
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113 .
  • a wireless chip having a wireless communication function may be provided on the substrate 1113 .
  • data can be read from and written to the memory chip 1114 by wireless communication between the host device and the SD card 1110 .
  • the memory device described in any of the above embodiments can be incorporated in the memory chip 1114 or the like.
  • FIG. 22D is a schematic diagram of the appearance of the SSD
  • FIG. 22E is a schematic diagram of the internal structure of the SSD.
  • SSD 1150 has housing 1151 , connector 1152 and substrate 1153 .
  • a substrate 1153 is housed in a housing 1151 .
  • substrate 1153 has memory chip 1154 , memory chip 1155 and controller chip 1156 attached thereto.
  • a memory chip 1155 is a work memory for the controller chip 1156, and may be a DOSRAM chip, for example.
  • the capacity of the SSD 1150 can be increased.
  • the memory device described in any of the above embodiments can be incorporated in the memory chip 1154 or the like.
  • a storage device can be used for processors such as CPUs and GPUs, or chips.
  • processors such as CPUs and GPUs, or chips.
  • the electronic device can be made to have low power consumption and high speed.
  • 23A to 23H show specific examples of electronic devices including processors such as CPUs and GPUs using the memory device, or chips.
  • a GPU or chip according to one aspect of the present invention can be mounted on various electronic devices.
  • electronic devices include relatively large screens such as televisions, monitors for desktop or notebook information terminals, digital signage (digital signage), large game machines such as pachinko machines, etc. , digital cameras, digital video cameras, digital photo frames, electronic book readers, mobile phones, portable game machines, personal digital assistants, sound reproduction devices, and the like.
  • the electronic device can be equipped with artificial intelligence.
  • the electronic device of one embodiment of the present invention may have an antenna.
  • An image, information, or the like can be displayed on the display portion by receiving a signal with the antenna.
  • the antenna may be used for contactless power transmission.
  • the electronic device of one embodiment of the present invention includes sensors (force, displacement, position, speed, acceleration, angular velocity, number of rotations, distance, light, liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current, sensing, detecting, or measuring voltage, power, radiation, flow, humidity, gradient, vibration, smell, or infrared).
  • An electronic device of one embodiment of the present invention can have various functions. For example, functions to display various information (still images, moving images, text images, etc.) on the display unit, touch panel functions, calendars, functions to display the date or time, functions to execute various software (programs), wireless communication function, a function of reading a program or data recorded on a recording medium, and the like.
  • 23A to 23H show examples of electronic devices.
  • FIG. 23A shows a mobile phone (smartphone), which is a type of information terminal.
  • the information terminal 5100 includes a housing 5101 and a display unit 5102. As an input interface, the display unit 5102 is provided with a touch panel, and the housing 5101 is provided with buttons.
  • the information terminal 5100 can reduce power consumption and increase speed.
  • a notebook information terminal 5200 is illustrated in FIG. 23B.
  • the notebook information terminal 5200 has an information terminal main body 5201 , a display section 5202 , and a keyboard 5203 .
  • the notebook information terminal 5200 can achieve low power consumption and high speed by applying the chip of one embodiment of the present invention.
  • a smartphone and a notebook information terminal are shown as examples of electronic devices in FIGS. 23A and 23B, respectively, but information terminals other than smartphones and notebook information terminals can be applied.
  • Examples of information terminals other than smartphones and notebook information terminals include PDAs (Personal Digital Assistants), desktop information terminals, and workstations.
  • FIG. 23C shows a portable game machine 5300 that is an example of a game machine.
  • a portable game machine 5300 includes a housing 5301, a housing 5302, a housing 5303, a display portion 5304, a connection portion 5305, operation keys 5306, and the like.
  • Housing 5302 and housing 5303 can be removed from housing 5301 .
  • the connection portion 5305 provided in the housing 5301 to another housing (not shown)
  • the video output to the display portion 5304 can be output to another video device (not shown). can.
  • the housing 5302 and the housing 5303 can each function as an operation unit. This allows multiple players to play the game at the same time.
  • the chips described in the above embodiments can be incorporated into the chips or the like provided in the substrates of the housings 5301, 5302, and 5303.
  • FIG. 23D shows a stationary game machine 5400, which is an example of a game machine.
  • a controller 5402 is wirelessly or wiredly connected to the stationary game machine 5400 .
  • a low power consumption game machine By applying the GPU or chip of one embodiment of the present invention to a game machine such as the portable game machine 5300 and the stationary game machine 5400, a low power consumption game machine can be realized.
  • the low power consumption can reduce the heat generated from the circuit, thereby reducing the influence of the heat on the circuit itself, the peripheral circuits, and the module.
  • FIGS. 23C and 23D illustrate a portable game machine and a stationary game machine as examples of game machines
  • game machines to which the GPU or chip of one embodiment of the present invention is applied are not limited to these.
  • Examples of game machines to which the GPU or chip of one embodiment of the present invention is applied include arcade game machines installed in amusement facilities (game arcades, amusement parks, etc.), pitching machines for batting practice installed in sports facilities, and the like. is mentioned.
  • a GPU or chip of one aspect of the present invention can be applied to large-scale computers.
  • FIG. 23E is a diagram showing a supercomputer 5500, which is an example of a large computer.
  • FIG. 23F is a diagram showing a rack-mounted computer 5502 that the supercomputer 5500 has.
  • a supercomputer 5500 has a rack 5501 and a plurality of rack-mount computers 5502 .
  • a plurality of computers 5502 are stored in the rack 5501 .
  • the computer 5502 is provided with a plurality of substrates 5504, and the GPUs or chips described in the above embodiments can be mounted over the substrates.
  • the supercomputer 5500 is a large computer mainly used for scientific and technical calculations. Scientific and technical calculations require high-speed processing of enormous amounts of computation, resulting in high power consumption and high chip heat generation.
  • a low power consumption supercomputer can be realized.
  • the low power consumption can reduce the heat generated from the circuit, thereby reducing the influence of the heat on the circuit itself, the peripheral circuits, and the module.
  • FIGS. 23E and 23F illustrate a supercomputer as an example of a large computer
  • the large computer to which the GPU or chip of one aspect of the present invention is applied is not limited to this.
  • Large computers to which the GPU or chip of one aspect of the present invention is applied include, for example, computers that provide services (servers), large general-purpose computers (mainframes), and the like.
  • a GPU or chip of one embodiment of the present invention can be applied to automobiles, which are mobile objects, and to the vicinity of the driver's seat of automobiles.
  • FIG. 23G is a diagram showing the vicinity of the windshield in the interior of an automobile, which is an example of a mobile object.
  • FIG. 23G shows display panel 5701, display panel 5702, and display panel 5703 attached to the dashboard, as well as display panel 5704 attached to the pillar.
  • the display panels 5701 to 5703 can provide various information by displaying the speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner settings, and the like. In addition, the display items and layout displayed on the display panel can be appropriately changed according to the user's preference, and the design can be improved.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the display panel 5704 can complement the field of view (blind spot) blocked by the pillars by displaying an image from an imaging device (not shown) provided in the automobile. That is, by displaying an image from an imaging device provided outside the automobile, blind spots can be compensated for and safety can be enhanced. In addition, by projecting an image that supplements the invisible part, safety confirmation can be performed more naturally and without discomfort.
  • the display panel 5704 can also be used as a lighting device.
  • the GPU or chip of one aspect of the present invention can be applied as a component of artificial intelligence
  • the chip can be used, for example, in an automatic driving system for automobiles.
  • the chip can be used in a system for road guidance, danger prediction, and the like.
  • the display panels 5701 to 5704 may be configured to display information such as road guidance and danger prediction.
  • moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), and the like, and the chip of one embodiment of the present invention can be applied to these moving objects. It is possible to give a system using artificial intelligence.
  • FIG. 23H shows an electric refrigerator-freezer 5800, which is an example of an appliance.
  • the electric freezer-refrigerator 5800 has a housing 5801, a refrigerator compartment door 5802, a freezer compartment door 5803, and the like.
  • the electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric freezer-refrigerator 5800 has a function of automatically generating a menu based on the ingredients stored in the electric freezer-refrigerator 5800, the expiration date of the ingredients, etc. It can have a function of automatically adjusting the temperature according to the temperature.
  • Electric refrigerators and freezers have been described as an example of electrical appliances, but other electrical appliances include, for example, vacuum cleaners, microwave ovens, electric ovens, rice cookers, water heaters, IH cookers, water servers, and air conditioners. Examples include washing machines, dryers, and audiovisual equipment.
  • the electronic devices, the functions of the electronic devices, the application examples of artificial intelligence, the effects thereof, and the like described in the present embodiment can be appropriately combined with the descriptions of other electronic devices.
  • a memory device of one embodiment of the present invention includes an OS transistor.
  • the OS transistor has little change in electrical characteristics due to irradiation with radiation. In other words, since it has high resistance to radiation, it can be suitably used in an environment where radiation may be incident. For example, OS transistors can be suitably used when used in outer space.
  • FIGS. 1-10 A specific example of applying the storage device of one embodiment of the present invention to space equipment will be described with reference to FIGS.
  • FIG. 24 shows a satellite 6800 as an example of space equipment.
  • Artificial satellite 6800 has fuselage 6801 , solar panel 6802 , antenna 6803 , secondary battery 6805 , and controller 6807 .
  • FIG. 24 illustrates a planet 6804 in outer space.
  • Outer space refers to, for example, an altitude of 100 km or more, but outer space described in this specification may include the thermosphere, the mesosphere, and the stratosphere.
  • outer space is an environment with a high radiation dose, more than 100 times higher than on the ground.
  • radiation include electromagnetic radiation (electromagnetic radiation) typified by X-rays and gamma rays, and particle radiation typified by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays. be done.
  • the power required for the satellite 6800 to operate is generated. However, less power is generated, for example, in situations where the solar panel is not illuminated by sunlight, or where the amount of sunlight illuminated by the solar panel is low. Thus, the power required for satellite 6800 to operate may not be generated.
  • a secondary battery 6805 may be provided in the satellite 6800 so that the satellite 6800 can operate even when the generated power is low. Note that the solar panel is sometimes called a solar cell module.
  • the artificial satellite 6800 can generate a signal.
  • the signal is transmitted via antenna 6803 and can be received by, for example, a receiver located on the ground or other satellite. By receiving the signal transmitted by satellite 6800, the position of the receiver that received the signal can be determined.
  • artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using, for example, one or more selected from a CPU, a GPU, and a storage device.
  • a memory device including an OS transistor that is one embodiment of the present invention is preferably used for the control device 6807 .
  • An OS transistor has less variation in electrical characteristics due to radiation irradiation than a Si transistor. In other words, it has high reliability and can be suitably used even in an environment where radiation may be incident.
  • the artificial satellite 6800 can be configured to have a sensor.
  • artificial satellite 6800 can have a function of detecting sunlight that hits and is reflected by an object provided on the ground.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface by adopting a configuration having a thermal infrared sensor.
  • artificial satellite 6800 can function as an earth observation satellite, for example.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the storage device of one embodiment of the present invention can be suitably used in space equipment such as spacecraft, space capsules, and space probes.
  • ADDR signal, BL[1]: wiring, BL[j]: wiring, BL[n]: wiring, BL_A: wiring, BL_B: wiring, BL: wiring, BW: signal, CE: signal, CLK: signal, EN_data : signal, GBL_A: wiring, GBL_B: wiring, GBL: wiring, GW: signal, MUX: selection signal, PL[1]: wiring, PL[i]: wiring, PL[m]: wiring, PL: wiring, RDA : signal, RE: control signal, Tr: transistor, VDD: high power supply potential, VHH: wiring, VLL: wiring, VPC: intermediate potential, VSS: low power supply potential, WAKE: signal, WDA: signal, WE: control signal, WL[1]: wiring, WL[i]: wiring, WL[m]: wiring, WL: wiring, 10_A: memory cell, 10_B: memory cell, 10: memory cell, 11: transistor, 12: capacitive element, 20 : memory array

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

微細化または高集積化が可能な記憶装置を提供する。 容量素子、及び容量素子上のトランジスタを有するメモリセルと、容量素子上の第１の絶縁体と、第１の絶縁体上の第２の絶縁体と、を有し、トランジスタは、第１の絶縁体の下の第１の導電体と、第１の導電体の上面に接して配置された酸化物半導体と、第１の絶縁体と第２の絶縁体の間に配置され、酸化物半導体に接する、第２の導電体と、酸化物半導体上の第３の絶縁体と、第３の絶縁体上の、第３の導電体と、を有し、第１の絶縁体、第２の導電体、及び第２の絶縁体に、第１の導電体に達する第１の開口が形成され、酸化物半導体の少なくとも一部、第３の絶縁体の少なくとも一部、及び第３の導電体の少なくとも一部は、第１の開口内に配置され、容量素子は、第４の導電体と、第４の導電体上の第４の絶縁体と、第４の絶縁体上の第１の導電体と、を有する。

Description

記憶装置
　本発明の一態様は、トランジスタ、半導体装置、記憶装置、および電子機器に関する。または、本発明の一態様は、記憶装置、または半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、およびモジュールに関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　近年、半導体装置の開発が進められ、ＬＳＩ、ＣＰＵ、メモリなどが主に半導体装置に用いられている。ＣＰＵは、半導体ウエハを加工し、チップ化された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
　ＬＳＩ、ＣＰＵ、メモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。
　また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）、画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、特許文献１には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている。また、例えば、特許文献２には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置などが、開示されている。
　また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３及び非特許文献１では、酸化物半導体膜を用いる第１のトランジスタと、酸化物半導体膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。
特開２０１２−２５７１８７号公報 特開２０１１−１５１３８３号公報 国際公開第２０２１／０５３４７３号
Ｍ．Ｏｏｔａ　ｅｔ．ａｌ，"３Ｄ−Ｓｔａｃｋｅｄ　ＣＡＡＣ−Ｉｎ−Ｇａ−Ｚｎ　Ｏｘｉｄｅ　ＦＥＴｓ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　７２ｎｍ"，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０−５３
　本発明の一態様は、微細化または高集積化が可能な記憶装置を提供することを課題の一つとする。または、動作速度が速い記憶装置を提供することを課題の一つとする。または、良好な電気特性を有する記憶装置を提供することを課題の一つとする。または、トランジスタの電気特性のばらつきが少ない記憶装置を提供することを課題の一つとする。または、信頼性が良好な記憶装置を提供することを課題の一つとする。または、オン電流が大きい記憶装置を提供することを課題の一つとする。または、低消費電力の記憶装置を提供することを課題の一つとする。または、新規の記憶装置を提供することを課題の一つとする。または、新規の記憶装置の作製方法を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、容量素子と、容量素子上のトランジスタと、容量素子上の第１の絶縁体と、第１の絶縁体上の第２の絶縁体と、を有し、トランジスタは、第１の絶縁体の下の第１の導電体と、第１の導電体の上面に接して配置された酸化物半導体と、第１の絶縁体と第２の絶縁体の間に配置され、酸化物半導体に接する、第２の導電体と、酸化物半導体上の第３の絶縁体と、第３の絶縁体上の、第３の導電体と、を有し、第１の絶縁体、第２の導電体、及び第２の絶縁体に、第１の導電体に達する第１の開口が形成され、酸化物半導体の少なくとも一部、第３の絶縁体の少なくとも一部、及び第３の導電体の少なくとも一部は、第１の開口内に配置され、容量素子は、第４の導電体と、第４の導電体上の第４の絶縁体と、第４の絶縁体上の第１の導電体と、を有する、記憶装置である。
　本発明の他の一態様は、容量素子と、容量素子上のトランジスタと、容量素子上の第１の絶縁体と、第１の絶縁体上の第２の絶縁体と、をそれぞれ含む、第１の層、及び第２の層を有し、第２の層は、第１の層の上に積層され、トランジスタは、第１の絶縁体の下の第１の導電体と、第１の導電体の上面に接して配置された酸化物半導体と、第１の絶縁体と第２の絶縁体の間に配置され、酸化物半導体に接する、第２の導電体と、酸化物半導体上の第３の絶縁体と、第３の絶縁体上の、第３の導電体と、を有し、第１の絶縁体、第２の導電体、及び第２の絶縁体に、第１の導電体に達する第１の開口が形成され、酸化物半導体の少なくとも一部、第３の絶縁体の少なくとも一部、及び第３の導電体の少なくとも一部は、第１の開口内に配置され、容量素子は、第４の導電体と、第４の導電体上の第４の絶縁体と、第４の絶縁体上の第１の導電体と、を有し、第１の層の第２の絶縁体、及び第２の層の第１の絶縁体に、第２の開口が形成され、第２の開口内に第５の導電体を有し、第５の導電体は、第１の層の第２の導電体の上面に接し、且つ第２の層の第２の導電体の下面に接する、記憶装置である。
　上記記憶装置において、第３の導電体の上面に接して、第６の導電体を有し、第２の導電体は、第１の方向に伸長して形成され、第６の導電体は、第２の方向に伸長して形成され、第１の方向と、第２の方向は、互いに交差する、ことが好ましい。
　また、上記記憶装置において、第１の導電体は、ソース電極及びドレイン電極の一方として機能し、第２の導電体は、ソース電極及びドレイン電極の他方として機能し、第３の導電体は、ゲート電極として機能する、ことが好ましい。
　また、上記記憶装置において、酸化物半導体の一部、第３の絶縁体の一部、及び第３の導電体の一部が、第２の絶縁体の上に位置する、ことが好ましい。
　また、上記記憶装置において、平面視において、酸化物半導体の側端部と、第３の絶縁体の側端部が概略一致する、ことが好ましい。
　また、上記記憶装置において、平面視において、第３の導電体の側端部が、酸化物半導体の側端部及び第３の絶縁体の側端部より内側に位置する、ことが好ましい。
　また、上記記憶装置において、第３の絶縁体と第３の導電体の間に、第５の絶縁体を有し、第５の絶縁体は、酸化物半導体の側端部、及び第３の絶縁体の側端部を覆う、ことが好ましい。また、上記記憶装置において、第５の絶縁体は、窒化シリコンである、ことが好ましい。
　また、上記記憶装置において、酸化物半導体は、Ｉｎ、Ｇａ、またはＺｎの中から選ばれるいずれか一または複数を有する、ことが好ましい。また、上記記憶装置において、酸化物半導体は、第１の開口の側壁に概略平行な層状の結晶を有する、ことが好ましい。また、上記記憶装置において、酸化物半導体は、炭素の濃度が１×１０２０ａｔｏｍｓ／ｃｍ３未満である、ことが好ましい。
　本発明の一態様により、微細化または高集積化が可能な記憶装置を提供できる。または、動作速度が速い記憶装置を提供できる。または、信頼性が良好な記憶装置を提供できる。または、トランジスタの電気特性のばらつきが少ない記憶装置を提供できる。または、良好な電気特性を有する記憶装置を提供できる。または、オン電流が大きい記憶装置を提供できる。または、低消費電力の記憶装置を提供できる。または、新規の記憶装置を提供できる。または、新規の記憶装置の作製方法を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａは本発明の一態様である記憶装置の平面図である。図１Ｂ乃至図１Ｄは本発明の一態様である記憶装置の断面図である。図１Ｅは本発明の一態様に係る記憶装置の構成を説明するための回路図である。
図２Ａは本発明の一態様である記憶装置の作製方法を示す平面図である。図２Ｂ及び図２Ｃは本発明の一態様である記憶装置の作製方法を示す断面図である。
図３Ａは本発明の一態様である記憶装置の作製方法を示す平面図である。図３Ｂ及び図３Ｃは本発明の一態様である記憶装置の作製方法を示す断面図である。
図４Ａは本発明の一態様である記憶装置の作製方法を示す平面図である。図４Ｂ及び図４Ｃは本発明の一態様である記憶装置の作製方法を示す断面図である。
図５Ａは本発明の一態様である記憶装置の作製方法を示す平面図である。図５Ｂ及び図５Ｃは本発明の一態様である記憶装置の作製方法を示す断面図である。
図６Ａは本発明の一態様である記憶装置の作製方法を示す平面図である。図６Ｂ及び図６Ｃは本発明の一態様である記憶装置の作製方法を示す断面図である。
図７Ａは本発明の一態様である記憶装置の作製方法を示す平面図である。図７Ｂ及び図７Ｃは本発明の一態様である記憶装置の作製方法を示す断面図である。
図８Ａは本発明の一態様である記憶装置の作製方法を示す平面図である。図８Ｂ及び図８Ｃは本発明の一態様である記憶装置の作製方法を示す断面図である。
図９Ａ乃至図９Ｃは本発明の一態様である記憶装置の断面図である。
図１０Ａは本発明の一態様である記憶装置の平面図である。図１０Ｂは本発明の一態様である記憶装置の断面図である。
図１１Ａは本発明の一態様である記憶装置の平面図である。図１１Ｂは本発明の一態様である記憶装置の断面図である。
図１２Ａ乃至図１２Ｅは、本発明の一態様に係る金属酸化物の成膜方法を説明する断面図である。
図１３Ａ乃至図１３Ｄは、本発明の一態様に係る金属酸化物の断面図である。
図１４Ａ乃至図１４Ｄは、本発明の一態様に係る金属酸化物の成膜方法を説明する断面図である。
図１５Ａ乃至図１５Ｃは、本発明の一態様に係る金属酸化物の成膜方法を説明する断面図である。
図１６は、記憶装置の構成例を説明するブロック図である。
図１７Ａおよび図１７Ｂは、記憶装置の構成例を説明する模式図および回路図である。
図１８Ａおよび図１８Ｂは、記憶装置の構成例を説明する模式図である。
図１９は、記憶装置の構成例を説明する回路図である。
図２０Ａおよび図２０Ｂは本発明の一態様に係る半導体装置の模式図である。
図２１Ａおよび図２１Ｂは電子部品の一例を説明する図である。
図２２Ａ乃至図２２Ｅは本発明の一態様に係る記憶装置の模式図である。
図２３Ａ乃至図２３Ｈは本発明の一態様に係る電子機器を示す図である。
図２４は、宇宙用機器の一例を示す図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層、またはレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に平面図（「上面図」ともいう）、または斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線の記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、とは、ＸとＹとが電気的に接続されているものをいう。ここで、ＸとＹとが電気的に接続されているとは、ＸとＹとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＸとＹとの電気信号の伝達が可能である接続をいう。なおＸとＹとが電気的に接続されている場合には、ＸとＹとが直接接続されている場合を含む。ここで、ＸとＹとが直接接続されているとは、上記対象物を介することなく、ＸとＹとの間で配線（または電極）等を介してＸとＹとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソース、またはドレインの機能は、異なる極性のトランジスタを採用する場合、または回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソース、またはドレインの用語は、入れ替えて用いることができる場合がある。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）が形成される場合がある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。また、酸化窒化アルミニウムとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多いものである。また、酸化窒化ハフニウムとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化ハフニウムとは、その組成として、酸素よりも窒素の含有量が多いものである。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、または“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
　なお、本明細書等において、「高さが一致または概略一致」とは、断面視において、基準となる面（例えば、基板表面などの平坦な面）からの高さが等しい構成を示す。例えば、記憶装置の製造プロセスにおいて、平坦化処理（代表的にはＣＭＰ処理）を行うことで、単層または複数の層の表面を露出する場合がある。この場合、ＣＭＰ処理の被処理面は、基準となる面からの高さが等しい構成となる。ただし、ＣＭＰ処理の際の処理装置、処理方法、または被処理面の材料によって、複数の層の高さが異なる場合がある。本明細書等においては、この場合も「高さが一致または概略一致」として扱う。例えば、基準面に対して、２つの高さを有する層（ここでは第１の層と、第２の層とする）を有する場合、第１の層の上面の高さと、第２の層の上面の高さとの差が、２０ｎｍ以下である場合も、「高さが一致または概略一致」という。
　なお、本明細書等において、「端部が一致または概略一致」とは、平面視において、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重ならず、上層の輪郭が下層の輪郭より内側に位置すること、または、上層の輪郭が下層の輪郭より外側に位置することもあり、この場合も「端部が一致または概略一致」という。
（実施の形態１）
　本実施の形態では、図１乃至図１１を用いて、本発明の一態様である記憶装置の一例、およびその作製方法について説明する。本発明の一態様である記憶装置は、トランジスタ及び容量素子を有する。
＜記憶装置の構成例＞
　図１を用いて、トランジスタ及び容量素子を有する記憶装置の構成を説明する。図１Ａ乃至図１Ｄは、トランジスタ２００、及び容量素子１００を有する記憶装置の平面図および断面図である。図１Ａは、当該記憶装置の平面図である。また、図１Ｂ乃至図１Ｄは、当該記憶装置の断面図である。ここで、図１Ｂは、図１ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図１Ｃは、図１ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図である。また、図１Ｄは、トランジスタ２００の一部の断面図である。なお、図１Ａの平面図では、図の明瞭化のために一部の要素を省いている。
　また、図１Ａに示すＺ方向は、トランジスタ２００のチャネル長方向と平行であり、Ｙ方向はＺ方向に垂直であり、Ｘ方向は、Ｚ方向及びＹ方向に垂直である。なお、図１Ａに示すＸ方向、Ｙ方向、及びＺ方向を、図１Ｂ乃至図１Ｄにも図示している。
　本発明の一態様の記憶装置は、基板（図示せず）上の絶縁体１４０と、絶縁体１４０上の容量素子１００と、容量素子１００上のトランジスタ２００と、絶縁体１４０及び容量素子１００上の絶縁体２８０と、絶縁体２８０上の絶縁体２８１及び導電体２４０と、絶縁体２８１及び導電体２４０上の絶縁体２８５と、絶縁体２８５上の絶縁体２８７と、絶縁体２８７上の絶縁体２８９及び導電体２６５と、を有する。絶縁体１４０、絶縁体２８０、絶縁体２８１、絶縁体２８５、絶縁体２８７、及び絶縁体２８９は、層間膜として機能する。
　トランジスタ２００は、絶縁体２８０の下の導電体１２０と、導電体１２０の上面に接して配置された酸化物半導体２３０と、酸化物半導体の一部に接する導電体２４０と、酸化物半導体２３０上の絶縁体２５０と、絶縁体２５０上の導電体２６０と、を有する。ここで、酸化物半導体２３０は半導体層として機能し、導電体２６０はゲート電極として機能し、導電体１２０はソース電極及びドレイン電極の一方として機能し、導電体２４０はソース電極及びドレイン電極の他方として機能し、絶縁体２５０はゲート絶縁体として機能する。
　図１Ｂ及び図１Ｃに示すように、絶縁体２８０、導電体２４０、及び絶縁体２８５に、導電体１２０に達する開口２９０が形成されている。酸化物半導体２３０の少なくとも一部、絶縁体２５０の少なくとも一部、及び導電体２６０の少なくとも一部が、開口２９０内に配置されている。
　容量素子１００は、絶縁体１４０上の導電体１１０と、導電体１１０上の絶縁体１３０と、絶縁体１３０上の導電体１２０と、を有する。導電体１１０は下部電極として機能し、導電体１２０は上部電極として機能し、絶縁体１３０は誘電体として機能する。つまり、容量素子１００は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
　本実施の形態に示す、トランジスタ２００及び容量素子１００は、記憶装置のメモリセルとして用いることができる（以下、メモリセル１５０と呼ぶ場合がある。）。ここで、図１Ｂ及び図１Ｃに示すように、トランジスタ２００は、容量素子１００と重なるように設けられる。特に、導電体１２０は、トランジスタ２００のソース電極及びドレイン電極の一方として機能し、且つ容量素子１００の上部電極として機能するため、トランジスタ２００と容量素子１００は、構造の一部を共有することになる。このような構造にすることで、平面視において、占有面積を大きく増加させることなく、トランジスタ２００、及び容量素子１００を設けることができる。これにより、メモリセル１５０の面積を低減することができるため、メモリセル１５０を高密度に配置し、記憶装置の記憶容量を大きくすることができる。言い換えると、記憶装置を高集積化することができる。
　本実施の形態に示す記憶装置の回路図を図１Ｅに示す。図１Ｅに示すように、図１Ａ乃至図１Ｃに示す構成は、記憶装置のメモリセルとして機能する。メモリセルは、トランジスタＴｒと容量素子Ｃとを有する。ここで、トランジスタＴｒはトランジスタ２００に対応し、容量素子Ｃは容量素子１００に対応する。
　メモリセルにおいて、トランジスタＴｒのソース及びドレインの一方は、容量素子Ｃの一方の電極に接続される。トランジスタＴｒのソース及びドレインの他方は、配線ＢＬに接続される。トランジスタＴｒのゲートは、配線ＷＬに接続される。容量素子Ｃの他方の電極は、配線ＰＬに接続される。
　ここで、配線ＢＬは導電体２４０に対応し、配線ＷＬは導電体２６５に対応し、配線ＰＬは導電体１１０に対応する。図１Ａ乃至図１Ｃに示すように、導電体２６５はＹ方向に伸長して形成され、導電体２４０はＸ方向に伸長して形成されることが好ましい。このような構成にすることで、配線ＢＬと、配線ＷＬは互いに交差して設けられる。また、図１Ｅでは、配線ＰＬが配線ＷＬに平行に設けられているが、本発明はこれに限られるものではない。例えば、配線ＰＬ（導電体１１０）が配線ＢＬに平行に設けられてもよいし、配線ＰＬ（導電体１１０）が平面状に設けられてもよい。
　なお、メモリセルについては、後の実施の形態で詳細に説明する。
［トランジスタ２００］
　図１Ａ乃至図１Ｃに示すように、トランジスタ２００は、絶縁体１３０上に接して設けられた導電体１２０と、導電体１２０の上面、絶縁体２８０の側面、導電体２４０の側面、絶縁体２８５の側面及び上面に接して設けられた酸化物半導体２３０と、酸化物半導体２３０の上面に接して設けられた絶縁体２５０と、絶縁体２８１に埋め込むように設けられた導電体２４０と、絶縁体２５０の上面に接して設けられた導電体２６０と、導電体２６０の上面に接し、絶縁体２８９に埋め込むように設けられた導電体２６５と、を有する構成にすることができる。
　トランジスタ２００の少なくとも一部は、開口２９０内に配置される。開口２９０は、図１Ａ乃至図１Ｄに示すように、円柱状に設けることができる。この場合、平面視において開口２９０は円形であり、断面視において開口２９０は長方形になる。ここで、開口２９０の底面は、導電体１２０の上面であり、開口２９０の側壁は、絶縁体２８０の側面、導電体２４０の側面、及び絶縁体２８５の側面である。
　なお、本実施の形態では、開口２９０の側壁が導電体１２０の上面に対して概略垂直になるように、開口２９０を設けたが、本発明はこれに限られるものではない。例えば、開口２９０の側壁はテーパー形状になっていてもよい。開口２９０の側壁をテーパー形状にすることで、酸化物半導体２３０または絶縁体２５０などの被覆性が向上し、鬆などの欠陥を低減できる。
　なお、本明細書等において、テーパー形状とは、構造の側面の少なくとも一部が、基板面または被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面とがなす角（以下、テーパー角と呼ぶ場合がある）が９０°未満である領域を有する。なお、構造の側面及び基板面は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、または微細な凹凸を有する略平面状であってもよい。
　また、本実施の形態では、平面視において開口２９０が円形である例について示したが、本発明はこれに限られるものではない。例えば、平面視において開口２９０が、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。
　酸化物半導体２３０、絶縁体２５０、及び導電体２６０の開口２９０内に配置される部分は、開口２９０の形状を反映して設けられる。よって、開口２９０の底面及び側壁を覆うように、酸化物半導体２３０が設けられ、酸化物半導体２３０を覆うように絶縁体２５０が設けられ、開口２９０の形状を反映した絶縁体２５０の凹部を埋め込むように導電体２６０が設けられる。ここで、酸化物半導体２３０は、開口２９０の底部において、導電体１２０の上面に接し、開口２９０の側壁において、導電体２４０の側面に接する。
　上記の通り、導電体２６０はトランジスタ２００のゲート電極として機能し、導電体１２０はトランジスタ２００のソース電極及びドレイン電極の一方として機能し、導電体２４０はトランジスタ２００のソース電極及びドレイン電極の他方として機能する。よって、酸化物半導体２３０の導電体１２０と接する領域及びその近傍の少なくとも一部は、ソース領域及びドレイン領域の一方として機能し、酸化物半導体２３０の導電体２４０と接する領域及びその近傍の少なくとも一部は、ソース領域及びドレイン領域の他方として機能する。ここで、図１Ｄは、導電体２４０を含む、ＸＹ平面における断面図である。図１Ｄに示すように、導電体２４０は酸化物半導体２３０の外周全体に接する。よって、トランジスタ２００のソース領域及びドレイン領域の他方は、酸化物半導体２３０の、導電体２４０と同じ層に形成される部分の外周全体に形成されうる。
　酸化物半導体２３０の、ソース領域及びドレイン領域の一方として機能する領域と、ソース領域及びドレイン領域の他方として機能する領域の間の領域の少なくとも一部が、チャネル形成領域として機能する。
　ここで、トランジスタ２００のチャネル形成領域は、酸化物半導体２３０の、導電体１２０と導電体２４０の間の領域に位置する。また、トランジスタ２００のチャネル形成領域は、酸化物半導体２３０の、絶縁体２８０と接する領域またはその近傍の領域に位置する、ということもできる。つまり、トランジスタ２００のチャネル長は、導電体１２０上の絶縁体２８０の厚さによって決定される、ということができる。
　従来のトランジスタでは、チャネル長がフォトリソグラフィの露光限界で設定されていたが、本発明においては、絶縁体２８０の膜厚でチャネル長を設定することができる。よって、トランジスタ２００のチャネル長を、フォトリソグラフィの露光限界以下の非常に微細な構造（例えば、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、または１０ｎｍ以下であって、１ｎｍ以上、または５ｎｍ以上）にすることができる。これにより、トランジスタ２００のオン電流が大きくなり、周波数特性の向上を図ることができる。よって、メモリセル１５０の読み出し速度及び書き込み速度を向上させることができるので動作速度が速い記憶装置を提供することができる。
　さらに、上記のように、開口２９０内に、チャネル形成領域、ソース領域、及びドレイン領域を形成することができる。これにより、チャネル形成領域、ソース領域、及びドレイン領域が、ＸＹ平面上に別々に設けられていた、従来のトランジスタと比較して、トランジスタ２００の占有面積を低減することができる。これにより、記憶装置を高集積化することができるため、単位面積当たりの記憶容量を大きくすることができる。
　また、酸化物半導体２３０のチャネル形成領域を含むＸＹ平面においても、図１Ｄと同様に、酸化物半導体２３０、絶縁体２５０、及び導電体２６０は、同心円状に設けられる。よって、中心に設けられた導電体２６０の側面は、絶縁体２５０を介して、酸化物半導体２３０の側面と対向する。つまり、平面視において、酸化物半導体２３０の周全体がチャネル形成領域になる。このとき、例えば、酸化物半導体２３０の外周の長さによって、トランジスタ２００のチャネル幅が決まる。このように、酸化物半導体２３０、絶縁体２５０、及び導電体２６０を設けることで、単位面積当たりのチャネル幅を大きくし、オン電流を大きくすることができる。
　また、平面視で円形になるように開口２９０を形成することで、酸化物半導体２３０、絶縁体２５０、及び導電体２６０は、同心円状に設けられる。これにより、導電体２６０と酸化物半導体２３０の距離が概略均一になるため、酸化物半導体２３０にゲート電界を概略均一に印加することができる。
　トランジスタ２００のチャネル形成領域は、ソース領域及びドレイン領域よりも、酸素欠損が少ない、または水素、窒素、金属元素などの不純物濃度が低いことが好ましい。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合があるため、チャネル形成領域においては、ＶＯＨも低減されていることが好ましい。このように、トランジスタ２００のチャネル形成領域は、キャリア濃度が低い高抵抗領域である。よってトランジスタ２００のチャネル形成領域は、ｉ型（真性）または実質的にｉ型であるということができる。
　また、トランジスタ２００のソース領域及びドレイン領域は、チャネル形成領域よりも、酸素欠損が多い、ＶＯＨが多い、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、トランジスタ２００のソース領域及びドレイン領域は、チャネル形成領域と比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
　また、酸化物半導体２３０の一部、絶縁体２５０の一部、及び導電体２６０の一部は、開口２９０の外、つまり、絶縁体２８５の上に位置する。ここで、酸化物半導体２３０の一部が、絶縁体２８５の上面に接する構造にすることができる。また、図１Ｂ及び図１Ｃに示すように、酸化物半導体２３０の側端部と絶縁体２５０の側端部が概略一致する構造にしてもよい。このような構造にすることで、酸化物半導体２３０と絶縁体２５０を同一のマスクを用いて形成することができ、記憶装置の作製工程を簡略化することができる。
　または、絶縁体２５０が、酸化物半導体２３０の側端部を覆う構造にしてもよい。これにより、導電体２６０と酸化物半導体２３０がショートするのを防ぐことができる。
　また、図１Ｂ、図１Ｃに示すように、導電体２６０の側端部が、酸化物半導体２３０の側端部及び絶縁体２５０の側端部より内側に位置することが好ましい。これにより、導電体２６０と酸化物半導体２３０がショートするのを防ぐことができる。
　酸化物半導体２３０として用いる金属酸化物のバンドギャップは、２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。トランジスタ２００のオフ電流が小さいため、これをメモリセルに用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。
　酸化物半導体２３０として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物などの金属酸化物を用いることが好ましい。また、酸化物半導体２３０として、例えば、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有する金属酸化物を用いることが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、及びコバルトから選ばれた一種または複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種または複数種であることが好ましい。なお、インジウム、元素Ｍおよび亜鉛を有する金属酸化物を、Ｉｎ−Ｍ−Ｚｎ酸化物と表記することがある。
　特に、トランジスタの半導体層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。又は、トランジスタの半導体層としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及びスズ（Ｓｎ）を含む酸化物（ＩＧＺＴＯ）を用いてもよい。又は、トランジスタの半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いてもよい。又は、トランジスタの半導体層としては、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯまたはＩＧＡＺＯ）を用いてもよい。
　なお、酸化物半導体２３０は、化学組成が異なる複数の酸化物層の積層構造を有してもよい。例えば、上記金属酸化物から選ばれる複数種を適宜積層する構造にしてもよい。
　また、酸化物半導体２３０として、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　酸化物半導体２３０は、結晶性を有することが好ましい。特に、酸化物半導体２３０として、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
　ＣＡＡＣ−ＯＳは、複数の層状の結晶領域を有し、ｃ軸が被形成面の法線方向に配向していることが好ましい。例えば、酸化物半導体２３０は、開口２９０の側壁、特に絶縁体２８０の側面に対して、概略平行な層状の結晶を有することが好ましい。このような構成にすることで、トランジスタ２００のチャネル長方向に対して、酸化物半導体２３０の層状の結晶が概略平行に形成されるため、トランジスタのオン電流を大きくすることができる。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物および欠陥（例えば、酸素欠損など）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
　また、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　また、酸化物半導体２３０としてＣＡＡＣ−ＯＳなどの結晶性を有する酸化物を用いることで、ソース電極またはドレイン電極による、酸化物半導体２３０からの酸素の引き抜きを低減することができる。これにより、熱処理を行っても、酸化物半導体２３０から酸素が引き抜かれることを低減できるため、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０としては、後述する＜＜絶縁体＞＞の項目に記載の絶縁体を、単層または積層で用いることができる。例えば、絶縁体２５０として、酸化シリコン、または酸化窒化シリコンを用いることができる。酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　また、絶縁体２５０として、後述する＜＜絶縁体＞＞の項目に記載の比誘電率の高い絶縁体、所謂ｈｉｇｈ−ｋ材料を用いてもよい。例えば、酸化ハフニウムまたは酸化アルミニウムなどを用いてもよい。
　絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、０．５ｎｍ以上１５ｎｍ以下とするのがより好ましく、０．５ｎｍ以上１０ｎｍ以下とすることがさらに好ましい。絶縁体２５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　絶縁体２５０中の水、水素などの不純物濃度は低減されていることが好ましい。これにより、酸化物半導体２３０のチャネル形成領域に、水、水素などの不純物が混入するのを抑制することができる。
　導電体２６０は、ゲート電極として機能する。導電体２６０としては、後述する＜＜導電体＞＞の項目に記載の導電体を、単層または積層で用いることができる。例えば、導電体２６０として、タングステンなどの導電性が高い導電性材料を用いることができる。
　また、導電体２６０として、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。当該導電性材料として、窒素を含む導電性材料（例えば、窒化チタンまたは窒化タンタルなど）、および酸素を含む導電性材料（例えば、酸化ルテニウムなど）などが挙げられる。これにより、導電体２６０の導電率が低下するのを抑制できる。また、導電体２６０を積層構造にしてもよく、例えば、窒化チタンの上にタングステンを積層する構造にしてもよい。
　導電体２６０は、絶縁体２８７に埋め込まれるように設けることが好ましい。このとき、導電体２６０の上面の高さと絶縁体２８７の上面の高さが一致または概略一致することが好ましい。
　また、図１Ｂ及び図１Ｃでは、導電体２６０が開口２９０を埋め込むように設けられているが、本発明はこれに限られるものではない。例えば、導電体２６０の中央部に、開口２９０の形状を反映した凹部が形成される場合がある。また、当該凹部を無機絶縁材料などで充填する構成にしてもよい。
　導電体１２０は、ソース電極及びドレイン電極の一方、兼容量素子１００の上部電極として機能する。導電体１２０としては、後述する＜＜導電体＞＞の項目に記載の導電体を、単層または積層で用いることができる。
　導電体１２０も導電体２６０と同様に、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。例えば、窒化チタンまたは窒化タンタルなどを用いることができる。また、例えば、窒化チタンの上に窒化タンタルを積層した構造にしてもよい。この場合、窒化チタンが絶縁体１３０に接し、窒化タンタルが酸化物半導体２３０に接する。
　導電体１２０を上記のような構造にすることで、酸化物半導体２３０によって導電体１２０が過剰に酸化されるのを低減することができる。また、絶縁体１３０に酸化物絶縁体を用いる場合、絶縁体１３０によって導電体１２０が過剰に酸化されるのを低減することができる。
　また、図１Ｂ及び図１Ｃでは、導電体１２０の上面が平坦化された構成を示しているが、本発明はこれに限られるものではない。導電体１２０の上面に、開口２９０に重畳した凹部が形成される構成にしてもよい。当該凹部を埋め込むように、酸化物半導体２３０、絶縁体２５０、及び導電体２６０の少なくとも一部が形成される構成にすることで、酸化物半導体２３０の導電体１２０近傍まで、導電体２６０のゲート電界を印加しやすくすることができる。
　導電体２４０は、ソース電極及びドレイン電極の他方として機能する。導電体２４０としては、後述する＜＜導電体＞＞の項目に記載の導電体を、単層または積層で用いることができる。例えば、導電体２４０として、タングステンなどの、導電性が高い導電性材料を用いることができる。
　導電体２４０も導電体２６０と同様に、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。例えば、窒化チタンまたは窒化タンタルなどを用いることができる。このような構成にすることで、酸化物半導体２３０によって導電体２４０が過剰に酸化されるのを低減することができる。
　また、例えば、窒化チタンの上にタングステンを積層した構造にしてもよい。このようにタングステンを積層して設けることで、導電体２４０の導電性を向上させ、配線ＢＬとして十分に機能させることができる。
　導電体２４０は、絶縁体２８１に埋め込まれるように設けることが好ましい。このとき、導電体２４０の上面の高さと絶縁体２８１の上面の高さが一致または概略一致することが好ましい。
　導電体２６５は、トランジスタ２００のゲートに電気的に接続される、配線ＷＬとして機能する。導電体２６５としては、後述する＜＜導電体＞＞の項目に記載の導電体を、単層または積層で用いることができる。例えば、導電体２６５として、タングステンなどの、導電性が高い導電性材料を用いることができる。
　導電体２６５は、絶縁体２８９に埋め込まれるように設けることが好ましい。このとき、導電体２６５の上面の高さと絶縁体２８９の上面の高さが一致または概略一致することが好ましい。
　図１Ｂにおいて、導電体２６５の側端部が導電体２６０の側端部と概略一致しているが、本発明はこれに限られるものではない。例えば、導電体２６５の側端部は、導電体２６０の側端部より外側に位置してもよいし、導電体２６０の側端部より内側に位置してもよい。
　絶縁体１４０、絶縁体２８０、絶縁体２８１、絶縁体２８５、絶縁体２８７、および絶縁体２８９は、層間膜として機能するため、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。絶縁体１４０、絶縁体２８０、絶縁体２８１、絶縁体２８５、絶縁体２８７、および絶縁体２８９としては、後述する＜＜絶縁体＞＞の項目に記載の、比誘電率が低い絶縁体を、単層または積層で用いることができる。例えば、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。
　また、絶縁体１４０、絶縁体２８０、絶縁体２８１、絶縁体２８５、絶縁体２８７、および絶縁体２８９中の水、水素などの不純物濃度は低減されていることが好ましい。これにより、酸化物半導体２３０のチャネル形成領域に、水、水素などの不純物が混入するのを抑制することができる。
　また、チャネル形成領域近傍に配置される絶縁体２８０は、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある）を含む絶縁体を用いることが好ましい。過剰酸素を含む絶縁体２８０に熱処理を行うことで、絶縁体２８０から酸化物半導体２３０のチャネル形成領域に酸素を供給し、酸素欠損及びＶＯＨの低減を図ることができる。これにより、トランジスタ２００の電気特性を安定にし、信頼性の向上を図ることができる。
［容量素子１００］
　容量素子１００は、導電体１１０と、絶縁体１３０と、導電体１２０と、を有する。導電体１１０は容量素子１００の一対の電極の一方（下部電極ともいう）として機能し、導電体１２０は容量素子１００の一対の電極の他方（上部電極ともいう）として機能し、絶縁体１３０は容量素子１００の誘電体として機能する。
　導電体１１０は、絶縁体１４０上に設けられる。導電体１１０は、配線ＰＬとして機能し、例えば、Ｙ方向に伸長して設けることができる。導電体１１０としては、後述する＜＜導電体＞＞の項目に記載の導電体を、単層または積層で用いることができる。例えば、導電体１１０として、タングステンなどの、導電性が高い導電性材料を用いることができる。このように導電性が高い導電性材料を用いることで、導電体１１０の導電性を向上させ、配線ＰＬとして十分に機能させることができる。
　また、導電体１１０は、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを積層して用いることが好ましい。例えば、タングステンの上に窒化チタンを積層した構造にしてもよい。このような構成にすることで、絶縁体１３０によって導電体１１０が過剰に酸化されるのを低減することができる。
　絶縁体１３０は、導電体１１０上に設けられる。絶縁体１３０には、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）を用いることが好ましい。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料の絶縁体としては、アルミニウム、ハフニウム、ジルコニウム、及びガリウムなどから選ばれた金属元素を一種以上含む、酸化物、酸化窒化物、窒化酸化物、または窒化物を用いることができる。また、上記酸化物、酸化窒化物、窒化酸化物、または窒化物に、シリコンを含有させてもよい。また、上記の材料からなる絶縁層を積層して用いることもできる。
　例えば、高誘電率（ｈｉｇｈ−ｋ）材料の絶縁体として、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびジルコニウムを有する酸化物、シリコンおよびジルコニウムを有する酸化窒化物、ハフニウムおよびジルコニウムを有する酸化物、ハフニウムおよびジルコニウムを有する酸化窒化物、などを用いることができる。このようなｈｉｇｈ−ｋ材料を用いることで、リーク電流を抑制できる程度に絶縁体１３０を厚くし、且つ容量素子１００の静電容量を十分確保することができる。
　また、上記の材料からなる絶縁層を積層して用いることが好ましく、高誘電率（ｈｉｇｈ−ｋ）材料と、当該高誘電率（ｈｉｇｈ−ｋ）材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁体１３０として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　また、導電体１１０の側端部と絶縁体１３０の側端部が概略一致する構造にしてもよい。このような構造にすることで、導電体１１０と絶縁体１３０を同一のマスクを用いて形成することができ、記憶装置の作製工程を簡略化することができる。
　または、絶縁体１３０が、導電体１１０の側端部を覆う構造にしてもよい。これにより、導電体１１０と導電体１２０がショートするのを防ぐことができる。
　導電体１２０は、［トランジスタ２００］の項目で説明した通りに設ければよい。ここで、容量素子１００の静電容量は、導電体１２０の面積に依存するため、容量素子１００の設計値に合わせて、島状の導電体１２０の面積を適宜設定すればよい。例えば、島状の導電体１２０の面積を大きくすることで、容量素子１００の静電容量を大きくすることができる。このように、容量素子１００の単位面積当たりの静電容量を大きくすることにより、記憶装置の読み出し動作を安定にすることができる。
＜記憶装置の構成材料＞
　以下では、記憶装置に用いることができる構成材料について説明する。
＜＜基板＞＞
　トランジスタ２００及び容量素子１００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物半導体２３０と接する構造とすることで、酸化物半導体２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
＜＜金属酸化物＞＞
　酸化物半導体２３０として、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。以下では、本発明に係る酸化物半導体２３０に適用可能な金属酸化物については、上述の記載を参照することができる。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　以降では、金属酸化物の一例として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物について説明する。なお、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物を、Ｉｎ−Ｇａ−Ｚｎ酸化物と呼ぶ場合がある。
＜結晶構造の分類＞
　酸化物半導体の結晶構造としては、アモルファス（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓを含む）、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、単結晶（ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ）、および多結晶（ｐｏｌｙ　ｃｒｙｓｔａｌ）等が挙げられる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。例えば、ＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを用いて評価することができる。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。また、以下では、ＧＩＸＤ測定で得られるＸＲＤスペクトルを、単に、ＸＲＤスペクトルと記す場合がある。
　例えば、石英ガラス基板では、ＸＲＤスペクトルのピークの形状がほぼ左右対称である。一方で、結晶構造を有するＩｎ−Ｇａ−Ｚｎ酸化物膜では、ＸＲＤスペクトルのピークの形状が左右非対称である。ＸＲＤスペクトルのピークの形状が左右非対称であることは、膜中または基板中の結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークの形状が左右対称でないと、膜または基板は非晶質状態であるとは言えない。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう）にて評価することができる。例えば、石英ガラス基板の回折パターンでは、ハローが観察され、石英ガラスは、非晶質状態であることが確認できる。また、室温成膜したＩｎ−Ｇａ−Ｚｎ酸化物膜の回折パターンでは、ハローではなく、スポット状のパターンが観察される。このため、室温成膜したＩｎ−Ｇａ−Ｚｎ酸化物は、単結晶または多結晶でもなく、非晶質状態でもない、中間状態であり、非晶質状態であると結論することはできないと推定される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、構造に着目した場合、上記とは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の最大径は、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｇａ−Ｚｎ酸化物において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｇａ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムとガリウムは、互いに置換可能である。よって、（Ｇａ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層にはガリウムが含まれる場合がある。なお、Ｉｎ層には亜鉛が含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物および欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタと呼ぶ場合がある）にＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳまたは非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体中のシリコンまたは炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中の水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜＜その他の半導体材料＞＞
　酸化物半導体２３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物半導体２３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
　ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス力のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
　層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
　酸化物半導体２３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物半導体２３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。上述の遷移金属カルコゲナイドを、酸化物半導体２３０に適用することで、オン電流が大きい記憶装置を提供することができる。
＜記憶装置の作製方法例＞
　次に、図１Ａ乃至図１Ｄに示す、本発明の一態様である記憶装置の作製方法を、図２Ａ乃至図８Ｃを用いて説明する。
　各図のＡは、平面図を示す。また、各図のＢはそれぞれ、各図のＡにＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、各図のＣはそれぞれ、各図のＡにＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。なお、各図のＡの平面図では、図の明瞭化のために一部の要素を省いている。
　以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、または半導体を形成するための半導体材料は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いて成膜することができる。
　なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの化合物をリアクティブスパッタリング法で成膜する際に用いられる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、記憶装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、記憶装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、記憶装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などを用いることができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送または圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、記憶装置の生産性を高めることができる場合がある。
　また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。または、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。
　まず、基板（図示しない）を準備し、当該基板上に絶縁体１４０を形成する（図２Ａ乃至図２Ｃ参照）。絶縁体１４０には、上述の絶縁性材料を適宜用いればよい。絶縁体１４０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。
　次に、絶縁体１４０上に導電体１１０を形成する。導電体１１０には、上述の導電性材料を適宜用いればよい。導電体１１０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。例えば、導電体１１０として、ＣＶＤ法を用いて、タングステン、窒化チタンの順に成膜された積層膜を形成すればよい。
　なお、導電体１１０を加工して、Ｘ方向またはＹ方向に伸長する形状にしてもよい。導電体１１０の加工は、リソグラフィー法を用いて行えばよい。上記加工はドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　次に、導電体１１０上に絶縁体１３０を形成する。絶縁体１３０には、上述のＨｉｇｈ−ｋ材料を適宜用いればよい。絶縁体１３０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。例えば、絶縁体１３０として、ＡＬＤ法を用いて、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順に成膜された積層膜を形成すればよい。
　次に、絶縁体１３０上に導電体１２０となる導電膜を形成する。導電体１２０となる導電膜には、上述の導電性材料を適宜用いればよい。導電体１２０となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。例えば、導電体１２０となる導電膜として、ＣＶＤ法を用いて、窒化チタン、窒化タンタルの順に成膜された積層膜を形成すればよい。
　次に、導電体１２０となる導電膜を加工して、導電体１２０を形成する（図２Ａ乃至図２Ｃ参照）。導電体１２０の形成は、リソグラフィー法を用いて行えばよい。上記加工はドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。ここで、導電体１２０は島状に形成すればよい。容量素子１００の静電容量は、導電体１２０の面積に依存するため、容量素子１００の設計値に合わせて、島状の導電体１２０の面積を適宜設定すればよい。
　以上のようにして、導電体１１０、絶縁体１３０、及び導電体１２０を有する容量素子１００を形成することができる。
　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームまたはイオンビームを用いてもよい。なお、電子ビームまたはイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
　また、ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　次に、絶縁体１３０及び導電体１２０上に絶縁体２８０を形成する（図３Ａ乃至図３Ｃ参照）。絶縁体２８０には、上述の絶縁性材料を適宜用いればよい。絶縁体２８０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。例えば、絶縁体２８０として、スパッタリング法を用いて酸化シリコン膜を成膜すればよい。なお、絶縁体２８０は、成膜後にＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行って、上面を平坦化させることが好ましい。
　ここで、導電体１２０上の絶縁体２８０の膜厚が、トランジスタ２００のチャネル長に対応するため、トランジスタ２００のチャネル長の設計値に合わせて、絶縁体２８０の膜厚を適宜設定すればよい。
　また、絶縁体２８０を、酸素を含む雰囲気で、スパッタリング法で成膜することで、過剰酸素を含む絶縁体２８０を形成することができる。また、成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２８０中の水素濃度を低減できる。このように、絶縁体２８０を成膜することで、絶縁体２８０から酸化物半導体２３０のチャネル形成領域に酸素を供給し、酸素欠損及びＶｏＨの低減を図ることができる。
　次に、絶縁体２８０上に絶縁体２８１を形成する。絶縁体２８１は、絶縁体２８０と同様に、上述の絶縁性材料を適宜用いればよい。絶縁体２８１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。例えば、絶縁体２８１として、スパッタリング法を用いて酸化シリコン膜を成膜すればよい。なお、絶縁体２８１は、成膜後にＣＭＰ処理を行って、上面を平坦化させることが好ましい。
　次に、絶縁体２８１に、絶縁体２８０に達する、溝状の開口を形成する（図３Ａ乃至図３Ｃ参照）。当該開口内に、配線として機能する導電体２４０が形成されるため、当該開口はＸ方向に伸長して設ければよい。当該開口の形成は、リソグラフィー法を用いて行えばよい。また、当該開口のエッチングにはドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　なお、絶縁体２８０を積層構造にし、絶縁体２８０の最上面にエッチングストッパ膜として機能する、絶縁体を設ける構成にしてもよい。例えば、溝を形成する絶縁体２８１に酸化シリコンまたは酸化窒化シリコンを用いた場合は、エッチングストッパ膜として、窒化シリコン、酸化アルミニウム、または酸化ハフニウムなどを用いるとよい。
　次に、絶縁体２８１の開口を埋め込むように、導電体２４０となる導電膜を成膜する。導電体２４０となる導電膜には、上述の導電性材料を適宜用いればよい。導電体２４０となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。例えば、導電体２４０となる導電膜として、スパッタリング法を用いて、窒化タンタル、タングステンの順に成膜された積層膜を形成すればよい。
　次に、絶縁体２８１上の、導電体２４０となる導電膜の一部を除去して、絶縁体２８１の開口内に導電体２４０を形成する（図３Ａ乃至図３Ｃ参照）。導電体２４０の形成は、絶縁体２８１の上面が露出するまで、導電体２４０となる導電膜にＣＭＰ処理を行えばよい。
　次に、導電体２４０及び絶縁体２８１上に、絶縁体２８５を形成する。絶縁体２８５は、絶縁体２８０と同様に、上述の絶縁性材料を適宜用いればよい。絶縁体２８５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。例えば、絶縁体２８５として、スパッタリング法を用いて酸化シリコン膜を成膜すればよい。なお、絶縁体２８５は、成膜後にＣＭＰ処理を行って、上面を平坦化させることが好ましい。
　次に、絶縁体２８５の一部、導電体２４０の一部、及び絶縁体２８０の一部を加工して、導電体１２０に達する開口２９０を形成する（図４Ａ乃至図４Ｃ参照）。開口２９０の形成は、リソグラフィー法を用いて行えばよい。なお、図４Ａで開口２９０の形状は、平面視において円形状にしているが、これに限られるものではない。例えば、当該開口が、平面視において、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。
　開口２９０の幅は、微細であることが好ましい。例えば、開口２９０の幅が、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、または２０ｎｍ以下であって、１ｎｍ以上、または５ｎｍ以上であることが好ましい。このように、開口２９０を微細に加工するには、ＥＵＶ光などの短波長の光、または電子ビームを用いたリソグラフィー法を用いることが好ましい。
　開口２９０はアスペクト比が大きいため、異方性エッチングを用いて、絶縁体２８５の一部、導電体２４０の一部、及び絶縁体２８０の一部を加工することが好ましい。特に、ドライエッチング法による加工は、微細加工に適しているので好ましい。また、当該加工は、それぞれ異なる条件で行ってもよい。
　続いて、加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。以上のような加熱処理を行うことで、後述する酸化物半導体膜２３０Ａの成膜前に、絶縁体２８０などに含まれる、水などの不純物を低減することができる。
　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、絶縁体２８０などに水分等が取り込まれることを可能な限り防ぐことができる。
　次に、開口２９０の底面及び内壁に接して、酸化物半導体膜２３０Ａを成膜する（図５Ａ乃至図５Ｃ参照）。酸化物半導体膜２３０Ａには、上述の酸化物半導体２３０に用いることが可能な金属酸化物を適宜用いればよい。酸化物半導体膜２３０Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。ここで、酸化物半導体膜２３０Ａは、アスペクト比の大きい開口２９０の底面及び内壁に接して形成されることが好ましい。よって、酸化物半導体膜２３０Ａの成膜は、被覆性が良好な成膜方法を用いることが好ましく、ＣＶＤ法またはＡＬＤ法などを用いることがより好ましい。例えば、酸化物半導体膜２３０Ａとして、ＡＬＤ法を用いて、Ｉｎ−Ｇａ−Ｚｎ酸化物を成膜すればよい。なお、ＡＬＤ法を用いた、金属酸化物の成膜方法の詳細については、後述の実施の形態で説明する。
　ここで、酸化物半導体膜２３０Ａは、導電体１２０の上面、絶縁体２８０の側面、導電体２４０の側面、絶縁体２８５の側面、及び絶縁体２８５の上面に接して形成されることが好ましい。酸化物半導体膜２３０Ａを導電体１２０と接して形成することで、導電体１２０は、トランジスタ２００のソース電極及びドレイン電極の一方として機能する。また、酸化物半導体膜２３０Ａを導電体２４０と接して形成することで、導電体２４０は、トランジスタ２００のソース電極及びドレイン電極の他方として機能する。
　次に、酸化物半導体膜２３０Ａの上面に接して、絶縁膜２５０Ａを成膜する（図５Ａ乃至図５Ｃ参照）。絶縁膜２５０Ａには、上述の絶縁性材料を適宜用いればよい。絶縁膜２５０Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。ここで、絶縁膜２５０Ａは、アスペクト比の大きい開口２９０の内側に設けられた酸化物半導体膜２３０Ａに接して形成されることが好ましい。よって、絶縁膜２５０Ａの成膜は、被覆性が良好な成膜方法を用いることが好ましく、ＣＶＤ法またはＡＬＤ法などを用いることがより好ましい。例えば、絶縁膜２５０Ａとして、ＡＬＤ法を用いて、酸化シリコンを成膜すればよい。
　ここで、絶縁膜２５０Ａの成膜は、酸化物半導体膜２３０Ａの成膜から、大気暴露することなく、連続して行うことが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。これにより、酸化物半導体膜２３０Ａ、及び絶縁膜２５０Ａについて、各成膜工程の合間に膜中に水素などの不純物が混入するのを低減できる。
　次に、加熱処理を行うことが好ましい。加熱処理は、酸化物半導体膜２３０Ａが多結晶化しない温度範囲で行えばよく、２５０℃以上６５０℃以下、好ましくは４００℃以上６００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、酸化物半導体膜２３０Ａなどに水分等が取り込まれることを可能な限り防ぐことができる。
　ここで、酸化物半導体膜２３０Ａに、過剰酸素を含む絶縁体２８０を接して設けた状態で、上記加熱処理を行うことが好ましい。このように加熱処理を行うことで、絶縁体２８０から酸化物半導体２３０のチャネル形成領域に酸素を供給し、酸素欠損及びＶｏＨの低減を図ることができる。
　なお、上記においては、絶縁膜２５０Ａの成膜後に加熱処理を行ったが、本発明はこれに限られるものではない。さらに後の工程で加熱処理を行う構成にしてもよい。
　次に、酸化物半導体膜２３０Ａ、及び絶縁膜２５０Ａを、リソグラフィー法を用いて加工し、酸化物半導体２３０、及び絶縁体２５０を形成する（図６Ａ乃至図６Ｃ参照）。これにより、酸化物半導体２３０の一部が、開口２９０上に形成され、絶縁体２８５の上面の一部に接する。また、絶縁体２５０の一部が、開口２９０上に形成される。このように、酸化物半導体２３０、及び絶縁体２５０を一括形成することで、図６Ａに示すように、平面視において、酸化物半導体２３０の側端部と、絶縁体２５０の側端部が、概略一致する。このような構成にすることで、酸化物半導体２３０と絶縁体２５０を同一のマスクを用いて形成することができ、記憶装置の作製工程を簡略化することができる。
　なお、上記において、酸化物半導体膜２３０Ａ、及び絶縁膜２５０Ａを成膜した後で、酸化物半導体２３０、及び絶縁体２５０を一括形成する構成を示したが、本発明はこれに限られるものではない。例えば、酸化物半導体２３０を形成した後で、絶縁膜２５０Ａを成膜する構成にしてもよい。この場合、酸化物半導体２３０の側端部が絶縁膜２５０Ａで覆われるため、酸化物半導体２３０と導電体２６０のショートを防ぐことができる。
　次に、絶縁体２５０の凹部を埋めるように、導電体２６０となる導電膜を成膜する。導電体２６０となる導電膜には、上述の導電性材料を適宜用いればよい。導電体２６０となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。ここで、導電体２６０となる導電膜は、アスペクト比の大きい開口２９０の内側に設けられた絶縁体２５０に接して形成されることが好ましい。よって、導電体２６０となる導電膜の成膜は、被覆性または埋め込み性が良好な成膜方法を用いることが好ましく、ＣＶＤ法またはＡＬＤ法などを用いることがより好ましい。例えば、導電体２６０となる導電膜として、ＣＶＤ法またはＡＬＤ法を用いて、窒化チタンを成膜すればよい。
　なお、ＣＶＤ法を用いて導電体２６０となる導電膜を成膜した場合、導電体２６０となる導電膜の上面の平均面粗さが大きくなることがある。この場合、ＣＭＰ法を用いて、導電体２６０となる導電膜を平坦化することが好ましい。このとき、ＣＭＰ処理を行う前に、導電体２６０となる導電膜上に酸化シリコン膜または酸化窒化シリコン膜を成膜し、当該酸化シリコン膜または酸化窒化シリコン膜を除去するまで、ＣＭＰ処理を行ってもよい。
　また、上記においては、導電体２６０となる導電膜が開口２９０を埋め込むように設けられているが、本発明はこれに限られるものではない。例えば、導電体２６０となる導電膜の中央部に、開口２９０の形状を反映した凹部が形成される場合がある。また、当該凹部を無機絶縁材料などで充填する構成にしてもよい。
　次に、導電体２６０となる導電膜を加工して、導電体２６０を形成する（図７Ａ乃至図７Ｃ参照）。導電体２６０の形成は、リソグラフィー法を用いて行えばよい。上記加工はドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　ここで、図７Ａに示すように、導電体２６０の側端部が、平面視において、酸化物半導体２３０の側端部及び絶縁体２５０の側端部より内側に位置することが好ましい。これにより、導電体２６０と酸化物半導体２３０がショートするのを防ぐことができる。
　以上のようにして、導電体１２０、導電体２４０、酸化物半導体２３０、絶縁体２５０、及び導電体２６０を有するトランジスタ２００を形成することができる。
　なお、上記において、酸化物半導体膜２３０Ａ、及び絶縁膜２５０Ａを成膜した後で、酸化物半導体２３０、及び絶縁体２５０を形成してから、導電体２６０となる導電膜を成膜する構成を示したが、本発明はこれに限られるものではない。例えば、酸化物半導体膜２３０Ａ、絶縁膜２５０Ａ、及び導電体２６０となる導電膜を連続成膜し、酸化物半導体２３０、絶縁体２５０、及び導電体２６０をパターン形成する構成にしてもよい。この場合、酸化物半導体２３０、絶縁体２５０、及び導電体２６０をフォトリソグラフィで形成した後、導電体２６０の側端部が、酸化物半導体２３０及び絶縁体２５０の内側に位置するように、もう一度フォトリソグラフィ工程を行い導電体２６０を加工することが好ましい。
　次に、導電体２６０、絶縁体２５０、酸化物半導体２３０、及び絶縁体２８５を覆って、絶縁体２８７となる絶縁膜を成膜する。絶縁体２８７となる絶縁膜は、絶縁体２８０と同様に、上述の絶縁性材料を適宜用いればよい。絶縁体２８７となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。例えば、絶縁体２８７となる絶縁膜として、スパッタリング法を用いて酸化シリコン膜を成膜すればよい。
　次に、絶縁体２８７となる絶縁膜にＣＭＰ処理を行って、絶縁体２８７を形成する（図８Ａ乃至図８Ｃ参照）。当該ＣＭＰ処理は、導電体２６０の上面が露出するまで行えばよい。このとき、導電体２６０の上面の高さと絶縁体２８７の上面の高さが一致または概略一致することが好ましい。
　次に、絶縁体２８７及び導電体２６０上に絶縁体２８９を形成する。絶縁体２８９は、絶縁体２８０と同様に、上述の絶縁性材料を適宜用いればよい。絶縁体２８９の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。例えば、絶縁体２８９として、スパッタリング法を用いて酸化シリコン膜を成膜すればよい。なお、絶縁体２８９は、成膜後にＣＭＰ処理を行って、上面を平坦化させることが好ましい。
　次に、絶縁体２８９に、導電体２６０及び絶縁体２８７に達する、溝状の開口を形成する（図１Ａ乃至図１Ｃ参照）。当該開口内に、配線として機能する導電体２６５が形成されるため、当該開口はＹ方向に伸長して設ければよい。当該開口の形成は、リソグラフィー法を用いて行えばよい。また、当該開口のエッチングにはドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　次に、絶縁体２８９の開口を埋め込むように、導電体２６５となる導電膜を成膜する。導電体２６５となる導電膜には、上述の導電性材料を適宜用いればよい。導電体２６５となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いればよい。例えば、導電体２６５となる導電膜として、ＣＶＤ法を用いて、窒化チタン、タングステンの順に成膜された積層膜を形成すればよい。
　次に、絶縁体２８９上の、導電体２６５となる導電膜の一部を除去して、絶縁体２８９の開口内に導電体２６５を形成する（図１Ａ乃至図１Ｃ参照）。導電体２６５の形成は、絶縁体２８９の上面が露出するまで、導電体２６５となる導電膜にＣＭＰ処理を行えばよい。
　以上により、図１Ａ乃至図１Ｄに示すトランジスタ２００及び容量素子１００を有する記憶装置を作製できる。
＜記憶装置の変形例＞
　以下では、図９を用いて、本発明の一態様である記憶装置の一例について説明する。
　図９Ａ乃至図９Ｃに示す記憶装置は、図１Ａ乃至図１Ｄに示した記憶装置の変形例である。図９Ａ乃至図９Ｃは、図１Ｂ乃至図１Ｄに対応しており、図９に示す記憶装置において、図１に示した記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、記憶装置の構成材料については＜記憶装置の構成例＞で詳細に説明した材料を用いることができる。
　図９Ａ乃至図９Ｃに示す記憶装置は、図１Ａ乃至図１Ｄに示した記憶装置とは、絶縁体２５４を有する点で異なる。絶縁体２５４は、絶縁体２５０とともにゲート絶縁体として機能する。
　絶縁体２５４は、絶縁体２５０と導電体２６０の間に設けられている。また、絶縁体２５４は、酸化物半導体２３０の側端部、及び絶縁体２５０の側端部を覆って設けられることが好ましい。この場合、絶縁体２５４は、絶縁体２５０の上面及び側面、酸化物半導体２３０の側面、絶縁体２８５の上面、導電体２６０の下面、ならびに絶縁体２８７の下面に接することが好ましい。
　絶縁体２５４は、酸素に対するバリア性を有することが好ましい。また、絶縁体２５４は、水素に対するバリア性を有するとより好ましい。このような絶縁体としては、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、インジウムガリウム亜鉛酸化物、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　なお、本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
　絶縁体２５４が、酸素に対するバリア性を有することで、絶縁体２５０、及び酸化物半導体２３０のチャネル形成領域に含まれる酸素が導電体２６０へ拡散し、酸化物半導体２３０のチャネル形成領域に酸素欠損が形成されるのを抑制できる。また、絶縁体２５０、及び酸化物半導体２３０のチャネル形成領域に含まれる酸素が導電体２６０へ拡散し、導電体２６０が酸化するのを抑制できる。ここで、絶縁体２５４は、少なくとも絶縁体２８０よりも酸素を透過しにくければよい。例えば、絶縁体２５４として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いることが好ましい。
　また、絶縁体２５４が、水素に対するバリア性を有することで、絶縁体２５４より上の層から、水素などの不純物が、酸化物半導体２３０のチャネル形成領域に拡散するのを低減することができる。よって、酸化物半導体２３０のチャネル形成領域中の酸素欠損及びＶＯＨの低減を図ることができる。これにより、トランジスタ２００の電気特性を安定にし、信頼性の向上を図ることができる。
　また、上記のような、酸素及び水素の少なくとも一方に対してバリア性を有する絶縁体（以下、バリア絶縁膜と呼ぶ場合がある。）は、層間膜として機能する、絶縁体１４０、絶縁体２８０、絶縁体２８１、絶縁体２８５、絶縁体２８７、及び絶縁体２８９のいずれか一または複数に積層して設けてもよい。例えば、絶縁体２８０の下面に設けてもよく、この場合、バリア絶縁膜が、絶縁体１３０の上面、導電体１２０の上面、及び導電体１２０の側面に接して設けられる。また、例えば、絶縁体１４０の上面に設けてもよく、この場合、バリア絶縁膜が、導電体１１０の下面に接して設けられる。このようにバリア絶縁膜を設けることで、絶縁体１４０より下の層から、水素などの不純物が、酸化物半導体２３０のチャネル形成領域に拡散するのを低減することができる。
　本発明の一態様により、新規のトランジスタ、新規の半導体装置、及び新規の記憶装置を提供できる。または、微細化または高集積化が可能な記憶装置を提供できる。または、周波数特性が良好な記憶装置を提供できる。または、動作速度が速い記憶装置を提供できる。または、信頼性が良好な記憶装置を提供できる。または、低消費電力の記憶装置を提供できる。または、オン電流が大きいトランジスタを有する記憶装置を提供できる。または、トランジスタ特性のばらつきが少ない記憶装置を提供できる。または、良好な電気特性を有する記憶装置を提供できる。
　本実施の形態に示す、トランジスタ２００及び容量素子１００を有するメモリセル１５０は、記憶装置のメモリセルとして用いることができる。トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。また、トランジスタ２００の周波数特性が高いため、記憶装置の読み出し、および書き込みを高速に行うことができる。
　また、２個のメモリセル１５０（以下、メモリセル１５０ａ及びメモリセル１５０ｂと呼ぶ。）を共通の配線に接続する記憶装置の例について、図１０Ａ及び図１０Ｂを用いて説明する。図１０Ａは、記憶装置の平面図である。また、図１０Ｂは、図１０ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。なお、図１０Ａの平面図では、図の明瞭化のために一部の要素を省いている。
　ここで、図１０Ａ及び図１０Ｂに示すメモリセル１５０ａ及びメモリセル１５０ｂは、メモリセル１５０と同様の構成を有する。メモリセル１５０ａは、容量素子１００ａ及びトランジスタ２００ａを有し、メモリセル１５０ｂは、容量素子１００ｂ及びトランジスタ２００ｂを有する。よって、図１０Ａ及び図１０Ｂに示す記憶装置において、図１に示した記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、記憶装置の構成材料については＜記憶装置の構成例＞で詳細に説明した材料を用いることができる。
　図１０Ａ及び図１０Ｂに示すように、配線ＷＬとして機能する導電体２６５は、メモリセル１５０ａ及びメモリセル１５０ｂに、それぞれ設けられる。また、配線ＢＬの一部として機能する導電体２４０は、メモリセル１５０ａ及びメモリセル１５０ｂに、共通に設けられる。つまり、導電体２４０は、メモリセル１５０ａの酸化物半導体２３０と、メモリセル１５０ｂの酸化物半導体２３０に接する。
　ここで、図１０Ａ及び図１０Ｂに示す記憶装置は、メモリセル１５０ａ及びメモリセル１５０ｂと電気的に接続してプラグ（接続電極とよぶこともできる。）として機能する、導電体２４５及び導電体２４６を有する。導電体２４５は、絶縁体２８０及び絶縁体１４０に形成された開口内に配置され、導電体２４０の下面に接する。また、導電体２４６は、絶縁体２８９、絶縁体２８７、及び絶縁体２８５に形成された開口内に配置され、導電体２４０の上面に接する。なお、導電体２４５及び導電体２４６は、導電体２４０に用いることが可能な導電性材料などを用いることができる。
　ここで、導電体２４５、及び導電体２４６は、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、およびダイオードなどの回路素子、配線、電極、または、端子と、メモリセル１５０ａ及びメモリセル１５０ｂを電気的に接続するためのプラグまたは配線として機能する。例えば、導電体２４５が、図１０に示す記憶装置の下に設けられたセンスアンプに電気的に接続され、導電体２４６が、図１０に示す記憶装置の上に設けられた同様の記憶装置と電気的に接続される構成にすることができる。この場合、導電体２４５及び導電体２４６は、配線ＢＬの一部として機能する。このように、図１０に示す記憶装置の上または下に記憶装置などを設けることで、単位面積当たりの記憶容量を大きくすることができる。
　また、メモリセル１５０ａとメモリセル１５０ｂは、一点鎖線Ａ１−Ａ２の垂直二等分線を対称軸とした線対称の構成となっている。よって、トランジスタ２００ａとトランジスタ２００ｂも、導電体２４５及び導電体２４６を挟んで、線対称の位置に配置される。ここで、トランジスタ２００ａのソース電極及びドレイン電極の一方と、トランジスタ２００ｂのソース電極及びドレイン電極の一方は、導電体２４０が兼ねる構成となっている。また、トランジスタ２００ａとトランジスタ２００ｂで、プラグとして機能する導電体２４５及び導電体２４６を共有する構成となっている。このように、２つのトランジスタと、プラグとの接続を上述の構成とすることで、微細化または高集積化が可能な記憶装置を提供できる。
　なお、配線ＰＬとして機能する導電体１１０は、メモリセル１５０ａ及びメモリセル１５０ｂに、それぞれ設けてもよいし、メモリセル１５０ａ及びメモリセル１５０ｂに、共通に設けてもよい。ただし、図１０Ｂに示すように、導電体１１０は、導電体２４５と離隔して設け、導電体１１０と導電体２４５がショートしないようにする。
　また、メモリセル１５０を３次元的にマトリクス状に配置することで、メモリセルアレイを構成することができる。メモリセルアレイの一例として、図１１Ａ及び図１１Ｂに、Ｘ方向、Ｙ方向、及びＺ方向に、４個×２個×２個のメモリセル１５０を配置した記憶装置の例を示す。図１１Ａは、記憶装置の平面図である。また、図１１Ｂは、図１１ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。なお、図１１Ａの平面図では、図の明瞭化のために一部の要素を省いている。
　ここで、図１１Ａ及び図１１Ｂに示すメモリセル１５０ａ乃至メモリセル１５０ｄは、メモリセル１５０と同様の構成を有する。メモリセル１５０ａは、容量素子１００ａ及びトランジスタ２００ａを有し、メモリセル１５０ｂは、容量素子１００ｂ及びトランジスタ２００ｂを有し、メモリセル１５０ｃは、容量素子１００ｃ及びトランジスタ２００ｃを有し、メモリセル１５０ｄは、容量素子１００ｄ及びトランジスタ２００ｄを有する。よって、図１１Ａ及び図１１Ｂに示す記憶装置において、図１に示した記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、記憶装置の構成材料については＜記憶装置の構成例＞で詳細に説明した材料を用いることができる。
　以下において、メモリセル１５０ａ乃至メモリセル１５０ｄからなる記憶装置をメモリユニットと呼ぶ。図１１Ａ及び図１１Ｂに示す記憶装置は、メモリユニット１６０ａ乃至メモリユニット１６０ｄを有する。なお、以下において、メモリユニット１６０ａ乃至メモリユニット１６０ｄをまとめて、メモリユニット１６０と呼ぶ場合がある。メモリユニット１６０ｂは、メモリユニット１６０ａ上に設けられる。メモリユニット１６０ｃは、メモリユニット１６０ａのｙ軸方向に隣接して設けられる。メモリユニット１６０ｄは、メモリユニット１６０ｃの上に設けられる。
　メモリユニット１６０は、図１１Ｂに示すように、導電体２４５を中心にして、メモリセル１５０ａの外側にメモリセル１５０ｃが配置され、メモリセル１５０ｂの外側にメモリセル１５０ｄが配置されている。つまり、図１０に示す記憶装置において、メモリセル１５０ａに隣接してメモリセル１５０ｃを設け、メモリセル１５０ｂに隣接してメモリセル１５０ｄを設けた、記憶装置ともいえる。
　図１１Ａ及び図１１Ｂに示すように、配線ＷＬとして機能する導電体２６５は、Ｙ方向に隣接するメモリセル１５０同士で共有されている。また、配線ＢＬの一部として機能する導電体２４０は、同一メモリユニット内で共有されている。導電体２４０は、メモリセル１５０ａ乃至メモリセル１５０ｄに、共通に設けられる。つまり、導電体２４０は、メモリセル１５０ａ乃至メモリセル１５０ｄの、それぞれの酸化物半導体２３０に接する。
　Ｚ軸方向に隣接するメモリユニットが有する導電体２４０の間に導電体２４５が設けられる。例えば、図１１Ｂに示すように、導電体２４５は、メモリユニット１６０ａの導電体２４０の上面と、メモリユニット１６０ｂの導電体２４０の下面に接して設けられる。このように、各メモリユニット１６０に設けられた、導電体２４０と導電体２４５によって、配線ＢＬが形成される。導電体２４５は、図１１に示す記憶装置の下に設けられたセンスアンプに電気的に接続される。このように、図１１に示す記憶装置において、複数のメモリユニットを積層することで、単位面積当たりの記憶容量を大きくすることができる。
　また、メモリセル１５０ａ及びメモリセル１５０ｃと、メモリセル１５０ｂ及びメモリセル１５０ｄとは、一点鎖線Ａ１−Ａ２の垂直二等分線を対称軸とした線対称の構成となっている。よって、トランジスタ２００ａ及びトランジスタ２００ｃと、トランジスタ２００ｂ及びトランジスタ２００ｄも、導電体２４５を挟んで、線対称の位置に配置される。ここで、トランジスタ２００ａ乃至トランジスタ２００ｄのソース電極及びドレイン電極の一方は、導電体２４０が兼ねる構成となっている。また、トランジスタ２００ａ乃至トランジスタ２００ｄで、プラグとして機能する導電体２４５を共有する構成となっている。このように、４つのトランジスタと、プラグとの接続を上述の構成とすることで、微細化または高集積化が可能な記憶装置を提供できる。
　図１１に示すように、複数のメモリセルを積層することにより、メモリセルアレイの占有面積を増やすことなく、セルを集積して配置することができる。つまり、３Ｄメモリセルアレイを構成することができる。
　３Ｄメモリセルアレイを有する記憶装置については、後の実施の形態で詳細に説明する。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、図１２乃至図１５を用いて、上記実施の形態に示す記憶装置のトランジスタの半導体層に適用可能な金属酸化物（以下、酸化物半導体、または酸化物と呼ぶ場合もある。）、およびその成膜方法について説明する。
　本発明の一態様の半導体装置においては、チャネル形成領域を含む金属酸化物に、結晶性の高い金属酸化物を用いることが好ましい。さらに、当該結晶は、複数の層（例えば、第１の層と、第２の層と、第３の層）が積層された結晶構造を有することが好ましい。つまり、当該結晶は、層状の結晶構造（層状結晶、層状構造ともいう。）を有する。このとき、当該結晶のｃ軸の向きは、複数の層が積層される方向となる。
　上記の層状の結晶構造を有する金属酸化物を形成するには、一層ずつ原子を堆積することが好ましい。例えば、金属酸化物の形成方法として、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。
　ＡＬＤ法は、プリカーサ分子、あるいはプリカーサに含まれる原子の自己制御性を利用して、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、および低温での成膜が可能、などの効果がある。また、ＡＬＤ法には、熱を利用した成膜方法である、熱ＡＬＤ（ｔｈｅｒｍａｌ　ＡＬＤ）法、及びプラズマを利用した成膜方法である、プラズマＡＬＤ（ＰＥＡＬＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法も含まれる。プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素または塩素などの元素を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素または塩素などの元素を多く含む場合がある。なお、これらの元素の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）、または二次イオン質量分析法を用いて行うことができる。
　ＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。
＜ＡＬＤ法を用いた金属酸化物の成膜方法＞
　ここで、本発明の一態様に用いることができる、ＡＬＤ法を用いた金属酸化物の成膜方法について説明する。
　ここでは、３層の層状の結晶構造の金属酸化物を、ＡＬＤ法を用いて成膜する方法の一例を、図１２Ａ乃至図１２Ｅを用いて説明する。まず、プリカーサ６１１ａをチャンバーに導入し、基板６１０の表面にプリカーサ６１１ａを吸着させる（図１２Ａ参照。以下、当該工程を第１ステップと呼ぶ場合がある。）。ここで、図１２Ａに示すように、プリカーサ６１１ａが基板６１０の表面に吸着することにより、表面化学反応の自己停止機構が作用し、基板６１０上のプリカーサ６１１ａの層の上にさらにプリカーサ６１１ａが吸着することはない。なお、表面化学反応の自己停止機構が作用する基板温度の適正範囲をＡＬＤ　Ｗｉｎｄｏｗとも呼ぶ。ＡＬＤ　Ｗｉｎｄｏｗは、プリカーサの温度特性、蒸気圧、分解温度などによって決まるが、例えば、１００℃以上６００℃以下、好ましくは、２００℃以上４００℃以下となる場合がある。
　次に、不活性ガス（アルゴン、ヘリウム、または窒素など）などをチャンバーに導入して、余剰なプリカーサ６１１ａ及び反応生成物などをチャンバーから排出する（以下、当該工程を第２ステップと呼ぶ場合がある。）。また、不活性ガスをチャンバーに導入する代わりに、真空排気によって、余剰なプリカーサ及び反応生成物などをチャンバーから排出してもよい。第２ステップは、パージとも呼ばれる。
　次に、リアクタント６１２ａ（例えば、酸化剤（オゾン（Ｏ３）、酸素（Ｏ２）、水（Ｈ２Ｏ）、およびこれらのプラズマ、ラジカル、イオンなど））をチャンバーに導入し、基板６１０の表面に吸着したプリカーサ６１１ａと反応させて、プリカーサ６１１ａの構成分子を基板６１０に吸着させたままプリカーサ６１１ａに含まれる成分の一部を脱離させる（図１２Ｂ参照。以下、当該工程を第３ステップと呼ぶ場合がある。）。これにより、プリカーサ６１１ａの一部が酸化されて形成された、酸化物６１３ａの層が基板６１０の表面に形成される。
　次に、不活性ガスの導入または真空排気によって、余剰なリアクタント６１２ａ、または反応生成物などをチャンバーから排出する（以下、当該工程を第４ステップと呼ぶ場合がある。）。
　次に、プリカーサ６１１ａとは異なる金属元素を有するプリカーサ６１１ｂを導入して、第１ステップと同様の工程を行い、酸化物６１３ａの層の表面にプリカーサ６１１ｂを吸着させる（図１２Ｃ参照。）。ここで、図１２Ｃに示すように、プリカーサ６１１ｂが酸化物６１３ａの層に吸着することにより、表面化学反応の自己停止機構が作用し、基板６１０上のプリカーサ６１１ｂの層の上にさらにプリカーサ６１１ｂが吸着することはない。
　次に、第２ステップと同様に、不活性ガスの導入または真空排気によって、余剰なプリカーサ６１１ｂ及び反応生成物などをチャンバーから排出する。
　次に、第３ステップと同様に、リアクタント６１２ｂをチャンバーに導入する。ここで、リアクタント６１２ｂは、リアクタント６１２ａと同じものを用いてもよいし、異なるものを用いてもよい（図１２Ｄ参照。）。これにより、プリカーサ６１１ｂの一部が酸化されて形成された、酸化物６１３ｂの層が酸化物６１３ａの層の上に形成される。
　次に、第４ステップと同様に、不活性ガスの導入または真空排気によって、余剰なリアクタント６１２ｂ及び反応生成物などをチャンバーから排出する。
　さらに、同様に第１乃至第４ステップを行い、酸化物６１３ｃの層を酸化物６１３ｂの層の上に形成することができる。このように、酸化物６１３ａ乃至酸化物６１３ｃを形成する工程を繰り返し行うことで、酸化物６１３ａ乃至酸化物６１３ｃの積層構造が繰り返される、層状の結晶構造の金属酸化物を形成することができる（図１２Ｅ参照。）。つまり、第１乃至第４ステップを１セットとして、酸化物の層を形成することができ、当該セットを繰り返すことで、複数の酸化物の層が積層された、層状の結晶構造を形成することができる。
　なお、層状の結晶構造の金属酸化物の厚さとしては、１ｎｍ以上１００ｎｍ未満、好ましくは３ｎｍ以上２０ｎｍ未満とすればよい。
　また、層状の結晶構造の金属酸化物を形成するにあたって、図１２に示す工程を基板加熱しながら行うことが好ましい。例えば、基板温度を２００℃以上６００℃以下、好ましくは３００℃以上プリカーサの分解温度以下にすればよい。なお、異なる種類の複数のプリカーサを用いてＡＬＤ法による成膜を行う場合は、基板温度を、複数のプリカーサのうち、最も低いプリカーサの分解温度以下にすることが好ましい。これにより、ＡＬＤ法による成膜中に、使用する複数のプリカーサを、それぞれ分解させずに、対象物（例えば、基板など）に吸着させることができる。
　このような温度範囲で基板加熱しながら上記の成膜を行うことで、ステップ１乃至ステップ４の各過程において、プリカーサ及びリアクタントなどに含まれる、水素、または炭素などの不純物を、金属酸化物中から除去することができる。例えば、金属酸化物中の炭素をＣＯ２およびＣＯとして放出させ、金属酸化物中の水素をＨ２Ｏとして放出させることができる。さらに、上記の不純物の除去と同時に、金属原子及び酸素原子の再配列が行われ、各酸化物の層を秩序性高く配列させることができる。よって、結晶性の高い、層状の結晶構造の金属酸化物を形成することができる。
　上記温度範囲で基板加熱しながら成膜を行うために、上記成膜に用いるプリカーサは分解温度が高いことが好ましい。例えば、プリカーサの分解温度が、２００℃以上７００℃以下であることが好ましく、３００℃以上６００℃以下であることがより好ましい。このような分解温度が高いプリカーサとしては、無機物で形成されるプリカーサ（以下、無機プリカーサと呼ぶ。）を用いることが好ましい。無機プリカーサは概して、有機物で形成されるプリカーサ（以下、有機プリカーサと呼ぶ。）より、分解温度が高い傾向があるため、上記のような温度範囲にＡＬＤ　Ｗｉｎｄｏｗを有するものがある。また、無機プリカーサには、水素、または炭素などの不純物が含まれないため、成膜される金属酸化物中の水素、または炭素などの不純物濃度が増加するのを防ぐことができる。
　さらに、上記金属酸化物の成膜後に、加熱処理を行うことが好ましい。特に、上記ＡＬＤ法による成膜後に、外気にさらさずに連続して加熱処理を行うことが好ましい。当該加熱処理は、１００℃以上１２００℃以下、好ましくは２００℃以上１０００℃以下、より好ましくは２５０℃以上６５０℃以下、さらに好ましくは３００℃以上６００℃以下、さらに好ましくは４００℃以上５５０℃以下、さらに好ましくは４２０℃以上４８０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
　このように加熱処理を行うことで、金属酸化物に含まれる水素、または炭素などの不純物を除去することができる。例えば、金属酸化物中の炭素をＣＯ２およびＣＯとして放出させ、金属酸化物中の水素をＨ２Ｏとして放出させることができる。さらに、上記の不純物の除去と同時に、金属原子及び酸素原子の再配列が行われ、結晶性の向上を図ることができる。よって、結晶性の高い、層状の結晶構造の金属酸化物を形成することができる。
　また、上記金属酸化物の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うことで、当該金属酸化物中の不純物濃度を低減させる処理を行うと好ましい。なお、不純物としては、特に、水素、及び炭素が挙げられる。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
　酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。また、金属酸化物に作用する酸素は、酸素原子、酸素分子、酸素イオン、及び酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子、分子、またはイオン）など様々な形態がある。なお、金属酸化物に作用する酸素は、上述の形態のいずれか一または複数であればよく、特に酸素ラジカルであると好適である。
　また、上述の酸素を含む雰囲気でマイクロ波処理を行う際に、基板を加熱することで、金属酸化物中の不純物濃度を、さらに低減させることができるため好適である。上述の基板を加熱する温度としては、１００℃以上６５０℃以下、好ましくは２００℃以上６００℃以下、さらに好ましくは３００℃以上４５０℃以下で行えばよい。
　上述の酸素を含む雰囲気でマイクロ波処理を行う際に基板を加熱することで、ＳＩＭＳにより得られる金属酸化物中の炭素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることができる。
　なお、上記においては、金属酸化物に対して、酸素を含む雰囲気でマイクロ波処理を行う構成について例示したが、これに限定されない。例えば、金属酸化物近傍に位置する、絶縁膜、より具体的には酸化シリコン膜に対して、酸素を含む雰囲気でマイクロ波処理を行ってもよい。例えば、上記実施の形態に係る図５に示す工程において、絶縁膜２５０Ａを成膜した後で、マイクロ波処理を行ってもよい。酸化シリコン膜に対して、酸素を含む雰囲気でマイクロ波処理を行うことで、当該酸化シリコン膜中に含まれる水素をＨ２Ｏとして、外部に放出させることができる。金属酸化物近傍に位置する、酸化シリコン膜から水素を放出させることで、信頼性の高い半導体装置を提供することができる。
　なお、図１２においては、酸化物６１３ａ乃至酸化物６１３ｃの積層構造が繰り返される構造について説明したが、本発明はこれに限られるものではない。例えば、単層、２層、または４層以上の酸化物の層が繰り返し形成される金属酸化物としてもよい。
　また、本明細書等の記載において、特段の記載がない限り、リアクタント、または酸化剤としてオゾン、酸素、水を用いる場合、これらは、ガスまたは分子の状態に限らず、プラズマ状態、ラジカル状態、およびイオン状態のものも含むものとする。プラズマ状態、ラジカル状態、あるいはイオン状態の酸化剤を用いて成膜する場合、後述するラジカルＡＬＤ装置、またはプラズマＡＬＤ装置を用いればよい。
　プリカーサに含まれる炭素または水素などの不純物を除去するには、当該プリカーサに酸化剤を十分反応させることが好ましい。例えば、酸化剤を導入するパルス時間を長くすればよい。または、酸化剤を複数回導入すればよい。酸化剤を複数回導入する場合、同じ種類の酸化剤を導入してもよいし、異なる種類の酸化剤を導入してもよい。例えば、第１の酸化剤として、水をチャンバーに導入した後、真空排気を行い、第２の酸化剤として水素を含まないオゾンまたは酸素をチャンバーに導入し、真空排気を行ってもよい。
　このようにして、チャンバー内で酸化剤の導入と不活性ガスの導入（または真空排気）を短時間で複数回繰り返すことで、基板表面に吸着したプリカーサから、余分な水素原子、炭素原子、塩素原子などをより確実に取り除き、チャンバーの外に排除することができる。また、酸化剤の種類を２種類に増やすことにより、基板表面に吸着したプリカーサから、余分な水素原子などをより多く取り除くことができる。このように、成膜中に水素原子が膜中に取り込まれないようにすることにより形成した膜に含まれる水、水素などを低減することができる。
　ＡＬＤ法は、熱エネルギーを用いてプリカーサ、およびリアクタントを反応させて行う成膜方法である。プリカーサ、およびリアクタントの反応に必要な温度は、それらの温度特性、蒸気圧、分解温度などによって決まるが、１００℃以上６００℃以下、好ましくは、２００℃以上６００℃以下、より好ましくは３００℃以上６００℃以下である。
　さらに、上記のプリカーサ、およびリアクタントの反応に加え、第３の原料ガスとして、プラズマ励起されたリアクタントをチャンバーに導入することで処理を行うＡＬＤ法をプラズマＡＬＤ法と呼ぶことがある。この場合、第３の原料ガスの導入部には、プラズマ生成装置が設けられる。プラズマの生成には、誘導結合プラズマを用いることができる。またこれに対して、プリカーサ及びリアクタントの反応を熱エネルギーで行うＡＬＤ法を熱ＡＬＤ法と呼ぶことがある。
　プラズマＡＬＤ法では、第３ステップにおいてプラズマ励起されたリアクタントを導入して成膜を行う。あるいは、第１ステップ乃至第４ステップを繰り返し行うと同時に、プラズマ励起されたリアクタント（第２のリアクタント）を導入することで、成膜が行われる。この場合、第３ステップで導入されるリアクタントを第１のリアクタントと呼ぶ。プラズマＡＬＤ法において、第３の原料ガスに用いる第２のリアクタントは、上記酸化剤と同様の材料を用いることができる。すなわち、第２のリアクタントとして、プラズマ励起されたオゾン、酸素、および水を用いることができる。また、第２のリアクタントとして、酸化剤の他に、窒化剤を用いてもよい。窒化剤としては、窒素（Ｎ２）またはアンモニア（ＮＨ３）を用いることができる。また、窒素（Ｎ２）と水素（Ｈ２）の混合ガスを窒化剤として用いることができる。例えば、窒素（Ｎ２）５％、水素（Ｈ２）９５％の混合ガスを窒化剤として用いることができる。プラズマ励起された窒素またはアンモニアを導入しながら成膜を行うことで、金属窒化膜などの窒化膜を形成することができる。
　また、第２のリアクタントのキャリアガスとして、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）または窒素（Ｎ２）を用いてもよい。アルゴン、ヘリウム、または窒素などのキャリアガスを用いることで、プラズマの放電が容易になり、プラズマ励起された第２のリアクタントが容易に生成されるため、好ましい。なお、プラズマＡＬＤ法を用いて金属酸化膜などの酸化膜を形成する場合、キャリアガスに窒素を用いると、膜中に窒素が混入し、所望の膜質が得られない場合がある。この場合キャリアガスとして、アルゴンまたはヘリウムを用いることが好ましい。
　ＡＬＤ法は、極めて薄い膜を均一な膜厚で成膜することができる。また、凹凸を有する面に対しても、表面被覆率が高い。
　ここで、層状の結晶構造の金属酸化物が、Ｉｎ−Ｍ−Ｚｎ酸化物である場合の、結晶中の原子配列について、図１３Ａ乃至図１３Ｄを用いて説明する。なお、図１３Ｂ、および図１３Ｄでは、原子を球（丸）で表し、金属原子と酸素原子の結合を線で表している。図１３Ｂ、および図１３Ｄにおいて、Ｉｎ−Ｍ−Ｚｎ酸化物の結晶構造におけるｃ軸（ｃ−ａｘｉｓ）方向は、図中の矢印で表す。また、Ｉｎ−Ｍ−Ｚｎ酸化物の結晶構造におけるａ−ｂ面方向は、図１３Ｂ、および図１３Ｄ中の矢印で表すｃ軸方向と垂直の方向である。
　図１３Ａは、構造体６５０に形成されたＩｎ−Ｍ−Ｚｎ酸化物を有する酸化物６６０を示す図である。ここで、構造体とは、トランジスタなどの半導体装置を構成する要素を指す。構造体６５０として、基板、ゲート電極、ソース電極、およびドレイン電極などの導電体、ゲート絶縁膜、層間絶縁膜、下地絶縁膜等の絶縁体、金属酸化物、及びシリコンなどの半導体、などが含まれる。図１３Ａでは、構造体６５０の被成膜面が基板（あるいは基体、図示しない。）に対して平行に配置される場合を示している。
　図１３Ｂは、図１３Ａにおける酸化物６６０の一部である領域６５３における、結晶中の原子配列を示す拡大図である。ここで、図１３Ａおよび図１３Ｂに示す酸化物６６０の、組成はＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］であり、結晶構造はＹｂＦｅ２Ｏ４型構造とする。また、元素Ｍは、＋３価の金属元素とする。
　図１３Ｂに示すように、酸化物６６０が有する結晶は、インジウム（Ｉｎ）と酸素とを有する層６２１、元素Ｍと酸素とを有する層６３１、亜鉛（Ｚｎ）と酸素とを有する層６４１が順に、繰り返し積層されている。層６２１、層６３１、および層６４１は、構造体６５０の被成膜面に概略平行に配置されている。すなわち、酸化物６６０のａ−ｂ面は、構造体６５０の被成膜面に対して概略平行であり、酸化物６６０のｃ軸は、構造体６５０の被成膜面の法線方向と概略平行である。
　図１３Ｂに示すように、上記結晶が有する、層６２１、層６３１、層６４１のそれぞれが、一の金属元素と、酸素とで構成されることで、良好な結晶性で配列され、当該金属酸化物の移動度を高くすることができる。
　なお、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｍ−Ｚｎ酸化物は、図１３Ｂに示す構造に限られるものではない。層６２１、層６３１、層６４１の積層順が変更されてもよい。例えば、層６２１、層６４１、層６３１の順に、繰り返し積層されてもよい。または、層６２１、層６３１、層６４１、層６２１、層６４１、層６３１の順に、繰り返し積層されてもよい。また、層６３１の元素Ｍの一部が亜鉛に置換され、層６４１の亜鉛の一部が元素Ｍに置換されてもよい。
　上記においては、組成がＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｍ−Ｚｎ酸化物を形成する例を示したが、組成式がＩｎ（１＋α）Ｍ（１−α）Ｏ３（ＺｎＯ）ｍ（αは０より大きく１より小さい実数、ｍは正の数）で表される、結晶性のＩｎ−Ｍ−Ｚｎ酸化物は、同様に層状の結晶構造をとることができる。例として、図１３Ｃおよび図１３Ｄを用いて、組成がＩｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｍ−Ｚｎ酸化物について示す。
　図１３Ｃは、構造体６５０に形成されたＩｎ−Ｍ−Ｚｎ酸化物を有する酸化物６６２を示す図である。図１３Ｄは、図１３Ｃにおける酸化物６６２の一部である領域６５４における、結晶中の原子配列を示す拡大図である。
　図１３Ｄに示すように、酸化物６６２が有する結晶は、インジウム（Ｉｎ）と元素Ｍと酸素とを有する層６２２、亜鉛（Ｚｎ）と酸素とを有する層６４１、および元素Ｍと酸素とを有する層６３１を有する。酸化物６６２において、複数の層は、層６２２、層６４１、層６３１、層６４１、の順に、繰り返し積層されている。層６２２、層６３１、および層６４１は、構造体６５０の被成膜面に概略平行に配置されている。すなわち、酸化物６６２のａ−ｂ面は、構造体６５０の被成膜面に対して概略平行であり、酸化物６６２のｃ軸は、構造体６５０の被成膜面の法線方向と概略平行である。
　なお、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｍ−Ｚｎ酸化物は、図１３Ｄに示す構造に限られるものではなく、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］に従う範囲で、構造が変化してもよい。例えば、層６２２、層６３１、層６４１の積層順が変更されてもよい。また、層６３１の元素Ｍの一部が亜鉛に置換され、層６４１の亜鉛の一部が元素Ｍに置換されてもよい。また、層６２２に代わって、層６２１または層６３１が形成されてもよい。
　次に、図１３Ａおよび図１３Ｂに示すＩｎ−Ｍ−Ｚｎ酸化物を有する酸化物６６０の形成方法の詳細を、図１４Ａ乃至図１５Ｃを用いて示す。
　まず、インジウムを有するプリカーサを含む原料ガスをチャンバーに導入し、構造体６５０の表面に当該プリカーサを吸着させる（図１４Ａ参照。）。ここで、原料ガスには、プリカーサの他に、アルゴン、ヘリウム、または窒素などのキャリアガスが含まれる。インジウムを有するプリカーサとして、トリメチルインジウム、トリエチルインジウム、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）インジウム、シクロペンタジエニルインジウム、インジウム（ＩＩＩ）アセチルアセトナート、（３−（ジメチルアミノ）プロピル）ジメチルインジウムなどを用いることができる。
　また、インジウムを有するプリカーサとして、炭化水素を有しない、無機プリカーサを用いてもよい。インジウムを有する無機プリカーサとして、三塩化インジウム、三臭化インジウム、三ヨウ化インジウムなどのハロゲン系のインジウム化合物を用いることができる。三塩化インジウムは、分解温度が５００℃以上７００℃以下程度である。よって、三塩化インジウムを用いることで、４００℃以上６００℃以下程度、例えば５００℃で基板加熱を行いながら、ＡＬＤ法による成膜を行うことができる。
　次に、上記原料ガスの導入を止めて、チャンバー内をパージして、余剰なプリカーサ及び反応生成物などをチャンバーから排出する。
　次に、リアクタントとして、酸化剤をチャンバーに導入し、吸着したプリカーサと反応させて、インジウムを基板に吸着させたままインジウム以外の成分を脱離させることで、インジウムと酸素とが結合した層６２１を形成する（図１４Ｂ参照。）。酸化剤として、オゾン、酸素、水などを用いることができる。次に、上記酸化剤の導入を止めて、チャンバー内をパージして、余分なリアクタント及び反応生成物などをチャンバーから排出する。
　次に、元素Ｍを有するプリカーサを含む原料ガスをチャンバーに導入し、層６２１上に当該プリカーサを吸着させる（図１４Ｃ参照。）。原料ガスには、プリカーサの他に、アルゴン、ヘリウム、または窒素などのキャリアガスが含まれる。元素Ｍとしてガリウムを用いる場合、ガリウムを有するプリカーサとして、トリメチルガリウム、トリエチルガリウム、トリス（ジメチルアミド）ガリウム、ガリウム（ＩＩＩ）アセチルアセトナート、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）ガリウム、ジメチルクロロガリウム、ジエチルクロロガリウム、ジメチルガリウムイソプロポキシドなどを用いることができる。
　また、ガリウムを有するプリカーサとして、炭化水素を有しない、無機プリカーサを用いてもよい。ガリウムを有する無機プリカーサとして、三塩化ガリウム、三臭化ガリウム、三ヨウ化ガリウムなどのハロゲン系のガリウム化合物を用いることができる。三塩化ガリウムは、分解温度が５５０℃以上７００℃以下程度である。よって、三塩化ガリウムを用いることで、４５０℃以上６５０℃以下程度、例えば５５０℃で基板加熱を行いながら、ＡＬＤ法による成膜を行うことができる。
　次に、上記原料ガスの導入を止めて、チャンバー内をパージして、余剰なプリカーサ及び反応生成物などをチャンバーから排出する。
　次に、リアクタントとして、酸化剤をチャンバーに導入し、吸着したプリカーサと反応させて、元素Ｍを基板に吸着させたまま元素Ｍ以外の成分を脱離させることで、元素Ｍと酸素とが結合した層６３１を形成する（図１４Ｄ参照。）。このとき、層６４１を構成する酸素の一部が層６３１の上に吸着する場合がある。次に、上記酸化剤の導入を止めて、チャンバー内をパージして、余分なリアクタント及び反応生成物などをチャンバーから排出する。
　次に、亜鉛を有するプリカーサを含む原料ガスをチャンバーに導入し、層６３１上に当該プリカーサを吸着させる（図１５Ａ参照。）。このとき、亜鉛と酸素とが結合した層６４１の一部が形成される場合がある。原料ガスには、プリカーサの他に、アルゴン、ヘリウム、または窒素などのキャリアガスが含まれる。亜鉛を含むプリカーサとして、ジメチル亜鉛、ジエチル亜鉛、ビス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）亜鉛、酢酸亜鉛などを用いることができる。
　また、亜鉛を有するプリカーサとして、炭化水素を有しない、無機プリカーサを用いてもよい。亜鉛を有する無機プリカーサとして、二塩化亜鉛、二臭化亜鉛、二ヨウ化亜鉛などのハロゲン系の亜鉛化合物を用いることができる。二塩化亜鉛は、分解温度が４５０℃以上７００℃以下程度である。よって、二塩化亜鉛を用いることで、３５０℃以上５５０℃以下程度、例えば４５０℃で基板加熱を行いながら、ＡＬＤ法による成膜を行うことができる。
　次に、上記原料ガスの導入を止めて、チャンバー内をパージして、余剰なプリカーサ及び反応生成物などをチャンバーから排出する。
　次に、リアクタントとして、酸化剤をチャンバーに導入し、吸着したプリカーサと反応させて、亜鉛を基板に吸着させたまま亜鉛以外の成分を脱離させることで、亜鉛と酸素が結合した層６４１を形成する（図１５Ｂ参照。）。次に、上記酸化剤の導入を止めて、チャンバー内をパージして、余分なリアクタント及び反応生成物などをチャンバーから排出する。
　次に、層６４１上に再度、上述した方法で層６２１を形成する（図１５Ｃ参照。）。以上の方法を繰り返すことで、基板、あるいは構造体上に酸化物６６０を形成することができる。
　なお、上記プリカーサには、金属元素の他に、炭素および塩素の一方または両方を含むものがある。炭素を含むプリカーサを用いて形成された膜には炭素が含まれる場合がある。また、塩素などのハロゲンを含むプリカーサを用いて形成された膜には塩素などのハロゲンが含まれる場合がある。
　以上のように、ＡＬＤ法を用いて酸化物６６０を形成することで、被成膜面の法線方向と概略平行にｃ軸が配向した金属酸化物を形成することができる。例えば、上記実施の形態に係る図１Ｂ及び図１Ｃに示す酸化物半導体２３０において、開口２９０の側壁、特に絶縁体２８０の側面に対して、概略平行な層状の結晶を形成することができる。このような構成にすることで、トランジスタ２００のチャネル長方向に対して、酸化物半導体２３０の層状の結晶が概略平行に形成されるため、トランジスタのオン電流を大きくすることができる。
　図１４Ａ乃至図１５Ｃに示す工程を基板加熱しながら行うことが好ましい。例えば、基板温度を２００℃以上６００℃以下、好ましくは３００℃以上プリカーサの分解温度以下にすればよい。
　上記温度範囲で基板加熱しながら成膜を行うために、上記成膜に用いるプリカーサは分解温度が高いことが好ましい。例えば、プリカーサの分解温度が、２００℃以上７００℃以下であることが好ましく、３００℃以上６００℃以下であることがより好ましい。このような分解温度が高いプリカーサとしては、無機プリカーサを用いることが好ましい。無機プリカーサは概して、有機プリカーサより、分解温度が高い傾向があるため、上記のように基板加熱をしながら成膜を行っても、プリカーサが分解されにくい。
　無機プリカーサとしては、例えば、上述の三塩化インジウム、三塩化ガリウム、二塩化亜鉛を用いることができる。上述のように、これらのプリカーサは、分解温度が３５０℃以上７００℃以下程度であり、一般的な有機プリカーサの分解温度よりかなり高温である。ただし、上述のように、三塩化インジウム、三塩化ガリウム、二塩化亜鉛の分解温度は互いに異なっている。このように、異なる種類の複数のプリカーサを用いてＡＬＤ法による成膜を行う場合は、基板温度を、複数のプリカーサのうち、最も低いプリカーサの分解温度以下にすることが好ましい。上記の例では、最もプリカーサの分解温度が低い、二塩化亜鉛が分解しない範囲で基板温度を設定すればよい。これにより、他の三塩化インジウム、三塩化ガリウムも分解させずに、対象物（例えば、基板など）に吸着させることができる。
　なお、図１４Ａ乃至図１５Ｃでは、インジウムを含む層として層６２１を形成し、その上に元素Ｍを含む層として層６３１を形成し、さらにその上に亜鉛を含む層として層６４１を形成する例を示すが、本実施の形態はこれに限らない。層６３１および層６４１の一方を形成し、その上に層６２１を形成し、さらにその上に層６３１および層６４１の他方を形成してもよい。または、層６３１および層６４１の一方を形成し、その上に層６３１および層６４１の他方を形成し、さらにその上に層６２１を形成してもよい。
　また、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］とは異なる原子数比の金属酸化物を形成する場合は、原子数比に合わせて、上記層６２１、層６３１、層６４１、を適宜形成すればよい。例えば、図１５Ａに示す、層６３１の形成前後に、層６４１の形成を複数回繰り返すことで、２つの層６２１の間に、所望の原子数、層数、および厚さを有する、層６３１と層６４１との積層を形成すればよい。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明したメモリセルを用いた記憶装置の構成例について説明する。本実施の形態では、積層されたメモリセルを有する層の間に、メモリセルに保持したデータ電位を増幅して出力する機能を有する機能回路を有する層が設けられた、記憶装置の構成例について説明する。
［記憶装置の構成例］
　図１６に、本発明の一態様に係る記憶装置３００の構成例を示すブロック図を示す。図１６に示す記憶装置３００は、駆動回路２１と、メモリアレイ２０と、を有する。メモリアレイ２０は、複数のメモリセル１０および複数の機能回路５１を有する機能層５０を有する。
　図１６では、メモリアレイ２０がｍ行ｎ列（ｍおよびｎは２以上の整数。）のマトリクス状に配置された複数のメモリセル１０を有する例を示している。また機能回路５１は、一例としてビット線として機能する配線ＢＬごとに設けられる。図１６では、ｎ本の配線ＢＬに対応して設けられた複数の機能回路５１を有する例を示している。
　図１６では、１行１列目のメモリセル１０をメモリセル１０［１，１］と示し、ｍ行ｎ列目のメモリセル１０をメモリセル１０［ｍ，ｎ］と示している。また、本実施の形態などでは、任意の行を示す場合にｉ行と記す場合がある。また、任意の列を示す場合にｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態などでは、ｉ行ｊ列目のメモリセル１０をメモリセル１０［ｉ，ｊ］と示している。なお、本実施の形態などにおいて、「ｉ＋α」（αは正または負の整数）と示す場合は、「ｉ＋α」は１を下回らず、ｍを超えない。同様に、「ｊ＋α」と示す場合は、「ｊ＋α」は１を下回らず、ｎを超えない。
　また、メモリアレイ２０は、行方向に延在するｍ本の配線ＷＬと、行方向に延在するｍ本の配線ＰＬと、列方向に延在するｎ本の配線ＢＬと、を備える。本実施の形態などでは、１本目（１行目）に設けられた配線ＷＬを配線ＷＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＷＬを配線ＷＬ［ｍ］と示す。同様に、１本目（１行目）に設けられた配線ＰＬを配線ＰＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＰＬを配線ＰＬ［ｍ］と示す。同様に、１本目（１列目）に設けられた配線ＢＬを配線ＢＬ［１］と示し、ｎ本目（ｎ列目）に設けられた配線ＢＬを配線ＢＬ［ｎ］と示す。
　ｉ行目に設けられた複数のメモリセル１０は、ｉ行目の配線ＷＬ（配線ＷＬ［ｉ］）とｉ行目の配線ＰＬ（配線ＰＬ［ｉ］）に電気的に接続される。ｊ列目に設けられた複数のメモリセル１０は、ｊ列目の配線ＢＬ（配線ＢＬ［ｊ］）と電気的に接続される。
　メモリアレイ２０は、ＤＯＳＲＡＭ（登録商標）（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を適用することができる。ＤＯＳＲＡＭは、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭであり、アクセストランジスタがＯＳトランジスタであるメモリのことをいう。ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＤＯＳＲＡＭは、アクセストランジスタをオフ（非導通状態）にすることで、容量素子（キャパシタ）に保持しているデータに応じた電荷を長時間保持することが可能である。そのためＤＯＳＲＡＭは、チャネル形成領域にシリコンを有するトランジスタ（以下、「Ｓｉトランジスタ」とも呼ぶ。）で構成されるＤＲＡＭと比較して、リフレッシュ動作の頻度を低減できる。その結果、低消費電力化を図ることができる。
　また、メモリセル１０は、実施の形態１等で説明したようにＯＳトランジスタを積層して配置することで、メモリセル１０を積層して設けることができる。例えば図１６に示すメモリアレイ２０では、複数のメモリアレイ２０［１］乃至２０［ｍ］を積層して設けることができる。メモリアレイ２０が有するメモリアレイ２０［１］乃至２０［ｍ］は、駆動回路２１が設けられる基板表面の垂直方向に配置することで、メモリセル１０のメモリ密度の向上を図ることができる。またメモリアレイ２０は、垂直方向に繰り返し同じ製造工程を用いて作製することができる。記憶装置３００は、メモリアレイ２０の製造コストの低減を図ることができる。
　配線ＢＬは、データの書き込みおよび読み出しを行うためのビット線として機能する。配線ＷＬは、スイッチとして機能するアクセストランジスタのオンまたはオフ（導通状態または非導通状態）を制御するためのワード線として機能する。配線ＰＬは、容量素子に接続される定電位線としての機能を有する。
　メモリアレイ２０［１］乃至２０［ｍ］がそれぞれ有するメモリセル１０は、配線ＢＬを介して機能回路５１に接続される。配線ＢＬは、駆動回路２１が設けられる基板表面の垂直方向に配置することができる。メモリアレイ２０［１］乃至２０［ｍ］が有するメモリセル１０から延びて設けられる配線ＢＬを基板表面の垂直方向に設けることで、メモリアレイ２０と機能回路５１との間の配線の長さを短くできる。そのため、ビット線に接続される２つの回路の間の信号伝搬距離を短くでき、ビット線の抵抗および寄生容量が大幅に削減されるため、消費電力および信号遅延の低減が実現できる。またメモリセル１０が有する容量素子の容量を小さくしても動作させることが可能となる。
　機能回路５１は、メモリセル１０に保持したデータ電位を増幅し、後述する配線ＧＢＬ（図示せず）を介して駆動回路２１が有するセンスアンプ４６に出力する機能を有する。当該構成にすることで、データ読み出し時に配線ＢＬのわずかな電位差を増幅することができる。配線ＧＢＬは、配線ＢＬと同様に駆動回路２１が設けられる基板表面の垂直方向に配置することができる。メモリアレイ２０［１］乃至２０［ｍ］が有するメモリセル１０から延びて設けられる配線ＢＬおよび配線ＧＢＬを基板表面の垂直方向に設けることで、機能回路５１とセンスアンプ４６との間の配線の長さを短くできる。そのため、配線ＧＢＬに接続される２つの回路の間の信号伝搬距離を短くでき、配線ＧＢＬの抵抗および寄生容量が大幅に削減されるため、消費電力および信号遅延の低減が実現できる。
　なお配線ＢＬは、メモリセル１０が有するトランジスタの半導体層に接して設けられる。あるいは配線ＢＬは、メモリセル１０が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいは配線ＢＬは、メモリセル１０が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり配線ＢＬは、メモリアレイ２０の各層におけるメモリセル１０が有するトランジスタのソースまたはドレインの一方のそれぞれと、機能回路５１と、を垂直方向で電気的に接続するための配線であるといえる。
　メモリアレイ２０は、駆動回路２１上に重ねて設けることができる。駆動回路２１とメモリアレイ２０を重ねて設けることで、駆動回路２１とメモリアレイ２０の間の信号伝搬距離を短くすることができる。よって、駆動回路２１とメモリアレイ２０の間の抵抗および寄生容量が低減され、消費電力および信号遅延の低減が実現できる。また、記憶装置３００の小型化が実現できる。
　機能回路５１は、ＤＯＳＲＡＭのメモリセル１０が有するトランジスタと同様にＯＳトランジスタで構成することで、メモリアレイ２０［１］乃至２０［ｍ］と同様にしてＳｉトランジスタを用いた回路上などに自由に配置可能であるため、集積化を容易に行うことができる。機能回路５１で信号を増幅する構成とすることで後段の回路であるセンスアンプ４６等の回路を小型化できるため、記憶装置３００の小型化を図ることができる。
　駆動回路２１は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３、および周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、および電圧生成回路３３を有する。
　記憶装置３００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、信号ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路３２で生成してもよい。
　コントロール回路３２は、記憶装置３００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、記憶装置３００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
　電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
　周辺回路４１は、メモリセル１０に対するデータの書き込みおよび読み出しをするための回路である。また周辺回路４１は、機能回路５１を制御するための各種信号を出力する回路である。周辺回路４１は、行デコーダ４２（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ４４（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ４３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ４５（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路４７（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路４８（Ｏｕｔｐｕｔ　Ｃｉｒ．）、センスアンプ４６（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。
　行デコーダ４２および列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。行ドライバ４３は、行デコーダ４２が指定する配線ＷＬを選択する機能を有する。列ドライバ４５は、データをメモリセル１０に書き込む機能、メモリセル１０からデータを読み出す機能、読み出したデータを保持する機能等を有する。
　入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータは、列ドライバ４５に出力される。入力回路４７の出力データが、メモリセル１０に書き込むデータ（Ｄｉｎ）である。列ドライバ４５がメモリセル１０から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを記憶装置３００の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
　ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置３００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２２のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２３のオン・オフが制御される。図１６では、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　メモリアレイ２０［１］乃至２０［ｍ］（ｍは２以上の整数）および機能層５０を有するメモリアレイ２０は、駆動回路２１上に複数層のメモリアレイ２０を重ねて設けることができる。複数層のメモリアレイ２０を重ねて設けることで、メモリセル１０のメモリ密度を高めることができる。図１７Ａに、駆動回路２１上に５層（ｍ＝５）のメモリアレイ２０［１］乃至２０［５］および機能層５０を重ねて設けられる様子を示す記憶装置３００の斜視図を示している。
　図１７Ａでは、１層目に設けられたメモリアレイ２０をメモリアレイ２０［１］と示し、２層目に設けられたメモリアレイ２０をメモリアレイ２０［２］と示し、５層目に設けられたメモリアレイ２０をメモリアレイ２０［５］と示している。また図１７Ａにおいて、Ｘ方向に延びて設けられる配線ＷＬ、および配線ＰＬと、Ｚ方向（駆動回路が設けられる基板表面に垂直な方向）に延びて設けられる配線ＢＬと、を図示している。なお、図面を見やすくするため、メモリアレイ２０それぞれが有する配線ＷＬおよび配線ＰＬの記載を一部省略している。なお、図１７Ａでは、配線ＰＬをＸ方向に延ばして設ける構成について示したが、本発明は之に限られるものではない。例えば、配線ＰＬをＹ方向に延ばして設ける構成にしてもよいし、配線ＰＬをＸ方向、及びＹ方向に伸ばして設ける構成、例えば配線ＰＬを平面状に設ける構成にしてもよい。
　図１７Ｂに、図１７Ａで図示した配線ＢＬに接続された機能回路５１、および配線ＢＬに接続されたメモリアレイ２０［１］乃至２０［５］が有するメモリセル１０の構成例を説明する模式図を示す。また図１７Ｂでは、機能回路５１と駆動回路２１との間に設けられる配線ＧＢＬを図示している。なお、１つの配線ＢＬに複数のメモリセル（メモリセル１０）が電気的に接続される構成を「メモリストリング」ともいう。なお図面において、配線ＧＢＬは、視認性を高めるため、太線で図示する場合がある。
　図１７Ｂでは、配線ＢＬに接続されるメモリセル１０の回路構成の一例を図示している。メモリセル１０は、トランジスタ１１および容量素子１２を有する。トランジスタ１１、容量素子１２、および各配線（ＢＬ、およびＷＬなど）についても、例えば配線ＢＬ［１］および配線ＷＬ［１］を配線ＢＬおよび配線ＷＬなどのようにいう場合がある。
　メモリセル１０において、トランジスタ１１のソースまたはドレインの一方は配線ＢＬに接続される。トランジスタ１１のソースまたはドレインの他方は容量素子１２の一方の電極に接続される。容量素子１２の他方の電極は、配線ＰＬに接続される。トランジスタ１１のゲートは配線ＷＬに接続される。
　例えば、同じ層で共通の配線ＢＬに接続される、２個のメモリセル１０は、実施の形態１に係る図１０に示す構造にすることができる。
　また、図１７Ｂなどでは、同じ層で共通の配線ＢＬに２個のメモリセル１０が接続される構成を示したが、本発明はこれに限られるものではない。例えば、同じ層で共通の配線ＢＬに４個のメモリセル１０が接続される構成にしてもよいし、同じ層で共通の配線ＢＬに８個のメモリセル１０が接続される構成にしてもよい。例えば、同じ層で共通の配線ＢＬに接続される、４個のメモリセル１０を設ける場合は、実施の形態１に係る図１１に示す構造にすることができる。
　配線ＰＬは、容量素子１２の電位を保持するための定電位を与える配線である。
　図１７Ｂに図示する配線ＧＢＬは、駆動回路２１と機能層５０との間を電気的に接続するように設けられる。図１８Ａでは、機能回路５１、およびメモリアレイ２０［１］乃至２０［ｍ］を繰り返し単位７０とする記憶装置３００の模式図を図示している。なお図１８Ａでは、配線ＧＢＬを１本図示しているが、配線ＧＢＬは機能層５０に設けられる機能回路５１の数に応じて適宜設ければよい。
　なお配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層に接して設けられる。あるいは配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいは配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり配線ＧＢＬは、機能層５０における機能回路５１が有するトランジスタのソースまたはドレインの一方と、駆動回路２１と、を垂直方向で電気的に接続するための配線であるといえる。
　また機能回路５１、およびメモリアレイ２０［１］乃至２０［ｍ］を有する繰り返し単位７０は、さらに積層する構成としてもよい。本発明の一態様の記憶装置３００Ａは、図１８Ｂに図示するように繰り返し単位７０［１］乃至７０［ｐ］（ｐは２以上の整数）とすることができる。配線ＧＢＬは繰り返し単位７０が有する機能層５０に接続される。配線ＧＢＬは、機能回路５１の数に応じて適宜設ければよい。
　本発明の一形態では、ＯＳトランジスタは積層して設けるとともに、ビット線として機能する配線を、駆動回路２１が設けられる基板表面の垂直方向に配置する。メモリアレイ２０から延びて設けられるビット線として機能する配線を基板表面の垂直方向に設けることで、メモリアレイ２０と駆動回路２１との間の配線の長さを短くできる。そのため、ビット線の寄生容量を大幅に削減できる。
　また本発明の一形態は、メモリアレイ２０が設けられる層において、メモリセル１０に保持したデータ電位を増幅して出力する機能を有する機能回路５１を有する機能層５０を備えている。当該構成にすることで、データ読み出し時にビット線として機能する配線ＢＬのわずかな電位差を増幅して、駆動回路２１が有するセンスアンプ４６を駆動することができる。センスアンプ等の回路を小型化できるため、記憶装置３００の小型化を図ることができる。またメモリセル１０が有する容量素子１２の容量を小さくしても動作させることが可能となる。
［メモリアレイ２０および機能回路５１の構成例］
　図１９を用いて、図１６乃至図１８で説明した機能回路５１の構成例、およびメモリアレイ２０および駆動回路２１が有するセンスアンプ４６の構成例、について説明する。図１９では、異なる配線ＢＬ（ＢＬ＿Ａ、ＢＬ＿Ｂ）に接続されたメモリセル１０（１０＿Ａ、１０＿Ｂ）に接続された機能回路５１（５１＿Ａ、５１＿Ｂ）に接続される配線ＧＢＬ（ＧＢＬ＿Ａ、ＧＢＬ＿Ｂ）に接続された駆動回路２１を図示している。図１９に図示する駆動回路２１として、センスアンプ４６の他、プリチャージ回路７１＿Ａ、プリチャージ回路７１＿Ｂ、スイッチ回路７２＿Ａ、スイッチ回路７２＿Ｂおよび書き込み読み出し回路７３を図示している。
　機能回路５１＿Ａ、５１＿Ｂとして、トランジスタ５２＿ａ、５２＿ｂ、５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂ、５５＿ａ、５５＿ｂを図示している。図１９に図示するトランジスタ５２＿ａ、５２＿ｂ、５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂ、５５＿ａ、５５＿ｂは、メモリセル１０が有するトランジスタ１１と同様にＯＳトランジスタである。機能回路５１を有する機能層５０は、メモリアレイ２０［１］乃至２０［ｍ］と同様に積層して設けることができる。
　配線ＢＬ＿ＡおよびＢＬ＿Ｂは、トランジスタ５２＿ａ、５２＿ｂのゲートに接続される。配線ＧＢＬ＿ＡおよびＧＢＬ＿Ｂは、トランジスタ５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂのソースまたはドレインの一方が接続される。配線ＧＢＬ＿ＡおよびＧＢＬ＿Ｂは、配線ＢＬ＿ＡおよびＢＬ＿Ｂと同様に垂直方向に設けられ、駆動回路２１が有するトランジスタに接続される。トランジスタ５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂ、５５＿ａ、５５＿ｂのゲートには、図１９に図示するように、制御信号ＷＥ、ＲＥ、ＭＵＸが与えられる。
　図１９に示すセンスアンプ４６、プリチャージ回路７１＿Ａ、およびプリチャージ回路７１＿Ｂを構成するトランジスタ８１＿１乃至８１＿６、および８２＿１乃至８２＿４は、Ｓｉトランジスタで構成される。スイッチ回路７２＿Ａおよびスイッチ回路７２＿Ｂを構成するスイッチ８３＿Ａ乃至８３＿ＤもＳｉトランジスタで構成することができる。トランジスタ５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂのソースまたはドレインの一方は、プリチャージ回路７１＿Ａ、プリチャージ回路７１＿Ｂ、センスアンプ４６、スイッチ回路７２＿Ａを構成するトランジスタまたはスイッチに接続される。
　プリチャージ回路７１＿Ａは、ｎチャネル型のトランジスタ８１＿１乃至８１＿３を有する。プリチャージ回路７１＿Ａは、プリチャージ線ＰＣＬ１に与えられるプリチャージ信号に応じて、配線ＢＬ＿ＡおよびＢＬ＿ＢをＶＤＤとＶＳＳの間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
　プリチャージ回路７１＿Ｂは、ｎチャネル型のトランジスタ８１＿４乃至８１＿６を有する。プリチャージ回路７１＿Ｂは、プリチャージ線ＰＣＬ２に与えられるプリチャージ信号に応じて、配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿ＢをＶＤＤとＶＳＳの間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
　センスアンプ４６は、配線ＶＨＨまたは配線ＶＬＬに接続された、ｐチャネル型のトランジスタ８２＿１、８２＿２およびｎチャネル型のトランジスタ８２＿３、８２＿４を有する。配線ＶＨＨまたは配線ＶＬＬは、ＶＤＤまたはＶＳＳを与える機能を有する配線である。トランジスタ８２＿１乃至８２＿４は、インバータループを構成するトランジスタである。メモリセル１０＿Ａ、１０＿Ｂを選択することでプリチャージされた配線ＢＬ＿Ａおよび配線ＢＬ＿Ｂの電位が変化し、当該変化に応じて配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂの電位を高電源電位ＶＤＤまたは低電源電位ＶＳＳとする。配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂの電位は、スイッチ８３＿Ｃおよびスイッチ８３＿Ｄ、および書き込み読み出し回路７３を介して外部に出力することができる。配線ＢＬ＿Ａおよび配線ＢＬ＿Ｂ、ならびに配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂは、ビット線対に相当する。書き込み読み出し回路７３は、信号ＥＮ＿ｄａｔａに応じて、データ信号の書き込みが制御される。
　スイッチ回路７２＿Ａは、センスアンプ４６と配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂとの間の導通状態を制御するための回路である。スイッチ回路７２＿Ａは、切り替え信号ＣＳＥＬ１の制御によってオンまたはオフが切り替えられる。スイッチ８３＿Ａおよび８３＿Ｂが、ｎチャネルトランジスタの場合、切り替え信号ＣＳＥＬ１がハイレベルでオン、ローレベルでオフとなる。スイッチ回路７２＿Ｂは、書き込み読み出し回路７３と、センスアンプ４６に接続されるビット線対との間の導通状態を制御するための回路である。スイッチ回路７２＿Ｂは、切り替え信号ＣＳＥＬ２の制御によってオンまたはオフが切り替えられる。スイッチ８３＿Ｃおよび８３＿Ｄは、スイッチ８３＿Ａおよび８３＿Ｂと同様にすればよい。
　図１９に図示するように記憶装置３００は、メモリセル１０と、機能回路５１と、センスアンプ４６と、を最短距離である垂直方向に設けられる配線ＢＬおよび配線ＧＢＬを介して接続する構成とすることができる。機能回路５１を構成するトランジスタを有する機能層５０が増えるものの、配線ＢＬの負荷が低減されることで、書き込み時間の短縮、おおびデータを読み出しやすくすること、ができる。
　また図１９に図示するように機能回路５１＿Ａ、５１＿Ｂが有する各トランジスタは、制御信号ＷＥ、ＲＥ、および選択信号ＭＵＸに応じて制御される。各トランジスタは、制御信号および選択信号に応じて、配線ＧＢＬを介して配線ＢＬの電位を駆動回路２１に出力することができる。機能回路５１＿Ａ、５１＿Ｂは、ＯＳトランジスタで構成されるセンスアンプとして機能させることができる。当該構成にすることで、読み出し時に配線ＢＬのわずかな電位差を増幅して、Ｓｉトランジスタを用いたセンスアンプ４６を駆動することができる。
　以上のように、複数のメモリセルアレイ、および駆動回路を積層して設けることで、記憶装置の高集積化、および記憶容量の大容量化を図ることができる。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、図２０Ａおよび図２０Ｂを用いて、本発明の記憶装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図２０Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図２０Ｂに示すように、パッケージ基板１２０１の第１の面と接続する。また、パッケージ基板１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。これにより、ＤＲＡＭ１２２１を、低消費電力化、高速化、および大容量化させることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理または積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路または、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたパッケージ基板１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
（実施の形態５）
　本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。上記実施の形態に示す記憶装置を、以下の電子部品および電子機器に用いることで、電子部品および電子機器を、低消費電力化、および高速化させることができる。
＜電子部品＞
　まず、記憶装置７２０が組み込まれた電子部品の例を、図２１Ａおよび図２１Ｂを用いて説明を行う。
　図２１Ａに電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図２１Ａに示す電子部品７００は、モールド７１１内に記憶装置７２０を有している。図２１Ａは、電子部品７００の内部を示すために、一部を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置７２０とワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　記憶装置７２０は、駆動回路層７２１と、記憶回路層７２２と、を有する。
　図２１Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置７２０が設けられている。記憶装置７２０に、上記実施の形態に示す記憶装置を用いることで、低消費電力化、および高速化させることができる。
　半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
　パッケージ基板７３２は、セラミック基板、プラスチック基板、ガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置７２０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２１Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　以上、本実施の形態に示す構成、方法などは、本実施の形態に示す他の構成、方法、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、先の実施の形態に示す記憶装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す記憶装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。上記実施の形態に示す記憶装置を、上記の電子機器の記憶装置に用いることで、電子機器を、低消費電力化、および高速化させることができる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２２Ａ乃至図２２Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す記憶装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図２２ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す記憶装置を組み込むことができる。
　図２２ＢはＳＤカードの外観の模式図であり、図２２Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す記憶装置を組み込むことができる。
　図２２ＤはＳＳＤの外観の模式図であり、図２２Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す記憶装置を組み込むことができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
（実施の形態７）
　本発明の一態様に係る記憶装置は、ＣＰＵ、ＧＰＵなどのプロセッサ、またはチップに用いることができる。このような、ＣＰＵ、ＧＰＵなどのプロセッサ、またはチップを電子機器に用いることで、電子機器を、低消費電力化、および高速化させることができる。図２３Ａ乃至図２３Ｈに、当該記憶装置を用いたＣＰＵ、ＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像、情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図２３Ａ乃至図２３Ｈに、電子機器の例を示す。
［情報端末］
　図２３Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
　情報端末５１００は、本発明の一態様のチップを適用することで、低消費電力化、および高速化させることができる。
　図２３Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
　ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様のチップを適用することで、低消費電力化、および高速化させることができる。
　なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図２３Ａ、図２３Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
　図２３Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
　また、図２３Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
　携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力化、および高速化させることができる。
　図２３Ｃ、図２３Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
　本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
　図２３Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図２３Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
　スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実施の形態で説明したＧＰＵまたはチップを搭載することができる。
　スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ５５００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　図２３Ｅ、図２３Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［移動体］
　本発明の一態様のＧＰＵまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図２３Ｇは、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図２３Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目、レイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［電化製品］
　図２３Ｈは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
（実施の形態８）
　本発明の一態様の記憶装置は、ＯＳトランジスタを含む。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。本実施の形態においては、本発明の一態様の記憶装置を宇宙用機器に適用する場合の具体例について、図２４を用いて説明する。
　図２４には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図２４においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含んでもよい。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む記憶装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の記憶装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
ＡＤＤＲ：信号、ＢＬ［１］：配線、ＢＬ［ｊ］：配線、ＢＬ［ｎ］：配線、ＢＬ＿Ａ：配線、ＢＬ＿Ｂ：配線、ＢＬ：配線、ＢＷ：信号、ＣＥ：信号、ＣＬＫ：信号、ＥＮ＿ｄａｔａ：信号、ＧＢＬ＿Ａ：配線、ＧＢＬ＿Ｂ：配線、ＧＢＬ：配線、ＧＷ：信号、ＭＵＸ：選択信号、ＰＬ［１］：配線、ＰＬ［ｉ］：配線、ＰＬ［ｍ］：配線、ＰＬ：配線、ＲＤＡ：信号、ＲＥ：制御信号、Ｔｒ：トランジスタ、ＶＤＤ：高電源電位、ＶＨＨ：配線、ＶＬＬ：配線、ＶＰＣ：中間電位、ＶＳＳ：低電源電位、ＷＡＫＥ：信号、ＷＤＡ：信号、ＷＥ：制御信号、ＷＬ［１］：配線、ＷＬ［ｉ］：配線、ＷＬ［ｍ］：配線、ＷＬ：配線、１０＿Ａ：メモリセル、１０＿Ｂ：メモリセル、１０：メモリセル、１１：トランジスタ、１２：容量素子、２０：メモリアレイ、２１：駆動回路、２２：ＰＳＷ、２３：ＰＳＷ、３１：周辺回路、３２：コントロール回路、３３：電圧生成回路、４１：周辺回路、４２：行デコーダ、４３：行ドライバ、４４：列デコーダ、４５：列ドライバ、４６：センスアンプ、４７：入力回路、４８：出力回路、５０：機能層、５１＿Ａ：機能回路、５１＿Ｂ：機能回路、５１：機能回路、５２＿ａ：トランジスタ、５２＿ｂ：トランジスタ、５３＿ａ：トランジスタ、５３＿ｂ：トランジスタ、５４＿ａ：トランジスタ、５４＿ｂ：トランジスタ、５５＿ａ：トランジスタ、５５＿ｂ：トランジスタ、７０：繰り返し単位、７１＿Ａ：プリチャージ回路、７１＿Ｂ：プリチャージ回路、７２＿Ａ：スイッチ回路、７２＿Ｂ：スイッチ回路、７３：書き込み読み出し回路、８１＿１：トランジスタ、８１＿３：トランジスタ、８１＿４：トランジスタ、８１＿６：トランジスタ、８２＿１：トランジスタ、８２＿２：トランジスタ、８２＿３：トランジスタ、８２＿４：トランジスタ、８３＿Ａ：スイッチ、８３＿Ｂ：スイッチ、８３＿Ｃ：スイッチ、８３＿Ｄ：スイッチ、１００ａ：容量素子、１００ｂ：容量素子、１００ｃ：容量素子、１００ｄ：容量素子、１００：容量素子、１１０：導電体、１２０：導電体、１３０：絶縁体、１４０：絶縁体、１５０ａ：メモリセル、１５０ｂ：メモリセル、１５０ｃ：メモリセル、１５０ｄ：メモリセル、１５０：メモリセル、１６０ａ：メモリユニット、１６０ｂ：メモリユニット、１６０ｃ：メモリユニット、１６０ｄ：メモリユニット、１６０：メモリユニット、２００ａ：トランジスタ、２００ｂ：トランジスタ、２００ｃ：トランジスタ、２００ｄ：トランジスタ、２００：トランジスタ、２３０Ａ：酸化物半導体膜、２３０：酸化物半導体、２４０：導電体、２４５：導電体、２４６：導電体、２５０Ａ：絶縁膜、２５０：絶縁体、２５４：絶縁体、２６０：導電体、２６５：導電体、２８０：絶縁体、２８１：絶縁体、２８５：絶縁体、２８７：絶縁体、２８９：絶縁体、２９０：開口、３００Ａ：記憶装置、３００：記憶装置、６１０：基板、６１１ａ：プリカーサ、６１１ｂ：プリカーサ、６１２ａ：リアクタント、６１２ｂ：リアクタント、６１３ａ：酸化物、６１３ｂ：酸化物、６１３ｃ：酸化物、６２１：層、６２２：層、６３１：層、６４１：層、６５０：構造体、６５３：領域、６５４：領域、６６０：酸化物、６６２：酸化物、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７２０：記憶装置、７２１：駆動回路層、７２２：記憶回路層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、１２００：チップ、１２０１：パッケージ基板、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、５１００：情報端末、５１０１：筐体、５１０２：表示部、５２００：ノート型情報端末、５２０１：本体、５２０２：表示部、５２０３：キーボード、５３００：携帯ゲーム機、５３０１：筐体、５３０２：筐体、５３０３：筐体、５３０４：表示部、５３０５：接続部、５３０６：操作キー、５４００：据え置き型ゲーム機、５４０２：コントローラ、５５００：スーパーコンピュータ、５５０１：ラック、５５０２：計算機、５５０４：基板、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置

Claims (13)

  1. 　容量素子と、前記容量素子上のトランジスタと、前記容量素子上の第１の絶縁体と、前記第１の絶縁体上の第２の絶縁体と、を有し、
    　前記トランジスタは、
    　前記第１の絶縁体の下の第１の導電体と、
    　前記第１の導電体の上面に接して配置された酸化物半導体と、
    　前記第１の絶縁体と前記第２の絶縁体の間に配置され、前記酸化物半導体に接する、第２の導電体と、
    　前記酸化物半導体上の第３の絶縁体と、
    　前記第３の絶縁体上の、第３の導電体と、を有し、
    　前記第１の絶縁体、前記第２の導電体、及び前記第２の絶縁体に、前記第１の導電体に達する第１の開口が形成され、
    　前記酸化物半導体の少なくとも一部、前記第３の絶縁体の少なくとも一部、及び前記第３の導電体の少なくとも一部は、前記第１の開口内に配置され、
    　前記容量素子は、
    　第４の導電体と、
    　前記第４の導電体上の第４の絶縁体と、
    　前記第４の絶縁体上の前記第１の導電体と、を有する、
    　記憶装置。
  2. 　容量素子と、前記容量素子上のトランジスタと、前記容量素子上の第１の絶縁体と、前記第１の絶縁体上の第２の絶縁体と、をそれぞれ含む、第１の層、及び第２の層を有し、
    　前記第２の層は、前記第１の層の上に積層され、
    　前記トランジスタは、
    　前記第１の絶縁体の下の第１の導電体と、
    　前記第１の導電体の上面に接して配置された酸化物半導体と、
    　前記第１の絶縁体と前記第２の絶縁体の間に配置され、前記酸化物半導体に接する、第２の導電体と、
    　前記酸化物半導体上の第３の絶縁体と、
    　前記第３の絶縁体上の、第３の導電体と、を有し、
    　前記第１の絶縁体、前記第２の導電体、及び前記第２の絶縁体に、前記第１の導電体に達する第１の開口が形成され、
    　前記酸化物半導体の少なくとも一部、前記第３の絶縁体の少なくとも一部、及び前記第３の導電体の少なくとも一部は、前記第１の開口内に配置され、
    　前記容量素子は、
    　第４の導電体と、
    　前記第４の導電体上の第４の絶縁体と、
    　前記第４の絶縁体上の前記第１の導電体と、を有し、
    　前記第１の層の前記第２の絶縁体、及び前記第２の層の前記第１の絶縁体に、第２の開口が形成され、
    　前記第２の開口内に第５の導電体を有し、
    　前記第５の導電体は、前記第１の層の前記第２の導電体の上面に接し、且つ前記第２の層の前記第２の導電体の下面に接する、
    　記憶装置。
  3. 　請求項１または請求項２において、
    　前記第３の導電体の上面に接して、第６の導電体を有し、
    　前記第２の導電体は、第１の方向に伸長して形成され、
    　前記第６の導電体は、第２の方向に伸長して形成され、
    　前記第１の方向と、前記第２の方向は、互いに交差する、
    　記憶装置。
  4. 　請求項１乃至請求項３のいずれか一項において、
    　前記第１の導電体は、ソース電極及びドレイン電極の一方として機能し、
    　前記第２の導電体は、ソース電極及びドレイン電極の他方として機能し、
    　前記第３の導電体は、ゲート電極として機能する、
    　記憶装置。
  5. 　請求項１乃至請求項４のいずれか一項において、
    　前記酸化物半導体の一部、前記第３の絶縁体の一部、及び前記第３の導電体の一部が、前記第２の絶縁体の上に位置する、
    　記憶装置。
  6. 　請求項１乃至請求項５のいずれか一項において、
    　平面視において、前記酸化物半導体の側端部と、前記第３の絶縁体の側端部が概略一致する、
    　記憶装置。
  7. 　請求項１乃至請求項６のいずれか一項において、
    　平面視において、前記第３の導電体の側端部が、前記酸化物半導体の側端部及び前記第３の絶縁体の側端部より内側に位置する、
    　記憶装置。
  8. 　請求項１乃至請求項７のいずれか一項において、
    　平面視において、前記第１の開口は、円形状、または略円形状である、
    　記憶装置。
  9. 　請求項１乃至請求項８のいずれか一項において、
    　前記第３の絶縁体と前記第３の導電体の間に、第５の絶縁体を有し、
    　前記第５の絶縁体は、前記酸化物半導体の側端部、及び前記第３の絶縁体の側端部を覆う、
    　記憶装置。
  10. 　請求項９において、
    　前記第５の絶縁体は、窒化シリコンである、
    　記憶装置。
  11. 　請求項１乃至請求項１０のいずれか一項において、
    　前記酸化物半導体は、Ｉｎ、Ｇａ、またはＺｎの中から選ばれるいずれか一または複数を有する、
    　記憶装置。
  12. 　請求項１乃至請求項１１のいずれか一項において、
    　前記酸化物半導体は、前記第１の開口の側壁に概略平行な層状の結晶を有する、
    　記憶装置。
  13. 　請求項１乃至請求項１２のいずれか一項において、
    　前記酸化物半導体は、炭素の濃度が１×１０２０ａｔｏｍｓ／ｃｍ３未満である、
    　記憶装置。
PCT/IB2023/051516 2022-03-04 2023-02-20 記憶装置 WO2023166377A1 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2022-033341 2022-03-04
JP2022033341 2022-03-04
JP2022033342 2022-03-04
JP2022-033342 2022-03-04

Publications (1)

Publication Number Publication Date
WO2023166377A1 true WO2023166377A1 (ja) 2023-09-07

Family

ID=87883158

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2023/051516 WO2023166377A1 (ja) 2022-03-04 2023-02-20 記憶装置

Country Status (2)

Country Link
TW (1) TW202343678A (ja)
WO (1) WO2023166377A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015181161A (ja) * 2014-03-07 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
JP2015181159A (ja) * 2014-03-07 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
JP2016149552A (ja) * 2015-02-11 2016-08-18 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2017168764A (ja) * 2016-03-18 2017-09-21 株式会社ジャパンディスプレイ 半導体装置
JP2019201062A (ja) * 2018-05-15 2019-11-21 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015181161A (ja) * 2014-03-07 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
JP2015181159A (ja) * 2014-03-07 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
JP2016149552A (ja) * 2015-02-11 2016-08-18 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2017168764A (ja) * 2016-03-18 2017-09-21 株式会社ジャパンディスプレイ 半導体装置
JP2019201062A (ja) * 2018-05-15 2019-11-21 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法

Also Published As

Publication number Publication date
TW202343678A (zh) 2023-11-01

Similar Documents

Publication Publication Date Title
US20230027402A1 (en) Semiconductor device and method for fabricating semiconductor device
US20220328486A1 (en) Semiconductor device and method of manufacturing semiconductor device
US20230113593A1 (en) Semiconductor Device and Method For Manufacturing Semiconductor Device
US20230047805A1 (en) Semiconductor Device and Method For Manufacturing Semiconductor Device
US20220271168A1 (en) Semiconductor device
US20220238719A1 (en) Semiconductor device and method for manufacturing semiconductor device
WO2021053450A1 (ja) 半導体装置
US20220376113A1 (en) Transistor and electronic device
US20230023720A1 (en) Semiconductor device and method for manufacturing semiconductor device
US20220367450A1 (en) Semiconductor device
US20220416059A1 (en) Semiconductor device
US20220375938A1 (en) Semiconductor device and manufacturing method thereof
US20220278235A1 (en) Semiconductor device
WO2023166377A1 (ja) 記憶装置
WO2024042419A1 (ja) 記憶装置
WO2024047487A1 (ja) 記憶装置
WO2024116037A1 (ja) 半導体装置
WO2023148574A1 (ja) 記憶装置
US20240063028A1 (en) Manufacturing Method Of Semiconductor Device
US20230298906A1 (en) Method for manufacturing semiconductor device
US20230326751A1 (en) Manufacturing method of metal oxide
WO2023152595A1 (ja) 記憶装置
WO2023126741A1 (ja) 半導体装置、記憶装置、及び半導体装置の作製方法
US20230402279A1 (en) Method for manufacturing semiconductor device
WO2024079585A1 (ja) トランジスタ及び記憶装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23763057

Country of ref document: EP

Kind code of ref document: A1