JP2022044110A - 記憶装置、ｃｐｕ、及び電子機器 - Google Patents

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Abstract

【課題】高速に動作し、メモリセルに保持されたデータを高い精度で読み取ることができる記憶装置を提供する。【解決手段】メモリセルを有し、メモリセルは、第１のトランジスタと、第２のトランジスタと、を有する記憶装置。第１のトランジスタは、第１のゲートと、第２のゲートと、第１のゲート絶縁層と、第２のゲート絶縁層と、を有する。第１のゲート絶縁層は、第１のゲートに対するゲート絶縁層であり、第２のゲート絶縁層は、第２のゲートに対するゲート絶縁層である。第１のゲート絶縁層は、強誘電性を有する。第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの一方と電気的に接続され、第２のゲートは、第２のトランジスタのソース又はドレインの他方と電気的に接続される。【選択図】図３

Description

本発明の一態様は、記憶装置、ＣＰＵ、及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、駆動方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する記憶装置が求められている。単位面積あたりの記憶容量を増加させるためには、３Ｄ ＮＡＮＤ型の記憶装置等のように、メモリセルを積層して形成することが有効である（特許文献１、特許文献２、特許文献３参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
米国特許出願公開２０１１／００６５２７０号明細書 米国特許出願公開２０１６／０１４９００４号明細書 米国特許出願公開２０１３／００６９０５２号明細書
コンピュータのキャッシュメモリ、メインメモリ等に適用する記憶装置としては、アクセスに必要な時間が短いこと、換言すれば、例えば、書き込み速度、及び読み出し速度が速いことが求められている。例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、及びＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のアクセス時間（遅延時間、レイテンシと呼ばれる場合がある。）は、およそ数ｎｓから数十ｎｓであるため、コンピュータのキャッシュメモリ、メインメモリ等として用いられている。しかし、ＳＲＡＭ、及びＤＲＡＭ等は揮発性メモリであるため、データを保持している間は消費電力が高くなる場合がある。そのため、コンピュータのキャッシュメモリ、メインメモリに使われる記憶装置としては、大きい記憶容量であることに加えて、消費電力が低いことが求められている。
本発明の一態様は、消費電力が低い記憶装置を提供することを課題の一とする。又は、本発明の一態様は、記憶容量が大きい記憶装置を提供することを課題の一とする。又は、本発明の一態様は、高速に動作する記憶装置を提供することを課題の一とする。又は、本発明の一態様は、メモリセルに保持されたデータを高い精度で読み取ることができる記憶装置を提供することを課題の一とする。又は、本発明の一態様は、信頼性が高い記憶装置を提供することを課題の一とする。
又は、本発明の一態様は、新規な記憶装置等を提供することを課題の一とする。又は、本発明の一態様は、上記記憶装置を有する電子機器を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
本発明の一態様は、メモリセルを有し、メモリセルは、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタは、第１のゲートと、第２のゲートと、第１のゲート絶縁層と、第２のゲート絶縁層と、を有し、第１のゲート絶縁層は、第１のゲートに対するゲート絶縁層であり、第２のゲート絶縁層は、第２のゲートに対するゲート絶縁層であり、第１のゲート絶縁層は、強誘電性を有し、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの一方と電気的に接続され、第２のゲートは、第２のトランジスタのソース又はドレインの他方と電気的に接続される記憶装置である。
又は、上記態様において、第１層と、第１層と重なる第２層と、を有し、第１層は、第１の回路と、第２の回路と、を有し、第２層は、メモリセルを有し、第１の回路は、第１のゲートに供給する電位を生成する機能を有し、第２の回路は、第２のトランジスタのオンオフを制御する機能を有してもよい。
又は、上記態様において、記憶装置は、メモリセルにデータを書き込む書込み動作と、データを読み出す読出し動作と、を行う機能を有し、第２の回路は、書込み動作を行う期間において、第２のトランジスタをオン状態とする機能を有し、第２の回路は、読出し動作を行う期間において、第２のトランジスタをオフ状態とする機能を有してもよい。
又は、上記態様において、第２のゲート絶縁層は、常誘電性を有してもよい。
又は、上記態様において、第１のゲート絶縁層は、酸化ハフニウム及び／又は酸化ジルコニウムを有してもよい。
又は、上記態様において、第２のトランジスタは、チャネル形成領域に金属酸化物を有してもよい。
又は、本発明の一態様は、第１層と、第１層と重なる第２層と、を有し、第１層は、第１の回路と、第２の回路を有し、第２層は、メモリセルを有し、メモリセルは、トランジスタと、容量と、を有し、トランジスタは、チャネル形成領域に金属酸化物を有し、容量は、強誘電体層を有し、トランジスタのソース又はドレインの一方は、第１の回路と電気的に接続され、トランジスタのソース又はドレインの他方は、容量の一方の電極と電気的に接続され、トランジスタのゲートは、第２の回路と電気的に接続される記憶装置である。
又は、上記態様において、第１の回路は、ビット線ドライバ回路に相当し、第２の回路は、ワード線ドライバ回路に相当してもよい。
又は、上記態様において、強誘電体層は、酸化ハフニウム及び／又は酸化ジルコニウムを有してもよい。
又は、本発明の一態様の記憶装置と、基板と、を有するＣＰＵも、本発明の一態様である。
又は、本発明の一態様の記憶装置と、表示部と、を有する電子機器も、本発明の一態様である。
本発明の一態様により、消費電力が低い記憶装置を提供することができる。又は、本発明の一態様により、記憶容量が大きい記憶装置を提供することができる。又は、本発明の一態様により、高速に動作する記憶装置を提供することができる。又は、本発明の一態様により、メモリセルに保持されたデータを高い精度で読み取ることができる記憶装置を提供することができる。又は、本発明の一態様により、信頼性が高い記憶装置を提供することができる。
又は、本発明の一態様により、新規な記憶装置等を提供することができる。又は、本発明の一態様により、上記記憶装置を有する電子機器を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は、記憶装置の構成例を示すブロック図である。 図２（Ａ）、及び図２（Ｂ）は、記憶装置の構成例を示すブロック図である。 図３（Ａ）は、メモリセルの構成例を示す回路図である。図３（Ｂ）は、トランジスタの構成例を示す断面模式図である。 図４（Ａ）は、強誘電体層のヒステリシス特性の一例を示すグラフである。図４（Ｂ）は、メモリセルの駆動方法の一例を示すタイミングチャートである。 図５（Ａ）、及び図５（Ｂ）は、メモリセルの駆動方法の一例を示す断面模式図である。 図６（Ａ）、及び図６（Ｂ）は、メモリセルの駆動方法の一例を示す断面模式図である。 図７（Ａ）乃至図７（Ｅ）は、メモリセルの構成例を示す回路図である。 図８（Ａ）、及び図８（Ｂ）は、メモリセルの駆動方法の一例を示すタイミングチャートである。 図９は、記憶装置の構成例を示す断面図である。 図１０は、記憶装置の構成例を示す断面図である。 図１１（Ａ）は、トランジスタの構成例を示す上面図である。図１１（Ｂ）乃至図１１（Ｄ）は、トランジスタの構成例を示す断面図である。 図１２は、トランジスタの構成例を示す断面図である。 図１３（Ａ）は、ＩＧＺＯの結晶構造の分類を説明する図である。図１３（Ｂ）は、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図１３（Ｃ）は、ＣＡＡＣ－ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。 図１４は、ＣＰＵの構成例を示すブロック図である。 図１５（Ａ）乃至図１５（Ｅ）は、電子機器の一例を示す図である。 図１６（Ａ）乃至図１６（Ｈ）は、電子機器の一例を示す図である。 図１７（Ａ）、及び図１７（Ｂ）は、情報処理システムの構成例を示すブロック図である。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）等に分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換え等を行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図等において、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値等に限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつき等を含むことが可能である。
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
また、本明細書等において、「上に」、「下に」等の配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」、及び「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、「膜」、「層」等の語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」等の語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
また、本明細書等において「電極」、「配線」、「端子」等の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」、又は「配線」の用語は、複数の「電極」又は「配線」が一体となって形成されている場合等も含む。また、例えば、「端子」は「配線」又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」等が一体となって形成されている場合等も含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、「端子」等の用語は、場合によって、「領域」等の用語に置き換える場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」等の用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」等の用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」等の用語を、「配線」という用語に変更することが可能な場合がある。「電源線」等の用語は、「信号線」等の用語に変更することが可能な場合がある。また、その逆も同様で「信号線」等の用語は、「電源線」等の用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」等という用語に変更することが可能な場合がある。また、その逆も同様で、「信号」等の用語は、「電位」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様の記憶装置について説明する。
＜記憶装置の構成例＞
図１は、本発明の一態様の記憶装置の構成を示している。記憶装置ＭＤＶは、周辺回路ＰＨＬ、及びメモリセルアレイＭＣＡを有する。周辺回路ＰＨＬは、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、及び出力回路２６４０、コントロールロジック回路２６６０を有する。
ビット線ドライバ回路２６３０は、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３、及び書き込み回路２６３４を有する。プリチャージ回路２６３２は、後述するメモリセルＭＣに電気的に接続される配線（図１に図示していない）を所定の電位にプリチャージする機能を有する。センスアンプ２６３３は、メモリセルＭＣから読み出された電位（又は電流）をデータ信号として取得して、当該データ信号を増幅する機能を有する。増幅されたデータ信号は、出力回路２６４０を介して、デジタルのデータ信号ＲＤＡＴＡとして記憶装置ＭＤＶの外部に出力される。
また、記憶装置ＭＤＶには、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路ＰＨＬ用の高電源電圧（ＶＤＤ）、メモリセルアレイＭＣＡ用の電源電圧（ＶＩＬ）が供給される。
また、記憶装置ＭＤＶには、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ２６２１及びカラムデコーダ２６３１に入力され、データ信号ＷＤＡＴＡは書き込み回路２６３４に入力される。
コントロールロジック回路２６６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ２６２１、カラムデコーダ２６３１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路２６６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
図２（Ａ）、及び図２（Ｂ）は、記憶装置ＭＤＶの構成例を示す図である。図２（Ａ）では、周辺回路ＰＨＬと、メモリセルアレイＭＣＡと、が積層して設けられる構成を示している。具体的には、周辺回路ＰＨＬが、メモリセルアレイＭＣＡの下層に設けられる構成を示している。
図２（Ａ）の記憶装置ＭＤＶにおいて、メモリセルアレイＭＣＡは、一例として、ｍ×ｎ個（ｍ、ｎは１以上の整数とする。）のメモリセルＭＣを有する。また、メモリセルアレイＭＣＡにおいて、メモリセルＭＣは、ｍ行ｎ列のマトリクス状に配置されている。なお、図２（Ａ）では、複数のメモリセルＭＣのうち、メモリセルＭＣ［１，１］、メモリセルＭＣ［ｍ，１］、メモリセルＭＣ［１，ｎ］、メモリセルＭＣ［ｍ，ｎ］を抜粋して示している。
また、図２（Ａ）の記憶装置ＭＤＶにおいて、周辺回路ＰＨＬは、回路ＷＤａと、回路ＷＤｂと、回路ＢＤと、回路ＣＬＣと、回路ＯＰＣと、を有する。なお、周辺回路ＰＨＬは、回路ＷＤａと、回路ＷＤｂと、回路ＢＤと、回路ＣＬＣと、回路ＯＰＣと、の全部を有する構成でなく、回路ＷＤａと、回路ＷＤｂと、回路ＢＤと、回路ＣＬＣと、回路ＯＰＣと、から選ばれた一以上の回路を有する構成としてもよい。
回路ＷＤａ、及び回路ＷＤｂは、一例として、図１におけるワード線ドライバ回路２６２２に相当する回路とすることができる。また、回路ＷＤａは、一例として、配線ＷＬａ［１］乃至配線ＷＬａ［ｍ］に電気的に接続され、回路ＷＤｂは、一例として、配線ＷＬｂ［１］乃至配線ＷＬｂ［ｍ］に電気的に接続される。回路ＷＤａは、配線ＷＬａを介してメモリセルＭＣに供給する信号を生成する機能を有し、回路ＷＤｂは、配線ＷＬｂを介してメモリセルＭＣに供給する信号を生成する機能を有する。
回路ＢＤは、一例として、図１におけるビット線ドライバ回路２６３０に相当する回路とすることができる。また、回路ＢＤは、一例として、配線ＢＬａ［１］乃至配線ＢＬａ［ｎ］、及び配線ＢＬｂ［１］乃至配線ＢＬｂ［ｎ］に電気的に接続される。回路ＢＤは、配線ＢＬａを介してメモリセルＭＣに供給する信号、及び配線ＢＬｂを介してメモリセルＭＣに供給する信号を生成する機能を有する。また、回路ＢＤは、配線ＢＬａの電位又は電流を読み取る機能を有する。又は、回路ＢＤは、配線ＢＬｂの電位又は電流を読み取る機能を有する。
回路ＣＬＣは、一例として、図１におけるコントロールロジック回路２６６０に相当する回路とすることができる。
回路ＯＰＣは、一例として、図１における出力回路２６４０に相当する回路とすることができる。
図２（Ａ）の記憶装置ＭＤＶの構成例において、周辺回路ＰＨＬは、例えば、半導体基板上に形成することができる。つまり、回路ＷＤａと、回路ＷＤｂと、回路ＢＤと、回路ＯＰＣと、回路ＣＬＣと、は、半導体基板上に形成することができる。また、半導体基板としては、例えば、シリコンを材料とした基板とすることで、当該基板上にシリコンをチャネル形成領域に含むトランジスタ（以後、Ｓｉトランジスタと呼称する。）を形成することができる。そのため、周辺回路ＰＨＬに含まれているトランジスタとして、Ｓｉトランジスタを適用することができる。
また、半導体基板としては、例えば、ゲルマニウムを材料とした基板としてもよい。また、周辺回路ＰＨＬは、化合物半導体基板上に形成してもよく、当該化合物半導体基板としては、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウム等を材料とした基板が挙げられる。また、周辺回路ＰＨＬは、半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成してもよい。
また、周辺回路ＰＨＬは、例えば、絶縁体基板上に形成することができる。当該絶縁体基板としては、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板等）、樹脂基板等が挙げられる。また、周辺回路ＰＨＬは、例えば、導電体基板上に形成することができる。当該導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板等が挙げられる。但し、絶縁体基板及び導電体基板は、半導体基板と異なって基板自体にチャネル形成領域を形成することができないため、絶縁体基板及び導電体基板に直接トランジスタを形成することができない。そのため、絶縁体基板又は導電体基板にトランジスタを形成するには、絶縁体基板又は導電体基板の上方に別途半導体膜を設ける必要がある。
図２（Ａ）の記憶装置ＭＤＶの構成例において、メモリセルアレイＭＣＡを周辺回路ＰＨＬの上方に設ける方法としては、例えば、半導体工程によって形成する方法が挙げられる。特に、ＯＳトランジスタは、半導体工程によって形成することができるため、メモリセルアレイＭＣＡに含まれているトランジスタとしてＯＳトランジスタを適用することによって、半導体基板、及び周辺回路ＰＨＬの上方にメモリセルアレイＭＣＡを設けることができる。
また、図２（Ａ）では、周辺回路ＰＨＬの上方にメモリセルアレイＭＣＡが１個設けられた構成を示したが、本発明の一態様の記憶装置は、これに限定されない。例えば、本発明の一態様の記憶装置は、周辺回路ＰＨＬの上方には、積層された複数のメモリセルアレイＭＣＡを設けてもよい。図２（Ｂ）では、周辺回路ＰＨＬの上方に、メモリセルアレイＭＣＡ［１］乃至メモリセルアレイＭＣＡ［ｐ］（ｐは２以上の整数とする。）が積層された記憶装置の構成を示している。
＜メモリセルの構成例１＞
図３（Ａ）は、メモリセルＭＣの構成例を示す回路図である。メモリセルＭＣは、例えば、トランジスタＦＴｒと、トランジスタＴｒと、を有する。
トランジスタＦＴｒは、ゲートの他、バックゲートを有する。なお、トランジスタＴｒは、バックゲートを有してもよいし、有さなくてもよい。
本明細書等において、単に「ゲート」と呼ぶ場合は、フロントゲートを意味する場合がある。又は、フロントゲートとバックゲートの一方又は両方を意味する場合がある。また、トランジスタがゲートとバックゲートを有するデュアルゲート型である場合、ゲート又はバックゲートの一方を第１のゲートと呼び、ゲート又はバックゲートの他方を第２のゲートと呼ぶ場合がある。なお、デュアルゲート型のトランジスタにおいて、ゲートとバックゲートを入れ替えても本発明の一態様を適用できる場合がある。
トランジスタＦＴｒのソース又はドレインの一方、及びトランジスタＴｒのソース又はドレインの一方は、配線ＢＬａと電気的に接続される。トランジスタＦＴｒのソース又はドレインの他方は、配線ＢＬｂと電気的に接続される。トランジスタＦＴｒのゲートは、配線ＷＬａと電気的に接続される。トランジスタＴｒのソース又はドレインの他方は、トランジスタＦＴｒのバックゲートと電気的に接続される。トランジスタＴｒのゲートは、配線ＷＬｂと電気的に接続される。ここで、トランジスタＴｒのソース又はドレインの他方と、トランジスタＦＴｒのバックゲートと、が電気的に接続されるノードをノードＮＢとする。
前述のように、トランジスタＦＴｒのゲートは配線ＷＬａと電気的に接続され、配線ＷＬａに供給される電位は図２（Ａ）等に示す回路ＷＤａが生成する。よって、回路ＷＤａは、トランジスタＦＴｒのゲートに供給する電位を生成する機能を有する。
トランジスタＴｒはスイッチとしての機能を有し、トランジスタＴｒのゲートに高電位を印加することによりトランジスタＴｒはオン状態となり、トランジスタＴｒのゲートに低電位を印加することによりトランジスタＴｒはオフ状態となる。また、前述のようにトランジスタＴｒのゲートは配線ＷＬｂと電気的に接続され、配線ＷＬｂに供給される電位は図２（Ａ）等に示す回路ＷＤｂが生成する。以上より、回路ＷＤｂは、トランジスタＴｒのオンオフを制御する機能を有する。
図３（Ｂ）は、トランジスタＦＴｒの構成例を示す断面模式図である。トランジスタＦＴｒは、導電層１１と、絶縁層１３と、半導体層１５と、導電層１７ａと、導電層１７ｂと、強誘電体層１９と、導電層２１と、を有する。
導電層１１は、トランジスタＦＴｒのバックゲートとしての機能を有し、絶縁層１３は、導電層１１に対するゲート絶縁層としての機能を有する。導電層１７ａは、トランジスタＦＴｒのソース又はドレインの一方としての機能を有し、導電層１７ｂは、トランジスタＦＴｒのソース又はドレインの他方としての機能を有する。導電層２１は、トランジスタＦＴｒのゲートとしての機能を有し、強誘電体層１９は、導電層２１に対するゲート絶縁層としての機能を有する。
強誘電体層１９は、強誘電性を有し得る材料を有する。よって、トランジスタＦＴｒは、強誘電体ゲートトランジスタであるということができる。一方、絶縁層１３は、常誘電性を有し得る材料を有することができる。メモリセルＭＣに強誘電体ゲートトランジスタを設けることで、詳細は後述するが、メモリセルＭＣにキャパシタを設けなくてもメモリセルＭＣにデータを保持することができる。また、記憶装置ＭＤＶを不揮発性メモリとすることができる。さらに、記憶装置ＭＤＶの消費電力を低減することができる。
本明細書等において、強誘電性とは、電圧を印加して分極させた後に電圧の印加を停止しても、分極の状態を保つ性質を示す。また、常誘電性とは、電圧を印加して分極させた後に電圧の印加を停止すると、分極の状態が維持されず消滅する性質を示す。
強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、などが挙げられる。また、強誘電性を有しうる材料として、ＰｂＴｉＯＸ、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックを用いてもよい。また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料、又は、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ、および酸化ハフニウムに元素Ｊ１を添加した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料のみを強誘電体と呼ぶのではなく、強誘電性を有しうる材料または強誘電性を有せしめると呼んでいる。
中でも強誘電性を有しうる材料として、酸化ハフニウム、あるいは酸化ハフニウムおよび酸化ジルコニウムを有する材料は、数ｎｍといった薄膜に加工しても強誘電性を有しうることができるため、好ましい。
常誘電性を有し得る材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン等を用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
半導体層１５として、金属酸化物を適用することができる。当該金属酸化物は、インジウム、ガリウム、亜鉛の少なくとも一を含む酸化物であることが好ましい。また、当該酸化物の代わりとしては、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種等が挙げられる。）、亜鉛の少なくとも一を含む酸化物を用いてもよい。
以上より、トランジスタＦＴｒとしては、例えばＯＳトランジスタを適用することができる。
また、ＯＳトランジスタは、オフ電流が極めて小さいという特性を有する。よって、トランジスタＴｒとしてＯＳトランジスタを適用すると、詳細は後述するが、ノードＮＢの電位を長期間保持することができ好ましい。
さらに、ＯＳトランジスタは、高耐圧であるという特性を有する。よって、トランジスタＦＴｒをＯＳトランジスタとすることにより、トランジスタＦＴｒを微細化しても、トランジスタＦＴｒに高電圧を印加することができる。また、トランジスタＴｒをＯＳトランジスタとすることにより、トランジスタＴｒを微細化しても、トランジスタＴｒに高電圧を印加することができる。トランジスタＦＴｒ、及び／又はトランジスタＴｒを微細化することにより、メモリセルＭＣの占有面積を小さくすることができる。よって、メモリセルＭＣを高密度に配置することができる。これにより、記憶装置ＭＤＶを、記憶容量が大きな記憶装置とすることができる。
なお、トランジスタＦＴｒ、及びトランジスタＴｒは、ＯＳトランジスタとしなくてもよい。例えば、トランジスタＦＴｒ、及び／又はトランジスタＴｒとして、Ｓｉトランジスタを適用することができる。例えば、トランジスタＦＴｒ、及び／又はトランジスタＴｒとして、チャネル形成領域にアモルファスシリコンを有するトランジスタを適用することができる。又は、トランジスタＦＴｒ、及び／又はトランジスタＴｒとして、チャネル形成領域に低温ポリシリコンを有するトランジスタを適用することができる。
なお、図３（Ａ）では、トランジスタＦＴｒ、及びトランジスタＴｒをｎチャネル型トランジスタとしているが、トランジスタＦＴｒ又はトランジスタＴｒの一方又は双方をｐチャネル型トランジスタとしてもよい。
強誘電体層１９は、ヒステリシス特性を有する。図４（Ａ）は、当該ヒステリシス特性の一例を示すグラフである。図４（Ａ）において、横軸は強誘電体層１９に印加する電圧を示す。当該電圧は、例えば半導体層１５の電位と、導電層２１の電位と、の差とすることができる。
また、図４（Ａ）において、縦軸は強誘電体層１９の分極量を示し、正の値の場合は正電荷が半導体層１５側に偏り、負電荷が導電層２１側に偏っていることを示す。一方、分極量が負の値の場合は、正電荷が導電層２１側に偏り、負電荷が半導体層１５側に偏っていることを示す。
なお、図４（Ａ）のグラフの横軸に示す電圧を、導電層２１の電位と、半導体層１５の電位と、の差としてもよい。また、図４（Ａ）のグラフの縦軸に示す分極量を、正電荷が導電層２１側に偏り、負電荷が半導体層１５側に偏っている場合に正の値とし、正電荷が半導体層１５側に偏り、負電荷が導電層２１側に偏っている場合に負の値としてもよい。
図４（Ａ）に示すように、強誘電体層１９のヒステリシス特性は、曲線５１と、曲線５２と、により表すことができる。曲線５１と曲線５２の交点における電圧を、ＶＳＰ、及び－ＶＳＰとする。ＶＳＰと－ＶＳＰは、極性が異なるということができる。
強誘電体層１９に－ＶＳＰ以下の電圧を印加した後に、強誘電体層１９に印加する電圧を高くしていくと、強誘電体層１９の分極量は、曲線５１に従って増加する。一方、強誘電体層１９にＶＳＰ以上の電圧を印加した後に、強誘電体層１９に印加する電圧を低くしていくと、強誘電体層１９の分極量は、曲線５２に従って減少する。よって、ＶＳＰ、及び－ＶＳＰは、飽和分極電圧ということができる。なお、例えばＶＳＰを第１の飽和分極電圧と呼び、－ＶＳＰを第２の飽和分極電圧と呼ぶ場合がある。
ここで、強誘電体層１９の分極量が曲線５１に従って変化する際の、強誘電体層１９の分極量が０である場合における、強誘電体層１９に印加される電圧をＶｃとする。また、強誘電体層１９の分極量が曲線５２に従って変化する際の、強誘電体層１９の分極量が０である場合における、強誘電体層１９に印加される電圧を－Ｖｃとする。Ｖｃ、及び－Ｖｃは、抗電圧ということができる。Ｖｃの値、及び－Ｖｃの値は、－ＶＳＰとＶＳＰの間の値であるということができる。なお、例えばＶｃを第１の抗電圧と呼び、－Ｖｃを第２の抗電圧と呼ぶ場合がある。
＜メモリセルの駆動方法の一例１＞
以下では、図３（Ａ）に示すメモリセルＭＣの駆動方法の一例を説明する。以下の説明において、強誘電体層１９に印加される電圧とは、半導体層１５の電位と、導電層２１の電位と、の差を示すものとする。また、トランジスタＦＴｒ、及びトランジスタＴｒは、ｎチャネル型トランジスタとする。
図４（Ｂ）は、図３（Ａ）に示すメモリセルＭＣの駆動方法の一例を示すタイミングチャートである。具体的には、メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数とし、ｊは１以上ｎ以下の整数とする。）の駆動方法の一例を示すタイミングチャートである。図４（Ｂ）において、“Ｈ”は高電位を示し、“Ｌ”は低電位を示す。メモリセルＭＣの駆動方法等を示す他の図面においても同様の記載をする。
図４（Ｂ）では、メモリセルＭＣ［ｉ，ｊ］に２値のデジタルデータを書き込み、読み出す例を示している。具体的には、図４（Ｂ）では、時刻Ｔ０１乃至時刻Ｔ０４においてメモリセルＭＣ［ｉ，ｊ］にデータ“１”を書き込んだ後読み出し、時刻Ｔ１１乃至時刻Ｔ１４においてメモリセルＭＣ［ｉ，ｊ］にデータ“０”を書き込んだ後読み出す例を示している。
時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＬａ［ｉ］の電位を－Ｖｗとし、配線ＢＬａ［ｊ］の電位、及び配線ＢＬｂ［ｊ］の電位をＶｗとする。これにより、トランジスタＦＴｒの強誘電体層１９に印加される電圧は、２Ｖｗとなる。
ここで、図４（Ａ）に示すように、Ｖｗは、Ｖｃ以上、且つ２Ｖｃ以下とする。また、２Ｖｗは、ＶＳＰ以上とすることが好ましい。
図５（Ａ）は、時刻Ｔ０１乃至時刻Ｔ０２におけるトランジスタＦＴｒの状態を示す断面模式図である。図５（Ａ）に示すように、強誘電体層１９に印加される電圧を２Ｖｗとすることにより、強誘電体層１９の電荷は、半導体層１５側に正電荷が偏り、導電層２１側に負電荷が偏る。これにより、メモリセルＭＣ［ｉ，ｊ］にデータ“１”を書き込むことができる。よって、時刻Ｔ０１乃至時刻Ｔ０２は、書き込み動作を行う期間であるということができる。
また、時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＬｂ［ｉ］の電位を高電位とする。これにより、トランジスタＴｒがオン状態となる。よって、ノードＮＢ［ｉ，ｊ］の電位が、配線ＢＬａ［ｊ］の電位であるＶｗとなる。前述のように、トランジスタＴｒのゲートに供給される電位は、回路ＷＤｂが生成する。以上より、回路ＷＤｂは、書き込み動作を行う期間において、トランジスタＴｒをオン状態とする機能を有する。
時刻Ｔ０２乃至時刻Ｔ０３において、まず、配線ＷＬｂ［ｉ］の電位を低電位とする。これにより、トランジスタＴｒがオフ状態となる。これにより、ノードＮＢ［ｉ，ｊ］の電位が、配線ＢＬａ［ｊ］の電位に依らずに保持される。
配線ＷＬｂ［ｉ］の電位を低電位とした後、例えば配線ＷＬａ［ｉ］の電位、配線ＢＬａ［ｊ］の電位、及び配線ＢＬｂ［ｊ］の電位を、ＧＮＤとする。ここで、ＧＮＤは、例えば接地電位とすることができる。これにより、メモリセルＭＣ［ｉ，ｊ］へのデータの書き込みが完了する。なお、時刻Ｔ０２乃至時刻Ｔ０３において、配線ＷＬａ［ｉ］の電位と、配線ＢＬａ［ｊ］の電位と、配線ＢＬｂ［ｊ］の電位と、を互いに同一にする必要はなく、強誘電体層１９において分極反転が発生しない電位、つまり強誘電体層１９の分極量が０以上となるような電位であれば任意の電位とすることができる。また、ＧＮＤは、記憶装置ＭＤＶを本発明の一態様の趣旨を充足するように駆動させることができるのであれば、必ずしも接地電位としなくてもよい。
ここで、２Ｖｗを飽和分極電圧であるＶＳＰ以上とすることにより、時刻Ｔ０１以前において曲線５１、又は曲線５２のいずれに従って強誘電体層１９の分極量が変化する場合であっても、時刻Ｔ０２乃至時刻Ｔ０３では曲線５２に従って強誘電体層１９の分極量が変化する。図４（Ａ）に示すように、曲線５２における抗電圧である－Ｖｃは、曲線５１における抗電圧であるＶｃより低い。よって、２Ｖｗを飽和分極電圧であるＶＳＰ以上とすることにより、時刻Ｔ０２乃至時刻Ｔ０３において強誘電体層１９の分極反転が生じにくくなる。
例えば、時刻Ｔ０２乃至時刻Ｔ０３において、曲線５１に従って強誘電体層１９の分極量が変化する場合は、配線ＷＬａ［ｉ］の電位、配線ＢＬａ［ｊ］の電位、及び配線ＢＬｂ［ｊ］の電位を全て等しくすると、強誘電体層１９に印加される電圧が０Ｖとなり、曲線５１における抗電圧であるＶｃを下回る。よって、強誘電体層１９において分極反転が発生する。これにより、メモリセルＭＣ［ｉ，ｊ］に書き込まれたデータが消去される。一方、時刻Ｔ０２乃至時刻Ｔ０３において、曲線５２に従って強誘電体層１９の分極量が変化する場合は、配線ＷＬａ［ｉ］の電位、配線ＢＬａ［ｊ］の電位、及び配線ＢＬｂ［ｊ］の電位を全て等しくしても、強誘電体層１９に印加される電圧は、曲線５２における抗電圧である－Ｖｃを上回る。よって、配線ＷＬａ［ｉ］の電位、配線ＢＬａ［ｊ］の電位、及び配線ＢＬｂ［ｊ］の電位を例えば全てＧＮＤとした場合であっても、メモリセルＭＣ［ｉ，ｊ］に書き込まれたデータを保持することができる。
時刻Ｔ０３乃至時刻Ｔ０４において、まず、配線ＷＬａ［ｉ］を電気的に浮遊状態とする。具体的には、回路ＷＤａを用いて、配線ＷＬａ［ｉ］を電気的に浮遊状態とする。配線ＷＬａ［ｉ］を電気的に浮遊状態とした後、配線ＢＬａ［ｊ］の電位をＶｒとし、配線ＢＬｂ［ｊ］の電位を例えばＧＮＤとする。ここで、Ｖｒは、例えばＧＮＤより高い電位とする。
図５（Ｂ）は、時刻Ｔ０３乃至時刻Ｔ０４におけるトランジスタＦＴｒの状態を示す断面模式図である。図５（Ｂ）に示すように、時刻Ｔ０３乃至時刻Ｔ０４では、トランジスタＦＴｒのゲート絶縁層として機能する強誘電体層１９において、半導体層１５側に正電荷が分極している。トランジスタＦＴｒはｎチャネル型トランジスタとしているため、ドレイン－ソース間の電位差“Ｖｒ－ＧＮＤ”に起因して、半導体層１５に電流Ｉが流れる。回路ＢＤが、電流Ｉが流れた旨を読み取ることにより、メモリセルＭＣ［ｉ，ｊ］に保持されたデータ“１”を読み出すことができる。よって、時刻Ｔ０３乃至時刻Ｔ０４は、読み出し動作を行う期間であるということができる。なお、強誘電体層１９において分極反転が発生しないのであれば、配線ＷＬａ［ｉ］を電気的に浮遊状態としなくてもよい。
また、時刻Ｔ０３乃至時刻Ｔ０４において、配線ＷＬｂ［ｉ］の電位は低電位とする。これにより、トランジスタＴｒがオフ状態となる。よって、ノードＮＢ［ｉ，ｊ］の電位がＶｗに保持される。よって、トランジスタＦＴｒのバックゲートとして機能する導電層１１の電位は、Ｖｗとなっている。Ｖｗは、正電位とすることができる。よって、例えばトランジスタＦＴｒに導電層１１が設けられない場合と比較して、電流Ｉの電流値を大きくすることができる。これにより、記憶装置ＭＤＶは、読み出し動作を高速に行うことができる。よって、記憶装置ＭＤＶは、高速に動作する記憶装置とすることができる。なお、図５（Ｂ）では、導電層１１の電位を“Ｈ”としている。
前述のように、トランジスタＴｒのゲートに供給される電位は、回路ＷＤｂが生成する。よって、回路ＷＤｂは、読み出し動作を行う期間において、トランジスタＴｒをオフ状態とする機能を有する。
なお、図４（Ｂ）では、時刻Ｔ０３乃至時刻Ｔ０４等において配線ＢＬａ［ｊ］の電位をＶｒ、配線ＢＬｂ［ｊ］の電位をＧＮＤとし、ＶｒはＶｗより高い電位としているが、電流Ｉが流れるのであれば、配線ＢＬａ［ｊ］の電位、及び配線ＢＬｂ［ｊ］の電位は任意の電位とすることができる。例えば、配線ＢＬａ［ｊ］の電位を、配線ＢＬｂ［ｊ］の電位より低くしてもよい。
時刻Ｔ０４乃至時刻Ｔ１１において、まず、配線ＷＬａ［ｉ］の電位をＧＮＤとする。配線ＷＬａ［ｉ］の電位をＧＮＤとした後、配線ＢＬａ［ｊ］の電位をＧＮＤとする。以上により、メモリセルＭＣ［ｉ，ｊ］に対する読み出し動作が完了する。なお、時刻Ｔ０４乃至時刻Ｔ１１において、配線ＷＬａ［ｉ］の電位、及び配線ＢＬａ［ｊ］の電位は、必ずしも接地電位でなくてもよい。
時刻Ｔ１１乃至時刻Ｔ１２において、配線ＷＬａ［ｉ］の電位をＶｗとし、配線ＢＬａ［ｊ］の電位、及び配線ＢＬｂ［ｊ］の電位を－Ｖｗとする。これにより、トランジスタＦＴｒの強誘電体層１９に印加される電圧は、－２Ｖｗとなる。
図６（Ａ）は、時刻Ｔ１１乃至時刻Ｔ１２におけるトランジスタＦＴｒの状態を示す断面模式図である。図６（Ａ）に示すように、強誘電体層１９に印加される電圧を－２Ｖｗとすることにより、強誘電体層１９の電荷は、導電層２１側に正電荷が偏り、半導体層１５側に負電荷が偏る。これにより、メモリセルＭＣ［ｉ，ｊ］にデータ“０”を書き込むことができる。よって、時刻Ｔ１１乃至時刻Ｔ１２は、書き込み動作を行う期間であるということができる。
また、時刻Ｔ１１乃至時刻Ｔ１２において、配線ＷＬｂ［ｉ］の電位を高電位とする。これにより、トランジスタＴｒがオン状態となる。よって、ノードＮＢ［ｉ，ｊ］の電位が、配線ＢＬａ［ｊ］の電位である－Ｖｗとなる。
時刻Ｔ１２乃至時刻Ｔ１３において、まず、配線ＷＬｂ［ｉ］の電位を低電位とする。これにより、トランジスタＴｒがオフ状態となる。これにより、ノードＮＢ［ｉ，ｊ］の電位が、配線ＢＬａ［ｊ］の電位に依らずに保持される。
配線ＷＬｂ［ｉ］の電位を低電位とした後、例えば配線ＷＬａ［ｉ］の電位、配線ＢＬａ［ｊ］の電位、及び配線ＢＬｂ［ｊ］の電位を、ＧＮＤとする。これにより、メモリセルＭＣ［ｉ，ｊ］へのデータの書き込みが完了する。なお、時刻Ｔ１２乃至時刻Ｔ１３において、配線ＷＬａ［ｉ］の電位と、配線ＢＬａ［ｊ］の電位と、配線ＢＬｂ［ｊ］の電位と、を互いに同一にする必要はなく、強誘電体層１９において分極反転が発生しない電位、つまり強誘電体層１９の分極量が０以下となるような電位であれば任意の電位とすることができる。
時刻Ｔ１３乃至時刻Ｔ１４において、まず、配線ＷＬａ［ｉ］を電気的に浮遊状態とする。具体的には、回路ＷＤａを用いて、配線ＷＬａ［ｉ］を電気的に浮遊状態とする。配線ＷＬａ［ｉ］を電気的に浮遊状態とした後、配線ＢＬａ［ｊ］の電位をＶｒとし、配線ＢＬｂ［ｊ］の電位を例えばＧＮＤとする。ここで、時刻Ｔ０３乃至時刻Ｔ０４と同様に、Ｖｒは、例えばＧＮＤより高い電位とする。
図６（Ｂ）は、時刻Ｔ１３乃至時刻Ｔ１４におけるトランジスタＦＴｒの状態を示す断面模式図である。図６（Ｂ）に示すように、時刻Ｔ１３乃至時刻Ｔ１４では、トランジスタＦＴｒのゲート絶縁層として機能する強誘電体層１９において、半導体層１５側に負電荷が分極している。トランジスタＦＴｒはｎチャネル型トランジスタとしているため、トランジスタＦＴｒのドレイン－ソース間の電位差が“Ｖｒ－ＧＮＤ”であったとしても、時刻Ｔ０３乃至時刻Ｔ０４とは異なり半導体層１５には電流が流れない。図６（Ｂ）では、半導体層１５に電流が流れないことを、半導体層１５に×印を付して示している。なお、強誘電体層１９において分極反転が発生しないのであれば、配線ＷＬａ［ｉ］を電気的に浮遊状態としなくてもよい。
回路ＢＤが、トランジスタＦＴｒのドレイン－ソース間の電位差を“Ｖｒ－ＧＮＤ”としたにも関わらず半導体層１５に電流が流れなかった旨を読み取ることにより、メモリセルＭＣ［ｉ，ｊ］に保持されたデータ“０”を読み出すことができる。よって、時刻Ｔ１３乃至時刻Ｔ１４は、読み出し動作を行う期間であるということができる。
また、時刻Ｔ１３乃至時刻Ｔ１４において、配線ＷＬｂ［ｉ］の電位は低電位とする。これにより、トランジスタＴｒがオフ状態となる。よって、ノードＮＢ［ｉ，ｊ］の電位が－Ｖｗに保持される。よって、トランジスタＦＴｒのバックゲートとして機能する導電層１１の電位は、－Ｖｗとなっている。－Ｖｗは、負電位とすることができる。よって、例えばトランジスタＦＴｒに導電層１１が設けられない場合より、半導体層１５に意図しない電流が流れることを抑制することができる。これにより、記憶装置ＭＤＶは、メモリセルＭＣ［ｉ，ｊ］に保持されたデータ“０”を高い精度で読み取ることができる。なお、図６（Ｂ）では、導電層１１の電位を“Ｌ”としている。
時刻Ｔ１４以降において、まず、配線ＷＬａ［ｉ］の電位をＧＮＤとする。配線ＷＬａ［ｉ］の電位をＧＮＤとした後、配線ＢＬａ［ｊ］の電位をＧＮＤとする。以上により、メモリセルＭＣ［ｉ，ｊ］に対する読み出し動作が完了する。なお、時刻Ｔ１４以降において、配線ＷＬａ［ｉ］の電位、及び配線ＢＬａ［ｊ］の電位は、必ずしも接地電位でなくてもよい。
以上、本発明の一態様の記憶装置では、読み出し動作により半導体層１５に電流が流れる場合、つまりメモリセルＭＣにデータ“１”が保持されている場合は、強誘電体ゲートトランジスタであるトランジスタＦＴｒのバックゲートの電位を例えば高電位とすることができる。一方、読み出し動作により半導体層１５に電流が流れない場合、つまりメモリセルＭＣにデータ“０”が保持されている場合は、強誘電体ゲートトランジスタであるトランジスタＦＴｒのバックゲートの電位を例えば低電位とすることができる。これにより、本発明の一態様の記憶装置は、メモリセルＭＣに保持されたデータを、高速かつ高い精度で読み取ることができる。なお、メモリセルＭＣにデータ“０”が保持されている場合に、読み出し動作により半導体層１５に電流が流れるものとし、メモリセルＭＣにデータ“１”が保持されている場合に、読み出し動作により半導体層１５に電流が流れないものとしてもよい。
また、時刻Ｔ０１乃至時刻Ｔ０２、及び時刻Ｔ１１乃至時刻Ｔ１２における配線ＷＬａ［ｉ］の電位の絶対値と、配線ＢＬａ［ｊ］及び配線ＢＬｂ［ｊ］の電位の絶対値と、は全てＶｗで等しいとしているが、本発明の一態様はこれに限らない。時刻Ｔ０１乃至時刻Ｔ０２、及び時刻Ｔ１１乃至時刻Ｔ１２において、配線ＷＬａ［ｉ］の電位の絶対値と、配線ＢＬａ［ｊ］及び配線ＢＬｂ［ｊ］の電位の絶対値と、が異なってもよい。例えば、第１の飽和分極電圧の絶対値と第２の飽和分極電圧の絶対値が異なり、第１の抗電圧の絶対値と第２の抗電圧の絶対値が異なる場合、配線ＷＬａ［ｉ］の電位の絶対値と、配線ＢＬａ［ｊ］及び配線ＢＬｂ［ｊ］の電位の絶対値と、を異なるものとすることができる。
さらに、時刻Ｔ０１乃至時刻Ｔ１４において、配線ＷＬａ［ｉ］以外の配線ＷＬａの電位、配線ＢＬａ［ｊ］以外の配線ＢＬａの電位、及び配線ＢＬｂ［ｊ］以外の配線ＢＬｂの電位は、例えばＧＮＤとし、配線ＷＬｂ［ｉ］以外の配線ＷＬｂの電位は、例えば低電位とする。これにより、メモリセルＭＣ［ｉ，ｊ］以外のメモリセルＭＣにデータが書き込まれ、またメモリセルＭＣ［ｉ，ｊ］以外のメモリセルＭＣからデータが読み出されることを抑制することができる。
＜メモリセルの構成例２＞
以下では、メモリセルＭＣの、図３（Ａ）とは異なる構成例を説明する。図７（Ａ）乃至図７（Ｅ）は、メモリセルＭＣの構成例を示す回路図である。
図７（Ａ）は、図３（Ａ）に示すメモリセルＭＣの変形例であり、トランジスタＴｒのソース又はドレインの一方が、配線ＢＬｂと電気的に接続される点が、図３（Ａ）に示すメモリセルＭＣと異なる。また、トランジスタＴｒのソース又はドレインの一方は、配線ＢＬａと、配線ＢＬｂと、の両方と電気的に接続されてもよい。
図７（Ｂ）は、図３（Ａ）に示すメモリセルＭＣの変形例であり、メモリセルＭＣが抵抗Ｒを有する点が、図３（Ａ）に示すメモリセルＭＣと異なる。
抵抗Ｒの一方の端子は、トランジスタＴｒのソース又はドレインの他方と電気的に接続される。抵抗Ｒの他方の端子は、ノードＮＢと電気的に接続される。
メモリセルＭＣに抵抗Ｒを設けることにより、トランジスタＴｒをオン状態とした場合に、配線ＢＬａの電位と、ノードＮＢの電位と、を異ならせることができる。例えば、配線ＢＬａの電位をＶｗとしてトランジスタＴｒをオン状態とした場合、抵抗Ｒによる電圧降下により、ノードＮＢの電位をＶｗより低くすることができる。これにより、例えばトランジスタＦＴｒのバックゲートの電界に起因する、トランジスタＦＴｒの強誘電体層１９の分極量の変化を抑制することができる。
図７（Ｃ）に示すメモリセルＭＣは、トランジスタＦＴｒを有する。トランジスタＦＴｒのソース又はドレインの一方は、配線ＢＬａと電気的に接続される。トランジスタＦＴｒのソース又はドレインの他方は、配線ＢＬｂと電気的に接続される。トランジスタＦＴｒのゲートは、配線ＷＬと電気的に接続される。トランジスタＦＴｒのバックゲートは、配線ＢＧＬと電気的に接続される。
図７（Ｃ）に示す配線ＷＬは、図２（Ａ）等に示す回路ＷＤａと電気的に接続される。メモリセルＭＣが図７（Ｃ）に示す構成である場合、記憶装置ＭＤＶは回路ＷＤｂを有しない構成とすることができる。
図７（Ｃ）に示すメモリセルＭＣでは、配線ＢＧＬの電位を制御することにより、トランジスタＦＴｒのバックゲートの電位を制御することができる。例えば、図４（Ｂ）に示す時刻Ｔ０３乃至時刻Ｔ０４において、配線ＢＧＬの電位を高電位とし、時刻Ｔ１３乃至時刻Ｔ１４において、配線ＢＧＬの電位を低電位とする。なお、図７（Ｃ）に示すメモリセルＭＣでは、トランジスタＦＴｒはバックゲートを有さなくてもよい。
記憶装置ＭＤＶが図７（Ａ）乃至図７（Ｃ）に示すメモリセルＭＣを有する場合、記憶装置ＭＤＶは不揮発性メモリとしての機能を有する。
図７（Ｄ）に示すメモリセルＭＣは、トランジスタＴｒ２と、容量Ｆｅと、を有する。なお、トランジスタＴｒ２は、図３（Ａ）等に示すトランジスタＴｒと同様に、バックゲートを有してもよいし、有していなくてもよい。また、図７（Ｄ）では、トランジスタＴｒ２をｎチャネル型トランジスタとしているが、ｐチャネル型トランジスタとしてもよい。
トランジスタＴｒ２のソース又はドレインの一方は、配線ＢＬと電気的に接続される。トランジスタＴｒ２のソース又はドレインの他方は、容量Ｆｅの一方の電極と電気的に接続される。トランジスタＴｒ２のゲートは、配線ＷＬと電気的に接続される。容量Ｆｅの他方の電極は、配線ＰＬと電気的に接続される。
トランジスタＴｒ２はスイッチとしての機能を有し、配線ＷＬに高電位を印加することによりトランジスタＴｒ２はオン状態となり、配線ＷＬに低電位を印加することによりトランジスタＴｒ２はオフ状態となる。配線ＷＬは、例えば図２（Ａ）等に示す回路ＷＤｂと電気的に接続される。この場合、回路ＷＤｂは、トランジスタＴｒ２のオンオフを制御する機能を有する。なお、メモリセルＭＣが図７（Ｄ）に示す構成である場合、記憶装置ＭＤＶは回路ＷＤａを有しない構成とすることができる。
容量Ｆｅは、２つの電極の間に、誘電体層として強誘電性を有し得る材料を有する。容量Ｆｅが有する誘電体層として、トランジスタＦＴｒが有する強誘電体層１９と同様の材料を有する誘電体層を用いることができる。容量Ｆｅをこのような構成とすることにより、記憶装置ＭＤＶを不揮発性メモリとすることができる。
以下では、容量Ｆｅが有する誘電体層を、強誘電体層と呼ぶ。当該強誘電体層が有する特性は、図４（Ａ）を参酌することができる。
容量Ｆｅが有する強誘電体層に印加される電圧は、容量Ｆｅの一方の電極の電位と、容量Ｆｅの他方の電極の電位と、の差により表すことができる。ここで、前述のように、容量Ｆｅの他方の電極は、配線ＰＬと電気的に接続される。よって、配線ＰＬの電位を制御することにより、容量Ｆｅが有する強誘電体層に印加される電圧を制御することができる。ここで、配線ＰＬの電位は、図２（Ａ）等に示す周辺回路ＰＨＬに設けられる回路により生成することができる。配線ＰＬは、プレート線とすることができる。
トランジスタＴｒ２として、ＯＳトランジスタを適用することが好ましい。前述のように、ＯＳトランジスタは、オフ電流が極めて低いという特性を有する。よって、トランジスタＴｒ２としてＯＳトランジスタを適用することにより、メモリセルＭＣに書き込まれたデータを長期間保持することができる。
また、前述のように、ＯＳトランジスタは、高耐圧であるという特性を有する。よって、トランジスタＴｒ２をＯＳトランジスタとすることにより、トランジスタＴｒ２を微細化しても、トランジスタＴｒ２に高電圧を印加することができる。トランジスタＴｒ２を微細化することにより、メモリセルＭＣの占有面積を小さくすることができる。例えば、図７（Ｄ）に示すメモリセルＭＣの１個あたりの占有面積は、ＳＲＡＭセルの１個あたりの占有面積の１／３乃至１／６とすることができる。よって、メモリセルＭＣを高密度に配置することができる。これにより、記憶装置ＭＤＶを、記憶容量が大きな記憶装置とすることができる。
なお、トランジスタＴｒ２は、ＯＳトランジスタとしなくてもよい。例えば、トランジスタＴｒ２として、Ｓｉトランジスタを適用することができる。例えば、トランジスタＴｒ２として、チャネル形成領域にアモルファスシリコンを有するトランジスタを適用することができる。又は、トランジスタＴｒ２として、チャネル形成領域に低温ポリシリコンを有するトランジスタを適用することができる。
＜メモリセルの駆動方法の一例２＞
以下では、図７（Ｄ）に示すメモリセルＭＣの駆動方法の一例を説明する。以下の説明において、容量Ｆｅの強誘電体層に印加される電圧とは、容量Ｆｅの一方の電極の電位と、容量Ｆｅの他方の電極（配線ＰＬ）の電位と、の差を示すものとする。また、トランジスタＴｒ２は、ｎチャネル型トランジスタとする。
図８（Ａ）は、図７（Ｄ）に示すメモリセルＭＣの駆動方法の一例を示すタイミングチャートである。図８（Ａ）では、メモリセルＭＣに２値のデジタルデータを書き込み、読み出す例を示している。具体的には、図８（Ａ）では、時刻Ｔ２１乃至時刻Ｔ２２においてメモリセルＭＣにデータ“１”を書き込み、時刻Ｔ２３乃至時刻Ｔ２５において読み出し及び再書き込みを行い、時刻Ｔ３１乃至時刻Ｔ３３において読み出し、及びメモリセルＭＣへのデータ“０”の書き込みを行い、時刻Ｔ３４乃至時刻Ｔ３６において読み出し及び再書き込みを行い、時刻Ｔ３７乃至時刻Ｔ３９において読み出し、及びメモリセルＭＣへのデータ“１”の書き込みを行う例を示している。
図２（Ａ）等に示す回路ＢＤが有するセンスアンプ（例えば、図１に示すセンスアンプ２６３３に相当する。）には、基準電位としてＶｒｅｆが供給されるものとする。図８（Ａ）等に示す読み出し動作において、配線ＢＬの電位がＶｒｅｆより高い場合は、回路ＢＤによりデータ“１”が読み取られるものとする。一方、配線ＢＬの電位がＶｒｅｆより低い場合は、回路ＢＤによりデータ“０”が読み取られるものとする。なお、ＶｒｅｆはＧＮＤより高く、２Ｖｗより低いものとしているが、例えば２Ｖｗより高くてもよい。
時刻Ｔ２１乃至時刻Ｔ２２において、配線ＷＬの電位を高電位とする。これにより、トランジスタＴｒ２がオン状態となる。また、配線ＢＬの電位を２Ｖｗとする。トランジスタＴｒ２はオン状態であるため、容量Ｆｅの一方の電極の電位は２Ｖｗとなる。さらに、配線ＰＬの電位をＧＮＤとする。以上より、容量Ｆｅの強誘電体層に印加される電圧は、“２Ｖｗ－ＧＮＤ”となる。これにより、メモリセルＭＣにデータ“１”を書き込むことができる。よって、時刻Ｔ２１乃至時刻Ｔ２２は、書き込み動作を行う期間であるということができる。
時刻Ｔ２２乃至時刻Ｔ２３において、配線ＢＬの電位、及び配線ＰＬの電位をＧＮＤとする。これにより、容量Ｆｅの強誘電体層に印加される電圧は、０Ｖとなる。時刻Ｔ２１乃至時刻Ｔ２２において容量Ｆｅの強誘電体層に印加される電圧“２Ｖｗ－ＧＮＤ”はＶＳＰ以上とすることができることから、時刻Ｔ２２乃至時刻Ｔ２３において、容量Ｆｅの強誘電体層の分極量は図４（Ａ）に示す曲線５２に従って変化する。以上より、時刻Ｔ２２乃至時刻Ｔ２３では、容量Ｆｅの強誘電体層において分極反転は発生しない。
配線ＢＬの電位、及び配線ＰＬの電位をＧＮＤとした後、配線ＷＬの電位を低電位とする。これにより、トランジスタＴｒ２がオフ状態となる。以上により、書き込み動作が完了し、メモリセルＭＣへデータ“１”が保持される。なお、配線ＢＬ、及び配線ＰＬの電位は、容量Ｆｅの強誘電体層において分極反転が発生しないのであれば任意の電位とすることができる。
時刻Ｔ２３乃至時刻Ｔ２４において、配線ＷＬの電位を高電位とする。これにより、トランジスタＴｒ２がオン状態となる。また、配線ＰＬの電位を２Ｖｗとする。配線ＰＬの電位を２Ｖｗとすることにより、容量Ｆｅの強誘電体層に印加される電圧が、“ＧＮＤ－２Ｖｗ”となる。前述のように、時刻Ｔ２１乃至時刻Ｔ２２において容量Ｆｅの強誘電体層に印加される電圧は“２Ｖｗ－ＧＮＤ”である。よって、容量Ｆｅの強誘電体層において分極反転が発生する。分極反転の際に、配線ＢＬに電流が流れ、配線ＢＬの電位はＶｒｅｆより高くなる。よって、回路ＢＤが、メモリセルＭＣに保持されたデータ“１”を読み出すことができる。したがって、時刻Ｔ２３乃至時刻Ｔ２４は、読み出し動作を行う期間であるということができる。
上記読み出しは、破壊読み出しであるため、メモリセルＭＣに保持されたデータ“１”は失われる。そこで、時刻Ｔ２４乃至時刻Ｔ２５において、配線ＢＬの電位を２Ｖｗとし、配線ＰＬの電位をＧＮＤとする。これにより、メモリセルＭＣにデータ“１”を再書き込みする。よって、時刻Ｔ２４乃至時刻Ｔ２５は、再書き込み動作を行う期間であるということができる。
時刻Ｔ２５乃至時刻Ｔ３１において、配線ＢＬの電位、及び配線ＰＬの電位をＧＮＤとする。その後、配線ＷＬの電位を低電位とする。以上により、再書き込み動作が完了し、メモリセルＭＣにデータ“１”が保持される。
時刻Ｔ３１乃至時刻Ｔ３２において、配線ＷＬの電位を高電位とし、配線ＰＬの電位を２Ｖｗとする。メモリセルＭＣにはデータ“１”が保持されているため、配線ＢＬの電位がＶｒｅｆより高くなり、メモリセルＭＣに保持されているデータ“１”が読み出される。よって、時刻Ｔ３１乃至時刻Ｔ３２は、読み出し動作を行う期間であるということができる。
時刻Ｔ３２乃至時刻Ｔ３３において、配線ＢＬの電位をＧＮＤとする。トランジスタＴｒ２はオン状態であるため、容量Ｆｅの一方の電極の電位はＧＮＤとなる。また、配線ＰＬの電位を２Ｖｗとする。以上より、容量Ｆｅの強誘電体層に印加される電圧は、“ＧＮＤ－２Ｖｗ”となる。これにより、メモリセルＭＣにデータ“０”を書き込むことができる。よって、時刻Ｔ３２乃至時刻Ｔ３３は、書き込み動作を行う期間であるということができる。
時刻Ｔ３３乃至時刻Ｔ３４において、配線ＢＬの電位、及び配線ＰＬの電位をＧＮＤとする。これにより、容量Ｆｅの強誘電体層に印加される電圧は、０Ｖとなる。時刻Ｔ３２乃至時刻Ｔ３３において容量Ｆｅの強誘電体層に印加される電圧“ＧＮＤ－２Ｖｗ”は－ＶＳＰ以下とすることができることから、時刻Ｔ３３乃至時刻Ｔ３４において、容量Ｆｅの強誘電体層の分極量は図４（Ａ）に示す曲線５１に従って変化する。以上より、時刻Ｔ３３乃至時刻Ｔ３４では、容量Ｆｅの強誘電体層において分極反転は発生しない。
配線ＢＬの電位、及び配線ＰＬの電位をＧＮＤとした後、配線ＷＬの電位を低電位とする。これにより、トランジスタＴｒ２がオフ状態となる。以上により、書き込み動作が完了し、メモリセルＭＣへデータ“０”が保持される。なお、配線ＢＬ、及び配線ＰＬの電位は、容量Ｆｅの強誘電体層において分極反転が発生しないのであれば任意の電位とすることができる。
時刻Ｔ３４乃至時刻Ｔ３５において、配線ＷＬの電位を高電位とする。これにより、トランジスタＴｒ２がオン状態となる。また、配線ＰＬの電位を２Ｖｗとする。配線ＰＬの電位を２Ｖｗとすることにより、容量Ｆｅの強誘電体層に印加される電圧が、“ＧＮＤ－２Ｖｗ”となる。前述のように、時刻Ｔ３２乃至時刻Ｔ３３において容量Ｆｅの強誘電体層に印加される電圧は“ＧＮＤ－２Ｖｗ”である。よって、容量Ｆｅの強誘電体層において分極反転が発生しない。よって、配線ＢＬに流れる電流量は、容量Ｆｅの強誘電体層において分極反転が発生する場合より小さい。これにより、配線ＢＬの電位の上昇幅は、容量Ｆｅの強誘電体層において分極反転が発生する場合より小さくなり、具体的には配線ＢＬの電位はＶｒｅｆ以下となる。よって、回路ＢＤが、メモリセルＭＣに保持されたデータ“０”を読み出すことができる。したがって、時刻Ｔ３４乃至時刻Ｔ３５は、読み出し動作を行う期間であるということができる。
時刻Ｔ３５乃至時刻Ｔ３６において、配線ＢＬの電位をＧＮＤとし、配線ＰＬの電位を２Ｖｗとする。これにより、メモリセルＭＣにデータ“０”を再書き込みする。よって、時刻Ｔ３５乃至時刻Ｔ３６は、再書き込み動作を行う期間であるということができる。
時刻Ｔ３６乃至時刻Ｔ３７において、配線ＢＬの電位、及び配線ＰＬの電位をＧＮＤとする。その後、配線ＷＬの電位を低電位とする。以上により、再書き込み動作が完了し、メモリセルＭＣにデータ“０”が保持される。
時刻Ｔ３７乃至時刻Ｔ３８において、配線ＷＬの電位を高電位とし、配線ＰＬの電位を２Ｖｗとする。メモリセルＭＣにはデータ“０”が保持されているため、配線ＢＬの電位がＶｒｅｆより低くなり、メモリセルＭＣに保持されているデータ“０”が読み出される。よって、時刻Ｔ３７乃至時刻Ｔ３８は、読み出し動作を行う期間であるということができる。
時刻Ｔ３８乃至時刻Ｔ３９において、配線ＢＬの電位を２Ｖｗとする。トランジスタＴｒ２はオン状態であるため、容量Ｆｅの一方の電極の電位は２Ｖｗとなる。また、配線ＰＬの電位をＧＮＤとする。以上より、容量Ｆｅの強誘電体層に印加される電圧は、“２Ｖｗ－ＧＮＤ”となる。これにより、メモリセルＭＣにデータ“１”を書き込むことができる。よって、時刻Ｔ３８乃至時刻Ｔ３９は、書き込み動作を行う期間であるということができる。
時刻Ｔ３９以降において、配線ＢＬの電位、及び配線ＰＬの電位をＧＮＤとする。その後、配線ＷＬの電位を低電位とする。以上により、書き込み動作が完了し、メモリセルＭＣにデータ“１”が保持される。
図８（Ｂ）は、図７（Ｄ）に示すメモリセルＭＣの駆動方法の一例を示すタイミングチャートであり、図８（Ａ）とは異なる駆動方法を示す。図８（Ｂ）においても、図８（Ａ）と同様に、メモリセルＭＣに２値のデジタルデータを書き込み、読み出す例を示している。具体的には、図８（Ｂ）では、時刻Ｔ５１乃至時刻Ｔ５２においてメモリセルＭＣにデータ“１”を書き込み、時刻Ｔ５３乃至時刻Ｔ５５において読み出し及び再書き込みを行い、時刻Ｔ６１乃至時刻Ｔ６３において読み出し、及びメモリセルＭＣへのデータ“０”の書き込みを行い、時刻Ｔ６４乃至時刻Ｔ６６において読み出し及び再書き込みを行い、時刻Ｔ６７乃至時刻Ｔ６９において読み出し、及びメモリセルＭＣへのデータ“１”の書き込みを行う例を示している。
また、読み出し動作において、配線ＢＬの電位がＶｒｅｆより高い場合は、回路ＢＤによりデータ“１”が読み取られるものとする。一方、配線ＢＬの電位がＶｒｅｆより低い場合は、回路ＢＤによりデータ“０”が読み取られるものとする。
時刻Ｔ４１乃至時刻Ｔ４２において、配線ＷＬの電位を高電位とする。これにより、トランジスタＴｒ２がオン状態となる。また、配線ＢＬの電位をＧＮＤとし、配線ＰＬの電位を２Ｖｗとする。以上より、容量Ｆｅの強誘電体層に印加される電圧は、“ＧＮＤ－２Ｖｗ”となる。図４（Ａ）に示すように、“ＧＮＤ－２Ｖｗ”は、ＧＮＤを０Ｖとすると、－ＶＳＰより低くすることができる。よって、時刻Ｔ４１以前において曲線５１、又は曲線５２のいずれに従って容量Ｆｅの強誘電体層の分極量が変化する場合であっても、時刻Ｔ３５以降では曲線５１に従って容量Ｆｅの強誘電体層の分極量が変化する。つまり、時刻Ｔ４１乃至時刻Ｔ４２は、容量Ｆｅの強誘電体層の分極状態をリセットする、リセット動作を行う期間ということができる。
時刻Ｔ４２乃至時刻Ｔ５１において、配線ＷＬの電位を低電位とする。これにより、トランジスタＴｒ２がオフ状態となる。また、配線ＰＬの電位を、例えばＧＮＤとする。以上により、リセット動作が完了する。
時刻Ｔ５１乃至時刻Ｔ６９以降における配線ＷＬの電位は、図８（Ａ）に示す時刻Ｔ２１乃至時刻Ｔ３９以降における配線ＷＬの電位と同様とすることができる。また、時刻Ｔ５１乃至時刻Ｔ６９において、配線ＰＬの電位は例えばＧＮＤとする。
時刻Ｔ５１乃至時刻Ｔ５２等において、容量Ｆｅの一方の電極の電位を“Ｖ１”とすることにより、メモリセルＭＣにデータ“１”が書き込まれる。一方、時刻Ｔ６２乃至時刻Ｔ６３等において、容量Ｆｅの一方の電極の電位を“Ｖ０”とすることにより、メモリセルＭＣにデータ“０”が書き込まれる。ここで、Ｖ０は、容量Ｆｅの抗電圧であるＶｃ以上の電位とする。また、Ｖ１は、Ｖ０より高く、且つＶＳＰより低い電位とする。なお、Ｖｒｅｆは、Ｖ０より高くＶ１より低いものとしているが、例えばＶ０以下としてもよい。
時刻Ｔ５３乃至時刻Ｔ５４において、配線ＢＬの電位がＶｒｅｆより高くなることから、回路ＢＤが、メモリセルＭＣに保持されたデータ“１”を読み出すことができる。ここで、当該読み出しは破壊読み出しであるため、メモリセルＭＣに保持されたデータ“１”は失われる。そこで、時刻Ｔ５４乃至時刻Ｔ５５において、配線ＢＬの電位をＶ１とする。これにより、メモリセルＭＣにデータ“１”を再書き込みする。また、時刻Ｔ６１乃至時刻Ｔ６２においても、配線ＢＬの電位がＶｒｅｆより高くなることから、回路ＢＤが、メモリセルＭＣに保持されたデータ“１”を読み出すことができる。
時刻Ｔ６４乃至時刻Ｔ６５において、配線ＢＬの電位がＶｒｅｆより低くなることから、回路ＢＤが、メモリセルＭＣに保持されたデータ“０”を読み出すことができる。時刻Ｔ６５乃至時刻Ｔ６６において、配線ＢＬの電位をＶ０とすることにより、メモリセルＭＣにデータ“０”を再書き込みする。また、時刻Ｔ６７乃至時刻Ｔ６８においても、配線ＢＬの電位がＶｒｅｆより低くなることから、回路ＢＤが、メモリセルＭＣに保持されたデータ“０”を読み出すことができる。
メモリセルＭＣに書き込まれたデータが“１”と“０”のいずれであっても、容量Ｆｅの強誘電体層に印加される電圧は、抗電圧であるＶｃより高い。よって、メモリセルＭＣに書き込まれたデータがいずれであっても、読み出し動作を行う期間において、容量Ｆｅの強誘電体層における分極反転は発生しない。
図８（Ｂ）に示す方法でメモリセルＭＣを駆動させることにより、書き込み動作を行う期間、読み出し動作を行う期間、及び再書き込み動作を行う期間において、配線ＰＬに定電位を供給する。これにより、書き込み動作、読み出し動作、及び再書き込み動作を高速に行うことができる。よって、記憶装置ＭＤＶを高速に駆動させることができる。
以上が図７（Ｄ）に示すメモリセルＭＣの駆動方法の一例である。
＜メモリセルの構成例３＞
図７（Ｅ）に示すメモリセルＭＣは、メモリセルＭＣａと、メモリセルＭＣｂと、を有する。メモリセルＭＣａは、トランジスタＴｒ２ａと、容量Ｆｅａと、を有する。メモリセルＭＣｂは、トランジスタＴｒ２ｂと、容量Ｆｅｂと、を有する。
トランジスタＴｒ２ａのソース又はドレインの一方は、配線ＢＬａと電気的に接続される。トランジスタＴｒ２ａのソース又はドレインの他方は、容量Ｆｅａの一方の電極と電気的に接続される。トランジスタＴｒ２ｂのソース又はドレインの一方は、配線ＢＬｂと電気的に接続される。トランジスタＴｒ２ｂのソース又はドレインの他方は、容量Ｆｅｂの一方の電極と電気的に接続される。トランジスタＴｒ２ａのゲート、及びトランジスタＴｒ２ｂのゲートは、配線ＷＬと電気的に接続される。容量Ｆｅａの他方の電極、及び容量Ｆｅｂの他方の電極は、配線ＰＬと電気的に接続される。配線ＢＬａ、及び配線ＢＬｂは、図２（Ａ）等に示す回路ＢＤと電気的に接続される。
メモリセルＭＣａ、及びメモリセルＭＣｂは、それぞれ図７（Ｄ）に示すメモリセルＭＣと同様の構成とすることができる。よって、図７（Ｅ）に示すメモリセルＭＣは、図７（Ｄ）に示すメモリセルＭＣと同様の構成のメモリセルを２個有する構成である。
図７（Ｅ）に示す構成のメモリセルＭＣでは、メモリセルＭＣａと、メモリセルＭＣｂと、に相補データを書き込む。つまり、メモリセルＭＣａにデータ“１”を書き込む場合は、メモリセルＭＣｂにデータ“０”を書き込む。一方、メモリセルＭＣａにデータ“０”を書き込む場合は、メモリセルＭＣｂにデータ“１”を書き込む。
メモリセルＭＣが図７（Ｅ）に示す構成である場合、図２（Ａ）等に示す回路ＢＤは、配線ＢＬａの電位と、配線ＢＬｂの電位と、の差を検出することにより、メモリセルＭＣに書き込まれたデータを読み取ることができる。よって、回路ＢＤは、メモリセルＭＣに書き込まれたデータを高い精度で読み取ることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の記憶装置の断面構成例等について説明する。
図９は、本発明の一態様の記憶装置の構成例を示す断面図である。図９には、本発明の一態様の記憶装置の構成要素のうち、トランジスタ３００、及びトランジスタ２００ａ等を示している。ここで、トランジスタ２００ａは、トランジスタ３００の上方に設けられるものとしている。トランジスタ２００ａは、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタとすることができる。
トランジスタ３００は、実施の形態１に示す周辺回路ＰＨＬ等に設けられるトランジスタとすることができる。トランジスタ２００ａは、実施の形態１に示すトランジスタＦＴｒ、又はトランジスタＴｒ等とすることができる。
図９に示す記憶装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続される。また、配線１００３はトランジスタ２００ａのソース又はドレインの一方と電気的に接続され、配線１００４はトランジスタ２００ａのゲートと電気的に接続され、配線１００５はトランジスタ２００ａのソース又はドレインの他方と電気的に接続され、配線１００６はトランジスタ２００ａのバックゲートと電気的に接続される。さらに、配線１００７はトランジスタ３００のゲートと電気的に接続される。
＜トランジスタ３００＞
トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、及びソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
ここで、図９に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図９に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成又は駆動方法に応じて適切なトランジスタを用いればよい。
＜配線層＞
各構造体の間には、層間膜、配線、及びプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０はプラグ、又は配線として機能する。
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図９において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、又は配線として機能する。
同様に、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６には、導電体２１８等が埋め込まれている。また、絶縁体２２２、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５には、導電体２４０等が埋め込まれている。さらに、導電体２４０上には、導電体１１２が設けられている。なお、導電体２１８、導電体２４０、及び導電体１１２は、プラグ、又は配線としての機能を有する。さらに、導電体１１２上、及び絶縁体２８５上には絶縁体１６０が設けられ、絶縁体１６０上には絶縁体２８６が設けられている。
ここで、プラグとして機能する導電体２１８の側面に接して絶縁体２１７が設けられる。絶縁体２１７は、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６に形成された開口の内壁に接して設けられている。つまり、絶縁体２１７は、導電体２１８と、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６と、の間に設けられている。
絶縁体２１７としては、例えば、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いればよい。絶縁体２１７は、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６等に接して設けられるので、絶縁体２１０又は絶縁体２１６等から水又は水素等の不純物が、導電体２１８を通じてトランジスタ２００ａの半導体層に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２１０又は絶縁体２１６に含まれる酸素が導電体２１８に吸収されるのを抑制することができる。
層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物等がある。
例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
例えば、絶縁体２１０、絶縁体３５２、及び絶縁体３５４等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン又は樹脂等を有することが好ましい。又は、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン又は空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネート又はアクリル等がある。
また、酸化物半導体を用いたトランジスタは、水素等の不純物及び酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体２１４、絶縁体２１２及び絶縁体３５０等には、水素等の不純物及び酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素等の不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。具体的には、水素等の不純物及び酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタル等の金属酸化物、窒化酸化シリコン又は窒化シリコン等を用いることができる。
配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム等から選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、導電体２４０、及び導電体１１２等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、又は金属酸化物材料等の導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデン等の高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、銅等の低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜酸化物半導体が設けられた層の配線、又はプラグ＞
なお、トランジスタ２００ａの半導体層に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体を設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
例えば、図９では、過剰酸素を有する絶縁体２８０と、導電体２４０との間に、絶縁体２４１を設けるとよい。絶縁体２４１と、絶縁体２２２、絶縁体２８２、及び絶縁体２８３とが接して設けられることで、トランジスタ２００ａは、バリア性を有する絶縁体により、封止する構造とすることができる。
つまり、絶縁体２４１を設けることで、絶縁体２８０が有する過剰酸素が、導電体２４０に吸収されることを抑制することができる。また、絶縁体２４１を有することで、不純物である水素が、導電体２４０を介して、トランジスタ２００ａへ拡散することを抑制することができる。
なお、絶縁体２４１としては、水又は水素等の不純物、及び酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウム又は酸化ハフニウム等を用いることが好ましい。特に、窒化シリコンは水素に対するブロッキング性が高いため好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム又は酸化タンタル等の金属酸化物等を用いることができる。
ここで絶縁体２８３、及び絶縁体２８２には導電体２４０が、絶縁体２１４、及び絶縁体２１２には導電体２１８が貫通しているが、上記の通り、絶縁体２４１が導電体２４０に接して設けられ、絶縁体２１７が導電体２１８に接して設けられている。これにより、導電体２４０及び導電体２１８を介して、絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８３の内側に混入する水素を低減することができる。このようにして、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３、絶縁体２４１、及び絶縁体２１７でトランジスタ２００ａを封止し、絶縁体２７４等に含まれる水素等の不純物が外側から混入するのを低減することができる。
＜ダイシングライン＞
以下では、大面積基板を半導体素子ごとに分断することによって、複数の記憶装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の記憶装置に分断（分割）する場合がある。
ここで、例えば、図９に示すように、絶縁体２８３と、絶縁体２１４とが接する領域がダイシングラインと重なるように設計することが好ましい。つまり、複数のトランジスタ２００ａを有するメモリセルの外縁に設けられるダイシングラインとなる領域近傍において、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２２、及び絶縁体２１６に開口を設ける。
つまり、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２２、及び絶縁体２１６に設けた開口において、絶縁体２１４と、絶縁体２８３とが接する。
また、例えば、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２２、及び絶縁体２１６の他、絶縁体２１４に開口を設けてもよい。このような構成とすることで、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２２、絶縁体２１６、及び絶縁体２１４に設けた開口において、絶縁体２１２と、絶縁体２８３とが接する。このとき、絶縁体２１２と、絶縁体２８３とを同材料及び同方法を用いて形成してもよい。絶縁体２１２、及び絶縁体２８３を、同材料、及び同方法で設けることで、密着性を高めることができる。例えば、窒化シリコンを用いることが好ましい。
当該構造により、絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８３で、トランジスタ２００ａを包み込むことができる。絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８３の少なくとも一は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又は水等の不純物が混入し、トランジスタ２００ａに拡散することを防ぐことができる。
また、当該構造により、絶縁体２８０の過剰酸素が外部に拡散することを抑制することができる。従って、絶縁体２８０の過剰酸素は、効率的にトランジスタ２００ａにおけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００ａにおけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００ａにおけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００ａの電気特性の変動を抑制すると共に、信頼性を向上させることができる。
図１０は、本発明の一態様の記憶装置の構成例を示す断面図であり、図９に示す記憶装置の変形例である。図１０に示す記憶装置は、トランジスタ２００ａの代わりにトランジスタ２００ｂを有し、またトランジスタ２００ｂの上方に容量１００が設けられる点が、図９に示す記憶装置と異なる。
トランジスタ２００ｂは、実施の形態１に示すトランジスタＴｒ２、トランジスタＴｒ２ａ、又はトランジスタＴｒ２ｂ等とすることができる。また、容量１００は、実施の形態１に示す容量Ｆｅ、容量Ｆｅａ、又は容量Ｆｅｂ等とすることができる。
トランジスタ２００ｂについての説明は、トランジスタ２００ａについての説明を適宜参酌することができる。
図１０に示す記憶装置では、トランジスタ２００ｂのソース又はドレインの他方は、容量１００の一方の電極と電気的に接続され、配線１００５は、容量１００の他方の電極と電気的に接続される。
容量１００は、導電体１１０と、導電体１１０を覆う絶縁体１３０と、絶縁体１３０を覆う導電体１２０（導電体１２０ａ、及び導電体１２０ｂ）と、を有する。絶縁体１３０は、強誘電性を有し得る材料を有する。
導電体１１０は、導電体１１２と同じ層に形成されており、導電体２４０の上面に接する。導電体１１０は、導電体２４０を介してトランジスタ２００ｂのソース又はドレインの他方と電気的に接続される。
また、導電体１２０、絶縁体１３０、及び導電体１１２を覆って、絶縁体１５５が設けられることが好ましい。絶縁体１５５は、水素を捕獲及び固着する機能を有する絶縁体を用いることが好ましい。例えば、酸化アルミニウムなどを用いることが好ましい。このような絶縁体１５５を、容量１００を覆うように設けることにより、容量１００の絶縁体１３０に含まれる水素を捕獲および固着し、絶縁体１３０中の水素濃度を低減することができる。これにより、絶縁体１３０の強誘電性を高めることができる。また、導電体１１０と導電体１２０間のリーク電流を低減することができる。なお、これに限られず、絶縁体１５５を設けない構成にしてもよい。
また、導電体１１２及び導電体１２０の上に、水素に対するバリア絶縁膜として機能する、絶縁体１５２ａ及び絶縁体１５２ｂを設けることが好ましい。絶縁体１５２ａ及び絶縁体１５２ｂは、絶縁体１５５の上に設けられる。このような絶縁体１５２ａ及び絶縁体１５２ｂを設けることで、絶縁体１５２ｂ上の絶縁体２８６に含まれる水素等の不純物が、容量１００、導電体１１２、及び導電体２４０を介して、トランジスタ２００ｂに拡散することを抑制することができる。
＜トランジスタの構成例＞
図１１（Ａ）乃至図１１（Ｄ）は、トランジスタ２００ａ、及びトランジスタ２００ｂに適用することができるトランジスタ２００の構成例を示す上面図、及び断面図である。ここで、図１１（Ｂ）は、図１１（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１１（Ｃ）は、図１１（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図１１（Ｄ）は、図１１（Ａ）にＡ５－Ａ６の一点鎖線で示す部位の断面図である。なお、図１１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
図１１（Ｂ）乃至図１１（Ｄ）には、絶縁体２１２と、絶縁体２１２上の絶縁体２１４と、絶縁体２１４上のトランジスタ２００と、トランジスタ２００上の絶縁体２８０と、絶縁体２８０上の絶縁体２８２と、絶縁体２８２上の絶縁体２８３と、絶縁体２８３上の絶縁体２７４と、絶縁体２８３上、及び絶縁体２７４上の絶縁体２８５と、を示している。絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶縁体２８５、及び絶縁体２７４は層間膜として機能する。また、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、及び導電体２４０ｂ）を有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、及び絶縁体２４１ｂ）が設けられる。また、絶縁体２８５上、及び導電体２４０上には、導電体２４０と電気的に接続し、配線として機能する導電体２４６（導電体２４６ａ、及び導電体２４６ｂ）が設けられる。また、絶縁体２８３は、絶縁体２１４の上面の一部、絶縁体２１６の側面、絶縁体２２２の側面、絶縁体２７５の側面、絶縁体２８０の側面、ならびに絶縁体２８２の側面及び上面と接する。
絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の開口の内壁に接して絶縁体２４１ａが設けられ、絶縁体２４１ａの側面に接して導電体２４０ａが設けられている。また、絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の開口の内壁に接して絶縁体２４１ｂが設けられ、絶縁体２４１ｂの側面に接して導電体２４０ｂが設けられている。なお、絶縁体２４１は、第１の絶縁体が上記開口の内壁に接して設けられ、さらに内側に第２の絶縁体が設けられる構造になっている。また、導電体２４０は、第１の導電体が絶縁体２４１の側面に接して設けられ、さらに内側に第２の導電体が設けられる構造になっている。ここで、導電体２４０の上面の高さと、導電体２４６と重なる領域の、絶縁体２８５の上面の高さと、は同程度にできる。
なお、トランジスタ２００では、絶縁体２４１の第１の絶縁体及び絶縁体２４１の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２４１を単層、又は３層以上の積層構造として設ける構成にしてもよい。また、トランジスタ２００では、導電体２４０の第１の導電体及び導電体２４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、又は３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
［トランジスタ２００］
図１１（Ａ）乃至図１１（Ｄ）に示すように、トランジスタ２００は、絶縁体２１４上の絶縁体２１６と、絶縁体２１４及び／又は絶縁体２１６に埋め込まれるように配置された導電体２０５（導電体２０５ａ、及び導電体２０５ｂ）と、絶縁体２１６上、及び導電体２０５上の絶縁体２２２と、絶縁体２２２上の絶縁体２２４と、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の導電体２４２ａと、導電体２４２ａ上の絶縁体２７１ａと、酸化物２３０ｂ上の導電体２４２ｂと、導電体２４２ｂ上の絶縁体２７１ｂと、酸化物２３０ｂ上の絶縁体２５０と、絶縁体２５０上に位置し、酸化物２３０ｂの一部と重なる導電体２６０（導電体２６０ａ、及び導電体２６０ｂ）と、絶縁体２２２、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２ａ、導電体２４２ｂ、絶縁体２７１ａ、及び絶縁体２７１ｂ上に配置される絶縁体２７５と、を有する。ここで、図１１（Ｂ）及び図１１（Ｃ）に示すように、絶縁体２５０は、絶縁体２２２の上面、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの側面及び上面、導電体２４２の側面、絶縁体２７１の側面、絶縁体２７５の側面、及び絶縁体２８０の側面と接する。また、導電体２６０の上面は、絶縁体２５０の最上部、及び絶縁体２８０の上面と高さが概略一致するように配置される。また、絶縁体２８２は、導電体２６０、絶縁体２５０、及び絶縁体２８０のそれぞれの上面の少なくとも一部と接する。
なお、以下において、酸化物２３０ａと酸化物２３０ｂをまとめて酸化物２３０と呼ぶ場合がある。また、導電体２４２ａと導電体２４２ｂをまとめて導電体２４２と呼ぶ場合がある。また、絶縁体２７１ａと絶縁体２７１ｂをまとめて絶縁体２７１と呼ぶ場合がある。
絶縁体２８０、及び絶縁体２７５には、酸化物２３０ｂに達する開口が設けられる。当該開口内に、絶縁体２５０、及び導電体２６０が配置されている。また、トランジスタ２００のチャネル長方向において、絶縁体２７１ａ、及び導電体２４２ａと、絶縁体２７１ｂ、及び導電体２４２ｂと、の間に導電体２６０、及び絶縁体２５０が設けられている。絶縁体２５０は、導電体２６０の側面と接する領域と、導電体２６０の底面と接する領域と、を有する。
酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、を有することが好ましい。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
なお、トランジスタ２００では、酸化物２３０が、酸化物２３０ａ、及び酸化物２３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、又は３層以上の積層構造を設ける構成にしてもよいし、酸化物２３０ａ、及び酸化物２３０ｂのそれぞれが積層構造を有していてもよい。
導電体２６０は、ゲート電極として機能し、導電体２０５は、バックゲート電極として機能する。また、絶縁体２５０は、ゲート電極に対するゲート絶縁体として機能し、絶縁体２２２、及び絶縁体２２４は、バックゲート電極に対するゲート絶縁体として機能する。また、導電体２４２ａは、ソース又はドレインの一方として機能し、導電体２４２ｂは、ソース又はドレインの他方として機能する。また、酸化物２３０の導電体２６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
ここで、図１１（Ｂ）におけるチャネル形成領域近傍の拡大図を図１２（Ａ）に示す。酸化物２３０ｂに酸素が供給されることで、導電体２４２ａと導電体２４２ｂの間の領域にチャネル形成領域が形成される。よって、図１２（Ａ）に示すように、酸化物２３０ｂは、トランジスタ２００のチャネル形成領域として機能する領域２３０ｂｃと、領域２３０ｂｃを挟むように設けられ、ソース領域又はドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂと、を有する。領域２３０ｂｃは、少なくとも一部が導電体２６０と重畳している。言い換えると、領域２３０ｂｃは、導電体２４２ａと導電体２４２ｂの間の領域に設けられている。領域２３０ｂａは、導電体２４２ａに重畳して設けられており、領域２３０ｂｂは、導電体２４２ｂに重畳して設けられている。
チャネル形成領域として機能する領域２３０ｂｃは、領域２３０ｂａ及び領域２３０ｂｂよりも、酸素欠損が少なく、又は不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域２３０ｂｃは、ｉ型（真性）又は実質的にｉ型であるということができる。
また、ソース領域又はドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂは、酸素欠損が多く、又は水素、窒素、金属元素等の不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域２３０ｂａ及び領域２３０ｂｂは、領域２３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
ここで、チャネル形成領域として機能する領域２３０ｂｃのキャリア濃度は、１×１０１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域２３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
また、領域２３０ｂｃと領域２３０ｂａ又は領域２３０ｂｂとの間に、キャリア濃度が、領域２３０ｂａ及び領域２３０ｂｂのキャリア濃度と同等、又はそれよりも低く、領域２３０ｂｃのキャリア濃度と同等、又はそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域２３０ｂｃと領域２３０ｂａ又は領域２３０ｂｂとの接合領域として機能する。当該接合領域は、水素濃度が、領域２３０ｂａ及び領域２３０ｂｂの水素濃度と同等、又はそれよりも低く、領域２３０ｂｃの水素濃度と同等、又はそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域２３０ｂａ及び領域２３０ｂｂの酸素欠損と同等、又はそれよりも少なく、領域２３０ｂｃの酸素欠損と同等、又はそれよりも多くなる場合がある。
なお、図１２（Ａ）では、領域２３０ｂａ、領域２３０ｂｂ、及び領域２３０ｂｃが酸化物２３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物２３０ｂだけでなく、酸化物２３０ａまで形成されてもよい。
また、酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、及び窒素等の不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、及び窒素等の不純物元素の濃度が減少していればよい。
トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、及び酸化物２３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物２３０として、例えば、インジウム、元素Ｍ及び亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、インジウム酸化物を用いてもよい。
ここで、酸化物２３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
このように、酸化物２３０ｂの下に酸化物２３０ａを配置することで、酸化物２３０ａよりも下方に形成された構造物からの、酸化物２３０ｂに対する、不純物及び酸素の拡散を抑制することができる。
また、酸化物２３０ａ及び酸化物２３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、酸化物２３０ａと酸化物２３０ｂの界面における欠陥準位密度を低くすることができる。酸化物２３０ａと酸化物２３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
酸化物２３０ｂは、結晶性を有することが好ましい。特に、酸化物２３０ｂとして、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
ＣＡＡＣ－ＯＳは、結晶性の高い、緻密な構造を有しており、不純物及び欠陥（例えば、酸素欠損（ＶＯ等）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ－ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ－ＯＳの密度をより高めることで、当該ＣＡＡＣ－ＯＳ中の不純物又は酸素の拡散をより低減することができる。
一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、及びＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）又は実質的にｉ型であることが好ましい。
これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある。）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、及びＶＯＨを低減することができる。ただし、ソース領域又はドレイン領域に過剰な量の酸素が供給されると、トランジスタ２００のオン電流の低下、又は電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域又はドレイン領域に供給される酸素が基板面内でばらつくことで、トランジスタを有する記憶装置の特性にばらつきが出ることになる。
よって、酸化物半導体中において、チャネル形成領域として機能する領域２３０ｂｃは、キャリア濃度が低減され、ｉ型又は実質的にｉ型であることが好ましいが、ソース領域又はドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域２３０ｂｃの酸素欠損、及びＶＯＨを低減し、領域２３０ｂａ及び領域２３０ｂｂには過剰な量の酸素が供給されないようにすることが好ましい。
そこで、本実施の形態では、酸化物２３０ｂ上に導電体２４２ａ及び導電体２４２ｂを設けた状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域２３０ｂｃの酸素欠損、及びＶＯＨの低減を図る。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、又はＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このとき、マイクロ波、又はＲＦ等の高周波を領域２３０ｂｃに照射することもできる。プラズマ、マイクロ波等の作用により、領域２３０ｂｃのＶＯＨを分断し、水素Ｈを領域２３０ｂｃから除去し、酸素欠損ＶＯを酸素で補填することができる。つまり、領域２３０ｂｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて、領域２３０ｂｃの水素濃度を低減することができる。よって、領域２３０ｂｃ中の酸素欠損、及びＶＯＨを低減し、キャリア濃度を低下させることができる。
また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、又はＲＦ等の高周波、酸素プラズマ等の作用は、導電体２４２ａ及び導電体２４２ｂに遮蔽され、領域２３０ｂａ及び領域２３０ｂｂには及ばない。さらに、酸素プラズマの作用は、酸化物２３０ｂ、及び導電体２４２を覆って設けられている、絶縁体２７１、及び絶縁体２８０によって、低減することができる。これにより、マイクロ波処理の際に、領域２３０ｂａ及び領域２３０ｂｂで、ＶＯＨの低減、及び過剰な量の酸素供給が発生しないので、キャリア濃度の低下を防ぐことができる。
また、絶縁体２５０となる絶縁膜の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うとことが好ましい。このように絶縁体２５０を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効率よく領域２３０ｂｃ中へ酸素を注入することができる。
また、領域２３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子又は分子、あるいはイオン）等様々な形態がある。なお、領域２３０ｂｃ中に注入される酸素は、上述の形態のいずれか一又は複数であればよく、特に酸素ラジカルであると好適である。また、絶縁体２５０の膜質を向上させることができるので、トランジスタ２００の信頼性が向上する。
このようにして、酸化物半導体の領域２３０ｂｃで選択的に酸素欠損、及びＶＯＨを除去して、領域２３０ｂｃをｉ型又は実質的にｉ型とすることができる。さらに、ソース領域又はドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂに過剰な酸素が供給されるのを抑制し、ｎ型を維持することができる。これにより、トランジスタ２００の電気特性の変動を抑制し、基板面内でトランジスタ２００の電気特性がばらつくのを抑制することができる。
以上のような構成にすることで、トランジスタ特性のばらつきが少ない記憶装置を提供することができる。また、信頼性が良好な記憶装置を提供することができる。また、良好な電気特性を有する記憶装置を提供することができる。
また、図１１（Ｃ）に示すように、トランジスタ２００のチャネル幅方向の断面視において、酸化物２３０ｂの側面と酸化物２３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう。）。
上記湾曲面での曲率半径は、０ｎｍより大きく、導電体２４２と重なる領域の酸化物２３０ｂの膜厚より小さい、又は、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体２５０、及び導電体２６０の、酸化物２３０ｂへの被覆性を高めることができる。
酸化物２３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
また、酸化物２３０ｂは、ＣＡＡＣ－ＯＳ等の結晶性を有する酸化物であることが好ましい。ＣＡＡＣ－ＯＳ等の結晶性を有する酸化物は、不純物及び欠陥（酸素欠損等）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極又はドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
ここで、酸化物２３０ａと酸化物２３０ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物２３０ａと酸化物２３０ｂの接合部における伝導帯下端は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物２３０ａと酸化物２３０ｂが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ－Ｍ－Ｚｎ酸化物の場合、酸化物２３０ａとして、Ｉｎ－Ｍ－Ｚｎ酸化物、Ｍ－Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ－Ｚｎ酸化物、インジウム酸化物等を用いてもよい。
具体的には、酸化物２３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
酸化物２３０ａ及び酸化物２３０ｂを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は大きいオン電流、及び高い周波数特性を得ることができる。
絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の少なくとも一は、水、水素等の不純物が、基板側から、又は、トランジスタ２００の上方からトランジスタ２００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。又は、対応する物質を、捕獲、及び固着する（ゲッタリングともいう）機能とする。
絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５としては、水、水素等の不純物、及び酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、又は窒化酸化シリコン等を用いることができる。例えば、絶縁体２１２、絶縁体２７５、及び絶縁体２８３として、より水素バリア性が高い、窒化シリコン等を用いることが好ましい。また、例えば、絶縁体２１４、絶縁体２７１、絶縁体２８２、及び絶縁体２８５として、水素を捕獲及び水素を固着する機能が高い、酸化アルミニウム又は酸化マグネシウム等を用いることが好ましい。これにより、水、水素等の不純物が絶縁体２１２、及び絶縁体２１４を介して、基板側からトランジスタ２００側に拡散するのを抑制することができる。又は、水、水素等の不純物が絶縁体２８５よりも外側に配置されている層間絶縁膜等から、トランジスタ２００側に拡散するのを抑制することができる。又は、絶縁体２２４等に含まれる酸素が、絶縁体２１２、及び絶縁体２１４を介して基板側に、拡散するのを抑制することができる。又は、絶縁体２８０等に含まれる酸素が、絶縁体２８２等を介してトランジスタ２００より上方に、拡散するのを抑制することができる。この様に、トランジスタ２００を、水、水素等の不純物、及び酸素の拡散を抑制する機能を有する絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５で取り囲む構造とすることが好ましい。
ここで、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、又はＭｇＯｙ（ｙは０より大きい任意数）等の金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲又は固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ２００の構成要素として用いる、又はトランジスタ２００の周囲に設けることで、トランジスタ２００に含まれる水素、又はトランジスタ２００の周囲に存在する水素を捕獲又は固着することができる。特にトランジスタ２００のチャネル形成領域に含まれる水素を捕獲又は固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ２００の構成要素として用いる、又はトランジスタ２００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ２００、及び記憶装置を作製することができる。
また、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の水素濃度を低減することができる。なお、成膜方法は、スパッタリング法に限られるものではなく、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いてもよい。
また、絶縁体２１２、絶縁体２７５、及び絶縁体２８３の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体２１２、絶縁体２７５、及び絶縁体２８３の抵抗率を概略１×１０１３Ωｃｍとすることで、記憶装置作製工程のプラズマ等を用いる処理において、絶縁体２１２、絶縁体２７５、及び絶縁体２８３が、導電体２０５、導電体２４２、導電体２６０、又は導電体２４６のチャージアップを緩和することができる場合がある。絶縁体２１２、絶縁体２７５、及び絶縁体２８３の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
また、絶縁体２１６、絶縁体２７４、絶縁体２８０、及び絶縁体２８５は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６、絶縁体２７４、絶縁体２８０、及び絶縁体２８５として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン等を適宜用いればよい。
導電体２０５は、酸化物２３０、及び導電体２６０と、重なるように配置する。ここで、導電体２０５は、絶縁体２１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体２０５の一部が絶縁体２１４に埋め込まれる場合がある。
導電体２０５は、導電体２０５ａ、及び導電体２０５ｂを有する。導電体２０５ａは、当該開口の底面及び側壁に接して設けられる。導電体２０５ｂは、導電体２０５ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体２０５ｂの上面の高さは、導電体２０５ａの上面の高さ及び絶縁体２１６の上面の高さと概略一致する。
ここで、導電体２０５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体２０５ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体２０５ｂに含まれる水素等の不純物が、絶縁体２２４等を介して、酸化物２３０に拡散するのを防ぐことができる。また、導電体２０５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２０５ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウム等を用いることが好ましい。したがって、導電体２０５ａとしては、上記導電性材料を単層又は積層とすればよい。例えば、導電体２０５ａは、窒化チタンを用いればよい。
また、導電体２０５ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体２０５ｂは、タングステンを用いればよい。
導電体２０５は、バックゲート電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、導電体２０５の電気抵抗率は、上記の導電体２０５に印加する電位を考慮して設計され、導電体２０５の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体２１６の膜厚は、導電体２０５とほぼ同じになる。ここで、導電体２０５の設計が許す範囲で導電体２０５及び絶縁体２１６の膜厚を薄くすることが好ましい。絶縁体２１６の膜厚を薄くすることで、絶縁体２１６中に含まれる水素等の不純物の絶対量を低減することができるので、当該不純物が酸化物２３０に拡散するのを低減することができる。
なお、導電体２０５は、図１１（Ａ）に示すように、酸化物２３０の導電体２４２ａ及び導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図１１（Ｃ）に示すように、導電体２０５は、酸化物２３０ａ及び酸化物２３０ｂのチャネル幅方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、ゲート電極として機能する導電体２６０の電界と、バックゲート電極として機能する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、ゲート、及びバックゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
なお、本明細書等において、Ｓ－ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方及び他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造及びプレーナ型構造とは異なる。Ｓ－ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
また、図１１（Ｃ）に示すように、導電体２０５は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体２０５の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体２０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体２０５を複数のトランジスタで共有する構成にしてもよい。
なお、トランジスタ２００では、導電体２０５は、導電体２０５ａ、及び導電体２０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
絶縁体２２２、及び絶縁体２２４は、ゲート絶縁体として機能する。
絶縁体２２２は、水素（例えば、水素原子、水素分子等の少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２は、絶縁体２２４よりも水素及び酸素の一方又は双方の拡散を抑制する機能を有することが好ましい。
絶縁体２２２は、絶縁性材料であるアルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることが好ましい。又は、ハフニウム及びジルコニウムを含む酸化物、例えばハフニウムジルコニウム酸化物を用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０から基板側への酸素の放出及び、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体２２２を設けることで、水素等の不純物が、トランジスタ２００の内側へ拡散することを抑制し、酸化物２３０中の酸素欠損の生成を抑制することができる。また、導電体２０５が、絶縁体２２４及び、酸化物２３０が有する酸素と反応することを抑制することができる。
又は、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又は、これらの絶縁体を窒化処理してもよい。また、絶縁体２２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物等の、いわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層又は積層で用いてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流等の問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体２２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）等の誘電率が高い物質を用いることができる場合もある。
酸化物２３０と接する絶縁体２２４は、例えば、酸化シリコン、酸化窒化シリコン等を適宜用いればよい。
また、トランジスタ２００の作製工程中において、酸化物２３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。又は、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で行ってもよい。又は、酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物２３０に加酸素化処理を行うことで、酸化物２３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物２３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物２３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
なお、絶縁体２２２、及び絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体２２４は、酸化物２３０ａと重畳して島状に形成してもよい。この場合、絶縁体２７５が、絶縁体２２４の側面及び絶縁体２２２の上面に接する構成になる。
導電体２４２ａ、及び導電体２４２ｂは酸化物２３０ｂの上面に接して設けられる。導電体２４２ａ及び導電体２４２ｂは、それぞれトランジスタ２００のソース電極又はドレイン電極として機能する。
導電体２４２（導電体２４２ａ、及び導電体２４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物等を用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物等を用いてもよい。これらの材料は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。
なお、酸化物２３０ｂ等に含まれる水素が、導電体２４２ａ又は導電体２４２ｂに拡散する場合がある。特に、導電体２４２ａ及び導電体２４２ｂに、タンタルを含む窒化物を用いることで、酸化物２３０ｂ等に含まれる水素は、導電体２４２ａ又は導電体２４２ｂに拡散しやすく、拡散した水素は、導電体２４２ａ又は導電体２４２ｂが有する窒素と結合することがある。つまり、酸化物２３０ｂ等に含まれる水素は、導電体２４２ａ又は導電体２４２ｂに吸い取られる場合がある。
また、導電体２４２の側面と導電体２４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体２４２とすることで、図１１（Ｄ）に示すような、チャネル幅方向の断面における、導電体２４２の断面積を大きくすることができる。これにより、導電体２４２の導電率を大きくし、トランジスタ２００のオン電流を大きくすることができる。
絶縁体２７１ａは、導電体２４２ａの上面に接して設けられており、絶縁体２７１ｂは、導電体２４２ｂの上面に接して設けられている。絶縁体２７１は、少なくとも酸素に対するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２７１は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２７１は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体２７１としては、例えば、酸化アルミニウム又は酸化マグネシウム等の絶縁体を用いればよい。
絶縁体２７５は、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２、及び絶縁体２７１を覆うように設けられる。絶縁体２７５として、水素を捕獲及び水素を固着する機能を有することが好ましい。その場合、絶縁体２７５としては、窒化シリコン又は、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウム又は酸化マグネシウム等の絶縁体を含むことが好ましい。また、例えば、絶縁体２７５として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
上記のような絶縁体２７１及び絶縁体２７５を設けることで、酸素に対するバリア性を有する絶縁体で導電体２４２を包み込むことができる。つまり、絶縁体２２４、及び絶縁体２８０に含まれる酸素が、導電体２４２に拡散するのを防ぐことができる。これにより、絶縁体２２４、及び絶縁体２８０に含まれる酸素によって、導電体２４２が直接酸化されて抵抗率が増大し、オン電流が低減するのを抑制することができる。
絶縁体２５０は、ゲート絶縁体の一部として機能する。トランジスタ２００が、実施の形態１に示すトランジスタＦＴｒである場合、絶縁体２５０は、強誘電性を有し得る材料を有する。一方、トランジスタ２００が、実施の形態１に示すトランジスタＴｒ、トランジスタＴｒ２、トランジスタＴｒ２ａ、又はトランジスタＴｒ２ｂである場合、絶縁体２５０は、常誘電性を有し得る材料を有する。
絶縁体２５０は、絶縁体２２４と同様に、絶縁体２５０中の水、水素等の不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、０．５ｎｍ以上１５．０ｎｍ以下とするのがより好ましい。この場合、絶縁体２５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
導電体２６０は、トランジスタ２００のゲート電極として機能する。導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面及び側面を包むように配置されることが好ましい。また、図１１（Ｂ）及び図１１（Ｃ）に示すように、導電体２６０の上面は、絶縁体２５０の上面と概略一致している。なお、図１１（Ｂ）及び図１１（Ｃ）では、導電体２６０は、導電体２６０ａと導電体２６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子等の不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウム等を用いることが好ましい。
また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層構造としてもよい。
また、トランジスタ２００では、導電体２６０は、絶縁体２８０等に形成されている開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
また、図１１（Ｃ）に示すように、トランジスタ２００のチャネル幅方向において、絶縁体２２２の底面を基準としたときの、導電体２６０の、導電体２６０と酸化物２３０ｂとが重ならない領域の底面の高さは、酸化物２３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体２６０が、絶縁体２５０等を介して、酸化物２３０ｂのチャネル形成領域の側面及び上面を覆う構成とすることで、導電体２６０の電界を酸化物２３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体２２２の底面を基準としたときの、酸化物２３０ａ及び酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
絶縁体２８０は、絶縁体２７５上に設けられ、絶縁体２５０、及び導電体２６０が設けられる領域に開口が形成されている。また、絶縁体２８０の上面は、平坦化されていてもよい。
層間膜として機能する絶縁体２８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体２８０は、例えば、絶縁体２１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコン等の材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
絶縁体２８０は、絶縁体２８０中の水、水素等の不純物濃度は低減されていることが好ましい。例えば、絶縁体２８０は、酸化シリコン、酸化窒化シリコン等のシリコンを含む酸化物を適宜用いればよい。
絶縁体２８２は、水、水素等の不純物が、上方から絶縁体２８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素等の不純物を捕獲する機能を有することが好ましい。また、絶縁体２８２は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体２８２としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウム等の絶縁体を用いればよい。この場合、絶縁体２８２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体２１２と絶縁体２８３に挟まれた領域内で、絶縁体２８０に接して、水素等の不純物を捕獲する機能を有する、絶縁体２８２を設けることで、絶縁体２８０等に含まれる水素等の不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体２８２として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲又は固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ２００、及び記憶装置を作製することができる。
絶縁体２８３は、水、水素等の不純物が、上方から絶縁体２８０に拡散するのを抑制するバリア絶縁膜として機能する。絶縁体２８３は、絶縁体２８２の上に配置される。絶縁体２８３としては、窒化シリコン又は窒化酸化シリコン等の、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体２８３としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体２８３をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、絶縁体２８３として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法又は、ＣＶＤ法で成膜された窒化シリコンを積層してもよい。
導電体２４０ａ及び導電体２４０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａ及び導電体２４０ｂは積層構造としてもよい。
また、導電体２４０を積層構造とする場合、絶縁体２８５、絶縁体２８３、絶縁体２８２、絶縁体２８０、絶縁体２７５、及び絶縁体２７１の近傍に配置される第１の導電体には、水、水素等の不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウム等を用いることが好ましい。また、水、水素等の不純物の透過を抑制する機能を有する導電性材料は、単層又は積層で用いてもよい。また、絶縁体２８３より上層に含まれる水、水素等の不純物が、導電体２４０ａ及び導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。
絶縁体２４１ａ及び絶縁体２４１ｂとしては、絶縁体２７５等に用いることができるバリア絶縁膜を用いればよい。例えば、絶縁体２４１ａ及び絶縁体２４１ｂとして、窒化シリコン、酸化アルミニウム、窒化酸化シリコン等の絶縁体を用いればよい。絶縁体２４１ａ及び絶縁体２４１ｂは、絶縁体２８３、絶縁体２８２、及び絶縁体２７１に接して設けられるので、絶縁体２８０等に含まれる水、水素等の不純物が、導電体２４０ａ及び導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２８０に含まれる酸素が導電体２４０ａ及び導電体２４０ｂに吸収されるのを防ぐことができる。
絶縁体２４１ａ及び絶縁体２４１ｂを、図１１（Ｂ）に示すように積層構造にする場合、絶縁体２８０等の開口の内壁に接する第１の絶縁体と、その内側の第２の絶縁体は、酸素に対するバリア絶縁膜と、水素に対するバリア絶縁膜を組み合わせて用いることが好ましい。
例えば、第１の絶縁体として、ＡＬＤ法で成膜された酸化アルミニウムを用い、第２の絶縁体として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。このような構成にすることで、導電体２４０の酸化を抑制し、さらに、導電体２４０に水素が混入するのを低減することができる。
また、導電体２４０ａの上面、及び導電体２４０ｂの上面に接して配線として機能する導電体２４６（導電体２４６ａ、及び導電体２４６ｂ）を配置してもよい。導電体２４６は、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
＜結晶構造の分類＞
以下では、酸化物半導体における、結晶構造の分類について、図１３（Ａ）を用いて説明を行う。図１３（Ａ）は、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図１３（Ａ）に示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ－ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
なお、図１３（Ａ）に示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」及び、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜又は基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図１３（Ｂ）に示す。なお、ＧＩＸＤ法は、薄膜法又はＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図１３（Ｂ）に示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図１３（Ｂ）に示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図１３（Ｂ）に示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。
図１３（Ｂ）に示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図１３（Ｂ）に示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜又は基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図１３（Ｃ）に示す。図１３（Ｃ）は、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図１３（Ｃ）に示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図１３（Ｃ）に示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図１３（Ａ）とは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、等が含まれる。
ここで、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、及びａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。
［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、又はＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つ又は複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタン等から選ばれた一種、又は複数種）において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°又はその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成等により変動する場合がある。
また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形等の格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化すること等によって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下等を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成等によって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物及び欠陥（酸素欠損等）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳ又は非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、又はその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つ又は複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、又はその近傍のサイズで混合した状態をモザイク状、又はパッチ状ともいう。
さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、及びＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、及び［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。又は、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物等が主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物等が主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、及び良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１７ｃｍ－３以下、好ましくは１×１０１５ｃｍ－３以下、さらに好ましくは１×１０１３ｃｍ－３以下、より好ましくは１×１０１１ｃｍ－３以下、さらに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコン又は炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体のチャネル形成領域におけるシリコン及び炭素の濃度と、酸化物半導体のチャネル形成領域との界面近傍のシリコン又は炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。又は、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体のチャネル形成領域において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１で示した記憶装置を有するＣＰＵについて説明する。
図１４は、実施の形態１で示した記憶装置を少なくとも一部に用いたＣＰＵである、ＣＰＵ１１００構成例を示すブロック図である。
ＣＰＵ１１００は、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板等を用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１４に示すＣＰＵ１１００は、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、ＣＰＵ１１００、又は演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路、又はデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビット等とすることができる。
バスインターフェース１１９８を介してＣＰＵ１１００に入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵ１１００のプログラム実行中に、外部の入出力装置、又は周辺回路からの割り込み要求を、その優先度又はマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵ１１００の状態に応じてレジスタ１１９６の読み出し又は書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
ＣＰＵ１１００では、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６として、実施の形態１に示した記憶装置を適用することができる。これにより、レジスタ１１９６は大容量のデータを保持することができる。
ＣＰＵ１１００において、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量におけるデータの保持が選択されている場合、容量へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様の記憶装置の応用例について説明する。
本発明の一態様の記憶装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、ゲーム機等）に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）、ヘルスケア等に用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、及びデスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した記憶装置は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）等の計算機、情報端末用の拡張デバイスに適用することができる。これにより、拡張デバイスは大容量のデータを保持することができる。
図１５（Ａ）は、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）等でＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図１５（Ａ）は、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様の拡張デバイスは、これに限定されず、例えば、冷却用ファン等を搭載した比較的大きい形態の拡張デバイスとしてもよい。
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した記憶装置等を駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
上記実施の形態で説明した記憶装置は、情報端末、又はデジタルカメラ等の電子機器に取り付けが可能なＳＤカードに適用することができる。これにより、ＳＤカードは大容量のデータを保持することができる。
図１５（Ｂ）はＳＤカードの外観の模式図であり、図１５（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路等は、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。
［ＳＳＤ］
上記実施の形態で説明した記憶装置は、情報端末等電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）に適用することができる。これにより、ＳＳＤは大容量のデータを保持することができる。
図１５（Ｄ）はＳＳＤの外観の模式図であり、図１５（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路等が組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本発明の一態様の記憶装置は、ＣＰＵ、ＧＰＵ等のプロセッサ、又はチップに用いることができる。図１６（Ａ）乃至図１６（Ｈ）に、本発明の一態様のＣＰＵ、ＧＰＵ等のプロセッサ、又はチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
本発明の一態様のＧＰＵ又はチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型又はノート型の情報端末用等のモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機等の大型ゲーム機、等の比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、等が挙げられる。また、本発明の一態様のＧＰＵ又はチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像、情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像等）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻等を表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラム又はデータを読み出す機能等を有することができる。図１６（Ａ）乃至図１６（Ｈ）に、電子機器の例を示す。
［情報端末］
図１６（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
情報端末５１００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５１０２に表示するアプリケーション、表示部５１０２に備えるタッチパネルに対してユーザが入力した文字、図形等を認識して、表示部５１０２に表示するアプリケーション、指紋、声紋等の生体認証を行うアプリケーション等が挙げられる。
図１６（Ｂ）には、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェア等が挙げられる。また、ノート型情報端末５２００を用いることで、新規の人工知能の開発を行うことができる。
なお、上述では、電子機器としてスマートフォン、及びノート型情報端末を例として、それぞれ図１６（Ａ）、図１６（Ｂ）に図示したが、スマートフォン、及びノート型情報端末以外の情報端末を適用することができる。スマートフォン、及びノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーション等が挙げられる。
［ゲーム機］
図１６（Ｃ）は、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、及び筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、及び筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、及び筐体５３０３の基板に設けられているチップ等に先の実施の形態に示すチップを組み込むことができる。
また、図１６（Ｄ）は、ゲーム機の一例である据置型ゲーム機５４００を示している。据置型ゲーム機５４００には、無線又は有線でコントローラ５４０２が接続される。
携帯ゲーム機５３００、据置型ゲーム機５４００等のゲーム機に本発明の一態様のＧＰＵ又はチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵ又はチップを適用することによって、人工知能を有する携帯ゲーム機５３００を実現することができる。
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象等の表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５３００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
また、携帯ゲーム機５３００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
図１６（Ｃ）、図１６（Ｄ）では、ゲーム機の一例として携帯ゲーム機、及び据置型ゲーム機を図示しているが、本発明の一態様のＧＰＵ又はチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵ又はチップを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地等）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシン等が挙げられる。
［大型コンピュータ］
本発明の一態様のＧＰＵ又はチップは、大型コンピュータに適用することができる。
図１６（Ｅ）は、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図１６（Ｆ）は、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実施の形態で説明したＧＰＵ又はチップを搭載することができる。
スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ５５００に本発明の一態様のＧＰＵ又はチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
図１６（Ｅ）、図１６（Ｆ）では、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のＧＰＵ又はチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵ又はチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）等が挙げられる。
［移動体］
本発明の一態様のＧＰＵ又はチップは、移動体である自動車、及び自動車の運転席周辺に適用することができる。
図１６（Ｇ）は、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図１６（Ｇ）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定等を表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目、レイアウト等は、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、自動車に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
本発明の一態様のＧＰＵ又はチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測等を行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測等の情報を表示する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）等も挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［電化製品］
図１６（Ｈ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限等を基に献立を自動生成する機能、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能等を有することができる。
電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器等が挙げられる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、本発明の一態様の記憶装置を適用した情報処理システムの一例について説明する。
図１７（Ａ）は、情報処理システム２０００の構成例を示すブロック図である。情報処理システム２０００では、基板２０１０上にＣＰＵ２０１１、ＧＰＵ２０１３、ＡＩアクセラレータ２０１５、及びメモリ２０１７が設けられる。つまり、ＣＰＵ２０１１、ＧＰＵ２０１３、ＡＩアクセラレータ２０１５、及びメモリ２０１７は、１つのチップに形成することができる。また、基板２０１０の外部に、記憶装置２０２０が設けられる。つまり、記憶装置２０２０は、外付けの記憶装置である。
ＣＰＵ２０１１は、例えば図１４に示す構成のＣＰＵを適用することができる。ＣＰＵ２０１１は、オペレーティングシステムの実行、データの制御、各種演算やプログラムの実行など、汎用の処理を行う機能を有する。
ＧＰＵ２０１３は、行列演算等、多数のデータの並列計算を行う機能を有する。ＡＩアクセラレータ２０１５は、ニューラルネットワークの演算を行う機能を有する。例えば、積和演算を行う機能を有する。メモリ２０１７は、ＣＰＵ２０１１、ＧＰＵ２０１３、又はＡＩアクセラレータ２０１５から出力されたデータを保持する機能を有する。また、メモリ２０１７は、保持されたデータを、ＣＰＵ２０１１、ＧＰＵ２０１３、又はＡＩアクセラレータ２０１５に供給する機能を有する。メモリ２０１７は、キャッシュメモリ、またはメインメモリとすることができる。記憶装置２０２０は、ストレージとしての機能を有し、データを長期間保持する機能を有する。
メモリ２０１７、及び記憶装置２０２０として、上記実施の形態に示した記憶装置を適用することができる。これにより、メモリ２０１７、及び記憶装置２０は大容量のデータを保持することができる。
以上より、情報処理システム２０００は、自動車の自動運転システムとすることができる。また、情報処理システム２０００は、上記実施の形態で示した、人工知能を利用したシステムとすることができる。
図１７（Ｂ）は、情報処理システム２１００の構成例を示すブロック図である。情報処理システム２１００では、基板２０１０上にＣＰＵ２１１１、プログラムメモリ２１１３、及びデータメモリ２１１５を有する。つまり、ＣＰＵ２１１１、プログラムメモリ２１１３、及びデータメモリ２１１５は、１つのチップに形成することができる。
プログラムメモリ２１１３は、情報処理システム２１００の動作を制御するためのプログラムを保持する機能を有する。ＣＰＵ２１１１は、プログラムメモリ２１１３に保持されたプログラムを実行する機能を有する。データメモリ２１１５は、ＣＰＵ２１１１がプログラムを実行することにより生成されたデータを保持する機能を有する。データメモリ２１１５に保持されたデータは、上記プログラムに応じてＣＰＵ２１１１により取得される。
プログラムメモリ２１１３は、不揮発性メモリであることが好ましい。よって、プログラムメモリ２１１３は、上記実施の形態に示した記憶装置を適用することが好ましい。また、プログラムメモリ２１１３として、上記実施の形態に示した記憶装置を適用することにより、情報処理システム２１００を高速に駆動させることができる。
情報処理システム２１００は、例えばマイクロコンピュータに適用することができる。例えば、車載のマイクロコンピュータに適用することができる。情報処理システム２１００を車載のマイクロコンピュータに適用する場合、情報処理システム２１００は例えばエンジン制御を行う機能を有することができる。また、情報処理システム２１００は、電子機器の動作を制御するために当該電子機器に設けられるマイクロコンピュータに適用することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
１１ 導電層
１３ 絶縁層
１５ 半導体層
１７ａ 導電層
１７ｂ 導電層
１９ 強誘電体層
２０ 記憶装置
２１ 導電層
５１ 曲線
５２ 曲線
１００ 容量
１１０ 導電体
１１２ 導電体
１２０ 導電体
１２０ａ 導電体
１２０ｂ 導電体
１３０ 絶縁体
１５２ａ 絶縁体
１５２ｂ 絶縁体
１５５ 絶縁体
１６０ 絶縁体
２００ トランジスタ
２００ａ トランジスタ
２００ｂ トランジスタ
２０５ 導電体
２０５ａ 導電体
２０５ｂ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１７ 絶縁体
２１８ 導電体
２２２ 絶縁体
２２４ 絶縁体
２３０ 酸化物
２３０ａ 酸化物
２３０ｂ 酸化物
２３０ｂａ 領域
２３０ｂｂ 領域
２３０ｂｃ 領域
２４０ 導電体
２４０ａ 導電体
２４０ｂ 導電体
２４１ 絶縁体
２４１ａ 絶縁体
２４１ｂ 絶縁体
２４２ 導電体
２４２ａ 導電体
２４２ｂ 導電体
２４６ 導電体
２４６ａ 導電体
２４６ｂ 導電体
２５０ 絶縁体
２６０ 導電体
２６０ａ 導電体
２６０ｂ 導電体
２７１ 絶縁体
２７１ａ 絶縁体
２７１ｂ 絶縁体
２７４ 絶縁体
２７５ 絶縁体
２８０ 絶縁体
２８２ 絶縁体
２８３ 絶縁体
２８５ 絶縁体
２８６ 絶縁体
３００ トランジスタ
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
１００１ 配線
１００２ 配線
１００３ 配線
１００４ 配線
１００５ 配線
１００６ 配線
１００７ 配線
１１００ ＣＰＵ
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２０００ 情報処理システム
２０１０ 基板
２０１１ ＣＰＵ
２０１３ ＧＰＵ
２０１５ ＡＩアクセラレータ
２０１７ メモリ
２０２０ 記憶装置
２１００ 情報処理システム
２１１１ ＣＰＵ
２１１３ プログラムメモリ
２１１５ データメモリ
２６２１ ローデコーダ
２６２２ ワード線ドライバ回路
２６３０ ビット線ドライバ回路
２６３１ カラムデコーダ
２６３２ プリチャージ回路
２６３３ センスアンプ
２６３４ 回路
２６４０ 出力回路
２６６０ コントロールロジック回路
４７００ 電子部品
５１００ 情報端末
５１０１ 筐体
５１０２ 表示部
５１１０ ＳＤカード
５１１１ 筐体
５１１２ コネクタ
５１１３ 基板
５１１５ コントローラチップ
５１５０ ＳＳＤ
５１５１ 筐体
５１５２ コネクタ
５１５３ 基板
５１５５ メモリチップ
５１５６ コントローラチップ
５２００ ノート型情報端末
５２０１ 本体
５２０２ 表示部
５２０３ キーボード
５３００ 携帯ゲーム機
５３０１ 筐体
５３０２ 筐体
５３０３ 筐体
５３０４ 表示部
５３０５ 接続部
５３０６ 操作キー
５４００ 据置型ゲーム機
５４０２ コントローラ
５５００ スーパーコンピュータ
５５０１ ラック
５５０２ 計算機
５５０４ 基板
５７０１ 表示パネル
５７０２ 表示パネル
５７０３ 表示パネル
５７０４ 表示パネル
５８００ 電気冷凍冷蔵庫
５８０１ 筐体
５８０２ 冷蔵室用扉
５８０３ 冷凍室用扉
６１００ 拡張デバイス
６１０１ 筐体
６１０２ キャップ
６１０３ ＵＳＢコネクタ
６１０４ 基板
６１０６ コントローラチップ

Claims (11)

  1. メモリセルを有し、
    前記メモリセルは、第１のトランジスタと、第２のトランジスタと、を有し、
    前記第１のトランジスタは、第１のゲートと、第２のゲートと、第１のゲート絶縁層と、第２のゲート絶縁層と、を有し、
    前記第１のゲート絶縁層は、前記第１のゲートに対するゲート絶縁層であり、
    前記第２のゲート絶縁層は、前記第２のゲートに対するゲート絶縁層であり、
    前記第１のゲート絶縁層は、強誘電性を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第２のゲートは、前記第２のトランジスタのソース又はドレインの他方と電気的に接続される記憶装置。
  2. 請求項１において、
    第１層と、前記第１層と重なる第２層と、を有し、
    前記第１層は、第１の回路と、第２の回路と、を有し、
    前記第２層は、前記メモリセルを有し、
    前記第１の回路は、前記第１のゲートに供給する電位を生成する機能を有し、
    前記第２の回路は、前記第２のトランジスタのオンオフを制御する機能を有する記憶装置。
  3. 請求項２において、
    前記記憶装置は、前記メモリセルにデータを書き込む書込み動作と、前記データを読み出す読出し動作と、を行う機能を有し、
    前記第２の回路は、前記書込み動作を行う期間において、前記第２のトランジスタをオン状態とする機能を有し、
    前記第２の回路は、前記読出し動作を行う期間において、前記第２のトランジスタをオフ状態とする機能を有する記憶装置。
  4. 請求項１乃至３のいずれか一項において、
    前記第２のゲート絶縁層は、常誘電性を有する記憶装置。
  5. 請求項１乃至４のいずれか一項において、
    前記第１のゲート絶縁層は、酸化ハフニウム及び／又は酸化ジルコニウムを有する記憶装置。
  6. 請求項１乃至５のいずれか一項において、
    前記第２のトランジスタは、チャネル形成領域に金属酸化物を有する記憶装置。
  7. 第１層と、前記第１層と重なる第２層と、を有し、
    前記第１層は、第１の回路と、第２の回路を有し、
    前記第２層は、メモリセルを有し、
    前記メモリセルは、トランジスタと、容量と、を有し、
    前記トランジスタは、チャネル形成領域に金属酸化物を有し、
    前記容量は、強誘電体層を有し、
    前記トランジスタのソース又はドレインの一方は、前記第１の回路と電気的に接続され、
    前記トランジスタのソース又はドレインの他方は、前記容量の一方の電極と電気的に接続され、
    前記トランジスタのゲートは、前記第２の回路と電気的に接続される記憶装置。
  8. 請求項７において、
    前記第１の回路は、ビット線ドライバ回路に相当し、
    前記第２の回路は、ワード線ドライバ回路に相当する記憶装置。
  9. 請求項７又は８において、
    前記強誘電体層は、酸化ハフニウム及び／又は酸化ジルコニウムを有する記憶装置。
  10. 請求項１乃至９のいずれか一の記憶装置と、基板と、を有するＣＰＵ。
  11. 請求項１乃至９のいずれか一の記憶装置と、表示部と、を有する電子機器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023242664A1 (ja) * 2022-06-17 2023-12-21 株式会社半導体エネルギー研究所 半導体装置、記憶装置
WO2024042419A1 (ja) * 2022-08-24 2024-02-29 株式会社半導体エネルギー研究所 記憶装置

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